DE10147084A1 - Halbleitervorrichtung vom gestapelten Typ - Google Patents
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- H01L2924/1627—Disposition stacked type assemblies, e.g. stacked multi-cavities
Abstract
Bereitgestellt wird eine Halbleitervorrichtung vom gestapelten Typ, die aus einer Vielzahl von gestapelten integrierten Halbleiterschaltungsvorrichtungen gebildet ist, wobei jede eine Spezifikation aufweist und einen integrierten Halbleiterschaltungschip (S1 bis S5) einschließt, wobei zumindest drei der integrierten Halbleiterschaltungsvorrichtungen in der Reihenfolge eines Werts der Spezifikation gestapelt sind.
Description
Die vorliegende Erfindung betrifft eine Halbleitervorrichtung
vom gestapelten Typ mit einer Vielzahl von integrierten
gestapelten Halbleiterschaltungsvorrichtungen.
Mit einer Miniaturisierung und einer Gewichtsverringerung
einer elektronischen Vorrichtung, wie etwa einer portablen
Vorrichtung oder einer mobilen Vorrichtung, sind eine
Miniaturisierung und eine hohe Integration für elektronische
Teile, die eine elektronische Vorrichtung konfigurieren,
ebenso erforderlich. Aus diesem Grunde hat ein wachsender
Bedarf nach einer Halbleitervorrichtung vom gestapelten Typ
(eine mehrfache Chipvorrichtung) mit integrierten
Halbleiterschaltungschips (LSI-Chips) in einer
dreidimensionalen Weise bestanden.
Jedoch wird ein wirksames Stapelverfahren von integrierten
Halbleiterschaltungschips nicht vorgeschlagen.
Gemäß einem ersten Aspekt der vorliegenden Erfindung wird
eine Halbleitervorrichtung vom gestapelten Typ
bereitgestellt, die aus einer Vielzahl von gestapelten,
integrierten Halbleiterschaltungsvorrichtungen gebildet ist,
wobei jede eine Spezifikation aufweist und einen integrierten
Halbleiterschaltungschip einschließt, wobei zumindest drei
der integrierten Halbleiterschaltungsvorrichtungen in der
Reihenfolge eines Wertes der Spezifikation gestapelt sind.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird
eine Halbleitervorrichtung vom gestapelten Typ
bereitgestellt, die aus zumindest drei gestapelten,
integrierten Halbleiterschaltungsvorrichtungen gebildet ist,
wobei jede eine Spezifikation aufweist und einen integrierten
Halbleiterschaltungschip einschließt, wobei ein Wert der
Spezifikation der obersten integrierten
Halbleiterschaltungsvorrichtung oder der untersten
integrierten Halbleiterschaltungsvorrichtung ein Maximum oder
ein Minimum ist.
Gemäß einem dritten Aspekt der vorliegenden Erfindung wird
eine Halbleitervorrichtung vom gestapelten Typ
bereitgestellt, die aus zumindest zwei gestapelten,
integrierten Halbleiterschaltungsvorrichtungen gebildet ist,
wobei jede eine Spezifikation aufweist und einen integrierten
Halbleiterschaltungschip einschließt, wobei jede der
integrierten Halbleiterschaltungsvorrichtungen einen Leiter
einschließt, der die integrierte
Halbleiterschaltungsvorrichtung durchdringt, und die
integrierten Halbleiterschaltungsvorrichtungen elektrisch
durch die Leiter verbunden sind, und ein Wert der
Spezifikation, ausschließlich einer Größe, der obersten
integrierten Halbleiterschaltungsvorrichtung oder der
untersten integrierten Halbleiterschaltungsvorrichtung ein
Maximum oder ein Minimum ist.
Gemäß einem vierten Aspekt der vorliegenden Erfindung wird
eine Halbleitervorrichtung vom gestapelten Typ
bereitgestellt, die aus einer Vielzahl von gestapelten
integrierten Halbleiterschaltungsvorrichtungen gebildet ist,
wobei jede eine Spezifikation aufweist und einen integrierten
Halbleiterschaltungschip einschließt, wobei zumindest zwei,
aber nicht sämtliche der integrierten
Halbleiterschaltungsvorrichtungen eine Gruppe bilden, Werte
der Spezifikation aufweisen, die in einen vorbestimmten
Bereich fallen und sequentiell gestapelt sind.
Gemäß einem fünften Aspekt der vorliegenden Erfindung wird
eine Halbleitervorrichtung vom gestapelten Typ
bereitgestellt, die aus einer Vielzahl von gestapelten,
integrierten Halbleiterschaltungsvorrichtungen gebildet ist,
wobei jede einen integrierten Halbleiterschaltungschip
einschließt, wobei zwei der integrierten
Halbleiterschaltungsvorrichtungen, zwischen welchen ein
größter Betrag von Signalen übertragen wird, sequentiell
gestapelt sind.
Gemäß einem sechsten Aspekt der vorliegenden Erfindung wird
eine Halbleitervorrichtung vom gestapelten Typ
bereitgestellt, die eine erste integrierte
Halbleiterschaltungsvorrichtung, die einen integrierten
Halbleiterschaltungschip einschließt; eine zweite integrierte
Halbleiterschaltungsvorrichtung, die einen integrierten
Halbleiterschaltungschip einschließt und von der ersten
integrierten Halbleiterschaltungsvorrichtung in einer ersten
Richtung beabstandet ist; und eine Vielzahl von integrierten
Halbleiterschaltungsvorrichtungen aufweist, die in einer
Ebene senkrecht zu der ersten Richtung angeordnet sind und
durch die ersten und zweiten integrierten
Halbleiterschaltungsvorrichtungen eingebettet sind, wobei
jede der integrierten Halbleiterschaltungsvorrichtungen einen
integrierten Halbleiterschaltungschip einschließt.
In den Zeichnungen zeigen:
Fig. 1A eine Ansicht, die eine Schnittkonfiguration eines
Beispiels einer Halbleitervorrichtung vom
gestapelten Typ gemäß einer Ausführungsform der
vorliegenden Erfindung zeigt;
Fig. 1B eine Ansicht, die eine Schnittkonfiguration eines
weiteren Beispiels der Halbleitervorrichtung vom
gestapelten Typ gemäß einer Ausführungsform der
vorliegenden Erfindung zeigt;
Fig. 1C eine Ansicht, die eine Schnittkonfiguration eines
weiteren Beispiels der Halbleitervorrichtung vom
gestapelten Typ gemäß einer Ausführungsform der
vorliegenden Erfindung schematisch zeigt;
Fig. 2A und 2B Ansichten, die jeweils ein Beispiel eines Typs
1 einer Halbleitervorrichtung vom gestapelten Typ
gemäß einer Ausführungsform der vorliegenden
Erfindung schematisch zeigen;
Fig. 3A und 3B Ansichten, die jeweils ein weiteres Beispiel
des Typs 1 der Halbleitervorrichtung vom
gestapelten Typ gemäß einer Ausführungsform der
vorliegenden Erfindung schematisch zeigen;
Fig. 4A und 4B Ansichten, die jeweils ein weiteres Beispiel
des Typs 1 der Halbleitervorrichtung vom
gestapelten Typ gemäß einer Ausführungsform der
vorliegenden Erfindung schematisch zeigen;
Fig. 5A und 5B Ansichten, die jeweils ein weiteres Beispiel
des Typs 1 der Halbleitervorrichtung vom
gestapelten Typ gemäß einer Ausführungsform der
vorliegenden Erfindung schematisch zeigen;
Fig. 6A und 6B Ansichten, die jeweils ein weiteres Beispiel
des Typs 1 der Halbleitervorrichtung vom
gestapelten Typ 1 gemäß einer Ausführungsform der
vorliegenden Erfindung schematisch zeigen;
Fig. 7A und 7B Ansichten, die jeweils ein Beispiel eines Typs
2 der Halbleitervorrichtung vom gestapelten Typ
gemäß einer Ausführungsform der vorliegenden
Erfindung schematisch zeigen;
Fig. 8 eine Ansicht, die ein Beispiel eines Typs 3 der
Halbleitervorrichtung vom gestapelten Typ gemäß
einer Ausführungsform der vorliegenden Erfindung
schematisch zeigt;
Fig. 9 eine Ansicht, die ein Beispiel eines Typs 4 der
Halbleitervorrichtung vom gestapelten Typ gemäß
einem Ausführungsbeispiel der vorliegenden
Erfindung schematisch zeigt;
Fig. 10 eine Ansicht, die ein weiteres Beispiel des Typs 4
der Halbleitervorrichtung vom gestapelten Typ gemäß
einer Ausführungsform der vorliegenden Erfindung
schematisch zeigt;
Fig. 11 eine Ansicht, die ein weiteres Beispiel des Typs 4
der Halbleitervorrichtung vom gestapelten Typ gemäß
einer Ausführungsform der vorliegenden Erfindung
schematisch zeigt; und
Fig. 12 eine Ansicht, die eine Schnittkonfiguration eines
weiteren Beispiels der Halbleitervorrichtung vom
gestapelten Typ gemäß einer Ausführungsform der
vorliegenden Erfindung schematisch zeigt.
Nachstehend werden Ausführungsformen der vorliegenden
Erfindung unter Bezugnahme auf die zugehörigen Zeichnungen
beschrieben werden.
Fig. 1A zeigt eine erste beispielhafte Konfiguration einer
Halbleitervorrichtung vom gestapelten Typ gemäß einer
Ausführungsform der vorliegenden Erfindung.
Eine Vielzahl von integrierten Halbleiterschaltungschips(LSI-Chips)
S1 bis S5 sind auf einem Basissubstrat BS gestapelt.
Das Basissubstrat BS wirkt als eine Hauptplatine, und ein
Anschluss TM und ein Schreibmuster, eine Energiequelle und
dergleichen (nicht gezeigt) sind bereitgestellt.
Einer aus einem elektrisch leitfähigen Material ausgeführter
Durchgangsstecker TP, der den integrierten
Halbleiterschaltungschip durchdringt, ist in jedem
integrierten Halbleiterschaltungschip S1 bis S5
bereitgestellt. Eine Verbindung zwischen dem Anschluss TM des
Basissubstrats BS und dem Durchgangsstecker TP in der unteren
Schicht und eine Verbindung zwischen den benachbarten
Durchgangssteckern TP sind durch ein elektrisch leitfähiges
Verbindungselement CN ausgeführt. Ein BGA (Ball Grid Array = Kugelgitterfeld)
wird beispielsweise für das elektrisch
leitfähige Verbindungselement CN verwendet. Ein Signal wird
zwischen dem Basissubstrat und dem integrierten
Halbleiterschaltungschip und zwischen den integrierten
Halbleiterschaltungschips über den Durchgangsstecker TP und
das elektrisch leitfähige Verbindungselement CN
gesendet/empfangen.
Fig. 1B zeigt eine zweite beispielhafte Konfiguration der
Halbleitervorrichtung vom gestapelten Typ gemäß einer
Ausführungsform der vorliegenden Erfindung.
Eine Vielzahl von integrierten Halbleiterschaltungschips S1
bis S5 sind auf dem Basissubstrat BS gestapelt. Das
Basissubstrat BS wirkt als eine Hauptplatine, und der
Anschluss TM und ein Schreibmuster, eine Energiequelle und
dergleichen (nicht gezeigt) sind bereitgestellt.
Die integrierten Halbleiterschaltungschips S1 bis S5 sind auf
Substraten SBA1 bis SBA5 befestigt. Eine Verdrahtung (nicht
gezeigt) zum elektrischen Verbinden eines Anschlusses des
integrierten Halbleiterschaltungschips und eines
Durchgangssteckers TP, der später beschrieben wird, ist auf
jedem Substrat SBA1 bis SBA5 bereitgestellt. Substrate SBB1
bis SBB5 sind zwischen dem Basissubstrat BS und dem Substrat
SBA1 in der unteren Schicht und zwischen benachbarten
Substraten SBA1 bis SBA5 angeordnet. Ein Loch ist in dem
Zentrum jedes Substrats SBB1 bis SBB5 gebildet. Jeder
integrierte Halbleiterschaltungschip S1 bis S5 ist
entsprechend dem Loch angeordnet.
Ein aus einem elektrisch leitfähigen Material ausgeführter
Durchgangsstecker TP, der das Substrat durchdringt, ist in
jedem Substrat SBA1 bis SBA5 und jedem Substrat SBB1 bis SBB5
bereitgestellt. Eine Verbindung zwischen dem Anschluss TM des
Basissubstrats BS und dem Durchgangsstecker TB in der unteren
Schicht und eine Verbindung zwischen den benachbarten
Durchgangssteckern TP sind durch ein elektrisch leitfähiges
Verbindungselement CN ausgeführt. Ein Lötmittel für das
elektrisch leitfähige Verbindungselement TN wird
beispielsweise verwendet. Ein Signal wird zwischen dem
Basissubstrat und dem integrierten Halbleiterschaltungschip
und zwischen den integrierten Halbleiterschaltungschips über
das elektrisch leitfähige Verbindungselement CN, und eine
Verdrahtung (nicht gezeigt), die auf dem Substrat SBA1 bis
SBA5 bereitgestellt ist, gesendet/empfangen.
Beispielsweise entspricht, wie in Fig. 1A gezeigt, in dem
Fall, wo die integrierten Halbleiterschaltungschips (S1 bis
S5) direkt miteinander durch einen Durchgangsstecker
verbunden sind, der integrierte Halbleiterschaltungschip
selbst einer integrierten Halbleiterschaltungsvorrichtung.
Zusätzlich entspricht beispielsweise, wie in Fig. 1B gezeigt,
in dem Fall, wo die Substrate (SBA1 bis SBA5) mit den
integrierten Halbleiterschaltungschips (S1 bis S5), die
darauf befestigt sind, durch den Durchgangsstecker verbunden
sind, ein Substrat mit Chip, das den integrierten
Halbleiterschaltungschip (beispielsweise S1) umfasst, und das
Substrat (beispielsweise SBA1) einer integrierten
Halbleiterschaltungsvorrichtung. In einem derartigen Substrat
mit Chip kann die Spezifikation der integrierten
Halbleiterschaltungsvorrichtung die Spezifikation des
integrierten Halbleiterschaltungschips selbst sein, oder kann
die Spezifikation der Substrate mit Chip sein.
In Kürze kann die integrierte Halbleiterschaltungsvorrichtung
der integrierte Halbleiterschaltungschip sein oder kann eine
Vorrichtung sein, die den integrierten
Halbleiterschaltungschip und andere Elemente (wie etwa ein
Substrat) einschließt. Die Spezifikation der integrierten
Halbleiterschaltungsvorrichtung kann die Spezifikation des
integrierten Halbleiterschaltungschips (Fall 1) sein, oder
kann die Spezifikation der Vorrichtung sein, die den
integrierten Halbleiterschaltungschip und andere Elemente
(wie etwa ein Substrat) (Fall 2) einschließt.
Obwohl die folgende Beschreibung einen Fall 1 zur Klarheit
annimmt, trifft dies auf einen Fall 2 ebenso zu.
Nachstehend wird ein Stapelverfahren der
Halbleitervorrichtung vom gestapelten Typ gemäß der
vorliegenden Erfindung unter Bezugnahme auf seine
grundlegenden Typen beschrieben werden.
Dieser Typ ist derart, dass zumindest drei vorbestimmte
integrierte Halbleiterchips in der Reihenfolge eines Werts
der Spezifikation gestapelt sind.
Fig. 2A und Fig. 2B zeigen jeweils schematisch ein Beispiel
dieses Typs. Eine horizontale Achse zeigt eine
Stapelreihenfolge der integrierten Halbleiterschaltungschips
S1 bis S5 an, und eine vertikale Achse zeigt den Wert (wie
etwa einen Energieverbrauch) der Spezifikation jeder der
integrierten Halbleiterschaltungschips S1 bis S5 an.
In den in Fig. 2A und Fig. 2B gezeigten Beispielen können,
obwohl die Werte der Spezifikation in einem Stapelbereich der
Chips S2 bis S4 zunehmen oder abnehmen, Werte der
Spezifikation natürlich in einem Stapelbereich von vier
Schichten oder mehr zunehmen oder abnehmen.
Fig. 3A und Fig. 3B zeigen jeweils schematisch ein weiteres
Beispiel dieses Typs. Auf diese Weise können zwei oder
mehrere Chips (S3 und S4 in den gezeigten Beispielen), deren
Spezifikationswerte identisch sind, zueinander benachbart
sein. Das heißt, auch wenn eine Vielzahl von Chips existiert,
deren Spezifikationswerte identisch sind, können die Werte in
zumindest zwei Schritten zunehmen oder abnehmen.
Fig. 4A und Fig. 4B zeigen jeweils schematisch ein weiteres
Beispiel dieses Typs. In diesem Beispiel ist zumindest
entweder der Chip S1 in der unteren Schicht und der Chip S5
in der oberen Schicht in den zumindest drei vorbestimmten
Chips eingeschlossen. In dem gezeigten Beispiel sind sowohl
die Chips S1 und S5 in den zumindest drei vorbestimmten Chips
eingeschlossen, und die Werte der Spezifikation nehmen über
den vollständigen Stapelbereich zu oder ab. Wie in Fig. 3A
und Fig. 3B gezeigt, können die Chips, deren
Spezifikationswerte identisch zueinander sind, benachbart
zueinander sein.
Fig. 5A und Fig. 5B zeigen jeweils ein weiteres Beispiel
dieses Typs. In diesem Beispiel ist zumindest entweder der
Chip S1 in der unteren Schicht oder der Chip S5 in der oberen
Schicht nicht in den zumindest drei vorbestimmten Chips
eingeschlossen. In dem gezeigten Beispiel ist der Chip S3,
dessen Spezifikationswert ein Maximum oder ein Minimum ist,
ein anderer Chip als der Chip 1 in der Unteren Schicht, und
der Chip 5 in der oberen Schicht. Wie in Fig. 3A und Fig. 3B
gezeigt, können die Chips, deren Spezifikationswerte
identisch zueinander sind, benachbart zueinander sein.
Fig. 6A und Fig. 6B zeigen jeweils schematisch ein weiteres
Beispiel dieses Typs. In diesem Beispiel ist ein spezifischer
Chip zwischen die vorbestimmten Chips eingebettet. In den
gezeigten Beispielen ist der spezifische Chip S3 größer oder
kleiner in den Werten der Spezifikation als die benachbarten
Chips S2 und S4 auf beiden Seiten des Chips S3. Die Werte der
Spezifikation nehmen bezüglich der Chips S1, S2, S4 und S5
außer dem spezifischen Chip S3 zu oder ab.
In diesem Typ sind der Wert der Spezifikation des obersten
oder des untersten integrierten Halbleiterschaltungschips der
integrierten Halbleiterschaltungschips in dem vollständigen
Stapelbereich ein Maximum oder ein Minimum. Eine Gesamtanzahl
von Stapelungen der integrierten Halbleiterschaltungschips
beträgt zwei oder mehr, oder alternativ drei oder mehr.
Fig. 7A und Fig. 7B zeigen jeweils schematisch ein Beispiel
dieses Typs. In den gezeigten Beispielen kann, obwohl der
Wert der Spezifikation des Chips S1 in der unteren Schicht
ein Minimum oder ein Maximum ist, der Wert der Spezifikation
des Chips S5 in der oberen Schicht natürlich ein Minimum oder
ein Maximum sein.
Wenn der Wert der Spezifikation des Chips 1 in der unteren
Schicht ein Minimum (oder ein Maximum) ist, kann ein Chip,
dessen Wert der zweit-kleinste (oder größte) ist, als der
Chip S5 der oberen Schicht definiert werden. Umgekehrt kann,
wenn der Wert der Spezifikation des Chips S5 in der oberen
Schicht ein Minimum (Maximum) ist, ein Chip, dessen
Spezifikationswert der zweit-kleinste (oder größte) ist, als
der Chip S1 in der unteren Schicht definiert werden.
Zusätzlich können, wenn eine Vielzahl von Chips existieren,
deren Spezifikationswert ein Minimum oder ein Maximum sind,
diese Chips in der unteren Schicht und der oberen Schicht
angeordnet werden. Fig. 5A und Fig. 5B zeigen jeweils ein
Beispiel dieses Falls und sind in dem Typ 2 eingeschlossen.
Dieser Typ ist derart, dass die Chips, deren
Spezifikationswerte innerhalb eines vorbestimmten Bereichs
liegen, eine Gruppe bilden, und zumindest zwei integrierte
Halbleiterschaltungschips, die in der Gruppe eingeschlossen
sind, sequentiell gestapelt sind.
Fig. 8 zeigt schematisch ein Beispiel dieses Typs. In dem in
Fig. 8 gezeigten Beispiel bilden die Chips S1 und S2, die
Chips S3 und S4 und die Chips S5 und 56 jeweils eine Gruppe.
In dem in Fig. 8 gezeigten Beispiel können, obwohl zwei Chips
in einer Gruppe eingeschlossen sind, drei oder mehrere Chips
eingeschlossen sein. Zusätzlich kann eine unterschiedliche
Anzahl von Chips in jeder Gruppe eingeschlossen sein. Weiter
kann ein Chip, der nicht in irgendeine Gruppe eingeschlossen
ist, existieren.
Dieser Typ ist derart, dass einer oder mehrere spezifische
Halbleiterschaltungschips einer Vielzahl von integrierten
Halbleiterschaltungschips in einer vorbestimmten
Stapelposition angeordnet werden.
Fig. 9 zeigt schematisch ein Beispiel dieses Typs. In diesem
Beispiel sind spezifische Halbleiterschaltungschips (S2 und
S3 in dem in Fig. 9 gezeigten Beispiel) einer Vielzahl von
Chips sequentiell aufeinander gestapelt. Typischerweise sind
die spezifischen beiden Chips, zwischen welchen ein größter
Betrag von Signalen von sämtlichen der Chips hin- und
hergesendet wird, sequentiell aufeinander gestapelt.
Zusätzlich können Chips, deren Spezifikationswerte die
zusammenliegendsten sind, sequentiell aufeinander gestapelt
werden (dieser Fall ist in einem Konzept für ein Gruppieren
des Typs 3 eingeschlossen).
Fig. 10 zeigt schematisch ein weiteres Beispiel dieses Typs.
In dem gezeigten Beispiel ist der Chip S1 mit dem größten
Betrag einer Signalübertragung/eines Empfangs, die relevant
für das Basissubstrat BS sind, von sämtlichen der Chips an
der nächsten Position zu dem Basissubstrat BS angeordnet. Das
in Fig. 10 gezeigte Konzept ist in jenem des Typs 2
eingeschlossen.
Fig. 11 zeigt schematisch ein weiteres Beispiel dieses Typs.
In dem gezeigten Beispiel ist der Chip S5 mit dem größten
Betrag einer Signalübertragung/eines Empfangs, die relevant
für eine externe Umgebung sind, sämtlicher der Chips an der
entferntesten Position zu dem Basissubstrat BS angeordnet.
Das in Fig. 11 gezeigte Konzept ist in jenem des Typs 2
eingeschlossen.
In jedem der oben beschriebenen Typen schließt die
Spezifikation der integrierten Halbleiterschaltungschips
einen Energieverbrauch, eine Betriebsspannung, eine Anzahl
von Betriebsspannungen, einen Betriebsstrom, eine garantierte
Betriebstemperatur, einen Betrag von erzeugten
elektromagnetischen Wellen, eine Betriebsfrequenz, eine
Größe, eine Anzahl von Verbindungsanschlüssen, eine
Verbindungsanschlussteilung, eine Dicke, einen Betrag von
Signalen, die zu und von einem Basissubstrat übertragen
werden, auf welchem die integrierten
Halbleiterschaltungsvorrichtungen zu befestigen sind, und
einen Betrag von Signalen ein, die zu und von der externen
Umgebung übertragen werden.
Wie oben beschrieben, können die Halbleitervorrichtungen vom
gestapelten Typ mit einem besseren Betriebsverhalten durch
ein Optimieren eines Stapelverfahrens der integrierten
Halbleiterschaltungschips bereitgestellt werden.
Zusätzlich ist das oben beschriebene Stapelverfahren für eine
Halbleitervorrichtung vom gestapelten Typ wirksam, die eine
elektrische Verbindung zwischen den benachbarten Chips durch
ein Verwenden eines Durchgangssteckers, wie in Fig. 1A oder
Fig. 1B gezeigt, ausführt. Beispielsweise tritt, wenn eine
elektrische Verbindung zwischen Chips und einer
Drahtbondierung ausgeführt wird, eine Beschränkung auf der
Grundlage einer Chipgröße dahingehend ein, dass ein kleiner
Chip auf einem großen Chip angeordnet werden muss,
beispielsweise von dem Standpunkt einer Einfachheit einer
Drahtbondierung. Deswegen wird erwogen, dass ein
Freiheitsgrad in dem Verfahren eines Stapelns von Chips klein
ist. Wenn eine elektrische Verbindung zwischen Chips durch
einen Durchgangsstecker ausgeführt wird, trifft die oben
beschriebene Beschränkung nicht zu, und ein in Fig. 1C
gezeigter Aufbau kann beispielsweise angewandt werden,
wodurch es ermöglicht wird, verschiedene Stapelverfahren, wie
zuvor beschrieben, auf der Grundlage von Spezifikationen
außer einer Chipgröße anzuwenden.
Insbesondere in dem in Fig. 1C gezeigten Stapelverfahren ist
eine Halbleitervorrichtung vom gestapelten Typ
bereitgestellt, die aus zumindest zwei integrierten
Halbleiterschaltungsvorrichtungen gebildet ist, wobei jede
einen integrierten Halbleiterschaltungschip einschließt,
wobei jede der integrierten Halbleiterschaltungsvorrichtungen
einen Leiter einschließt, der die integrierte
Halbleiterschaltungsvorrichtung durchdringt, und die
integrierten Halbleiterschaltungsvorrichtungen elektrisch mit
den Leitern verbunden sind, und eine integrierte
Halbleiterschaltungsvorrichtung mit einer größeren Größe über
eine integrierte Halbleiterschaltungsvorrichtung mit einer
kleinen Größe gestapelt ist.
Nachstehend wird ein spezifisches Verfahren eines Stapelns
von integrierten Halbleiterschaltungschips relevant zu den
Werten jeder Spezifikation beschrieben werden. Die
Stapelverfahren, die in den folgenden Beispielen beschrieben
werden, werden als ein Beispiel bereitgestellt. Grundsätzlich
ist es möglich, verschiedene Stapelverfahren, wie in jedem
der obigen Typen beschrieben, einzusetzen.
In diesem Beispiel sind die integrierten
Halbleiterschaltungschips S1 bis S5 auf der Grundlage eines
Energieverbrauchs (beispielsweise eines maximalen
Energieverbrauchs) der Chips gestapelt.
Wenn eine Vielzahl von Chips mit darin eingeschlossenen,
wechselseitig unterschiedlichen Funktionen gestapelt wird,
ist es erforderlich, eine Wärmeabstrahlung (Kühlung) des
gesamten Moduls in Erwägung des Energieverbrauchs jedes Chips
auszuführen, oder, mit anderen Worten, in Erwägung einer
Strömung der Wärme, die in jedem Chip erzeugt wird. Aufgrund
dessen werden die Chips wie in dem folgenden Beispiel 1A oder
Beispiel 1B gestapelt.
In diesem Beispiel sind die Chips in der Reihenfolge von dem
Chip mit mehr Energieverbrauch, oder einem größeren Betrag
einer Wärmeerzeugung relevant bezüglich einer
Wärmediffusions-/Übertragungsrichtung gestapelt.
Beispielsweise sind die Chips wie in Fig. 4B gestapelt.
Auf diese Weise ist ein Chip mit mehr Energieverbrauch an der
Seite des Basissubstrats BS oder einer Wärmesenkenseite
angeordnet, wodurch die Wärme des Chips mit mehr
Energieverbrauch schnell und wirksam zu der Wärmesenke
freigegeben werden kann. Das heißt, die Temperatur des Chips
mit mehr Energieverbrauch kann schnell verringert werden.
Deswegen kann die Wärme des Chips mit weniger
Energieverbrauch ebenso wirksam zu der Wärmesenke freigegeben
werden, und eine Wärmestrahlung (Kühlung) des gesamten Moduls
kann wirksam ausgeführt werden.
Wenn Wärmesenken an beiden Seiten der gestapelten Chips (Chip
S1-Seite und Chip S5-Seite) angeordnet sind, können die Chips
beispielsweise wie in Fig. 5B gestapelt werden. Anderenfalls
können in diesem Beispiel die Chips wie in Fig. 2B, Fig. 3B,
Fig. 6B und Fig. 7B beispielsweise gestapelt werden.
In diesem Beispiel sind Chips in der Reihenfolge von dem Chip
mit weniger Energieverbrauch oder mit einem geringen Betrag
einer Wärmestrahlung relevant zu einer
Wärmediffusions-/Transmissionsrichtung gestapelt.
Beispielsweise sind die Chips wie in Fig. 4A gestapelt.
Wenn ein Chip mit mehr Energieverbrauch an der Seite des
Basissubstrats BS oder bei einer Wärmesenkenseite existiert,
kann ein Chip mit mehr Energieverbrauch als eine Barriere für
eine Wärmediffusion wirken. Aus diesem Grunde kann eine
Wärmediffusion von dem Chip mit weniger Energieverbrauch zu
der Wärmesenke verhindert werden.
In diesem Beispiel ist ein Chip mit weniger Energieverbrauch
auf dem Basissubstrat BS angeordnet, und somit wirkt ein Chip
mit mehr Energieverbrauch nicht als eine
Wärmediffusionsbarriere. Deswegen kann eine Wärmediffusion
von einem Chip mit mehr Energieverbrauch zu einem Chip mit
weniger Energieverbrauch, usw., zu einer Wärmesenke wirksam
aufgrund eines Temperaturgradienten ausgeführt werden, und
eine Wärmestrahlung (Kühlung) des gesamten Moduls kann
wirksam ausgeführt werden.
Wenn die Wärmesenken auf beiden Seiten der gestapelten Chips
(Chip S1-Seite und Chip S5-Seite) beispielsweise angeordnet
sind, können die Chips wie in Fig. 5A gestapelt werden.
Anderenfalls können in diesem Beispiel die Chips wie in
Fig. 2A, Fig. 3A, Fig. 6A und Fig. 7A beispielsweise
gestapelt werden.
In diesem Beispiel sind die Chips auf der Grundlage einer
Betriebsspannung (Energiequellenspannung) oder der Anzahl von
Betriebsspannungen (Anzahl von Energiequellenspannungen) der
integrierten Halbleiterschaltungschips S1 bis S5 gestapelt.
Wenn eine Vielzahl von Chips gestapelt und als ein Modul
konfiguriert sind, können sich die Betriebsspannung und die
Anzahl von Betriebsspannungen in Abhängigkeit von jedem Chip
unterscheiden. In einem derartigen Fall ist es erforderlich,
die Chips in Erwägung eines Spannungsabfalls, einer
Verbindung zu der Energiequelle und dergleichen zu stapeln.
Aus diesem Grunde sind die Chips wie in den folgenden
Beispielen 2A bis 2D gestapelt.
In diesem Beispiel sind die Chips in einer Reihenfolge von
dem Chip mit der höchsten Betriebsspannung
(Energiequellenspannung) gestapelt. Beispielsweise sind die
Chips wie in Fig. 4B gestapelt. Wenn eine Vielzahl von
Betriebsspannungen in einem Chip existiert, werden die
Betriebsspannungen der Chips durch ein Definieren der
maximalen Betriebsspannung als eine Referenz verglichen.
Wenn eine Spannung von einem Basissubstrat, d. h. von einem
Energiequellensubstrat, zu jedem Chip zugeführt wird, wird
eine derartige Spannung zu einem Chip entfernt von der
Energiequelle über einen Zwischenchip zugeführt. Im
Allgemeinen ist ein Chip mit einer niedrigen Betriebsspannung
niedrig in einer zugelassenen Betriebsspannung. Aus diesem
Grunde führt dies, wenn die Betriebsspannung des
Zwischenchips, der ein Spannungszuführungspfad ist, gering
ist, zu einer verringerten Zuverlässigkeit wie etwa einer
Fehlfunktion oder einer Zerstörung.
In diesem Fall ist ein Chip mit einer hohen Betriebsspannung
an der Seite des Basissubstrats BS angeordnet. Aus diesem
Grund wird eine Spannung höher als eine Betriebsspannung
eines Zwischenchips, der ein Spannungszuführungspfad ist,
nicht von der Energiequelle des Basissubstrats zu dem
Zwischenchip zugeführt. Deswegen kann eine verringerte
Zuverlässigkeit, wie etwa eine Fehlfunktion oder eine
Zerstörung, verhindert werden.
Wenn das Energiequellensubstrat an beiden Seiten der
gestapelten Chips (Chip S1-Seite und Chip S5-Seite)
angeordnet ist, können die Chips wie in Fig. 5B
beispielsweise angeordnet werden. Anderenfalls ist in diesem
Beispiel möglich, die Chips wie in Fig. 2B, Fig. 3B, Fig. 6B
und Fig. 7B beispielsweise zu stapeln.
In diesem Beispiel sind Chips in einer Reihenfolge von dem
Chip mit der geringsten Betriebsspannung
(Energiequellenspannung) gestapelt. Die Chips können
beispielsweise wie in Fig. 4A gestapelt sein. Wenn eine
Vielzahl von Betriebsspannungen in einem Chip existiert,
werden die Betriebsspannungen der Chips beispielsweise durch
ein Definieren der maximalen Betriebsspannung als eine
Referenz verglichen.
Wenn eine Spannung von einem Basissubstrat, d. h. von einem
Energiequellensubstrat, zu jedem Chip zugeführt wird, ist ein
Chip, der entfernt von der Energiequelle ist, in einem
Spannungszufuhrpfad länger, verglichen mit einem Chip nahe
bei der Energiequelle. Somit ist es wahrscheinlich, dass ein
Spannungsabfall auftritt. Eine Wirkung, die durch den
Spannungsabfall herbeigeführt wird, nimmt mit einem Chip mit
niedrigerer Betriebsspannung zu. In diesem Beispiel ist ein
Chip mit einer niedrigen Betriebsspannung an der Seite des
Basissubstrats BS angeordnet. Aus diesem Grund kann in
Anbetracht des gesamten Moduls eine Wirkung, die durch einen
Spannungsabfall herbeigeführt wird, verringert werden, und
eine verbesserte Zuverlässigkeit oder dergleichen kann
sichergestellt werden.
Wenn ein Energiequellensubstrat an beiden Seiten der
gestapelten Chips (der Chip S1-Seite und der Chip S5-Seite)
angeordnet ist, können Chips beispielsweise wie in Fig. 5A
gestapelt werden. Anderenfalls ist es in diesem Beispiel
möglich, die Chips wie in Fig. 2A, Fig. 3A, Fig. 6A und Fig.
7A beispielsweise zu stapeln.
Wenn die Anzahl von Betriebsspannungen (die Anzahl von
Energiequellenspannungen) unterschiedlich in Abhängigkeit von
jenem Chip ist, beispielsweise in dem Fall eines Stapelns
eines Chips mit einer Betriebsspannung und eines Chips mit
zwei Betriebsspannungen, wird ein Chip mit zwei
Betriebsspannungen an der Seite des Basissubstrats BS, d. h.
auf der Seite des Energiequellensubstrats, angeordnet. Die
Chips werden beispielsweise wie in Fig. 4B gestapelt.
Auf diese Weise ist ein Chip mit mehr Betriebsspannungen an
der Seite des Basissubstrats BS angeordnet, d. h. an der Seite
des Energiequellensubstrats, wobei die Anzahl von
Durchgangssteckern zum Zuführen einer Energiequellenspannung
von dem Basissubstrat BS zu jedem Chip verringert werden
kann. Somit können Prozesskosten verringert werden, und eine
Zuverlässigkeit wird verbessert.
In dem Fall, dass Energiesubstrate an beiden Seiten der Chips
(der Chip S1-Seite und der Chip S5-Seite) angeordnet sind,
können die Chips beispielsweise wie in Fig. 5B angeordnet
werden. Anderenfalls ist es in diesem Beispiel möglich, die
Chips wie in Fig. 2B, Fig. 3B, Fig. 6B und Fig. 7B
beispielsweise zu stapeln.
In diesem Fall sind, wenn ein Modul durch nur einen Chip mit
einer einzigen Betriebsspannung konfiguriert ist, eine
Vielzahl von Chips, die nahezu gleich oder identisch
zueinander in einer Anzahl von Betriebsspannungen sind,
gruppiert, und die Chips in der Gruppe werden sequentiell
gestapelt. Beispielsweise werden Chips wie in Fig. 8 zum
Beispiel gestapelt.
Beispielsweise konfigurieren Chips, deren Betriebsspannungen
identisch zueinander sind, eine Gruppe, wodurch
Energieanschlüsse gemeinsam verwendet werden können, und die
Anzahl von Durchgangssteckern zum Durchführen einer
Energieversorgungsspannung von dem Basissubstrat BS zu jedem
Chip verringert werden kann. Deswegen werden Prozesskosten
verringert, und eine Zuverlässigkeit kann verbessert werden.
In diesem Beispiel sind Chips auf der Grundlage eines
Betriebsstroms der integrierten Halbleiterschaltungschips S1
bis S5 gestapelt.
Wenn die Betriebsströme der Chips unterschiedlich voneinander
sind, ist es erforderlich, die Chips in Erwägung des
Betriebsstroms jedes Chips zu stapeln. Aus diesem Grunde sind
die Chips wie folgt gestapelt.
In diesem Beispiel sind, wenn die Betriebsströme der Chips
unterschiedlich voneinander sind, die Chips in einer
Reihenfolge von dem größten Betriebsstrom (beispielsweise dem
maximalen Betriebsstrom) gestapelt. Die Chips sind
beispielsweise wie in Fig. 4B gestapelt.
Wenn ein Strom von dem Basissubstrat, d. h. von dem
Energiequellensubstrat zu jedem Chip zugeführt wird, ist ein
Chip, der entfernt von dem Energiequellensubstrat ist, länger
in einem Stromzufuhrpfad, verglichen mit einem Chip, der nahe
bei dem Energiequellensubstrat ist. Aus diesem Grund wird
eine Widerstandskomponente in dem Stromzufuhrpfad bei dem
Chip, der entfernt von dem Energiequellensubstrat ist,
erhöht. Wenn ein Chip mit mehr Betriebsstrom an einer
Position entfernt von der Energiequelle angeordnet ist,
erhöht sich ein Spannungsverlust aus der Beziehung einer
Spannung = Strom × Widerstand. In diesem Beispiel ist der
Chip mit mehr Betriebsstrom an der Seite des Basissubstrats
BS, d. h. an der Seite des Energiequellensubstrats,
angeordnet. Das heißt, dass der Chip mit mehr Betriebsstrom
an einer derartigen Position angeordnet ist, dass eine
Widerstandskomponente des Strompfads verringert wird, wodurch
es ermöglicht wird, einen Spannungsverlust auf ein Minimum zu
verringern.
Wenn ein Energiequellensubstrat an beiden Seiten der Chips
(der Chip S1-Seite und der Chip S5-Seite) angeordnet ist,
können die Chips beispielsweise wie in Fig. 5B gestapelt
werden. Anderenfalls ist es in diesem Beispiel möglich, die
Chips wie in Fig. 2B, Fig. 3B, Fig. 6B und Fig. 7B zu
stapeln.
In diesem Beispiel sind die Chips auf der Grundlage der
garantierten Betriebstemperatur der integrierten
Halbleiterschaltungschips S1 bis S5 gestapelt.
Wenn eine Vielzahl von Chips gestapelt wird, und als ein
Modul konfiguriert wird, ist es erforderlich, die
Zuverlässigkeit des gesamten Moduls in Erwägung der
garantierten Betriebstemperatur (Standard für eine
Zuverlässigkeit) auf jedem Chip sicherzustellen. Aus diesem
Grund sind die Chips wie folgt gestapelt.
In diesem Beispiel sind, wenn die garantierte
Betriebstemperaturen unter den Chips unterschiedlich
voneinander sind, Chips, die nahezu gleich oder identisch in
der garantierten Betriebstemperatur sind, gruppiert, und die
Chips in der Gruppe werden sequentiell gestapelt, wodurch ein
Standard für eine Zuverlässigkeit sichergestellt wird.
Beispielsweise entspricht dieses Verfahren dem Konzept der
Fig. 8. Ein Chip mit der niedrigsten garantierten
Betriebstemperatur kann an einer Stapelposition angeordnet
werden, von welcher die niedrigste Temperatur erzeugt wird
(an einer Stapelposition, die thermisch so ausgelegt ist,
dass die niedrigste Temperatur erzeugt wird).
Weiter kann die garantierte Betriebstemperatur des gesamten.
Moduls einem Standard für den Chip mit der niedrigsten
garantierten Betriebstemperatur entsprechen.
Auf diese Weise sind Chips in Erwägung der garantierten
Betriebstemperatur gestapelt, wodurch die Zuverlässigkeit des
gesamten Moduls sichergestellt werden kann (die Betriebsdauer
kann verlängert werden). Chips, die zusammenliegend in der
garantierten Betriebstemperatur sind, sind zusammenliegend
gestapelt, wodurch die Zuverlässigkeit leicht eingerichtet
werden kann.
In diesem Beispiel sind die Chips auf der Grundlage eines
Signalsendens/Empfangs der integrierten
Halbleiterschaltungschips S1 bis S5 gestapelt.
Wenn eine Vielzahl von Chips gestapelt ist und als ein Modul
konfiguriert ist, kann eine verringerte Modulfunktion oder
eine Fehlfunktion aufgrund einer Signalverzögerung oder
dergleichen auftreten, wenn keine Vorkehrung in einem
Signalsenden/Empfang auf der Grundlage eines Betrags eines
Signalsendens/Empfangs oder einer
Signalsende-/Empfangsgeschwindigkeit unternommen wird. Aus
diesem Grund sind die Chips wie in dem folgenden Beispiel 5A
bis 5C gestapelt.
In diesem Beispiel sind spezifische Chips mit der engsten
Beziehung zueinander benachbart zueinander angeordnet. Das
heißt, wie in Fig. 9 gezeigt, dass spezifische Chips mit der
engsten Beziehung zueinander benachbart zueinander angeordnet
sind (S2 und S3 in dem Beispiel der Fig. 9).
Beispielsweise sind Chips mit dem größten Betrag eines
Signalsendens/Empfangs benachbart zueinander angeordnet.
Spezifisch sind ein Logikchip mit einer
Signalverarbeitungsfunktion und ein Speicherchip (ein Cache-Chip
wie etwa ein DRAM oder ein SRAM), der ein Datensenden
zu/ein Empfangen von dem Logikchip ausführt, benachbart
zueinander gestapelt. Umgekehrt ist ein Chip, der ein
Signalsenden/Empfangen nicht ausführt, beispielsweise ein
Energiesteuerchip, an einer entfernten Position angeordnet.
Wenn ein weiterer Chip zwischen Chips angeordnet ist, die ein
Datensenden/Empfangen ausführen, ist die
Verarbeitungsgeschwindigkeit aufgrund einer Signalverzögerung
langsamer, und die Leistungsfähigkeit des gesamten Systems
wird verschlechtert. Die wie oben beschriebenen Chips werden
benachbart zueinander angeordnet, wodurch es ermöglicht wird,
die Verarbeitungsgeschwindigkeit zu verbessern und die
Leistungsfähigkeit des gesamten Systems zu verbessern.
Zusätzlich können, wenn ein Signal zu jedem Chip gesendet
wird oder von ihm empfangen wird, die Chips, deren
Betriebsfrequenzen die zusammenliegendsten sind, benachbart
zueinander angeordnet werden. Indem so verfahren wird, kann
eine Abweichung in einer Zeitgebung auf ein Minimum reduziert
werden, und die Leistungsfähigkeit des gesamten Systems kann
verbessert werden.
In diesem Beispiel ist ein Chip mit dem größten Betrag eines
Signalsendens zu/Empfangs von einer Hauptplatine, die ein
Schnittstellensubstrat (beispielsweise ein
Signalverarbeitungschip zum Verarbeiten eines
Hochgeschwindigkeitssignals) ist, benachbart zu der
Hauptplatine angeordnet. Das heißt, dass, wie in Fig. 10
gezeigt, der Chip S1 mit dem größten Betrag eines
Signalssendens zu/Empfangens von der Hauptplatine (dem
Basissubstrat BS) benachbart zu der Hauptplatine angeordnet
ist. Auf diese Weise kann bei einem Signalsenden zu/Empfangen
von der Hauptplatine eine Signalverzögerung auf ein Minimum
verringert werden, und die Leistungsfähigkeit des gesamten
Systems kann verbessert werden.
In diesem Beispiel ist, wie in Fig. 11 gezeigt,
beispielsweise der Chip S5 mit mehr Signalsenden/Empfangen zu
und von einer externen Umgebung an der entferntesten Position
von der Hauptplatine (dem Basissubstrat BS) angeordnet.
Beispielsweise ist ein Chip zum Verarbeiten eines externen
Signals, wie etwa eines CCD- oder CMOS-Sensorbildsignals,
eines Sprachsignals oder eines Antennensignals an der
Oberseite angeordnet. Indem der Chip so angeordnet wird, kann
ein Signal, wenn die CCD, die Antenne oder dergleichen
oberhalb des Chips S5 bereitgestellt ist, zwischen dem Chip
S5 und der externen Umgebung gesendet/empfangen werden, ohne
durch andere Chips S1 bis S4 unterbrochen zu werden.
In diesem Beispiel sind die Chips auf der Grundlage eines
Betrags erzeugter elektromagnetischer Wellen der integrierten
Halbleiterschaltungschips S1 bis S5 gestapelt.
Wenn eine Vielzahl von Chips gestapelt wird und als ein Modul
konfiguriert wird, ist eine Betriebsspannung mit einer
Erhöhung in einem Betrag eines Signalsendens/Empfangs
zwischen Chips und mit einer höheren Signalsende-Empfangsgeschwindigkeit
verringert. Aus diesem Grund werden
die Chips leicht durch Rauschen beeinträchtigt. Das heißt,
eine Fehlfunktion und eine Sprach-/Bildstörung und
dergleichen können aufgrund einer elektromagnetischen Störung
(EMI = "Electromagnetic Interference") verursacht werden, die
von elektromagnetischen Wellen herrührt, die von jedem Chip,
einer Energieversorgungsleitung oder einer Wasserleitung
erzeugt werden. Aus diesem Grund sind die Chips wie in den
folgenden Beispielen 6A und 6B gestapelt.
In diesem Beispiel ist ein Chip mit einem großen Betrag von
erzeugten elektromagnetischen Wellen an einer Position nahe
bei einer Hauptplatine angeordnet. Beispielsweise ist, wie in
Fig. 7B gezeigt, der Chip S1 mit dem größten Betrag von
erzeugten elektromagnetischen Wellen an der nächsten Position
zu dem Basissubstrat BS angeordnet. Umgekehrt kann ein Chip
mit dem kleinsten Betrag von erzeugten elektromagnetischen
Wellen an der entferntesten Position von dem Basissubstrat
angeordnet sein.
Beispielsweise ist ein Chip mit dem größten Betrag erzeugter
elektromagnetischer Wellen (beispielsweise ein Chip mit einem
großen Betriebsstrom, auf welchem ein großer Strom zeitweilig
fließt, ein Sensorchip, ein Sprach- oder Bild-
Verarbeitungschip, ein Chip zum Verarbeiten eines
Sende-/Empfangsantennensignals oder dergleichen) an der
nächsten Position zu dem Basissubstrat angeordnet, und ein
Chip, der durch elektromagnetische Wellen leicht
beeinträchtigt wird, an der Position entfernt von der
Hauptplatine angeordnet. Indem der Chip so angeordnet wird,
kann eine Wirkung elektromagnetischer Wellen von dem Chip S1
auf die anderen Chips S2 bis S5 unterdrückt werden, und eine
Fehlfunktion, die durch elektromagnetische Wellen oder
dergleichen herbeigeführt wird, kann verhindert werden.
Außer wie in Fig. 7B ist es möglich, Chips in Übereinstimmung
mit einer Vielfalt von Stapelmethoden zu stapeln, wie in Typ
1 und Typ 2 beschrieben.
In diesem Beispiel ist ein Chip, der leicht durch
elektromagnetische Wellen beeinträchtigt wird, an der
entferntesten Position von einer Hauptplatine (einem
Basissubstrat) in Übereinstimmung beispielsweise mit Chip 2
angeordnet. Auf diese Weise wird der Chip, der leicht durch
elektromagnetische Wellen (beispielsweise einen Sensorchip,
einen Sprach- oder Bild-Verarbeitungschip, einen Chip zum
Verarbeiten eines Sende-/Empfangs-Antennensignals oder
dergleichen) beeinträchtigt wird, an einer Stapelposition
entfernt von einem Energiequellensubstrat (einem
Basissubstrat) angeordnet, das eine Quelle einer Erzeugung
von EMI oder dergleichen ist, wodurch eine Fehlfunktion, die
durch elektromagnetische Wellen oder dergleichen
herbeigeführt wird, verhindert werden kann.
In diesem Beispiel sind die Chips auf der Grundlage der
Chipgröße der integrierten Halbleiterschaltungschips S1 bis
S5 gestapelt.
Die Größen der gestapelten Chips sind nicht immer identisch
zueinander, und die Chips verschiedener Größen bestehen oft
nebeneinander und werden gestapelt. In dem Fall, wo
verschiedene Chipgrößen auf diese Weise nebeneinander
existieren, tritt, wenn die Stapelreihenfolge der Chips nicht
richtig ist, ein Problem, wie etwa ein Sprung, aufgrund einer
Spannung, eine Verbindungsfehlfunktion oder erhöhte
Fertigungskosten auf.
Dreidimensional gestapelte Module weisen im Allgemeinen ein
hohes Betriebsverhalten und eine hohe Dichte auf, die Anzahl
von Anschlüssen zum Verbinden des Moduls mit einer externen
Vorrichtung nimmt zu. Eine Verbindung, die als ein Flip-Chip
bezeichnet wird, der Verbindungsanschlüsse aufweist, die in
einer Gitterform angeordnet sind, wird für eine Verpackung
eines derartigen Moduls verwendet. Zusätzlich wird ein Harz,
wie etwa Glasepoxid, für die Hauptplatine oder die Packung
vom Standpunkt eines Gewichtes oder Preises oft verwendet.
Ein Verhältnis eines thermischen Ausdehnungskoeffizienten
zwischen einem derartigen Harz und einem Halbleiter, wie etwa
Silizium oder GsAs, beträgt ungefähr 5, und es tritt eine
Spannung aufgrund eines Unterschiedes in dem thermischen
Ausdehnungskoeffizienten zwischen ihnen auf. In einem
dreidimensionalen Stapelmodul sind Anschlussteilungen
drastisch verfeinert, verglichen mit einem zweidimensionalen
Modul, in welchem die Chips in einer horizontalen Richtung
angeordnet sind, was es schwierig macht, eine zuverlässige
Verbindung zwischen der Hauptplatine und dem Chip
auszuführen.
Von einem derartigen Standpunkt ist in diesem Beispiel, wie
in Fig. 7B gezeigt, der Chip S1 mit der größten Chipgröße
beispielsweise an der nächsten Position zu dem Basissubstrat
BS (der Hauptplatine) angeordnet. Die Chipgröße wird in
Übereinstimmung mit der folgenden Prozedur bestimmt.
In diesem Beispiel wird die Chipgröße auf der Grundlage einer.
Länge der langen Seite jedes Chips (lange Seite des
Rechtecks, wenn eine Chipfläche vertikal zu einer
Stapelrichtung als ein Rechteck definiert wird, oder eine
beliebige Seite, wenn die Chipfläche ein Quadrat ist)
beurteilt. Dann wird ein Chip mit der längsten langen Seite
an der nächsten Position zu dem Basissubstrat (der
Hauptplatine) angeordnet.
In diesem Beispiel wird die Chipgröße auf der Grundlage einer
Summation einer Länge einer langen Seite (eine lange Seite
des Rechtecks, wenn eine Chipfläche vertikal zu einer
Stapelrichtung als ein Rechteck definiert wird, oder eine
beliebige Seite, wenn die Chipfläche ein Quadrat ist) und
einer Länge einer kurzen Seite (eine kurze Seite des
Rechtecks, wenn eine Chipfläche vertikal zu einer
Stapelrichtung als ein Rechteck definiert wird, oder eine
beliebige Seite, wenn die Chipfläche ein Quadrat ist)
beurteilt. Ein Chip mit der größten Summation dieser Längen
wird an der nächsten Position zu dem Basissubstrat
angeordnet.
In diesem Beispiel wird die Chipgröße auf der Grundlage einer
Fläche jedes Chips (eine Fläche für eine Chipstirnseite
vertikal zu einer Stapelrichtung) beurteilt, und ein Chip mit
der größten Chipfläche wird an der nächsten Position zu dem
Basissubstrat angeordnet.
Auf diese Weise werden in diesem Beispiel die Chips in einer
Reihenfolge von der größten Chipgröße gestapelt, wobei eine
Verbindungs-Fehlfunktion aufgrund einer Spannung oder
dergleichen unterdrückt wird, und die Zuverlässigkeit des
gesamten Moduls verbessert werden kann.
In diesem Beispiel 7 können die Chips ebenso in
Übereinstimmung mit einer Vielzahl von Stapelverfahren
gestapelt werden, wie in Typ 1 und Typ 2 beschrieben.
In diesem Beispiel sind die Chips auf der Grundlage einer
Anzahl von Verbindungsanschlüssen oder einer
Verbindungsanschlussteilung der integrierten
Halbleiterschaltungschips S1 bis S5 gestapelt.
Die gestapelten Chips sind zwischen wechselseitigen Chips
oder zwischen dem Chip und der Hauptplatine (dem
Basissubstrat) durch einen Verbindungsanschluss, wie etwa
einen Durchgangsstecker, verbunden. Jedoch sind die Anzahl
von Anschlüssen oder eine Anschlussteilung für die
gestapelten Chips nicht immer identisch zueinander, die Chips
mit verschiedenen Anschlusszahlen oder verschiedenen
Anschlussteilungen bestehen oft nebeneinander und werden
gestapelt. Auf diese Weise tritt, in dem Fall, wo
verschiedene Anschlusszahlen oder Anschlussteilungen
nebeneinander bestehen, wenn die Stapelordnung der Chips
nicht richtig ist, ein Problem, wie etwa ein Sprung aufgrund
einer Spannung, eine Verbindungs-Fehlfunktion, erhöhte
Fertigungskosten auf. Das heißt, es tritt ein Problem ähnlich
zu jenem in Beispiel 7 beschriebenen auf. Zusätzlich ist die
Anzahl von Anschlüssen für ein Signalsenden/Empfangen zu und
von einer Hauptplatine verschieden in Abhängigkeit von jedem
Chip. Wenn eine geeignete Stapelreihenfolge nicht ausgewählt
wird, können eine wirksame Anordnung der Chips oder das
verbesserte Betriebsverhalten des gesamten Moduls nicht
erreicht werden. Von einem derartigen Standpunkt aus werden
die Chips in diesem Beispiel wie in den folgenden Beispielen
8A und 8B gestapelt.
In diesem Beispiel ist, wie in Fig. 7B gezeigt,
beispielsweise der Chip S1 mit der größten Anzahl von
Anschlüssen an der nächsten Position zu dem Basissubstrat BS
(der Hauptplatine) angeordnet. Spezifischer ist der Chip mit
der größten Anzahl von Anschlüssen, die mit der Hauptplatine
verbunden sind, an der nächsten Position zu der Hauptplatine
angeordnet. Indem der Chip so angeordnet wird, ist es
möglich, eine wirksame Verbindung auszuführen und ein
Betriebsverhalten des gesamten Moduls zu verbessern.
In diesem Beispiel ist, wie in Fig. 7B gezeigt,
beispielsweise ein Chip mit der größten Anschlussteilung an
der nächsten Position zu der Hauptplatine angeordnet. Vom
Standpunkt der Anzahl von Anschlüssen aus ist ein Chip mit
der kleinsten Anzahl von Anschlüssen an der nächsten Position
zu der Hauptplatine angeordnet. Indem der Chip so angeordnet
wird, ist es möglich, eine Spannung zwischen der Hauptplatine
und dem Chip zu verringern. Deswegen kann eine zuverlässige
Verbindung ausgeführt werden, und die Zuverlässigkeit des
gesamten Moduls kann verbessert werden.
In dem Beispiel 8 können die Chips ebenso in Übereinstimmung
mit einer Vielzahl von Stapelverfahren gestapelt werden, wie
in Typ 1 und Typ 2 beschrieben.
In diesem Beispiel sind die Chips auf der Grundlage einer
Chipdicke der integrierten Halbleiterschaltungschips S1 bis
S5 gestapelt.
Die Dicke der gestapelten Chips ist nicht immer identisch,
und die Chips mit verschiedener Dicke bestehen oft
nebeneinander und werden gestapelt. Auf diese Weise tritt, in
dem Fall, wo verschiedene Chipdicken nebeneinander bestehen,
wenn das Stapelverfahren der Chips nicht richtig ist, ein
Problem wie etwa ein Sprung aufgrund einer Spannung oder eine
Verbindungsfehlfunktion auf. In dem dreidimensional
gestapelten Modul ist es wünschenswert, dass die Dicke jedes
Chips so dünn wie möglich ist, um ein hohes Betriebsverhalten
und eine hohe Dicke sicherzustellen. Jedoch wird, wenn die
Chipdicke zu dünn ist, die Chipfestigkeit abgeschwächt. Auf
diese Weise besteht ein Problem, dass die Zuverlässigkeit des
gesamten Moduls verschlechtert wird. Von einem derartigen
Standpunkt aus werden in diesem Beispiel die Chips wie in den
folgenden Beispielen 9A und 9B gestapelt.
In diesem Beispiel ist, wie in Fig. 7B gezeigt,
beispielsweise der Chip S1 mit der größten Chipdicke an der
nächsten Position zu dem Basissubstrat BS (der Hauptplatine)
angeordnet.
Ein absoluter Wert eines Spannungsertrags (einer Festigkeit)
gegenüber einer Last, wie etwa einem Biegen oder einer
Spannung, ist proportional zu der Dicke, und im Allgemeinen
weist der dickere Chip eine größere Festigkeit auf. In dem
dreidimensional gestapelten Modul ist eine Spannung zwischen
dem Chip in der Unterseite und der Hauptplatine die größte
aufgrund eines Unterschiedes in einem thermischen
Ausdehnungskoeffizient, der bereits beschrieben worden ist.
Deswegen wird der dickste Chip an der Seite der Hauptplatine
angeordnet, wodurch die Festigkeit des gesamten Moduls
verbessert werden kann, und ein zuverlässiges
dreidimensionales Modul kann erhalten werden.
In diesem Beispiel ist, wie in Fig. 7A gezeigt,
beispielsweise ein Chip mit der kleinsten Chipdicke an der
nächsten Position zu dem Basissubstrat (der Hauptplatine)
angeordnet.
Wie zuvor beschrieben worden ist, ist ein absoluter Wert
eines Spannungsertrags (einer Festigkeit) proportional zu der
Dicke. Jedoch ist ein dünnerer Chip in einer Verlagerung
durch eine Spannung, d. h. einer Flexibilität, überlegen. Ein
flexibler Chip, d. h. ein dünnerer Chip, wird aufgrund der
Flexibilität, die der Chip selbst aufweist, kaum zerbrochen
werden, auch wenn eine Spannung zwischen dem Chip und der
Hauptplatine erzeugt wird. Aus diesem Grund kann die
Festigkeit des gesamten Moduls verbessert werden, und ein
zuverlässiges dreidimensionales Modul kann erhalten werden.
In diesem Beispiel ist es ebenso möglich, die Chips in
Übereinstimmung mit einer Vielfalt von Stapelverfahren zu
stapeln, wie in Typ 1 und Typ 2 beschrieben.
In diesem Beispiel sind Chips in Erwägung einer
Positionsbeziehung unter den integrierten
Halbleiterschaltungsvorrichtungschips angeordnet.
Wie zuvor beschrieben worden ist, sind die Größen der
gestapelten Chips nicht immer zueinander identisch, und Chips
verschiedener Größen bestehen oft nebeneinander und werden
aufeinander gestapelt. Auf diese Weise kann, in dem Fall, wo
verschiedene Chipgrößen existieren, wenn ein Verfahren eines
Stapelns von Chips nicht richtig ist, eine wirksame Anordnung
nicht ausgeführt werden.
In diesem Beispiel sind eine Vielzahl von Chips kleiner
Größen zwischen Chips großer Größen eingebettet. Fig. 12 ist
eine Ansicht, die ein Beispiel dieser Konfiguration zeigt.
Bezugszeichen sind identisch zu jenen in Fig. 1A gezeigten.
Wie in Fig. 12 gezeigt, sind Chips großer Größen an
Positionen des Chips S1 und S3 angeordnet, und eine Vielzahl
von Chips S2 kleiner Größen ist in einer horizontalen
Richtung (identische Ebene) an einer Position zwischen dem
Chip S1 und dem Chip S3 angeordnet. Indem die Chips so
angeordnet werden, können die Chips mit einer hohen Dichte
angeordnet werden, und ein Modul eines hohen
Betriebsverhaltens kann erhalten werden.
Wenn eine Vielzahl von Chips kleiner Größen in der obersten
Schicht bereitgestellt werden, wird das Modul leicht in eine
U-Form durch eine Spannung gebogen. In dem vorliegenden
Beispiel wird das Modul, da die Chips kleiner Größen durch
die Chips großer Größen eingebettet sind, das Modul kaum
gebogen, und das obige Problem kann verringert werden. In der
obersten Schicht, in welcher die Vielzahl von Chips kleiner
Größen bereitgestellt sind, nimmt die Zahl gesamter
Anschlüsse der Chips zu. Somit müssen, um diese Chips mit den
großen Chips, die in der obersten Schicht bereitgestellt
sind, zu verbinden, viele Durchgangsstecker in einem
Zwischenchip, der zwischen der obersten Schicht und der
untersten Schicht angeordnet ist, bereitgestellt werden. In
dem vorliegenden Beispiel müssen so viele Durchgangsstecker
nicht verwendet werden, und das obige Problem kann verringert
werden.
Zusätzliche Vorteile und Modifikationen werden
Durchschnittsfachleute leicht ersinnen. Deswegen ist die
Erfindung in ihren breiteren Aspekten nicht auf die
spezifischen Details und repräsentativen Ausführungsformen,
die hierin gezeigt und beschrieben sind, beschränkt.
Dementsprechend können verschiedene Modifikationen ausgeführt
werden, ohne von dem Grundgedanken oder Umfang des
allgemeinen erfinderischen Konzepts abzuweichen, wie es durch
die angehängten Ansprüche und ihre Äquivalente definiert ist.
Claims (27)
1. Halbleitervorrichtung vom gestapelten Typ, die aus einer
Vielzahl von gestapelten integrierten
Halbleiterschaltungsvorrichtungen gebildet ist, wobei
jede eine Spezifikation aufweist und einen integrierten
Halbleiterschaltungschip (S1 bis S5) einschließt, wobei
zumindest drei der integrierten
Halbleiterschaltungsvorrichtungen in der Reihenfolge
eines Wertes der Spezifikation gestapelt sind.
2. Halbleitervorrichtung vom gestapelten Typ nach Anspruch
1, dadurch gekennzeichnet, dass jede der integrierten
Halbleiterschaltungsvorrichtungen weiter ein Substrat
(SBA1 bis SBA5) einschließt, auf welchem der integrierte
Halbleiterschaltungschip befestigt ist.
3. Halbleitervorrichtung vom gestapelten Typ nach Anspruch
1, dadurch gekennzeichnet, dass jeder der integrierten
Halbleiterschaltungschips die Spezifikation aufweist.
4. Halbleitervorrichtung vom gestapelten Typ nach Anspruch
1, dadurch gekennzeichnet, dass zumindest drei der
integrierten Halbleiterschaltungsvorrichtungen
sequentiell gestapelt sind.
5. Halbleitervorrichtung vom gestapelten Typ nach Anspruch
1, dadurch gekennzeichnet, dass zumindest drei der
integrierten Halbleiterschaltungsvorrichtungen eine
integrierte Halbleiterschaltungsvorrichtung außer den
zumindest drei der integrierten
Halbleiterschaltungsvorrichtungen einbetten.
6. Halbleitervorrichtung vom gestapelten Typ nach Anspruch
1, dadurch gekennzeichnet, dass zumindest drei der
integrierten Halbleiterschaltungsvorrichtungen zumindest
eine oberste und eine unterste der integrierten
Halbleiterschaltungsvorrichtungen einschließen.
7. Halbleitervorrichtung vom gestapelten Typ nach Anspruch
1, dadurch gekennzeichnet, dass jede der integrierten
Halbleiterschaltungsvorrichtungen einen Leiter (TP)
einschließt, der die integrierte
Halbleiterschaltungsvorrichtung durchdringt, und die
integrierten Halbleiterschaltungsvorrichtungen durch die
Leiter elektrisch verbunden sind.
8. Halbleitervorrichtung vom gestapelten Typ nach Anspruch
1, dadurch gekennzeichnet, dass die Spezifikation aus
einer Gruppe eines Energieverbrauchs, einer
Betriebsspannung, einer Anzahl von Betriebsspannungen,
eines Betriebsstroms, einer garantierten
Betriebstemperatur, eines Betrags erzeugter
elektromagnetischer Wellen, einer Betriebsfrequenz,
einer Größe, einer Anzahl von Verbindungsanschlüssen,
einer Verbindungsanschlussteilung, einer Dicke, eines
Betrags von Signalen, die zu und von einem Basissubstrat
übertragen werden, auf welchem die integrierten
Halbleiterschaltungsvorrichtungen zu befestigen sind,
und eines Betrags von Signalen, die zu und von einer
externen Umgebung übertragen werden, ausgewählt ist.
9. Halbleitervorrichtung vom gestapelten Typ, die aus
zumindest drei gestapelten integrierten
Halbleiterschaltungsvorrichtungen gebildet ist, wobei
jeder eine Spezifikation aufweist und einen integrierten
Halbleiterschaltungschip (S1 bis S5) einschließt, wobei
ein Wert der Spezifikation der obersten integrierten
Halbleiterschaltungsvorrichtung oder der untersten
integrierten Halbleiterschaltungsvorrichtung ein Maximum
oder ein Minimum ist.
10. Halbleitervorrichtung vom gestapelten Typ nach Anspruch
9, dadurch gekennzeichnet, dass jede der integrierten
Halbleiterschaltungsvorrichtungen weiter ein Substrat
(SPA1 bis SPA5) einschließt, auf welchem der integrierte
Halbleiterschaltungschip befestigt ist.
11. Halbleitervorrichtung vom gestapelten Typ nach Anspruch
9, dadurch gekennzeichnet, dass jeder der integrierten
Halbleiterschaltungschips die Spezifikation aufweist.
12. Halbleitervorrichtung vom gestapelten Typ nach Anspruch
9, dadurch gekennzeichnet, dass jede der integrierten
Halbleiterschaltungsvorrichtungen einen Leiter (TP)
einschließt, der die integrierte
Halbleiterschaltungsvorrichtung durchdringt, und die
integrierten Halbleiterschaltungsvorrichtungen durch die
Leiter elektrisch verbunden sind.
13. Halbleitervorrichtung vom gestapelten Typ nach Anspruch
9, dadurch gekennzeichnet, dass die Spezifikation aus
einer Gruppe eines Energieverbrauchs, einer
Betriebsspannung, einer Anzahl von Betriebsspannungen,
eines Betriebsstroms, einer garantierten
Betriebstemperatur, eines Betrags erzeugter
elektromagnetischer Wellen, einer Betriebsfrequenz,
einer Größe, einer Anzahl von Verbindungsanschlüssen,
einer Verbindungsanschlussteilung, einer Dicke, eines
Betrags von Signalen, die zu und von einem Basissubstrat
übertragen werden, auf welchem die integrierten
Halbleiterschaltungsvorrichtungen zu befestigen sind,
und eines Betrags von Signalen, die zu und von einer
externen Umgebung übertragen werden, ausgewählt ist.
14. Halbleitervorrichtung vom gestapelten Typ, die aus
zumindest zwei gestapelten integrierten
Halbleiterschaltungsvorrichtungen gebildet ist, wobei
jede eine Spezifikation aufweist und einen integrierten
Halbleiterschaltungschip (S1 bis S5) einschließt, wobei
jede der integrierten Halbleiterschaltungsvorrichtungen
einen Leiter (TP) einschließt, der die integrierte
Halbleiterschaltungsvorrichtung durchdringt, und die
integrierten Halbleiterschaltungsvorrichtungen durch die
Leiter elektrisch verbunden sind, und ein Wert der
Spezifikation, ausschließlich einer Größe, der obersten
integrierten Halbleiterschaltungsvorrichtung oder der
untersten integrierten Halbleiterschaltungsvorrichtung
ein Maximum oder ein Minimum ist.
15. Halbleitervorrichtung vom gestapelten Typ nach Anspruch
14, dadurch gekennzeichnet, dass jede der integrierten
Halbleiterschaltungsvorrichtungen weiter ein Substrat
(SBA1 bis SBA5) einschließt, auf welchem der integrierte
Halbleiterschaltungschip befestigt ist.
16. Halbleitervorrichtung vom gestapelten Typ nach Anspruch
14, dadurch gekennzeichnet, dass jeder der integrierten
Halbleiterschaltungschips die Spezifikation aufweist.
17. Halbleitervorrichtung vom gestapelten Typ nach Anspruch
14, dadurch gekennzeichnet, dass der Leiter den
integrierten Halbleiterschaltungschip oder ein Substrat,
auf welchem der integrierte Halbleiterschaltungschip
befestigt ist, durchdringt.
18. Halbleitervorrichtung vom gestapelten Typ nach Anspruch
14, dadurch gekennzeichnet, dass die Spezifikation aus
einer Gruppe eines Energieverbrauchs, einer
Betriebsspannung, einer Anzahl von Betriebsspannungen,
eines Betriebsstroms, einer garantierten
Betriebstemperatur, eines Betrags erzeugter
elektromagnetischer Wellen, einer Betriebsfrequenz,
einer Anzahl von Verbindungsanschlüssen, einer
Verbindungsanschlussteilung, einer Dicke, eines Betrags
von Signalen, die zu und von einem Basissubstrat
übertragen werden, auf welchem die integrierten
Halbleiterschaltungsvorrichtungen zu befestigen sind,
und eines Betrags von Signalen, die zu und von einer
externen Umgebung übertragen werden, ausgewählt ist.
19. Halbleitervorrichtung vom gestapelten Typ, die aus einer
Vielzahl von gestapelten integrierten
Halbleiterschaltungsvorrichtungen gebildet ist, wobei
jede eine Spezifikation aufweist und einen integrierten
Halbleiterschaltungschip (S1 bis S5) einschließt, wobei
zumindest zwei, aber nicht sämtliche der integrierten
Halbleiterschaltungsvorrichtungen eine Gruppe bilden,
Werte der Spezifikation aufweisen, die in einen
vorbestimmten Bereich fallen, und sequentiell gestapelt
sind.
20. Halbleitervorrichtung vom gestapelten Typ nach Anspruch
19, dadurch gekennzeichnet, dass jede der integrierten
Halbleiterschaltungsvorrichtungen weiter ein Substrat
(SBA1 bis SBA5) einschließt, auf welchem der integrierte
Halbleiterschaltungschip befestigt ist.
21. Halbleitervorrichtung nach Anspruch 19, dadurch
gekennzeichnet, dass jeder der integrierten
Halbleiterschaltungschips die Spezifikation aufweist.
22. Halbleitervorrichtung vom gestapelten Typ nach Anspruch
19, dadurch gekennzeichnet, dass sequentiell gestapelte
integrierte Halbleiterschaltungsvorrichtungen außer der
zumindest zwei eine zusätzliche Gruppe bilden, und die
integrierten Halbleiterschaltungsvorrichtungen, die die
zusätzliche Gruppe bilden, Werte der Spezifikation
aufweisen, die in einen anderen Bereich als den
vorbestimmten Bereich fallen.
23. Halbleitervorrichtung vom gestapelten Typ nach Anspruch
19, dadurch gekennzeichnet, dass zwei der integrierten
Halbleiterschaltungsvorrichtungen, zwischen welchen ein
Unterschied der Werte der Spezifikation am kleinsten
ist, in die Gruppe eingeschlossen sind.
24. Halbleitervorrichtung vom gestapelten Typ nach Anspruch
19, dadurch gekennzeichnet, dass jede der integrierten
Halbleiterschaltungsvorrichtungen einen Leiter (TP)
einschließt, der die integrierte
Halbleiterschaltungsvorrichtung durchdringt, und die
integrierte Halbleiterschaltungsvorrichtungen durch die
Leiter elektrisch verbunden sind.
25. Halbleiterschaltungsvorrichtung vom gestapelten Typ nach
Anspruch 19, dadurch gekennzeichnet, dass die
Spezifikation aus einer Gruppe eines Energieverbrauchs,
einer Betriebsspannung, einer Anzahl von
Betriebsspannungen, eines Betriebsstroms, einer
garantierten Betriebstemperatur, eines Betrags erzeugter
elektromagnetischer Wellen, einer Betriebsfrequenz,
einer Größe, einer Anzahl von Verbindungsanschlüssen,
einer Verbindungsanschlussteilung, einer Dicke, eines
Betrags von Signalen, die zu und von einem Basissubstrat
übertragen werden, auf welchem die integrierten
Halbleiterschaltungsvorrichtungen zu befestigen sind,
und eines Betrags von Signalen, die zu und von einer
externen Umgebung übertragen werden, ausgewählt ist.
26. Halbleitervorrichtung vom gestapelten Typ, die aus einer
Vielzahl von gestapelten integrierten
Halbleiterschaltungsvorrichtungen gebildet ist, wobei
jede einen integrierten Halbleiterschaltungschip (S1 bis
S5) einschließt, wobei zwei der integrierten
Halbleiterschaltungsvorrichtungen, zwischen welchen der
größte Betrag von Signalen übertragen wird, sequentiell
gestapelt sind.
27. Halbleitervorrichtung vom gestapelten Typ, dadurch
gekennzeichnet, dass sie umfasst:
eine erste integrierte Halbleiterschaltungsvorrichtung, die einen integrierten Halbleiterschaltungschip (S1) einschließt;
eine zweite integrierte Halbleiterschaltungsvorrichtung, die einen zweiten integrierten Halbleiterschaltungschip (S3) einschließt und von der ersten integrierten Halbleiterschaltungsvorrichtung in einer ersten Richtung beabstandet ist;
eine Vielzahl von integrierten Halbleiterschaltungsvorrichtungen, die in einer Ebene senkrecht zu der ersten Richtung angeordnet sind, und von den ersten und zweiten integrierten Halbleiterschaltungsvorrichtungen eingebettet sind, wobei jede der integrierten Halbleiterschaltungsvorrichtungen einen integrierten Halbleiterschaltungschip (S2) einschließt.
eine erste integrierte Halbleiterschaltungsvorrichtung, die einen integrierten Halbleiterschaltungschip (S1) einschließt;
eine zweite integrierte Halbleiterschaltungsvorrichtung, die einen zweiten integrierten Halbleiterschaltungschip (S3) einschließt und von der ersten integrierten Halbleiterschaltungsvorrichtung in einer ersten Richtung beabstandet ist;
eine Vielzahl von integrierten Halbleiterschaltungsvorrichtungen, die in einer Ebene senkrecht zu der ersten Richtung angeordnet sind, und von den ersten und zweiten integrierten Halbleiterschaltungsvorrichtungen eingebettet sind, wobei jede der integrierten Halbleiterschaltungsvorrichtungen einen integrierten Halbleiterschaltungschip (S2) einschließt.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000296822 | 2000-09-28 | ||
JP2001288048A JP2002176137A (ja) | 2000-09-28 | 2001-09-21 | 積層型半導体デバイス |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10147084A1 true DE10147084A1 (de) | 2002-06-27 |
Family
ID=26600976
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10147084A Ceased DE10147084A1 (de) | 2000-09-28 | 2001-09-25 | Halbleitervorrichtung vom gestapelten Typ |
Country Status (3)
Country | Link |
---|---|
US (1) | US6717251B2 (de) |
JP (1) | JP2002176137A (de) |
DE (1) | DE10147084A1 (de) |
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- 2001-09-25 US US09/961,332 patent/US6717251B2/en not_active Expired - Lifetime
- 2001-09-25 DE DE10147084A patent/DE10147084A1/de not_active Ceased
Also Published As
Publication number | Publication date |
---|---|
JP2002176137A (ja) | 2002-06-21 |
US20020036338A1 (en) | 2002-03-28 |
US6717251B2 (en) | 2004-04-06 |
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