DE10150174B4

DE10150174B4 - Schnittstellenschaltung von einer statischen zu einer dynamischen Logik

Info

Publication number: DE10150174B4
Application number: DE10150174A
Authority: DE
Inventors: Samuel D. Ft. Collins Naffziger
Original assignee: Hewlett Packard Development Co LP
Current assignee: Hewlett Packard Development Co LP
Priority date: 2000-10-24
Filing date: 2001-10-11
Publication date: 2008-10-09
Anticipated expiration: 2021-10-12
Also published as: DE10150174A1; US6377096B1

Abstract

Schnittstelle von einer statischen Logik zu einer dynamischen Logik, mit einem Latch (102) zum Empfangen von Eingangsdaten von der statischen Logik und zum Erzeugen eines monotonen Ausgangssignals für die dynamische Logik, wobei das Latch folgende Merkmale aufweist:
eine Durchlaufgattertransistorschaltung mit einem Eingang zum Empfangen der Eingangsdaten von der statischen Logik und mit einem Ausgang, der mit einem Latchknoten (IN1) verbunden ist, wobei die Durchlaufgattertransistorschaltung mit einem ersten Durchlaufgattertransistor (138), dessen Source mit dem Eingang verbunden ist, einem zweiten Durchlaufgattertransistor (136), dessen Drain mit dem Ausgang verbunden ist, und einem dritten Durchlaufgattertransistor (134), dessen Source mit dem Eingang und dessen Drain mit dem Ausgang verbunden ist, konfiguriert ist;
einen Takteingang für ein Taktsignal (CK), das logisch invers zu einem Auswertetakt für die dynamische Logik ist, wobei das Taktsignal den zweiten Durchlaufgattertransistor (136) steuert;
einen Aktivierungseingang zum Empfangen eines verzögerten Taktsignals (CKD), wobei das verzögerte Taktsignal den ersten Durchlaufgattertransistor...

Description

Die vorliegende Erfindung bezieht sich allgemein auf integrierte CMOS-Schaltungen, und insbesondere auf CMOS-Schaltungstechniken für ein Bilden einer Schnittstelle von einer statischen einseitigen Logik zu einer differentiellen dynamischen Logik.
Statische Logikgatter wurden und werden verwendet, um Logikschaltungen zum Durchführen mathematischer Operationen aufzubauen. Statische Logikgatter sind diejenigen, die kontinuierlich Logikoperationen durchführen können, solange eine elektrische Leistung verfügbar ist. Mit anderen Worten brauchen statische Logikgatter keine elektrische Vorladung oder Auffrischung, um Logikoperationen ordnungsgemäß durchzuführen. Statische Logikgatter sind jedoch einzeln unerwünscht langsam, und wenn sie zusammengekettet sind, um eine Logikfunktion kollektiv durchzuführen, sind sie sogar noch langsamer.
Dynamische Logikgatter werden bei dem Entwurf von Logikschaltungen verwendet, die eine hohe Leistungsfähigkeit und eine bescheidene Größe erfordern. Dynamische Logikgatter sind diejenigen, die eine periodische elektrische Vorladung, oder Auffrischung, erfordern, wie z. B. bei einem dynamischen Direktzugriffsspeicher (DRAN), um seine beabsichtigte Logikfunktion aufrechtzuerhalten und ordnungsgemäß durchzuführen. Nachdem eine elektrische Vorladung, die einem dynamischen Logikgatter zugeführt wurde, durch das dynamische Logikgatter entladen wurde, kann das dynamische Logikgatter keine weitere Logikfunktion mehr durchführen, bis es anschließend vorgeladen wird. Dementsprechend weist eine dynamische Logik in der Regel mindestens zwei Taktphasen auf. Eine Taktphase wird als Vorladungsphase bezeich net. Während der Vorladungsphase wird den dynamischen Logikgattern eine elektrische Vorladung zugeführt. Eine zweite Taktphase wird als Auswertungsphase bezeichnet. Während der Auswertungsphase können die elektrischen Vorladungen der dynamischen Logikgatter in Abhängigkeit von den Eingangssignalen in die dynamischen Logikgatter entladen werden.
Es ist oft wünschenswert, statische und dynamische Logikschaltungen an derselben integrierten Schaltung zu mischen. Dies ermöglicht es dem Entwerfer, in Abhängigkeit von einer Vielzahl von Faktoren, einschließlich Geschwindigkeit, Leistungsabführung, Einfachheit, Kosten und leichte Handhabung, den geeigneten Logiktyp zu wählen.
Ungünstigerweise besteht ein typisches Erfordernis einer dynamischen Logik darin, daß die Eingaben in ein dynamisches Logikgatter entweder während der gesamten Auswertungsphase stabil bleiben, oder daß die Eingaben monoton sind. Das bedeutet, daß lediglich ein Übergang von einem vorbestimmten Logikpegel zu dem anderen vonstatten gehen kann, ohne Probleme zu verursachen. In der Regel ist der erlaubte Übergang ein einzelner Niedrig-Zu-Hoch-Übergang. Jedoch kann eine statische Logik während eines Taktzyklus mehrere Male in beiden Richtungen einen Übergang vollziehen. Deshalb sollten durch die statische Logik getriebene Signale nicht als Eingangssignale in die dynamische Logik verwendet werden. Dies stellt ein Problem für integrierte Schaltungen dar, bei denen man statische und dynamische Logikschaltungen mischen möchte.
Dementsprechend besteht in der Technik ein Bedarf an einer Schaltung, die eine Schnittstelle von einer statischen Logik zu einer dynamischen Logik bildet. Es ist wünschenswert, daß eine solche Schaltung Takte verwendet, die sowohl für die statischen als auch die dynamischen Schaltungen standardmäßig sind. Dies erleichtert die Ausgestaltung. Desgleichen sollte, um die Ausgestaltung zu erleichtern, eine solche Schaltung standardmäßige Schaltungselemente verwenden.
Aus der US 5,684,422 A ist bereits eine Schnittstellenschaltung bekannt, die eine aus mehreren Invertern bestehende Taktverzögerungsleitung aufweist, um mit unterschiedlichen Verzögerungen zwei hintereinandergeschaltete Transmissions-Gatter anzusteuern, denen ein Dateneingang zugeführt wird und die ausgangsseitig mit einer Halteschaltung verbunden sind.
Es ist die Aufgabe der vorliegenden Erfindung, eine Schnittstelle von einer statischen Logik zu einer dynamischen Logik zu schaffen, die verbesserte Charakteristika aufweisen.
Diese Aufgabe wird durch eine Schnittstelle von einer statischen Logik zu einer dynamischen Logik gemäß Anspruch 1 gelöst.
Bei einem bevorzugten Ausführungsbeispiel führt die Erfindung ein statisches Logiksignal einer dynamischen Logikschnittstelle zu, die ein monotones Ausgangssignal erzeugt. Die Erfindung ist schnell, da sie keine „tote" Gatterverzögerung, während der keine nützliche Logikfunktion durchgeführt wird, in die Auswertungsphase der dynamische Logik einbringt. Die Erfindung erfordert nicht die Erzeugung spezieller Takte, die Einstellungs- und Haltezeitprobleme erzeugen können. Schließlich kann die Erfindung unter Verwendung von standardmäßigen Bausteinen integrierter CMOS-Schaltungen aufgebaut werden, was die Ausgestaltung und Implementierung vereinfacht.
Ein Ausführungsbeispiel der Erfindung verwendet standardmäßige Taktsignale, ein Verzögerungselement, das so einfach sein kann wie eine Reihe von Invertern, und einen aktivierten Latch (Zwischenspeicher), um eine Schnittstelle von einer statischen Logik zu einer dynamischen Logik zu bilden.
Die Inverse des Dynamiklogik-Auswertungstakts wird dem Takteingang eines transparenten Latch mit Takt- und Aktivierungseingängen zugeführt. Eine verzögerte Version dieses Taktes wird durch das Verzögerungselement erzeugt. Diese verzögerte Inverse des Dynamiklogik-Auswertungstakts wird dem Aktivierungseingang des Latch zugeführt. Das Eingangssignal in den Latch stammt von einer statischen Logik, und das Ausgangssignal des Latch wird der dynamischen Logik zugeführt. Das Endergebnis ist ein Latch, der offen ist, bis der Auswertungstakt die dynamische Logik anweist, sich neu einzustellen oder vorzuladen, und der geschlossen bleibt, bis eine Verzögerungselement-Verzögerungszeit nach dem Auswertungstakt die dynamische Logik anweist, sich neu einzustellen.
Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegende Zeichnung näher erläutert. Es zeigt:
1 eine schematische Veranschaulichung einer Schnittstelle von einer statischen Logik zu einer dynamischen Logik, die ein monotones Ausgangssignal erzeugt.
1 ist eine schematische Veranschaulichung einer Schnittstelle von einer statischen Logik zu einer dynamischen Logik, die ein monotones Ausgangssignal erzeugt. In 1 ist IN das Eingangssignal von einer statischen Logik. OUT ist das Ausgangssignal, das mit einer dynamischen Logik verbunden sein kann. CK ist der Dynamiklogik-Auswertungstakt. Bei dem in 1 gezeigten Ausführungsbeispiel ist CK, wenn es hoch ist, die Dynamiklogik-Auswertungsphase. CK wird in ein Verzögerungselement 104 eingegeben. Das Ausgangssignal des Verzögerungselements ist eine verzögerte Version von CK, die als CKD bezeichnet wird. Das Verzögerungselement 104 kann so einfach sein wie eine gerade Anzahl von Invertern. CK ist ferner mit dem Takteingang eines transparenten Latch 102 verbunden, und CKD ist mit einem Aktivierungseingang des transparenten Speichers 102 verbunden.
Das Nettoergebnis des Zuführens des Takteingangs bzw. des Aktivierungseingangs des transparenten Speichers 102 zu CK bzw. CKD ist eine Schnittstelle von einer statischen zu einer dynamischen Logik, die offen ist, bis die Inverse des Dynamiklogik-Auswertungstakts ansteigt. Diese Schnittstelle von einer statischen zu einer dynamischen Logik bleibt ferner geschlossen, bis eine Verzögerungselementverzögerung nach dem Dynamiklogik-Auswertungstakt fällt. Diese Eigenschaften tragen dazu bei, Haltezeitprobleme zu verhindern, wobei sie Zeitgebungsvorteile in einer leicht aufzubauenden Lösung bei niedrigen Implementierungskosten liefern.
In 1 ist das statische Logiksignal IN mit der Source eines n-Kanal-MOSFET (NFET) 138 und der Source eines p-Kanal-MOSFET (PFET) 134 verbunden. Der Drain des NFET 138 ist mit der Source des NFET 136 verbunden. Der Drain des NFET 136 ist mit dem Knoten IN1 verbunden. IN1 ist ein Latchknoten für den transparenten Latch 102, dahingehend, daß eine durch andere Transistoren 124, 126, 132, 130 und 128 gelieferte Rückkopplung bewirkt, daß der Wert an IN1 beibehalten wird, auch wenn die Durchlaufgatter 138, 136 und 134 alle aus sind.
Der Drain des PFET 134 ist ebenfalls mit IN1 verbunden. IN1 ist mit dem Eingang eines Inverters verbunden, der aus NFET 122 und PFET 120 besteht. Der Ausgang dieses Inverters ist OUT. Diese Anordnung ermöglicht es dem statischen Logiksignal IN, sich durch die Durchlaufgattertransistoren 138, 136 du 134 zu IN1 und daraufhin zu OUT mit lediglich einer Invertergatterverzögerung plus einer gewissen Verzögerung von den Durchlaufgattertransistoren fortzusetzen. Dementsprechend, wenn die Durchlaufgattertransistoren 138, 136 und 134 an sind, werden Änderungen des Signals IN schnell an den Ausgang, OUT, geleitet.
In 1 ist zudem der Aktivierungseingang des transparenten Latch 102, der mit CKD verbunden ist, mit dem Gate des NFET 138, dem Gate des NFET 146 und dem Gate des PFET 140 verbunden. Der Takteingang des transparenten Speichers 102, der mit CK verbunden ist, ist mit dem Gate des NFET 136, dem Gate des NFET 144 und dem Gate des PFET 142 verbunden. Die Source des NFET 146 ist mit der Negativversorgungsspannung verbunden. Der Drain des NFET 146 ist mit der Source des NFET 144 verbunden. Der Drain des NFET 144 ist dem Knoten NPCK verbunden. Der Knoten NPCK ist mit dem Drain der PFETs 140 und 142 verbunden. NPCK ist ferner mit dem Gate des PFET 134 und dem Gate des NFET 130 verbunden.
Wie oben erwähnt ist, sind NFET 122 und PFET 120 verbunden, um einen Inverter zu bilden. Dementsprechend ist der Knoten IN1 mit dem Gate des NFET 122 und dem Gate des NFET 120 verbunden. Der Drain des NFET 122 und der Drain des NFET 120 sind mit dem Knoten OUT verbunden. Die Source des NFET 122 ist mit der Negativversorgungsspannung verbunden. Die Source des PFET 120 ist mit Positivversorgungsspannung verbunden.
Der Knoten IN1 ist ferner mit einem Inverter verbunden, der mit dem NFET 126 und dem PFET 124 aufgebaut ist. Dementsprechend ist der Knoten IN1 mit dem Gate des NFET 126 und dem Gate des PFET 124 verbunden. Der Drain des NFET 126 und der Drain des PFET 124 sind mit dem Knoten FB verbunden. Die Source des NFET 126 ist mit der Negativversorgungsspannung verbunden. Die Source des PFET 124 ist mit der Positivversorgungsspannung verbunden.
Der Knoten FB ist mit dem Gate des PFET 132 und dem Gate des NFET 128 verbunden. Die Source des NFET 128 ist mit der Negativversorgungsspannung verbunden. Der Drain des NFET 128 ist mit der Source des NFET 130 verbunden. Der Drain des NFET 130 ist mit dem Knoten IN1 verbunden. Der Drain des PFET 132 ist ebenfalls mit dem Knoten IN1 verbunden.
Aus dem Vorstehenden geht klar hervor, daß die durch die Erfindung geschaffene Schnittstelle von einer statischen zu einer dynamischen Logik zahlreiche Vorteile bietet. Sie kann aus Elementen aufgebaut sein, die für viele Ausgestaltungen von integrierten Schaltungen üblich sind. Sie verwendet ein standardmäßiges Taktsignal als einen Eingangstakt. Schließlich tragen die diversen Verzögerungen von ihren Eingängen zu ihrem Ausgang dazu bei, Haltezeitprobleme zu verhindern, während sie Zeitgebungsvorteile liefern.

Claims

Schnittstelle von einer statischen Logik zu einer dynamischen Logik, mit einem Latch (102) zum Empfangen von Eingangsdaten von der statischen Logik und zum Erzeugen eines monotonen Ausgangssignals für die dynamische Logik, wobei das Latch folgende Merkmale aufweist: eine Durchlaufgattertransistorschaltung mit einem Eingang zum Empfangen der Eingangsdaten von der statischen Logik und mit einem Ausgang, der mit einem Latchknoten (IN1) verbunden ist, wobei die Durchlaufgattertransistorschaltung mit einem ersten Durchlaufgattertransistor (138), dessen Source mit dem Eingang verbunden ist, einem zweiten Durchlaufgattertransistor (136), dessen Drain mit dem Ausgang verbunden ist, und einem dritten Durchlaufgattertransistor (134), dessen Source mit dem Eingang und dessen Drain mit dem Ausgang verbunden ist, konfiguriert ist; einen Takteingang für ein Taktsignal (CK), das logisch invers zu einem Auswertetakt für die dynamische Logik ist, wobei das Taktsignal den zweiten Durchlaufgattertransistor (136) steuert; einen Aktivierungseingang zum Empfangen eines verzögerten Taktsignals (CKD), wobei das verzögerte Taktsignal den ersten Durchlaufgattertransistor (138) steuert; und eine Mehrzahl von Transistoren (124, 126, 128, 130, 132), die zum Liefern eines Rückkopplungssignals an den Latch-Knoten (IN1) konfiguriert sind, um zu bewirken, dass ein Wert auf dem Latch-Knoten auch dann beibehalten wird, wenn der erste, zweite und dritte Durchlaufgattertransistor (138, 136, 134) ausgeschaltet sind.
Schnittstelle von einer statischen Logik zu einer dynamischen Logik gemäß Anspruch 1, bei der das verzögerte Taktsignal (CKD) mittels eines Verzögerungselements (104) erzeugt wird, das aus einer Mehrzahl von Invertern besteht.
Schnittstelle von einer statischen Logik zu einer dynamischen Logik gemäß Anspruch 1 oder 2, bei der das Latch (102) ein transparentes Latch ist.