DE10152911A1 - Integrierte Schaltungsvorrichtungen, die aktive Bereiche mit erweiterten effektiven Breiten aufweisen, und Verfahren zur Herstellung derselben - Google Patents

Integrierte Schaltungsvorrichtungen, die aktive Bereiche mit erweiterten effektiven Breiten aufweisen, und Verfahren zur Herstellung derselben

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Abstract

Eine integrierte Schaltungsvorrichtung enthält ein Substrat, das einen darin ausgebildeten Graben aufweist. Eine Isolationsschicht ist in dem Graben angeordnet und bedeckt einen ersten Seitenwandabschnitt des Grabens. Eine Gattelektrode ist auf dem zweiten Seitenwandabschnitt des Grabens angeordnet.

Description

Verwandte Anmeldung
Diese Anmeldung nimmt die Priorität der koreanischen Patentanmeldung Nr. 2000-63711, angemeldet am 28. Oktober 2001, in Anspruch und auf deren Offenba­ rung wird im weiteren vollinhaltlich Bezug genommen.
Gebiet der Erfindung
Die vorliegende Erfindung betrifft allgemein Feldeffekttransistoren und insbeson­ dere integrierte Schaltungsvorrichtungen, die Feldeffekttransistoren enthalten, und Ver­ fahren zur Herstellung derselben.
Hintergrund der Erfindung
Da die Integrationsdichte eines Halbleiterchips sich erhöht, verringert sich im all­ gemeinen auch die Größe eines Halbleiterchips. Da demzufolge eine Halbleitervorrich­ tung, wie beispielsweise ein dynamischer Speicher mit wahlfreiem Zugriff (DRAM) immer winziger wird, ist es schwierig, sicherzustellen, daß ein Zelltransistor (cell Tr) eine ausreichende Ansteuerfähigkeit aufrechterhält.
Obgleich für den Fall einer DRAM-Vorrichtung die Größe eines Speicherzellen­ transistors sich verringern kann, wird die Schwellwertspannung an dem Speicherzellen­ transistor weiterhin normalerweise bei ungefähr 1 Volt abhängig von den Auffrisch- Eigenschaften der DRAM-Vorrichtung gehalten. Ebenso kann die Gate-Länge eines Speicherzellentransistors und die Weite bzw. Breite eines aktiven Bereichs innerhalb eines Speicherzellentransistors sich verkleinern, wenn sich die Größe einer Halbleiter­ vorrichtung verringert. Um die Schwellwertspannung an dem Speicherzellentransistor bei ungefähr 1 V aufrecht zu erhalten, kann die Kanaldichte erhöht werden. Jedoch kann die Erhöhung der Kanaldichte ein Ansteigen des elektrischen Feldes der Sperrschicht und eine Erhöhung der Defektdichte verursachen, was die Auffrisch-Eigenschaften der DRAM-Vorrichtung verschlechtert.
Im allgemeinen wird ebenso eine seichte Sperrschicht benötigt, um die Größe ei­ ner Halbleitervorrichtung zu verringern und die Störstellenkonzentration eines Drain- oder Source-Bereichs zu verringern. Folglich steigt ein parasitärer Widerstand rapide an und das Ansteuervermögen eines Speicherzellentransistors (z. B. des Stroms durch den Zelltransistor) fällt scharf ab.
Da sich die Größe eines Halbleiterchips verringert und die Integrationsdichte an­ wächst, wird eine seichte Grabenisolation (shallow trench isolation = STI) zum Isolieren einzelner Vorrichtungen voneinander verwendet. STI kann als ein Isolationsverfahren bei Vorrichtungen, die eine hohe Musterdichte aufweisen, vorteilhaft verwendet werden und weist im allgemeinen günstige Isolationseigenschaften auf. Falls ein Transistor ei­ nen aktiven Bereich mit einer relativ schmalen Breite aufweist, kann ungeachtet der Vorteile von STI die Schwellwertspannung an dem Transistor absinken.
Kurzfassung der Erfindung
Gemäß den Ausführungsformen der vorliegenden Erfindung, weist eine integrierte Schaltungsvorrichtung ein Substrat auf, das einen darin ausgebildeten Graben aufweist. Eine Isolationsschicht wird in dem Graben angeordnet und bedeckt einen ersten Seiten­ wandabschnitt des Grabens. Eine Gate-Elektrode wird auf einem zweiten Seiten­ wandabschnitt des Grabens angeordnet. Die effektive Breite eines aktiven Bereichs, welcher als ein Transistorkanal unter der Gate-Elektrode dient, kann durch die Länge des zweiten Seitenwandabschnitts des Grabens vergrößert werden. Überdies kann die vergrößerte Kanalbreite des Transistors zu einem Anstieg bei der Stromsteuerfähigkeit des Transistors führen.
Bei anderen Ausführungsformen der vorliegenden Erfindung ist eine Gate- Isolationsschicht zwischen der Gate-Elektrode und dem zweiten Seitenwandabschnitt des Grabens angeordnet, eine Pufferschicht zwischen der Isolationsschicht und dem Graben angeordnet und eine Liner- bzw. Zwischenschicht ist zwischen der Isolations­ schicht und der Pufferschicht angeordnet.
Bei weiteren anderen Ausführungsformen der vorliegenden Erfindung weist der zweite Seitenwandabschnitt des Grabens eine Schicht auf, die mit Störstellen, bei­ spielsweise Bor, dotiert ist.
Bei weiteren Ausführungsformen der vorliegenden Erfindung kann der Graben durch Ausbilden einer Oxidschicht auf dem Substrat, Ausbilden einer Maske auf der Oxidschicht, Mustern der Maske zum Freilegen von zumindest einem Teil der Oxid­ schicht und einem anschließenden Ätzen des freigelegten Abschnitts der Oxidschicht ausgebildet sein.
Bei weiteren anderen Ausführungsformen der vorliegenden Erfindung kann die Isolationsschicht durch Auffüllen des Grabens mit Isolationsmaterial zum Abdecken der Maske ausgebildet sein. Das Isolationsmaterial kann anschließend solange planarisiert werden, bis eine Oberfläche der Maske freigelegt ist. Das Isolationsmaterial wird dann gemustert, so daß die Maske sich durch eine Oberfläche des Isolationsmaterials hin­ durch erstreckt. Anschließend wird ein Ätzen ausgeführt, um die Maske von der oberen Oberfläche einer Mesa, die an die Graben angrenzt im wesentlichen zu entfernen. Das Isolationsmaterial wird derart geätzt, daß das Isolationsmaterial den ersten Abschnitt der Seitenwand abdeckt und den zweiten Abschnitt der Seitenwand freilegt.
Kurze Beschreibung der Zeichnung
Andere Vorteile und Merkmale der vorliegenden Erfindung werden aus der fol­ genden detaillierten Beschreibung ihrer spezifischen Ausführungsformen besser er­ sichtlich, wenn sie im Zusammenhang mit der beiliegenden Zeichnung gelesen wird, in welcher:
Fig. 1-8 Querschnittsansichten sind, die integrierte Schaltungsvorrichtungen dar­ stellen, die aktive Bereiche mit erweiterten effektiven Breiten aufweisen, und Verfahren zur Herstellung derselben in Übereinstimmung mit den Ausführungsformen der vorlie­ genden Erfindung darstellen.
Detaillierte Beschreibung der bevorzugten Ausführungsformen
Obgleich die Erfindung zahlreichen Abwandlungen und alternativen Formen zu­ gänglich ist, werden im folgenden spezifische Ausführungsformen davon beispielhaft in der Zeichnung gezeigt und im Detail beschrieben. Es ist jedoch offensichtlich, daß es nicht beabsichtigt ist, die Erfindung auf die bestimmten offenbarten Ausführungen zu beschränken, sondern vielmehr im Gegenteil, daß die Erfindung alle möglichen Ab­ wandlungen, Äquivalente und Alternative die innerhalb der Idee und Umfangs der Er­ findung fallen, wie sie durch die Ansprüche definiert sind, umfaßt. Durch die Beschrei­ bung der Figuren hindurch werden gleiche Bezugszeichen für gleiche Elemente ver­ wendet. Bei den Figuren sind die Abmessungen der Schichten und Bereiche zur Klarheit vergrößert dargestellt. Es ist ebenso ersichtlich, daß wenn ein Element, beispielsweise eine Schicht, ein Bereich oder ein Substrat, als "auf" einem anderen Element seiend bezeichnet wird, es direkt auf dem anderen Element sein kann oder dazwischenliegende Elemente vorhanden sind. Wenn im Gegensatz dazu ein Element, wie beispielsweise eine Schicht, ein Bereich oder ein Substrat, als "direkt auf" einem anderen Element sei­ end bezeichnet wird, sind keine dazwischenliegenden Elemente vorhanden.
Fig. 1-6 sind Querschnittsansichten, die integrierte Schaltungsvorrichtungen mit aktiven Bereichen, die erweiterte effektive Breiten aufweisen, und Verfahren zu Her­ stellung derselben in Übereinstimmung mit Ausführungsformen der vorliegenden Erfin­ dung darstellen. Gemäß Fig. 1 weist eine integrierte Schaltungsvorrichtung ein Substrat 100, wie beispielsweise ein Siliziumsubstrat auf, das einen darin ausgebildeten Graben 200 aufweist. Genauer gesagt, ist eine Pad-Oxidschicht 310 auf dem Substrat 100 bis zu einer Dicke von ungefähr 100 Å unter Verwendung einer herkömmlichen thermischen Oxidation ausgebildet. Nach einem Ausbilden der Pad-Oxidschicht 310, wird auf vorbe­ stimmten Bereichen des Substrats 100 und der Pad-Oxidschicht 310 eine Maske 400 ausgebildet. Die Maske 400 kann eine Siliziumnitridschicht aufweisen und kann unter Verwendung von Photolithographie gemustert werden. Ein Abschnitt des Substrats 100, der nicht durch die Maske 400 abgedeckt ist, wird unter Verwendung eines photolitho­ graphischen Verfahrens, wie beispielsweise einer seichten Grabenisolation (shallow trench isolation = STI), geätzt. Folglich ist ein Graben 200, der ein Paar von Mesas trennt, in dem Substrat 100 ausgebildet. Die Tiefe des Grabens 200 kann abhängig von der Art der herzustellenden Halbleitervorrichtung variieren. Bei einer beispielhaften Ausführungsform ist der Graben 200 mit einer Tiefe von ungefähr 2500 Å ausgebildet.
Gemäß Fig. 2 wird der Graben 200 mit einer Isolationsschicht 500 als Teil des STI-Verfahrens aufgefüllt. Die Isolationsschicht kann ein Isolationsmaterial, wie bei­ spielsweise ein Siliziumoxid, aufweisen. Nachdem die Isolationsschicht 500 ausgebildet worden ist, kann die Isolationsschicht 500 thermisch behandelt werden, um die Isolati­ onsschicht 500 zu verdichten. Ein chemisch-mechanisches Polierverfahren (CMP- Verfahren) kann anschließend zum Planarisieren der Isolationsschicht solange durchge­ führt werden, bis eine Oberfläche der Isolationsschicht im wesentlichen die gleiche Hö­ he wie die obere Oberfläche 401 der Maske 400 aufweist, so daß die obere Oberflä­ che 401 freigelegt ist.
Im Interesse der darauffolgenden Verfahren wird die Isolationsschicht 500 unter Verwendung eines isotropischen und/oder eines anisotropischen Ätzverfahrens weiter­ geätzt. Beispielsweise kann nach dem CMP-Verfahren die Isolationsschicht 500 zum Verringern seiner Dicke um ungefähr 1500 Å geätzt werden. Folglich ist die Isolations­ schicht 500 derart gemustert, daß die obere Oberfläche der Isolationssicht 500 niedriger als die obere Oberfläche 401 der Maske 400 ist. Naßätzen kann unter Verwendung eines herkömmlichen Oxid-Ätzmittels bei einem isotropischen Ätzverfahren durchgeführt werden und Trockenätzen kann bezüglich eines Siliziumoxids bei einem anisotropi­ schen Ätzverfahren durchgeführt werden.
Bei anderen Ausführungsformen kann vor dem Ausbilden der Isolations­ schicht 500 eine Pufferschicht 510 auf dem Substrat 100 ausgebildet werden. Die Puf­ ferschicht 510 kann Streß bzw. eine Belastung zwischen dem Siliziumoxid der Isolati­ onsschicht 500 und dem Silizium des Substrats 100 abschwächen. Die Pufferschicht 510 kann eine Siliziumoxidschicht aufweisen, welche in eine thermische Oxidschicht unter Verwendung einer Sauerstoffquelle transformiert werden kann.
Gemäß Fig. 3 wird nun, nachdem die Isolationsschicht 500 gemustert worden ist, die Maske 400 unter Verwendung eines herkömmlichen Verfahrens, wie beispielsweise einem isotropischen Naßätzverfahren, zum Strippen (d. h. Ablösen) der Siliziumnitrid aufweisenden Maske 400 entfernt. Nach der Entfernung der Maske 400 ist die Oberflä­ che der Isolationsschicht 500 im wesentlichen auf der gleichen Höhe mit den Mesas in dem Substrat 100, welche an den Graben 200 angrenzen.
Gemäß Fig. 4 wird die Isolationsschicht 500 weitergeätzt, um eine Isolations­ schicht 500' auszubilden, in welcher die oberen Seitenwände 205 der an den Graben 200 angrenzenden Mesas freigelegt sind. Die Isolationsschicht 500 kann beispielsweise durch Naßätzen unter Verwendung eines Oxid-Ätzmittels bei einem isotropischen Ätz­ verfahren und/oder durch Trockenätzung unter Verwendung eines Ätzmittels, das ein relativ hohes Selektivitätsverhältnis bezüglich des Siliziumoxides der Isolations­ schicht 500 bzw. der Silizium des Substrats 100 aufweist, selektiv geätzt werden. Die Isolationsschicht 500 kann zum Verringern seiner Dicke um ungefähr 500 Å derart ge­ ätzt werden, daß die obere Oberfläche der Isolationsschicht 500' ungefähr 500 Å niedri­ ger als die obere Oberfläche 105 der Mesas in dem Substrat 100 liegt. Zusätzlich zu dem Ätzen der Isolierschicht 500 kann eben so die Pufferschicht 510 geätzt werden, um Ab­ schnitte davon zu entfernen.
Nach einem Ätzen der Isolationsschicht 500, um die Isolationsschicht 500' auszu­ bilden, sind die oberen Seitenwände 205 der an den Graben 200 angrenzenden Mesas freigelegt. Die Länge der oberen Seitenwände 205 kann in Übereinstimmung mit Aus­ führungsformen der vorliegenden Erfindung variieren. Durch Steuern des Ausmaßes, bis zu welchem die Isolationsschicht 500 geätzt wird, können die Längen der oberen Seitenwände 205 eingestellt werden. Bei den beispielhaften Ausführungsformen der vorliegenden Erfindung ist jede der oberen Seitenwände 205 ungefähr 500 Å lang.
Bei einigen Ausführungsformen der vorliegenden Erfindung kann eine obere Sei­ tenwand 205 mindestens 15% der Länge einer oberen Seitenfläche 105 einer an den Graben 200 angrenzenden Mesa betragen. Bei anderen Ausführungsformen kann eine obere Seitenwand 205 ungefähr 30-60% der Länge der oberen Oberfläche 105 einer an den Graben 200 angrenzenden Mesa betragen. Wenn die Isolationsschicht 500' so dünn wie möglich ausgebildet wird, ohne ihre Isolationseigenschaften zu verlieren, weisen die Längen der oberen Seitenwände 205 ihren maximalen Wert auf. Es ist daher möglich, die Längen der oberen Seitenwände 205 solange zu erhöhen, solange die Isolations­ schicht 500' nicht bis zu einem solchen Ausmaß ausgedünnt ist, daß die Isolationseigen­ schaften der Isolationsschicht 500' geschwächt sind.
Gemäß Fig. 5 wird, nachdem die Isolationsschicht 500' ausgebildet worden ist, eine Opfer-Oxidschicht 350 oder eine Pad-Oxidschicht, die für eine Ionenimplantation verwendet wird, auf der oberen Oberfläche 105 des Substrats 100 und den oberen Sei­ tenwänden 205 ausgebildet. Bevor die Opfer-Oxidschicht 350 jedoch ausgebildet ist, kann das Substrat 100 gewaschen werden. Nach Ausbilden der Opfer-Oxidschicht 350 wird bei den oberen Seitenwänden 205 durch Ionenenimplantation eine Störstellen­ schicht 600 ausgebildet, die zum Steuern der Schwellwertspannung verwendet werden kann. Bevor die Störstellenschicht 600 ausgebildet wird, kann eine Wannen- Ionenimplantation oder Feld-Ionenimplantation duchgeführt werden. Die Wannen- Ionenimplantation und/oder die Feld-Ionenimplantationsverfahren können unter Ver­ wendung herkömmlicher Verfahren, wie sie zum Ausbilden eines Transistors gewöhnli­ cherweise verwendet werden, durchgeführt werden.
Wenn bei der Herstellung von DRAMs eine NMOS-Technologie verwendet wird, kann die Störstellenschicht 600 durch ein Dotieren von Störstellen des p-Typs, wie bei­ spielsweise Bor, ausgebildet werden. Die Störstellenschicht 600, welche zum Steuern der Schwellwertspannung verwendet werden kann, wird unterhalb der oberen Oberflä­ che 105 des Substrats 100 und unterhalb der Oberfläche der oberen Seitenwände 205 angeordnet. Die Störstellen, die bei dem Dotierungsverfahren verwendet werden, kön­ nen in Richtung einer Isolationsschicht (nicht gezeigt) extrahiert werden, welche an­ schließend auf dem Substrat 100 ausgebildet wird. Aufgrund der Störstellenextraktion oder -trennung kann die Störstellenkonzentration der Störstellenschicht 600 nahe der oberen Seitenwände 205 verringert sein.
Um diesem Problem zu begegnen, kann die Störstellenschicht 600, die zum Steu­ ern der Schwellwertspannung verwendet wird, durch eine Winkel-Implantation ausge­ bildet werden. Das heißt, Ionenstörstellen können mit einem schrägen Winkel bezüglich einer Ebene, die durch den nicht geätzten Abschnitt des Substrats 100 ausgebildet wird, implantiert werden. Der Neigungswinkel des Ionen-Implantationsverfahrens kann vari­ iert werden, und das Winkel-Implantationsverfahren kann durch eine symmetrischen Einbringung oder drehende Einbringung durchgeführt werden. Folglich kann unter Verwendung der Winkelimplantation die Störstellenkonzentration bei den oberen Sei­ tenwänden 205 vergrößert werden. Die Störstellenschicht 600, die zum Steuern der Schwellwertspannung verwendet wird, weist dann eine im wesentlichen gleichförmige Tiefe auf und ist unterhalb der oberen Oberfläche 105 des Substrats 100 und unterhalb der Oberfläche der oberen Seitenwände 205 angeordnet.
Gemäß Fig. 6 wird nun die Opfer-Oxidschicht 350, die für die Ionenimplantation verwendet wird, durch ein isotropisches Ätzverfahren, wie beispielsweise einem Naß­ ätzverfahren, entfernt. Eine Gate-Isolationsschicht 700, welche ein herkömmliches Oxidmaterial aufweisen kann, wird anschließend auf den freigelegten Abschnitten der zu dem Graben 200 angrenzenden Mesas freigelegt (d. h. der oberen Oberfläche 105 des Substrats und den oberen Seitenwänden 205). Die Gate-Isolationsschicht 700 kann eine Dicke von ungefähr 50 Å aufweisen.
Nach dem Ausbilden der Gate-Isolationsschicht 700 wird ein leitendes Material auf der Gate-Isolationsschicht 700 angeordnet, wodurch eine Gate-Elektrode 800 ausge­ bildet wird. Wie in Fig. 6 dargestellt, wird die Gate-Isolationsschicht 700 zwischen der Gate-Elektrode 800 und der oberen Oberfläche 105 des Substrats 100 und ebenso zwi­ schen der Gate-Elektrode 800 und den oberen Seitenwänden 205 dazwischengelegt.
Vorteilhafterweise kann die effektive Weite bzw. Breite eines aktiven Bereichs, welcher als ein Transistorkanal unter der Gate-Elektrode 800 dient, durch Hinzufügen der Längen der oberen Seitenwände 205 zu der Länge der oberen Oberfläche 105 des Substrats vergrößert werden. Somit weist die effektive Breite eines aktiven Bereichs die Längen der beiden oberen Seitenwände 205 zusammen mit der Länge der oberen Ober­ fläche 105 des Substrats auf. Nachdem die Gate-Elektrode 800 ausgebildet worden ist, werden die Drain/Source-Bereiche ausgebildet, wodurch ein Transistor, der einen akti­ ven Bereich mit einer erweiterten effektiven Breite aufweist, ausgebildet, und daher ein Kanal mit einer erweiterten effektiven Breite.
Die Stromsteuerfähigkeit des Speicherzellentransistors ist umgekehrt proportional zur Kanallänge und proportional zu der Breite der Gate-Elektrode 800 (d. h. der Breite eines Kanals). Folglich kann die vergrößerte Kanalbreite des Transistors zu einem An­ stieg bei der Stromsteuerfähigkeit führen. Somit kann auch bei höher integrierten Chips, die kleinere Vorrichtungen verwenden, die effektive Breite oder eine effektive Fläche eines aktiven Bereichs in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung erhöht werden, was die Stromsteuerfähigkeit eines Transistors bewahrt.
Falls beispielsweise die obere Oberfläche 105 des Substrats 100, welche durch Photolithographie definiert worden ist, eine Breite von 1000 Å aufweist und jede der oberen Seitenwände 205 eine Breite von 500 Å aufweist, beträgt die effektive Breite eines aktiven Bereichs 2000 Å. Im Gegensatz zu herkömmlichen Entwurfsregeln, bei welchen die Aktivbereichsbreite mit der Länge der oberen Oberfläche 105 korrespon­ diert, kann die effektive Breite eines aktiven Bereichs verdoppelt werden.
Wie vorhergehend in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung beschrieben, ist es möglich, die effektive Breite eines aktiven Bereichs bei einem Transistor zu erhöhen, was die Notwendigkeit ausschließen kann, die Kanaldichte zum Zwecke des Aufrechterhaltens der Transistorschwellwertspannung zu erhöhen. Vorteilhafterweise können Ausführungsformen der vorliegenden Erfindung die Auf­ frisch-Eigenschaften einer DRAM-Vorrichtung durch ein Unterdrücken von Erhöhun­ gen des elektrischen Feld der Sperrschicht und/oder Verringern der Defektdichte ver­ bessern.
Fig. 7 und 8 sind Querschnittsansichten, die integrierte Schaltungsvorrichtungen darstellen, die aktive Bereiche mit erweiterten effektiven Breiten aufweisen, und Ver­ fahren zur Herstellung derselben in Übereinstimmung mit weiteren Ausführungsformen der vorliegenden Erfindung darstellen. Wie in Fig. 7 gezeigt ist, wird nachdem der Gra­ ben 200 durch selektives Ätzen des Substrats 100 unter Verwendung einer Maske 400 ausgebildet worden ist und nachdem die Pufferschicht 510 ausgebildet worden ist, eine Zwischenschicht 550, welche eine Siliziumnitridschicht aufweisen kann, auf der Puffer­ schicht 510 ausgebildet. Die Zwischenschicht 550 kann Streß bzw. Belastungen, die durch die Isolationsschicht 500 während einer darauffolgenden thermischen Oxidation und/oder Temperverfahren verursacht werden, abschwächen. Ebenso kann die Zwi­ schenschicht 550 das Auftreten von Defekten, wie beispielsweise Pits bzw. Vertiefun­ gen, welche sich auf dem Substrat 100 ausbilden, unterdrücken. Gemäß Fig. 8 wird nachdem die Isolationsschicht 500 auf der Zwischenschicht 550 ausgebildet worden ist, eine Isolationsschicht 500' durch Ätzen der Isolationsschicht 500 ausgebildet. Darauf­ folgend wird eine Gate-Isolationsschicht 700 und eine Gate-Elektrode 800 ausgebildet. Die Ausführungsformen der Fig. 7 und 8 können einen aktiven Bereich mit einer ge­ steigerten effektiven Breite ähnlich zu den Ausführungsformen der Fig. 1-6 vorsehen.
Zusätzlich können die Ausführungsformen der Fig. 7 und 8 Defekte, die durch den Ein­ fluß von darauffolgenden Verfahren auf der Isolationsschicht 500' verursacht worden sind, verringern.
Zum Abschluß der detaillierten Beschreibung ist festzuhalten, daß viele Variatio­ nen und Modifikationen an den bevorzugten Ausführungsformen vorgenommen werden können, ohne im wesentlichen von den Grundlagen der vorliegenden Erfindung abzu­ weichen. All diese Variationen und Modifikationen sind als innerhalb des Umfangs der vorliegenden Erfindung, wie er in den folgenden Ansprüchen dargelegt ist, enthalten auszulegen.

Claims (39)

1. Integrierte Schaltungsvorrichtung, die aufweist:
ein Substrat mit einem darin ausgebildeten Graben;
eine in dem Graben angeordnete Isolationsschicht, um einen ersten Seitenwandabschnitt des Grabens abzudecken; und
eine Gate-Elektrode, die an einem zweiten Seitenwandabschnitt des Grabens angeordnet ist.
2. Integrierte Schaltungsvorrichtung nach Anspruch 1, die ferner aufweist:
eine Gate-Isolationsschicht, die zwischen der Gate-Elektrode und dem zweiten Seitenwandabschnitt des Grabens angeordnet ist.
3. Eine integrierte Schaltungsvorrichtung nach Anspruch 1, die ferner aufweist:
eine Pufferschicht, die zwischen der Isolationsschicht und dem Graben angeordnet ist.
4. Integrierte Schaltungsvorrichtung nach Anspruch 3, wobei die Pufferschicht Siliziumoxid aufweist.
5. Integrierte Schaltungsvorrichtung nach Anspruch 3, die ferner aufweist:
eine Zwischenschicht, die zwischen der Isolationsschicht und der Pufferschicht angeordnet ist.
6. Integrierte Schaltungsvorrichtung nach Anspruch 1, wobei der zweite Seitenwandabschnitt des Grabens eine Störstellenschicht aufweist.
7. Integrierte Schaltungsvorrichtung nach Anspruch 6, wobei die Störstellenschicht ein Bor-Dotiermittel aufweist.
8. Integrierte Schaltungsvorrichtung nach Anspruch 1, wobei das Substrat eine darauf angrenzend zu dem Graben ausgebildete Mesa aufweist, die eine obere Oberfläche aufweist, die den zweiten Seitenwandabschnitt des Grabens schneidet, und wobei eine Länge des zweiten Seitenwandabschnitts des Grabens zumindest 15% einer Länge der oberen Oberfläche beträgt.
9. Integrierte Schaltungsvorrichtung nach Anspruch 8, wobei die Länge des zweiten Seitenwandabschnittes des Grabens ungefähr 30% - 60% der Länge der oberen Oberfläche beträgt.
10. Verfahren zur Herstellung einer integrierten Schaltungsvorrichtung, das aufweist:
Ausbilden eines Grabens in einem Substrat;
Ausbilden einer Isolationsschicht in dem Graben, um einen ersten Seitenwandabschnitt des Grabens abzudecken; und
Ausbilden einer Gate-Elektrode auf einem zweiten Seitenwandabschnitt des Grabens.
11. Verfahren nach Anspruch 12, wobei ein Ausbilden der Gate-Elektrode aufweist:
Ausbilden einer Gate-Isolationsschicht auf dem zweiten Seitenabschnitt des Grabens; und
Ausbilden der Gate-Elektrode auf der Gate-Isolationsschicht.
12. Verfahren nach Anspruch 10, wobei ein Ausbilden der Isolationsschicht aufweist:
Ausbilden einer Pufferschicht in dem Graben; und
Ausbilden der Isolationsschicht auf der Pufferschicht in dem Graben.
13. Verfahren nach Anspruch 12, wobei ein Ausbilden der Isolationsschicht aufweist:
Ausbilden einer Zwischenschicht auf der Pufferschicht; und
Ausbilden der Isolationsschicht auf der Zwischenschicht in dem Graben.
14. Verfahren nach Anspruch 10, das weiterhin aufweist:
Ausbilden einer Störstellenschicht in dem zweiten Seitenwandabschnitt des Grabens.
15. Verfahren zur Herstellung einer integrierten Schaltungsvorrichtung, das aufweist:
Ätzen eines Substrats zum Ausbilden eines Grabens und einer Mesa darin, wobei die Mesa eine obere Oberfläche und eine Seitenwand, welche an den Graben angrenzt, aufweist;
Auffüllen des Grabens mit einem Isolationsmaterial, um so einen ersten Abschnitt der Seitenwand abzudecken und einen zweiten Abschnitt der Seitenwand freizulegen; und
Ausbilden einer Gate-Elektrode auf dem zweiten Abschnitt der Seitenwand und der oberen Oberfläche.
16. Verfahren nach Anspruch 15, wobei der Ätzschritt aufweist:
Ausbilden einer Oxidschicht auf dem Substrat;
Ausbilden einer Maske auf der Oxidschicht;
Mustern der Maske, um zumindest einen Abschnitt der Oxidschicht freizulegen; und
Ätzen des freigelegten Abschnitts der Oxidschicht und des Substrats, um den Graben und die Mesa auszubilden.
17. Verfahren nach Anspruch 16, wobei ein Auffüllen des Grabens mit dem Isolationsmaterial aufweist:
Auffüllen des Grabens mit dem Isolationsmaterial, um so die Maske abzudecken;
Planarisieren des Isolationsmaterial, bis eine Oberfläche der Maske freigelegt ist;
Mustern der Isolationsschicht, so daß die Maske sich durch eine Oberfläche des Isolationsmaterials hindurch erstreckt;
Ätzen der Maske, um die Maske von der oberen Oberfläche der Mesa im wesentlichen zu entfernen; und
Ätzen der Isolationsschicht, so daß das Isolationsmaterial den ersten Abschnitt der Seitenwand abdeckt und den zweiten Abschnitt der Seitenwand freilegt.
18. Verfahren nach Anspruch 15, das ferner aufweist:
Ausbilden einer Pufferschicht in dem Graben vor einem Auffüllen des Grabens mit dem Isolationsmaterial; und
thermisches Behandeln der Isolationsschicht nach einem Auffüllen des Grabens mit dem Isolationsmaterial.
19. Verfahren nach Anspruch 15, das ferner aufweist:
Implantieren von Ionenstörstellen in den zweiten Abschnitt der Seitenwand und der oberen Oberfläche vor einem Ausbilden der Gate-Elektrode.
20. Verfahren nach Anspruch 19, wobei ein Implantieren von Ionenstörstellen aufweist:
Implantieren von Ionenstörstellen mit einem schrägen Winkel bezüglich einer Ebene, die durch einen nicht geätzten Abschnitt des Substrats in den zweiten Abschnitt der Seitenwand und der oberen Oberfläche ausgebildet wird.
21. Verfahren nach Anspruch 15, wobei ein Ausbilden der Gate-Elektrode aufweist:
Ausbilden einer Oxidschicht auf den zweiten Abschnitt der Seitenwand und der oberen Oberfläche;
Implantieren von Ionenstörstellen durch die Oxidschicht in den zweiten Abschnitt der Seitenwand und der oberen Oberfläche;
Ätzen der Oxidschicht; und
Ausbilden der Gate-Elektrode auf dem zweiten Abschnitt der Seitenwand und der oberen Oberfläche.
22. Integrierte Schaltungsvorrichtung, die aufweist:
ein Substrat, das darin eine Mesa-Struktur aufweist, wobei die Mesa-Struktur Seitenwände und eine obere Oberfläche aufweist; und
eine Gate-Elektrode auf der Mesa-Struktur, die sich über die obere Oberfläche und einem Abschnitt von zumindest einer der Seitenwände hinunter erstreckt.
23. Integrierte Schaltungsvorrichtung nach Anspruch 23, die ferner aufweist:
eine Gate-Isolationsschicht, die zwischen der Gate-Elektrode und dem Abschnitt von zumindest einer der Seitenwände angeordnet ist.
24. Integrierte Schaltungsvorrichtung nach Anspruch 22, wobei der Abschnitt von zumindest einer der Seitenwände ein erster Abschnitt von zumindest einem der Seitenwände ist, wobei die integrierte Schaltungsvorrichtung ferner aufweist:
eine Isolationsschicht, die zwischen einem zweiten Abschnitt von zumindest einer der Seitenwände angeordnet ist.
25. Halbleitervorrichtung, die aufweist:
ein Halbleitersubstrat;
einen Graben, welcher durch selektives Ätzen des Halbleitersubstrats ausgebildet worden ist und welcher teilweise mit einer Isolationsschicht derart angefüllt ist, daß die oberen Seitenwände des Grabens freigelegt sind;
eine Gate-Isolationsschicht, welche auf den oberen Seitenwänden des freigelegten Grabens und auf der oberen Oberfläche des Halbleitersubstrats ausgebildet ist;
und
eine Gate-Elektrode, welche auf der Gate-Isolationsschicht ausgebildet ist.
26. Halbleitervorrichtung nach Anspruch 25, die ferner eine Pufferschicht aufweist, welche an der Schnittstelle zwischen der Isolationsschicht und dem Boden und der Seitenwand des Grabens ausgebildet ist.
27. Halbleitervorrichtung nach Anspruch 26, die ferner eine Zwischenschicht aus Siliziumnitrid aufweist, welcher an der Schnittstelle zwischen der Pufferschicht und der Isolationsschicht ausgebildet ist.
28. Halbleitervorrichtung nach Anspruch 25, wobei die Oberfläche der Isolationsschicht niedriger als die obere Oberfläche des Halbleitersubstrats ist.
29. Halbleitervorrichtung nach Anspruch 25, die ferner eine Störstellenschicht zum Steuern einer Schwellwertspannung aufweist, welche unter der Oberfläche der oberen Seitenwänden des Grabens und der oberen Oberfläche des Halbleitersubstrats ausgebildet ist.
30. Halbleitervorrichtung nach Anspruch 25, wobei die Gate-Elektrode die oberen Seitenwände des Grabens und die Oberfläche der Isolationsschicht abdeckt und auf der Gate-Isolationsschicht ausgebildet ist, welche zwischen der Gate- Elektrode und der oberen Oberfläche des Halbleitersubstrats dazwischen angeordnet ist.
31. Verfahren zur Herstellung einer Halbleitervorrichtung, das folgende Schritte aufweist:
Ausbilden eines Grabens durch Ätzen eines Halbleitersubstrats;
teilweises Auffüllen des Grabens mit einer Isolationsschicht, was die oberen Seitenwände des Grabens freigelegt läßt;
Ausbilden einer Gate-Isolationsschicht auf den oberen Seitenwänden des freigelegten Grabens und einer oberen Oberfläche des Halbleitersubstrats, das an den Graben angrenzt; und
Ausbilden einer Gate-Elektrode auf der Gate-Isolationsschicht.
32. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 31, das ferner den Schritt eines Ausbildens einer Pufferschicht an der Schnittstelle zwischen der Isolationsschicht und dem Graben aufweist.
33. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 32, das ferner den Schritt eines Ausbildens einer Zwischenschicht aus Siliziumnitrid an der Schnittstelle zwischen der Pufferschicht und der Isolationsschicht aufweist.
34. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 31, wobei die Oberfläche der Isolationsschicht niedriger als die obere Oberfläche des Halbleitersubstrats ist.
35. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 31, wobei der Schritt eines Ausbildens der Isolationsschicht die Schritte aufweist:
Ausbilden einer Füllschicht, die den Graben auffüllt; und
Ätzen der Füllschicht, bis zu einer vorbestimmten Dicke, um so die oberen Seitenwände des Grabens freizulegen.
36. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 31, wobei der Schritt eines Ausbildens des Grabens die Schritte aufweist:
Ausbilden einer Pad-Oxidschicht auf dem Halbleitersubstrat;
Ausbilden einer Maske auf der Pad-Oxidschicht; und
Ätzen des Halbleitersubstrats unter Verwendung der Maske als eine Ätzmaske, und der Schritt eines Ausbildens der Isolationsschicht die Schritte aufweist:
Ausbilden einer Füllschicht, die den Graben auffüllt;
chemisches und mechanisches Polieren der Füllschicht, um so die Oberfläche der Maske freizulegen;
Ätzen der Oberfläche der polierten Füllschicht, die durch die Maske freigelegt ist; Entfernen der Maske; und
Ätzen der resultierenden Füllschicht, um so die oberen Seitenwände des Grabens freizulegen.
37. Verfahren zur Herstellung eines Halbleitersubstrats nach Anspruch 31, die ferner den Schritt eines Ausbildens einer Störstellenschicht zum Steuern der Schwellwertspannung unterhalb der Oberfläche der oberen Seitenwände des Grabens und unterhalb der oberen Oberfläche des Halbleitersubstrats vor dem Schritt eines Ausbildens der Gate-Isolationsschicht aufweist.
38. Verfahren zur Herstellung eines Halbleitersubstrats nach Anspruch 37, wobei die Störstellenschicht unter Verwendung einer Winkelimplantation ausgebildet wird.
39. Verfahren zur Herstellung einer Halbleitervorrichtung nach Anspruch 31, wobei die Gate-Elektrode die oberen Seitenwände des Grabens und die Oberfläche der Isolationsschicht abdeckt und auf der Gate-Isolationsschicht ausgebildet ist, welche zwischen der Gate-Elektrode und der oberen Oberfläche des Halbleitersubstrats dazwischen angeordnet ist.
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