DE10196802T5 - Rauschunterdrückung für DRAM-Architekturen mit offener Bitleitung - Google Patents

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Abstract

Ein dynamisches Direktzugriffsspeicher(DRAM)-Bauelement, enthaltend:
ein Halbleitersubstrat;
eine Vielzahl von Speicherzellen auf dem Halbleitersubstrat zum Speichern digitaler Daten innerhalb des Bauelements; und
eine Vielzahl von mit der Vielzahl von Speicherzellen gekoppelten Bitleitungen zum Führen von Daten zu und aus den Speicherzellen, wobei die Vielzahl von Bitleitungen zwei oder mehr unterschiedliche Metallisierungsschichten über dem Halbleitersubstrat besetzt.

Description

  • GEBIET DER ERFINDUNG
  • Die Erfindung bezieht sich allgemein auf Halbleiterspeicher und insbesondere auf dabei zu verwendende Rauschunterdrückungstechniken.
  • HINTERGRUND DER ERFINDUNG
  • Dynamische Direktzugriffsspeicher (DRAM) sind Halbleiterspeicherbauelemente nach Wahl zum Maximieren der pro Chip-Oberflächeneinheit gespeicherten Datenbits. Eine typische IT DRAM-Zelle weist nur einen einzigen MOS-Zugriffstransistor und einen entsprechenden Speicherkondensator auf. Dagegen weist eine statische RAM-Zelle zwischen vier und sechs MOS-Bauelemente auf. Während des DRAM-Zellen-Betriebs hält der Speicherkondensator einen Ladungspegel zur Darstellung einer "logischen Eins" und einen anderen Ladungspegel zur Darstellung einer "logischen Null". Der Zugriffstransistor dient zum steuerbaren Koppeln des Speicherkondensators mit einer Bitleitung während Lese- und/oder Schreiboperationen.
  • Es ist häufig erwünscht, ein DRAM-Speicherbauelement in einer Logikschaltung einzubetten, um Auf-Chip-Speichermöglichkeiten hoher Dichte für die Logikschaltung zur Verfügung zu stellen. Bei einem solchen System ist vorzugsweise das DRAM-Speicherbauelement innerhalb der Logik bei fehlender oder geringer Änderung des Logikprozesses implementiert. Es ist jedoch schwierig, einen guten DRAM-Speicherkondensator hoher Kapazität innerhalb eines eingebetteten DRAM-Bauelements ohne Änderung des logischen Prozesses zu erreichen. Die Speicherkapazität von planaren Speicherzellen in eingebetteten DRAMs liegt gewöhnlich zwischen 1 und 5 Femtofarad (fF), im Gegensatz zu konventionellen Zellen mit Kapazitäten zwischen 15 und 20 fF. Wegen ihrer physikalischen Abmessungen haben diese Kondensatoren außerdem einen begrenzten Bereich von Spannungen, die Ihnen aufgedrückt werden können. Die kleine Kapazität und der begrenzte Spannungsbereich dieser Strukturen begrenzen den gesamten Spannungshub, der unter Verwendung dieser Kondensatoren während DRAM-Operationen entwickelt werden kann. Wegen des niedrigen Spannungshubs in Zuordnung zu eingebetteten DRAMs stellt das Rauschen in diesen Bauelementen ein größeres Problem dar. Die zwei stärksten Rauschquellen in DRAM-Bauelementen sind (a) Bitleitung-zu-Bitleitung-Rauschkopplung und (b) Wortleitung-zu-Bitleitung-Rauschkopplung. Wortleitung-zu-Bitleitung-Kopplung ist besonders stark in eingebetteten DRAMs wegen der größeren Gate-zu-Source-Überlappungskopplung in den Zugriffstransistoren dieser Bauelemente.
  • Bekanntlich ist eine Architektur mit offener Bitleitung geeignet, eine beträchtlich größere Zellendichte als die gebräuchlichere Architektur mit gefalteter Bitleitung zu erreichen. So kann beispielsweise die Verwendung einer Architektur mit offener Bitleitung die Zellendichte um bis zu 100 oder mehr gegenüber dem Lösungsansatz mit gefalteter Bitleitung erhöhen. Daher ist der Lösungsansatz mit offener Bitleitung zur Erzielung einer maximalen Zellendichte vorzuziehen. Jedoch ist die Architektur mit offener Bitleitung aufgrund der engeren Nähe der schaltenden Bitleitungen innerhalb der Struktur anfälliger für Bitleitung-zu-Bitleitung-Rauschen. Wie oben beschrieben, kann dieses erhöhte Rauschen insbesondere in eingebetteten DRAM-Bauelementen schädlich sein.
  • Es besteht daher ein Bedarf an einer DRAM-Architektur mit offener Bitleitung, die für einen Betrieb mit niedrigem Rauschen geeignet ist. Vorzugsweise ist die Architektur für eine Implementierung innerhalb einer eingebetteten DRAM-Struktur bei geringer oder fehlender Änderung des logischen Prozesses geeignet.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 und 2 sind schematische Schaltbilder von zwei alternativen Bitleitungsarchitekturen, die innerhalb eines Direktzugriffsspeicher(DRAM)-Bauelements verwendet werden können;
  • 3 ist ein perspektivische Ansicht, die eine mehrschichtige Bitleitungskonfiguration nach einem Ausführungsbeispiel der vorliegenden Erfindung darstellt;
  • 4 ist eine Draufsicht einer DRAM-Architektur unter Verwendung einer Bitleitungsverdrillungstechnik zum Egalisieren der Belastung der Bitleitungen nach einem Ausführungsbeispiel der vorliegenden Erfindung;
  • 5 ist ein schematisches Schaltbild einer Schaltung zum Durchführen einer rauschreduzierenden Signalinjektion nach einem Ausführungsbeispiel der vorliegenden Erfindung; und
  • 6 ist ein Zeitgabediagramm mit einer Folge von Wellenformen, welche die Betriebsweise der Schaltung nach 5 während einer Leseoperation darstellt.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden detaillierten Beschreibung wird auf die begleitenden Zeichnungen Bezug genommen, die spezielle Ausführungsbeispiele darstellen, in denen die Erfindung realisiert werden kann. Diese Ausführungsbeispiele werden in ausreichenden Einzelheiten beschrieben, um dem Fachmann die Realisierung der Erfindung zu ermöglichen. Es ist einzusehen, daß verschiedene Ausführungsbeispiele der Erfindung, selbst unterschiedliche, nicht notwendigerweise einander ausschließen. Beispielsweise kann ein spezielles Merkmal, eine Struktur oder eine hier in Verbindung mit einem Ausführungsbeispiel beschriebene Eigenschaft in anderen Ausfüh rungsbeispielen realisiert werden, ohne von dem Wesen und Umfang der Erfindung abzuweichen. Außerdem ist einzusehen, daß der Ort oder die Anordnung von einzelnen Elementen innerhalb jedes beschriebenen Ausführungsbeispiels ohne Abweichung vom Wesen und Umfang der Erfindung modifiziert werden kann. Folgende detaillierte Beschreibung soll also nicht in einem beschränkenden Sinne verstanden werden, und der Umfang der vorliegenden Erfindung wird nur durch die beigefügten Ansprüche unter Einbeziehung des vollen Äquivalenzbereichs definiert, für den die Ansprüche gültig sind. In den Zeichnungen beziehen sich gleiche Bezugszeichen auf gleiche oder ähnliche Funktionalitäten über die verschiedenen Ansichten.
  • Die vorliegende Erfindung betrifft eine dynamische Direktzugriffsspeicher(DRAM)-Architektur mit offener Bitleitung, die für niedrigen Rauschbetrieb geeignet ist. Die Architektur verwendet eine mehrschichtige Bitleitungskonfiguration, welche die Bitleitungs-zu-Bitleitungs-Rauscherzeugung innerhalb der offenen Bitleitungsstruktur beträchtlich reduziert. Außerdem ist die Schaltung zum Injizieren von Rausch-Löschsignalen in die Bitleitungen des Bauelements zum Reduzieren oder Eliminieren der Effekte von Wortleitung-zu-Bitleitungs-Rauschen vorgesehen. Da die Architektur geeignet ist für niedrigen Rauschbetrieb, ist sie ideal für die Verwendung in eingebetteten DRAMs, bei denen Rauschen einen besonders schädlichen Effekt haben kann. Die Architektur kann auch in beliebigen anderen Speicheranwendungen Verwendung finden, die hohe Dichte und niedrigen Rauschbetrieb bedingen.
  • 1 und 2 sind schematische Schaltbilder von zwei alternativen Architekturen, die innerhalb eines DRAM-Bauelements verwendet werden können; nämlich die Architektur 16 mit gefalteter Bitleitung bzw. die offene Bitleitungsarchitektur 18. Wie dargestellt, weist jede der Architekturen 16, 18 mehrere Wortleitungen 10 und mehrere Bitleitungen 14 auf, die in einer orthogonalen Konfiguration angeordnet sind.
  • Jede Architektur 16, 18 enthält auch eine Vielzahl von Speicherzellen 12, die jeweils zur Speicherung eines einzigen Bits von digitalen Daten geeignet sind. Jede Speicherzelle 12 ist einer der Wortleitungen 10 und einer der Bitleitungen 14 innerhalb der entsprechenden Architektur zugeordnet. Der Betriebsweise jeder der dargestellten Speicherarchitekturen 16, 18 ist ähnlich. Daten von Mehrbitdatenworten werden in den Speicher geschrieben oder aus diesem gelesen. Jede Zeile von Zellen 12 in dem Speicher dient zur Speicherung eines einzigen Datenworts. Daher ist die Anzahl von Zellen 12 innerhalb einer Zeile gleich der Anzahl von Bits innerhalb eines Datenworts. Die Zellen 12 innerhalb einer speziellen Zeit sind jeweils mit einer gemeinsamen Wortleitung 10 gekoppelt, die zur Aktivierung der Zellen 12 dient, wenn ein Datenwort aus der Zeile gelesen (d.h. während einer Leseoperation) oder in die Zeile geschrieben (d.h. während einer Schreiboperation) werden soll. Wenn eine Wortleitung 10 während einer Lese- oder Schreiboperation gepulst bzw. angesteuert wird, so wird ein Zugriffstransistor innerhalb jeder der Zellen 12 in Zuordnung mit dieser Wortleitung 10 "eingeschaltet", wodurch ein Speicherkondensator innerhalb der Zelle 12 mit einer entsprechenden Bitleitung 14 gekoppelt wird. Während einer Schreiboperation schaltet ein Controller die Spannung auf der der Zelle 12 zugeordneten Bitleitung 14 auf einen Wert, bei dem ein Ladungspegel innerhalb des Speicherkondensators mit der Zelle 12 gespeichert wird, der für ein in der Zelle 12 zu speicherndes Datenbit repräsentativ ist. Während jeder Leseoperation läßt man die derzeit innerhalb des Speicherkondensators der Zelle 12 gespeicherte Ladung die Spannung an der entsprechenden Bitleitung 14 modifizieren, um den derzeit von. der Zelle 12 gespeicherten Datenbitwert zu berücksichtigen. Der Ausdruck "schaltende Bitleitung" wird hier zur Bezeichnung einer Bitleitung verwendet, die aufgrund der Durchführung einer Lese- oder Schreiboperation gerade Spannungsänderungen unterliegt.
  • Wie in 1 dargestellt, weist die gefaltete Bitleitungsarchitektur eine Speicherzelle 12 für jede zweite Bitleitung 14 auf, die eine spezielle Wortleitung 10 kreuzt. Wenn daher eine Wortleitung 10 während einer Lese- oder Schreiboperation angesteuert wird, wird jede zweite Bitleitung 14 im Speicher zu einer schaltenden Bitleitung. Daher gibt es während Lese- und Schreiboperationen stets eine "nicht-schaltende" Bitleitung zwischen jedem Paar von schaltenden Bitleitungen. Im Gegensatz dazu weist die Architektur 18 mit offener Bitleitung gemäß 2 eine Speicherzelle 12 für jede Bitleitung 14 auf, die eine spezielle Wortleitung 10 kreuzt. Bei der Architektur 18 mit offener Bitleitung sind daher die schaltenden Bitleitungen während jeder Lese- und Schreiboperation wesentlich enger angeordnet als bei der Ausführungsform mit gefalteter Bitleitung, und es gibt keine dazwischenliegende nicht-schaltende Bitleitung. Wie einzusehen ist, führt die Verwendung der Architektur 18 mit offener Bitleitung typischerweise zu einer wesentlich höheren Bitleitungs-zu-Bitleitungs-Rauschkopplung als die Verwendung der Architektur 16 mit gefalteter Bitleitung. Wie sich jedoch aus 1 und 2 ergibt, kann die offene Bitleitungsarchitektur 18 eine wesentliche größere Zellendichte erreichen als die gefaltete Bitleitungsarchitektur 16. Wenn daher die Zellendichte von primärer Bedeutung ist, ist die offene Bitleitungsarchitektur vorzuziehen.
  • Nach einem Aspekt der vorliegenden Erfindung wird eine DRAM-Bauelement mit offener Bitleitung zur Verfügung gestellt, das eine reduzierte Bitleitungs-zu-Bitleitungs-Rauschkopplung hat. Ein Mehrschicht-Metallisierungsschema wird zur Bildung einer verstärkten Isolation zwischen den schaltenden Bitleitungen im Bauelement bei geringer oder fehlender Zunahme des mittleren Zellenbereichs vorgesehen. Bei einem Ausführungsbeispiel sind die Prinzipien der Erfindung innerhalb eines DRAM-Bauelements implementiert, das in die logische Schaltung eingebettet ist und daher aus der in derartigen logischen Bauelementen gewöhnlich verfügbaren Mehrfachmetallisierungsschichten Nutzen zieht. Die DRAM-Strukturen können daher der logischen Schaltung bei geringer oder fehlender Änderung des Logikprozesses hinzugefügt werden.
  • 3 ist eine perspektivische Ansicht, die eine Mehrschicht-Bitleitungskonfiguration 20 nach einem Ausführungsbeispiel der vorliegenden Erfindung darstellt. Obwohl nicht gezeigt, liegt die Mehrschicht-Bitleitungskonfiguration 20 über einem darunterliegenden Halbleitersubstrat mit einem Array von auf ihm angeordneten Speicherzellen. Zweckmäßigerweise sind die dazwischenliegenden Isolierschichten in der Figur nicht gezeigt. Wie dargestellt, weist die Konfiguration 20 mehrere Bitleitungen 22, 24, 26 auf, die zwischen zwei verschiedene Metallisierungsschichten L1, L2 innerhalb des DRAM-Bauelements aufgeteilt sind. Jede der Bitleitungen 22, 24, 26 ist mit einer entsprechenden Speicherzellenspalte innerhalb des darunterliegenden Substrats in einer offenen Bitleitungskonfiguration ähnlich derjenigen gemäß 2 gekoppelt. Die Bitleitungen 22, 24, 26 sind mit den Speicherzellen über Durchkontaktierungs(Via)-Verbindungen 34 in bekannter Weise gekoppelt. Wie in 3 dargestellt ist, erscheint jede aufeinanderfolgende Bitleitung 22, 24, 26 in der Mehrschicht-Bitleitungskonfiguration 20 auf einer anderen Metallisierungsschicht (L1, L2) als eine vorhergehende Bitleitung. Obwohl eine offene Bitleitungskonfiguration implementiert ist, wird die Rauschkopplung zwischen benachbarten schaltenden Bitleitungen beträchtlich reduziert. Außerdem sind Abschirmbauteile 30 zwischen den Bitleitungen auf einer gemeinsamen Metallisierungsschicht angeordnet (z.B. Bitleitungen 22 und 26 auf Schicht L1), um eine Kopplung zwischen Bitleitungen weiter zu reduzieren. Bei einem Ausführungsbeispiel sind die Abschirmbauteile 30 mit geerdeten Abschirmleitungen 32 auf einer oder mehreren zusätzlichen Metallisierungsschichten unter Verwendung von Via-Verbindun gen 33 gekoppelt. Alternativ können die Abschirmbauteile 30 auf andere Weise an Erde bzw. Masse gelegt werden (z.B. unter Verwendung leitender Strukturen auf derselben Metallisierungsschicht), oder sie können ungeerdet bleiben. Eine Wortleitung 28 ist auf einer anderen Metallisierungsschicht als die Bitleitungen 22, 24, 26 bei dem dargestellten Ausführungsbeispiel vorgesehen. Die Wortleitung 28 ist mit entsprechenden Zellen (nicht gezeigt) gekoppelt und zwar unter Verwendung beispielsweise von Durchkontaktierungs- bzw. Via-Verbindungen.
  • Ein aus der Verwendung der Mehrschicht-Bitleitungskonfiguration 20 der 3 erwachsendes Problem besteht darin, daß verschiedene Bitleitungen innerhalb des Bauelements unterschiedliche Ladecharakteristiken u.a. auf der Basis ihres Abstands vom Substrat zeigen. 4 ist eine Draufsicht, die eine DRAM-Bauelement-Architektur 36 nach einem Ausführungsbeispiel der Erfindung zeigt, bei dem eine Bitleitungsverdrillungstechnik zum Egalisieren der Belastung der Bitleitungen verwendet wird. Wie dargestellt, weist die DRAM-Architektur 36 ein erstes Array von Zellen 38, ein zweites Array von Zellen 40 und eine Bank von Differenzabtastverstärkern 42 auf. Das erste Array 38 weist eine Anzahl von Speicherzellen 58 auf, die in mehreren Zeilen und Spalten angeordnet sind, wobei jede Zellenzeile mit einer gemeinsamen Wortleitung 44 und jede Zellenspalte mit einer gemeinsamen Bitleitung 46 gekoppelt ist. In ähnlicher Weise weist das zweite Array 40 eine im mehreren Zeilen und Spalten angeordnete Anzahl von Speicherzellen 58 auf, wobei jede Zellenzeile mit einer gemeinsamen Wortleitung 48 und jede Zellenspalte mit einer gemeinsamen Bitleitung 50 gekoppelt ist. Jeder Differenzabtastverstärker 52 in der Abtastverstärkerbank 42 ist mit einer der Bitleitungen 46 in dem ersten Zellenarray 38 und einer der Bitleitungen 50 in dem zweiten Zellenarray 40 verbunden. Wie genauer erörtert werden wird, vergleichen die Differenzabtastverstärker die Spannungen auf den beiden zugehörigen Bitleitungen 46, 50 während Leseoperationen, um einen in einer entsprechenden Speicherzelle gespeicherten Datenwert zu bestimmen.
  • Wie in 4 dargestellt ist, ist jede der Bitleitungen 46, 50 in den ersten und zweiten Zellenarrays 38, 40 einem Abschirmbauteil 54 (dargestellt durch eine gestrichelte Linie in der Figur) zugeordnet. Wie bei der Bitleitungskonfiguration gemäß 3 ist das Abschirmbauteil 54 auf einer anderen Metallisierungsschicht als die entsprechende Bitleitung 46, 50 angeordnet, entweder über oder unter der Bitleitung 46, 50. In 4 stellt bei einem vorgegebenen Bitleitungs/Abschirmbauteil-Paar die rechte Seite die untere Metallisierungsschicht (z.B. L1 in 3) und die linke Seite die obere Metallisierungsschicht (z.B. L2 in 3) dar. Wie gezeigt, weist jedes der Bitleitungs/Abschirmbauteil-Paare eine Verdrillung in der Längenmitte des Paars auf, wo sowohl die Bitleitung 46, 50 als auch das Abschirmbauteil 54 ihren Übergang zwischen Metallisierungsschichten haben. Beispielsweise geht an der Verdrillungsstelle 60 eine Bitleitung 46 in dem ersten Array 38 von der oberen Metallisierungsschicht L2 in die untere Metallisierungsschicht L1 über, und das entsprechende Abschirmbauteil 54 geht von der unteren Metallisierungsschicht L1 in die obere Metallisierungsschicht L2 über, oder umgekehrt. Bei einem Ausführungsbeispiel sind die Verdrillungen 60 unter Verwendung von Übergängen und angepaßten Metallisierungsmustern implementiert. Die Verwendung von Verdrillungen ist die von jeder der Bitleitungen 46, 50 beispielsweise den Abtastverstärkern 52 gegenüber gezeigten Belastung im wesentlichen die gleiche für alle Bitleitungen 46, 50 im DRAM-Bauelement.
  • Unter Bezugnahme auf 4 weist jede der Zellen 58 im Bauelement einen Zugriffstransistor und einen Speicherkondensator auf. Der Speicherkondensator hält eine Ladungsmenge, die einem von der Zelle 58 gespeicherten Datenwert entspricht. Der Zugriffstransistor wirkt als Schalter, der den Speicherkondensator an die zugehörige Bitleitung 46, 50 ankoppelt, wenn eine vorgegebene Spannung an die entsprechende Wortleitung 44, 48 angelegt wird. Wenn der Speicherkondensator an die Bitleitung 46, 50 angekoppelt ist, entwickelt sich auf der Bitleitung 46, 50 eine Spannung, die auf die im Speicherkondensator gespeicherte Ladungsmenge bezogen ist. Während einer typischen Leseoperation wird eine vorgegebene Spannung an die Wortleitung 44, 48 einer Speicherzellenzeile 58 angelegt, die ein zu lesendes Datenwort speichert. Der Speicherkondensator in jeder der Zellen in der Zeile wird dann an eine zugehörige Bitleitung angekoppelt, und es entwickelt sich eine entsprechende Bitleitungsspannung. Eine Referenzspannung wird an jede der Bitleitungen innerhalb des anderen Zellenarrays 40, 38 aufrechterhalten. Jeder Differenzabtastverstärker 52 tastet dann die Spannungen auf den entsprechenden Bitleitungen 46, 50 ab und verstärkt die Differenz zwischen den Spannungen. Die resultierenden Signale sind für die innerhalb der Zellenzeile gespeicherten Datenwerte repräsentativ.
  • Wenn die Spannung auf einer Wortleitung 44, 48 zwischen Werten geschaltet wird, wird generell ein Schaltrauschen in jede der der Wortleitung 44, 48 zugeordneten Bitleitungen 46, 50 induziert. Das Wortleitungs-zu-Bitleitungs-Rauschen tritt generell aufgrund zweier prinzipieller Mechanismen auf; nämlich (a) Kopplung zwischen den Leitungen selbst an dem Kreuzungspunkt der Leitungen und (b) Kopplung über eine Überlappungskapazität zwischen dem Gate und dem Drain des Zugriffstransistors innerhalb der entsprechenden Speicherzelle. Der Überlappungskapazitätsrauschmechanismus ist besonders problematisch in eingebetteten DRAM-Bauelementen, die sehr dünne Oxidschichten benutzen. Wie oben gesagt, wird während einer Leseoperation eine einer Zellenzeile entsprechende Wortleitung zwischen zwei Werten umgeschaltet. Daher erscheint eine Rauschkomponenten auf jeder der Wortleitung zugeordneten Bitleitungen. Da eine Wortleitungsspannung in nur einer der beiden Zellenarrays 38, 40 geschaltet wird, erscheint das induzierte Rauschen als Differenzrauschen für die Differenzabtastverstärker 52. Wie einzusehen ist, kann dieses Differenzrauschen die Leistungsfähigkeit der Differenzabtastverstärker 52 insbesondere in Bauelementen mit niedrigen Spannungspegeln (z.B. eingebetteten DRAM-Strukuturen) kompromittieren.
  • Nach einem Aspekt der vorliegenden Erfindung ist eine Zeile von Referenzzellen in jedem der ersten und zweiten Zellenarrays 38, 40 als Speicher für eine Referenzladung für jede entsprechende Bitleitung definiert, die während Leseoperationen zu Vergleichszwecken verwendet wird. Die Stärke der Referenzladung liegt irgendwo zwischen der für eine logische Null repräsentativen Nennstärke und der für eine logische Eins repräsentativen Nennstärke. Während einer Leseoperation wird die Spannung auf der der gelesenen Zellenzeile zugeordneten Wortleitung wie zuvor geschaltet. Zu dem im wesentlichen gleichen Zeitpunkt wird auch die Wortleitung einer Zeile von Referenzzellen innerhalb des anderen Zellenarrays 38, 40 geschaltet. Die Abtastverstärker 52 vergleichen dann die resultierenden Spannungen auf den entsprechenden Bitleitungen 46, 50. Da eine Wortleitungsspannung sowohl in dem ersten als auch dem zweiten Zellenarray 38, 40 geschaltet wurde, wird ein Gleichtakt-Rauschsignal an den Differenzabtastverstärkern 52 entwickelt, das dadurch zurückgewiesen werden sollte.
  • Da die Bitleitungen 46, 50 in der DRAM-Architektur 36 der 4 auf zwei unterschiedlichen Metallisierungsschichten vorhanden sind, hängt die Stärke von Wortleitungszu-Bitleitungs-Rauschen auf einer Bitleitung generell von der Schicht ab, auf der die Bitleitung am Kreuzungspunkt mit der Wortleitung angeordnet ist. Unter Bezugnahme auf 3 koppeln Bitleitungen, die beispielsweise innerhalb der oberen Metallisierungsschicht L2 angeordnet sind, generell mit Wortleitung 28 enger als Bitleitungen, die innerhalb der unteren Metallisierungsschicht L1 angeordnet sind. Um die Rauschsignalunterdrückung während einer Leseoperation zu verbessern, sollte die Referenzzelle, welche zum Vergleich mit einer speziellen Speicherzelle während einer Leseoperation verwendet wird, mit einem Bitleitungssegment gekoppelt sein, welches auf derselben Metallisierungsschicht wie das mit der Speicherzelle gekoppelte Bitleitungssegment ist. Auf diese Weise werden die Stärken von induziertem Rauschen auf den beiden entsprechenden Bitleitungen im wesentlichen die gleichen sein und sich wirksamer im Differenzverstärker 52 aufheben. Um dies zu erreichen, ist eine Referenzzellenzeile für jede mögliche Bitleitungskonfiguration sowohl im ersten als auch im zweiten Zellenarray 38, 40 vorgesehen. Beispielsweise weist eine erste Referenzzellenzeile auf: (a) eine mit einem Bitleitungssegment in der unteren Metallisierungsschicht L1 gekoppelte erste Zelle, (b) eine mit einem Bitleitungssegment in der oberen Metallisierungsschicht L2 gekoppelte zweite Zelle, (c) eine mit einem Bitleitungssegment in der unteren Metallisierungszelle L1 gekoppelte dritte Zelle usw. Eine zweite Referenzzellenzeile weist auf: (a) eine mit einem Bitleitungssegment in der oberen Metallisierungsschicht L2 gekoppelte erste Zelle, (b) eine mit einem Bitleitungssegment in der unteren Metallisierungsschicht L1 gekoppelte zweite Zelle, (c) eine mit einem Bitleitungssegment in der oberen Metallisierungsschicht L2 gekoppelte dritte Zelle usw. Während einer Leseoperation wird eine Referenzzellenzeile ausgewählt, die die gleiche Bitleitungskonfiguration wie die gelesene Speicherzellenzeile hat.
  • Wie oben beschrieben, sollte sich das Gleichtakt-Wortleitungs-zu-Bitleitungs-Rausche, das aus der Verwendung einer Referenzzellenausführung resultiert, innerhalb jedes Differenzabtastverstärkers 52 aufheben. wenn jedoch das Gleichtaktrauschen groß genug ist, könnte es die Abtastverstärker 52 sättigen und daher den Abtastvorgang kompromit tieren. Einige Arten von Abtastverstärkern (z.B. die einfachen kreuzgekoppelten Abtastverstärker des Invertertyps, wie sie üblicherweise in DRAM-Bauelementen verwendet werden) neigen besonders zur Sättigung. Nach einem anderen Aspekt der vorliegenden Erfindung wird daher eine Rauschenunterdrückungs-Signalinjektionstechnik zum Reduzieren oder Beseitigen des Wortleitungs-zu-Bitleitungs-Rauschens zur Verfügung gestellt, bevor es die Abtastverstärker 52 sättigen kann. 5 ist ein schematisches Schaltbild, das eine Schaltung zur Rauschreduktionssignalinjektion nach einem Ausführungsbeispiel der vorliegenden Erfindung darstellt. Wie dargestellt, ist ein Differenzabtastverstärker 64 mit einer ersten Bitleitung 66 und einer zweiten Bitleitung 68 gekoppelt, um die Spannungen auf den Bitleitungen zu vergleichen. Eine Standard-DRAM-Speicherzelle 70 ist mit der ersten Bitleitung 66 und einer Wortleitung 72 gekoppelt. Obwohl nicht dargestellt, ist eine Anzahl zusätzlicher DRAM-Speicherzellen typischerweise ebenfalls mit jeder der Bitleitungen 66, 68 gekoppelt. Wenigstens eine Referenzzelle 74, 76 ist mit jeder der Bitleitungen 66, 68 und entsprechenden Wortleitungen (dw0 und dw1) 78, 80 gekoppelt. Zusätzlich ist wenigstens eine Dummy-Zelle mit jeder der Bitleitungen 66, 68 gekoppelt. Die Dummy-Zellen 82, 84 sind jeweils auf eine gemeinsame Wortleitung (dm) 86 gelegt. Wie gezeigt, verwendet jede Dummy-Zelle 82, 84 einen gemeinsamen Speicherkondensator 88, 90 mit einer zugehörigen Referenzzelle 74, 76. Die Referenzzellen 74, 76 und Dummy-Zellen 82, 84 arbeiten jeweils in praktisch der gleichen Weise wie die DRAM-Speicherzelle 70.
  • 6 ist ein Zeitgabediagramm mit einer Reihe von Kurven, welche den Betrieb der Schaltung der 5 während einer Leseoperation mit der DRAM-Speicherzelle 70 darstellen. Bei Beginn der Operation werden die "Abgleich"- und "Trimm"-Signale in rascher Folge ausgegeben. Das "Abgleich"-Signal stellt jede Bitleitung 66, 68 auf eine Mittelspannung (z.B. Vcc/2), um den Betrieb des Abtastverstärkers 64 zu unterstützen. Das "Trimm"-Signal dient zum Trimmen von Offsets im Abtastverstärker 64. Zu einer Zeit während des "Abgleich"- oder "Trimm"-Impulses wird das dm-Signal ausgegeben, um die Zugriffstransistoren der beiden Dummy-Zellen 82, 84 zu aktivieren. Demgemäß laden sich die Speicherkondensatoren 88, 90 der Dummy-Zellen 82, 84 auf den auf der entsprechenden Bitleitungen 66, 68 vorhandenen Spannungswert auf. Danach wird das kleine dm-Signal unterbrochen. Eine kurze Zeit danach werden die der Speicherzelle 70 zugeordnete Wortleitung 72 und die der Referenzzelle 76 zugeordnete dw1-Leitung 80 im wesentlichen zum gleichen Zeitpunkt angesteuert. Da die Referenzzelle 76 einen Sprecherkondensator 90 mit der Dummy-Zelle 84 gemeinsam benutzt, wird die im Kondensator 90 gespeicherte Spannung auf die Bitleitung 68 gekoppelt.
  • Wie in 6 gezeigt, wird durch Unterbrechen des dm-Signals kurz vor der Ansteuerung der beiden Wortleitungen 72, 80 ein Löschsignal in jede der Bitleitungen 66, 68 (d.h. über den Schreibleitungs-zu-Bitleitungs-Rauschmechanismus) injiziert, das die Spannung auf jeder Bitleitung 66, 68 um einen vorgegebenen Wert reduziert. Die nachfolgende Ansteuerung der beiden Wortleitungen 72, 80 erhöht dann die Spannung auf den beiden Bitleitungen 66, 68 um den gleichen oder einen ähnlichen Wert, und zwar über den gleichen Rauschmechanismus, was zu einer beträchtlichen Verringerung oder Beseitigung der induzierten Rauschkomponenten auf den Bitleitungen 66, 68 führt. Wenn das dm-Signal von einem hohen Wert auf einen niedrigen Wert übergeht, beseitigt die auf die obere Bitleitung 66 injizierte Rauschkomponente, die nachfolgend auf die obere Bitleitung 66 injiziert wird, wenn das Signal auf der Wortleitung 72 von einem niedrigen Wert auf einen hohe Wert überwechselt. In ähnlicher Weise löscht die auf die untere Bitleitung 68 bei Überwechseln des dm-Signals von einem hohen auf einen niedrigen Wert injizierte Rausch komponente diejenige Rauschkomponente, die auf die untere Bitleitung 68 injiziert wird, wenn das Signal auf der dw1-Leitung 80 nachfolgend von einem niedrigen auf einen hohen Wert überwechselt. Daher besteht der Gesamteffekt in der Reduzierung oder Eliminierung der Wortleitungs-zu-Bitleitungs-Rauschkomponenten auf den Bitleitungen 66, 68 und daher in einer beträchtlichen Reduzierung der Wahrscheinlichkeit einer Sättigung des Abtastverstärkers 64.
  • Da die Bitleitungen, wie zuvor erörtert, erfindungsgemäß auf unterschiedlichen Metallisierungsschichten angeordnet sein können, hängt die Stärke des in jede Bitleitung 66, 68 induzierten Schreibleitungs-zu-Bitleitungs-Rauschens von der Schicht jeder der Bitleitungen am Kreuzungspunkt mit den zugehörigen Wortleitungen ab. Demgemäß können mehrere Dummy-Zellen und Referenzzellen für jede Bitleitung 66, 68 vorgesehen werden, um unterschiedliche Schichten zu berücksichtigen. Wenn daher die Speicherzelle 70 der 5 mit einem Bitleitungssegment auf einer oberen Metallisierungsschicht gekoppelt ist, können eine Dummy-Zelle und Referenzzelle auf der anderen Seite des Abtastverstärkers 64 gewählt werden, die mit Bitleitungssegmenten auf derselben Metallisierungsschicht gekoppelt sind.
  • Obwohl die vorliegende Erfindung in Verbindung mit gewissen Ausführungsbeispielen beschrieben worden ist, ist einzusehen, daß Änderungen und Abwandlungen vorgenommen werden können, ohne vom Wesen und Umfang der Erfindung abzuweichen, wie der Fachmann ohne weiteres einsieht. Beispielsweise sind die Erfindungsprinzipien nicht auf die Verwendung von zwei Metallisierungsschichten für die Bitleitungen in dem Bauelement beschränkt. D.h. Bitleitungsschemata unter Verwendung von drei oder mehr Metallisierungsschichten können realisiert werden. Solche Abwandlungen und Änderungen sollen unter das Wesen und den Schutzbereich der Erfindung und der beigefügten Ansprüche fallen.
  • Zusammenfassung
  • Eine dynamische Direktzugriffsspeicher(DRAM)-Architektur verwendet eine mehrschichtige Bitleitungskonfiguration zum Reduzieren der Kopplung zwischen schaltenden Bitleitungen in dem Bauelement. Bei einer Ausführungsform ist jede aufeinanderfolgende Zelle innerhalb einer DRAM-Zellen-Zeile mit einem Bitleitungssegment gekoppelt, das auf einer anderen Metallisierungsschicht als eine vorhergehende Zelle in derselben Zeile angeordnet ist. Abschirmbauteile sind zwischen benachbarten Bitleitungen auf einer gemeinsamen Metallisierungsschicht ebenfalls vorgesehen, um die Rauscheinkopplung weiter zu reduzieren. Eine Funktion zum Reduzieren des Effekts von Wortleitungs-zu-Bitleitungs-Kopplung in dem DRAM-Bauelement wird ebenfalls zur Verfügung gestellt, und zwar unter Verwendung von Dummy-Signal-Injektionstechnik. Auf diese Weise wird ein Gleichtaktrauschen, das anderenfalls einen oder mehrere Abtastverstärker innerhalb des DRAM-Bauelements sättigen könnte, bereits reduziert oder eliminiert, bevor eine solche Sättigung auftreten kann. Bei einer Ausführungsform sind Dummy-Zellen und Referenzzellen zur Verwendung für die Ausführung der Signalinjektion vorgesehen. Die Prinzipien der vorliegenden Erfindung sind besonders gut zur Verwendung bei eingebetteten DRAM-Strukturen geeignet, bei denen niedrige Ladungsspeicherkapazität innerhalb einzelner Zellen die erreichbaren Signalspannungspegel reduziert
    (3).

Claims (43)

  1. Ein dynamisches Direktzugriffsspeicher(DRAM)-Bauelement, enthaltend: ein Halbleitersubstrat; eine Vielzahl von Speicherzellen auf dem Halbleitersubstrat zum Speichern digitaler Daten innerhalb des Bauelements; und eine Vielzahl von mit der Vielzahl von Speicherzellen gekoppelten Bitleitungen zum Führen von Daten zu und aus den Speicherzellen, wobei die Vielzahl von Bitleitungen zwei oder mehr unterschiedliche Metallisierungsschichten über dem Halbleitersubstrat besetzt.
  2. Das DRAM-Bauelement nach Anspruch 1, wobei: die Vielzahl von Speicherzellen eine erste Speicherzelle und eine zweite Speicherzelle enthält, die jeweils mit einer gemeinsamen Wortleitung gekoppelt sind; wobei die erste Speicherzelle auf dem Halbleitersubstrat der zweiten Speicherzelle benachbart ist, die erste Speicherzelle mit einem ersten Bitleitungsabschnitt innerhalb der Vielzahl von Bitleitungen und die zweite Speicherzelle mit einem zweiten Bitleitungsabschnitt innerhalb der Vielzahl von Bitleitungen verbunden ist und der erste Bitleitungsabschnitt auf einer anderen Metallisierungsschicht als der zweite Bitleitungsabschnitt angeordnet ist.
  3. Das DRAM-Bauelement nach Anspruch 2, wobei: die Vielzahl von Speicherzellen eine dritte Speicherzelle enthält, die auch mit der gemeinsamen Wortleitung gekoppelt und der zweiten Speicherzelle benachbart ist, wobei die dritte Speicherzelle mit einem dritten Bitleitungs abschnitt aus der Vielzahl von Bitleitungen verbunden und der dritte Bitleitungsabschnitt auf einer anderen Metallisierungsschicht als der zweite Bitleitungsabschnitt angeordnet ist.
  4. Das DRAM-Bauelement nach Anspruch 3, wobei der dritte Bitleitungsabschnitt auf derselben Metallisierungsschicht wie der erste Bitleitungsabschnitt angeordnet ist.
  5. Das DRAM-Bauelement nach Anspruch 4, ferner enthaltend: ein leitendes Abschirmbauteil, das auf einer mit dem ersten Bitleitungsabschnitt und dem dritten Bitleitungsabschnitt gemeinsamen Metallisierungsschicht angeordnet ist, wobei das leitende Abschirmbauteil zwischen dem ersten Bitleitungsabschnitt und dem dritten Bitleitungsabschnitt angeordnet ist.
  6. Das DRAM-Bauelement nach Anspruch 5, wobei das leitende Abschirmbauteil vertikal mit dem zweiten Bitleitungsabschnitt ausgerichtet ist.
  7. Das DRAM-Bauelement nach Anspruch 1, wobei die Vielzahl von Bitleitungen eine erste Bitleitung mit einem ersten Segment und einem zweiten Segment enthält, wobei das erste Segment auf einer ersten Metallisierungsschicht und das zweite Segment auf einer von der ersten Metallisierungsschicht verschiedenen zweiten Metallisierungsschicht angeordnet ist und wobei das erste Segment mit dem zweiten Segment über einen Zwischenschichtübergang gekoppelt ist.
  8. Das DRAM-Bauelement nach Anspruch 1, wobei: die Vielzahl von Speicherelementen eine erste Speicherzelle und eine zweite Speicherzelle enthält, die zueinander benachbart auf dem Substrat angeordnet sind, die erste Spei cherzelle mit einer ersten Bitleitung innerhalb der Vielzahl von Bitleitungen und die zweite Speicherzelle mit einer zweiten Bitleitung innerhalb der Vielzahl von Bitleitungen verbunden ist, wobei die erste Bitleitung ein erstes Segment und ein zweites Segment aufweist, das erste Segment näher als das zweite Segment an der ersten Speicherzelle angeordnet ist, die zweite Bitleitung ein drittes Segment und ein viertes Segment enthält, wobei das dritte Segment enger als das vierte Segment an der zweiten Speicherzelle angeordnet ist, wobei ferner das erste Segment der ersten Bitleitung und das vierte Segment der zweiten Bitleitung innerhalb einer ersten Metallisierungsschicht des Bauelements angeordnet sind und das zweite Segment der ersten Bitleitung und das dritte Segment der zweiten Bitleitung innerhalb einer zweiten Metallisierungsschicht des Bauelements angeordnet sind und wobei die zweite Metallisierungsschicht von der ersten Metallisierungsschicht verschieden ist.
  9. Das DRAM-Bauelement nach Anspruch 8, wobei das erste und zweite Segment der ersten Bitleitung im wesentlichen die gleiche Länge haben.
  10. Das DRAM-Bauelement nach Anspruch 1, wobei die Vielzahl von Speicherzellen in einer offenen Bitleitungskonfiguration angeordnet ist.
  11. Das DRAM-Bauelement nach Anspruch 1, wobei: die Vielzahl von Bitleitungen eine erste Bitleitung und eine zweite Bitleitung enthält; die Vielzahl von Speicherzellen eine mit der ersten Bitleitung und einer ersten Wortleitung gekoppelte erste Speicherzelle und eine mit der zweiten Bitleitung und einer zweiten Wortleitung gekoppelte Referenzspeicherzelle aufweist; das DRAM-Bauelement ferner enthält: einen Differenzabtastverstärker, der mit den ersten und zweiten Bitleitungen gekoppelt ist, um Signalpegel auf den ersten und zweiten Bitleitungen zu vergleichen; einen Controller zur Änderung eines Signalpegels auf den ersten und zweiten Wortleitungen während einer Leseoperation zum Aktivieren der ersten Speicherzelle und der Referenzspeicherzelle, wobei der sich ändernde Signalpegel auf den ersten und zweiten Wortleitungen Rauschen in die ersten bzw. zweiten Bitleitungen indiziert; und ein Rausch-Reduktionsteilsystem, das mit den ersten und zweiten Bitleitungen gekoppelt ist, um ein Löschsignal in jede der ersten und zweiten Bitleitungen während der Leseoperation zum Reduzieren des Rauscheffekts innerhalb der ersten und zweiten Bitleitungen zu injizieren.
  12. Eine integrierte Schaltung, enthaltend: ein Halbleitersubstrat; eine auf dem Halbleitersubstrat angeordnete logische Schaltung, wobei die logische Schaltung eine Vielzahl von logischen Gattern mit jeweils wenigstens einem logischen Transistor aufweist; und ein dynamisches Direktzugriffsspeicher(DRAM)-Bauelement auf dem Halbleitersubstrat, das mit der logischen Schaltung gekoppelt ist, um der logischen Schaltung Datenspeicherfähigkeiten zu geben, wobei das DRAM-Bauelement aufweist: eine auf dem Halbleitersubstrat gebildete Vielzahl von Speicherzellen zum Speichern digitaler Daten innerhalb des Bauelements; und eine Vielzahl von mit der Vielzahl von Speicherzellen gekoppelten Bitleitungen zum Führen von Daten zu und von den Speicherzellen, wobei die Vielzahl von Bitleitungen zwei oder mehr unterschiedliche Metallisierungsschichten über dem Halbleitersubstrat besetzt.
  13. Die integrierte Schaltung nach Anspruch 12, wobei die logische Schaltung leitende Verbindungen zum leitenden Koppeln von Elementen innerhalb der Vielzahl von logischen Gattern enthält, wobei die leitenden Verbindungen Abschnitte innerhalb der zwei oder mehr getrennten Metallisierungsschichten aufweisen.
  14. Die integrierte Schaltung nach Anspruch 12, wobei die Vielzahl von Speicherzellen eine erste Speicherzelle und eine zweite Speicherzelle aufweist, die mit einer gemeinsamen Wortleitung gekoppelt sind, wobei die erste Speicherzelle der zweiten Speicherzelle auf dem Halbleitersubstrat benachbart ist, die erste Speicherzelle mit einem ersten Bitleitungsabschnitt innerhalb der Vielzahl von Bitleitungen verbunden und die zweite Speicherzelle mit einem zweiten Bitleitungsabschnitt innerhalb der Vielzahl von Bitleitungen verbunden ist und wobei der erste Bitleitungsabschnitt auf einer anderen Metallisierungsschicht als der zweite Bitleitungsabschnitt liegt.
  15. Die integrierte Schaltung nach Anspruch 14, wobei die Vielzahl von Speicherzellen eine dritte Speicherzelle aufweist, die ebenfalls mit der gemeinsamen Wortleitung gekoppelt und der zweiten Speicherzelle benachbart ist, wobei die dritte Speicherzelle mit einem dritten Bitleitungsabschnitt in der Vielzahl von Bitleitungen verbunden und der dritte Bitleitungsabschnitt auf einer anderen Metallisierungsschicht als der zweite Bitleitungsabschnitt angeordnet ist.
  16. Ein dynamisches Direktzugriffsspeicher(DRAM)-Bauelement, enthaltend: ein Halbleitersubstrat; eine Vielzahl von in Zeilen und Spalten auf dem Halbleitersubstrat angeordneten Speicherzellen zum Speichern digitaler Daten innerhalb des Bauelements, wobei eine Speicherzelle jeder Zeilen/Spalten-Kreuzung zugeordnet ist; eine Vielzahl von Bitleitungen zum Führen von Daten zu und von der Vielzahl von Speicherzellen, wobei jede Speicherzellenspalte mit einer gemeinsamen Bitleitung innerhalb der Vielzahl von Bitleitungen verbunden ist; und eine Vielzahl von Wortleitungen zum selektiven Aktivieren einzelner Speicherzellenzeilen innerhalb der Vielzahl von Speicherzellen, wobei jede Speicherzellenzeile mit einer gemeinsamen Wortleitung innerhalb der Vielzahl von Wortleitungen verbunden ist; wobei jede aufeinanderfolgende Speicherzelle innerhalb einer ersten Zeile von Speicherzellen mit einem Bitleitungsabschnitt verbunden ist, der auf einer anderen Metallisierungsschicht als eine vorhergehende Speicherzelle innerhalb der ersten Speicherzellenzeile angeordnet ist.
  17. Das DRAM-Bauelement nach Anspruch 16, wobei: jede aufeinanderfolgende Speicherzelle innerhalb jeder Speicherzellenzeile mit einem Bitleitungsabschnitt verbunden ist, der auf einer anderen Metallisierungsschicht als eine vorhergehende Speicherzelle in der Zeile angeordnet ist.
  18. Das DRAM-Bauelement nach Anspruch 16, wobei die Vielzahl von Bitleitungen eine erste Bitleitung mit einem ersten Segment und einem zweiten Segment enthält, wobei das erste Segment auf einer anderen Metallisierungsschicht als das zweite Segment liegt, wobei das erste Segment mit dem zweiten Segment unter Verwendung eines Zwischenschichtübergangs gekoppelt ist.
  19. Das DRAM-Bauelement nach Anspruch 18, wobei der Zwischenschichtübergang eine Durchkontaktierung (Via) aufweist.
  20. Das DRAM-Bauelement nach Anspruch 16, wobei eine Vielzahl von Speicherzellen eine erste Zeile von Speicherzellen mit einer ersten Zelle, einer zweiten Zelle und einer dritten Zelle aufweist, wobei die zweite Zelle der ersten Zelle und die dritte Zelle der zweiten Zelle benachbart ist, wobei die erste Zelle mit einem ersten Bitleitungssegment, die zweite Zelle mit einem zweiten Bitleitungssegment und die dritte Zelle mit einem dritten Bitleitungssegment verbunden sind, wobei die ersten und dritten Bitleitungssegmente auf einer ersten Metallisierungsschicht und das zweite Bitleitungssegment auf einer von der ersten Metallisierungsschicht verschiedenen zweiten Metallisierungsschicht angeordnet sind.
  21. Das DRAM-Bauelement nach Anspruch 20, ferner enthaltend: ein leitendes Abschirmbauteil auf der ersten Metallisierungsschicht zwischen den ersten und dritten Bitleitungssegmenten zum Reduzieren einer Kopplung zwischen den ersten und dritten Bitleitungssegmenten.
  22. Ein dynamisches Direktzugriffsspeicher(DRAM)-Bauelement, enthaltend: eine Vielzahl von Bitleitungen und eine Vielzahl von Wortleitungen; eine Speicherzelle zum Speichern digitaler Daten innerhalb des DRAM-Bauelements, wobei die Speicherzelle mit einer ersten Bitleitung und einer ersten Wortleitung gekoppelt ist; eine Referenzzelle zum Speichern eines Referenzwerts, wobei die Referenzzelle mit einer zweiten Bitleitung und einer zweiten Wortleitung gekoppelt ist; einen Differenzabtastverstärker, der mit den ersten und zweiten Bitleitungen gekoppelt ist, um Signalpegel auf den ersten und zweiten Bitleitungen zu vergleichen; einen Controller zur Änderung eines Signalpegels auf den ersten und zweiten Wortleitungen während einer Leseoperation zum Aktivieren der Speicherzelle und der Referenzzelle, wobei der sich ändernde Signalpegel auf den ersten und zweiten Wortleitungen Rauschen in die ersten bzw. zweiten Bitleitungen induziert; und ein Rausch-Reduktionsteilsystem, das mit den ersten und zweiten Bitleitungen gekoppelt ist, um ein Löschsignal in jede der ersten und zweiten Bitleitungen während der Leseoperation zum Reduzieren des Rauscheffekts innerhalb der ersten und zweiten Bitleitungen zu injizieren.
  23. Das DRAM-Bauelement nach Anspruch 22, wobei die Vielzahl von Bitleitungen über eine Anzahl diskreter Metallisierungsschichten über einem Trägersubstrat verteilt sind.
  24. Das DRAM-Bauelement nach Anspruch 22, wobei das Rausch-Reduktionsteilsystem so konfiguriert ist, daß es eine Injektion des Löschsignals einleitet, bevor der Controller den Signalpegel an den ersten und zweiten Wortleitungen ändert.
  25. Das DRAM-Bauelement nach Anspruch 22, wobei das Löschsignal angenähert die gleiche Stärke wie das Rauschen hat.
  26. Das DRAM-Bauelement nach Anspruch 25, wobei das Löschsignal von umgekehrter Polarität wie das Rauschen ist.
  27. Das DRAM-Bauelement nach Anspruch 22, wobei das Rausch-Reduktionsteilsystem aufweist: eine mit der ersten Bitleitung gekoppelte erste Dummy-Zelle und eine mit der zweiten Bitleitung gekoppelte zweite Dummy-Zelle; und eine mit den ersten und zweiten Dummy-Zellen gekoppelte Steuereinheit zum Entaktivieren der ersten und zweiten Dummy-Zellen eine kurze Zeit vor dem Aktivieren der Speicherzelle und der Referenzzelle.
  28. Das DRAM-Bauelement nach Anspruch 27, wobei die Steuereinheit die ersten und zweiten Dummy-Zellen in Abhängigkeit von der Einleitung einer Leseoperation aktiviert.
  29. Das DRAM-Bauelement nach Anspruch 28, ferner enthaltend: eine mit den ersten und zweiten Bitleitungen gekoppelte Abgleicheinheit zum Anlegen einer vorgegebenen Spannung an die ersten und zweiten Bitleitungen in Abhängigkeit von der Einleitung der Leseoperation, wobei die vorgegebene Spannung in den ersten und zweiten Dummy-Zellen gespeichert wird.
  30. Das DRAM-Bauelement nach Anspruch 27, wobei die Referenzzelle und die zweite Dummy-Zelle einen gemeinsamen Speicherkondensator teilen.
  31. Ein dynamisches Direktzugriffsspeicher(DRAM)-Bauelement, enthaltend: eine Speicherzelle zum Speichern digitaler Daten innerhalb des DRAM-Bauelements, wobei die Speicherzelle mit einer ersten Bitleitung und einer ersten Wortleitung verbunden ist; eine Referenzzelle zum Speichern eines Referenzwerts, wobei die Referenzzelle mit einer zweiten Bitleitung und einer zweiten Wortleitung verbunden ist; einen Differenzabtastverstärker, der mit den ersten und zweiten Bitleitungen gekoppelt ist, um Signalpegel auf den ersten und zweiten Bitleitungen zu vergleichen; und einen Controller zum Ändern eines Signalpegels auf den ersten und zweiten Wortleitungen während einer Leseoperation zum Aktivieren der Speicherzelle und der Referenzzelle, wobei der sich ändernde Signalpegel auf den ersten und zweiten Wortleitungen Rauschen in die ersten bzw. zweiten Wortleitungen induziert, das als Gleichtaktrauschen für den Differenzabtastverstärker erscheint.
  32. Das DRAM-Bauelement nach Anspruch 31, wobei der Controller einen Spannungspegel auf den ersten und zweiten Wortleitungen zum Aktivieren der Speicherzelle und der Referenzzelle ändert.
  33. Das DRAM-Bauelement nach Anspruch 31, wobei das Gleichtaktrauschen wenigstens teilweise von dem Differenzabtastverstärker zurückgewiesen wird.
  34. Ein Verfahren zum Reduzieren von Rauschen während einer Leseoperation in einem dynamischen Direktzugriffsspeicher(DRAM)-Bauelement, enthaltend: Bereitstellen eines DRAM-Bauelements mit ersten und zweiten Bitleitungen, die mit einem gemeinsamen Differenzabtastverstärker gekoppelt sind, wobei eine Speicherzelle mit der ersten Bitleitung und einer ersten Wortleitung, eine Referenzzelle mit der zweiten Bitleitung und einer zweiten Wortleitung, eine erste Dummy-Zelle mit der ersten Bitleitung und einer dritten Wortleitung und eine zweite Dummy-Zelle mit der zweiten Bitleitung und einer vierten Wortleitung gekoppelt ist; Aktivieren der ersten und zweiten Dummy-Zellen unter Verwendung der dritten und vierten Wortleitungen; nachfolgendes Entaktivieren der ersten und zweiten Dummy-Zellen unter Verwendung der dritten und vierten Wortleitungen; und gleichzeitiges Aktivieren der Speicherzelle und der Referenzzelle unter Verwendung der ersten und zweiten Wortleitungen.
  35. Das Verfahren nach Anspruch 34, wobei das Aktivieren der ersten und zweiten Dummy-Zellen ein Ändern eines Signalpegels auf den dritten und vierten Wortleitungen beinhaltet.
  36. Das Verfahren nach Anspruch 34, wobei das nachfolgende Entaktivieren der ersten und zweiten Dummy-Zellen ein Ändern eines Signalpegels auf den dritten und vierten Wortleitungen umfaßt.
  37. Das Verfahren nach Anspruch 34, wobei das gleichzeitige Aktivieren der Speicherzelle und der Referenzzelle ein Ändern eines Signalpegels auf jeder der ersten und zweiten Wortleitungen enthält.
  38. Das Verfahren nach Anspruch 34, wobei das nachfolgende Entaktivieren der ersten und zweiten Dummy-Zellen erste Signale einer ersten Polarität auf die ersten und zweiten Bitleitungen injiziert; und das gleichzeitige Aktivieren der Speicherzelle und der Referenzzelle zweite Signale auf die ersten und zweiten Bitleitungen injiziert, wobei die zweiten Signale eine von der ersten Polarität abweichende zweite Polarität haben.
  39. Das Verfahren nach Anspruch 38, wobei das erste Signal eine angenähert gleiche Stärke wie das zweite Signal für jede der ersten und zweiten Bitleitungen hat.
  40. Das Verfahren nach Anspruch 34, wobei das nachfolgende Entaktivieren der ersten und zweiten Dummy-Zellen unmittelbar vor dem gleichzeitigen Aktivieren der Speicherzelle und der Referenzzelle durchgeführt wird.
  41. Ein dynamisches Direktzugriffsspeicher(DRAM)-Bauelement, aufweisend: eine Vielzahl von über eine Anzahl diskreter Metallisierungsschichten auf einem Trägersubstrat verteilten Bitleitungen; eine Vielzahl von über dem Trägersubstrat angeordneten Wortleitungen; eine erste Speicherzelle zum Speichern digitaler Daten innerhalb des DRAM-Bauelements, wobei die erste Speicherzelle mit einer ersten Bitleitung und einer ersten Wortleitung gekoppelt ist; eine Referenzzelle zum Speichern eines Referenzwerts, wobei die Referenzzelle mit einer zweiten Bitleitung und einer zweiten Wortleitung gekoppelt ist; einen Differenzabtastverstärker, der mit den ersten und zweiten Bitleitungen zum Vergleichen von Signalpegeln auf den ersten und zweiten Bitleitungen gekoppelt ist; einen Controller zur Änderung eines Signalpegels auf den ersten und zweiten Wortleitungen während einer Leseoperation zum Aktivieren der Speicherzelle und der Referenzzelle, wobei der sich ändernde Signalpegel auf den ersten und zweiten Wortleitungen Rauschen in die ersten bzw. zweiten Bitleitungen induziert; und ein mit den ersten und zweiten Bitleitungen gekoppeltes Rausch-Reduktionsteilsystem, das ein Löschsignal in jede der ersten und zweiten Bitleitungen während der Leseoperation induziert, um den Rauscheffekt innerhalb der ersten und zweiten Leitungen zu reduzieren.
  42. Das DRAM-Bauelement nach Anspruch 41, ferner enthaltend: eine der ersten Speicherzelle auf dem Trägersubstrat benachbarte zweite Speicherzelle, wobei die zweite Speicherzelle mit der ersten Wortleitung und einer dritten Bitleitung gekoppelt ist und die dritte Bitleitung auf einer anderen Metallisierungsschicht als die erste Bitleitung angeordnet ist.
  43. Das DRAM-Bauelement nach Anspruch 41, wobei das Rausch-Reduktionsteilsystem enthält: eine mit der ersten Bitleitung gekoppelte erste Dummy-Zelle und eine mit der zweiten Bitleitung gekoppelte zweite Dummy-Zelle; und eine Steuereinheit, die die ersten und zweiten Dummy-Zellen eine kurze Zeit vor dem Aktivieren der Speicherzelle und der Referenzzelle entaktiviert.
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Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6043562A (en) * 1996-01-26 2000-03-28 Micron Technology, Inc. Digit line architecture for dynamic memory
US6496402B1 (en) * 2000-10-17 2002-12-17 Intel Corporation Noise suppression for open bit line DRAM architectures
CN1549995A (zh) * 2001-06-08 2004-11-24 汤姆森特许公司 硅液晶列存储影响的减少
EP1355316B1 (de) * 2002-04-18 2007-02-21 Innovative Silicon SA Datenspeichergerät sowie Verfahren zum Auffrischen der auf einem solchen Gerät gespeicherten Daten
US6836427B2 (en) * 2002-06-05 2004-12-28 Micron Technology, Inc. System and method to counteract voltage disturbances in open digitline array dynamic random access memory systems
US6624460B1 (en) * 2002-08-15 2003-09-23 Macronix International Co., Ltd. Memory device with low resistance buried bit lines
US20040228168A1 (en) * 2003-05-13 2004-11-18 Richard Ferrant Semiconductor memory device and method of operating same
US6912150B2 (en) * 2003-05-13 2005-06-28 Lionel Portman Reference current generator, and method of programming, adjusting and/or operating same
US7085153B2 (en) * 2003-05-13 2006-08-01 Innovative Silicon S.A. Semiconductor memory cell, array, architecture and device, and method of operating same
US7184298B2 (en) * 2003-09-24 2007-02-27 Innovative Silicon S.A. Low power programming technique for a floating body memory transistor, memory cell, and memory array
US7123500B2 (en) * 2003-12-30 2006-10-17 Intel Corporation 1P1N 2T gain cell
US20050248042A1 (en) * 2004-05-04 2005-11-10 Lee Jong-Eon Semiconductor memory device
US7244995B2 (en) * 2004-10-18 2007-07-17 Texas Instruments Incorporated Scrambling method to reduce wordline coupling noise
US7301803B2 (en) * 2004-12-22 2007-11-27 Innovative Silicon S.A. Bipolar reading technique for a memory cell having an electrically floating body transistor
US7287103B2 (en) * 2005-05-17 2007-10-23 International Business Machines Corporation Method and apparatus for generating a mask value and command for extreme data rate memories utilizing error correction codes
US20070023833A1 (en) * 2005-07-28 2007-02-01 Serguei Okhonin Method for reading a memory cell having an electrically floating body transistor, and memory cell and array implementing same
US7606066B2 (en) * 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7683430B2 (en) * 2005-12-19 2010-03-23 Innovative Silicon Isi Sa Electrically floating body memory cell and array, and method of operating or controlling same
US7542345B2 (en) * 2006-02-16 2009-06-02 Innovative Silicon Isi Sa Multi-bit memory cell having electrically floating body transistor, and method of programming and reading same
US7382012B2 (en) * 2006-02-24 2008-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing parasitic capacitance of MIM capacitor in integrated circuits by reducing effective dielectric constant of dielectric layer
US7492632B2 (en) * 2006-04-07 2009-02-17 Innovative Silicon Isi Sa Memory array having a programmable word length, and method of operating same
WO2007128738A1 (en) * 2006-05-02 2007-11-15 Innovative Silicon Sa Semiconductor memory cell and array using punch-through to program and read same
US8069377B2 (en) 2006-06-26 2011-11-29 Micron Technology, Inc. Integrated circuit having memory array including ECC and column redundancy and method of operating the same
US7542340B2 (en) 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
WO2008090475A2 (en) 2007-01-26 2008-07-31 Innovative Silicon S.A. Floating-body dram transistor comprising source/drain regions separated from the gated body region
US8518774B2 (en) 2007-03-29 2013-08-27 Micron Technology, Inc. Manufacturing process for zero-capacitor random access memory circuits
US20080237672A1 (en) * 2007-03-30 2008-10-02 Doyle Brian S High density memory
US8064274B2 (en) 2007-05-30 2011-11-22 Micron Technology, Inc. Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same
US8085594B2 (en) 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
US8368137B2 (en) * 2007-06-26 2013-02-05 Sandisk Technologies Inc. Dual bit line metal layers for non-volatile memory
US8097504B2 (en) * 2007-06-26 2012-01-17 Sandisk Technologies Inc. Method for forming dual bit line metal layers for non-volatile memory
US7652910B2 (en) 2007-06-30 2010-01-26 Intel Corporation Floating body memory array
JP5189809B2 (ja) * 2007-09-13 2013-04-24 ルネサスエレクトロニクス株式会社 半導体記憶装置
WO2009039169A1 (en) 2007-09-17 2009-03-26 Innovative Silicon S.A. Refreshing data of memory cells with electrically floating body transistors
US8536628B2 (en) 2007-11-29 2013-09-17 Micron Technology, Inc. Integrated circuit having memory cell array including barriers, and method of manufacturing same
US8349662B2 (en) * 2007-12-11 2013-01-08 Micron Technology, Inc. Integrated circuit having memory cell array, and method of manufacturing same
US8773933B2 (en) 2012-03-16 2014-07-08 Micron Technology, Inc. Techniques for accessing memory cells
US8014195B2 (en) * 2008-02-06 2011-09-06 Micron Technology, Inc. Single transistor memory cell
US8189376B2 (en) * 2008-02-08 2012-05-29 Micron Technology, Inc. Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same
US7957206B2 (en) * 2008-04-04 2011-06-07 Micron Technology, Inc. Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same
US7920434B2 (en) * 2008-08-27 2011-04-05 International Business Machines Corporation Memory sensing method and apparatus
US7947543B2 (en) * 2008-09-25 2011-05-24 Micron Technology, Inc. Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation
US7933140B2 (en) 2008-10-02 2011-04-26 Micron Technology, Inc. Techniques for reducing a voltage swing
US7924630B2 (en) * 2008-10-15 2011-04-12 Micron Technology, Inc. Techniques for simultaneously driving a plurality of source lines
US8223574B2 (en) * 2008-11-05 2012-07-17 Micron Technology, Inc. Techniques for block refreshing a semiconductor memory device
US8213226B2 (en) * 2008-12-05 2012-07-03 Micron Technology, Inc. Vertical transistor memory cell and array
US8319294B2 (en) * 2009-02-18 2012-11-27 Micron Technology, Inc. Techniques for providing a source line plane
US8710566B2 (en) 2009-03-04 2014-04-29 Micron Technology, Inc. Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device
US8748959B2 (en) 2009-03-31 2014-06-10 Micron Technology, Inc. Semiconductor memory device
US8139418B2 (en) 2009-04-27 2012-03-20 Micron Technology, Inc. Techniques for controlling a direct injection semiconductor memory device
US8508994B2 (en) 2009-04-30 2013-08-13 Micron Technology, Inc. Semiconductor device with floating gate and electrically floating body
US8498157B2 (en) 2009-05-22 2013-07-30 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8537610B2 (en) 2009-07-10 2013-09-17 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9076543B2 (en) * 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
US8199595B2 (en) * 2009-09-04 2012-06-12 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8174881B2 (en) 2009-11-24 2012-05-08 Micron Technology, Inc. Techniques for reducing disturbance in a semiconductor device
US8310893B2 (en) * 2009-12-16 2012-11-13 Micron Technology, Inc. Techniques for reducing impact of array disturbs in a semiconductor memory device
KR101678413B1 (ko) * 2009-12-29 2016-11-23 삼성전자주식회사 반도체 장치 및 이의 트레이닝 방법
US8416636B2 (en) * 2010-02-12 2013-04-09 Micron Technology, Inc. Techniques for controlling a semiconductor memory device
US7999361B1 (en) * 2010-02-19 2011-08-16 Altera Corporation Shielding structure for transmission lines
US8576631B2 (en) 2010-03-04 2013-11-05 Micron Technology, Inc. Techniques for sensing a semiconductor memory device
US8411513B2 (en) * 2010-03-04 2013-04-02 Micron Technology, Inc. Techniques for providing a semiconductor memory device having hierarchical bit lines
US8369177B2 (en) * 2010-03-05 2013-02-05 Micron Technology, Inc. Techniques for reading from and/or writing to a semiconductor memory device
EP3511982A1 (de) 2010-03-15 2019-07-17 Micron Technology, Inc. Verfahren zur bereitstellung einer halbleiterspeichervorrichtung
US8411524B2 (en) 2010-05-06 2013-04-02 Micron Technology, Inc. Techniques for refreshing a semiconductor memory device
CN102456396A (zh) * 2010-10-26 2012-05-16 中国科学院上海微系统与信息技术研究所 相变存储阵列的位线结构
KR101850536B1 (ko) * 2010-10-27 2018-04-19 삼성전자주식회사 반도체 메모리 장치 및 반도체 메모리 시스템
US8531878B2 (en) 2011-05-17 2013-09-10 Micron Technology, Inc. Techniques for providing a semiconductor memory device
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
US9111591B2 (en) 2013-02-22 2015-08-18 Micron Technology, Inc. Interconnections for 3D memory
US10276230B2 (en) * 2016-08-31 2019-04-30 Micron Technology, Inc. Memory arrays
CN108172565B (zh) * 2017-12-27 2020-12-11 上海艾为电子技术股份有限公司 一种mom电容及集成电路
KR102615012B1 (ko) 2018-11-12 2023-12-19 삼성전자주식회사 메모리 장치 및 그것의 동작 방법
US10861787B1 (en) * 2019-08-07 2020-12-08 Micron Technology, Inc. Memory device with bitline noise suppressing scheme
US11636882B2 (en) * 2019-10-29 2023-04-25 Micron Technology, Inc. Integrated assemblies having shield lines between neighboring transistor active regions
CN112885400B (zh) * 2021-03-25 2022-05-31 长鑫存储技术有限公司 感应放大器失配确定方法及装置、存储介质及电子设备
US11928355B2 (en) 2021-03-25 2024-03-12 Changxin Memory Technologies, Inc. Method and apparatus for determining mismatch of sense amplifier, storage medium, and electronic equipment

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4247917A (en) * 1979-08-27 1981-01-27 Intel Corporation MOS Random-access memory
US4363111A (en) * 1980-10-06 1982-12-07 Heightley John D Dummy cell arrangement for an MOS memory
JPS59203298A (ja) * 1983-05-04 1984-11-17 Nec Corp 半導体メモリ
JPS6413290A (en) * 1987-07-07 1989-01-18 Oki Electric Ind Co Ltd Semiconductor memory
JPH02161686A (ja) * 1988-12-13 1990-06-21 Oki Electric Ind Co Ltd Ｍｏｓ型半導体記憶装置
US5107459A (en) * 1990-04-20 1992-04-21 International Business Machines Corporation Stacked bit-line architecture for high density cross-point memory cell array
US5170243A (en) * 1991-11-04 1992-12-08 International Business Machines Corporation Bit line configuration for semiconductor memory
US5291437A (en) * 1992-06-25 1994-03-01 Texas Instruments Incorporated Shared dummy cell
US5792686A (en) * 1995-08-04 1998-08-11 Mosel Vitelic, Inc. Method of forming a bit-line and a capacitor structure in an integrated circuit
US5864496A (en) * 1997-09-29 1999-01-26 Siemens Aktiengesellschaft High density semiconductor memory having diagonal bit lines and dual word lines
JPH11328967A (ja) * 1998-05-14 1999-11-30 Fujitsu Ltd 半導体記憶装置
US6249452B1 (en) * 1998-09-28 2001-06-19 Texas Instruments Incorporated Semiconductor device having offset twisted bit lines
JP3159191B2 (ja) * 1998-12-09 2001-04-23 日本電気株式会社 半導体装置
US6201272B1 (en) * 1999-04-28 2001-03-13 International Business Machines Corporation Method for simultaneously forming a storage-capacitor electrode and interconnect
US6291335B1 (en) * 1999-10-04 2001-09-18 Infineon Technologies Ag Locally folded split level bitline wiring
US6496402B1 (en) * 2000-10-17 2002-12-17 Intel Corporation Noise suppression for open bit line DRAM architectures

Also Published As

Publication number Publication date
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GB2406198A (en) 2005-03-23

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