DE102004020038A1 - Speichermodul und Speichersystem - Google Patents

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Abstract

In einem Speichermodul, das eine Mehrzahl DRAM-Chips umfaßt, die ein Systemdatensignal mit vorbestimmter Datenbreite und bei einer Übermittlungsgeschwindigkeit übermitteln/empfangen und die ein internes Datensignal übermitteln/empfangen, das eine größere Datenbreite und eine niedrigere Übermittlungsgeschwindigkeit als im Vergleich mit dem Systemdatensignal hat, ist klar geworden, daß eine Beschränkung der Übermittlungsgeschwindigkeit des Systemdatensignals und eine Beschleunigung nicht erwartet werden können. Der Stromverbrauch in einer Mehrzahl DRAMs, die das Speichermodul bilden, ist hoch, und dieses ist zugleich ein Faktor zur Behinderung der Beschleunigung. Man erhält ein Speichermodul, in dem eine Mehrzahl DRAM-Chips an einem IO-Chip gestapelt ist und bei denen jeder DRAM-Chip mit dem IO-Chip durch eine Durchgangselektrode verbunden ist und der einen Aufbau zum gemeinsamen Umwandeln des Systemdatensignals und des internen Datensignals in jedem DRAM-Chip durch den IO-Chip umfaßt. Bei dieser Ausbildung kann die Verdrahtung zwischen den DRAM-Chips verkürzt werden, und ein DLL mit großem Stromverbrauch braucht nur auf dem IO-Chip angeordnet zu werden.

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung bezieht sich auf ein Speichersystem, das eine Mehrzahl Speichermodule als Speichersubsysteme einschließt, insbesondere auf ein Speichersystem, umfassend eine Mehrzahl Speichereinheiten in den jeweiligen Speichermodulen.
  • Beschreibung des einschlägigen Standes der Technik
  • Als diese An Speichersystem gab es bisher ein DRAM-Speichersystem, umfassend einen Aufbau, in dem eine Mehrzahl Speichermodule auf einer Muttertafel befestigt sind und diese Speichermodule durch einen Chipsatz (Speichersteuerung) gesteuert werden und eine Mehrzahl DRAMs als Speichereinheiten auf den jeweiligen Speichermodulen angebracht sind.
  • Für das vorstehend beschriebene DRAM-Speichersystem wurde ein System vorgeschlagen, in dem eine Transceiver-Logik mit parallelen Abschlusswiderständen an jeder Leitung (SST = Stub Series Terminated Transceiver Logic) als Interface Standard verwendet wird und Daten bei hoher Geschwindigkeit und mit geringer Signalamplitude unter Verwendung eines Doppeldatengeschwindigkeit (DDR)-Verfahrens zum Eingeben/Ausgeben von Daten synchron mit vorderseitigen und rückseitigen Rändern eines Taktes geschrieben/ausgelesen werden können.
  • Als Beispiel dieses Speichersystems wurde in der japanischen offengelegten Patentanmeldung Nr. 2001-256772 (worauf im folgenden als Patentdokument 1 Bezug genommen wird) ein Speichersystem beschrieben, das eine Mehrzahl Speichermodule (d.h. DRAM-Module) einschließt, an denen eine Mehrzahl DRAMs angebracht sind und die auf einer Mutterplatte befestigt sind. Insbesondere umfaßt das Speichermodul ein Speichermodulsubstrat rechteckförmiger Gestalt, eine Mehrzahl DRAMs, die in einer Reihe in Längsrichtung des Speichermodulsubstrats angeordnet sind, einen Befehls-/Adressenpuffer zwischen den DRAMs und einen PLL(Phasenregelkreis)-Chip, der die Takte an die jeweiligen DRAMs verteilt, und die jeweiligen Speichermodule bilden ein Speicher-Subsystem.
  • Hierbei erstreckt sich jeder DRAM auf dem Speichermodul in der kurzen Richtung des Modulsubstrats und ist mit einer Moduldatenverdrahtung verbunden, und der Befehls-/Adressenpuffer und ein PLL-Chip sind mit einer Modulbefehls-/Adressenverdrahtung und einer Modultaktverdrahtung verbunden, die sich in der kurzen Richtung des Modulsubstrats erstrecken.
  • Weiterhin sind eine Modulbefehls-/Adressenverteilungsverdrahtung und eine Modultaktverteilungsverdrahtung in der Längsrichtung des Modulsubstrats ausgezogen, um Befehle, Adressen und Takte an die jeweiligen DRAMs von dem Befehls-/Adressenpuffer und dem PLL-Chip zu verteilen.
  • Bei diesem Aufbau wird ein Datensignal direkt an einen DRAM-Chip auf dem Speichermodul, das jedes Speichersubsystem von der Speichersteuerung, angeordnet auf dem Mutterplattensubstrat, bildet, übertragen, und ein Befehls-/Adressensignal und ein Taktsignal werden an den DRAM-Chip an jedem Speichermodul über den Befehls-/Adressenpuffer und den PLL-Chip von der Speichersteuerung übermittelt.
  • Gemäß diesem Speichermodulaufbau kann, selbst wenn die Schreib- und Lesegeschwindigkeit im Hinblick auf den DRAM-Chip bei Vergleich mit der Übermittlungsgeschwindigkeit des Systemdatensignals verringert wird, das Systemdatensignal bei hoher Geschwindigkeit an eine externe Schaltung übertragen werden.
  • Es ist jedoch, wie in Patentdokument 1 beschrieben, klar geworden, daß ein Aufbau, bei dem eine Mehrzahl DRAM-Chips in einer Ebene auf einem Lagersubstrat angeordnet ist, nicht dem Erfordernis nach einer hohen Datengeschwindigkeit von 12,8 GBps in bezug auf den Speichermodul der nächsten Generation gerecht werden kann.
  • Andererseits wurde in der japanischen offengelegten Patentanmeldung Nr. 6-291 250 (Patentdokument 2) eine integrierte Halbleiterschaltung beschrieben, die einen Aufbau umfaßt, dessen Länge und Breite standardisiert sind und bei dem eine Mehrzahl IC-Chips, die Signalanschlüsse umfassen, an standardisierten/vereinheitlichten Positionen aufeinander gestapelt sind und bei dem die Anschlussfläche des IC-Chips mit einem anderen Anschlußstück durch eine Längsverdrahtung verbunden ist.
  • In Patentdokument 2 ist ein konkretes Beispiel beschrieben, bei dem vier Lagen SRAMs auf einer Adressendekodiererlage (8 und Absatz 0025) gestapelt sind. In diesem Fall ist die Adressendekodiererlage als erste Lage angeordnet, und es sind SRAM-Lagen als zweite bis fünfte Lagen angeordnet. Chip-Auslöse- oder Einschaltbusse (Sammelleitungen) zum individuellen Auswählen von SRAMs sind mit den SRAMs verbunden, die in den zweiten bis fünften Lagen angeordnet sind. Demgemäß werden die jeweiligen SRAMs einzeln ausgewählt und aktiviert.
  • In Patentdokument 2 wird eine aus einer Mehrzahl SRAM-Lagen auf der Adressendekodiererlage ausgewählt, und das Datensignal von der ausgewählten SRAM-Lage wird, wie es ist, von der Adressendekodiererlage nach außen ausgegeben.
  • Weiterhin ist in der japanischen Patentveröffentlichung Nr. 9-504 654 (Patentdokument 3) eine Speicherpackung beschrieben worden, in der ein einzelner IC-Chip gegen ein IC-Chip-Laminat ausgetauscht wird, wobei eine Interface-Schaltung zum Übersetzen eines Signals zwischen einem Host-System und dem IC-Chip-Laminat in dem IC-Chip-Laminat (Anspruch 2) eingeschlossen ist. Selbst bei diesem Beispiel werden die gestapelten IC-Chip-Laminate durch eine Interface-Steuerung selektiv so gesteuert, daß die Laminate unabhängig von einander arbeiten. In diesem Fall sind das Signal und die Übertragungsrate des Datensignals zwischen dem Host-System und dem IC-Chip-Laminat gleich jenen eines inneren Datensignals in dem IC-Chip-Laminat.
  • Mit anderen Worten wird in dem genannten Dokument 3 nichts angesprochen, was einen Fall betrifft, in dem die interne Datenbreite innerhalb des IC-Chip-Laminats größer als die Datensignalbreite außerhalb des IC-Chip-Laminats ist.
  • Außerdem wurde ein Speicher mit einem dreidimensionalen Aufbau im US Patent Nr. 6 133 640 (Patentdokument 4) beschrieben. In Patentdokument 4 ist ein Aufbau beschrieben, in dem Speicherschaltungen und ein Steuerlogikschaltkreis einzeln auf einer Mehrzahl physikalisch getrennter Schichten angeordnet sind, die Speicherschaltungen der jeweiligen Schichten individuell durch die einzelne Steuerlogikschaltung optimiert sind, und demgemäß wird die Mehrzahl der Speicherschaltungen betätigt und werden die Kosten reduziert.
  • Unter den oben beschriebenen Patentdokumenten 1 bis 4 ist in den Patentdokumenten 2 bis 4 nichts im Hinblick auf das Speichersystem und den DRAM-Modul (Speichermodul), wie er in Patentdokument 1 beschrieben ist, angeregt. Weiterhin ist in den Patentdokumenten 1 bis 4, die oben beschrieben sind , nichts im Bezug auf das Speichersystem angeregt, bei dem die Breite und die Übertragungsgeschwindigkeit des Datensignals innerhalb des Moduls verschieden von denen des Datensignals außerhalb des Moduls sind, und auch nichts die Probleme in dem Speichersystem Betreffendes.
  • In dem in Patentdokument 1 beschriebenen Speichersystem werden die Daten von der Mehrzahl DRAMs als Speicher-Subsystem-Daten übermittelt/empfangen, und die Mehrzahl DRAMs ist in einer Reihe in einer Ebene auf dem Modulsubstrat angeordnet.
  • Es ist jedoch erkennbar geworden, daß bei einer Steigerung der Zahl von DRAMs, die auf dem Modul bei diesem Speichersystem angeordnet sind, die Forderung nach höherer Geschwindigkeit, insbesondere die Forderung nach einer hohen Datengeschwindigkeit von 12,8 GBps im Speichermodul der nächsten Generation nicht erfüllt werden kann.
  • Als Ergebnis intensiver Nachforschungen eines Grundes der Behinderung des Beschleunigens bei dem oben beschriebenen DRAM-Modul wurde von den gegenwärtigen Erfindern herausgefunden, daß sich die Verdrahtungstopologie eines Datensignals, eines Adressbefehlssignals und eines Taktsignals zwischen der Speichersteuerung und jedem DRAM-Chip um mehrere Zentimeter auf dem Lagersubstrat bei der Anordnung einer Mehrzahl DRAM-Chips in einer Ebene auf dem Lagersubstrat unterscheidet. Daher entsteht bei der Signalankunftszeit um diesen Grad der Differenz eine Differenz der Verdrahtungstopologie, d.h. es tritt eine Verschiebung auf, und es ist erkennbar geworden, daß diese Verzerrung nicht korrigiert werden kann, selbst wenn man einen PLL mit einer Erhöhung der Übermittlungsrate verwendet.
  • Weiterhin besteht ein Problem, daß bei Anstieg der Übermittlungsrate der Verbrauchsstrom in dem Speichersubsystem entsprechend ansteigt. Eine DLL-Schaltung zum Empfangen/Übermitteln eines Hochfrequenz-Übertragungssignals ist auf jedem DRAM-Chip auf dem Speichermodul angebracht, der Verbrauchsstrom nimmt ungefähr 15% des Lese-/Schreibstroms bei 800 Mbps ein, und dies resultiert in dem Umstand, daß ein Anstieg des Verbrauchsstroms nicht vermieden werden kann.
  • Das oben beschriebene Problem wird im folgenden unter Bezugnahme auf 40 konkret beschrieben.
  • Das Speichersubsystem, d.h. das Speichermodul, das ein Gegenstand der vorliegenden Erfindung ist, wird schematisch unter Bezugnahme auf 40 beschrieben. Zunächst umfaßt ein Speichermodul, wie es in 40 gezeigt ist, ein Modulsubstrat 200, eine Mehrzahl DRAM-Chips (neun Chips) 201, die in einer Reihe in einer Ebene auf dem Modulsubstrat 200 angeordnet sind, und ein Register 202, eine PLL 203 und einen seriellen Präsenzdetektor (SPD) 204, der in einem mittleren Abschnitt des Modulsubstrats 200 angeordnet ist, und das Modulsubstrat 200 ist auf einer Mutterplatte (nicht gezeigt) über einen Verbinder (nicht gezeigt) befestigt.
  • Hier wird zusätzlich zu dem gezeigten Speichermodul ein weiteres Speichermodul zusammen mit einem Chipsatz (Speichersteuerung) auf der Mutterplatte angebracht, und diese Mehrzahl Speichermodule und der Chipsatz bilden das Speichersystem.
  • Unterhalb der jeweiligen DRAMs 201 in der Zeichnung, d.h. in der kurzen Richtung des Modulsubstrats 200, wird eine Moduldatenverdrahtung gelegt. Auf der anderen Seite wird eine Modulbefehls-/Adressenverdrahtung unterhalb des Registers 202 in der Zeichnung angeordnet. Weiterhin erstreckt sich eine Modultaktverdrahtung unterhalb des PLL 203 in der Zeichnung, und diese Modulbefehls-/Adressenverdrahtung und Modultaktverdrahtung mit einem Verbinder verbunden, der in der Längsrichtung des Modulsubstrats 200 angeordnet ist. Der SPD 204 ist ein Speicher, der die Arbeitsbedingung des DRAM-Chips 201 bestimmt, der auf dem Modulsubstrat 200 angebracht ist, und umfaßt üblicherweise ein ROM.
  • Außerdem wird eine Modulbefehls-/Adressenverteilungsverdrahtung für jeden DRAM-Chip 201 in der Längsrichtung des Modulsubstrats 200 angeordnet, d.h. in Querrichtung zu dem gezeigten Register 202, und die Modultaktverteilungsverdrahtung wird in ähnlicher Weise für jeden DRAM-Chip 201 für den PLL 203 angeordnet.
  • In dem Speichermodul mit diesem Aufbau können Daten, die eine Bitzahl entsprechend einer Busbreite eines Speicherzugriffdatenbusses haben, als Moduldaten eingegeben/ausgegeben werden. Bei diesem Aufbau ist jedoch die Topologie der Moduldatenverdrahtung verschieden zu der Topologie der Modulbefehlsverteilungsverdrahtung einer Modulbefehlsverdrahtung und den Topologien der Modultaktverdrahtung und der Modultaktverteilungsverdrahtung von dem PLL 203.
  • Auf der anderen Seite werden bei der gezeigten Speichermodulausbildung ein Verfahren, bei dem eine große Busbreite als Mittel zum Realisieren einer Datengeschwindigkeit verwendet wird, die von einem Prozessor (allgemeines Datenverarbeitungssystem, das einen SDRAM wie einen DDR verwendet) erfordert wird, sowie ein Verfahren verwendet, bei dem die Übertragungsgeschwindigkeit mit kleiner Busbreite (System des SDRAM) angehoben wird.
  • Bei diesen Verfahren werden für einen herkömmlichen allgemeinen Speichermodul, der mit großer Busbreite aufgebaut ist, 4 bis 16 einzelne DRAMs mit einer IO-Zahl von 16, 8, 4 in einer Reihe in einer Ebene auf dem Modulsubstrat angebracht, um 64 oder 72 Datenbusse zu bilden.
  • Andererseits werden üblicherweise das Modulbefehls-/Adressensignal und das Modultaktsignal zwischen allen DRAM-Chips 201 auf dem Modulsubstrat 200 geteilt. Deshalb sind für diese Verdrahtungen, wie gezeigt, das Register 202 und der PLL 203 auf dem Modulsubstrat 200 angebracht, stellen diese Register 202 und PLL 203 die Takte zum Puffern und Verdrahtungsverzögerung an dem Modul ein und werden das Modulbefehls-/Adressensignal und das Modultaktsignal jedem DRAM-Chip 201 zugeführt.
  • Wie vorstehend beschrieben, weisen das Datensignal, das Adressenbefehlssignal und das Taktsignal, die von der Speichersteuerung (Chipsatz) verteilt werden, physikalisch verschiedene Verdrahtungstopologien auf, und die Übertragungseigenschaften des Signals sind verschieden.
  • Der Unterschied der Signalerreichzeit (Ankunftszeit) und des Versatzes, die nicht von dem PLL 203 korrigiert werden können, werden durch die Differenz dieser physikalischen Verdrahtungstopologie in dem Datensignal, dem Modultaktsignal und dem Befehls-/Adressensignal erzeugt, und es tritt das Problem auf, daß dies ein starkes Hindernis für das weitere Anheben der Übermittlungsgeschwindigkeit ist.
  • Außerdem liegt ein weiteres Problem in dieser An Speichersystem in der Abzweigerdrahtung bei einer Datenverdrahtung, hervorgerufen dadurch, daß es möglich ist, zusätzlich das Speichermodul vorzusehen. Üblicherweise wird das Modul durch Einfügen/Lösen im Bezug auf eine mit der Busverdrahtung verbundene Steckdose erhöht. Deshalb wird das Datensignal an der Busverdrahtung verzweigt und dem DRAM-Chip 201 in dem Modul zugeführt. Es tritt ein Problem dadurch auf, daß durch Signalreflektion, verursacht durch diese Abzweigungsverdrahtung, ein Hindernis bei der Hochgeschwindigkeitssignalübertragung eingebracht wird.
  • Darüber hinaus nimmt, wenn das Speichermodul erhöht wird, die Verschlechterung der Signalqualität durch die Verzweigungsverdrahtung oder der Signalqualität durch ein LC (Netzentstörgerät), das auf einer DRAM-Packung parasitisch ist, zu. Deshalb besteht für die Anzahl der zusätzlichen Module in einem DDRII unter Verwendung dieses Aufbaus in Wirklichkeit eine Begrenzung auf zwei Schlitze. In der Realität beträgt die Datengeschwindigkeit, die in dem Speichersubsystem durch das diesen Aufbau verwendende DDRII realisiert wird, 533 Mbps pro Datenzapfen und ungefähr 4,26 GBps pro Systemkanal.
  • Auf der anderen Seite ist auch ein Verfahren vorgeschlagen worden, bei dem die Übertragungsgeschwindigkeit mit einer kleinen Busbreite in dem Speichermodul in gezeigter Form (RDRAM) angehoben wird. Bei diesem Verfahren wird der einzelne RDRAM mit einer IO-Zahl von 16 seriell an der Busverdrahtung verbunden und angeordnet. Deshalb haben das Datensignal, das Modul-Adressen-/Befehlssignal und das Modultaktsignal, die von der Speichersteuerung verteilt werden, physikalisch die gleiche Verdrahtungstopologie, und es wird keine Differenz in der Signalankunftszeit in jedem RDRAM, d.h. kein Versatz erzeugt.
  • Darüber hinaus ist, da jedes RDRAM auf dem Bus angeordnet ist, die Signalverdrahtung nicht verzweigt.
  • Deshalb beträgt gegenwärtig die Übertragungsgeschwindigkeit des Bus, die in dem Speichersubsystem durch den DRAM unter Verwendung diese Aufbaus erzeugt werden kann, 1,066 GBps pro Datenpin. Da jedoch die Datenbreite nur zwei Bytes beträgt, ist die Datengeschwindigkeit des Systems ungefähr 2,13 GBps. Außerdem wird ein Verfahren des Systembildens aus zwei Kanälen verwendet, um die Datengeschwindigkeit des Speichersystems anzuheben, aber selbst in diesem Fall ist die Geschwindigkeit nur ungefähr 4,26 GBps.
  • Bei diesem Aufbau des DRAMs wird der Bus nicht verzweigt, aber 4mal oder noch mehr RDRAMs müssen mit dem gleichen Bus verbunden werden, um die erforderliche Speicherkapazität zu realisieren. Wenn auf diese Weise eine große Anzahl RDRAMs mit einem langen Bus verbunden wird, steigt die Verschlechterung der Signalqualität durch das parasitische LC an dem RDRAM-Paket. Deshalb wird beim Hinzufügen von Speicherkapazität eine Beschränkung erforderlich, und es ist schwierig, die für das System erforderliche Speicherkapazität zu realisieren. Es ist schwierig, eine hohe erforderliche Datengeschwindigkeit in einem Zustand zu realisieren, in dem eine große Anzahl von DRAMs als Lasten verbunden und an einem langen Bus gehalten werden.
  • Darüber hinaus wird auch in Betracht gezogen, daß die IO-Zahl in dem RDRAM gesteigert wird, aber die RDRAM-Chips und Packungen erhöhen sich, und es erhöhen sich die Kosten des einzelnen RDRAMs. Wenn die IO-Anzahl im gleichen RDRAM erhöht wird, wird die zugängliche Seitengröße um eine IO-Einheit reduziert, und es wird den Erfordernissen des Systems nicht Rechnung getragen.
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  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Es ist ein Ziel der vorliegenden Erfindung, ein Speichersystem zu schaffen, das geeignet ist, die verschiedenen Probleme in einem Speichermodul zu lösen und bei hoher Geschwindigkeit zu arbeiten.
  • Ein weiteres Ziel der vorliegenden Erfindung ist es, ein DRAM-Speichermodul zu schaffen, bei dem Hochgeschwindigkeitsbetrieb möglich ist und der Stromverbrauch reduziert werden kann.
  • Ein noch weiteres Ziel der vorliegenden Erfindung ist es, ein Speichermodul und ein Speichersystem zu schaffen, die fähig sind, selbst mit einer Datengeschwindigkeit von 12,8 GBps zurechtzukommen, die für ein Speichersystem der nächsten Generation erforderlich ist.
  • In der vorliegenden Erfindung kann ein Speichermodul realisiert werden, dem die Datengeschwindigkeit (12,8 GBps), die für ein Speichersystem der nächsten Generation erforderlich ist, bei ausreichender Speicherkapazität (Expansionseigenschaft) aufrechterhalten wird und eine Steigerung im Stromverbrauch unterdrückt bzw. vermieden wird.
  • Insbesondere erhält man gemäß einer ersten Realisierung der vorliegenden Erfindung einen Speichermodul umfassend: einen Systemeingangs-/ausgangsanschluß, über den ein Systemdatensignal mit vorbestimmter Datenbreite eingegeben/ausgegeben wird; und eine Mehrzahl Speicherchips, die ein internes Datensignal übermitteln/empfangen, das breiter als der Systemeingangs-/ausgangsanschluß ist, wobei das Speichermodul weiter umfaßt: einen IO-Chip, der die Funktion der Konversionsdurchführung zwischen dem Systemdatensignal und dem internen Datensignal in dem Systemeingangs-/ausgangsanschluß durchführt, wobei die Mehrzahl Speicherchips auf dem IO-Chip gestapelt und mit dem IO-Chip über Durchgangselektroden verbunden ist, die sich durch die Mehrzahl gestapelter Speicherchips erstrecken.
  • In diesem Fall umfaßt der Modul weiter ein Zwischenlagesubstrat zum Anordnen des IO-Chips, und das Zwischenlagesubstrat weist einen Anschluß zum Lagern/Anbringen auf, der den Systemeingangs-/ausgangsanschluß bildet.
  • Gemäß einem zweiten Modus der vorliegenden Erfindung erhält man ein Speichersystem, das eine Mehrzahl Speichermodule umfaßt, in die das Systemdatensignal eingegeben bzw. aus denen dasselbe ausgegeben wird, das eine vorbestimmte Datenbreite hat, und die das interne Datensignal, das breiter als das Systemdatensignal ist, übermitteln empfangen, wobei jedes der Mehrzahl Speichermodule eine Ausbildung umfaßt, bei der ein IO-Chip und eine Mehrzahl auf dem IO-Chip gestapelter Speicherchips gestapelt sind.
  • In diesem Fall kann die Mehrzahl Speichermodule auch auf einer gemeinsamen Mutterplatte in einer Ebene befestigt sein, oder die Mehrzahl Speichermodule ist auf einem gemeinsamen Lagersubstrat angebracht und kann ebenfalls eine Einrichtung aufweisen, bei der das Lagersubstrat auf der Mutterplatte befestigt ist.
  • Gemäß einer dritten Form der vorliegenden Erfindung erhält man ein System, umfassend: eine Mehrzahl Speicherchips, die ein Systemdatensignal bei vorbestimmter Übermittlungsgeschwindigkeit übermitteln/empfangen und die ein internes Datensignal bei einer internen Bearbeitungsgeschwindigkeit übermitteln/empfangen, die niedriger als die Übermittlungsgeschwindigkeit ist, wobei das System weiterhin umfaßt: einen IO-Chip, umfassend einen Anschluß, der ein Datensignal bei der vorbestimmten Übermittlungsgeschwindigkeit übermittelt/empfängt und der eine Konversion zwischen dem internen Datensignal bei der internen Bearbeitungsgeschwindigkeit und dem Systemdatensignal bei der Übermittlungsgeschwindigkeit durchführt, wobei die Mehrzahl Speicherchips auf dem IO-Chip gestapelt sind: Gemäß einer weiteren Form der vorliegenden Erfindung erhält man ein DRAM-Speichermodul, umfassend: einen IO-Chip; eine Mehrzahl DRAMs, die auf dem IO-Chip gestapelt sind; und ein Zwischenlagesubstrat mit BGA-Anschlüssen aller Systemdatensignale, Systemadressignale, Systemsteuersignale und Systemtaktsignale, die erforderlich sind, um die Funktion eines Speichersubsystems eines Kanals zu bilden, und die eine Einrichtung einschließt, in der eine Mehrzahl DRAM-Chips, die mit einer Anschlußfläche zum Eingeben/Ausgeben verbunden sind, und eine Anschlußfläche zum Eingeben jeder Eingabe-/Ausgabeschaltung an dem IO-Chip und auf dem IO-Chip gestapelt mit einem Datensignalanschluß, einem Adressignalanschluß und einem Steuersignalanschluß des IO-Chips durch die Durchgangselektroden verbunden sind, in der ein Datensignal, ein Adressensignal und Steuersignal zwischen den Chips durch die Durchgangselektroden empfangen/übermittelt werden, und eine Energiezufuhr und GND den Anschlussflächen an dem IO-Chip von den BGA-Anschlüssen zugeführt werden und einer Energiezufuhr jedes DRAMs und eines GND-Anschlusses mittels der Durchgangselektrode zugeführt werden. In diesem Fall kann auch ein SPD-Chip auf dem gestapelten DRAM-Chip gestapelt sein.
  • Gemäß einer weiteren Form der vorliegenden Erfindung erhält man ein DRAM-Modul, umfassend: einen IO-Chip; eine Mehrzahl DRAM-Chips, die auf dem IO-Chip gestapelt sind, und ein Zwischenlagesubstrat mit BGA-Anschlüssen aller Systemdatensignale, Systemadressignale, Systemsteuersignale und Systemtaktsignale, die erforderlich sind, um die Funktion eines Speichersubsystems eines Kanals zu bilden, wobei jeder DRAM-Chip eine Zählerschaltung zum Erzeugen eines Kollationssignals umfaßt, mit dem ein Steuersignal oder ein Adressensignal, die von dem IO-Chip übermittelt werden, kollationiert werden, um ein Signal zu empfangen, sowie eine Eirnichtung aufweist, bei der die DRAM-Chips mit wenigstens zwei Arten verschiedener Durchgangselektroden, die Muster bilden, abwechselnd gestapelt sind.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung erhält man ein DRAM-Modul, umfassend: einen IO-Chip; eine Mehrzahl DRAM-Chips, die auf dem IO-Chip gestapelt sind, und ein Zwischenlagesubstrat mit BGA-Anschlüssen aller Systemdatensignale, Systemadressignale, Systemsteuersignale und Systemtaktsignale, die erforderlich sind, um die Funktion eines Speichersubsystems eines Kanals zu bilden, und wobei alle DRAM-Chips, die gestapelt werden sollen, das gleiche Muster haben, eine Mehrzahl Sicherungseinrichtungen umfassen und Kollationierungssignale erzeugen, die die Stapelpositionen durch Schnittpositionen der Sicherungseinrichtung erzeugen.
  • Gemäß einer weiteren Form der vorliegenden Erfindung erhält man ein DRAM-Modul, umfassend: einen Systemeingangs-/ausgangsanschluß, durch den ein Systemdatensignal mit vorbestimmter Datenbreite eingegeben/ausgegeben wird; und eine Mehrzahl Speicherchips, die ein internes Datensignal übermitteln/empfangen, das breiter als der Systemeingabe-/ausgabeanschluß ist , wobei das Modul weiter umfaßt: einen IO-Chip, der die Funktion des Durchführens einer Konversion zwischen dem Systemdatensignal und dem internen Datensignal in dem Systemeingangs-/ausgangsanschluß durchführt, wobei die Mehrzahl Speicherchips auf dem IO-Chip gestapelt und mit dem IO-Chip mittels Durchgangselektroden, die sich durch die Mehrzahl gestapelter Speicherchips erstrecken, verbunden ist, wobei die jeweils gestapelten DRAM-Chips eine Bankeinrichtung haben und selektiv durch ein Bankauswahlsignal arbeiten, das logisch von einem Systembank-Ausfallsignal durch den IO-Chip erzeugt wird.
  • Gemäß noch einer weiteren Form der vorliegenden Erfindung erhält man ein DRAM-Modul, umfassend: ein Zwischenlagesubstrat, das einen BGA-Anschluß umfaßt, durch den ein Systemdatensignal eingegeben/ausgegeben wird; und zwei IO-Chips, die auf dem Zwischenlagesubstrat angeordnet sind, wobei jeder IO-Chip mit 1/2 von Systemdatensignal-BGA-Anschlüssen verbunden ist und eine Einrichtung umfaßt, bei der BGA-Anschlüsse außer jenen von Daten wie einer Adresse, eines Befehls und Takts gemeinsam geteilt werden, während eine Mehrzahl DRAM-Chips auf den zwei IO-Chips gestapelt ist. In diesem Fall bilden die auf den zwei IO-Chips gestapelten DRAM-Chips zwei Ränge, auf die gleichzeitig zugegriffen wird. Bei dieser Einrichtung wird ohne Erhöhung der Anschlußkapazität eines Datensignals die Bildung eines Freiheitsgrades der Speicherkapazität verbessert, und es können die Verdrahtungslänge auf dem Zwischenlagesubstrat verringert und die Eigenschaften entsprechend verbessert werden.
  • Darüber hinaus ist vorzugsweise ein SPD-Chip auf der obersten Stufe einer der zwei DRAM-Chip-Laminate angebracht.
  • Nach einer noch anderen Form der vorliegenden Erfindung erhält man ein DRAM- Modul, das umfaßt: einen Systemeingangs-/ausgangsanschluß, über den ein eine vorbestimmte Datenbreite aufweisendes Systemdatensignal eingegeben/ausgegeben wird; und eine Mehrzahl Speicherchips, die ein internes Datensignal, das breiter als der Systemeingangs-/ausgangsanschluß ist, übermitteln/empfangen, wobei das Modul weiter umfaßt: einen IO-Chip mit einer Funktion des Durchführens einer Konversion zwischen dem Systemdatensignal und dem internen Datensignal in dem Systemeingangs-/ausgangsanschluß, wobei die Mehrzahl der Speicherchips auf dem IO-Chip gestapelt und mit dem IO-Chip über Durchgangselektroden verbunden ist, die sich durch die Mehrzahl gestapelter Speicherchips erstreckt, wobei eine durch eine einzelne Steuerschaltungsanordnung gesteuerte Mehrzahl Banken innerhalb jedes DRAM-Chips gebildet ist.
  • Gemäß noch einer weiteren Form der vorliegenden Erfindung erhält man ein Speichermodul, umfassend: einen Systemeingangs-/ausgangsanschluß, über den ein eine vorbestimmte Datenbreite aufweisendes Systemdatensignal eingegeben/ausgegeben wird; und eine Mehrzahl Speicherchips, die ein internes Datensignal übermitteln/empfangen, das breiter als der Systemeingangs-/ausgangsanschluß ist, wobei das Modul weiter umfaßt: einen IO-Chip, der die Funktion des Durchführens einer Konverstion zwischen dem Systemdatensignal und dem internen Datensignal in dem Systemeingangs-/ausganganschluß durchführt, wobei die Mehrzahl Speicherchips auf dem IO-Chip gestapelt und mit dem IO-Chip mittels Durchgangselektroden verbunden ist, die sich durch die Mehrzahl gestapelter Speicherchips erstreckt, wobei jeder der gestapelten DRAM-Chips eine Anschlußfläche zur ausschließlichen Verwendung bei einer Prüfung und eine Prüfschaltung aufweist, die mit der Anschlußfläche zur ausschließlichen Verwendung bei der Prüfung verbunden ist.
  • Bei dieser Ausbildung werden ein Test- oder Prüfbefehl, eine Test- oder Prüfadresse und ein Test- oder Prüfdatensignal von der Anschlußfläche zur ausschließlichen Verwendung bei der Prüfung synchron mit einem Prüfungstriggersignal zu einer DRAM-Chip-Testzeit zugeführt, und eine Adresse, ein Befehl und ein Datensignal, die von der Prüfschaltung erzeugt werden, werden durch ein Veriegelungssignal für eine Prüfung, erzeugt durch die Prüfungsschaltung zum Starten einer internen Operation, empfangen.
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  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Darstellung, die eine schematische Ausbildung eines Speichermoduls gemäß der vorliegenden Erfindung zeigt;
  • 2 ist eine Explosionsdarstellung, die die Ausbildung des Speichermoduls gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
  • 3 ist ein Blockschaubild, das die gesamte Ausbildung des Speichermoduls der 2 zeigt;
  • 4 ist ein Blockschaubild, das konkreter eine Teilausbildung eines IO-Chips 211, wie er in 3 gezeigt ist, zeigt;
  • 5 ist ein Blockschaubild, das eine konkrete Ausbildung eines DRAM-Chips 201 wie in 3 zeigt;
  • 6 ist ein Blockschaubild, das eine DRAM-Chip-Auswahlschaltung zur Verwendung in dem DRAM-Chip 201 der 5 detaillierter zeigt;
  • 7 ist eine erläuternde Ansicht, die ein Beispiel des Speichermoduls gemäß der vorliegenden Erfindung zusammen mit einem Zugriffsverfahren zeigt;
  • 8 ist eine erläuternde Ansicht, die ein anderes Beispiel des Speichermoduls gemäß der vorliegenden Erfindung zusammen mit dem Zugriffsverfahren zeigt;
  • 9 ist eine Darstellung, die den aktivierten Zustand des DRAM-Chips, wie er in 7 und 8 dargestellt ist, zeigt;
  • 10 ist eine Darstellung, die eine Signalbeziehung der 6 zeigt;
  • 11 ist ein Blockschaubild, das ein weiteres Ausbildungsbeispiel der DRAM-Chip-Auswahlschaltung zur Verwendung in dem in 5 gezeigten DRAM-Chip 201 darstellt;
  • 12 ist ein Blockschaubild, das ein weiteres Beispiel eines Verfahrens der Auswahl des DRAM-Chips gemäß der vorliegenden Erfindung zeigt;
  • 13 ist ein Blockschaubild, das die Ausbildung des in 12 gezeigten IO-Chips konkreter darstellt;
  • 14 ist ein Blockschaubild, das die konkrete Ausbildung des in 12 gezeigten DRAM-Chips darstellt;
  • 15 ist ein Blockschaubild, das eine Abwandlung des in 12 gezeigten DRAM-Chips darstellt;
  • 16 ist ein Blockschaubild, das die schematische Ausbildung eines DRAM-Moduls gemäß einer weiteren Ausführungsform der vorliegenden Erfindung und ein Zugriffsverfahren darstellt;
  • 17 ist ein Blockschaubild, das eine Abwandlung des DRAM-Moduls gemäß einer weiteren Ausführungsform der vorliegenden Erfindung und das Zugriffsverfahren zeigt;
  • 18 ist eine erläuternde Ansicht, die die Ausbildung jedes DRAM-Chips in dem DRAM-Modul gemäß einer noch anderen Ausführungsform der vorliegenden Erfindung zeigt;
  • 19 ist eine Darstellung, die ein Ausbildungsbeispiel des in 18 gezeigten DRAM-Moduls darstellt;
  • 20 ist eine Darstellung, die ein weiteres Ausbildungsbeispiel des in 18 gezeigten DRAM-Moduls zeigt;
  • 21 ist eine Darstellung, die ein noch anderes Ausbildungsbeispiel des in 18 gezeigten DRAM-Moduls zeigt;
  • 22 ist ein Blockschaubild, das den Betrieb in dem DRAM-Modul, der in 18 bis 21 dargestellt ist, zeigt;
  • 23 ist ein Blockschaubild, das die Ausbildung des in 22 gezeigten IO-Chips konkret wiedergibt;
  • 24 ist ein Blockschaubild, das die Ausbildung des in 22 gezeigten DRAM-Chips konkret wiedergibt;
  • 25 ist ein Blockschaubild, das ein weiteres Ausbildungsbeispiel des in 22 dargestellten IO-Chips zeigt;
  • 26 ist eine Darstellung, die die schematische Ausbildung des DRAM-Moduls gemäß einer weiteren Ausführungsform der vorliegenden Erfindung zeigt;
  • 27 ist eine Darstellung, die den schematischen Aufbau des DRAM-Moduls gemäß noch einer anderen Ausführungsform der vorliegenden Erfindung wiedergibt;
  • 28 ist eine Darstellung, die eine Bank und die Verdrahtung des in 27 gezeigten DRAM-Moduls wiedergibt;
  • 29 ist ein Blockschaubild, das den Aufbau eines der DRAM-Laminate in dem in 28 gezeigten DRAM-Modul wiedergibt;
  • 30 ist ein Blockschaubild, das den Aufbau des anderen DRAM-Laminats bei dem in 28 gezeigten DRAM-Modul wiedergibt;
  • 31 ist ein Zeitablaufbild, das die Leseoperation in dem DRAM-Modul gemäß der vorliegenden Erfindung zeigt;
  • 32 ist eine Zeitablaufdarstellung, die einen Fall wiedergibt, in dem eine kontinuierliche Leseoperation in dem DRAM-Modul gemäß der vorliegenden Erfindung durchgeführt wird;
  • 33 ist ein Zeitschaubild, das einen Schreibvorgang in dem DRAM-Modul gemäß der vorliegenden Erfindung wiedergibt;
  • 34 ist eine Zeitablaufdarstellung, die den Schreibvorgang von Prüfdaten in dem DRAM-Modul gemäß der vorliegenden Erfindung wiedergibt;
  • 35 ist ein Zeitablaufbild, das einen Prüfdatenleseablauf in dem DRAM-Modul gemäß der vorliegenden Erfindung wiedergibt;
  • 36 ist ein Zeitablaufbild, das einen Prüfdatenvergleichsvorgang bei dem DRAM-Modul gemäß der vorliegenden Erfindung zeigt;
  • 37 ist ein Schaltungsschaubild, das eine Datenverriegelungsschaltung zur Verwendung während eines Test- bzw. Prüfvorganges zeigt;
  • 38 ist eine perspektivische Ansicht, die ein Beispiel eines Speichersystems einschließlich einer Mehrzahl DRAM-Module gemäß der vorliegenden Erfindung zeigt;
  • 39 ist eine perspektivische Ansicht, die ein weiteres Beispiel des Speichersystems einschließlich einer Mehrzahl DRAM-Module gemäß der vorliegenden Erfindung wiedergibt; und
  • 40 ist eine Draufsicht, die ein herkömmliches DRAM-Modul zeigt.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM
  • Das Speichermodul, wie es in 1 gezeigt ist, kann ein Datensignal entsprechend einer Datenbreite einer Mehrzahl DRAM-Chips als Speicherdatenbusbreite in der gleichen Weise wie in dem Speichermodul, das in 40 gezeigt ist, eingeben/ausgeben. Das in 40 gezeigte Speichermodul kann in einem Stapelaufbau, in 1 gezeigt, ausgebildet sein in der Weise, daß es ein Speichersystem einschließlich einer Mehrzahl Speichersubsysteme in dem ganzen Speichersystem bildet und eine Datengeschwindigkeit von 12,8 GBps in jedem Speichersubsystem aufweist und die Speicherkapazität durch Expansion und Reduzieren des Lagerbereiches erhöhen kann.
  • Das gezeigte Speichermodul umfaßt ein Zwischenlagesubstrat 210, einen IO-Chip 211, der auf dem Zwischenlagesubstrat 210 angebracht ist, und acht DRAM-Chips 201, die auf dem IO-Chip 211 gestapelt sind. Im vorliegenden Fall wird auf die ersten bis achten DRAM-Chips in aufwärtiger Richtung von dem DRAM-Chip der untersten Lage benachbart zu dem IO-Chip 211 Bezug genommen. Das hier erwähnte Speichermodul deutet eine Ausbildungseinheit eines Speichersubsystems an, das eine Mehrzahl einzelner DRAM-Körper aufweist, um der Speicherkapazität zu genügen, die von einem Chipsatz (CPU) und der Datengeschwindigkeit (Datenbusbreite (64, 72, 128, 144, 16 für RDRAM) × Übermittlungsgeschwindigkeit) gefordert wird.
  • Als nächstes werden Teile, die das Speichermodul bilden, beschrieben. Jeder DRAM-Chip 201 hat eine Stärke von ungefähr 50 μm, der IO-Chip 211 ist mit den jeweiligen DRAM-Chips 201 mittels Durchgangselektroden 215 verbunden und ein Datensignal wird in bezug auf den IO-Chip 211 über die Durchgangselektroden 215 übermittelt/empfangen. In diesem Fall sind die Durchgangselektroden 215 CHIP-verbindende Elektroden, die sich jeweils zur anderen Fläche von einer Fläche jedes DRAM-Chips 201 erstrecken, und es wird in diesem Beispiel angenommen, daß 72 × 4 (= 288) Durchgangselektroden, die aus Kupfer oder Aluminium ausgebildet sind, angeordnet sind.
  • Weiterhin ist das Zwischenlagesubstrat 210 aus Silicium gebildet, weist BGA-Anschlüsse entsprechend Abständen zum Lagern auf der Platte aller Systemdaten signale, Systemadressignale, Systemsteuersignale und Systemtaktsignale auf, die notwendig sind, um die Funktion des Speichersubsystems eines Kanals zu bilden und umfaßt eine Funktion, die fähig ist, jeden Signal-BGA-Anschluß mit jeder Signalanschlußfläche auf dem IO-Chip, gebildet aus einem Silicium-Chip durch eine Substratverdrahtung und einen Bump, zu verbinden.
  • Darüber hinaus umfaßt der IO-Chip 211 Anschlußflächen und Interface-Schaltungen aller Systemdatensignale, Systemadressignale, Systemsteuersignale und Systemtaktsignale, die notwendig sind, um die Funktion des Speichersubsystems des Kanals auszubilden. Hierbei ist der Kanal eine Einheit aus Daten, die durch den Chip-Set (CPU) verarbeitet werden sollen, und es sind hierbei beispielsweise 64 oder 72 Bits angenommen.
  • Grob genommen umfaßt der IO-Chip 211 eine Funktion des Rekonstituierens eines Signaleingangs von dem Chipsatz, um die DRAM-Chips 201 zu reiben, eine Funktion der Übertragung an die DRAM-Chips 201 von den Anschlüssen der Durchgangselektrode 215, eine Funktion, um das Signal von den DRAM-Chips 201 von dem Anschluß der Durchgangselektrode 215 zu empfangen, und eine Funktion des Rekonstituierens des Datensignals, das von dem DRAM-Chip 201 empfangen wurde, um das Systemdatensignal zu übermitteln.
  • Das gezeigte Speichermodul umfaßt das Zwischenlagesubstrat 210 einschließlich der BGA-Anschlüsse für alle Systemdatensignale, Systemadressignale, Systemsteuersignale und Systemtaktsignale, die notwendig sind, um die Funktion des Speichersubsystems des Kanals zu bilden. Die BGA-Anschlüsse des Zwischenlagesubstrats 210 sind mit einer Anschlußfläche zur Eingabe/Ausgabe und einer Anschlußfläche zur Eingabe jeder Eingangs-/Ausgangsschaltung an dem IO-Chip 211 verbunden. Die Datensignalanschlüsse, die Adressignalanschlüsse und die Steuersignalanschlüsse der Mehrzahl DRAM-Chips 201, die auf dem IO-Chip 211 gestapelt sind, und der IO-Chip 211 sind mittels der Durchgangselektroden 215 verknüpft, und das Datensignal, das Adressignal und das Steuersignal zwischen den Chips werden über die Durchgangselektrode 215 empfangen/übermittelt. Den Anschlußflächen auf dem IO-Chip 211 werden von den BGA-Anschlüssen des Zwischenlagesubstrats 210 eine Stromversorgung und GND zugeführt sowie einer Stromversorgung jedes DRAM-Chips 201 und einem GND-Anschluß über die Durchgangselektrode 215 zugeführt.
  • Hierbei umfaßt DRAM-Chip 201 eine Zahl, die 2n (n ist eine natürliche Zahl von 1 oder mehr)-mal der des Systemdatenbusses beträgt, der Durchgangselektrodendatensignalanschlüsse zum Schreiben und Lesen, oder bidirektionaler Anschlüsse. Auf der anderen Seite umfaßt IO-Chip 211 eine 2n-mal der der Systemdatenbusse betragenden Zahl der Durchgangselektrodendatensignalanschlüsse zum Schreiben und Lesen, oder bidirektionaler Anschlüsse.
  • Es wird zwischen den DRAM-Chips 201 und dem IO-Chip 211, die diesen Aufbau umfassen, eine gemeinsame Datenübertragung über Datenanschlüsse der Durchgangselektroden 215 durchgeführt.
  • In diesem Fall weist der IO-Chip 211 eine serielle/parallele Schaltung auf, die seriell/parallel kontinuierlich 2n Datensignale pro Anschluß, übermittelt über den Systemdatenbus, wandelt, um die Datensignale simultan an die DRAM-Chips 201 zu übermitteln. Weiterhin umfaßt der IO-Chip 211 eine parallele/serielle Schaltung, und er konvertiert parallel/seriell 2n Daten pro Anschluß, die von dem DRAM-Chip 201 übermittelt sind, um kontinuierliche 2n Daten an den Systemdatenbus auszugeben.
  • Weiterhin umfaßt der IO-Chip 211 ein Interface mit einem Systemdatenbus von 64 mBits oder 72 mBits umfassend ein ParitätsBit (m ist eine natürliche Zahl von 1 oder mehr).
  • Der Datensignalanschluß jedes DRAM-Chips 201 ist mit dem des IO-Chips 211 über die Durchgangselektrode 215 verbunden. In diesem Fall wird die Durchgangselektrode 215, die eine Datensignalleitung ist, unter den DRAM-Chips 201 geteilt. Die Adressignalanschlüsse der jeweiligen DRAM-Chips 201 teilen zwischen sich die Durchgangselektrode 215 als Adressensignalleitung und sind mit dem Adressignalanschluß des IO-Chips 211 verbunden. Weiterhin teilen sich die Steuersignalanschlüsse der jeweiligen DRAM-Chips 211 die Durchgangselektrode 215 als Steuersignalleitung und sind mit dem Steuersignalanschluß des IO-Chips 211 verbunden.
  • Es ist zu bemerken, daß in diesem Beispiel nach dem Wiederverdrahten durch ein Waferpackungsverfahren (WPP) die Bumps auf dem IO-Chip 211 ausgebildet werden.
  • Weiterhin kann auch ein SPD in der gleichen Weise wie in 40 in dem Speichermodul angeordnet werden. In diesem Fall schreibt der SPD Informationen wie Speicherkapazität, Bankausbildung (Ausbildung des Speicheradressbereichs) und abgesicherte Operationsgeschwindigkeit des Speichermoduls, und der Chipsatz umfaßt die Funktion der Bezugnahme auf die Information, um automatisch zu einer System-Startzeit die Steuerbedingungen einzustellen. Wenn der SPD-Chip auf einem Laminat der DRAM-Chips 201 angeordnet ist, wird der Eingangs-/Ausgangssignalanschluß des SPD-Chips mit einer SPD-Eingangs-/Ausgangsanschlußfläche an dem IO-Chip 211 über die Durchgangselektrode 215 verbunden. Jeder der DRAM-Chips 201 umfaßt die Durchgangselektrode für das SPD-Eingangs-/Ausgangssignal, das nicht in dem DRAM-Chip 201 verwendet wird.
  • Hierbei haben die das Laminat bildenden DRAM-Chips 201 das gleiche Muster/die gleiche Struktur beim Bilden eines Musters außer dem der Struktur der Durchgangselektrode 215. Da das gleiche Muster auf allen in dieser Weise zu stapelnden DRAM-Chips 201 gebildet wird, wird zuvor eine Sicherungseinrichtung getrennt angeordnet und für jeden der DRAM-Chips 201 so geschnitten, daß das Signal an jeden der DRAM-Chips 201 von dem IO-Chip 211 identifiziert werden kann.
  • Das Speichermodul gemäß einer zweiten Ausführungsform der vorliegenden Erfindung wird unter Bezugnahme auf 2 beschrieben. Jeder in 2 gezeigte DRAM-Chip 201 umfaßt eine Zählerschaltung 300, die ein Vergleichs- oder Kollationssignal erzeugt, mit dem ein Steuersignal oder ein Adressignal, übermittelt von dem IO-Chip 211, verglichen/kollationiert wird, um ein Signal zu erhalten, und es ist in dem IO-Chip 211 eine Chipidentifizierungscode-Erzeugungsschaltung 301 angeordnet.
  • Weiterhin umfassen, wie in 2 gezeigt, die DRAM-Chips 201a und 201c das gleiche Durchgangselektroden-Bildungsmuster 251. Andererseits umfaßt ein DRAM-Chip 201b eine Durchgangselektroden-Bildungsstruktur 252, die von der Durchgangselektroden-Bildungsstruktur 251 der DRAM-Chips 201a und 201c verschieden ist. Der IO-Chip 211 ist mit der Durchgangselektroden-Bildungsstruktur 251 des DRAM-Chips 201a duch Durchgangselektroden 215a verbunden, der DRAM-Chip 201a ist mit 201 durch Durchgangselektroden 215 verbunden, und weiterhin ist der DRAM-Chip 201 mit 201c durch die Durchgangselektroden 215a verbunden. Es sind nur zwei Durchgangselektroden für die gezeigten Durchgangselektroden 215a und 215 gezeigt, aber es können auch zwei oder mehr Elektroden angeordnet werden. Es sei bemerkt, daß die anderen Durchgangselektroden 215 zur Vereinfachung der Zeichnung weggelassen wurden.
  • Insbesondere gibt die Durchgangselektroden-Bildungsstruktur 251 an dem DRAM-Chip 201a von den Durchgangselektroden 215a in bezug auf den Zähler 300 an dem DRAM-Chip 201a ein und gibt einen Ausgang von dem Zähler an die Durchgangselektroden 215 aus. Weiterhin führt die Durchgangselektroden-Bildungsstruktur 252 des DRAM-Chips 201 den Ausgang von dem DRAM-Chip 201a in bezug auf den Zähler 300 an dem DRAM-Chip 201 zu, und der Ausgang von dem Zähler 300 des DRAM-Chips 201 wird an die Durchgangselektroden-Bildungsstruktur 251 des DRAM-Chips 201c einer oberen Lage über die Durchgangselektroden 215a ausgegeben. Bei dieser Ausbildung werden Zählwerte der jeweiligen DRAM-Chips 201a, 201, 201c sukzessive an den DRAM-Chip der oberen Lage ausgegeben.
  • Auf diese Weise umfaßt das gezeigte Speichermodul eine Ausbildung, in der die DRAM-Chips 201, die gemeinsam verschiedene Durchgangselektroden-Bildungsmuster 251 und 252 umfassen, abwechselnd gestapelt sind. Gemäß dieser Ausbildung werden Signale einer Mehrzahl Bits, ausgegeben von dem IO-Chip 211, in den Zähler 300 des DRAM-Chips 201a der untersten Lage eingegeben, wird der Ausgang des Zählers 300 dem Zähler 300 der nächsten Lage zugeführt und werden die inkrementierten Signale nacheinander dem DRAM-Chip der obersten Lage übermittelt. Bei dieser Ausbildung kann man verschiedene Zählerausgangswerte in den jeweiligen DRAM-Chips erhalten, und demgemäß ist jeder DRAM-Chip 201 in der Lage, das Kollationierungssignal, das den Zählerausgangswert im Inneren benutzt, zu erzeugen, um das Steuersignal und das Adressignal in bezug auf jeden DRAM-Chip 201 zu identifizieren.
  • Die die oben beschriebenen zwei Arten Durchgangselektroden-Bildungsstrukturen 251 und 252 umfassenden DRAM-Chips 201 können leicht hergestellt werden, wenn der Eingang/Ausgang des Zählers nur durch zwei Arten Maskenmuster zur Durchgangselektroden-Bildungszeit ersetzt wird.
  • In 3 sind, wie in 2 gezeigt, acht DRAM-Chips 201 (DRAM-1 bis DRAM-8) auf dem einzelnen IO-Chip 211 angeordnet. 4 zeigt noch konkreter die Bildung eines Teils des in 3 gezeigten IO-Chips.
  • Unter Bezugnahme auf 3 schließt der IO-Chip 211 eine Eingangs-/Ausgangsschaltung 111, eine Eingangsschaltung 112, eine innere Steuerschaltung 113, einen DLL 114 und einen Abschnitt 115 zum Erzeugen des Zählerstartwertes zum Übertragen/Empfangen verschiedener Signale in bezug auf das Zwischenlagesubstrat (nicht gezeigt) ein. Weiterhin umfaßt der Chip eine Datensteuerschaltung, eine Schaltung zur seriellen/parallelen Umwandlung, eine Schaltung zur parallelen/seriellen Umschaltung, eine Adressensteuerschaltung und eine Bankauswahl-Signalerzeugungsschaltung auf. 3 zeigt eine Kombination der Datensteuerschaltung, der seriellen/parallelen Konversionsschaltung und der parallelen/seriellen Konversionsschaltung durch Bezugszeichen 116 sowie eine Kombination der Adressensteuerschaltung und der Bankauswahl-Signalerzeugungsschaltung durch Bezugszeichen 117 auf. In 4 sind die Adressensteuerschaltung und die Bankauswahl-Signalerzeugungsschaltung mit Bezugszeichen 117a bzw. 117 bezeichnet.
  • Wie in 3 gezeigt, werden die Systemtaktsignale CK, /CK, Systemadressignale A0 bis Ai und die Systembankadressignale BA0 bis BA2 zusammen mit Steuersignalen wie /RAS, /CAS, /WE, /CS und Strobe-Signal/Ausblendsignal DQS an den IO-Chip 211 von dem (nicht gezeigten) Chipsatz, der eine Speichersteuerung ist, zugeführt. Weiterhin werden Datensignale DQ0 bis DQ63 und DM0 bis DM7 zwischen dem Chipsatz und dem IO-Chip 211 übertragen/empfangen. Eine herkömmliche Schaltung kann als Datensteuerschaltung und seriell-parallele/parallel-serielle Konversionsschaltung 116, in 3 gezeigt, benutzt werden. Obwohl nicht im Detail beschrieben, werden hier interne Datensignale IDQ0 bis 255, IDM0 bis 31 zwischen der Schaltung 116 und jedem DRAM-Chip 201 übermittelt/empfangen. Es sei bemerkt, daß in der Ausführungsform der vorliegenden Erfindung der DLL 114 nur in dem IO-Chip und nicht in jedem DRAM-Chip 201 angeordnet ist.
  • Systemadressignale A0 bis Ai und Systembankadressignale BA0 bis BA2 werden der Schaltung 117 des in 3 gezeigten IO-Chips 211 zugeführt, und die Schaltung ist mit dem Zählerstartwert-Erzeugungsabschnitt 115 verbunden. Weiterhin liefert der Zählerstartwerterzeugungsabschnitt 115 Drei-Bit-Zählsignale S0 bis S2 an die Zählerschaltung des DRAM-Chips 201 (DRAM-1) der untersten Lage.
  • 4 zeigt die interne Steuerschaltung 113, den Zählerstartwerterzeugungsabschnitt 115, die Adressteuerschaltung 117a und den Bankauswahlsignal-Erzeugungsschaltkreis 117b in dem IO-Chip 211. Unter den Schaltkreisen gibt der interne Steuerabschnitt 113 ein Initialisierungssignal RE aus. Dieses Initialisierungssignal RE weist üblicherweise ein hohes Niveau auf und ist allgemein ein Impulssignal, das zu einer Initialisierungszeit des DRAM-Chips 201 an dem Modul, wie er in dem System ausgeführt ist, ein niedriges Niveau hat.
  • In dem in 3 gezeigten Speichermodul können auch vier DRAM-Chips 201 auf dem einzelnen IO-Chip 211, wie in 7 gezeigt, gestapelt werden, und acht DRAM-Chips 201 können ebenfalls auf dem einzelnen IO-Chip 211, wie in 8 gezeigt, gestapelt werden. Wie in 7 als auch 8 durch schräge (Schraffur-) Linien gezeigt, wird nur ein DRAM-Chip aus den td DRAM-Chips 201 ausgewählt. Auf diese Weise kann für das Speichermodul gemäß der vorliegenden Erfindung die Zahl der auf dem IO-Chip 211 gestapelten DRAM-Chips 201 geändert werden, und daher muß der IO-Chip 211 in der Lage sein, die Zahl der gestapelten DRAM-Chips 201 zu beurteilen.
  • In dem in 7 und 8 gezeigten Beispiel bilden die jeweiligen DRAM-Chips 201 eine einzelne Bank, und weiter umfaßt jeder DRAM-Chip 201 ×256 Datenanschlüsse. Andererseits umfaßt der IO-Chip 211 ×64 Systemdatenleitungen. Daher haben die Datenanschlüsse des DRAM-Chips und die Systemdatenleitungen des IO-Chips 211 ein Verhältnis von 4:1. Deshalb ist bei dieser Ausbildung die Ausgangsarbeitsfrequenz des DRAM-Chips 201 auf 1/4 reduziert, und auch die Prüfung (das Testen) bei einem Waferzustand ist einfach. Ein Lese-/Schreibzugriff in bezug auf den Speichermodul wird in bezug auf einen DRAM-Chip 201 durchgeführt.
  • Unter Bezugnahme auf 9 ist eine Bankausbildung jedes der in 7 und 8 gezeigten DRAM-Chips 201 gezeigt. Der in 9 gezeigte DRAM-Chip 201 umfaßt eine Kapazität von 512 MBit und schließt eine Einzelbankausbildung in der gleichen Weise wie in dem bestehenden 502 MBit DDRII DRAM ein. Der gezeigte DRAM-Chip 201 wird in vier MBit-Zellenanordnungen geteilt, und der Bereich der gegenseitigen Verbindung und die Testanschlussfläche sind in einem mittleren Abschnitt angeordnet. Wenn die Adresse des DRAM-Chips bestimmt ist, werden zwei Bereiche in jedem Zellenanordnungsbereich aktiviert, und es ist möglich, Datensignale von 256 Bits insgesamt zu lesen oder zu schreiben, nämlich 64 Bits von jeder Anordnung. Hierbei bedeutet aktivierter Zustand einen Zustand, in dem der Abtastverstärker bedienbar bzw. betätigbar ist, und auf eine Dateneinheit wird in diesem Zustand als Seite Bezug genommen. Deshalb hat der gezeigte DRAM-Chip 201 eine Seite von kBytes.
  • Der Betrieb des in 3 bis 6 gezeigten Speichermoduls wird in der Annahme der in 7 bis 9 gezeigten Ausbildung beschrieben. Wie ebenfalls aus 3 erkennbar, werden zusätzlich zu den Systemadressignalen A0 bis Ai die Systembankadressensignale BA0 bis BA2 des Systems der Adressensteuerschaltung 117a des in 4 gezeigten IO-Chips 211 zugeführt.
  • Bei diesem Zustand beurteilt die in 4 gezeigte Adressensteuerschaltung 117a die Bank des Ziel-DRAM-Chips 201 aus den Bankadressensignalen BA0 bis BA2, hierbei eine gestapelte Position zum Ausgeben der Position an die Bankauswahl-Signalerzeugungsschaltung 117.
  • Es wird ein Laminatzahl-Erkennungssignal an die Bankauswahlsignal-Erzeugungsschaltung 117 über die Laminatzahl-Erkennungssignalleitungen C8R, C4R zugeführt.
  • Bei diesem Beispiel werden, wie in 8 gezeigt, bei gestapelten 8 DRAM-Chips 201 beide Laminatzahl-Erkennungssignalleitungen C8R, C4R hoch. Demgemäß werden die von der Bankauswahlsignal-Erzeugungsschaltung 117 des IO-Chips 211 erzeugten Bankauswahlsignale BA0N/T bis BA2N/T sämtlich freigegeben, und das Speichermodul nimmt Bankadressensignale BA0, 1, 2 des Systems auf, um in einer Acht-Bankausbildung zu arbeiten.
  • Auf der anderen Seite ist, wenn vier Lagen DRAM-Chips 201 wie in 7 gezeigt gestapelt sind, die Laminatzahl-Erkennungssignalleitung C8R niedrig, und C4R ist hoch, und die von der Bankauswahl-Signalerzeugungsschaltung 117b des IO-Chips 211 erzeugten Bankauswahlsignale BA0N/T bis BA1N/T werden freigegeben, und BA2N/T ist auf hohem Niveau festgesetzt. Demgemäß nimmt das Speichermodul die Bankadressignale BA0, 1 des Systems auf, um in einer Vier-Bankausbildung zu arbeiten.
  • Die in 4 gezeigte interne Steuerschaltung 113 erzeugt das Initialisierungssignal RE, das üblicherweise ein hohes Niveau hat, und wendet sich an ein Impulssignal, das ein niedriges Niveau zu einer Initialisierungszeit des DRAM-Chips 201 an dem Modul aufweist. Das Inititalisierungssignal RE initialisiert die Niveaus auf den Laminatzahlerkennungssignalleitungen, die mit den Laminatzahlerkennungssignalleitungen (C4R bzw. C8R) verbunden sind. Bei Initialisierung durch das Initialisierungssignal RE haben die Zustände der Laminatzahlerkennungssignalleitungen (C4R, C8R) Niveaus entsprechend der Zahl der DRAM-Chips 201, die wie oben beschrieben zu stapeln sind.
  • Darüber hinaus gibt der Zählerstartwerterzeugungsabschnitt 115 der 4 die Zählsignale S0 bis S2 von drei Bits aus. In diesem Beispiel werden die Zählsignale S0 bis S2 als 111 angenommen. Demgemäß inkrementiert die Zählerschaltung 300 des DRAM-Chips 201 der untersten Lage nur 1 und gibt 000 aus. In der Folge inkrementiert die Zählerschaltung 300 des DRAM-Chips 201 jeder Lage in ähnlicher Weise nur 1 und sendet den Zählwert sukzessive an die obere Lage.
  • Im Ergebnis wird, wenn die DRAM-Chips 201 gestapelt sind, die Laminatzahlerkennungssignalleitung C4R durch einen Ausgang von dem vierten DRAM-Chip 201 aus der unteren Lage hoch. Da der achte DRAM-Chip 201 der unteren Lage nicht gestapelt ist, bleibt die Laminatzahlerkennungssignalleitung C8R niedrig. Wenn acht Lagen DRAM-Chips 201 gestapelt sind, wird die Laminatzahlerkennungssignalleitung C4R durch den Ausgang vom vierten DRAM-Chip 201 der unteren Lage hoch, und die Laminatzahlerkennungssignalleitung C8R wird durch den Ausgang von dem achten DRAM-Chip 201 der unteren Lage hoch. Folglich kann die Laminatzahl der DRAM-Chips 201 erkannt werden.
  • Als nächstes umfaßt der in 5 gezeigte DRAM-Chip 201 einen DRAM-Chip-Auswahlschaltungsblock 150 einschließlich der Zählerschaltung 300, die mit dem Zählerstartwert-Erzeugungsabschnitt 115 des IO-Chips 211 verbunden ist. Der gezeigte DRAM-Chip 201 umfaßt eine Steuerschaltung 171, einen Adressenpuffer 172 und einen Datenpuffer 173 zusätzlich zu einer Speicherzellenanordnung 170, die einen Spaltendekodierer, einen Leseverstärker, ein Datenverstärker und einen Reihendekodierer umfaßt.
  • Weiterhin ist der gezeigte DRAM-Chip 201 dadurch gekennzeichnet, daß eine Anschlußfläche für das Prüfen/Testen 175 und eine Test-/Prüfschaltung 176 auf dem DRAM-Chip 201 angebracht sind, wobei beachtet wird, daß nicht jeder DRAM-Chip 201 in gestapeltem Verhältnis des gezeigten DRAM-Chips 201 getestet werden kann.
  • Hierbei werden, wobei auch auf 6 Bezug genommen wird, die oben beschriebenen Zählsignale S0 bis S2 als Zähleingangssignale S0_in bis S2_in der Zählerschaltung 300 des DRAM-Chip-Auswahlschaltungsblocks 150 zugeführt, und der nur um eins inkrementierte Zählwert wird als Zählerausgang S0_aus bis S2_aus an den DRAM-Chip 201 der oberen Lage ausgesandt.
  • Weiterhin erzeugt der gezeigte Zählerschaltkreis 300 die Kollationierungssignale (S0T/N bis S2T/N) in Reaktion auf die Zählerausgänge S0_aus bis S2_aus und gibt die Signale an eine in-DRAM-Verriegelungssignalerzeugungsschaltung 151 aus. Die in-DRAM-Verriegelungssignalerzeugungsschaltung 151 kollationiert die Kollationssignale (S0T/N bis S2T/N), die von der Zählerschaltung 300 mit den Bankauswahlsignalen (BA0T/N bis BA2T/N), von der Bankauswahlsignalerzeugungsschaltung 117b des IO-Chips 211 übermittelt, angelegt werden, um im Falle der Übereinstimmung ein in-DRAM-Verriegelungssignal in dem DRAM-Chip zu erzeugen. Es sei bemerkt, daß, wie in 3 gezeigt, ein Verriegelungssignal LAT der gezeigten in-DRAM-Verriegelungssignalerzeugungsschaltung 151 von der internen Steuerschaltung 113 in dem IO-Chip 211 zugeführt wird.
  • Die in-DRAM-Verriegelungssignale werden der Steuerschaltung 171, dem Adressenpuffer 172 und dem Datenpuffer 173 der 5 angelegt, und es werden Datensignale von 256 Bits aus der Speicherzellenanordnung 170 ausgelesen, oder es wird ein Schreibzustand im Hinblick auf die Speicherzellenanordnung 170 erzielt.
  • Es sei bemerkt, daß, wenn der in 6 gezeigte Zählerschaltkreis 300 vier-Lagen-Strukturen und acht-Lagen-Strukturen hat, Positionssteuersignale C4 und C8 an C4R, C8R über eine Logikschaltung ausgegeben werden, um den DRAM-Chip 201, der in einer obersten Lage positioniert ist, zu identifizieren.
  • Jeder DRAM-Chip 201, der diesen Aufbau aufweist, empfängt die Bankauswahlsignale (BA0T/N bis BA2T/N), die logisch durch den IO-Chip 211 erzeugt werden, um wahlweise durch die Operation des DRAM-Chip-Auswahlschaltungsblocks 150 zu arbeiten.
  • Weiterhin wird, wie in 5 gezeigt, das in-DRAM-Verriegelungssignal in die Steuerschaltung 171 in dem DRAM-Chip eingegeben, das Steuersignal des DRAM-Chips 201 in Reaktion auf das Befehlssignal erzeugt und in den Adressenpuffer 172 und den Datenpuffer 173 eingegeben, und das von dem IO-Chip 211 übermittelte Datensignal kann in den DRAM-Chip 201 übernommen werden.
  • Darüber hinaus ist erkennbar, daß die Zahl gestapelter DRAM-Chips durch die Niveaus der Laminatzahlerkennungssignalleitungen C4R, C8R erkannt wird, um das Logikniveau des Steuersignals oder des Adressignals den jeweiligen DRAM-Chips zuzuweisen.
  • Weiterhin ist die gezeigte Testschaltung 176 mit der Steuerschaltung 171, dem Adressenpuffer 172 und dem Datenpuffer 173 verbunden, werden Verriegelungssinale für das Prüfen an diese Schaltung 171 und die Puffer 172, 173 ausgegeben, und es werden ebenfalls ein Testbefehlssignal, ein Testadressensignal und Testdatensignal ausgegeben. Dementsprechend können die gestapelten DRAM-Chips 201 einzeln geprüft werden.
  • Unter Bezugnahme auf 10 sind die Werte der Zähleingangssignale S0_in bis S2_in, die Ausgangssignale S0_aus bis S2_aus, das Kollationssignal s (S0T/N bis S2T/N) und die Positionssteuersignale C4 und C8 in dem DRAM-Chip-Auswahlschaltungsblock 150, wie in 6 gezeigt, in der Reihenfolge von der ersten Lage, bei der es sich um die unterste Lage handelt, zur achten Lage gezeigt.
  • In dem in 6 gezeigten DRAM-Chip 201 ist der Zählerschaltkreis 300 in dem Auswahlschaltungsblock 150 angeordnet, und die Kollationssignale (S0T/N bis S2T/N) in dem DRAM-Chip 201 werden durch diesen Zählerschaltkreis 300 erzeugt. Auf diese Weise müssen bei dem den Zählerschaltkreis 300 verwendenden Aufbau, wie unter Bezugnahme auf 2 beschrieben, die zueinander verschiedenen Durchgangselektrodenbildungsmuster 251 und 252 in dem DRAM-Chip 201 gebildet werden.
  • Ein in 11 gezeigter DRAM-Chip-Auswahlschaltungsblock 150a umfaßt einen Aufbau, in dem alle Muster der gestapelten DRAM-Chips 201 die gleichen sind, und die Kollationssignale (S0T/N bis S2T/N) können in Übereinstimmung mit den Stapelpositionen der gestapelten DRAM-Chips 201 erzeugt werden. Insbesondere umfaßt der gezeigte DRAM-Chip-Auswahlschaltungsblock 150a eine Sicherungsschaltung 180, die das Initialisierungssignal RE empfängt, um anstelle der Zählerschaltung 300 (6) zu arbeiten. Hierbei sind drei Sicherungsschaltungen 180 bei Betrachtung eines Falles, in dem acht DRAM-Chips 201 gestapelt sind, angeordnet.
  • Wie aus der Zeichnung erkennbar, umfaßt jede Sicherungsschaltung 180 einen Aufbau, in dem eine Sicherungseinrichtung 181 zwischen den Drains des N-Kanal-MOS und des P-Kanal-MOS angeordnet ist, und ein Paar Inverterschaltungen ist an einem Ende der Sicherungseinrichtung 181 angeordnet, und es werden der in-DRAM-Verriegelungssignalerzeugungsschaltung 151 die Ausgänge der entgegengesetzten Enden des Paares Inverterschaltungen angelegt. Die Sicherungseinrichtung 181 ist entsprechend der Stapelposition des DRAM-Chips 201 geschnitten, und das Kollationssignal kann in der gleichen Weise wie in 6 erzeugt werden.
  • Gemäß dieser Struktur muß das Muster des DRAM-Chips 201 nicht notwendigerweise für jede Schicht gewechselt werden, sondern die DRAM-Chips 201 der Sicherungseinrichtung 181, die verschiedene Schnittstellen haben, müssen in Übereinstimmung mit der Laminatzahl hergestellt werden.
  • Es sei bemerkt, daß der gezeigte DRAM-Chip 201 das Niveau der Laminatzahlerkennungssignalleitung (C4R, C8R), geteilt zwischen jedem DRAM-Chip 201 und dem IO-Chip 211, durch die Durchgangselektrode in Reaktion auf das Kollationssignal ändert, und demgemäß kann der DRAM-Chip der obersten Schicht identifiziert werden.
  • Ein weiteres Beispiel eines Verfahrens des Auswählens des DRAM-Chips gemäß der vorliegenden Erfindung wird unter Bezugnahme auf 12 bis 14 beschrieben. Das in 12 gezeigte Speichermodul ist von dem in 3 gezeigten Speichermodul dadurch verschieden, daß das Modul den IO-Chip 211 und acht DRAM-Chips 201 umfaßt und das Chipauswahlsignale CSEL 1 bis 8 entsprechend den DRAM-Chips 201 an die DRAM-Chips 201 von der internen Steuerschaltung 113 durch acht Durchgangselektrodenanschlüsse ausgegeben werden. Deshalb unterscheidet sich das Speichermodul von dem der 3 dadurch, daß die Systemadressignale A0 bis Ai und die Systembankadressignale BA0 bis 2 der Adressteuerschaltung 117a zugeführt werden und daß keine Bankauswahlsignalerzeugungsschaltung 117b (3) angeordnet ist.
  • Die Adressteuerschaltung 117a des in 13 gezeigten IO-Chips 211 erzeugt von den Systembankadressensignalen BA0 bis 2 ein internes Bankadressensignal und gibt das Signal an eine interne Steuerschaltung 113a aus. Die interne Steuerschaltung 113a erzeugt die Chipauswahlsignale CSEL 1 bis 8 von dem internen Bankadressensignal in Übereinstimmung mit den Stapelpositionen der gestapelten DRAM-Chips 201. Aus acht Anschlüssen wird irgendein Durchgangselektrodenanschluß ausgewählt, um die Chipauswahlsignale CSEL 1 bis 8 an den Durchgangselektrodenanschluß auszugeben. Da der Zählerstartwerterzeugungsabschnitt 115 und die Laminatzahlerkennungssignal leitungen C4R, C8R unter Bezugnahme auf 4 bereits beschrieben wurden, brauchen sie hier nicht im Detail beschrieben zu werden.
  • Unter Bezugnahme auf 14 ist der DRAM-Chip-Auswahlschaltungsblock 150 gezeigt, der die Chipauswahlsignale CSEL 1 bis 8 und Zählsignale S0 bis S2, ausgegeben von 13, empfängt, um zu arbeiten. Der in 14 gezeigte DRAM-Chip-Auswahlschaltungsblock 150 empfängt die Zählsignale S0 bis S2 als Zähleingangssignale S0_in bis S2_in, um die Zählerausgangssignale S0_aus bis S2_aus auszugeben, sowie die der Laminatzahl der DRAM-Chips 201 entsprechende Zahl von Ausgangsanschlüssen B1 bis B8.
  • In diesem Beispiel wählt der Zählerschaltkreis 300 einen der Anschlüsse b1 bis 8 entsprechend dem Zählwert aus, um das Signal an die in-DRAM-Verriegelungssignalerzeugungsschaltung 151 auszugeben. In diesem Fall zeigt für die Ausgangsanschlüsse B1 bis B8 nur der der Lagenzahl des DRAM-Chips 201 entsprechende Anschluß das hohe Niveau an, und die anderen Anschlüsse zeigen niedriges Niveau an.
  • Die Chipauswahlsignale CSEL 1 bis 8, von denen ein beliebiges ein hohes Niveau einnimmt, werden der gezeigten in-DRAM-Chip-Verriegelungssignalerzeugungsschaltung 151 durch die Durchgangselektroden zugeführt. Deshalb gibt die in-DRAM-Verriegelungssignalerzeugungsschaltung 151 des DRAM-Chips 211 der Stapelposition (Lagenzahl) das in-DRAM-Verriegelungssignal aus, und nur das Signal von der ausgewählten Durchgangselektrode wird in den DRAM-Chip 201 aufgenommen.
  • Hier ist nur ein Beispiel gezeigt, in dem das in-DRAM-Verriegelungssignal von dem Chipauswahlsignal CSEL erzeugt und eine Operation in der gleichen Weise wie in dem oben beschriebenen Verfahren durchgeführt wird, aber das Verfahren des vorliegenden Systems kann auch Mittel zum Empfangen/Übermitteln der Signale des IO-Chips 211 und der einzelnen DRAM-Chips 201 umfassen.
  • Zu 14 wurde der DRAM-Chip-Auswahlschaltungsblock 150 beschrieben, der die Stapelpositon identifiziert, um das in-DRAM-Verriegelungssignal unter Verwendung des Steuerschaltkreises 300 auszugeben, aber statt des Zählerschaltkreises 300 kann die Sicherungsschaltung 180 auch in Übereinstimmung mit den jeweiligen Chipauswahlsignalen CSEL 1 bis 8 in der gleichen Weise wie in 11 angeordnet sein.
  • Als Modifikation der 14 wird nun unter Bezugnahme auf 15 ein Beispiel gezeigt, in dem Sicherungsschaltungen 180 nach Zahl entsprechend der Laminatzahl der DRAM-Chips 201 angeordnet sind. Ein gezeigter DRAM-Chip-Auswahlschaltungsblock 150 umfaßt acht Sicherungsschaltungen 180, die mit einem Initialisierungssignal RE-Anschluß verbunden sind, und Ausgangsanschlüsse der Sicherungsschaltungen 180 sind mit NAND-Gates, die entsprechend den Chipauswahlsignalen CSEL 1 bis 8 angeordnet sind, verbunden. Da der Aufbau der Sicherungsschaltung 180 ähnlich der der 11 ist, wird eine Beschreibung fortgelassen, doch es kann die Sicherungseinrichtung 181 jeder Sicherungsschaltung 180 geschnitten werden, um die Signale entsprechend B1 bis B8 zu erzeugen.
  • Unter Bezugnahme auf 16 ist das Speichermodul gemäß einer dritten Ausführungsform der vorliegenden Erfindung gezeigt. Das Speichermodul kann eine Speicherkapazität gleich der eines herkömmlichen 2-Rank-Speichermoduls aufweisen. Für das gezeigte Speichermodul ist ein Aufbau gezeigt, der für einen Fall geeignet ist, in dem zwei DRAM-Chips gleichzeitig Gegenstand des Zugriffs sind.
  • Insbesondere sind für das Speichermodul zwei auf dem Zwischenlagesubstrat (nicht gezeigt) angebrachte IO-Chips 211a und 211b und vier Lagen DRAM-Chips 201a, 201b auf den IO-Chips 211a, 211b gestapelt, und auf die DRAM-Chips 201a, 201b auf den jeweiligen IO-Chips 211a und 211b wird gleichzeitig einzeln zugegriffen, um einen 2-Rank-Speichermodul zu bilden. In diesem Fall werden die Datensignale von ×256 Bits zwischen den gleichzeitig zugegriffenen DRAM-Chips 201a, 201b und den IO-Chips 211a und 211b übermittelt/empfangen, und die Systemdatensignale von ×32Bits werden zwischen den entsprechenden IO-Chips 211a und 211b und dem Chipsatz übermittelt/ empfangen. In der Zeichnung bilden ein Paar DRAM-Chips 201a, 201b, die gleichzeitige Zugriffsobjekte sind, die gleichen Banken 0 bis 3.
  • Auf der anderen Seite werden das Systemadressensignal, der Befehl und das Taktsignal den zwei IO-Chips 211a und 211b gemeinsam zugeführt. Weiterhin sind die jeweiligen IO-Chips 211a und 211b mit der Hälfte der Systemdatensignal-BGA-Anschlüsse auf dem Zwischenlagesubstrat verbunden, und die Anschlüsse für die Signale außer dem Datensignal verwenden einen Aufbau, der von beiden IO-Chips 211a und 211b geteilt wird. Wenn die IO-Chips 211a und 211b mit der Hälfte der Systemdatensignal-BGA-Anschlüsse an dem Zwischenlagesubstrat verbunden sind, kann eine Verschlechterung der Übertragungseigenschaften von Signalen durch einen Anstieg an Eingangskapazität verringert werden.
  • Unter Bezugnahme auf 17 und als Abwandlung des in 16 gezeigten Speichermoduls ist ein Speichermodul gezeigt, in dem acht DRAM-Chips 201a, 201b auf zwei IO-Chips 211a und 211b gestapelt sind, und in dieser Beziehnung werden die DRAM-Chips 201a, 201b von Banken 0 bis 7 auf den jeweiligen IO-Chips 211a und 211b bis zur achten Lage, die die oberste Lage ist, von der ersten Lage her, die die unterste Lage ist, gestapelt.
  • Ebenfalls in diesem Beispiel sind zwei IO-Chips 211a und 211b mit einer Hälfte der Systemdatensignal-BGA-Anschlüsse auf dem Zwischenlagesubstrat verbunden und teilen miteinander die BGA-Anschlüsse für die Adressen, Befehle und Takte außer den Daten.
  • Es wurde bestätigt, daß, wenn zwei IO-Chips 211a und 211b auf dem Zwischenlagesubstrat auf diese Weise angebracht werden, die Verdrahtungslänge zu den Anschlußflächen auf den IO-Chips 211a und 211b von den BGA-Anschlüssen der Datensignale auf dem Zwischenlagesubstrat verringert werden kann.
  • In dem in 16 und 17 gezeigten Beispiel haben die DRAM-Chips 201a, 201b ×256 Datenanschlüsse, gibt es Eingaben/Ausgaben in bezug auf ×32 Datenleitungen des Systems in der seriellen Konversionsschaltung der IO-Chips 211a und 211b und haben deshalb die Datenanschlüsse der DRAM-Chips 201a, 201b und die Datenleitung des Systems einen Aufbau von 8:1, und der Aufbau kann mit einer höheren Operationsfrequenz zurechtkommen.
  • Zusätzlich zu der oben beschriebenen Ausführungsform kann jeder DRAM-Chip 201 auch in einem 2-Bank-Aufbau ausgebildet sein.
  • Unter Bezugnahme auf 18 ist ein Beispiel gezeigt, in dem ein 512 MBit-DRAM-Chip 201 in dem 2-Bank-Aufbau umfassend 256 MBit-Bänke A und B ausgebildet ist. Bei diesem 2-Bank-Aufbau wird nur die Hälfte des Inneren des DRAM-Chips 201 aktiviert, und 256 Bit Datensignale können aus der aktivierten Bank A ausgelesen werden. Wenn jeder DRAM-Chip 201 in der 2-Bank-Ausbildung gebildet ist, wird eine aktivierte Seitengröße nur halb so groß wie bei Vergleich mit 9, und die Seitengröße beträgt in 18 4 kByte.
  • Auf 19 Bezug nehmend umfaßt der Speichermodul gemäß einer vierten Ausführungsform der vorliegenden Erfindung einen Aufbau, in dem die DRAM-Chips, die jeweils den 2-Bank-Aufbau haben, gestapelt sind. Das gezeigte Beispiel hat einen Aufbau, bei dem zwei IO-Chips 211a und 211b auf dem Zwischenlagesubstrat 210 (nicht gezeigt) angeordnet und zwei DRAM-Chips 201a und 201b auf den zwei IO-Chips 211a und 211b gestapelt sind. Jeder der DRAM-Chips 201a, 201b, die auf den IO-Chips 211a und 211b gestapelt sind, hat die in 19 gezeigte 2-Bank-Ausbildung.
  • Unter den gezeigten DRAM-Chips 201a, 201b sind Banken 0, 2 den DRAM-Chips 201a, 201b in aller nächster Nähe der IO-Chips 211a und 211b, d.h. in der untersten Schicht, zugeordnet. Andererseits sind die Banken 1, 3 den Oberlagen-DRAM-Chips 201a, 201b zugeordnet.
  • Hierbei sind die jeweiligen IO-Chips 211a und 211b mit 1/2 der Systemdatensignal-BGA-Anschlüsse verbunden und teilen die BGA-Anschlüsse für die Adresse, den Befehl und den Takt außer den Daten.
  • Gemäß diesem Aufbau kann ein Freiheitsgrad der Ausbildung der Speicherkapazität ohne Zunahme der Anschlußkapazität des Datensignals verbessert werden, und es können durch Reduktion der Verdrahtungslänge an dem Zwischenlagesubstrat die Eigenschaften verbessert werden.
  • Unter Bezugnahme auf 20 ist als Modifikation des in 19 gezeigten Speichermoduls ein Beispiel gezeigt, in dem vier DRAM-Chips 201a, 201b, die jeweils den 2-Bank-Aufbau haben, auf zwei IO-Chips 211a und 211b gestapelt sind. In diesem Fall sind die Banken (0, 4), (1, 5), (2, 6), (3, 7) den vier DRAM-Chips 211a, 201b zur obersten Lage von der untersten Lage her zugeordnet, und ×128 Datensignale werden zwischen den entsprechenden Banken und den IO-Chips 211a und 211b übermittelt/empfangen. Andererseits werden ×32 Systemdatensignale zwischen den jeweiligen IO-Chips 211a und 211b und dem Chipset übermittelt/empfangen.
  • Auf 21 Bezug nehmend ist eine weitere Modifikation des in 19 gezeigten Speichermoduls gezeigt. Wie aus der Zeichnung hervorgeht, ist das Modul ähnlich jenen der 19 und 20, außer daß acht DRAM-Chips 201a, 201b, die jeweils den 2-Bank-Aufbau haben, auf zwei IO-Chips 211a und 211b gestapelt sind.
  • Wie in 19 bis 21 gezeigt, kann, wenn die jeweiligen DRAM-Chips 201a, 201b aus einer Mehrzahl Banken ausgebildet sind, ein Speichermodul gänzlich so aufgebaut sein, daß es eine Bankzahl gleich einer DRAM-Chipzahl × (Bankzahl im DRAM-Chip) aufweist. In diesem Fall trägt die Seitengröße zu einem Zeitpunkt, wenn das Innere des DRAM-Chips 201a oder 201b als Mehrzahl Banken (n Banken) betrieben wird, 1/n. Darüber hinaus ist es auch möglich, auszuwählen, ob das innere des DRAM-Chips 201a, 201b als Mehrzahl Banken (n Banken) durch das BGA-Anschlußniveau betrieben werden soll oder nicht.
  • Unter Bezugnahme auf 22 bis 24 werden konkrete Schaltungsausbildungen der Speichermodule, die in 19 bis 21 gezeigt sind, beschrieben. Steuersignale MIO, MB zum Steuern der jeweiligen DRAM-Chips 201a, 201b, die jeweils eine 2-Bank-Ausbildung haben, werden jedem in 22 gezeigten IO-Chip 211 zugeführt, und die Steuersignale MIO, MB werden der internen Steuerschaltung 113 des IO-Chips 211 zugeführt. Hierbei ist das Signal MB ein Bankmodussignal, das anzeigt, ob eine Mehrzahl DRAM-Chips 201a, 201b in dem Speichermodul in dem 2-Bank-Aufbau ausgebildet ist oder nicht, und das Steuersignal MIO ist ein Signal zum Auswählen des IO-Chips 211a, 211b.
  • Eine interne Steuerschaltung 113a empfängt das Steuersignal MIO, MB um zu arbeiten, und steuert die Adressensteuerschaltung, die Bankauswahlsignalsteuerschaltung 117. Die gezeigte interne Steuerschaltung 113a ist ähnlich der in 3 gezeigten internen Steuerschaltung 113 insoweit, daß das Steuersignal und das Verriegelungssignal LAT erzeugt werden. Die Adressteuerschaltung, die Bankauswahlsignalsteuerschaltung 117 erzeugt ein Bankauswahlsignal BSELT/N, wie später zu beschreiben sein wird.
  • Der in 22 gezeigte IO-Chip 211 wird unter Bezugnahme auf 23 konkret beschrieben. Die Adressdatensteuerschaltung 117a, die die Systembankadressignale BA0 bis BA3 empfängt, um einzeln zu arbeiten, gibt interne Bankauswahlsignale (BA0T/NP bis BA3T/NP) an die Bankauswahlsignalerzeugungsschaltung 117b ab.
  • Andererseits empfängt die interne Steuerschaltung 113 einen Bankmodus MB, um ein internes Bankmodussignal MBS auszugeben, das die Bankausbildung des DRAM-Chips 210 einstellt, und gibt weiter ein Steuersignal MIOS aus, das die Ausbildungen der IO-Chips 211a, 211b einstellt. Es ist zu bemerken, daß das interene Bankmodussignal MBS ein Signal ist, das bestimmt, ob das Innere des DRAMs in der 2-Bank-Ausbildung ausgebildet ist oder nicht. Dies bedeutet, daß das gezeigte Speichermodul selektiv in zwei Bänken oder in einer einzelnen Bank betrieben werden kann.
  • Die in 23 gezeigte Bankauswahlsignalerzeugungsschaltung 117b berechnet die internen Bankauswahlsignale (BA0T/NP bis BA3T/NP) und die Signale auf der Laminatzahlerkennungsschaltung (C4R, C8R) logisch, um die Bankauswahlsignale (BA0T/N bis BA2T/N) zum Auswählen der Bank auf dem IO-Chip 211a oder 211b auszugeben. Auf der anderen Seite bestimmen die Bankkonstitutionsauswahlsignale BSELT, BSELN die Bankkonstitutionen in den jeweiligen DRAM-Chips 201a, 201b.
  • Unter Bezugnahme auf 24 haben die jeweiligen DRAM-Chips 201 (angefügte Buchstaben sind weggelassen}, die auf den in 23 gezeigten IO-Chips 211a, 211b gestapelt sind, eine Speicherzellenanordnung 1 (Bank A) und eine Speicherzellenanordnung 2 (Bank B), und diese Banken A, B arbeiten selektiv in einer Einzelbank oder 2-Bank-Ausbildung in Reaktion auf das interne Bankmodussignal MBS.
  • Insbesondere umfaßt der in 24 gezeigte DRAM-Chip 201 den DRAM-Chip-Auswahlschaltungsblock 150, den Zählerschaltkreis 300 einschließend, und weiterhin die Steuerschaltung 171, den Adresspuffer 172, den Datenpuffer 173, die Testschaltung 176 und eine Anschlußfläche 176 zum Test. Hierbei wird eine Beschreibung weggelassen, da der DRAM-Chip-Auswahlschaltungsblock 150 und die Testschaltung 176 schon in der oben beschriebenen Ausführungsform erörtert wurde.
  • Die gezeigte Steuerschaltung 171 empfängt das interne Bankmodussignal MBS und das Steuersignal MIOS, um Steuersignale 1 und 2 an die Speicherzellenanordnungen 1 und 2 in Reaktion auf MBS und MIOS auszugeben. Weiterhin werden Bankniveauauswahlsignale BSELT, BSELN, die die Bankniveaus in den jeweiligen DRAM-Chips 201, 201b bestimmen, an den Adressenpuffer 172 zugeführt. Der Adressenpuffer 172 gibt ein Spaltenadressignal an die Speicherzellenanordnungen 1 und 2 in Übereinstimmung mit BSELT, BSELN aus und gibt weiter Reihenadressignale 1, 2 an die Speicherzellenanordnungen A, B aus.
  • Wie hieraus erkennbar, arbeiten die in 24 gezeigte Steuerschaltung 171, der Adresspuffer 172 und der Datenpuffer 173 als eine Anordnungssteuerschaltung, die die Speicheranordnung steuert.
  • Da der Betrieb außer diesem Betrieb der gleiche wie bei der oben beschriebenen Ausführungsform ist, wird eine Beschreibung fortgelassen.
  • In dem in 23 gezeigten IO-Chip 211 erzeugt die interne Steuerschaltung 113 das Bankmodussignal MBS in Reaktion auf das Bankmodussignal MB des Systems.
  • 25 zeigt ein weiteres Beispiel des IO-Chips 211. DRAM-Chip-Laminatanzahlidentifizierungssignale MC9 und MC4 werden der internen Steuerschaltung 113 des gezeigten IO-Chips 211 von dem BGA-Anschluß auf dem Zwischenlagesubstrat zugeführt. Diese interne Steuerschaltung 113 bezieht sich nicht nur auf das Bankmodussignal MB des Systems, sondern auch auf das Niveau, das durch MC8 und MC4 bestimmt ist, um das Bankmodussignal MBS zu erzeugen.
  • Bei der oben beschriebenen Ausführungsform wird durch das an einen BGA-Anschluß MB zugeführte Signal gesteuert, ob das innere des DRAMs in 2-Bank-Aufbau ausgebildet werden soll. Deshalb kann die interne Bankausbildung entsprechend der Anforderung eines Systemverwalters variiert werden. Es kann dem MB-Anschluß von dem System ein festes Potential zugeführt werden, oder der Anschluß kann ebenfalls in der gleichen Weise wie bei dem Systembefehlssignal geschaltet werden.
  • Wie vorstehend beschrieben, kann, wenn in dem DRAM-Chip der 2-Bank-Aufbau ausgebildet ist, eine minimale DRAM-Kapazität selbst mit einer DRAM-Laminatzahl von zwei bearbeitet werden. Weiterhin können die Ausbildungen von vier Schichten, acht Schichten durch das gleiche IO-Chip und DRAM-Chip gebildet werden, man kann mit verschiedenen Speicherkapazitäterfordernissen umgehen und die Produktivität wird verbessert.
  • Es wird nunmehr der Effekt durch Steigerung der Bankanzahl beschrieben. Das Verfahren der Benutzung der Speicherbank unterscheidet sich je nach dem System. Wenn das Seiten-Treffer-Verhältnis hoch ist, wird auf eine Anforderung von dem System in einem aktivierten Bankzustand gewartet, und daher ist eine größere Seitenlänge beim Verbessern des Trefferverhältnisses wirksam. Wenn das Seiten-Treffer-Verhältnis niedrig ist, so wird auf eine Anforderung von dem System im geschlossenen Bankzustand gewartet, und daher ist eine große Bankzahl vorteilhafter.
  • Hier wird zur Herstellungszeit Information wie Speicherkapazität, Bankaufbau und zugesicherte Arbeitsgeschwindigkeit des Moduls in den Speichermodul eingeschrieben, und der SPD-Chip wird manchmal angebracht, wenn er eine Funktion aufweist, auf die sich der Chipsatz beim automatischen Einstellen der Steuerbedingungen zur Einrichtzeit des Systems bezieht. Die vorliegende Erfindung ist in ähnlicher Weise selbst auf das Speichermodul anwendbar, das einen SPD-Chip umfaßt.
  • Unter Bezugnahme auf 26 ist dort der Speichermodul gemäß der vierten Ausführungsform der vorliegenden Erfindung offenbart. Für das gezeigte Speichermodul ist ein IO-Substrat, d.h. der IO-Chip 211, auf dem Zwischenlagesubstrat 210 angeordnet, und die DRAM-Chips 201, die aus acht Schichten gebildet sind, sind auf dem IO-Chip 211 gestapelt. Weiterhin ist ein SPD-Chip 400 auf dem DRAM-Chip 201 der obersten Schicht angebracht. Der SPD-Chip 400 ist ein ROM, in dem die Speicherkapazität und dergleichen wie oben beschrieben eingeschrieben sind, die Steuerbedingungen des SPD-Chips 400 werden aus dem Chipsatz zur (Ur-)Ladezeit des Systems aus dem Chipsatz ausgelesen, und die Bedingungen werden automatisch in dem System eingestellt.
  • Der SPD-Chip 400 ist mit dem IO-Chip 211 mittels der Durchgangselektrode 215 in der gleichen Weise wie der DRAM-Chip 201 verbunden, und er ist weiter über die Anschlußfläche an dem IO-Chip 211 mit dem Zwischenlagesubstrat 210 verbunden.
  • Die Arbeitsweise des gezeigten Speichermoduls ist ähnlich der des Speichermoduls gemäß der zweiten Ausführungsform, abgesehen von dem Betrieb zur (Ur-)Ladezeit.
  • Unter Bezugnahme auf 27 ist ein weiteres Beispiel gezeigt, in dem der SPD-Chip 400 verwendet wird. Hierbei sind zwei IO-Chips 211a und 211b auf dem Zwischenlagesubstrat 210 angebracht. Es sind acht DRAM-Chips 201a, 201b auf jedem der IO-Chips 211a und 211b gestapelt. Weiterhin ist in dem gezeigten Beispiel der SPD-Chip 400 nur an dem DRAM-Chip 201a auf dem IO-Chip 211a befestigt. Der SPD-Chip 400 ist mit dem IO-Chip 211a über die Durchgangselektroden 215 verbunden.
  • Bei diesem Aufbau kann das SPD-Signal durch den IO-Chip 201a über die Durchgangselektroden 215 ausgelesen werden.
  • Der Chipsatz liest die in dem SPD-Chip 400 zur System(ur-)ladezeit geschriebene Information aus. Die Information wird in die IO-Chips 211a, 211b aufgenommen, um die Steuersignale der DRAM-Chips 201a, 201b (MBS; Bankaufbau in dem DRAM-Chip, MIOS; IO-Aufbau des DRAM-Chips) zu erzeugen.
  • Wenn die IO-Chips 201a, 201b den SPD-Chip auf diese Weise zu einer Initialisierungseinstellzeit des Speichermoduls lesen bzw. auf ihn zugreifen, kann eingestellte Information wie interne Takteinstellung und Modulaufbau, in den SPD-Chip 400 zur Herstellungszeit eingeschrieben, ebenfalls ausgelesen werden, um die interne Schaltung einzustellen.
  • Darüber hinaus ist, wie in 27 gezeigt, wenn zwei IO-Chips 211a und 211b angebracht sind, der SPD-Chip 400 nur an dem DRAM-Chip 201a auf einer Seite angebracht, mit der Anschlußfläche an dem IO-Chip 211a über die Durchgangselektroden 215 verbunden und weiterhin mit der Anschlußfläche des anderen IO-Chips 211b durch eine Verdrahtung auf dem Zwischenlagesubstrat 210 verbunden. Demgemäß können die Signale von dem SPD-Chip 400 durch beide IO-Chips 211a, 211b ausgelesen werden.
  • Auf 28 Bezug nehmend ist ein Laminataufbau des Speichermoduls, wie er in 27 gezeigt ist, dargestellt. Wie man aus der Zeichnung erkennt, ist der SPD-Chip 400 nur auf dem linken DRAM-Chip 201a angeordnet und nicht auf dem rechten DRAM-Chip 201b. Weiterhin weist jeder der gezeigten DRAM-Chips 201a, 201b die Zwei-Bankausbildung auf, und zwei Bankniveaus werden den jeweiligen DRAM-Chips 201a, 201b in dieser Beziehung zugeführt.
  • Die System-Adressen-, Befehls- und Taktsignale werden zwei IO-Chips 211a, 211b gemeinsam zugeführt, und auf den SPD-Chip 400 wird zur System(ur-)ladezeit zugegriffen. Wenn auf den SPD-Chip 400 zugegriffen wird, werden die SPD-Signale (SCL, SDA, SA0 bis SA2) an die IO-Chips 211a, 211b und den Chipsatz ausgegeben.
  • 29 zeigt die Verbindungsbeziehung des IO-Chips 211a, des DRAM-Chips 201a und des SPD-Chips 400, wie in 28 gezeigt, und 30 zeigt die Verbindungsbeziehung des IO-Chips 211b und des DRAM-Chips 201b. Der gezeigte IO-Chip 211a umfaßt einen SPD-Kodeentschlüsselungsschaltkreis 500, der mit dem SPD-Chip 400 verbunden ist, und der SPD-Kodeentschlüsselungsschaltkreis 500 entschlüsselt das SPD-Signal und gibt ein Entschlüsselungsergebnis an die interne Steuerschaltung 113 aus. Die interne Steuerschaltung 113 führt ein IO-Innenabgleichsignal an die Eingangs-/Ausgangsschaltung 111 und Eingangsschaltung 112 entsprechend dem Entschlüsselungsergebnis zu, um die Initialeinstellung durchzuführen. Darüber hinaus werden die Steuersignale MBS und MIOS dem DRAM-Chip 201a auf dem IO-Chip 211a zugeführt, um zu Beginn jeden DRAM-Chip 201a einzustellen.
  • Das SPD-Signal wird ebenfalls dem SPD-Kodeentschlüsselungsschaltkreis 500 des IO-Chips 211b, wie in 30 gezeigt, über den IO-Chip 201a zugeführt, und das Entschlüsselungsergebnis wird der internen Steuerschaltung 113 in dem IO-Chip 211b zugeführt, um das anfängliche Einstellen des DRAM-Chips 211b in der gleichen Weise wie bei dem DRAM-Chip 201a auf dem IO-Chip 211a durchzuführen.
  • Die Betriebsweise des Speichermoduls gemäß der vorliegenden Erfindung wird unter Bezugnahme auf 31 beschrieben. Es sei festgehalten, daß der Betrieb des Speichermoduls in allen Ausführungsformen grundlegend ähnlich ist. Beim Empfangen der Systembefehlssignale (ACT, RED, PRE) von dem Chipsatz übermittelt der IO-Chip 211 das Verriegelungssignal LAT, die Adressignale IA0 bis Iai, die Bankauswahlsignale BA0 bis 2T/N, das Befehlssignal und das interne Datensignal (×256) an den DRAM-Chip 201.
  • In dem gezeigten Beispiel wird als Systemtaktsignal 400 MHz angelegt, Systembefehle (ACT, RED, PRE) werden synchron mit dem Systemtaktsignal zugeführt, und das Verriegelungssignal LAT und das in-DRAM-Verriegelungssignal werden nach einer vorbestimmten Taktung in Reaktion auf die Systembefehle ACT, RED ausgegeben. Wie aus der Zeichnung ersichtlich, werden das Verriegelungssignal LAT und das Verriegelungssignal in dem DRAM im gleichen Zeitraum erzeugt.
  • Der DRAM-Chip 201 empfängt die Adress-, Befehls-, Datensignale durch das Verriegelungssignal LAT, das von dem IO-Chip 211 übermittelt wird, um einen interen Betrieb zu beginnen. Hierbei ist, da das Befehlssignal an den DRAM-Chip 201 durch das Verriegelungssignal LAT synchron mit dem Systemtakt übermittelt wird, der Zeitablauf zwischen den Befehlssignalen in dem Speichermodul der gleiche wie der Zeitabschnitt an dem System.
  • Wie gezeigt, wird, wenn das Systembefehlssignal ACT zusammen mit einem Adressignal ADD zugeführt wird, der entsprechende DRAM-Chip aktiviert. Wenn der Lesebefehl RED in diesem Zustand zugeführt wird, werden interne Daten von 256 Bits als die Systemdaten vier mal durch eine Einheit von 64 Bits ausgelesen.
  • Auf 32 Bezug nehmend ist ein Betrieb in einem Fall gezeigt, in dem der Lesebefehl RED kontinuierlich als Systembefehl zusammen mit einer Systemadresse Add zugeführt wird, und selbst in diesem Fall werden die internen Daten von 256 Bits kontinuierlich als Systemdaten von einer Einheit von 64 Bits in einem tRAS-Zeitraum ausgelesen.
  • Andererseits zeigt 33 den Betrieb in einem Fall, in dem ein Schreibbefehl (WRT) nach dem Systembefehl ACT zugeführt wird. In diesem Fall werden in dem DRAM-Chip das Verriegelungssignal in dem DRAM, Befehlssignal und internes Adressignal synchron mit dem Systembefehl ACT und WRT erzeugt, und das Systemdatensignal wird als internes Datensignal von 256 Bits durch eine Einheit von 64 Bits synchron mit dem DRAM-Verriegelungssignal eingeschrieben.
  • Wie vorstehend beschrieben, sind der Anschluß zur Prüfung 175 und die Testschaltung 176 in dem DRAM-Chip 201 in dem Speichermodul gemäß der vorliegenden Erfindung aufgebaut.
  • Unter Bezugnahme auf 34 ist eine Schreiboperation in einem Fall gezeigt, in dem jeder DRAM-Chip 201 getestet wird. In diesem Fall werden die Testbefehlssignale (ACT, RED, PRE) von dem Prüfanschluß 175 synchron mit einem Testtriggersignal zugeführt. Beim Empfangen des Testbefehlssignals übermittelt die Testschaltung 176 das Verriegelungssignal für Testen, Testadresse, Testbefehl und Testdatensignal an den Adressenpuffer 172, die Steuerschaltung 171 und den Datenpuffer 173. In dem gezeigten Beispiel wird, da die Prüfanschluß-Anzahl reduziert ist, das Signal zum Testen kontinuierlich zum Ansteigen, Fallen des Triggersignals für das Testen eingegeben und in der Testschaltung 176 moduliert, um Testadresse, Testbefehl zu erzeugen.
  • Das Testdatensignal wird von einem Zapfen eingegeben, und der interne ×256IO wird degeneriert und geprüft. Der DRAM-Chip 201 empfängt die Adresse, den Befehl und das Datensignal durch das Verriegelungssignal für Prüfung, das von der Testschaltung 176 übertragen ist, um den internen Vorgang zu starten.
  • Hierbei wird, da der Testbefehl in dem internen Operationssignal durch das Verriegelungssignal für Test synchron mit dem Testtriggersignal gebildet wird, der Zeitablauf zwischen den Befehlen in dem DRAM-Chip gleich einem Zeitabschnitt des Testbefehls.
  • 35 ist ein Zeitablaufbild, das einen Vorgang in einem Fall zeigt, in dem der Lesevorgang jedes DRAM-Chips 201 geprüft wird. Zu einer Leseoperationszeit werden erwartete Wertdaten von dem Testdateneingang/-ausgang eingegeben und mit internen Lesedaten verglichen, und das Vergleichssignal wird verriegelt.
  • Das Beurteilungsresultat wird ausgegeben und in einem Vergleichszyklus, in 36 gezeigt, rückgesetzt.
  • 36 zeigt den Aufbau einer ein-DRAM-Chipsignalverriegelungsschaltung, die das Beurteilungsergebnis verriegelt. Die in 37 gezeigte Verriegelungsschaltung wird während des Testens verwendet und umfaßt einen Schaltungsabschnitt, der die Testadresse, Befehl, Datensignal durch das Verriegelungssignal für das Testen verriegelt, und einen Ausgabeabschnitt, der zur normalen Betriebszeit verwendet wird und der gemeinsam mit dem Schaltungsabschnitt zum Verriegeln der Adresse, des Befehls, des Datensignals durch das Verriegelungssignal in dem DRAM besteht. In diesem Aufbau ist es, da das in-DRAM-Chiperzeugungstaktinterval des in dem Schaltungsabschnitt zu verriegelnden Signals zur Testzeit und zur Anbringungszeit gleich sein kann, möglich, einen Fehler des DRAM-Chips im Waferzustand zu beseitigen.
  • Ein unter Verwendung des Speichermoduls gemäß der vorliegenden Erfindung aufgebautes Speichersystem wird unter Bezugnahme auf 38 beschrieben. In dem gezeigten Speichersystem ist das Speichermodul (gezeigt durch 400a bis 400d) einschließlich des Laminats der Chips 201, gezeigt in 1, und dergleichen auf einer Mutterplatte 401 zusammen mit einer Speichersteuerung (Chipset) 402 angebracht.
  • In dem gezeigten Beispiel sind die jeweiligen Speichermodule 400a bis 400d in einer Ebene auf der Mutterplatte 401 angeordnet. In diesem Zusammenhang sind Ebene-Lagersockets 403 in den Anbringungspositionen der Speichermodule 400a bis 400d angeordnet, und die Speichermodule 400a und 400d sind elektrisch mit den Anschlußflächen der Ebene-Lagersockets 403 über BGA-Anschlüsse des Zwischenlagesubstrats 210 verbunden.
  • In diesem Fall werden das Datensignal, Adressenbefehlssignal, Taktsignal und Steuersignal den BGA-Anschlüssen des Zwischenlagesubstrats 210 zugeführt, die in den Speichermodulen 400a bis 400d angeordnet sind. Diese Signale werden den Signalanschlussflächen an den IO-Chips 211 der Speichermodule 400a bis 400d und weiter der Interfaceschaltung zugeführt. Da die Verbindungen in den jeweiligen Speichermodulen 400a bis 400d bemerkenswert kurz sind, tritt an der Signalverdrahtung nur ein Zweig in solch einem Maße auf, daß der Zweig elektrisch vernachlässigbar ist (@ 1,6 Gbps).
  • In den gezeigten Beispielen können die Verdrahtungen des Datensignals, Adressenbefehlssignals und Taktsignals physikalisch in der selben Verdrahtungstopologie ausgebildet werden. Deshalb wird kein Unterschied in der Signalankunftszeit (d.h. Versatz) in den jeweiligen Speichermodulen 400a bis 400d (insbesondere den IO-Chip-Eingangsanschlußflächen) hergestellt.
  • Bei dieser Ausbildung besteht, da die Busbreite pro Kanal gleich oder mehr als die eines DDRII-Moduls ist, der Vorteil, daß die Zahl der Packungen, die mit dem Bus verbunden sind, nicht wie in dem RDRAM ansteigt.
  • Als nächstes hat das Speichersystem, das in 39 gezeigt ist, einen Aufbau, in dem die in 38 gezeigten Speichermodule 400a bis 400d auf einem Lagersubstrat 410 über die Ebene-Lagersockets 403 gelagert sind und das Lagersubstrat 410 auf der Mutterplatte 401 über einen Schlitz und Verbinder (nicht gezeigt) angebracht ist. Auf diese Weise kann das Speichersystem der vorliegenden Erfindung ebenfalls einen Aufbau benutzen, bei dem das Lagersubstrat 410 einschließlich der gestapelten und gelagerten Speichermodule 400a bis 400d vertikal auf der Mutterplatte 401 angeordnet ist. Selbst bei diesem in der Zeichnung gezeigten Aufbau werden die Verdrahtungen von dem Datensignal (DQ, Adressbefehlssignal und Taktsignal im wesentlichen in physikalisch der selben Verdrahtungstopologie ausgebildet. Daher kann ein Versatz in den jeweiligen Speichermodulen 400a bis 400d (insbesondere den IO-Chip-Eingangsanschlüssen) unterdrückt werden.
  • Wenn eine Schreib-/Lesesimulation bei 1,6 Gbps unter Bezugnahme auf das Speichersystem einschließlich der Speichersubstrate 410, die in 39 gezeigt und in zwei Schlitzen gelagert sind, ausgeführt wird, ist bestätigt worden, daß ein Fenster, das für ein Augenmuster ausreicht, geöffnet wird. In ähnlicher Weise kann ein ausreichendes Fenster selbst bei vier Schlitzen erreicht werden.
  • Auf der anderen Seite erhält man kein ausreichendes Fenster, wenn eine ähnliche Simulation in bezug auf einen RDRAM einschließlich 16 Einrichtungen, die in zwei Schlitzen gelagert sind, durchgeführt wird.
  • Dies liegt wahrscheinlich daran, daß eine empfangene Wellenform in einer Einrichtung am entfernten Ende durch ein Reflektionssignal seitens eines anderen Einrichtungseingang LC in einem Fall beinflußt wird, in dem 16 Einrichtungen mit dem Bus verbunden sind.
  • Bei den vorstehend beschriebenen Ausführungsformen wurde nur der DRAM-Chip beschrieben, aber die vorliegende Erfindung ist darauf nicht beschränkt und auf ein System anwendbar, in dem die Übermittlungsrate und die Breite des externen Datensignals verschieden von jenen des internen Datensignals in dem Modul sind.
  • Wie vorstehend beschrieben, weist ein DRAM-Speichermodul gemäß der vorliegenden Erfindung eine Struktur auf, in der eine Zwischenlage, ein IO-Chip, eine Durchgangselektrode und eine Mehrzahl DRAM-Chips gestapelt sind. Gemäß dieser Struktur ist eine Eingangsschaltung einer Adresse, eines Befehls, eines Taktsignals nur auf dem DRAM-Chip angebracht, und der Stromverbrauch der Eingangsschaltung der Adresse, des Befehls, des Taktsignals, der bisher von jedem DRAM-Chip bei einem herkömm lichen Speichermodul benötigt wurde, ist nur für einen Satz an dem IO-Chip gegeben. In ähnlicher Weise wird ein DLL, das bisher auf jedem DRAM-Chip gelagert war, nur auf dem IO-Chip in dem Speichermodul der vorliegenden Erfindung angebracht, und der Stromverbrauch ist nur für einen Satz erforderlich. Bei der Struktur der vorliegenden Erfindung entspricht eine Verdrahtung an einem Modulsubstrat einer Durchgangselektrode, die Größe der Durchgangselektrode beträgt nur 450 μm, selbst mit acht Laminaten von ungefähr 50 μm, und die Ladung/Entladung der Verdrahtung ist bemerkenswert gering. Deshalb kann bei der vorliegenden Erfindung ein Verdrahtungslade-/entladestrom an dem Substrat im herkömmlichen Modul stark reduziert werden.
  • Bei dem Speichermodul gemäß der vorliegenden Erfindung wird nur auf einen DRAM-Chip in dem Modul in Reaktion auf einen Zugriffsbefehl von einer Speichersteuerung Zugriff genommen. Redundante Operationen eines Steuerschaltungsabschnitts und ein Steuersignal an dem DRAM-Chip können in einem Fall, in dem auf alle DRAM-Chips oder 1/2 der DRAM-Chips an dem Modul zugegriffen wird, wie in einem herkömmlichen DDR-Modul eliminiert werden, um den Betriebsstrom des ganzen Moduls zu reduzieren.
  • Weiterhin ist bei dem Speichermodul gemäß der vorliegenden Erfindung ein Register und ein PLL, das bisher zur Zeitgabeabgleichung im Hinblick auf eine Verdrahtungsverzögerung an dem Modul in Systemen wie einer herkömmlichen DDR angebracht war, nicht erforderlich, und deshalb wird der Stromverbrauch dieser aktiven Komponenten verringert.
  • Außerdem kann der DC-Chip-Verbrauch hier reduziert werden, weil der Abschluß der Datensignalverdrahtung (DQ) in dem in einem DDRII- System erforderlichen DRAM-Chip nicht benötigt wird.
  • In dem Speichermodul der vorliegenden Erfindung wird nur auf einen DRAM-Chip in dem Modul in bezug auf einen Zugriffsbefehl von der Speichersteuerung zur Reduzierung des Betriebsstromes Zugriff genommen.
  • Weiterhin ist es für die zu stapelnden DRAM-Chips vorteilhaft, wenn alle Muster einschließlich der Durchgangselektroden in Anbetracht der Produktivität gemeinsam sind. Wenn alle Muster/Strukturierungen auf diese Weise gemeinsam sind, tritt das Problem auf, daß es schwierig ist, Signale von dem IO-Chip einzeln an die DRAM-Chips zu übermitteln und die Chips zu betreiben. Dieses Problem kann jedoch durch eine Zählerschaltung gelöst werden, die so angeordnet ist, daß sie ein Kollationierungssignal zum Empfangen von Signalen durch Kollationierung mit einem Steuersignal oder einem Adressignal, das an jeden DRAM-Chip von dem IO-Chip übermittelt wurde, erzeugt. Die Verdrahtung dieser Zählerschaltung wird auf einen Wafer gelegt, auf dem die Strukturierungen der DRAM-Chips nach dem Ausbilden der Durchgangselektrode gebildet worden sind.

Claims (45)

  1. Speichermodul umfassend: einen Systemeingangs-/ausgangsanschluß, über den ein Systemdatensignal mit vorbestimmter Datenbreite eingegeben/ausgegeben wird; und eine Mehrzahl Speicherchips, die ein internes Datensignal übermitteln/empfangen, das breiter als der Systemeingangs-/ausgangsanschluß ist, wobei das Speichermodul weiter umfaßt: einen IO-Chip, der die Funktion der Konversionsdurchführung zwischen dem Systemdatensignal und dem internen Datensignal in dem Systemeingangs-/ausgangsanschluß durchführt, wobei die Mehrzahl Speicherchips auf dem IO-Chip gestapelt und mit dem IO-Chip über Durchgangselektroden verbunden ist, die sich durch die Mehrzahl gestapelter Speicherchips erstrecken.
  2. Speichermodul nach Anspruch 1, weiter umfassend ein Zwischenlagesubstrat zum Anordnen des IO-Chips, wobei das Zwischenlagesubstrat einen Anschluß zum Lagern aufweist, der den Systemeingangs-/ausgangsanschluß bildet.
  3. Speichermodul umfassend: einen IO-Chip; eine Mehrzahl DRAMs, die an dem IO-Chip gestapelt sind; und ein Zwischenlagesubstrat mit BGA-Anschlüssen aller Systemdatensignale, Systemadressignale, Systemsteuersignale und Systemtaktsignale, die erforderlich sind, die Funktion eines Speichersubsystems eines Kanals zu bilden, und umfassend eine Einrichtung, in der eine Mehrzahl DRAM-Chips, die mit einer Anschlußfläche für Eingang/Ausgang und einer Anschlußfläche für den Eingang jeder Eingangs-/Ausgangsschaltung an dem DRAM-Chip verbunden und an dem DRAM-Chip gestapelt sind, mit einem Datensignalanschluß, einem Adressignalanschluß und einem Steuersignalanschluß des IO-Chips durch die Durchgangselektroden verknüpft sind, ein Datensignal, ein Adressignal und ein Steuersignal zwischen den Chips durch die Durchgangselektroden empfangen/übermittelt werden und die Energieversorgung und GND den Anschlußflächen an dem IO-Chip von den BGA-Anschlüssen zugeführt und einer Stromzufuhr jedes DRAM-Chips und einem GND-Anschluß durch die Durchgangselektrode zugeführt werden.
  4. Speichermodul nach Anspruch 3, bei dem die Datensignalanschlüsse der jeweiligen DRAMs sich eine Signalleitung über die Durchgangselektroden teilen und mit dem Datensignalanschluß des IO-Chips verbunden sind, sich die Adressignalanschlüsse der jeweiligen DRAMs eine Adressignalleitung durch die Durchgangselektroden teilen und mit dem Adressignalanschluß des IO-Chips verbunden sind und die Steuersignalanschlüsse der jeweiligen DRAMs sich eine Steuersignalleitung über die Durchgangselektroden teilen und mit dem Steuersignalanschluß des IO-Chips verbunden sind.
  5. Speichermodul nach Anspruch 3, bei dem der DRAM-Chip eine Anzahl Durchgangselektroden-Datensignalanschlüsse für Lesen und Schreiben oder bidirektionale Anschlüsse aufweist, wobei die Anzahl 2n (n bezeichnet eine natürliche Zahl von 1 oder mehr) mal der der Systemdatenbusse beträgt, und der IO-Chip weiterhin eine Anzahl Durchgangselektroden-Datensignalanschlüsse zum Lesen und Schreiben oder bidirektionale Anschlüsse hat, wobei die Zahl 2n mal der der Systemdatenbusse ist.
  6. Speichermodul nach Anspruch 3, bei dem der DRAM-Chip und der IO-Chip gemeinsam Daten über den Durchgangselektroden-Datenanschluß übermitteln, während der IO-Chip einen seriellen parallelen Schaltkreis aufweist, der seriell/parallel 2n Datensignale je fortlaufenden Anschluß konvertiert, die über einen Systemdatenbus übermittelt sind, um gleichzeitig die Datensignale an den DRAM-Chip zu übermitteln, und ein paralleler/serieller Schaltkreis 2n Datensignale je Anschluß, die von dem DRAM-Chip übermittelt sind, parallel/seriell konvertiert, um fortlaufende 2n Daten an den Systemdatenbus auszugeben.
  7. Speichermodul nach Anspruch 3, bei dem die SPD-Chips auf den gestapelten DRAM-Chips gestapelt sind.
  8. Speichermodul nach Anspruch 7, bei dem der Eingangs/Ausgangssignalanschluß des SPD-Chips mit einer SPD-Eingangs-/Ausgangsanschlußfläche an dem IO-Chip über die Durchgangselektrode verbunden ist und jeder DRAM-Chip eine Durchgangselektrode für ein SPD-Eingangs-/Ausgangssignal aufweist, das nicht in dem DRAM- Chip gebraucht wird.
  9. Speichermodul nach Anspruch 3, bei dem ein Muster, das anders als ein Muster zum Bilden der Durchgangselektrode ist, unter Verwendung des gleichen Musters für die zu stapelnden DRAM-Chips gebildet wird.
  10. Speichermodul nach Anspruch 3, bei dem das gleiche Muster für alle zu stapelnden DRAM-Chips gebildet wird und Sicherungsdaten zum Identifizieren von Signalen für die einzelnen DRAM-Chips von dem IO-Chip geschnitten werden.
  11. Speichermodul umfassend: einen IO-Chip; eine Mehrzahl DRAM-Chips, die auf dem IO-Chip gestapelt sind; und ein Zwischenlagesubstrat, das BGA-Anschlüsse aller Systemdatensignale, Systemadressignale, Systemsteuersignale und Systemtaktsignale aufweist, die erforderlich sind, um die Funktion eines Speichersubsystems eines Kanals zu bilden, wobei jeder DRAM-Chip eine Zählschaltung umfaßt, die ein Kollationssignal erzeugt, mit dem ein Steuersignal oder ein Adressignal, die von dem IO-Chip übermittelt sind, kollationiert werden, um ein Signal zu erhalten, und eine Einrichtung aufweist, in der die DRAM-Chips mit wenigstens zwei Arten verschiedener Durchgangselektrode-Bildungsmuster abwechselnd gestapelt sind.
  12. Speichermodul nach Anspruch 11, bei dem eine Mehrzahl Bitsignale, die von dem IO-Chip ausgegeben sind, in die Zählschaltung an dem DRAM-Chip der untersten Lage eingegeben wird, ein Ausgang in die Zählschaltung der nächsten Lage an dem DRAM-Chip eingegeben wird, der Ausgang in die Zählschaltung an dem DRAM-Chip der nächsten Lage eingegeben wird und ein nacheinander inkrementiertes Signal demgemäß an den DRAM-Chip einer obersten Lage übertragen wird, so daß die jeweiligen DRAM-Chips verschiedene Zählausgangswerte erhalten.
  13. Speichermodul nach Anspruch 11, bei dem der DRAM-Chip das Kollationierungssignal in Reaktion auf einen Zählausgangswert erzeugt, das Kollationssignal mit dem Steuersignal oder dem von dem IO-Chip übermittelten Adressignal kollationiert und ein Signal aufnimmt, das von dem IO-Chip im Falle der Übereinstimmung übertragen wird.
  14. Speichermodul nach Anspruch 11, bei dem der DRAM-Chip eine Logikschaltung umfaßt, die eine Logik einer Laminatzahl des DRAM-Chips für ein DRAM-Chip-Auswahlsignal erzeugt, das von dem IO-Chip in Übereinstimmung mit einem Zählausgangswert übermittelt wird.
  15. Speichermodul nach Anspruch 14, bei dem die Logikschaltung jedes DRAM-Chips das von dem IO-Chip übermittelte Signal aufnimmt, wenn ein Logikwert des DRAM-Chip-Auswahlsignals, das von dem IO-Chip übermittelt wird, mit der Logik übereinstimmt.
  16. Speichermodul umfassend: einen IO-Chip; eine Mehrzahl DRAM-Chips, die auf dem IO-Chip gestapelt sind; und ein Zwischenlagesubstrat mit BGA-Anschlüssen aller Systemdatensignale, Systemadressignale, Systemsteuersignale und Systemtaktsignale, die zur Bildung der Funktion eines Speichersubsystems eines Kanals erforderlich sind, wobei alle zu stapelnden DRAM-Chips das gleiche Muster haben, eine Mehrzahl Sicherungseinrichtungen umfassen und Kollationssignale erzeugen, die Stapelpositionen durch Schnittpositionen der Sicherungseinrichtung anzeigen.
  17. Speichermodul nach Anspruch 16, bei dem der DRAM-Chip das Niveau einer Laminatzahl-Erkennungssignalleitung, die sich jeder DRAM-Chip und IO-Chip durch die Durchgangselektrode teilen, in Reaktion auf das Kollationierungssignal ändert.
  18. Speichermodul nach Anspruch 17, bei dem der IO-Chip die Zahl der gestapelten DRAMs durch das Laminatzahl-Erkennungssignalleitungsniveau erkennt und jedem DRAM ein Logikniveau des Steuersignals oder des Adressignals zuordnet.
  19. Speichermodul umfassend: einen Systemeingangs-/ausgangsanschluß, über den ein Systemdatensignal mit vorbestimmter Datenbreite eingegeben/ausgegeben wird; und eine Mehrzahl Speicherchips, die ein internes Datensignal übermitteln empfangen, das breiter als der Systemeingangs-/ausgangsanschluß ist, wobei das Speichermodul weiter umfaßt: einen IO-Chip, der die Funktion der Konversionsdurchführung zwischen dem Systemdatensignal und dem internen Datensignal in dem Systemeingangs-/ausgangsanschluß einschließt, wobei die Mehrzahl auf dem IO-Chip gestapelter und mit dem IO-Chip über Durchgangselektroden verbundener Speicherchips sich durch die Mehrzahl gestapelter Speicherchips erstreckt, wobei die jeweiligen gestapelten DRAM-Chips eine Bankeinrichtung haben und selektiv durch ein Bankauswahlsignal, das logisch aus einem Systembankauswahlsignal durch den IO-Chip erzeugt ist, arbeiten.
  20. Speichermodul nach Anspruch 19, bei dem jeder der gestapelten DRAM-Chips das logisch durch den IO-Chip erzeugte Bankauswahlsignal mit einem Kollationssignal kollationiert, das die Laminatzahl jedes DRAM-Chips anzeigt, um ein DRAM-Chip-Aktivierungssignal oder ein Verriegelungssignal in dem DRAM zu erzeugen.
  21. Speichermodul nach Anspruch 20, bei dem der IO-Chip die Funktion des Änderns der Logik des Bankauswahlsignals entsprechend der Einrichtung des gestapelten DRAM-Chips aufweist.
  22. Speichermodul nach Anspruch 19, bei dem der IO-Chip die Logik des Bankauswahlsignals durch das Laminatzahl-Erkennungssignal ändert, das die Zahl der Laminate der DRAM-Chips, die auf dem IO-Chip gestapelt sind, anzeigt.
  23. Speichermodul nach Anspruch 22, bei dem der IO-Chip die Logik des Bankauswahlsignals durch ein Potentialniveau ändert, das an das Laminatzahl-Erkennungssignal und den BGA-Anschluß gegeben ist.
  24. Speichermodul nach Anspruch 19, bei dem der IO-Chip einen Durchgangselektrodenanschluß zum individuellen Empfangen/Übermitteln von Signalen bei einigen der gestapelten DRAM-Chips einschließt.
  25. Speichermodul nach Anspruch 19, bei dem jeder der gestapelten DRAM-Chips eine Mehrzahl Durchgangselektrodenanschlüsse für den IO-Chip und die individuellen DRAMs zum Empfangen/Übermitteln von Signalen sowie eine Zählschaltung umfaßt, die mit dem Durchangselektrodenanschluß verbunden ist, und der DRAM-Chip übereinstimmend mit einem Zählwert der Zählschaltung ausgewählt wird.
  26. Speichermodul nach Anspruch 19, bei dem jeder DRAM-Chip eine Mehrzahl Sicherungsschaltungen umfassend Sicherungseinrichtungen umfaßt und die Sicherungsdaten jeder Sicherungsschaltung schneidet, um ein Signal zum Auswählen des gestapelten DRAM zu erzeugen.
  27. Speichermodul nach Anspruch 19, bei dem der DRAM-Chip ein von dem IO-Chip über die Durchgangselektrode übermitteltes Signal triggert, um ein weiteres Signal, das von dem IO-Chip übermittelt ist, aufzunehmen.
  28. Speichermodul nach Anspruch 19, bei dem der DRAM-Chip eine DRAM-Internschaltung durch das von dem IO-Chip über die Durchgangselektrode übermittelte Signal steuert.
  29. Speichermodul umfassend: ein Zwischenlagesubstrat umfassend einen BGA-Anschluß, über den ein Systemdatensignal eingegeben/ausgegeben wird; und zwei IO-Chips, die auf dem Zwischenlagesubstrat angebracht sind, wobei jeder IO-Chip mit 1/2 der Systemdatensignal-BGA-Anschlüsse verbunden ist und eine Einrichtung umfaßt, in der sich BGA-Anschlüsse außer denen von Daten wie einer Adresse, Befehl und Takt miteinander teilen, wobei eine Mehrzahl der DRAM-Chips auf den zwei IO-Chips gestapelt ist.
  30. Speichermodul nach Anspruch 29, bei dem die auf den zwei IO-Chips gestapelten DRAM-Chips zwei gleichzeitig zugreifbare Ringe bilden.
  31. Speichermodul nach Anspruch 29, bei dem ein SPD-Chip auf einer obersten Stufe eines der zwei DRAM-Chip-Laminate angebracht ist.
  32. Speichermodul umfassend: einen Systemeingangs-/ausgangsanschluß, über den ein Systemdatensignal mit vorbestimmter Datenbreite eingegeben/ausgegeben wird; und eine Mehrzahl Speicherchips, die ein internes Datensignal übermitteln empfangen, das breiter als der Systemeingangangs-/ausgangsanschluß ist, wobei das Speichermodul weiter umfaßt: einen IO-Chip, der die Funktion der Konversionsdurchführung zwischen dem Systemdatensignal und dem internen Datensignal in dem Systemeingangs-/ ausgangsanschluß aufweist, wobei die Mehrzahl Speicherchips auf dem IO-Chip gestapelt und mit dem IO-Chip über Durchgangselektroden verbunden ist, die sich durch die Mehrzahl gestapelter Speicherchips erstrecken, wobei eine Mehrzahl Bänke, die durch Individualanordnung-Steuerschaltungen gesteuert wird, innerhalb jedes DRAM-Chips ausgebildet ist.
  33. Speichermodul nach Anspruch 32, bei dem die Bank des DRAM-Chips selektiv in Reaktion auf ein Bankauswahlsignal betrieben wird, das durch ein Aktivierungssignal jedes DRAM-Chips aufgenommen wird, und man die Bankzahl des ganzen Moduls durch DRAM-Chipzahl × DRAM-interne Bank erhält.
  34. Speichermodul nach Anspruch 32, bei dem die Seitengröße zu einer Zeit, wenn das Innere des DRAM-Chips betrieben wird, als Mehrzahl von Bänken (n Bänke) 1/n beträgt.
  35. Speichermodul nach Anspruch 32, bei dem der IO-Chip Mittel zum Übermitteln eines Bankmodussignals an den DRAM-Chip zum Auswählen umfaßt, ob das Innere jedes DRAM-Chips als Mehrzahl Bänke (n Bänke) betrieben werden soll oder nicht.
  36. Speichermodul nach Anspruch 35, bei dem das Bankmodussignal als Anschlußniveausignal von einer Speichersteuerung übermittelt wird.
  37. Speichermodul nach Anspruch 32, weiter umfassend: eine Struktur, in der ein SPD-Chip auf dem IO-Chip über eine gemeinsame Elektrode gelagert und ein Signalanschluß mit dem Zwischenlagesubstrat über eine Anschlußfläche an dem IO-Chip verbunden ist, um ein SPD-Signal in den IO-Chip einzulesen.
  38. Speichermodul nach Anspruch 37, bei dem auch Information in den IO-Chip eingelesen und beim Erzeugen eines Steuersignals des DRAM-Chips verwendet wird, wenn die in den SPD geschriebene Information von einer Speichersteuerung zu einer System-Urladezeit gelesen wird, um automatisch die Steuerbedingung einzustellen.
  39. Speichermodul nach Anspruch 37, bei dem der IO-Chip Einstellinformationen wie internes in den SPD zur Herstellzeit eingeschriebenes Zeitablaufeinstellen und die Modulausbildung zum Einstellen einer internen Leseschaltung zum Einstellen einer internen Schaltung zur anfänglichen Einstellzeit des Speichermoduls liest.
  40. Speichermodul umfassend: einen Systemeingangs-/ausgangsanschluß, über den ein Systemdatensignal mit vorbestimmter Datenbreite eingegeben/ausgegeben wird; und eine Mehrzahl Speicherchips, die ein internes Datensignal übermitteln/empfangen, das breiter als der Systemeingangs-/ausgangsanschluß ist, wobei das Speichermodul weiter umfaßt: einen IO-Chip, der die Funktion der Konversionsdurchführung zwischen dem Systemdatensignal und dem internen Datensignal in dem Systemeingangs-/ausgangsanschluß einschließt, wobei die Mehrzahl Speicherchips auf dem IO-Chip gestapelt und mit dem IO-Chip über Durchgangselektroden verbunden ist, die sich durch die Mehrzahl gestapelter Speicherchips erstrecken, wobei jeder der gestapelten DRAM-Chips eine Anschlußfläche zur ausschließlichen Benutzung bei einem Test und eine Testschaltung umfaßt, die mit der Anschlußfläche zur ausschließlichen Benutzung in dem Test verbunden ist.
  41. Speichermodul nach Anspruch 40, bei dem ein Testbefehl, Testadresse und Testdatensignal von der Anschlußfläche zur ausschließlichen Benutzung im Test synchron mit einem Testtriggersignal zu einer DRAM-Chiptestzeit zugeführt wird und eine Adresse, ein Befehl und ein Datensignal, die von der Testschaltung erzeugt werden, durch ein Verriegelungssignal für einen Test empfangen werden, das von der Testschaltung zum Starten einer internen Operation erzeugt wird.
  42. Speichersystem umfassend: eine Mehrzahl Speichermodule; und eine Speichersteuerung, wobei jedes der Mehrzahl Speichermodule eine Einrichtung umfaßt, in der ein IO-Chip und eine Mehrzahl auf dem IO-Chip gestapelter Speicherchips gestapelt sind, die IO-Chips in der Mehrzahl Speichermodule mit der Speichersteuerung durch eine gemeinsame Signalsteuerung verbunden sind, wobei der IO-Chip mit dem auf dem IO-Chip gestapelten Speicherchip durch Durchgangselektroden, die mehr als die Signalverdrahtungen sind, verbunden ist.
  43. Speichersystem nach Anspruch 42, bei dem die Mehrzahl Speichermodule in einer Ebene auf einer gemeinsamen Muttertafel zusammen mit der Speichersteuerung über das Zwischenlagesubstrat gelagert sind und die Signalverdrahtung auf der Muttertafel ausgelegt ist.
  44. Speichersystem nach Anspruch 42, bei dem die Mehrzahl Speichermodule auf einem gemeinsamen Lagersubstrat angeordnet ist, wobei das Lagersubstrat auf einer Muttertafel zusammen mit einer Speichersteuerung angebracht und die Signalverdrahtung auf der Muttertafel und dem Lagersubstrat ausgelegt ist.
  45. Speichersystem umfassend: eine Mehrzahl Speicherchips, die ein Systemdatensignal bei vorbestimmter Übermittlungsgeschwindigkeit übermitteln/empfangen und die ein internes Datensignal bei einer internen Prozeßgeschwindigkeit, die niedriger als die Übermittlungsgeschwindigkeit ist, übermitteln empfangen, wobei das System weiter umfaßt: einen IO-Chip, der einen Anschluß umfaßt, der ein Datensignal mit der vorbestimmten Übermittlungsgeschwindigkeit übermittelt/empfängt und der eine Umwandlung zwischen dem internen Datensignal bei der internen Prozeßgeschwindigkeit und dem Systemdatensignal zur Übermittlungsgeschwindigkeit durchführt, wobei die Mehrzahl Speicherchips auf dem IO-Chip gestapelt ist.
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