DE102004030345A1 - Mehrmulden-Bauelement und Herstellungsverfahren - Google Patents

Mehrmulden-Bauelement und Herstellungsverfahren Download PDF

Info

Publication number
DE102004030345A1
DE102004030345A1 DE102004030345A DE102004030345A DE102004030345A1 DE 102004030345 A1 DE102004030345 A1 DE 102004030345A1 DE 102004030345 A DE102004030345 A DE 102004030345A DE 102004030345 A DE102004030345 A DE 102004030345A DE 102004030345 A1 DE102004030345 A1 DE 102004030345A1
Authority
DE
Germany
Prior art keywords
transistor
well
voltage
gate
further characterized
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102004030345A
Other languages
English (en)
Other versions
DE102004030345B4 (de
Inventor
Weon-Ho Park
Sang-Soo Kim
Hyun-Khe Yoo
Sung-Chul Park
Byoung-Ho Kim
Ju-Ri Kim
Seung-Beom Yoon
Jeong-Uk Han
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE102004030345A1 publication Critical patent/DE102004030345A1/de
Application granted granted Critical
Publication of DE102004030345B4 publication Critical patent/DE102004030345B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor

Abstract

Die Erfindung bezieht sich auf ein Bauelement, insbesondere auf ein Halbleiterbauelement, mit wenigstens zwei in einem Substrat (100) ausgebildeten Mulden (111, 121, 131, 141), wobei auf wenigstens einer der Mulden ein funktionelles Element gebildet ist, sowie auf ein zugehöriges Herstellungsverfahren. DOLLAR A Erfindungsgemäß ist eine zweite Mulde (131), auf der ein nicht-flüchtiges Speicherbauelement gebildet ist, mit größerer Tiefe als eine erste Mulde (141) im Substrat und mit gegenüber dem Substrat höherer Dotierkonzentration gebildet. Zusätzlich oder alternativ ist vorgesehen, dass isolierte Transistoren für verschiedene Treiberspannungen auf einer Mehrzahl von Mulden gebildet werden, wobei auf jeder Mulde nur Transistoren für eine jeweils zugehörige Treiberspannung angeordnet werden. DOLLAR A Verwendung z. B. für System-auf-Chip- und Mikrocontroller-Bauelemente.

Description

  • Die Erfindung bezieht sich auf ein Bauelement, insbesondere ein Halbleiterbauelement, mit wenigstens zwei in einem Substrat ausgebildeten, z.B. dotierten Mulden, wobei auf wenigstens einer der Mulden ein funktionelles Element gebildet ist, sowie auf ein zugehöriges Herstellungsverfahren. Bei dem Bauelement kann es sich insbesondere um ein Einzelchip-Datenverarbeitungsbauelement handeln.
  • Einzelchip-Datenverarbeitungsbauelemente, wie ein sogenanntes System-auf-Chip (SOC) oder eine Microkontrollereinheit (MCU), umfassen typischerweise einen Prozessor, einen Speicher und ein oder mehrere periphere funktionelle Elemente. Diese peripheren Elemente können z.B. eine Logikschaltung, eine Sprach- und Bildverarbeitungsschaltung und/oder verschiedene Schnittstellenschaltungen umfassen. Für die verschiedenen Elemente des Einzelchip-Datenverarbeitungsbauelements kann eine Mehrzahl von Treiberspannungen vorgesehen sein.
  • Beispielsweise kann ein herkömmliches Einzelchip-Datenverarbeitungsbauelement, das mittels eines CMOS-Prozesses mit Linienbreiten von mehr als 0,35μm gefertigt wird, einen PMOS-Transistor für hohe Treiber spannung von 15V bis 20V, einen PMOS-Transistor für mittlere Treiberspannung von 4V bis 6V und einen PMOS-Transistor für niedrige Treiberspannung von 1V bis 3V, die in einer n-leitenden Mulde gebildet sind, sowie einen NMOS-Transistor für hohe Treiberspannung von 15V bis 20V, einen NMOS-Transistor für mittlere Treiberspannung von 4V bis 6V und einen NMOS-Transistor für niedrige Treiberspannung von 1V bis 3V umfassen, die in einer p-leitenden Mulde ausgebildet sind.
  • Des weiteren kann ein NMOS-Transistor für hohe Treiberspannung, der eine niedrige Schwellenspannung VTH erfordert, auf einem p-leitenden Substrat ausgebildet sein. Mindestens aufgrund eines Volumeneffekts kann eine Schwankung der Schwellenspannung VTH auftreten. Der Volumeneffekt kann bis zu einem gewissen Grad dadurch beseitigt werden, dass die Transistoren einer Speicherzelle eines elektrisch lösch- und programmierbaren Festwertspeichers (EEPROM), der ein nichtflüchtiges Speicherbauelement darstellt, auf einem p-leitenden Substrat mit niedriger Dotierkonzentration gebildet werden.
  • Die Verringerung der Fertigungsabmessungen elektronischer Bauelemente hat unter anderem zur Folge, dass bereits CMOS-Prozesse mit Linienbreiten unterhalb von 0,18μm vorgeschlagen worden sind. Da jedoch die Transistoren einer EEPROM-Zelle herkömmlicherweise auf dem p-leitenden Substrat niedriger Dotierkonzentration ausgebildet sind, kann die Verringerung der Zellenabmessung zu einem Kurzkanaleffekt führen, d.h. zu einem Anstieg der Schwellenspannung aufgrund verkürzter Kanallänge. Dieser Schwellenspannungsanstieg kann einen Durchgriffeffekt verursachen, wenn der Stromfluss so hoch ist, dass er vom Transistor nicht mehr gesperrt werden kann.
  • Wie oben angegeben, sind die PMOS-Transistoren mit den verschiedenen Treiberspannungen üblicherweise in einer n-leitenden Mulde gebildet, die NMOS-Transistoren für die verschiedenen Treiberspannungen hingegen in einer p-leitenden Mulde. Daher kann es sein, dass nicht alle Transistoren für die unterschiedlichen Treiberspannungen in der gleichen Mulde gleichzeitig optimale Betriebseigenschaften zeigen.
    •
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines Bauelements der eingangs genannten Art und eines zugehörigen Herstellungsverfahrens zugrunde, mit denen sich die oben angegebenen Schwierigkeiten herkömmlicher solcher Bauelemente und Herstellungsverfahren wenigstens teilweise beheben lassen.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines Bauelements mit den Merkmalen des Anspruchs 1 oder 39 sowie eines Herstellungsverfahrens mit den Merkmalen des Anspruchs 43 oder 47.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
    •
  • Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:
  • 1 ein Blockschaltbild eines Einzelchip-Datenverarbeitungsbauelements,
  • 2 ein Ersatzschaltbild einer in das Einzelchip-Datenverarbeitungsbauelement von 1 eingebauten EEPROM-Zelle,
  • 3 eine partielle Layoutdarstellung eines Feldes von EEPROM-Zellen nach Art von 2,
  • 4 bis 6 Querschnittsansichten entlang der Linie A-A', B-B' bzw. C-C' von 3,
  • 7 eine Querschnittansicht der EEPROM-Zelle und weiterer Transistoren im Einzelchip-Datenverarbeitungsbauelement von 1,
  • 8A und 8B vergrößerte Querschnittansichten eines PMOS-Transistors für hohe Spannung von 7 und
  • 9 bis 33 schematische Querschnittansichten aufeinanderfolgender Stadien eines Verfahrens zur Herstellung des Einzelchip-Datenverarbeitungsbauelements von 1.
  • In den Figuren sind die Dicken von Schichten zur besseren Verdeutlichung übertrieben dargestellt, und gleiche Bezugszeichen bezeichnen in den verschiedenen Figuren jeweils identische oder funktionell äquivalente Elemente. Das in den Figuren veranschaulichte, erfindungsgemäße Einzelchip-Datenverarbeitungsbauelement umfasst einen Prozessor, einen Speicher und periphere Elemente. Der Prozessor kann eine Zentralprozessoreinheit (CPU) mit komplexer Instruktionssatzberechnung (CISC) oder reduzierter Instruktionssatzberechnung (RISC) beinhalten. Alternativ kann als Prozessor ein digitaler Signalprozessor (DSP) oder eine Kombination einer CPU und eines DSP verwendet werden. Der Speicher kann ein nichtflüchtiger Speicher und/oder ein flüchtiger Speicher, z.B. ein statischer Direktzugriffsspeicher (SRAM) oder dynamischer Direktzugriffsspeicher (DRAM) sein. Beispiele nichtflüchtiger Speicher umfassen einen Masken-Festwertspeicher (Masken-ROM), einen EEPROM und einen Flash-Speicher. Die peripheren Elemente können z.B. einen Detektor, einen Zähler, einen Zeitgeber, ein Eingabe/Ausgabe-Element und/oder eine Steuereinheit umfassen. Sie können auch Elemente für bestimmte Einsatzzwecke beinhalten, z.B. eine Flüssigkristallanzeigen(LCD)-Steuereinheit, eine Graphiksteuereinheit oder eine Netzwerk-Steuereinheit. Der Prozessor, der Speicher und die peripheren Elemente können miteinander über einen Adressbus, einen Datenbus und/oder einen Steuerbus verbunden sein, z.B. zum effizienten Speichern, Verarbeiten und Lesen von Daten.
  • Mit einem Transistor für hohe Treiberspannung, nachfolgend als HV-TR bezeichnet, ist vorliegend ein Transistor gemeint, an den eine treibende Spannung, d.h. Treiberspannung bzw. Ansteuerspannung von etwa 15V bis 20V angelegt wird. Unter einem Transistor für niedrige Treiberspannung, nachfolgend als LV-TR bezeichnet, wird vorliegend ein Transistor verstanden, an den eine Treiberspannung von ca. 3V oder weniger angelegt wird, während unter einem Transistor für mittlere Treiberspannung, nachfolgend als MV-TR bezeichnet, ein Transistor verstanden wird, an den eine mittlere Treiberspannung von ca. 4V bis 6V angelegt wird, die zwischen den Treiberspannungen für den HV-TR einerseits und den LV-TR andererseits liegt. Es versteht sich, dass die genauen Werte der verschiedenen Treiberspannungen vom Fachmann je nach Bedarf auch anders gewählt werden können, ohne den Umfang der Erfindung zu verlassen.
  • Nachfolgend wird als ein Beispiel ein Einzelchip-Datenverarbeitungsbauelement näher betrachtet, das durch einen CMOS-Prozess mit Linienbreiten unterhalb von 0,18μm hergestellt werden kann. 1 zeigt ein solches Einzelchip-Datenverarbeitungsbauelement, bei dem es sich z.B. um ein Smartcard-Medium handeln kann. Eine CPU 1 wird als Prozessor verwendet, ein EEPROM 2 und ein Masken-ROM 3 werden als nichtflüchtige Speicherbauelemente verwendet, ein SRAM 4 wird als flüchtiges Speicherbauelement verwendet, und eine Sicherheitssteuereinheit 5, Detektoren 6 und eine Eingabe/Ausgabe-Einheit 7, auch E/A- oder I/O-Einheit bezeichnet, werden als periphere Elemente benutzt. Alle diese Komponenten sind über einen Bus 8 miteinander verbunden, um das Speichern, Lesen und Verarbeiten von Daten zu ermöglichen.
  • Die CPU 1 kann einen LV-TR umfassen, und jede Speicherzelle des EEPROM 2 kann ein Paar von Transistoren beinhalten. Periphere Schaltkreise, wie ein Spaltendecoder und ein Zeilendecoder des EEPROM 2, können einen HV-TR beinhalten, und der Masken-ROM 3 sowie der SRAM 4 können einen LV-TR aufweisen. Außerdem können die Sicherheitssteuereinheit 5, die Detektoren 6 und die E/A-Einheit 7 jeweils einen MV-TR und einen LV-TR enthalten. Somit beinhaltet das Einzelchip-Datenverarbeitungsbauelement Transistoren aller drei Typen HV-TR, MV-TR und LV-TR.
  • 2 zeigt im Ersatzschaltbild eine Zelle des EEPROM 2 in diesem Einzelchip-Datenverarbeitungsbauelement. Wie aus 2 ersichtlich, umfasst eine jeweilige Speicherzelle des EEPROM 2 einen Speichertransistor MTR und einen Auswahltransistor STR. Der Speichertransistor MTR wird dazu verwendet, einen logischen Datenpegel "1" oder "0" zu halten. Der Auswahltransistor STR wird zum Auswählen von Speicherbits benutzt. Der Speichertransistor MTR umfasst einen Sourcebereich S, einen floatenden Übergangsbereich FJR, der als Drainbereich fungiert, ein floatendes Gate FG und ein Steuergate CG. Der Auswahltransistor STR beinhaltet den FJR, der bei ihm als Sourcebereich fungiert, einen Drainbereich D und ein Gate G. Eine Wortleitung W/L ist mit dem Gate G des Auswahltransistors STR verbunden, und eine Bitleitung B/L ist mit dem Drainbereich D des Auswahltransistors STR verbunden. Eine Abtastleitung S/L ist mit dem Steuergate CG des Speichertransistors MTR verbunden. Der Speichertransistor MTR und der Auswahltransistor STR sind miteinander über den FJR verbunden.
  • 3 veranschaulicht exemplarisch eine Teilansicht eines Layouts für ein Feld von EEPROM-Zellen des Typs von 2. Wie aus 3 ersichtlich, ist durch einen Isolationsbereich FI ein aktiver Bereich definiert, in welchem Transistoren der jeweiligen EEPROM-Zelle vorgesehen sind. Die Abtastleitung S/L verläuft senkrecht zum Isolationsbereich FI.
  • Die Wortleitung W/L verläuft parallel zur Abtastleitung S/L. Der FJR ist zwischen der Abtastleitung S/L und der Wortleitung W/L im aktiven Bereich unterhalb eines Tunnelfensters T/W angeordnet. Der Sourcebereich S ist im aktiven Bereich auf der dem FJR bezüglich der Abtastleitung S/L gegenüberliegenden Seite angeordnet. Der Drainbereich D ist im aktiven Bereich auf der dem FJR bezüglich der Wortleitung W/L entgegengesetzten Seite angeordnet. Ein Bitleitungs-Kontaktloch BC, das mit einer zugehörigen Bitleitung B/L verbunden ist, ist innerhalb des Drainbereichs D angeordnet. Die Wortleitung W/L ist über ein erstes und ein zweites Kontaktloch MC1, MC2 mit einer oberen Zwischenverbindung verbunden, und die Abtastleitung S/L ist über ein drittes Kontaktloch MC3 mit der oberen Zwischenverbindung verbunden. Eine Maskenstruktur MCI wird dazu benutzt, Speicherzellen zu separieren.
  • Die 4 bis 6 zeigen Querschnittansichten längs der Linie A-A', B-B' bzw. C-C' von 3. Wie daraus ersichtlich, sind Transistoren der jeweiligen EEPROM-Zelle des Einzelchip-Datenverarbeitungsbauelements auf einer p-leitenden Mulde 131 für hohe Treiberspannung (p-leitende HV-Mulde) über einem p-leitenden Substrat 100, vorzugsweise einem p-dotierten Halbleitersubstrat, ausgebildet. Speziell können dies der Speichertransistor MTR und der Auswahltransistor STR der jeweiligen EEPROM-Zelle sein, die voneinander durch einen aktiven Bereich beabstandet sind, der durch einen Bereich 109a mit flacher Grabenisolation (STI-Bereich) definiert ist. Die durchschnittliche Dotierkonzentration der p-leitenden HV-Mulde 131 ist höher als diejenige des p-leitenden Substrats 100. Da an den Speichertransistor MTR und den Auswahltransistor STR eine relativ hohe Spannung angelegt wird, ist die Tiefe der p-leitenden HV-Mulde 131 größer als diejenige einer Mulde 141 in 7, auf der ein jeweiliger LV-TR gebildet ist.
  • Der Speichertransistor MTR beinhaltet eine Tunneloxidschicht 175 auf der p-leitenden HV-Mulde 131, eine Speichergateoxidschicht 160M und ein Stapelgate 252. Des weiteren umfasst der Speichertransistor MTR den Sourcebereich S und den FJR, die auf beiden Seiten des Stapelgates 252 in der p-leitenden HV-Mulde 131 ausgebildet sind.
  • Die Tunneloxidschicht 175 ist unterhalb des in 3 gezeigten Tunnelfensters T/W in einer Dicke gebildet, die zum Fowler-Nordheim(F-N)-Tunneln während des Programmierens oder Löschens einer Speicherzelle ausreicht. Die Dicke der Tunneloxidschicht 175 kann z.B. etwa 7nm bis 9nm betragen, während die Dicke der Speichergateoxidschicht 160M z.B. zwischen etwa 20nm und 40nm liegt.
  • Das Stapelgate 252 umfasst ein floatendes Gate 180F, eine Gatezwischenisolationsschicht 182I und ein Steuergate 230C. Die Gatezwischenisolationsschicht 182I ist z.B. aus Oxid-Nitrid-Oxid (ONO) gebildet. Der Auswahltransistor STR umfasst eine Auswahlgateoxidschicht 160S auf der p-leitenden HV-Mulde 131 sowie ein Pseudostapelgate 254. Des weiteren beinhaltet der Auswahltransistor STR den Drainbereich D und den FJR, die auf beiden Seiten des Pseudostapelgates 254 in der p-leitenden HV-Mulde 131 ausgebildet sind.
  • Zur Vereinfachung des Herstellungsprozesses kann das Pseudostapelgate 254 ein gleichzeitig mit dem floatenden Gate 180E gebildetes Gate 180S, eine gleichzeitig mit der Gatezwischenisolationsschicht 182I gebildete Isolationsstruktur 182S und ein gleichzeitig mit dem Steuergate 230C gebildetes Pseudogate 230S umfassen.
  • Wie aus 6 ersichtlich, sind das Gate 180S und das Pseudogate 230S über das erste und zweite Kontaktloch MC1, MC2 mit einer gemeinsamen oberen Zwischenverbindung 340 verbunden. Somit entspricht diese EEPROM-Zellenverschaltung derjenigen des Ersatzschaltbilds von 2. Eine Bitleitung 330 ist über das Bitleitungskontaktloch BC mit dem Drainbereich D verbunden. Das Gate des Auswahltransis tors STR kann ein Einzelschicht-Gate sein, das gleichzeitig mit dem Steuergate 230C gebildet wird.
  • Um einen Durchgriff zu vermeiden, kann der Sourcebereich S als schwach dotierter Bereich (LDD-Bereich) mit einem n–-leitenden Störstellenbereich 282 und einem n+-leitenden Störstellenbereich 292 gebildet sein. Um den Effekt des Tunnelns und Verhinderns eines Durchgriffs im Drainbereich D maximal zu machen, umfasst der FJR einen n+-leitenden Bereich 172 unterhalb der Tunneloxidschicht 175 sowie einen n–-leitenden Bereich 262 unter der Speichergateoxidschicht 160M und der Auswahlgateoxidschicht 160S. Der Drainbereich D kann ein Maskeninsel-Doppeldiffusionsdrainbereich (MI-DDD-Bereich) sein, bei dem in einem n–-leitenden Störstellenbereich 264 ein n+-leitender Störstellenbereich 294 definiert ist, um eine hohe Durchbruchspannungsfestigkeit zu erhalten. Als Maskeninsel dient in diesem Fall der durch eine Ionenimplantationsmaske innerhalb eines Bereichs definierte n+-leitende Störstellenbereich 294.
  • Im gezeigten Ausführungsbeispiel sind die Transistoren der EEPROM-Zelle innerhalb der p-leitenden HV-Mulde 131 ausgebildet, die eine höhere Dotierkonzentration aufweist als das p-leitende Substrat. Daher wird ein Durchgriff mittels Steigern der Dotierkonzentration in einem Bereich verhindert, in welchem die Transistoren der EEPROM-Zelle gebildet sind. Wenn die Transistoren der EEPROM-Zelle auf diese Weise in der p-leitenden HV-Mulde 131 mit hoher Dotierkonzentration gebildet sind, kann die Schwellenspannung aufgrund eines Volumeneffekts ansteigen, was einen Spannungsabfall zwischen dem Drainbereich D und dem Sourcebereich S verursacht. Wenn jedoch ein Kanal dieser Transistoren verkürzt wird, reduziert sich der Volumeneffekt, wodurch der Spannungsabfall zwischen dem Drain- und/oder Sourcebereich kompensiert wird, was die Eigenschaften der Transistoren der EEPROM-Zelle verbessert. Somit wird mit einer Reduktion der Abmessungen der EEPROM-Zelle deren Transistor herunterskaliert, und ein Durchgriff kann effektiv unterdrückt werden.
  • Nachfolgend werden Programmier-, Lösch- und Lesevorgänge einer solchen EEPROM-Zelle näher erläutert. Um einen Löschvorgang auszuführen, wird eine Spannung von etwa 15V bis 20V an die Abtastleitung S/L und die Wortleitung W/L angelegt, während die Bitleitung B/L geerdet wird und der Sourcebereich S floatend, d.h. potentialfrei, gehalten oder an diesen eine Spannung von 0V angelegt wird. An das Substrat wird eine Spannung von 0V angelegt. Dadurch können Elektronen in das floatende Gate F/G injiziert werden, so dass die Schwellenspannung VTH des Speichertransistors MTR z.B. auf 3V bis 7V ansteigt. Wenn ein Programmiervorgang der EEPROM-Zelle ausgeführt wird, wird die Abtastleitung S/L geerdet, an die Bitleitung B/L und die Wortleitung W/L wird jeweils eine Löschspannung von 16V bis 20V angelegt, an das Substrat wird eine Spannung von 15V angelegt, und der Sourcebereich S wird floatend gehalten. Dadurch emittiert das floatende Gate F/G Elektronen, so dass die Schwellenspannung VTH des Speichertransistors MTR auf –4V bis 0V verringert wird. Während eines Lesevorgangs wird der Sourcebereich S geerdet, an die Abtastleitung S/L wird eine Spannung von 1,7V angelegt, an die Wortleitung W/L wird eine Spannung von 3,3V angelegt, und an die Bitleitung B/L wird eine Spannung von 2,5V angelegt. Somit führt die EEPROM-Zelle einen Lesevorgang dadurch aus, dass sie detektiert, ob über den Speichertransistor MTR ein Strom fließt oder nicht.
  • 7 veranschaulicht in einer Querschnittansicht das beispielhafte Einzelchip-Datenverarbeitungsbauelement, in das die besagte EEPROM-Zelle und weitere Transistoren eingebaut sind. Wie aus 7 ersichtlich, beinhaltet dieses Bauelement eine Vierfachmuldenstruktur mit vier unterschiedlichen Mulden, die auf dem p-leitenden Substrat 100 ausgebildet sind. Speziell umfasst die Vierfachmuldenstruktur eine p-leitende LV- Mulde 141, eine p-leitende HV-Mulde 131, eine n-leitende LV-Mulde 121 und eine n-leitende HV-Mulde 111. Die Tiefen der verschiedenen Mulden haben einen Einfluss auf die vertikale Durchgriffspannung.
  • Die p-leitende HV-Mulde 131 ist mit größerer Tiefe als die p-leitende LV-Mulde 141 gebildet, und die n-leitende HV-Mulde 111 ist mit größerer Tiefe als die n-leitende LV-Mulde 121 gebildet. Die Dotierkonzentration der p-leitenden HV-Mulde 131 ist höher als diejenige des p-leitenden Substrats 100. Die EEPROM-Zelle, der HV-NMOS-TR und der MV-NMOS-TR sind auf der p-leitenden HV-Mulde 131 gebildet, der HV-PMOS-TR und der MV-PMOS-TR sind auf der n-leitenden HV-Mulde 111 gebildet, der LV-NMOS-TR ist auf der p-leitenden LV-Mulde 141 gebildet, der LV-PMOS-TR ist auf der n-leitenden LV-Mulde 121 gebildet, und ein partieller HV-NMOS-TR ist auf dem p-leitenden Substrat 100 gebildet.
  • Gateoxidschichten stehen in enger Beziehung zur Durchbruchspannungscharakteristik. Dementsprechend weist das beispielhaft betrachtete Einzelchip-Datenverarbeitungsbauelement drei verschiedene Typen von Gateoxidschichten auf, und zwar eine Gateoxidschicht 160 für den HV-TR, eine Gateoxidschicht 200 für den MV-TR und eine Gateoxidschicht 220 für den LV-TR. Von diesen Gateoxidschichten besitzt die Gateoxidschicht 160 für den HV-TR die größte Dicke, während die Gateoxidschicht 220 für den LV-TR die geringste Dicke aufweist. Die Gateoxidschicht 160 für den HV-TR ist z.B. 20nm bis 40nm dick, die Gateoxidschicht 200 für den MV-TR etwa 10nm bis 20nm dick, und die Gateoxidschicht 220 für den LV-TR etwa 2nm bis 4nm dick. Außerdem haben die Speichergateoxidschicht 160M und die Auswahlgateoxidschicht 160S des Transistors der EEPROM-Zelle die gleiche Dicke wie die Gateoxidschicht 160 des HV-TR. Die Tunneloxidschicht 175 ist z.B. zwischen 7nm und 9nm dick.
  • Der HV-TR weist als Gateelektrode ein Pseudostapelgate 256 auf, das ein Gate 180H beinhaltet, welches gleichzeitig mit dem floatenden Gate 180F des Transistors der EEPROM-Zelle gebildet wird. Des weiteren beinhaltet das Pseudostapelgate 256 eine gleichzeitig mit der Gatezwischenisolationsschicht 182I des EEPROM-Zellentransistors gebildete Isolationsstruktur 182H und ein gleichzeitig mit dem Steuergate 230C des EEPROM-Zellentransistors gebildetes Pseudogate 230H. Das Gate 180H und das Pseudogate 230H sind mit der gleichen oberen Zwischenverbindung verbunden und können in gleicher Weise wie das Gate 180S und das Pseudogate 230S des Auswahltransistors STR der EEPROM-Zelle als gemeinsames Gate betrieben werden.
  • In einem vorteilhaften Beispiel ist das Dotierprofil der p-leitenden LV-Mulde 141 identisch zu demjenigen eines auf dem p-leitenden Substrat 100 gebildeten Feldisolationsbereichs 142 des HV-NMOS-TR.
  • Nachfolgend wird detaillierter auf die Struktur der einzelnen Transistoren eingegangen. Der HV-PMOS-TR ist beispielsweise auf der n-leitenden HV-Mulde 111 gebildet, um eine hohe Durchbruchspannungsfestigkeit sicherzustellen, wobei er eine MI-DDD-Struktur mit einem p–-leitenden Bereich 272 und einem p+-leitenden Bereich 302 im p–-leitenden Bereich 272 beinhalten kann.
  • Die 8A und 8B veranschaulichen in vergrößerten Querschnittansichten den HV-PMOS-TR von 7. Wie aus den 7, 8A und 8B ersichtlich, umfasst der HV-PMOS-TR die Gateoxidschicht 160, die auf einem durch den STI-Bereich 109a definierten aktiven Bereich gebildet ist, das auf der Gateoxidschicht 160 gebildete Gate 256 sowie die in der n-leitenden HV-Mulde 111 auf beiden Seiten des Gates 256 ausgebildeten Source- und Drainbereiche S, D. Die Gateoxidschicht 160 des HV-PMOS-TR kann die gleiche Dicke wie jene der Gateoxidschichten 160M und 160S der Transistoren der EEPROM-Zelle haben, um die hohe Durchbruchsspannungsfestigkeit sicherzustellen.
  • Der STI-Bereich 109a beinhaltet einen Graben 105, eine Oxidschicht 106 zum Schutz der Innenwand des Grabens 105, eine auf der Oxidschicht 106 gebildete Nitridschicht 107, welche eine weitere Oxidation der Oxidschicht 106 verhindert und die Isolationseigenschaft des STI-Bereichs 109a gewährleistet, sowie eine Isolationsschicht 109, die den Graben 105 füllt.
  • Wenn in einem möglichen Ausführungsbeispiel die Oxidschicht 106 die gleiche Dicke t, z.B. 10nm, wie eine durch eine gestrichelte Linie symbolisierte Oxidschicht in einer herkömmlichen STI besitzt, können Elektronen in der Nitridschicht 107 eingefangen werden, wenn eine Treiberspannung an einen betreffenden Transistor angelegt wird. Dadurch können sich Löcher am Boden des STI-Bereichs 109a anhäufen und eine Inversion verursachen, so dass aufgrund eines Kanals, der sich am Boden des STI-Bereichs 109a bildet, ein parasitärer Feldtransistor entsteht. Alternativ können sich die Löcher an den Seitenwänden des STI-Bereichs 109a anhäufen und einen Strompfad bilden, durch den die Schwellenspannung VTH des HV-PMOS-TR verringert wird, so dass ein Subschwellen-Leckstrom erzeugt wird.
  • In einem vorteilhaften Ausführungsbeispiel ist unter dem STI-Bereich 109a ein p-Feldisolationsbereich 112 gebildet, um die Entstehung eines Kanals zwischen dem Sourcebereich S und dem Drainbereich D eines benachbarten HV-PMOS-TR zu verhindern. Die Siliziumoxidschicht 106 an den Seitenwänden des STI-Bereichs 109a besitzt zudem eine Dicke, die ausreicht, eine Elektroneneinfangbarrierenschicht zu erzeugen. Die Siliziumoxidschicht 106 kann eine Dicke T von z.B. 20nm bis 50nm haben, wie eine Dicke T von 25nm.
  • Wieder bezugnehmend auf 7 ist dort ersichtlich, dass der MV-PMOS-TR auf der n-leitenden HV-Mulde 111 gebildet ist. Wenn er innerhalb der gleichen n-leitenden Mulde gebildet wird wie der LV-PMOS-TR, kann sich ein Verarmungsbereich in den Drainbereich des MV-PMOS-TR erstrecken, an den eine höhere Spannung angelegt wird als an den LV-PMOS-TR, was einen Drainleckstrom verursachen kann, der eine Strom-Spannungs(Id-Vd)-Charakteristik verschlechtert. Vorliegend ist jedoch der MV-PMOS-TR in der n-leitenden HV-Mulde 111 gebildet, während der LV-PMOS-TR in der n-leitenden LV-Mulde 121 gebildet ist, so dass im Drainbereich des MV-PMOS-TR kein Leckstrom erzeugt wird und beide Transistoren optimale Betriebseigenschaften zeigen. Der MV-PMOS-TR kann einen einzelnen Source-/Drainbereich aufweisen, der auf einem p+-leitenden Bereich 304 gebildet ist.
  • Im gezeigten Beispiel ist der MV-NMOS-TR auf der p-leitenden HV-Mulde 131 gebildet. Wenn der MV-NMOS-TR, an den eine höhere Spannung angelegt wird als an den LV-NMOS-TR, innerhalb der gleichen p-leitenden Mulde wie der LV-NMOS-TR gebildet wird, unter Berücksichtigung der Messergebnisse einer Beschleunigungslebensdauerauswertung (ALE), wäre es schwierig, für den MV-NMOS-TR eine gewünschte Charakteristik der Injektion heißer Ladungsträger (HCl) sicherzustellen. Vorliegend ist der MV-NMOS-TR jedoch vom LV-NMOS-TR getrennt und in der p-leitenden HV-Mulde 131 gebildet, wobei sein Source-/Drainbereich in einer DDD-Struktur anstelle einer LDD-Struktur gebildet ist. Dabei ist eine doppelte Diffusion mit einem n–-leitenden Bereich 268 und einem n+-leitenden Bereich 298 vorgesehen, was eine HCl-Charakteristik unterstützt.
  • Im gezeigten Beispiel beinhalten der auf der p-leitenden HV-Mulde 131 gebildete HV-NMOS-TR und der auf dem p-leitenden Substrat 100 gebildete HV-NMOS-TR die Gateoxidschicht 160, die dicker als für die übrigen Transistoren ist, und diese beiden Transistoren weisen eine MI- DDD-Struktur auf, bei welcher der Source-/Drainbereich einen n–-leitenden Bereich 266 und einen darin definierten n+-leitenden Bereich 296 umfasst. Dies ermöglicht eine hohe Durchbruchsspannungsfestigkeit. Das Dotierprofil des n-Feldisolationsbereichs 142 im HV-NMOS-TR, der auf dem p-leitenden Substrat 100 gebildet ist, kann identisch zu demjenigen der p-leitenden LV-Mulde 141 sein. Der weitere HV-NMOS-TR, der ohne zwischengefügte Mulde auf dem p-leitenden Substrat 100 gebildet ist, unterliegt weniger dem Volumeneffekt.
  • Im gezeigten Beispiel ist der LV-NMOS-TR auf der p-leitenden LV-Mulde 141 ausgebildet, die flacher als die p-leitende HV-Mulde 131 ist, auf welcher der EEPROM-Zellentransistor gebildet ist. Der LV-NMOS-TR umfasst die Gateoxidschicht 220, die dünner als diejenige der anderen Transistoren ist, und dieser Transistor weist eine LDD-Struktur auf, bei welcher der Source-/Drainbereich aus einem n–-leitenden Bereich 284 und einem n+-leitenden Bereich 299 besteht, wodurch der Transistor die gewünschte Eigenschaft für niedrige Treiberspannung hat.
  • Der LV-PMOS-TR ist auf der n-leitenden LV-Mulde 121 ausgebildet und beinhaltet die Gateoxidschicht 220, die dünner als diejenige der anderen Transistoren ist, sowie einen einzelnen Source-/Drainbereich, der auf einem p+-leitenden Bereich 306 gebildet ist, so dass dieser Transistor die gewünschte Charakteristik für niedrige Treiberspannung aufweist.
  • Es versteht sich, dass für das gezeigte Einzelchip-Datenverarbeitungsbauelement anstelle des EEPROM irgend ein anderer nichtflüchtiger Speichertyp verwendet werden kann.
  • Nachfolgend wird unter Bezugnahme auf die 9 bis 33 ein vorteilhaftes Verfahren zur Herstellung des zuvor beschriebenen Einzelchip-Datenverarbeitungsbauelements näher erläutert.
  • Zunächst wird hierfür, wie in 9 gezeigt, eine Kontaktstellenisolationsschicht 103 auf einem p-leitenden integrierten Schaltkreissubstrat 100 erzeugt, wozu nacheinander eine Oxidschicht 101 und eine Nitridschicht 102 aufgebracht werden. Auf der Kontaktstellenisolationsschicht 103 werden eine nicht gezeigte, organische Antireflexbeschichtung (ARC) und eine Photoresistschicht 104 gebildet. Die Oxidschicht 101 wird z.B. mit einer Dicke von 10nm gebildet und reduziert mechanische Spannungen zwischen dem Substrat 100 und der Nitridschicht 102. Die Nitridschicht 102 wird z.B. durch Abscheiden einer Siliziumnitridschicht mit einer Dicke von 80nm bis 85nm gebildet und während eines Ätzprozesses zur Erzeugung eines STI-Bereichs als Ätzmaske benutzt. Die Siliziumnitridschicht kann durch irgendein herkömmliches Verfahren abgeschieden werden, beispielsweise chemische Gasphasenabscheidung (CVD), Subatmosphären-CVD (SACVD), Niederdruck-CVD (LPCVD) oder plasmaunterstützte CVD (PECVD).
  • Wie in 10 veranschaulicht, wird dann aus der Photoresistschicht 104 ein Photoresistmuster 104a zur Definition eines aktiven Bereichs erzeugt. Unter Verwendung des Photoresistmusters 104a als Maske wird die Kontaktstellenisolationsschicht 103 mittels eines Trockenätzprozesses strukturiert. Dadurch wird eine Kontaktstellenmaske 103a aus einem Nitridmuster 102a und einem Oxidmuster 101a erhalten. Die Nitridschicht 102 kann hierzu beispielsweise unter Verwendung eines Gases aus der Kohlenstoff-Fluor-Gruppe geätzt werden. Beispielhaft verwendbare Gase sind solche der Form CxFy oder CaHbFc, wie CF4, CHF3, C2F6, C4F8, CH2F2, CH3F, CH4, C2H2, C4F6 und Gemische hiervon. Die Nitridschicht 102 kann auch mittels eines Gases geätzt werden, das Ar enthält.
  • Gemäß 11 wird dann das Photoresistmuster 104a entfernt, und das freiliegende p-leitende Substrat 100 wird unter Verwendung der Kontaktstellenmaske 103a als Ätzmaske anisotrop trocken geätzt, um einen Graben 105 zu erzeugen, der den aktiven Bereich definiert. Das Photoresistmuster 104a kann durch irgendein herkömmliches Verfahren entfernt werden, z.B. durch Veraschen unter Verwendung eines O2-Plasmas und durch ein organisches Ablösemittel. Der Graben 105 wird mit einem Aspektverhältnis derart gebildet, dass keine Hohlräume durch einen nachfolgenden Prozess beim Füllen des Grabens 105 mit einer Isolationsschicht erzeugt werden. Beispielsweise wird der Graben 105 mit einem Aspektverhältnis von 3,0 oder weniger gebildet, wenn er mit einer Oxidschicht aus einem Plasma hoher Dichte (HDP) gefüllt wird.
  • Im Stadium von 12 wird ganzflächig auf der resultierenden Struktur mit dem gebildeten Graben 105 eine Siliziumoxidschicht 106 erzeugt, um die Innenwände des Grabens 105 zu schützen. Auf der Siliziumoxidschicht 106 wird eine Nitridauskleidung 107 aufgebracht, um eine weitere Oxidation der Siliziumoxidschicht 106 zu verhindern und die Isolationseigenschaften des STI-Bereichs zu stärken. Die Siliziumoxidschicht 106 wird in einer Dicke vorgesehen, die ausreicht, den Einfang von Elektronen in die Nitridauskleidung 107 während des Betriebs eines Transistors, einschließlich des HV-PMOS-TR, zu verhindern. Die Siliziumoxidschicht 106 kann z.B. mit einer Dicke von 20nm bis 50nm und speziell mit einer Dicke von ca. 25nm gebildet werden. Die Nitridauskleidung 107 weist z.B. eine Dicke von 5nm bis 30nm auf.
  • Der Graben 105 wird mit einer Isolationsschicht gefüllt, die aus der Gruppe ausgewählt wird, welche eine USG-Schicht, eine HDP-Oxidschicht, eine unter Verwendung von PECVD gebildete TEOS-Schicht, eine unter Verwendung von PECVD gebildete Oxidschicht und jegliche Kombination dieser Schichten umfasst. Beispielsweise kann die HDP-Oxidschicht 109 zum Füllen des Grabens 105 benutzt werden. Wenn eine Oxidschicht unter Verwendung eines HDP-CVD-Prozesses gebildet wird, kann der CVD-Prozess mit einem Ätzprozess unter Verwendung von Sputtern kombiniert werden. Des weiteren können SiH4 und O2 als Depositionsgase in eine Kammer injiziert werden, und ein Inertgas, wie Ar-Gas, wird als Sputtergas in die Kammer injiziert.
  • Im Verfahrensstadium von 13 wird die HDP-Oxidschicht 109 planarisiert, z.B. durch chemisch-mechanisches Polieren (CMP) oder einen Rückätzprozess.
  • Im Stadium von 14 wird der STI-Bereich 109a durch Entfernen der Kontaktstellenmaske 103a vervollständigt. Das Nitridmuster 102a und die Nitridauskleidung 107, die in der Kontaktstellenmaske 103a enthalten sind, werden z.B. unter Verwendung eines Ablöseprozesses mit Phosphorsäure (H3PO4) entfernt, während das Oxidmuster 101a z.B. mittels HF oder eines gepufferten Oxidätzmittels (BOE) entfernt wird.
  • In den weiteren 15 bis 33 wird der STI-Bereich 109a schematisch durch die den Graben 105 füllende Isolationsschicht 109 repräsentiert.
  • Gemäß 15 wird dann ein Photoresistmuster 110 auf der resultierenden Struktur über dem Substrat 100 erzeugt, um einen Bereich zu definieren, in welchem eine n-leitende HV-Mulde gebildet werden soll. Dazu werden n-leitende Störstellenionen, z.B. Phosphorionen oder Arsenionen, unter Verwendung des Photoresistmusters 110 als Ionenimplantationsmaske implantiert, um eine n-leitende HV-Mulde 111 zu bilden. Die Phosphorionen können mit einer Dosis von 1 × 1013 Atome/cm2 bis 5 × 1013 Atome/cm2 und einer Energie von 1,3MeV implantiert werden.
  • Des weiteren werden Phosphorionen mit einer gegenüber der Bildung der n-leitenden HV-Mulde 111 geringeren Dosis und geringeren Energie implantiert, um den p-Feldisolationsbereich 112 zu erzeugen, z.B. durch Implantation mit einer Dosis von 1 × 1012 Atome/cm2 bis 6 × 1012 Atome/cm2 und einer Energie von 300keV. Eine Gegenionenimplantation kann dazu vorgesehen sein, eine Verringerung der Schwellenspannung des PMOS-TR zu verhindern. Arsenionen können dazu mit einer Dosis von 1 × 1012 Atome/cm2 bis 5 × 1012 Atome/cm2 und einer Energie von 240 keV implantiert werden, um einen Gegenionenimplantationsbereich 113 zu erzeugen. Zur Steuerung der Schwellenspannung VTHP werden p-leitende Störstellenionen implantiert, z.B. Borionen (B+) oder Borfluoridionen (BF2 +). So kann ein VTHP-Steuerbereich 114 durch Implantieren von Borfluoridionen mit einer Dosis von 1 × 1013 Atome/cm2 bis 4 × 1013 Atome/cm2 und einer Energie von 40keV gebildet werden.
  • Gemäß 16 wird dann das Photoresistmuster 110 durch Veraschen und Verwenden eines organischen Ablösemittels entfernt, und ein Photoresistmuster 120 wird erzeugt, um einen Bereich zu definieren, in welchem eine n-leitende LV-Mulde gebildet werden soll. Es werden dann zur Erzeugung einer n-leitenden LV-Mulde 121 n-leitende Störstellenionen unter Verwendung des Photoresistmusters 120 als Ionenimplantationsmaske implantiert. Die n-leitende LV-Mulde 121 wird flacher erzeugt als die n-leitende HV-Mulde, indem die n-leitenden Störstellenionen mit niedrigerer Energie als bei der Bildung der n-leitenden HV-Mulde 111 implantiert werden. Die n-leitenden Störstellenionen können dazu beispielsweise mit einer Dosis von 1 × 1013 Atome/cm2 bis 5 × 1013 Atome/cm2 und einer Energie von 360keV implantiert werden.
  • Eine Gegenionenimplantation verhindert eine Herabsetzung der Schwellenspannung VTH im PMOS-Transistor. Hierzu wird ein Gegenionenimplantationsbereich 123 mittels Implantieren von Arsenionen bei einer Dosis von 1 × 1012 Atome/cm2 bis 7 × 1012 Atome/cm2 und einer Energie von 240keV erzeugt. Zur Steuerung der Schwellenspannung VTHP können Störstellenionen implantiert werden. So kann durch Implantieren von Borfluoridionen mit einer Dosis von 1 × 1013 Atome/cm2 bis 7 × 1013 Atome/cm2 und einer Energie von 40keV ein VTHP-Steuerbereich 124 erzeugt werden.
  • Im Verfahrensstadium von 17 wird das Photoresistmuster 120 durch Veraschen und Verwenden eines organischen Ablösemittels entfernt, und es wird ein Photoresistmuster 130 gebildet, um einen Bereich zu definieren, in welchem eine p-leitende HV-Mulde gebildet werden soll. Es wird dann eine p-leitende HV-Mulde 131 durch Implantieren von p-leitenden Störstellenionen, wie Borionen oder Borfluoridionen, unter Verwendung des Photoresistmusters 130 als Ionenimplantationsmaske erzeugt. Die Borionen können z.B. mit einer Dosis von 1 × 1013 Atome/cm2 bis 3 × 1013 Atome/cm2 und einer Energie von 700keV implantiert werden. Zur Bildung eines n-Feldisolationsbereichs 132 werden p-leitende Störstellenionen mit einer niedrigeren Energie als bei der Bildung der p-leitenden HV-Mulde 131 implantiert. Der n-Feldisolationsbereich 132 kann beispielsweise durch Implantieren von Borionen mit einer Dosis von 1 × 1013 Atome/cm2 bis 3 × 1013 Atome/cm2 und einer Energie von 130keV erzeugt werden. Zur Steuerung der Schwellenspannung VTHN können Störstellenionen implantiert werden. So kann ein VTHN-Steuerbereich 134 durch Implantieren von Borionen mit einer Dosis von 1 × 1013 Atome/cm2 bis 5 × 1013 Atome/cm2 und einer Energie von 50keV gebildet werden.
  • Gemäß 18 wird dann das Photoresistmuster 130 durch Veraschen und Verwenden eines organischen Ablösemittels entfernt, und dann wird ein Photoresistmuster 140 erzeugt, um einen Bereich zur Bildung einer p-leitenden LV-Mulde sowie einen Bereich zur Bildung eines HV-NMOS-TR über dem p-leitenden Substrat 100 zu definieren. Unter Verwendung des Photoresistmusters 140 als Ionenimplantationsmaske werden n-leitende Störstellenionen mit einer niedrigeren Energie als bei der Bildung der p-leitenden HV-Mulde 131 implantiert. Dadurch werden eine p-leitende LV-Mulde 141 und ein n-Feldisolationsbereich 142 des HV-NMOS-TR im p-leitenden Substrat 100 flacher gebildet als die p-leitende HV-Mulde. Zu diesem Zweck können Borionen mit einer Dosis von 1 × 1013 Atome/cm2 bis 5 × 1013 Atome/cm2 und einer Energie von 170 keV implantiert werden. Zur Steuerung der Schwellenspannung VTHN können Störstellenionen implantiert werden. So kann ein VTHN-Steuerbereich 144 durch Implantieren von Indiumionen (In+) mit einer Dosis von 1 × 1012 Atome/cm2 bis 7 × 102 Atome/cm2 und einer Energie von 180 keV erzeugt werden.
  • Der Einfachkeit halber sind in den weiteren 19 bis 33 nur die Muldengebiete 111, 121, 131 und 141 sowie der Feldisolationsbereich 142 des HV-NMOS-TR gezeigt, die auf dem p-leitenden Substrat 100 gebildet sind. Die übrigen Elemente sind oben unter Bezugnahme auf die vorhergehenden Figuren adäquat erläutert.
  • Im Verfahrensstadium von 19 wird das Photoresistmuster 140 durch Veraschen und Verwenden eines organischen Ablösemittels entfernt, und ein Photoresistmuster 150 wird erzeugt, um einen Bereich zu definieren, in welchem auf dem p-leitenden Substrat 100 ein HV-NMOS-TR gebildet werden soll. Unter Verwendung des Photoresistmusters 150 als Ionenimplantationsmaske werden Störstellenionen implantiert, um einen VTHN-Steuerbereich 154 für die Schwellenspannung VTHN des HV-NMOS-TR zu erzeugen, der über dem p-leitenden Substrat 100 zu bilden ist.
  • Gemäß 20 wird dann das Photoresistmuster 150 durch Veraschen und Verwenden eines organischen Ablösemittels entfernt, und eine natürliche Oxidschicht, die sich ganzflächig über dem Substrat 100 gebildet haben kann, wird unter Verwendung eines Nassreinigungsprozesses entfernt. Dann wird eine Gateoxidschicht 160 in einer Dicke von 20nm bis 40nm gebildet. Dazu eignet sich z.B. eine trockene Oxidation unter Verwendung eines O2-Gases bei einer Temperatur von etwa 1000°C bis 1100°C, eine nasse Oxidation in einer Wasserdampfatmosphäre bei einer Temperatur von 1000°C bis 1100°C, eine HCl-Oxidation unter Verwendung eines Gemisches aus O2-Gas und HCl-Gas, eine Oxidation unter Verwendung einer Mischung von O2-Gas und C2H3Cl3-Gas sowie eine Oxidation unter Verwendung einer Mischung von O2-Gas und C2H2Cl2-Gas. Ein Photoresistmuster 170 wird erzeugt, das einen Bereich frei lässt, in welchem ein n+-leitender Bereich unterhalb einer Tunneloxidschicht in einem floatenden Übergangsbereich des EEPROM-Zellentransistors gebildet werden soll, und Störstellen werden zur Erzeugung eines n+-leitenden Bereichs 172 implantiert. Dazu können Arsenionen in einer Dosis von 1 × 1013 Atome/cm2 bis 9 × 1013 Atome/cm2 und mit einer Energie von 100 keV implantiert werden.
  • Im Verfahrensstadium von 21 wird das Photoresistmuster 170 durch Veraschen und Verwenden eines organischen Ablösemittels entfernt, und dann wird ein nicht gezeigtes Photoresistmuster erzeugt, um ein Tunnelfenster zu definieren. Die Gateoxidschicht 160 wird in ihrem vom Photoresistmuster freigelassenen Teil nass geätzt und dadurch entfernt, und eine Tunneloxidschicht 175 wird im Tunnelfenster gebildet. Die Tunneloxidschicht 175 kann z.B. eine Dicke von 6nm bis 8nm haben. Zur Bildung einer floatenden Gateelektrode des Transistors der EEPROM-Zelle und einer Gateelektrode des/der HV-TR wird eine untere leitfähige Schicht 180 abgeschieden. Die untere leitfähige Schicht 180 besitzt z.B. eine Dicke von 135nm bis 165nm und kann aus Polysilizium unter Verwendung von CVD, SACVD, PECVD oder bevorzugt LPCVD gebildet werden. Nach Erzeugen einer Polysiliziumschicht für die untere leitfähige Schicht 180 z.B. durch LPCVD unter Verwendung von N2-Gas und SiH4-Gas werden Phosphorionen unter Verwendung von POCl3-Gas zur Widerstandssteuerung eingebracht, oder es wird eine dotierte Polysiliziumschicht mittels LPCVD unter Verwendung von N2-, SiH4-, Si2H6- oder PH3-Gas gebildet. Auf die untere leitfähige Schicht 180 wird eine Antireflexschicht (ARL) aufgebracht, und anschließend wird die untere leitfähige Schicht 180 in einzelne Teile für eine jeweilige Zelle strukturiert. Eine Gatezwischenisolationsschicht 182 wird ganzflächig über dem Substrat 100 aufgebracht. Die Gatezwischenisolationsschicht 182 kann z.B. aus einer ONO-Schicht bestehen, in welcher eine Oxidschicht mit einer Dicke von 3nm bis 7nm, eine Nitridschicht mit einer Dicke von 5nm bis 8nm und eine Oxidschicht mit einer Dicke von 3nm bis 7nm übereinandergestapelt sind.
  • Im Verfahrensstadium von 22 wird ein Photoresistmuster 190 erzeugt, das einen Bereich frei lässt, in welchem ein LV-TR und ein MV-TR gebildet werden sollen. Unter Verwendung des Photoresistmusters 190 als Ätzmaske werden die Gatezwischenisolationsschicht 182, die untere leitfähige Schicht 180 und die Gateoxidschicht 160 nacheinander geätzt, bis derjenige Teil des Substrats 100 freigelegt ist, der dem Bereich entspricht, in welchem der LV-TR und der MV-TR zu bilden sind. Die Gatezwischenisolationsschicht 182 und die untere leitfähige Schicht 180 können hierzu beispielsweise unter Verwendung eines Trockenätzprozesses geätzt werden, und die Gateoxidschicht 160 kann unter Verwendung eines Nassätzprozesses geätzt werden. Durch Implantieren von Borfluoridionen in einer Dosis von 1 × 1012 Atome/cm2 bis 5 × 1012 Atome/cm2 mit einer Energie von 30 keV wird ein VTH-Steuerbereich 194 erzeugt.
  • Im Verfahrensstadium von 23 wird das Photoresistmuster 190 durch Veraschen und Verwendung eines organischen Ablösemittels entfernt, und auf dem freigelegten Substrat 100 wird eine Gateoxidschicht 200 für den MV-TR mit einer Dicke von 10nm bis 20nm gebildet.
  • Gemäß 24 wird dann ein Photoresistmuster 210 erzeugt, das einen Bereich freilässt, in welchem der LV-TR zu bilden ist. Die Gateoxidschicht 200 des MV-TR wird unter Verwendung eines Nassätzprozesses geätzt. Durch Implantieren von Borfluoridionen mit einer Dosis von 1 × 1012 Atome/cm2 bis 5 × 102 Atome/cm2 und einer Energie von 30keV unter Verwendung des Photoresistmusters 210 als Ionenimplantationsmaske wird ein VTH-Steuerbereich 214 des LV-TR erzeugt.
  • Im Verfahrensstadium von 25 wird das Photoresistmuster 210 durch Veraschen und Verwendung eines organischen Ablösemittels entfernt, und auf dem freiliegenden Substrat 100 wird eine Gateoxidschicht 220 für den LV-TR mit einer Dicke von 2nm bis 4nm aufgebracht. Eine obere leitfähige Schicht 230 wird ganzflächig über dem Substrat 100 aufgebracht, um ein Steuergate des EEPROM-Zellentransistors, ein Pseudogate des HV-TR sowie Gateelektroden für den LV-TR und den MV-TR bereitzustellen. Die obere leitfähige Schicht 230 kann z.B. aus einer Polysiliziumschicht und einer Metallsilizidschicht bestehen, die übereinandergestapelt sind. Hierbei kann nach Bildung der Polysiliziumschicht das Einbringen von Phosphorionen zur Widerstandssteuerung vorgesehen sein, so dass eine dotierte Polysiliziumschicht gebildet wird. Für die Metallsilizidschicht ist z.B. eine Wolframsilizidschicht auf der Polysiliziumschicht verwendbar. Die Polysiliziumschicht besitzt z.B. eine Dicke von 135nm bis 165nm, und die Wolframsilizidschicht kann mit einer Dicke von z.B. 100nm gebildet werden, beispielsweise durch LPCVD unter Verwendung von SiH2Cl2-Gas und WF6-Gas.
  • Gemäß 26 wird dann ein Photoresistmuster 240 zur Definition einer Gatestruktur auf der oberen leitfähigen Schicht 230 erzeugt. Die obere leitfähige Schicht 230 wird unter Verwendung des Photoresistmusters 240 als Ätzmaske geätzt, um ein Gate 230L für den LV-TR und ein Gate 230M für den MV-TR zu bilden.
  • Im Stadium von 27 wird das Photoresistmuster 240 durch Veraschen und Verwendung eines organischen Ablösemittels entfernt, und es wird ein Photoresistmuster 250 erzeugt, um eine Gatestruktur für den Transistor der EEPROM-Zelle und eine Gatestruktur für den HV-TR zu definieren. Die obere leitfähige Schicht 230, die Gatezwischenisolationsschicht 182 und die untere leitfähige Schicht 180 werden nacheinander selbstjustiert unter Verwendung des Photoresistmusters 250 als Ätzmaske geätzt, was eine Gatestruktur 252 des Speichertransistors MTR der EEPROM-Zelle, eine Pseudogatestruktur 254 des Auswahltransistors STR und eine Gatestruktur 256 des HV-TR vervollständigt.
  • Dann wird gemäß 28 das Photoresistmuster 250 durch Veraschen und Verwendung eines organischen Ablösemittels entfernt, und es wird ein Photoresistmuster 260 zur Definition eines n–-leitenden Bereichs erzeugt. Unter Verwendung des Photoresistmusters 260 als Ionenimplantationsmaske werden n-leitende Störstellenionen implantiert. Dazu können Phosphorionen mit einer Dosis von 5 × 102 Atome/cm2 bis 9 × 102 Atome/cm2 und einer Energie von 90keV implantiert werden, wodurch ein n–-leitender Bereich 262 als floatender Übergangsbereich, ein n–-leitender Bereich 264 als Drainbereich des EEPROM-Zellentransistors, ein n–-leitender Bereich 266 des HV-NMOS-TR und ein n–-leitender Bereich 268 des MV-NMOS-TR gebildet werden.
  • Im Stadium von 29 wird das Photoresistmuster 260 durch Veraschen und Verwendung eines organischen Ablösemittels entfernt, und es wird ein Photoresistmuster 270 zur Definition eines p–-leitenden Bereichs erzeugt. Unter Verwendung des Photoresistmusters 270 als Ionenimplantationsmaske werden p-leitende Störstellen implantiert, z.B. Borionen mit einer Dosis von 1 × 1012 Atome/cm2 bis 9 × 1012 Atome/cm2 und einer Energie von 50keV, wodurch ein p–-leitender Bereich 272 für den HV-PMOS-TR gebildet wird.
  • Im Stadium von 30 wird das Photoresistmuster 270 durch Veraschen und Verwendung eines organischen Ablösemittels entfernt, und es wird ein Photoresistmuster 280 zur Definition eines n–-leitenden LDD-Bereichs erzeugt. Unter Verwendung des Photoresistmusters 280 als Ionenimplantationsmaske werden n-leitende Störstellenionen implantiert, beispielsweise Arsenionen mit einer Dosis von 1 × 1014 Atome/cm2 bis 8 × 1014 Atome/cm2 und einer Energie von 25keV, wodurch ein n–- leitender Bereich 282 als Sourcebereich des EEPROM-Zellentransistors und ein n–-leitender Bereich 284 für den LV-NMOS-TR gebildet werden.
  • Gemäß 31 werden dann Abstandshalter S' an den Gateseitenwänden erzeugt. Dazu wird eine Nitridschicht ganzflächig über dem Substrat 100 abgeschieden und dann zur Abstandshaltererzeugung trocken geätzt. Zur Definition eines n+-leitenden Bereichs wird ein Photoresistmuster 290 erzeugt. Unter Verwendung des Photoresistmusters 290 als Ionenimplantationsmaske werden n-leitende Störstellenionen implantiert, beispielsweise Arsenionen mit einer Dosis von 1 × 105 Atome/cm2 bis 5 × 1015 Atome/cm2 und einer Energie von 50keV. Dadurch werden ein n+-leitender Bereich 292 als Sourcebereich und ein n+-leitender Bereich 294 als Drainbereich des EEPROM-Zellentransistors, ein n+-leitender Bereich 296 für den HV-NMOS-TR, ein n+-leitender Bereich 298 für den MV-NMOS-TR und ein n+-leitender Bereich 299 für den LV-NMOS-TR gebildet.
  • Im Verfahrensstadium von 32 wird das Photoresistmuster 290 durch Veraschen und Verwendung eines organischen Ablösemittels entfernt, und es wird ein Photoresistmuster 300 zur Definition eines p+-leitenden Bereichs erzeugt. Unter Verwendung des Photoresistmusters 300 als Ionenimplantationsmaske werden p-leitende Störstellenionen implantiert, beispielsweise Borfluoridionen mit einer Dosis von 1 × 105 Atome/cm2 bis 5 × 1015 Atome/cm2 und einer Energie von 20keV. Dadurch werden ein p+-leitender Bereich 302 für den HV-PMOS-TR, ein p+-leitender Bereich 304 für den MV-PMOS-TR und ein p+-leitender Bereich 306 für den LV-PMOS-TR gebildet.
  • Gemäß 33 wird dann ein Zwischenschichtdielektrikum (ILD) 310 ganzflächig über dem Substrat 100 aufgebracht. Dazu können beispielsweise eine SiON-Schicht, eine HDP-Oxidschicht und eine TEOS-Schicht nacheinander unter Verwendung von CVD aufgebracht und an schließend mittels CMP planarisiert werden. Das ILD 310 kann eine Dicke von z.B. 810nm bis 990nm haben. Zur Freilegung der Drainbereiche der Transistoren werden Kontaktlöcher BC erzeugt, und dann werden Störstellenionen implantiert, um anschließend Bitleitungskontaktstifte 322 zu erzeugen. Die Bitleitungskontaktstifte 322 können durch sequentielles Aufbringen einer Barrierenmetallschicht und einer Wolframschicht mittels CVD und anschließendem Planarisieren mittels CMP gebildet werden. Zum Bereitstellen von Bitleitungen 330 wird eine Metallschicht aufgebracht und dann strukturiert. Die Bildung der Metallschicht kann z.B. ein sequentielles Stapeln einer Titanschicht, einer Aluminiumschicht und einer Titannitridschicht beinhalten.
  • Je nach Bedarf können im übrigen herkömmliche CMOS-Herstellungsprozesse verwendet werden, um das oben beschriebene Einzelchip-Datenverarbeitungsbauelement fertig zu stellen. Im beschriebenen Ausführungsbeispiel umfasst das Einzelchip-Datenverarbeitungsbauelement Transistoren verschiedener Spannungsbereiche, die ein effektives Speichern, Lesen und Verarbeiten von Daten ermöglichen. Das Einzelchip-Datenverarbeitungsbauelement lässt sich mit hohem Integrationsgrad realisieren und kann effektiv herunterskaliert sein, während die charakteristischen Eigenschaften nichtflüchtiger Speicherbauelemente beibehalten werden.
  • Im beschriebenen Ausführungsbeispiel beinhaltet das Einzelchip-Datenverarbeitungsbauelement eine Mehrzahl von Mulden zur Isolation von Transistoren für mehrere Spannungsbereiche, wobei jede der Mulden wenigstens einen Transistor eines bestimmten Spannungsbereichs beinhaltet und innerhalb jeder der Mulden nur Transistoren je eines zugeordneten der mehreren Spannungsbereiche angeordnet sind. Bei dem wenigstens einen Transistor innerhalb bzw. auf einem betreffenden Muldenbereich kann es sich um einen Transistor für hohe Spannung, einen Transistor für mittlere Spannung oder einen Transistor für niedrige Spannung handeln.
  • Die Erfindung stellt somit ein Verfahren zur Isolation von Transistoren eines ersten Spannungsbereichs von Transistoren eines anderen, zweiten Spannungsbereichs zur Verfügung, wobei eine erste Mulde nur Transistoren des ersten Spannungsbereichs und eine zweite Mulde nur Transistoren des zweiten Spannungsbereichs aufnimmt.
  • Die Spannungsbereiche z.B. für die Transistoren mit höherer Spannung, die Transistoren mit mittlerer Spannung und die Transistoren mit niedrigerer Spannung können je nach Bedarf abhängig vom Anwendungsfall vom Fachmann geeignet gewählt werden. Des weiteren kann der Fachmann je nach Bedarf von der zum oben beschriebenen Beispiel angegebenen Reihenfolge der Bildung der verschiedenen Mulden geeignet abweichen, ohne dass dies den Rahmen der Erfindung verlässt. Die Spannungsbereiche für die Transistoren höherer Spannung, die Transistoren mittlerer Spannung und die Transistoren niedrigerer Spannung können sich überlappen. So kann beispielsweise ein Transistor für 14V, wenn sich der höhere Transistorspannungsbereich von 14V bis 20V und der mittlere Transistorspannungsbereich von 5V bis 15V erstreckt, in einer Mulde für die Transistoren höherer Spannung und/oder in einer Mulde für die Transistoren mittlerer Spannung enthalten sein. Bei Bedarf kann außerdem mehr als eine Mulde zur Aufnahme von Transistoren eines bestimmten Spannungsbereichs vorgesehen werden. So können z.B. eine erste Mulde Transistoren niedrigerer Spannung und eine zweite Mulde ebenfalls Transistoren niedrigerer Spannung aufnehmen.

Claims (50)

  1. Bauelement mit – einem Substrat (100) eines ersten Leitfähigkeitstyps mit einer ersten Dotierkonzentration, – einer im Substrat gebildeten ersten Mulde (121, 141) und – einer im Substrat gebildeten zweiten Mulde (131), dadurch gekennzeichnet, dass – die zweite Mulde (131) eine größere Tiefe als die erste Mulde (121, 141) und eine höhere Dotierkonzentration als die erste Dotierkonzentration des Substrats (100) aufweist und auf der zweiten Mulde eine nichtflüchtige Speicherzelle (EEPROM) gebildet ist.
  2. Bauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass die erste Mulde und/oder oder die zweite Mulde vom ersten Leitfähigkeitstyp sind.
  3. Bauelement nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass die nichtflüchtige Speicherzelle eine EEPROM-Zelle ist.
  4. Bauelement nach Anspruch 3, weiter dadurch gekennzeichnet, dass die EEPROM-Zelle einen Speichertransistor und einen Auswahltransistor umfasst, wobei der Speichertransistor folgende Elemente enthält: – eine Tunneloxidschicht, – eine auf der Tunneloxidschicht dicker als die Tunneloxidschicht gebildete Gateoxidschicht, – ein auf der Tunneloxidschicht und der Gateoxidschicht gebildetes Stapelgate aus einem floatenden Gate, einer Gatezwischenisolationsschicht und einem Steuergate, – einen innerhalb der zweiten Mulde justiert zu einer Seitenwand des Stapelgates gebildeten Sourcebereich und – einen innerhalb der zweiten Mulde justiert zur anderen Seitenwand des Stapelgates gebildeten floatenden Übergangsbereich unter der Tunneloxidschicht und der Gateoxidschicht, und der Auswahltransistor folgende Elemente enthält: – eine Gateoxidschicht, – ein auf der Gateoxidschicht des Auswahltransistors parallel zum Stapelgate des Speichertransistors gebildetes Gate, – den floatenden Übergangsbereich, der zu einer Seitenwand des Gates, welche der anderen Seitenwand des Stapelgates des Speichertransistors gegenüberliegt, justiert ist, und – einen innerhalb der zweiten Mulde justiert zur anderen Seitenwand des Gates gebildeten Drainbereich.
  5. Bauelement nach Anspruch 4, weiter dadurch gekennzeichnet, dass der Sourcebereich des Speichertransistors, der floatende Übergangsbereich und der Drainbereich des Auswahltransistors vom zweiten Leitfähigkeitstyp sind.
  6. Bauelement nach Anspruch 4 oder 5, weiter gekennzeichnet durch eine Isolationsstruktur und ein Pseudogate auf dem Gate des Auswahltransistors, wobei die Isolationsstruktur gemeinsam mit der Gatezwischenisolationsschicht gebildet ist, das Pseudogate gemeinsam mit dem Steuergate gebildet ist und das Gate und das Pseudogate mit einer gemeinsamen oberen Zwischenverbindung verbunden sind.
  7. Bauelement nach einem der Ansprüche 1 bis 6, weiter gekennzeichnet durch einen auf der zweiten Mulde gebildeten Transistor.
  8. Bauelement nach Anspruch 7, dadurch gekennzeichnet, dass der Transistor auf der zweiten Mulde ein Transistor für eine hohe Spannung ist.
  9. Bauelement nach Anspruch 8, weiter dadurch gekennzeichnet, dass die gleiche Spannung an den Transistor für hohe Spannung und an die nichtflüchtige Speicherzelle angelegt wird.
  10. Bauelement nach einem der Ansprüche 1 bis 9, weiter gekennzeichnet durch einen auf der ersten Mulde gebildeten Transistor.
  11. Bauelement nach Anspruch 10, weiter dadurch gekennzeichnet, dass der auf der ersten Mulde gebildete Transistor ein Transistor für eine niedrige Spannung ist.
  12. Bauelement nach Anspruch 11, weiter dadurch gekennzeichnet, dass an den Transistor für niedrige Spannung eine geringere Spannung als an die nichtflüchtige Speicherzelle angelegt wird.
  13. Bauelement nach einem der Ansprüche 7 und 10 bis 12, weiter dadurch gekennzeichnet, dass der auf der zweiten Mulde gebildete Transistor ein solcher für eine mittlere Spannung ist.
  14. Bauelement nach Anspruch 13, weiter dadurch gekennzeichnet, dass die mittlere Spannung zwischen der an die nichtflüchtige Speicherzelle angelegten Spannung und der an den Transistor für niedrige Spannung angelegten Spannung liegt.
  15. Bauelement nach Anspruch 13 oder 14, weiter dadurch gekennzeichnet, dass der Transistor für mittlere Spannung folgende Elemente enthält: – eine auf der zweiten Mulde gebildete Gateoxidschicht, – ein auf der Gateoxidschicht gebildetes Gate, – einen innerhalb der zweiten Mulde justiert zu einer Seitenwand des Gates gebildeten DDD-Sourcebereich und – einen innerhalb der zweiten Mulde justiert zu einer anderen Seitenwand des Gates gebildeten DDD-Drainbereich.
  16. Bauelement nach einem der Ansprüche 1 bis 15, weiter gekennzeichnet durch eine im Substrat gebildete dritte Mulde mit geringerer Tiefe als die erste Mulde und zur zweiten Mulde entgegengesetztem Leitfähigkeitstyp.
  17. Bauelement nach Anspruch 16, weiter gekennzeichnet durch einen auf der dritten Mulde gebildeten Transistor.
  18. Bauelement nach Anspruch 17, weiter dadurch gekennzeichnet, dass der auf der dritten Mulde gebildete Transistor ein solcher für eine hohe Spannung ist.
  19. Bauelement nach Anspruch 18, weiter dadurch gekennzeichnet, dass an den Transistor für hohe Spannung auf der dritten Mulde die gleiche Spannung wie an die nichtflüchtige Speicherzelle angelegt wird.
  20. Bauelement nach Anspruch 18 oder 19, weiter gekennzeichnet durch einen im Substrat gebildeten flachen Grabenisolationsbereich zur Definition eines aktiven Bereichs, wobei der flache Grabenisolationsbereich folgende Elemente enthält: – einen im Substrat gebildeten Graben, – eine Oxidschicht an einer Grabenseitenwand, – eine zur Oxidschicht konforme Nitridschicht und – eine den Graben füllende, planarisierte Isolationsschicht, – wobei die Oxidschicht eine Dicke derart aufweist, dass sie das Einfangen von Elektronen in die Nitridschicht bei Anlegen einer entsprechenden Spannung an den Transistor verhindert, der auf der dritten Mulde gebildet ist.
  21. Bauelement nach einem der Ansprüche 17 bis 20, weiter dadurch gekennzeichnet, dass der auf der dritten Mulde gebildete Transistor folgende Elemente enthält: – eine Gateoxidschicht, – ein auf der Gateoxidschicht gebildetes Gate, – einen innerhalb der dritten Mulde justiert zu einer Seitenwand des Gates gebildeten Maskeninsel-Sourcebereich vom DDD-Typ und – einen innerhalb der dritten Mulde selbstjustiert zu einer anderen Seitenwand des Gates gebildeten Maskeninsel-Drainbereich vom DDD-Typ.
  22. Bauelement nach Anspruch 21, weiter gekennzeichnet durch eine Isolationsstruktur und ein Pseudogate auf dem Gate des auf der dritten Mulde gebildeten Transistors, wobei das Gate dieses Transistors und das Pseudogate mit einer gemeinsamen oberen Zwischenverbindung verbunden sind.
  23. Bauelement nach einem der Ansprüche 16 bis 22, weiter gekennzeichnet durch einen auf der dritten Mulde gebildeten Transistor für eine mittlere Spannung, wobei die mittlere Spannung zwischen der an die nichtflüchtige Speicherzelle angelegten Spannung und der an den Transistor für niedrige Spannung angelegten Spannung liegt.
  24. Bauelement nach einem der Ansprüche 1 bis 23, weiter gekennzeichnet durch einen auf dem Substrat gebildeten Transistor, wobei das Dotierprofil der ersten Mulde gleich demjenigen eines Feldisolationsbereichs dieses Transistors ist.
  25. Bauelement nach einem der Ansprüche 1 bis 24, weiter dadurch gekennzeichnet, dass die erste Mulde vom ersten Leitfähigkeitstyp ist und folgende weitere Elemente vorgesehen sind: – eine dritte Mulde vom zweiten, zum ersten entgegengesetzten Leitfähigkeitstyp und – eine vierte Mulde vom zweiten Leitfähigkeitstyp im Substrat, wobei die vierte Mulde flacher als die dritte Mulde gebildet ist.
  26. Bauelement nach Anspruch 25, weiter gekennzeichnet durch – einen auf der ersten Mulde ausgebildeten ersten Transistor, an den eine erste Spannung anzulegen ist, – einen auf der zweiten Mulde gebildeten zweiten Transistor, an den eine zweite Spannung anzulegen ist, die höher als die erste Spannung ist, – einen auf der dritten Mulde gebildeten dritten Transistor, an den die zweite Spannung anzulegen ist, und – eine auf der vierten Mulde gebildeten vierten Transistor, an den die erste Spannung anzulegen ist.
  27. Bauelement nach Anspruch 26, weiter dadurch gekennzeichnet, dass Gateoxidschichten des zweiten und dritten Transistors dicker als Gateoxidschichten des ersten und vierten Transistors sind.
  28. Bauelement nach Anspruch 26, dadurch gekennzeichnet, dass die Gateoxidschicht der nichtflüchtigen Speicherzelle so dick wie die Gateoxidschicht des zweiten Transistors und des dritten Transistors ist und die Gateoxidschichten des zweiten und dritten Transis tors dicker als die Gateoxidschichten des ersten und vierten Transistors sind.
  29. Bauelement nach einem der Ansprüche 21 bis 28, weiter dadurch gekennzeichnet, dass der Maskeninsel-Sourcebereich vom DDD-Typ und der Maskeninsel-Drainbereich vom DDD-Typ des dritten Transistors auf der dritten Mulde vom ersten Leitfähigkeitstyp sind.
  30. Bauelement nach einem der Ansprüche 26 bis 29, weiter dadurch gekennzeichnet, dass der erste Transistor folgende Elemente enthält: – eine Gateoxidschicht auf der ersten Mulde, – ein Gate auf der Gateoxidschicht der ersten Mulde, – einen Sourcebereich vom DDD-Typ des zweiten Leitfähigkeitstyps innerhalb der ersten Mulde justiert zu einer Seitenwand des Gates und – einen Drainbereich vom DDD-Typ des zweiten Leitfähigkeitstyps innerhalb der ersten Mulde justiert zu einer anderen Seitenwand des Gates, und der vierte Transistor folgende Elemente enthält: – eine Gateoxidschicht auf der vierten Mulde, – ein Gate auf der Gateoxidschicht der vierten Mulde, – ein Sourcebereich des ersten Leitfähigkeitstyps innerhalb der vierten Mulde justiert zu einer Seitenwand des Gates und – einen Drainbereich des ersten Leitfähigkeitstyps innerhalb der vierten Mulde justiert zu einer anderen Seitenwand des Gates.
  31. Bauelement nach Anspruch 25, weiter gekennzeichnet durch folgende Elemente: – einen ersten Transistor, an den eine erste Spannung anzulegen ist, auf der ersten Mulde, – einen zweiten Transistor, an den eine zweite Spannung anzulegen ist, auf der zweiten Mulde, – einen dritten Transistor, an den eine dritte Spannung anzulegen ist, auf der zweiten Mulde, – einen vierten Transistor, an den die zweite Spannung anzulegen ist, auf der dritten Mulde, einen fünften Transistor, an den die dritte Spannung anzulegen ist, auf der dritten Mulde und – einen sechsten Transistor, an den die erste Spannung anzulegen ist, auf der vierten Mulde, – wobei die dritte Spannung höher ist als die zweite Spannung und die zweite Spannung höher als die erste Spannung ist.
  32. Bauelement nach einem der Ansprüche 26 bis 31, weiter dadurch gekennzeichnet, dass der zweite Transistor folgende Elemente enthält: – eine Gateoxidschicht auf der zweiten Mulde, – ein Gate auf der Gateoxidschicht des zweiten Transistors, – einen Sourcebereich vom DDD-Typ des zweiten Leitfähigkeitstyps innerhalb der zweiten Mulde justiert zu einer Seitenwand des Gates und – einen Drainbereich vom DDD-Typ des zweiten Leitfähigkeitstyps innerhalb der zweiten Mulde justiert zu einer anderen Seitenwand des Gates.
  33. Bauelement nach Anspruch 32, weiter dadurch gekennzeichnet, dass der Sourcrebereich und der Drainbereich des zweiten Transistors vom Maskeninseltyp sind.
  34. Bauelement nach Anspruch 25, weiter gekennzeichnet durch folgende Elemente: – einen ersten Transistor, an den eine erste Spannung anzulegen ist, auf der ersten Mulde, – einen zweiten Transistor, an den eine zweite Spannung anzulegen ist, auf der zweiten Mulde, – einen dritten Transistor, an den eine dritte Spannung anzulegen ist, auf der zweiten Mulde, – einen vierten Transistor, an den die zweite Spannung anzulegen ist, auf der dritten Mulde, – einen fünften Transistor, an den die dritte Spannung anzulegen ist, auf der dritten Mulde, – einen sechsten Transistor, an den die erste Spannung anzulegen ist, auf der vierten Mulde und – einen weiteren dritten Transistor, an den die dritte Spannung anzulegen ist, auf dem Substrat, – wobei die dritte Spannung höher als die zweite Spannung und die zweite Spannung höher als die erste Spannung ist.
  35. Bauelement nach Anspruch 34, weiter dadurch gekennzeichnet, dass Gateoxidschichten des dritten und des fünften Transistors dicker als Gateoxidschichten des zweiten und vierten Transistors sind.
  36. Bauelement nach Anspruch 34 oder 35, weiter dadurch gekennzeichnet, dass Gateoxidschichten des zweiten und vierten Transistors dicker als Gateoxidschichten des ersten und sechsten Transistors sind.
  37. Bauelement nach Anspruch 35 oder 36, weiter dadurch gekennzeichnet, dass die Gateoxidschicht der nichtflüchtigen Speicherzelle so dick wie die Gateoxidschicht des dritten und des fünften Transistors ist, die Gateoxidschichten des dritten und fünften Transistors dicker als die Gateoxidschichten des zweiten und vier ten Transistors sind und die Gateoxidschichten des zweiten und vierten Transistors dicker als die Gateoxidschichten des ersten und sechsten Transistors sind.
  38. Bauelement nach einem der Ansprüche 34 bis 37, weiter dadurch gekennzeichnet, dass das Dotierprofil der ersten Mulde gleich demjenigen eines Feldisolationsbereichs des dritten Transistors ist.
  39. Bauelement, gekennzeichnet durch eine Mehrzahl von Mulden zur Isolation von Transistoren für mehrere Spannungsbereiche, wobei jede Mulde wenigstens einen Transistor eines zugeordneten Spannungsbereichs enthält und innerhalb jeder Mulde nur Transistoren des gleichen der mehreren Spannungsbereiche vorgesehen sind.
  40. Bauelement nach Anspruch 39, weiter dadurch gekennzeichnet, dass wenigstens ein Transistor ein solcher für eine hohe Spannung ist.
  41. Bauelement nach Anspruch nach Anspruch 39 oder 40, weiter dadurch gekennzeichnet, dass wenigstens ein Transistor ein solcher für eine mittlere Spannung ist.
  42. Bauelement nach einem der Ansprüche 39 bis 41, weiter dadurch gekennzeichnet, dass wenigstens ein Transistor ein solcher für eine niedrige Spannung ist.
  43. Verfahren zur Herstellung eines Mehrmulden-Bauelements mit auf den Mulden gebildeten Transistoren, gekennzeichnet durch die Schritte: – Bilden einer ersten Mulde für Transistoren nur eines ersten Spannungsbereichs und – Bilden einer zweiten Mulde für Transistoren nur eines vom ersten verschiedenen zweiten Spannungsbereichs.
  44. Verfahren nach Anspruch 43, weiter dadurch gekennzeichnet, dass der erste Transistorspannungsbereich und/oder der zweite Transistorspannungsbereich ein Bereich niedriger Spannung ist.
  45. Verfahren nach Anspruch 43 oder 44, weiter dadurch gekennzeichnet, dass der erste Transistorspannungsbereich und/oder der zweite Transistorspannungsbereich ein Bereich mittlerer Spannung ist.
  46. Verfahren nach einem der Ansprüche 43 bis 45, weiter dadurch gekennzeichnet, dass der erste Transistorspannungsbereich und/oder der zweite Transistorspannungsbereich ein Bereich hoher Spannung ist.
  47. Verfahren zur Herstellung eines Mehrmulden-Bauelements als Einzelchip-Datenverarbeitungsbauelement, bei dem – ein Substrat eines ersten Leiffähigkeitstyps mit einer ersten Dotierkonzentration gebildet wird und – eine erste und eine zweite Mulde im Substrat gebildet werden, dadurch gekennzeichnet, dass – die zweite Mulde im Substrat mit größerer Tiefe als die erste Mulde und mit höherer Dotierkonzentration als die erste Dotierkonzentration des Substrats gebildet wird und auf der zweiten Mulde ein nichfflüchtiges Speicherbauelement gebildet wird.
  48. Verfahren nach Anspruch 47, weiter dadurch gekennzeichnet, dass die zweite Mulde vom ersten Leiffähigkeitstyp gebildet wird.
  49. Verfahren nach Anspruch 47 oder 48, weiter dadurch gekennzeichnet, dass die erste Mulde vom ersten Leitfähigkeitstyp gebildet wird, eine dritte Mulde von einem dem ersten entgegengesetzten zweiten Leitfähigkeitstyp gebildet wird und eine vierte Mulde des zweiten Leitfähigkeitstyps im Substrat mit geringerer Tiefe als die dritte Mulde gebildet wird.
  50. Vorrichtung zur Durchführung des Verfahrens nach einem der Ansprüche 43 bis 49.
DE102004030345A 2003-06-20 2004-06-18 Mehrmulden-Bauelement und Herstellungsverfahren Expired - Fee Related DE102004030345B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR03-40087 2003-06-20
KR10-2003-0040087A KR100493061B1 (ko) 2003-06-20 2003-06-20 비휘발성 메모리가 내장된 단일 칩 데이터 처리 장치

Publications (2)

Publication Number Publication Date
DE102004030345A1 true DE102004030345A1 (de) 2005-01-20
DE102004030345B4 DE102004030345B4 (de) 2010-05-06

Family

ID=33487927

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004030345A Expired - Fee Related DE102004030345B4 (de) 2003-06-20 2004-06-18 Mehrmulden-Bauelement und Herstellungsverfahren

Country Status (5)

Country Link
US (2) US7323740B2 (de)
JP (1) JP2005012227A (de)
KR (1) KR100493061B1 (de)
DE (1) DE102004030345B4 (de)
FR (1) FR2856519B1 (de)

Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004311891A (ja) * 2003-04-10 2004-11-04 Seiko Instruments Inc 半導体装置
JP2005051148A (ja) * 2003-07-31 2005-02-24 Seiko Epson Corp 半導体装置の製造方法
KR100564629B1 (ko) * 2004-07-06 2006-03-28 삼성전자주식회사 이이피롬 소자 및 그 제조 방법
US7482223B2 (en) 2004-12-22 2009-01-27 Sandisk Corporation Multi-thickness dielectric for semiconductor memory
US7202125B2 (en) * 2004-12-22 2007-04-10 Sandisk Corporation Low-voltage, multiple thin-gate oxide and low-resistance gate electrode
KR100602096B1 (ko) * 2004-12-29 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
KR100624912B1 (ko) * 2005-03-22 2006-09-19 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
JP4548603B2 (ja) * 2005-06-08 2010-09-22 セイコーエプソン株式会社 半導体装置
JP4591691B2 (ja) * 2005-06-07 2010-12-01 セイコーエプソン株式会社 半導体装置
US7514761B2 (en) * 2005-11-08 2009-04-07 Himax Technologies, Inc. Triple operation voltage device
KR100667909B1 (ko) * 2005-12-29 2007-01-11 매그나칩 반도체 유한회사 비휘발성 반도체 메모리 장치
JP4967478B2 (ja) * 2006-06-30 2012-07-04 富士通セミコンダクター株式会社 半導体装置とその製造方法
KR100808797B1 (ko) * 2006-08-29 2008-03-03 동부일렉트로닉스 주식회사 반도체 소자의 이온 주입 방법
JP2008118040A (ja) * 2006-11-07 2008-05-22 Sharp Corp 不揮発性半導体記憶装置及びその製造方法とこれを用いた情報の書き込み方法
KR100847837B1 (ko) * 2006-12-29 2008-07-23 동부일렉트로닉스 주식회사 디모스 소자 및 그 제조 방법
JP4728266B2 (ja) * 2007-02-23 2011-07-20 Ｏｋｉセミコンダクタ株式会社 不揮発性半導体記憶装置のメモリセル
JP2008244009A (ja) * 2007-03-26 2008-10-09 Fujitsu Ltd 半導体装置およびその製造方法
US7781289B1 (en) * 2007-05-03 2010-08-24 National Semiconductor Corporation Method for fabricating higher quality thicker gate oxide in a non-volatile memory cell and associated circuits
KR20090047774A (ko) * 2007-11-08 2009-05-13 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
FR2926400A1 (fr) 2008-01-11 2009-07-17 St Microelectronics Rousset Cellule eeprom a perte de charges
JP5259246B2 (ja) 2008-05-09 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置
JP2009277847A (ja) * 2008-05-14 2009-11-26 Toshiba Corp 不揮発性半導体記憶装置
KR20100081633A (ko) * 2009-01-06 2010-07-15 삼성전자주식회사 비휘발성 메모리 소자 및 그의 제조방법
JP5367390B2 (ja) * 2009-01-28 2013-12-11 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
US8507987B2 (en) 2009-09-21 2013-08-13 United Microelectronics Corp. Radio frequency device and method for fabricating the same
CN102110655B (zh) * 2009-12-24 2013-09-11 上海华虹Nec电子有限公司 Eeprom器件的制作方法
JP5683163B2 (ja) * 2010-07-29 2015-03-11 ルネサスエレクトロニクス株式会社 半導体装置
US8377772B2 (en) * 2010-08-17 2013-02-19 Texas Instruments Incorporated CMOS integration method for optimal IO transistor VT
JP5778900B2 (ja) * 2010-08-20 2015-09-16 富士通セミコンダクター株式会社 半導体装置の製造方法
US8643101B2 (en) 2011-04-20 2014-02-04 United Microelectronics Corp. High voltage metal oxide semiconductor device having a multi-segment isolation structure
US8581338B2 (en) 2011-05-12 2013-11-12 United Microelectronics Corp. Lateral-diffused metal oxide semiconductor device (LDMOS) and fabrication method thereof
US8501603B2 (en) 2011-06-15 2013-08-06 United Microelectronics Corp. Method for fabricating high voltage transistor
US8592905B2 (en) 2011-06-26 2013-11-26 United Microelectronics Corp. High-voltage semiconductor device
US20130043513A1 (en) 2011-08-19 2013-02-21 United Microelectronics Corporation Shallow trench isolation structure and fabricating method thereof
US8729599B2 (en) * 2011-08-22 2014-05-20 United Microelectronics Corp. Semiconductor device
US8921937B2 (en) 2011-08-24 2014-12-30 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device and method of fabricating the same
US8742498B2 (en) 2011-11-03 2014-06-03 United Microelectronics Corp. High voltage semiconductor device and fabricating method thereof
US8482063B2 (en) 2011-11-18 2013-07-09 United Microelectronics Corporation High voltage semiconductor device
US8587058B2 (en) 2012-01-02 2013-11-19 United Microelectronics Corp. Lateral diffused metal-oxide-semiconductor device
US8492835B1 (en) 2012-01-20 2013-07-23 United Microelectronics Corporation High voltage MOSFET device
US9093296B2 (en) 2012-02-09 2015-07-28 United Microelectronics Corp. LDMOS transistor having trench structures extending to a buried layer
TWI523196B (zh) 2012-02-24 2016-02-21 聯華電子股份有限公司 高壓金氧半導體電晶體元件及其佈局圖案
US8890144B2 (en) 2012-03-08 2014-11-18 United Microelectronics Corp. High voltage semiconductor device
TWI575744B (zh) * 2012-04-24 2017-03-21 聯華電子股份有限公司 半導體結構及其製造方法
US9236471B2 (en) * 2012-04-24 2016-01-12 United Microelectronics Corp. Semiconductor structure and method for manufacturing the same
US9159791B2 (en) 2012-06-06 2015-10-13 United Microelectronics Corp. Semiconductor device comprising a conductive region
US8836067B2 (en) 2012-06-18 2014-09-16 United Microelectronics Corp. Transistor device and manufacturing method thereof
US8674441B2 (en) 2012-07-09 2014-03-18 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device
US8643104B1 (en) 2012-08-14 2014-02-04 United Microelectronics Corp. Lateral diffusion metal oxide semiconductor transistor structure
US8729631B2 (en) 2012-08-28 2014-05-20 United Microelectronics Corp. MOS transistor
US9196717B2 (en) 2012-09-28 2015-11-24 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device
US8829611B2 (en) 2012-09-28 2014-09-09 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor device
US8704304B1 (en) 2012-10-05 2014-04-22 United Microelectronics Corp. Semiconductor structure
US20140110777A1 (en) 2012-10-18 2014-04-24 United Microelectronics Corp. Trench gate metal oxide semiconductor field effect transistor and fabricating method thereof
US9224857B2 (en) 2012-11-12 2015-12-29 United Microelectronics Corp. Semiconductor structure and method for manufacturing the same
US9035425B2 (en) 2013-05-02 2015-05-19 United Microelectronics Corp. Semiconductor integrated circuit
US8896057B1 (en) 2013-05-14 2014-11-25 United Microelectronics Corp. Semiconductor structure and method for manufacturing the same
US9041144B2 (en) 2013-05-17 2015-05-26 Micron Technology, Inc. Integrated circuitry comprising transistors with broken up active regions
US8786362B1 (en) 2013-06-04 2014-07-22 United Microelectronics Corporation Schottky diode having current leakage protection structure and current leakage protecting method of the same
US8941175B2 (en) 2013-06-17 2015-01-27 United Microelectronics Corp. Power array with staggered arrangement for improving on-resistance and safe operating area
US9230977B2 (en) * 2013-06-21 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded flash memory device with floating gate embedded in a substrate
US20150048875A1 (en) * 2013-08-19 2015-02-19 Ememory Technology Inc. High voltage power control system
CN103413809B (zh) * 2013-08-23 2016-04-06 上海华虹宏力半导体制造有限公司 分栅式闪存及其形成方法
US9136375B2 (en) 2013-11-21 2015-09-15 United Microelectronics Corp. Semiconductor structure
US20150171104A1 (en) * 2013-12-12 2015-06-18 Cypress Semiconductor Corporation Complementary sonos integration into cmos flow
US9490360B2 (en) 2014-02-19 2016-11-08 United Microelectronics Corp. Semiconductor device and operating method thereof
KR20170021967A (ko) * 2015-08-18 2017-03-02 삼성전자주식회사 반도체 장치 제조 방법
JP6917737B2 (ja) * 2017-03-13 2021-08-11 ユナイテッド・セミコンダクター・ジャパン株式会社 半導体装置の製造方法
US11264396B2 (en) 2019-05-31 2022-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-type high voltage devices fabrication for embedded memory
KR102253282B1 (ko) * 2019-05-31 2021-05-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 임베디드 메모리를 위한 멀티형 고전압 디바이스 제조
KR20210091457A (ko) * 2020-01-14 2021-07-22 에스케이하이닉스 주식회사 페이지 버퍼를 구비하는 반도체 메모리 장치
US11563127B2 (en) * 2021-01-07 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device
CN113241345B (zh) * 2021-07-12 2021-11-26 广州粤芯半导体技术有限公司 半导体器件结构及其形成方法
CN116779615B (zh) * 2023-08-23 2023-11-07 合肥晶合集成电路股份有限公司 一种集成半导体器件及其制作方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5239197A (en) * 1990-01-29 1993-08-24 Matsushita Electronics Corporation Non-volatile memory device and transistor circuits on the same chip
KR920006991A (ko) * 1990-09-25 1992-04-28 김광호 반도체메모리 장치의 고전압발생회로
US5559044A (en) * 1992-09-21 1996-09-24 Siliconix Incorporated BiCDMOS process technology
US6475846B1 (en) * 1995-05-18 2002-11-05 Texas Instruments Incorporated Method of making floating-gate memory-cell array with digital logic transistors
JPH1070243A (ja) * 1996-05-30 1998-03-10 Toshiba Corp 半導体集積回路装置およびその検査方法およびその検査装置
JP2924833B2 (ja) * 1996-12-13 1999-07-26 日本電気株式会社 不揮発性半導体記憶装置及びその製造方法
JP3149937B2 (ja) * 1997-12-08 2001-03-26 日本電気株式会社 半導体装置およびその製造方法
TW420874B (en) * 1998-05-04 2001-02-01 Koninkl Philips Electronics Nv Method of manufacturing a semiconductor device
EP2034518A3 (de) * 1998-07-22 2009-06-03 STMicroelectronics S.r.l. Elektronische Bauelemente, die HV-Transistoren und LV-Transistoren mit salizidierten Übergängen umfassen
JP3743486B2 (ja) * 1999-06-23 2006-02-08 セイコーエプソン株式会社 不揮発性メモリトランジスタを含む半導体装置の製造方法
JP2003518742A (ja) * 1999-12-21 2003-06-10 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 不揮発性のメモリーセルと周辺部
US6400292B1 (en) * 2000-09-18 2002-06-04 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device
JP2002122980A (ja) * 2000-10-17 2002-04-26 Hitachi Ltd 半導体集積回路装置の製造方法およびフォトマスクの製造方法
JP4077177B2 (ja) 2001-07-25 2008-04-16 株式会社東芝 半導体メモリの製造方法
JP2003168748A (ja) * 2001-11-30 2003-06-13 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
KR100496857B1 (ko) * 2002-05-17 2005-06-22 삼성전자주식회사 외부적으로 데이터 로드 신호를 갖는 반도체 메모리 장치및 이 반도체 메모리 장치의 직렬 데이터의 병렬데이터로의 프리패치 방법

Also Published As

Publication number Publication date
DE102004030345B4 (de) 2010-05-06
FR2856519B1 (fr) 2008-04-18
KR20040110666A (ko) 2004-12-31
JP2005012227A (ja) 2005-01-13
US20070298571A1 (en) 2007-12-27
US20040256658A1 (en) 2004-12-23
KR100493061B1 (ko) 2005-06-02
US7598139B2 (en) 2009-10-06
US7323740B2 (en) 2008-01-29
FR2856519A1 (fr) 2004-12-24

Similar Documents

Publication Publication Date Title
DE102004030345B4 (de) Mehrmulden-Bauelement und Herstellungsverfahren
DE102006021070B4 (de) Halbleitervorrichtungen mit tiefen Grabenisolationsstrukturen und Verfahren zu deren Anfertigung
DE10326771B4 (de) Integrierte Speicherschaltung und Verfahren zum Bilden einer integrierten Speicherschaltung
DE10129958B4 (de) Speicherzellenanordnung und Herstellungsverfahren
DE19930748C2 (de) Verfahren zur Herstellung von EEPROM- und DRAM-Grabenspeicherzellbereichen auf einem Chip
DE10328577B4 (de) Nichtflüchtige Speicherzelle und Herstellungsverfahren
DE10146013B4 (de) Halbleitervorrichtungsherstellungsverfahren
DE102008023622B4 (de) Verfahren zum Herstellen einer DRAM-Vorrichtung mit einer dielektrischen Gate-Schicht mit mehreren Dicken
DE102005012112B4 (de) Verfahren zum Herstellen von ladungsfangenden Halbleiterspeicherbauelementen und ladungsfangendes Halbleiterspeicherbauelement
DE112004003060B4 (de) Halbleitervorrichtung mit einem Feld aus Flashspeicherzellen sowie zugehöriges Betriebsverfahren und Prozess zum Herstellen einer System-on-Chip-Vorrichtung in einem Halbleitersubstrat
DE10046945C2 (de) Verfahren zum Herstellen einer nichtflüchtigen Halbleiterspeichervorrichtung mit selbstjustierter schwebender Gateelektrode unter Verwendung einer Grabenisolationsstruktur
DE102004009597A1 (de) Verfahren zur Herstellung einer Halbleiterbaugruppe
DE10038728A1 (de) Halbleiterspeicher-Zellenanordnung und Verfahren zu deren Herstellung
DE10203762A1 (de) Nichtflüchtiges Halbleiterspeicherbauelement und Verfahren zu seiner Herstellung
DE4443968A1 (de) Halbleitereinrichtung und Verfahren zum Herstellen derselben
DE102007033017A1 (de) Integrierte Schaltkreise, Verfahren zum Herstellen eines integrierten Schaltkreises, Speichermodule, Computersysteme
EP0971414A1 (de) Grabenkondensator mit Isolationskragen und vergrabenen Kontakt und entsprechendes Herstellungsverfahren
DE102016100562A1 (de) Eine halbleitersubstratanordnung, eine halbleitervorrichtung und ein verfahren zum bearbeiten eines halbleitersubstrats
DE102011082851A1 (de) EEPROM-Zelle
DE69637352T2 (de) Verfahren zur Herstellung einer vertikalen nichtflüchtigen Speicherzelle
DE102006058185A1 (de) EEPROM und Herstellungsverfahren
DE10324550B4 (de) Herstellungsverfahren für eine NROM-Halbleiterspeichervorrichtung
WO2003098694A1 (de) Schichtanordnung sowie speicheranordnung
DE19807010A1 (de) Verfahren zur Herstellung einer nichtflüchtigen Speichereinrichtung
EP1518277B1 (de) Verfahren zur herstellung eines nrom-speicherzellenfeldes

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee