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Die
vorliegende Erfindung betrifft allgemein Speichervorrichtungen zur
Datenspeicherung, die miniaturisiert und integriert auf einem Substrat
angeordnet sind. Insbesondere betrifft die vorliegende Erfindung
eine DRAM-Speicherzelle (DRAM= Dynamic Random Access Memory, dynamischer
Schreiblesespeicher) mit einem Speicherkondensator und einem an
dem Speicherkondensator angeschlossenen Auswahltransistor. Eine
Datenspeicherung wird in Form einer Ladung des Speicherkondensators
durchgeführt,
wobei Speicherzustände "0" und "1" einem
positiv bzw. negativ geladenen Speicherkondensator entsprechen.
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Ein
Schreiben bzw. Lesen des Speicherkondensators erfolgt über ein
Ansprechen des Auswahltransistors. Die in dem Speicherkondensator
gespeicherte Ladung rekombiniert infolge von Leckströmen unter
anderem durch den Auswahltransistor derart, dass die Ladung in einem
vorgegebenen Wiederauffrischungszyklus wiederaufgefrischt werden
muss. Der Wiederauffrischungszyklus beträgt typischerweise 64 Millisekunden
(ms).
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Spezifisch
betrifft die vorliegende Erfindung eine elektronische Speichervorrichtung
zur Datenspeicherung, die auf einem Substrat angeordnet ist, mit
mindestens einer in einem Speicherzellenfeld angeordneten Speicherzelle,
wobei die mindestens eine Speicherzelle einen Speicherkondensator
zur Speicherung einer elektrischen Ladung mit einer ersten Kondensatorelektrode,
einer von der ersten Kondensatorelektrode elektrisch isolierten
zweiten Kondensatorelektrode, die elektrisch mit dem Substrat verbunden
ist, und einer zwischen die erste und zweite Kondensatorelektrode
eingebrachten Dielektrikumsschicht, und einen Auswahltransistor
zur Auswahl der mindestens einen Speicherzelle umfasst, wobei der
Auswahltransistor eine erste Leitungselektrode, die mit einer Bitleitung
des Speicherzellenfelds verbunden ist, eine zweite Leitungselektrode,
die mit der ersten Kondensatorelektrode verbunden ist, und eine
Steuerelektrode, die mit einer Wortleitung des Speicherzellenfels
verbunden ist, aufweist.
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Die
Steuerelektrode ist hierbei durch eine Gate-Einheit bereitgestellt,
die eine aus dem Substrat vorstehende Finne aufweist, welche von
einer Gate-Oxidschicht und einer Gate-Elektrodenschicht derart umgeben ist,
dass an gegenüberliegenden
lateralen Flächen
der Finne erste und zweite Gate-Elemente
ausgebildet sind, wobei ein drittes Gate-Element an einer zu der
Oberfläche
des Substrats parallelen Fläche
der Finne bzw. des Stegs bereitgestellt ist.
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Die
mit einer zunehmenden Integrationsdichte einhergehende Verkleinerung
von Speicherzellen, die jeweils einen Auswahltransistor und einen
Speicherkondensator aufweisen, bringt Probleme hinsichtlich der
Stromtreiberfähigkeit
und des Leckstromverhaltens des Auswahltransistors mit sich. Eine
hohe Stromtreiberfähigkeit
des Auswahltransistors ist erforderlich, um den Speicherkondensator ausreichend
schnell aufladen zu können.
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Andererseits
müssen
niedrige Leckströme
in dem Auswahltransistor bereitgestellt werden, um eine Daten-Retention-Zeit
zu erhöhen,
bzw. um den Wiederauffrischungszyklus möglichst groß auszulegen. Bei Auswahltransistoren
für DRAM-Speichervorrichtungen
verringert sich im Allgemeinen die Stromtreiberfähigkeit mit fortschreitender
Miniaturisierung, da beispielsweise eine Gate-Oxidschichtdicke und
Dotierprofile nicht entsprechend herabskaliert werden können.
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Um
eine Stromtreiberfähigkeit
zu erhöhen, ist
vorgeschlagen worden, statt planare Auswahltransistoren sogenannte
Doppelgate-Transistoren ("Double
Gate") bereitzustellen,
die eine höhere Stromstärke bezogen
auf die "Pitch"-Fläche bereitstellen.
Bei einer dreidimensionalen Ausbildung wird eine soge nannte Finne
(bzw. ein Steg) bereitgestellt, welche die Basis für eine dreidimensionale
Gate-Einheit bildet. Bei einem derartigen Finnen-Feldeffekttransistor
kann im Vergleich zu einem herkömmlichen
planaren Auswahltransistor die Stromstärke bei gleicher Grundfläche um ein
Vielfaches erhöht
werden.
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Die
Herstellung von Finnen-Feldeffekttransistoren war bisher jedoch
auf ein SOI(Silicon On Insulator)-Material beschränkt. Der
Einsatz eines derartigen SOI-Materials ist jedoch für DRAM-Speicherzellen
bzw. die Herstellung von diesen zugeordneten Speicherzellen problematisch,
da ein SOI-Wafer Zusatzkosten verursacht. Zum Anderen können sogenannte "Floating-Body"-Effekte nicht vermieden
werden.
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In
einer Weiterentwicklung ist in dem Stand der Technik vorgeschlagen
worden, einen Finnen-Feldeffekttransistor mit einer sogenannten "Bulk-Finne" vorzusehen. Eine
Gate-Einheit, die auf einer derartigen herkömmlichen Bulk-Finne beruht, ist
in 5 schematisch gezeigt.
Ein Silizium-Wafer Si weist eine aus diesem senkrecht zu seiner
Oberfläche
vorstehende Finne F auf.
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Der
Silizium-Wafer ist mit einer Isolationsschicht, die beispielsweise
aus einem Siliziumdioxid-Material gebildet ist (SiO2),
beschichtet. Eine Schicht einer geringen Schichtdicke umgibt hierbei die
Finne F als ein Gateoxid GOX. Eine leitfähige Schicht au der Gate-Oxidschicht
GOX und der Isolationsschicht SiO2 ist beispielsweise
aus einem Polysilizium-Material
(Poly-Si) ausgebildet.
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Wie
in 5 veranschaulicht,
weist der herkömmliche
Finnen-Feldeffekttransistor
somit zwei Gate-Elemente G1 und G2 auf. Die herkömmliche Auslegung des Gate-Elements
eines Finnen-Feldeffekttransistors
gewährleistet
zwar eine Herstellung der Finne auf einem Bulk-Silizium einer DRAM-Speichervorrichtung
mit hoher Stromtreiberfähigkeit
pro Fläche,
eine Herstellung einer derartigen Struktur ist jedoch mit erheblichen
prozess technischen Problemen verbunden. So beträgt eine typische Gate-Länge 50 Nanometer
(nm), eine Gate-Höhe 200 Nanometer
und eine Finnenbreite 20 Nanometer. Da die erreichbare
Stromstärke
bei einem Lesen bzw. Beschreiben des Speicherkondensators durch
die Höhe der
Finne des Finnen-Feldeffekttransistors,
der als ein Auswahltransistor ausgelegt ist, bestimmt wird, beträgt bei der
herkömmlichen
Anordnung eine Kanalschichtlänge
(entspricht der Finnenhöhe)
mindestens das 2,5-Fache der Kanalschichtbreite (entspricht der
Finnenbreite). Die der Kanalschichtbreite entsprechende Finnenbreite
muss damit prozesstechnisch sehr fein strukturiert werden und stellt
extreme Anforderungen an die Lithografie, da üblicherweise eine sublithografische
Strukturgröße für die Finne
bereitgestellt werden muss.
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In
der
DE 103 20 293.0 sind
eine DRAM-Speicherzelle und ein Verfahren zum Herstellen einer derartigen
DRAM-Speicherzelle offenbart, wobei der Auswahltransistor (Zellentransistor)
der Speicherzelle als ein Finnen-FET mit einer Bulk-Finne ausgebildet
ist. Die in der
DE 103 20 2
39.0 offenbarte Speichervorrichtung weist einen Double-Gate-Feldeffekttransistor
derart auf, dass dessen Kanalschichtlänge mindestens das 2,5-Fache der Kanalschichtbreite
beträgt.
Eine derartige Auslegung der Kanalschichtbreite (Finnenbreite) in
Bezug auf die Kanalschichtlänge
(Finnentiefe) stellt in nachteiliger Weise hohe Anforderungen an
die Lithografie derart, dass sublithografische Strukturgrößen erreicht
werden müssen.
Auf diese Weise werden hohe Herstellungskosten bei der Herstellung
des Double-Gate-Feldeffekttransistors der Speicherzelle verursacht.
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Es
ist ein wesentlicher Nachteil der bekannter Speichervorrichtungen,
die einen Finnen-Feldeffekttransistor einsetzt, dass die Fertigung
der Finne mit einem großen
prozesstechnischen Aufwand durchgeführt werden kann. In nachteiliger
Weise ist damit eine Kostenerhöhung
bei der Herstellung der gesamten Speichervorrichtung verbunden.
Auch ist es schwer, derart kleine Strukturen mit geringen Fertigungsschwankungen
herzustellen.
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Somit
ist es eine Aufgabe der vorliegenden Erfindung, eine Speicherzelle
für eine
Speichervorrichtung bereitzustellen, wobei die Speicherzelle einen
Auswahltransistor umfasst, der eine hohe Stromtreiberfähigkeit
bei gleichzeitig niedrigem Leckstrom aufweist, wobei eine das Gate-Element
bildende Finne des Finnentransistors mit geringem Aufwand bei niedrigen
Prozesskosten hergestellt werden kann.
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Diese
Aufgabe wird erfindungsgemäß durch eine
elektronische Speichervorrichtung zur Datenspeicherung mit den Merkmalen
des Patentanspruchs 1 gelöst.
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Weitere
Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.
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Ein
wesentlicher Gedanke der Erfindung besteht darin, ein Gate-Element
eines Feldeffekttransistors, der als ein Auswahltransistor für eine Speicherzelle
dient, derart auszulegen, dass neben den an den lateralen Seitenflächen der
Finne ausgebildeten Gate-Elementen ein drittes Gate-Element an der
zu der Substratfläche
parallelen Fläche
(obere Fläche) des
Gate-Elements bereitgestellt wird. Auf diese Weise ist es möglich, die
Finnenhöhe
des Finnen-Feldeffekttransistors bei gleicher Stromtreiberfähigkeit
zu reduzieren, wodurch prozesstechnisch erhebliche Vorteile erzielt
werden.
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Somit
wird in vorteilhafter Weise ein Trigate-Feldeffekttransistor gebildet, der sämtliche
Vorteile eines Bulk-Finnen-Feldeffekttransistors bei gleichzeitig
erhöhter
Stromtreiberfähigkeit
aufweist. Gegenüber
dem herkömmlichen
Dual-Gate-Finnen-Feldeffekttransistor können die prozesstechnisch relevanten
Anforderungen an die Finnenbreite erheblich reduziert werden.
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Der
Kern der Erfindung besteht darin, die Geometrie des Gate-Elements so auszulegen,
dass das obere Gate den Bereich in der Finnenmitte, der durch die
beiden Seitengates nur bedingt gesteuert wird, derart kontrolliert,
dass keine unerwünschten Leckpfade
etc. auftreten.
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Die
erfindungsgemäße elektronische
Speichervorrichtung zur Datenspeicherung ist auf einem Substrat
angeordnet und weist mindestens eine in einem Speicherzellenfeld
angeordnete Speicherzelle auf, wobei die mindestens eine Speicherzelle
im Wesentlichen umfasst:
- a) einen Speicherkondensator
zur Speicherung einer elektrischen Ladung, welcher aufweist:
- a1) eine erste Kondensatorelektrode;
- a2) eine von der ersten Kondensatorelektrode elektrisch isolierte
zweite Kondensatorelektrode, die elektrisch mit dem Substrat verbunden
ist; und
- a3) eine zwischen die erste Kondensatorelektrode und die zweite
Kondensatorelektrode eingebrachte Dielektrikumsschicht; und
- b) einen Auswahltransistor zur Auswahl der mindestens einen
Speicherzelle, welcher aufweist:
- b1) eine erste Leitungselektrode, die mit einer Bitleitung des
Speicherzellenfelds verbunden ist;
- b2) eine zweite Leitungselektrode, die mit der ersten Kondensatorelektrode
verbunden ist; und
- b3) eine Steuerelektrode, die mit einer Wortleitung des Speicherzellenfelds
verbunden ist,
- c) wobei die Steuerelektrode durch eine Gate-Einheit bereitgestellt
ist, die eine aus dem Substrat vorstehende Finne aufweist, welche
von einer Gate-Oxidschicht und einer Gate-Elektrodenschicht derart umgeben ist,
dass an gegenüberliegenden
lateralen Flächen
der Finne erste und zweite Gate-Elemente
ausgebildet sind,
- d) wobei eine drittes Gate-Element an einer zu der Oberfläche des
Substrats parallelen Fläche
der Finne bereitgestellt ist.
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In
den Unteransprüchen
finden sich vorteilhafte Weiterbildungen und Verbesserungen des
jeweiligen Gegenstandes der Erfindung.
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Gemäß einer
bevorzugten Weiterbildung der vorliegenden Erfindung ist das dritte
Gate-Element in der Mitte der zu der Oberfläche des Substrats parallelen
Fläche
der Finne bereitgestellt.
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Gemäß einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung ist
die Speicherzelle als eine DRAM-Speicherzelle
ausgebildet.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung weist
die Dielektrikumschicht eine hohe Dielektrizitätszahl auf.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung ist
der Auswahltransistor als ein selbstsperrender n-Kanal-Feldeffekttransistor
ausgebildet. Hierbei ist das Substrat vorzugsweise als ein p-leitendes
Halbleitersubstrat bereitgestellt.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung beträgt eine
Gatelänge
das 1,5-fache einer Finnenbreite.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung reicht
eine Gatelänge über die
Source/Drain-Junctions hinab.
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Es
ist vorteilhaft, wenn die Finnentiefe mindestens der Finnenbreite
entspricht.
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In
zweckmäßiger Weise
sind die Speicherzellen matrixförmig
in dem Speicherzellenfeld angeordnet.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung ist
die Finne im Wesentlichen stegförmig
aus dem Substrat vorstehend gebildet.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung weist
die Finne bzw. die Kanalschicht über
den Verlauf der Finnentiefe bzw. der Kanalschichtlänge eine
im Wesentlichen homogene Dotierung auf. Es ist zweckmäßig, dass
die Finne bzw. die Kanalschicht eine Dotieratomkonzentration von
höchstens
1017 cm–3 aufweist.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung ist
der Speicherkondensator zur Speicherung einer elektrischen Ladung
als ein Grabenkondenstor (DT, Deep Trench) ausgebildet.
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Gemäß noch einer
weiteren bevorzugten Weiterbildung der vorliegenden Erfindung ist
der Speicherkondensator zur Speicherung einer elektrischen Ladung
als ein Stapelkondensator ausgebildet.
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Die
erfindungsgemäße Speichervorrichtung umfasst
somit Speicherzellen, welche Auswahltransistoren aufweisen, die
sich durch eine hohe Stromtreiberfähigkeit auszeichnen. Gleichzeitig
werden die Anforderung an eine Prozesstechnik verringert, da eine
Höhe der
Finne im Vergleich zu einer Finnenbreite reduziert ist.
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Ausführungsbeispiele
der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden
Beschreibung näher
erläutert.
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In
den Zeichnungen zeigen:
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1 ein
schematisches Schaltbild einer Speicherzelle, welche einen Speicherkondensator und
einen Auswahltransistor gemeinsam angeordnet aufweist;
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2 einen
Querschnitt durch eine Gate-Einheit, auf welcher eine Herstellung
eines Finnen-Feldeffekttransistors
als ein Auswahltransistor für
eine erfindungsgemäße Speicherzelle
dient, gemäß einem
bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung;
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3 eine
Strom-Spannungscharakteristik eines erfindungsgemäßen Finnen-Feldeffekttransistors;
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4 die
in 3 gezeigten Strom-Spannungscharakteristik eines erfindungsgemäßen Finnen-Feldeffekttransistors
in größerem Detail;
und
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5 einen
Querschnitt durch eine Gate-Einheit eines herkömmlichen Finnen-Feldeffekttransistors.
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In
den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche
Komponenten oder Schritte.
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1 zeigt
ein schematisches Schaltbild einer Speicherzelle, welche einen erfindungsgemäßen Auswahltransistor
aufweist.
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Dynamische
Speicherzellen setzen sich, wie in 1 gezeigt,
aus einem Auswahltransistor und einem Speicherkondensator zusammen.
Die Speicherzustände
0 und 1 entsprechen dem positiv bzw. negativ geladenen Speicherkondensator.
Wegen Rekombinations- bzw. Leckströmen muss die Ladung, die in
dem Speicherkondensator gespeichert ist, in regelmäßigen Abständen wiederaufgefrischt
werden. Ein derartiger Wiederauffrischungszyklus beträgt typischerweise
64 Millisekunden (ms).
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In 1 ist
ein Auswahltransistor als ein selbstsperrender n-Kanal-Feldeffekttransistor
(FET) gezeigt, der eine erste Leitungselektrode 301 (erste Source/Drain-Elektrode)
und eine zweite Leitungselektrode 302 (zweite Source/Drain-Elektrode)
aufweist. Die erste Leitungselektrode des Auswahltransistors 300 ist
mit einer Bitleitung BL verbunden, während die zweite Leitungselektrode 302 des
Auswahltransistors 300 mit einem ersten Anschluss des Speicherkondensators 200 verbunden
ist. Der zweite Anschluss des Speicherkondensators 200 ist
mit einem Substratanschluss 401 verbunden.
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Weiterhin
weist der Auswahltransistor 300 eine Steuerelektrode 303 auf,
die mit einer Wortleitung WL der Speichervorrichtung verbunden ist.
Somit kann der Auswahltransistor 300 über seine Steuerelektrode 303 mittels
der Wortleitung WL der Speichervorrichtung angesprochen werden,
woraufhin der Speicherkondensator 200 mit der Bitleitung
BL der Speichervorrichtung verbunden wird.
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Es
sei darauf hingewiesen, dass der Speicherkondensator 200 zusammen
mit dem Auswahltransistor 300 integriert ausgebildet ist
und als ein sogenannter Grabenkondensator bzw. als ein sogenannter
Stapelkondensator bereitgestellt werden kann. Durch eine derartige
dreidimensionale Ausbildung des Speicherkondensators ist es möglich, eine Speicherzelle
eines die Speichervorrichtung ausbildenden Speicherzellenfelds weiter
zu verkleinern.
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2 zeigt
einen Querschnitt für
eine Gate-Einheit 400, die als Grundlage für einen
Finnen-Feldeffekttransistor gemäß einem
bevorzugten Ausführungsbeispiel
der vorliegenden Erfindung bereitgestellt ist. Erfindungsgemäß ist auf
einem Substrat 401 eine Finne 405 vorstehend ausgebildet,
wobei eine Finnenbreite durch ein Bezugszeichen 404 und
eine Finnentiefe (Finnenhöhe)
durch ein Bezugszeichen 407 gekennzeichnet ist. Es sei
darauf hingewiesen, dass eine Kanalschichtlänge des Finnen-Feldeffekttransistors
durch die Finnentiefe 407 definiert ist, während eine
Kanalschichtbreite des Finnen-Feldeffekttransistors
durch die Finnenbreite 404 definiert ist.
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Auf
dem Substrat 401 ist eine Isolationsschicht 402 abgeschieden,
welche vorzugsweise aus einem Siliziumdioxid-Material (SiO2)
gebildet ist. Die Isolationsschicht 402 geht im Bereich
der Finne in eine dünne
Gate-Oxidschicht 406 über.
Gemäß dem bevorzugten
Ausführungsbeispiel
der vorliegenden Erfindung ist die Finne 405 des Finnen-Feldeffekttransistors
(Finnen-FET) derart ausgebildet, dass die Finnentiefe 407 nicht
mehr als das 1,5-Fache der Finnenbreite 404 beträgt.
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Durch
den in
2 veranschaulichten Aufbau sind drei unterschiedliche
Gate-Elemente
408a,
408b und
408c bereitgestellt.
Die Gate-Elemente
408a und
408b sind lateral an
gegenüberliegenden Flächen der
Finne
405 angeordnet, wie dies bei einem herkömmlichen
Double-Gate-Finnen-Feldeffekttransistor nach dem Stand der Technik
bereitgestellt ist und in der Publikation
DE 103 20 239.9 , die hierin unter
Bezugnahme eingeschlossen ist, offenbart ist.
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Erfindungsgemäß wird durch
den in 2 gezeigten Aufbau der Finne 405 ein
drittes Gate-Element 408c an einer zu der Oberfläche des
Substrats 401 parallelen Fläche der Finne 405 bereitgestellt. Vorzugsweise
ist das dritte Gate-Element 408c in der Mitte der zu der
Oberfläche
des Substrats 401 parallelen Fläche der Finne 405 bereitgestellt.
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Durch
das dritte Gate wird ein sogenannter Trigate-Finnen-Feldeffekttransistor
ausgebildet, der es ermöglicht,
bei verringertem Leckstrom eine hohe Stromtreiberfähigkeit
bei einem Lesen bzw. Schreiben des mit dem Auswahltransistor verbundenen Speicherkondensators
bereitzustellen. Bei der Herstellung eines derartigen Trigate-Finnen-Feldeffekttransistors
besteht der Vorteil, dass eine Finnenbreite 404 im Vergleich
zu dem herkömmlichen
Double-Gate-Finnen-Feldeffekttransistor
vergrößert ist. Somit
werden kritische, sublithografische Dimensionen vermieden, wodurch
die Herstellungskosten für die
Speicherzelle insgesamt abgesenkt werden. In vorteilhafter Weise
werden dadurch Anforderungen an die Lithografie der Speicherzelle
betreffend den Auswahltransistor reduziert.
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Das
obere Gate-Element 408c (2) liegt derart
im Bereich der Finnenmitte, dass keine unerwünschten Leckpfade etc. auftreten
können.
Eine typische Dimensionierung eines Trigate-Finnen-Feldeffekttransistors
ist wie folgt:
- (i) Gatelänge = L;
- (ii) Finnenbreite = (2/3)·L;
- (iii) Tiefe der Source/Drain-Junctions = L/2; und
- (iv) Gatetiefe = (L/2) + 20 nm.
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Die 3 und 4 zeigen
jeweils Strom-Spannungscharakteristika
des erfindungsgemäßen Trigate-Finnen-Feldeffekttransistors.
Es sei darauf hingewiesen, dass die in den 3 und 4 gezeigten
Verläufe
auf einer Simulation mit den folgenden Daten beruhen:
Gatelänge = L
= 60 nm, Finnenbreite = 40 nm, Tiefe der Source/Drain-Junction =
30 nm, Gatetiefe entlang der Finne = 50 nm, wobei eine homogene
Subdotierung von 3 × 1017 cm–3 bereitgestellt ist.
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3 zeigt
einen Überblick
eines Strom-Spannungsverlaufs mit einer logarithmischen Darstellung
des Source/Drain-Stroms 502, wohingegen 4 eine
Detailansicht bei einer linearen Darstellung des Source/Drain-Stromverlaufs 502 veranschaulicht.
Der Source/Drain-Strom 502 (Id(A)) ist jeweils als Funktion
einer Gatespannung 501 (Ug(V)) dargestellt. Aufgetragen
sind in den Diagrammen der 3 und 4 jeweils
zwei unterschiedliche Verläufe
für Finnen-Feldeffekttransistoren
mit unterschiedlicher Kanalbreite.
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Die
beiden Verläufe
sind in der Detailansicht der 4 unterscheidbar,
wobei ein erster Stromverlauf 504 dem erfindungsgemäßen Trigate-Finnen-Feldeffekttransistor
mit einer Breite von 40 Nanometern (nm) zugeordnet ist, während der
zweite Stromverlauf 504 einem Finnen-Feldeffekttransistor mit
einer verkleinerten Finnenbreite von 20 Nanometern (nm) entspricht.
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Der
in der 3 gezeigte Vergleich zwischen dem ersten Stromverlauf 503 für ein Finnen-Feldeffekttransistor-Bauelement mit breiterer Finne
mit einem zweiten Stromverlauf 504 für ein Finnen-Feldeffekttransistor-Bauelement
mit schmalerer Finne (Finnenbreite 20 nm) zeigt, dass das Schaltverhalten
in beiden Fällen
gleiche Eigenschaften aufweist.
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Durch
die erfindungsgemäße Auslegung
eines Finnen-Feldeffekttransistors
ist somit gewährleistet,
dass infolge der Ausbildung eines dritten Gate-Elements 408c neben
den ersten und zweiten Gate-Elementen 408a, 408b (Seiten-Gate-Elemente) eine hohe
Stromtreiberfähigkeit
bei gleichzeitig reduziertem Leckstrom erhalten wird.
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Auf
diese Weise ist es möglich,
Finnen-Feldeffekttransistoren als Auswahltransistoren für Speicherzellen
bereitzustellen, bei welchen ein großes Aspektverhältnis vermieden
wird. Dadurch werden die prozesstechnischen Herstellungsschritte
vereinfacht, wodurch Herstellungskosten eingespart werden.
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Bezüglich der
in der 5 dargestellten, herkömmlichen Anordnung eines Finnen-Feldeffekttransistors
mit nur zwei seitlichen Gate-Elementen sei auf die Beschreibungseinleitung
verwiesen.
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Obwohl
die vorliegende Erfindung vorstehend anhand bevorzugter Ausführungsbeispiele
beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weise
modifizierbar.
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Auch
ist die Erfindung nicht auf die genannten Anwendungsmöglichkeiten
beschränkt.
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Bezugszeichenliste
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In
den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche
Komponenten oder Schritte.
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- 100
- Speicherzelle
- 200
- Speicherkondensator
- 201
- Erste
Kondensatorelektrode
- 202
- Zweite
Kondensatorelektrode
- 203
- Dielektrikumsschicht
- 300
- Auswahltransistor
- 301
- Erste
Leitungselektrode
- 302
- Zweite
Leitungselektrode
- 303
- Steuerelektrode
- 304
- Substratanschluss
- 400
- Gate-Einheit
- 401
- Substrat
- 402
- Isolationsschicht
- 403
- Gate-Elektrodenschicht
- 404
- Finnenbreite
- 405
- Finne
- 406
- Gate-Oxidschicht
- 407
- Finnentiefe
- 408a
- Erstes
Gate-Element
- 408b
- Zweites
Gate-Element
- 408c
- Drittes
Gate-Element
- 501
- Gatespannung
- 502
- Source-Drain-Strom
- 503
- Erster
Stromverlauf
- 504
- Zweiter
Stromverlauf