DE102005026228B4 - Transistor vom GAA-Typ und Verfahren zu dessen Herstellung - Google Patents

Transistor vom GAA-Typ und Verfahren zu dessen Herstellung Download PDF

Info

Publication number
DE102005026228B4
DE102005026228B4 DE102005026228A DE102005026228A DE102005026228B4 DE 102005026228 B4 DE102005026228 B4 DE 102005026228B4 DE 102005026228 A DE102005026228 A DE 102005026228A DE 102005026228 A DE102005026228 A DE 102005026228A DE 102005026228 B4 DE102005026228 B4 DE 102005026228B4
Authority
DE
Germany
Prior art keywords
forming
region
opening
substrate
channel region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102005026228A
Other languages
English (en)
Other versions
DE102005026228A1 (de
Inventor
Eun-Jung Yun
Sung-Min Kim
Sung-young Yongin Lee
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020040041857A external-priority patent/KR100618831B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of DE102005026228A1 publication Critical patent/DE102005026228A1/de
Application granted granted Critical
Publication of DE102005026228B4 publication Critical patent/DE102005026228B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Abstract

Verfahren zur Herstellung eines Transistors vom Gate-All-Around(GAA)-Typ, aufweisend:
Vorsehen eines Siliziumsubstats (10);
Ätzen des Substrats zum Ausbilden eines Paares von voneinander beabstandet angeordneten Gräben, so daß ein Aktivbereich (14) des Siliziums zwischen den Gräben angeordnet verbleibt;
Füllen der Gräben mit Isoliermaterial, so dass sich erste und zweite Isolationsbereiche (12) ergeben;
Ionen-Implantieren von Störstellen in das Substrat (10);
nachfolgendes Ausbilden einer Öffnung in dem Aktivbereich zum Trennen von Abschnitten des Aktivbereiches (14), wodurch voneinander beabstandet angeordnete Säulen aus Silizium ausgebildet werden, die mit den Störstellen implantiert sind, wobei Bereiche der Säulen, welche mit den Störstellen implantiert sind, Source- bzw. Drainbereiche bilden;
Ausbilden eines Kanalbereichs (26) in der Öffnung zum Überbrücken der Source- und Drainbereiche; und
Ausbilden einer Gate-Isolierschicht (30) und einer Gate-Elektrode (32) um den Kanalbereich herum.

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft im allgemeinen Halbleitervorrichtungen, und insbesondere Halbleitervorrichtungen, welche Gate-All-Around (GAA) Strukturen aufweisen, sowie Verfahren zur Herstellung der Halbleitervorrichtungen, welche Gate-All-Around (GAA) Strukturen aufweisen.
  • 2. Beschreibung des Stands der Technik
  • Nach Halbleitervorrichtungen, welche GAA Strukturen aufweisen besteht eine besondere Nachfrage aufgrund ihrer ausgezeichneten Leistungsfähigkeit und wegen ihres Unterdrückens des Short-Channel-Effekts. Diese Vorteile ergeben sich auch, da eine dünne Siliziumschicht, welche den Kanal einer GAA Vorrichtung ausbildet, durch ein Gate umgeben und dadurch exklusiv gesteuert wird. Das an dem Drain erzeugte elektrische Feld hat daher geringen Einfluß auf den Kanalbereich, d. h. ein Short-Channel-Effekt kann dadurch unterdrückt werden.
  • Ein dreidimensionaler Transistor, welcher eine GAA Struktur aufweist verwendet im allgemeinen einen Silizium-auf-Isolator-Wafer (SOI). Die Verwendung eines SOI-Wafers zur Herstellung einer Halbleitervorrichtung, welche einen Transistor vom GAA Typ aufweist, birgt jedoch Probleme bei der Herstellung, wie z. B. die hohen Anfangskosten, welche mit der Herstellung des SOI-Wafers verbunden sind, und die Bildung eines Floating-Body-Effekts.
  • Die EP 1 244 142 A1 zeigt einen Doppel-Gate-Transistor des Typs „Gate-All-Around” und ein Verfahren zur Herstellung desselben, bei welchem in dem Substrat ein Graben ausgebildet und Halbleitermaterial über dem Graben abgeschieden wird, um eine Halbleiterbrücke über dem Graben zu bilden, wobei die Halbleiterbrücke einen aktiven Bereich bildet und auf der Halbleiterbrücke ein Gate-Isolator aufgebracht wird und auf diesem Gate-Isolatormaterial wiederum ein Gate gebildet wird.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Aufgabe der vorliegenden Erfindung ist es, ein kosteneffizientes Verfahren zur Herstellung einer Halbleitervorrichtung vor GAA Typ vorzusehen.
  • Ein weiters Ziel der vorliegenden Erfindung ist es, eine Halbleitervorrichtung vom GAA Typ vorzusehen, welche keinerlei Floating-Body-Effekt offenbart.
  • Ein weiteres Ziel der vorliegenden Erfindung ist es, ein Verfahren zur Herstellung einer Halbleitervorrichtung vom GAA-Typ vorzusehen, welche nicht unerwünschterweise die effektive Kanallänge der Vorrichtung verändert.
  • Ein weiters Ziel der vorliegenden Erfindung ist es, eine Halbleitervorrichtung vom GAA Typ vorzusehen, welche eine minimale Parasitärkapazität zwischen den Source-/Drainbereichen und dem Gate aufweist.
  • Entsprechend einem weiterem Ziel der vorliegenden Erfindung wird ein Transistor vom GAA Typ unter Verwendung eines Substratsiliziumwafers (bulk silicon wafer) und insbesondere eines mono-kristalinen Silizium Wafers, im Gegensatz zu einem SOI-Wafers hergestellt.
  • Entsprechend einem weiteren Ziel der vorliegenden Erfindung werden Source-/Drainbereiche unter Verwendung einer Blanket-Ionen-Implantationstechnik im Gegensatz zu einer LDD-Ionen-Implantation ausgebildet.
  • In dieser Hinsicht enthält ein Verfahren zur Herstellung einer Halbleitervorrichtung vom GAA Typ entsprechend der vorliegenden Erfindung das Vorsehen eines Substrates, wie z. B. einem mono-kristalinen Siliziumsubstrat, dem Ätzen des Substrates zum Ausbilden eines Paares von einander beabstandeten Gräben, so daß eine Siliziumwand zwischen den Gräben der angeordnet ist, dem Füllen der Gräben mit Isoliermaterial, und dem Ionen-Implantieren von Störstellen in die Wand des Siliziums. Nachfol gend wird eine Öffnung in der Wand ausgebildet, um Abschnitte der Wand zu trennen, wodurch Säulen, welche die Source- und Drainbereiche der Vorrichtung aufweisen ausgebildet werden. Anschließend wird ein Kanalbereich in der Öffnung zum Überbrücken der Source- und Drainbereiche ausgebildet. Schließlich wird ein Gateoxid und einer Gate-Elektrode um den Kanalbereich herum ausgebildet.
  • Entsprechend einem weiteren Ziel der vorliegenden Erfindung, werden Seitenwand-Spacer verwendet, um Isoliermaterial an einer oder mehreren Seiten der Gate-Elektrode vorzusehen.
  • In dieser Hinsicht enthält ein Verfahren zum Herstellen einer Halbleitervorrichtung vom GAA Typ entsprechend der vorliegenden Erfindung das Vorsehen eines Substrates, welches einen Aktivbereich in Form eines Streifens aufweist, der sich längenmäßig in einer ersten Richtung zwischen ersten und zweiten Isolationsbereichen erstreckt, dem Ausbilden einer Öffnung in dem Aktivbereich zwischen dem ersten und zweiten Isolationsbereichen, und dem Ausbilden erster Seitenwand-Spacer innerhalb der Öffnung auf gegenüberliegenden Seitenwänden des Aktivbereichs. Nachfolgend wird eine Opferschicht an dem Boden der Öffnung ausgebildet. Zumindest ein Abschnitt der ersten Seitenwand-Spacer wird entfernt, um die gegenüberliegenden Seitenwände des Aktivbereichs freizulegen. Anschließend wird ein Kanalbereich zwischen den freigelegten Abschnitten der gegenüberliegenden Seitenwände des Aktivbereichs, sowie über der Opferschicht ausgebildet. Danach wird die Opferschicht entfernt und eine Gate-Isolationsschicht sowie eine Gate-Elektrode werden um den Kanalbereich ausgebildet.
  • In einer Ausführungsform wird die Opferschicht zwischen den ersten Seitenwandspacern an dem Boden der Öffnung ausgebildet. In diesem Fall werden die ersten Seitenwand-Spacer unter Verwendung der Opferschicht als eine Ätzmaske geätzt, so daß verbleibende Abschnitte der Spacer auf gegenüberliegenden Seiten der Opferschicht verbleiben. Der Kanalbereich wird anschließend auf der Opferschicht und den verbleibenden Abschnitten der ersten und zweiten Wandspacer ausgebildet.
  • Eine Halbleitervorrichung vom GAA Typ entsprechend der vorliegenden Erfindung enthält entsprechend eine erste Säule, aufweisend einen Sourcebereich, eine zweite Säule, aufweisend einen Drainbereich und von der ersten Säule beabstandet, einen Kanalbereich, welcher den Source- und Drainbereichen überbrückt, eine Gate-Isolationsschicht, sowie eine Gate-Elektrode, welche den Kanalbereich umgeben, und Isoliermaterial, das lateral der Gate-Elektrode unter dem Kanalbereich angeordnet ist.
  • In einer weiteren Ausführungsform wird das Substrat unter Verwendung der ersten Seitenwand-Spacer als eine Ätzmaske geätzt, um eine Aussparung darin auszubilden. Anschließend werden die ersten Seitenwand-Spacer entfernt. Die Opferschicht wird in der Aussparung ausgebildet. Der Kanalbereich wird über der Opferschicht ausgebildet.
  • Eine weitere Ausführungsform der Halbleitervorrichtung vom GAA Typ entsprechend der vorliegenden Erfindung enthält entsprechend eine erste Säule aufweisend einen Sourcebereich, eine zweite Säule aufweisend einen Drainbereich und von der ersten Säule beabstandet, einen Kanalbereich, welcher die Source- und Drainbereiche überbrückt, sowie eine Gate-Isolationsschicht und eine Gate-Elektrode, welche den Kanalbereich umgeben, so daß die Gate-Elektrode einen unteren Abschnitt aufweist, der unter dem Kanalbereich angeordnet ist. Die Breite des Kanalbereichs, von dem Sourcebereich zu dem Drainbereich ist entsprechend größer als die Breite des unteren Abschnitts der Gate-Elektrode zwischen den Source- und Drainbereichen in gleicher Richtung gemessen.
  • In Beiden Ausführungsformen werden Maskenmuster über dem Aktivbereich voneinander beabstandet in der Längsrichtung des Aktivbereichs ausgebildet. Die Öffnung in dem Aktivbereich wird durch Ätzen des Substrates unter Verwendung der Maskenmuster als eine Ätzmaske ausgebildet. Es werden ebenfalls zweite Seitenwand-Spacer auf gegenüberliegenden Seitenwänden der Maskenmuster und über dem Kanalbereich vor dem Ausbilden der Gateoxidschicht und der Gate-Elektrode ausgebildet. Das durch die verbleibenden Abschnitte der ersten Seitenwand-Spacer und/oder der zweiten Seitenwand-Spacer vorgesehene Isoliermaterial minimiert die Parasitärkapazität.
  • Die Opferschicht wird vorzugsweise bestehend aus einer SiGe Epitaxialschicht ausgebildet. Der Kanalbereich kann somit bestehend aus einer SiGe Epitaxialschicht ausgebildet werden. Der Kanalbereich kann eine obere Oberfläche aufweisen, welche auf der gleichen Ebene als die oberen Oberflächen der Säulen, welche die Source-/Drainbereiche aufweisen, ausgebildet sein. Alternativ kann der Kanalbereich eine erhöhte Struktur aufweisen, in welcher die obere Oberfläche auf einer Ebene über den oberen Oberflächen der Säulen angeordnet ist. Als weitere Alternative kann der Kanalbereich eine ausgesparte Struktur aufweisen, in welcher die obere Oberfläche auf einer Ebene unter den unteren Oberflächen der Säulen angeordnet ist. Der Kanalbereich kann ebenfalls die Source-/Drainbereiche an den jeweiligen Enden des Kanalbereichs vollständig überlappen.
  • Entsprechend einem weiteren Ziel der vorliegenden Erfindung wird das Substrat unter der Gate-Elektrode gegen-dotiert. Das Gegen-Dotieren kann unter Verwendung einer Ionen-Implantations oder Plasma-Dotierungstechnik durchgeführt werden. Die Störstellen des gegen-dotierten Bereichs sind vorzugsweise B, BF2, BF3, oder In Ionen. Das Gegen-Dotieren kann in dem Bereich des Substrates, welcher an dem Boden der Öffnung in dem Aktivbereich vor dem Ausbilden der ersten Seitenwand-Spacer freigelegt wird, durchgeführt werden. Alternativ kann das Gegen-Dotieren in dem Bereich des Substrates, welcher an dem Boden der Öffnung in dem Akivbereich freigelegt ist, nachdem die ersten Seitenwand-Spacer ausgebildet werden und bevor die Opferschicht ausgebildet wird, durchgeführt werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die obigen sowie weitere Ziele, Merkmale und Vorteile der vorliegenden Erfindung sind anhand der nachfolgenden ausführlichen Beschreibung der bevorzugten Ausführungsformen mit Bezug auf die beigefügten Zeichnungen ersichtlich.
  • Es zeigt:
  • 1A, 2A, 3A, 4A, 5A, 6A, 7A, 8A, 9A und 10A sind perspektivische Ansichten einer Halbleitervorrichtung vom GAA-Typ während ihrer Herstellung, welche eine erste Ausführungsform eines Verfahrens zum Herstellen einer Halbleitervorrichtung vom GAA-Typ entsprechend der vorliegenden Erfindung darstellen;
  • 1B ist eine Schnittansicht entlang der A-A Linie von 1A;
  • 2B, 3B, 4B, 5B, 6B, 7B, 8B, 9B und 10B sind ähnliche Schnittansichten der jeweils in 2A, 3A, 4A, 5A, 6A, 7A, 8A, 9A und 10A gezeigten Vorrichtung;
  • 4C ist eine Schnittansicht ähnlich der von 4B, die jedoch eine alternative Art des Gegen-Dotierens des Substrates zeigt;
  • 4D ist eine Schnittansicht einer Halbleitervorrichtung vom GAA-Typ während ihrer Herstellung, welche das Ausbilden einer Opferschicht in der ersten Ausführungsform eines Verfahrens zum Herstellen einer Halbleitervorrichtung vom GAA-Typ entsprechend der vorliegenden Erfindung darstellt;
  • 10C ist eine Schnittansicht einer Halbleitervorrichtung vom GAA-Typ, aufweisend einer erhöhte Kanalstruktur entsprechend einer Ausführungsform der vorliegenden Erfindung;
  • 10D ist eine Schnittansicht einer Halbleitervorrichtung vom GAA-Typ, aufweisend eine vertiefte bzw. ausgesparte Kanalstruktur entsprechend einer Ausführungsform der vorliegenden Erfindung;
  • 10E ist eine Schnittansicht einer Halbleitervorrichtung vom GAA-Typ, aufweisend einen Kanalbereich, dessen Enden die Source-/Drainbereiche entsprechend einer Ausführungsform der vorliegenden Erfindung vollständig überlappen;
  • 10F ist eine Schnittansicht einer Halbleitervorrichtung vom GAA-Typ, aufweisend einen gegen-dotierten Bereich, welcher entsprechend der in 4C gezeigten Technik entsprechend einer Ausführungsform der vorliegenden Erfindung ausgebildet ist.
  • 11A, 12A, 13A, 14A, 15A, 16A, 17A und 18A sind perspektivische Ansichten einer Halbleitervorrichtung vom GAA-Typ während ihrer Herstellung, welche einer weitere Ausführungsform eines Verfahrens zur Herstellung einer Halbleitervorrichtung vom GAA-Typ entsprechend der vorliegenden Erfindung darstellen.
  • 11B, 12B, 13B, 14B, 15B, 16B, 17B und 18B sind Schnittansichten der jeweils in den 11A, 12A, 13A, 14A, 15A, 16A, 17A und 18A gezeigten Vorrichtung;
  • 12C ist eine Schnittansicht ähnlich der von 12B, welche das Gegen-Dotieren des Substrates darstellt;
  • 12D ist eine Schnittansicht ähnlich der von 12B, welche das Ausbilden der Opferschicht darstellt;
  • 14C ist eine Schnittansicht ähnlich der von 14B, welche jedoch das Ausbilden einer erhöhten Kanalstruktur entsprechend einer Ausführungsform der vorliegenden Erfindung darstellt;
  • 14D ist eine Schnittansicht ähnlich der von 14B, die jedoch das Ausbilden einer ausgesparten Kanalstruktur entsprechend einer Ausführungsform der vorliegenden Erfindung darstellt;
  • 18C ist eine Schnittansicht einer weiteren Ausführungsform einer Halbleitervorrichtung vom GAA-Typ, aufweisend eine erhöhte Kanalstruktur entsprechend einer Ausführungsform der vorliegenden Erfindung;
  • 18D ist eine Schnittansicht einer weiteren Ausführungsform einer Halbleitervorrichtung vom GAA-Typ, aufweisend eine ausgesparte Kanalstruktur entsprechend der vorliegenden Erfindung; und
  • 18E ist eine Schnittansicht einer weiteren Ausführungsform einer Halbleitervorrichtung vom GAA-Typ, aufweisend einen Kanalbereich, dessen Enden die Source-/Drainbereiche entsprechend der vorliegenden Ausführungsform vollständig überlappen.
  • AUSFÜHRLICHE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Die vorliegende Erfindung wird im folgenden mit Bezug auf die begleitenden Zeichnungen ausführlicher beschrieben. In den Zeichnungen ist die Dicke der Schichten und Bereiche zu Zwecken der Klarheit übertrieben dargestellt. Ebenfalls werden gleiche Bezugszeichen verwendet, um gleiche Elemente in den Zeichnungen zu bezeichnen.
  • 1A bis 10B stellen ein Verfahren zum Herstellen einer Gate-All-Around (GAA) Halbleitervorrrichtung entsprechend der vorliegenden Erfindung dar. Bezugnehmend auf 1A und 1B ist eine Wand aus mono-kristallinem Siliziumhalbleitersubstrat 10 ausgebildet. Die Wand weist eine vorbestimmte Höhe gemessen von einer ersten unteren Oberfläche 11 auf, und erstreckt sich längs in einer ersten Richtung (z. B. Richtung X in 1A). Im allgemeinen wird das Substrat 10 geätzt, um darin Gräben auszubilden, und eine Schicht von isolierendem Material wird innerhalb der Gräben ausgebildet, um dadurch eine Vielzahl von Isolationsstrukturen 12 vorzusehen. Die Isolationsstrukturen 12 erstrecken sich in der ersten Richtung, so daß der Teil des Halbleitersubstrats 10 zwischen den Isolationsstrukturen 12 die zuvorgehend erwähnte Wand bildet. Die erste untere Oberfläche 11 entspricht somit dem Boden der Gräben, d. h. der Fläche, an welcher das Substrat 10 geätzt wird.
  • Die Grabenisolationstechnik des Ausbildens der Isolationsstrukturen 12 um einen Abschnitt des Halbleitersubstrats 10 herum wird im folgenden im weiteren Detail beschrieben. Zuerst wird eine Pad-Oxidschicht (nicht gezeigt) und eine Nitridschicht (nicht gezeigt) auf der Oberfläche des Halbleitersubstrats 10 ausgebildet. Anschließend wird eine Fotolackschicht (nicht gezeigt) auf der Nitridschicht ausgebildet, und die Fotolackschicht wird unter Verwendung von Fotolithographie strukturiert. Die Pad-Oxidschicht und die Nitridschicht werden anschließend unter Verwendung der strukturierten Fotolackschicht als eine Maske geätzt, um dadurch, wiederum ein Maskenmuster auszubilden. In dem Halbleitersubstrat 10 werden durch anisotropes Trocken-Ätzen des Halbleitersubstrats 10 auf eine vorbestimmte Tiefe unter Verwendung des Maskenmusters als eine Ätzmaske Gräben ausgebildet. Anschließend wird eine Schicht von isolierendem Material auf dem Substrat 10 mit einer dementsprechenden Dicke ausgebildet, daß die Gräben gefüllt sind. Das Maskenmuster wird ebenfalls entfernt und die Struktur wird planarisiert. Wie in 1A dargestellt verbleibt die planarisierte Schicht von isolierendem Material entsprechend in den Gräben, um die Isolationsstrukturen 12 entlang beider Seiten der Wand des Halbleitersubstrats 10 auszubilden.
  • Die Isolationsstrukturen 12 können aus jeglicher geeigneten Schicht isolierenden Materials, wie z. B. einer Oxidschicht oder einer Nitridschicht ausgebildet werden. In der vorliegenden Ausführungsform sind die Isolationsstrukturen 12 aus einem hochdichten Plasmaoxidfilm (HDP) ausgebildet. Das Material der Isolationsstrukturen 12 basiert jedenfalls auf dem Vorsehen einer Ätzselektivität in Bezug auf benachbarte Materialien in einem später ausführlicher beschriebenen Ätzverfahren.
  • Anschließend werden Störstellen, wie z. B. As in die Wand des Halbleitersubstrats 10 Ionen implantiert. Die resultierende Struktur wird anschließend thermisch behandelt, um den ionen-implantierten Bereich zu stabilisieren. Ein erster ionen-implantierter Bereich 14 wird entsprechend ausgebildet. Der erste ionen-implantierte Bereich 14 wird letztendlich Source-/Drainbereiche an der Oberfläche des Halbleitersubstrats 10 ausbilden.
  • Bezugnehmend auf 2A und 2B wird eine Schicht isolierenden Materials auf der gesamten Oberfläche des Halbleitersubstrats 10 nach Ausbilden der Isolationsstrukturen 12 und der Wand des Halbleitersubstrats 10, welche durch die Isolationsstrukturen definiert ist, ausgebildet. Als nächstes wird die Schicht isolierenden Materials unter Verwendung von Fotolithographie strukturiert, um dadurch isolierende Maskenmuster 16 auszubilden, welche sich in einer zweiten Richtung (z. B. der Y-Richtung in 1A) erstrecken, welche senkrecht zu der Richtung ist, in welcher sich die Wand des Halbleitersubstrats 10 erstreckt. In der vorliegenden Ausführungsform sind die isolierenden Maskenmuster 16 aus SiN ausgebildet. Die isolierenden Maskenmuster 16 können jedoch aus anderen Materialien ausgebildet sein, die eine gewünschte Ätzselektivität in einem nachfolgenden Ätzverfahren vorsehen. Die isolierenden Maskenmuster 16 werden ebenfalls bei dem Ausbilden einer Gate-Elektrode unter Verwendung einer Damaszierungstechnik verwendet. Insofern bildet der Abstand zwischen den isolierenden Maskenmustern 16 die effektive Kanallänge der Gate-Elektrode. Das Verfahren bietet entsprechend eine einfache Steuerung bzw. Kontrolle zum Vorsehen einer gewünschten effektiven Kanallänge der Gate-Elektrode.
  • Bezugnehmend auf 3A und 3B, wird der Abschnitt (der Wand) des Halbleitersubstrats 10, welcher zwischen den isolierenden Maskenmustern 16 und den Isolationsstrukturen 12 freigelegt ist, unter Verwendung der isolierenden Maskenmuster 16 und der Isolationsstrukturen 12 als Ätzmasken geätzt, wodurch eine Öffnung 18 in dem Halbleitersubstrat ausgebildet wird. Die Öffnung 18 schließt an einer zweiten unteren Oberfläche 13 des Halbleitersubstrats 10 ab. Obwohl die zweite untere Oberfläche 13 auf jeglicher Ebene relativ zu der ersten unteren Oberfläche 11 angeordnet sein kann, ist die zweite untere Oberfläche 13 vorzugsweise auf einer Ebene über der, der ersten Oberfläche 11 angeordnet, um das Freilegen einer Opferschicht, wie später beschrieben werden wird, zu erleichtern.
  • Die Abschnitte der Wand des Halbleitersubstrats 10, welche voneinerander durch die Öffnung 18 getrennt sind, weisen jedenfalls eine Vielzahl von Halbleitersäulen auf. Jede der Säulen weist eine erste ionen-implantierte Fläche 14 an ihrem oberen Ende auf.
  • Anschließend werden Störstellen, wie z. B. B, BF2, BF3 oder In-Ionen oder dergleichen in dem Bereich des Halbleitersubstrats 10, welcher an dem Boden der Öffnung 18 freigelegt ist, implantiert, wodurch eine zweite ionen-implantierte Fläche 20 auf der Oberfläche des Halbleitersubstrats 10 ausgebildet wird. Die Störstellen der zweiten ionen-impantierten Fläche 20 sind verglichen mit den Störstellen der ersten ionen-implantierten Fläche 14 von gegenteiligem Typ, d. h. der Bereich des Halbleitersubstrats 10, welcher an den Boden der Öffnung 18 freigelegt ist, ist gegendotiert. Die zweite ionen-implantierte Fläche 20 dient somit als eine Isolationsschicht, um zu verhindern, daß sich elektrische Ladungen zwischen den Halbleitersäulen bewegen.
  • Bezugnehmend auf 4A und 4B, sind erste Seitenwand-Spacer 22 entlang innerer Seiten der Struktur ausgebildet, welche durch die jeweils gegenüberliegenden Seiten der isolierenden Maskenmuster 16, die jeweiligen gegenüberliegenden Seiten der Säulen des Halbleitersubstrats 10, und die jeweils gegenüberliegenden Seiten der Isolationsstrukturen 12 gebildet ist. Obwohl die ersten Isolierspacer 22 aus verschiedenen isolierenden Materialien, wie z. B. einem Oxid, einem Nitrid, oder dergleichen ausgebildet sein können, sind die ersten Isolierspacer 22 aus einem Oxid in Erwägung der Ätzselektivität zwischen dem Halbleitersubstrat 10 und den isolierenden Maskenmustern 16 ausgebildet. Des weiteren ist es wichtig, daß die ersten Isolierspacer 22 jeweils eine akkurate Dicke aufweisen, d. h. eine Dicke, welche präzise mit einer Designregel übereinstimmt, da die Dicke der Isolierspacer dazu dient, die effektive Kanallänge der Gate-Elektrode zu bilden, wie anhand der nachfolgenden Beschreibung ersichtlich werden wird.
  • Bevor die Beschreibung jedoch fortfährt, ist in 4C eine alternative Sequenz zu dem Verfahren der vorliegenden Erfindung gezeigt. Insbesondere zeigt 4C, daß das Ionen implantieren des Abschnitts des Halbleitersubstrats 10, welcher an den Boden der Öffnung 18 freigelegt ist, stattfinden kann, nachdem die ersten Isolierspacer 22 ausgebildet sind. D. h. als eine Alternative zu dem, was in 3B dargestellt ist, kann die zweite ionen-implantierte Fläche 20 nach Ausbilden der ersten Isolierspacer 20 ausgebildet werden.
  • Bezugnehmend auf 4C wird eine Opferschicht 24 auf dem Abschnitt des Halbleitersubstrats 10, welcher zwischen den ersten Isolierspacern 22 freigelegt ist, ausgebildet. Die Opferschicht 24 ist in der endgültigen Halbleitervorrichtung nicht vorhanden. Die Opferschicht 24 kann daher aus jeglichen verschiedenen Materialien ausgebildet sein. Die Opferschicht 24 besteht jedoch vorzugsweise aus einem Material, welches sich exzellent eignet, in einer gewünschten Dicke ausgebildet zu werden, z. B. einem Material, daß durch epitaxiales Aufwachsen ausgebildet werden kann. In der vorliegenden Ausführungsform ist die Opferschicht 24 vorzugsweise eine SiGe-Schicht. Solange jedoch die Ätzselektivität zwischen dem Silizium des Halbleitersubstrats 10 und dem Oxid des ersten Isolierspacers 22 sichergestellt ist, kann die Opferschicht 24 anstatt dessen unter Verwendung von chemischem Dampfabscheiden, physikalischem Dampfabscheiden oder dergleichen ausgebildet werden. Die Opferschicht kann z. B. durch chemisches Dampfabscheiden von Polysilizium auf dem freigelegten Abschnitt des Halbleitersubstrat 10, thermischem Behandeln der resultierenden Polysiliziumschicht und Ätzen der Polysiliziumschicht ausgebildet werden.
  • Bezugnehmend auf 5A und 5B werden die ersten Isolierspacer 22 unter Verwendung der Isoliermaskenmuster 16, der Isolationsstrukturen 12 und der Opferschicht 24 als Ätzmasken geätzt, so daß die Opferschicht 24 und die verbleibenden Abschnitte 22a der ersten Isolierspacer 20 innerhalb der Öffnung 18 verbleiben. Und wie am besten in 5B gezeigt, wird das Ätzen vorzugsweise soweit durchgeführt, daß die oberen Oberflächen der verbleibenden Abschnitte 22a mit der Ebene der oberen Ober fläche der Opferschicht 24 bündig sind, oder unter dieser angeordnet sind. Dies erleichtert ein nachfolgendes Ausbilden einer Kanalhalbleiterschicht und trägt zum Minimieren der Parasitärkapazität zwischen dem Source-/Drainbereich und dem Gate bei.
  • Bezugnehmend auf 6A und 6B, wird eine Kanalhalbleiterschicht 26 auf der Opferschicht 24 und den verbleibenden Abschnitten 22a der ersten Isolierspacer ausgebildet. Die Kanalhalbleiterschicht 26 wird mit einer solchen Dicke ausgebildet, daß diese die Öffnung 18 füllt und somit die oberen Abschnitte der Halbleitersäulen, welche die erste ionen-implantierte Fläche 14 und das Halbleitersubstrat 10 enthalten, überbrückt. Die Kanalhalbleiterschicht 26 dient entsprechend als der Kanal des Transistors. In der vorliegenden Ausführungsform kann die Kanalhalbleiterschicht 26 eine epitaxial aufgewachsene Siliziumschicht im Anbetracht der genauen Koherenz sein, die zwischen solch einer Schicht und der mono-kristallinen Siliziumhalbleiterschicht 10 besteht. Die epitaxial aufgewachsene Siliziumschicht kann einer thermischen Behandlung in einer Wasserstoffatmosphäre für einen vorbestimmten Zeitraum unterzogen werden, um Defekte ihrer Oberfläche zu beheben. Überdies ist die Gesamtdicke der Kanalhalbleiterschicht 26 von der Dicke der Opferschicht 24, gemessen von der zweiten unteren Oberfläche 13 abhängig. Die Opferschicht ist deshalb derart ausgebildet, daß sie unter der Ebene des Halbleitersubstrats 10, das die Isoliermaskenmuster 16 kontaktiert, angeordnet ist.
  • 6B zeigt eine Kanalhalbleiterschicht 26, deren obere Oberfläche mit der, jeder der Halbleitersäulen bündig ist. Eine GAA-Halbleitervorrichtung entsprechend der Vorrichtung der vorliegenden Erfindung kann jedoch eine erhöhte Kanalstruktur, wie in 6C gezeigt, aufweisen. In der erhöhten Kanalstruktur ist die obere Oberfläche der Kanalhalbleiterschicht 26 auf einer Ebene über der, der oberen Oberflächen der Halbleitersäulen angeordnet. Alternativ kann, wie in 6D gezeigt, eine GAA-Halbleitervorrichtung entsprechend der vorliegenden Erfindung eine ausgesparte Kanalstruktur aufweisen, in welcher die obere Oberfläche der Kanalhalbleiterschicht 26 auf einer Ebene unter der, der oberen Oberflächen der Halbleitersäulen angeordnet ist.
  • Bezugnehmend auf 7A und 7B ist Isoliermaterial auf der gesamten Oberfläche des Halbleitersubstrats 10 abgeschieden. Anschließend wird die Isoliermaterialschicht unisotrop geätzt, um zweite Isolierspacer 28 auf Seitenwänden der Isoliermaskenmuster 16 auszubilden. Die zweiten Isolierspacer 28 können aus einem Oxid, einem Nitrid oder dergleichen ausgebildet sein. Die zweiten Isolierspacer 28 weisen jedenfalls vorzugsweise eine Ätzselektivität in Bezug auf die Isolationsstrukturen 12 auf, so daß die zweiten Isolierspacer 28 als eine Ätzmaske in einem nachfolgenden Ätzverfahren dienen.
  • Des weiteren bilden die Dicken der verbleibenden Abschnitte 22A der ersten Isolierspacer 22, wie vorhergehend beschrieben, die effektive Breite W1 des unteren Abschnitts des Kanals. Die Dicke der zweiten Isolierspacer 28, und insbesondere die Dicken der Bodenabschnitte der zweiten Isolierspacer 28, welche die Kanalhalbleiterschicht 26 kontaktieren, bilden gleichermaßen die effektive Breite W2 eines oberen Abschnitts des Kanals. Die ersten und zweiten Isolierspacer 22 und 28 sind daher vorzugsweise mit nahezu der gleichen Dicke ausgebildet.
  • Bezugnehmend auf 8A und 8B, wird die Struktur unter Verwendung der zweiten Isolierspacer 28, der Isoliermaskenmuster 16 und der Kanalhalbleiterschicht 26 als Ätzmasken anisotrop geätzt. Demzufolge werden die freigelegten Abschnitte der Isolationsstrukturen 12 und jene Teile der verbleibenden Abschnitte 22a der ersten Isolierspacer, welche sich entlang der Seitenwände der Opferschicht 24 erstrecken, entfernt. Die Seitenwände der Opferschicht 24 werden somit freigelegt. Wenn die Isolationsstrukturen 12 und die ersten Isolierspacer 22 aus Materialien gleicher Art bzw. der Familie, wie z. B. einer Oxidfamilie ausgebildet sind, weisen die Materialien ähnliche Ätzselektivitäten auf. In diesem Fall werden die freigelegten Abschnitte der Isolationsschichten 12 und jene Teile der verbleibenden Abschnitte 22a, welche sich entlang Seitenwänden der Opferschicht 24 erstrecken, während eines einzelnen Ätzverfahrens entfernt. Die freigelegten Abschnitte der Isolationsschichten 12 und jene Teile der verbleibenden Abschnitte 22a, welche sich entlang von Seitenwänden der Opferschicht 24 erstrecken, werden anderenfalls getrennt durch zwei Ätzverfahren entfernt.
  • Bezugnehmend auf 9A und 9B, wird danach die verbleibende Opferschicht entfernt, so daß ein quaderförmiger Mittelabschnitt der Kanalhalbleiterschicht 26 vollständig freigelegt bleibt.
  • Bezugnehmend auf 10A und 10B wird eine Gate-Isolierschicht 30, z. B. eine Siliziumoxidschicht, auf den freigelegten rechteckförmigen Oberflächen der Kanalhalbleiterschicht 26 ausgebildet. Eine Gate-Isolierschicht 30 wird ebenfalls auf dem Teil der zweiten unteren Oberfläche 13 des Halbleitersubstrats 10 ausgebildet, welche durch das Entfernen der Opferschicht 24 freigelegt wurde.
  • Nachfolgend wird ein Gate-Elektrodenmaterial, z. B. Polysilizium, auf der Gate-Isolierschicht 30, welche um die Kanalhalbleiterschicht 26 herum ausgebildet ist, abgeschieden, wodurch eine Gate-Elektrode 32 ausgebildet wird. Die Gate-Elektrode 32 füllt die Fläche, von welcher die Opferschicht 24 entfernt wurde, vorzugsweise vollständig auf. Die resultierende Struktur kann nach dem Abscheidungsverfahren planarisiert werden. Anschließend wird eine Kontaktöffnung in jedem der Isoliermaskenmuster 16 ausgebildet, um die erste ionen-implantierte Fläche 14 freizulegen. Danach werden die Kontaktöffnungen mit einem leitenden Material aufgefüllt, um dadurch eine Sourceelektrode 34a und eine Drainelektrode 34b auszubilden, woraufhin ein GAA-Transistortyp entsprechend der vorliegenden Erfindung vollständig ist.
  • 10c bis 10f zeigen weitere Ausführungsformen eines GAA-Transistortyps entsprechend vorliegender Erfindung.
  • 10c zeigt einen GAA-Transistortyp entsprechend der vorliegenden Erfindung, wobei die Kanalhalbleiterschicht 26 eine erhöhte Struktur aufweist, wie in Verbindung mit 6C beschrieben wurde. 10D zeigt ein GAA-Transistor entsprechend der vorliegenen Erfindung, wobei die Kanalhalbleiterschicht 26 eine ausgesparte Struktur aufweist, wie in Verbindung mit 6D beschrieben wurde. 10E zeigt einen GAA Transistortyp entsprechend der vorliegenden Erfindung, wobei die erste ionen-implan tierte Fläche 14 vollständig innerhalb dem Vorsprung der rechteckförmigen Öffnung liegt, welcher sich durch die Gate-Elektrode 32 erstreckt. D. h. der Kanalbereich überlappt die Source-/Drainbereiche an den jeweiligen Enden des Kanalbereichs vollständig. 10F zeigt einen GAA Transistor entsprechend der vorliegenden Erfindung, wobei die zweite ionen-impantierte Fläche 20 in dem Bereich des Transistors, welcher zwischen den verbleibenden Abschnitten 22a der ersten Isolierspacer definiert ist, angeordnet ist, wie in Verbindung mit 4C beschrieben wurde.
  • 11A bis 18B stellen weitere Ausführungsformen eines Verfahrens zum Herstellen einer GAA Halbleitervorrichtung entsprechend der vorliegenden Erfindung dar.
  • Bezugnehmend auf 11A und 11B, wird eine Wand aus einem monokristallinen Siliziumhalbleitersubstrat 10 ausgebildet. Die Wand weist eine vorbestimmte Höhe, gemessen von einer ersten unteren Oberfläche 11 des Substrats 10 auf, und erstreckt sich längs in einer ersten Richtung. Es werden ebenfalls eine Vielzahl von Isolationsstrukturen 12 ausgebildet, die sich in der ersten Richtung entlang der Wand erstrecken. Nachfolgend werden Störstellen, wie z. B. As, in das Halbleitersubstrat 10 ionen-implantiert, um einen Source-/Drainbereich auf der Oberfläche des Halbleitersubstrats 10 auszubilden. Die ionen-implantierte Fläche wird thermisch behandelt um die resultierende Struktur zu stabilisieren, wodurch eine erste ionen-implantierte Fläche 14 ausgebildet wird.
  • Danach wird eine isolierende Materialschicht auf der gesamten Oberfläche des Halbleitersubstrats 10 ausgebildet. Anschließend wird die isolierende Materialschicht unter Verwendung von Photolithographie strukturiert, um dadurch eine Vielzahl von Isoliermaskenmustern 16 auszubilden, welche sich in einer zweiten Richtung senkrecht zu der ersten Richtung erstrecken, in welcher sich die Wand des Halbleitersubstrats 10 erstreckt. In der vorliegenden Ausführungsform sind die Isoliermaskenmuster 16 aus SiN ausgebildet. Danach wird der Teil des Halbleitersubstrats 10, welcher zwischen den Isoliermaskenmustern 16 und den Isolierschichten 12 freigelegt ist, unter Verwendung der Isoliermaskenmuster 16 und der Isolierschichten 12 als Ätzmasken geätzt, wodurch eine Öffnung 18b ausgebildet wird, welche an einer zweiten unteren Oberfläche 15 endet, die über der Ebene angeordnet ist, in welche die Störstellen in das Substrat 10 implantiert wurden. Obere Endabschnitte der Wand des Halbleitersubstrats 10 werden durch die Öffnung 18b voneinander getrennt, wodurch eine Vielzahl von Halbleitersäulen ausgebildet werden. Die erste ionen-implantierte Fläche 10 verbleibt auf jedem der Halbleitersäulen.
  • Bezugnehmend auf 12A und 12B wird Isoliermaterial auf der gesamten Oberfläche des Halbleitersubstrats 10 abgeschieden, in welcher die Öffnung 18b ausgebildet wurde. Nachfolgend wird die Schicht von isolierendem Material anisotrop geätzt, um erste Isolierspacer 22b auszubilden, welche die Seiten der Öffnung 18b und die gegenüberliegenden Seitenwände der Isoliermaskenmuster 16 bedecken.
  • Bezugnehmend auf 12C wird der Abschnitt des Halbleitersubstrats 10, welcher an dem Boden der Öffnung 18b freigelegt ist, unter Verwendung der ersten Isolierspacer 22b als Ätzmasken um eine vorbestimmte Menge geätzt. Das Ätzverfahren bildet eine Aussparung aus, deren Boden durch eine dritte untere Oberfläche 17 des Substrats definiert ist. Danach werden Störstellen, wie z. B. B, BF2, In Ionen oder dergleichen in das Halbleitersubstrat 10 implantiert, wodurch das Substrat 10 gegendotiert wird und eine zweite ionen-implantierte Fläche 20b in der dritten unteren Oberfläche 17 des Halbleitersubstrats 10 ausgebildet wird. Die zweite ionen-implantierte Oberfläche 20 dient als eine Isolierschicht, um zu verhindern, daß sich elektrische Ladungen zwischen den Halbleitersäulen bewegen. Obwohl die dritte untere Oberfläche 17 auf jeglicher Ebene relativ zu der, der ersten unteren Oberfläche 11 angeordnet sein kann, ist die dritte untere Oberfläche 17 vorzugsweise auf einer Ebene über der, der ersten unteren Oberfläche 11 angeordnet, um das Freilegen einer Opferschicht zu erleichtern, wie später beschrieben werden wird.
  • Bezugnehmend auf 12D wird eine Opferschicht 24b auf dem Abschnitt des Halbleitersubstrats 10, welcher durch die ersten Isolierspacer 22b freigelegt ist, ausgebildet. Die Opferschicht 24b füllt vorzugsweise den ausgesparten Abschnitt des Halb leitersubstrats 10 und weist eine ebene obere Oberfläche auf, welche mit der zweiten unteren Oberfläche des Substrats 10 bündig ist. Zu diesem Zweck ist die Opferschicht 24b aus einem Material ausgebildet, das sich exzellent dazu eignet in einer gewünschten Dicke ausgebildet zu werden, z. B. einem Material, welches durch epitaxiales Aufwachsen ausgebildet werden kann. In der vorliegenden Ausführungsform ist die Opferschicht 24 vorzugsweise eine SiGe-Schicht. Solange jedoch die Ätzselektivität zwischen dem Silizium des Halbleitersubstrats 10 und dem Oxid der ersten Isolierspacer 22b sichergestellt ist, kann die Opferschicht 24b anstatt dessen unter Verwendung von chemischem Dampfabscheiden, physikalischem Dampfabscheiden oder dergleichen ausgebildet werden. Die Opferschicht 24b kann z. B. durch chemisches Dampfabscheiden von Polysilizium auf dem freigelegten Abschnitt des Halbleitersubstrats 10, thermischem Behandeln der resultierenden Polysiliziumschicht, und Ätzen der Polysiliziumschicht ausgebildet werden.
  • Bezugnehmend auf die 13A und 13B werden die ersten Isolierspacer 22b unter Verwendung der Isoliermaskenmuster 16, der Isolierschichten 12, des Halbleitersubstrats 10 und der Opferschicht 24b als Ätzmasken vollständig weggeätzt. Die Opferschicht 24b wird deshalb unterhalb der zweiten unteren Oberfläche 15 des Substrats 10 an dem Boden des mittleren Abschnitts der Öffnung 18b freigelegt.
  • Bezugnehmend auf 14A und 14B wird eine Kanalhalbleiterschicht 26b auf der Opferschicht 24b ausgebildet. Die Kanalhalbleiterschicht 26b füllt die Öffnung 18b vollständig auf, um zu überbrücken und dadurch die Halbleitersäulen zu verbinden. Die Kanalhalbleiterschicht 26b erstreckt sich insbesondere zwischen jenen Abschnitten der ersten ionen-implantierten Fläche 14, welche auf den jeweiligen Halbleitersäulen ausgebildet ist. Die Kanalhalbleiterschicht 26b dient somit als der Kanal des Transistors. In der vorliegeden Ausführungsform kann die Kanalhalbleiterschicht 26b eine epitaxial aufgewachsene Siliziumschicht sein, wenn man die genaue Koherenz in Erwägung zieht, welche zwischen solch einer Schicht und dem mono-kristallinen Siliziumhalbleitersubstrat 10 existiert. Die epitaxial aufgewachsene Siliziumschicht kann einer thermischen Behandlung für einen vorbestimmten Zeitraum in einer Wasserstoffatmosphäre unterzogen werden, um Mängel an ihrer Oberfläche zu begleichen. Die Gesamtdicke der Kanalhalbleiterschicht 26b ist überdies derart gestaltet, daß ihre obere Oberfläche im wesentlichen auf der gleichen Ebene mit der, der Halbleitersäulen angeordnet ist. Wie jedoch in 14C gezeigt kann die Halbleiterschicht 26b eine erhöhte Struktur aufweisen, wobei ihre obere Oberfläche über der Ebene der oberen Oberfläche der Halbleitersäulen angeordnet ist. Alternativ, wie in 14D gezeigt, kann die Halbleiterschicht 26b eine ausgesparte Struktur aufweisen, wobei ihre obere Oberfläche unter der Ebene der oberen Oberfläche der Halbleitersäulen angeordnet ist.
  • Bezugnehmend auf 15A und 15B wird Isoliermaterial wieder auf der gesamten Oberfläche des Halbleitersubstrats 10 abgeschieden. Diese Schicht von isolierendem Material wird anisotrop geätzt, um dadurch zweite Isolierspacer 28b auf Seitenwänden der Isoliermaskenmuster 16 auszubilden. Die zweiten Isolierspacer 28e können aus einem Oxid, einem Nitrid oder dergleichen bestehen. Zwei Isolierspacer 28b weisen jedenfalls vorzugsweise eine Ätzselektivität in Bezug auf die Isolierstrukturen 12 auf, so daß die zweiten Isolierspacer 28b als eine Ätzmaske in einem nachfolgendem Ätzverfahren dienen.
  • Des weiteren bilden die Dicken der Bodenabschnitte der ersten Isoliersabschnitte 22b die effektive Breite eines unteren Abschnitts des Kanals. Gleichermaßen bilden die Dicken der zweiten Isolierspacer 28b und insbesondere die Dicken der Bodenabschnitte der zweiten Isolierspacer 28b, welche die Kanalhalbleiterschicht 26d kontaktieren, die effektive Breite eines oberen Abschnitts des Kanals. Die ersten und zweiten Isolierspacer 22b und 28b werden daher vorzugsweise mit nahezu der gleichen Dicke ausgebildet.
  • Bezugnehmend auf 16A und 16B wird die Struktur unter Verwendung der zweiten Isolierspacer 28b, der Isoliermaskenmuster 16 und der Kanalhalbleiterschicht 26b als Ätzmasken anisotrop geätzt. Demzufolge werden die freigelegten Abschnitte der Isolierschichten 12 entfernt, um die Seitenwände der Opferschicht 24b freizulegen.
  • Bezugnehmend auf 17A und 17B wird die Opferschicht 24b entfernt, so daß ein mittlerer Abschnitt der Kanalhalbleiterschicht 26b freigelegt ist.
  • Bezugnehmend auf 18A und 18B wird eine Gate-Isolierschicht 30, z. B. eine Siliziumoxidschicht auf den freigelegten Oberflächen der Kanalhalbleiterschicht 26b ausgebildet. Eine Gate-Isolierschicht 30 wird auf Oberflächen des Halbleitersubstrats 10 ausgebildet, welche durch das Entfernen der Opferschicht 24b freigelegt werden.
  • Demzufolge wird ein Gateelektrodenmaterial, z. B. Polysilizium auf den Gateisolierschichten 30 abgelagert, wodurch eine Gate-Elektrode 32b ausgebildet wird. Die Gate-Elektrode 32d füllt die Fläche, von welcher die Opferschicht 24b entfernt wurde, vorzugsweise vollständig auf. Die resultierende Struktur kann nach den Abscheideverfahren kanalisiert werden. Anschließend wird eine Kontaktöffnung in jedem der Isoliermaskenmuster 16 ausgebildet, um die erste Ionen-imlantierte Fläche 14 freizulegen. Danach werden die Kontaktöffnungen mit einem leitenden Material gefüllt, wodurch eine Sourcelektrode 34a und eine Drainelektrode 34b ausgebildet werden, woraufhin ein Transistor vom GAA Typ entsprechend der vorliegenden Erfindung vollständig ist.
  • Die 18c bis 18e zeigen weitere Ausführungsformen eines Transistors vom GAA Typ entsprechend der vorliegenden Erfindung. 18c zeigt einen Transistor von GAA Typ entsprechend der vorliegenden Erfindung, wobei die Kanalhalbleiterschicht 26 eine erhöhte Struktur aufweist, wie in Verbindung mit der 14C beschrieben worden ist. Die 18d zeigt einen Transistor vom GAA Typ entsprechend der vorliegenden Erfindung, wobei die Kanalhalbleiterschicht 26 eine ausgesparte Struktur aufweist, wie im Bezug auf 14d beschrieben worden ist. Die 18e zeigt einen Transistor vom GAA Typ entsprechend der vorliegenden Erfindung, wobei die erste Ionen-implantierte Fläche 14 vollständig innerhalb des Vorsprungs der rechteckigen Öffnung liegt, welche sich durch die Gate-Elektrode 32b hindurch erstreckt. D. h. der Kanalbereich überlappt die Source-/Drainbereiche an den jeweiligen Enden des Kanalbereichs vollständig.

Claims (33)

  1. Verfahren zur Herstellung eines Transistors vom Gate-All-Around(GAA)-Typ, aufweisend: Vorsehen eines Siliziumsubstats (10); Ätzen des Substrats zum Ausbilden eines Paares von voneinander beabstandet angeordneten Gräben, so daß ein Aktivbereich (14) des Siliziums zwischen den Gräben angeordnet verbleibt; Füllen der Gräben mit Isoliermaterial, so dass sich erste und zweite Isolationsbereiche (12) ergeben; Ionen-Implantieren von Störstellen in das Substrat (10); nachfolgendes Ausbilden einer Öffnung in dem Aktivbereich zum Trennen von Abschnitten des Aktivbereiches (14), wodurch voneinander beabstandet angeordnete Säulen aus Silizium ausgebildet werden, die mit den Störstellen implantiert sind, wobei Bereiche der Säulen, welche mit den Störstellen implantiert sind, Source- bzw. Drainbereiche bilden; Ausbilden eines Kanalbereichs (26) in der Öffnung zum Überbrücken der Source- und Drainbereiche; und Ausbilden einer Gate-Isolierschicht (30) und einer Gate-Elektrode (32) um den Kanalbereich herum.
  2. Verfahren nach Anspruch 1, wobei das Ausbilden einer Öffnung in dem Aktivbereich (14) ein Ausbilden von Maskenmustern aufweist, welche sich quer über den Aktivbereich (14) erstrecken und in der Längsrichtung des Aktivbereiches (14) voneinander beabstandet angeordnet sind, um gegenüberliegende Seitenwände aufzuweisen, sowie ein Ätzen des Aktivbereichs (14) unter Verwendung der Maskemuster als eine Ätzmaske.
  3. Verfahren nach Anspruch 2, ferner aufweisend ein Ausbilden einer Opferschicht (24) an dem Boden der Öffnung vor dem Ausbilden des Kanalbereichs, sowie ein Entfernen der Opferschicht (24) nach Ausbilden des Kanalbereichs und vor Ausbilden der Gate-Isolierschicht (30) und der Gate-Elektrode (32).
  4. Verfahren nach Anspruch 3, wobei: der Aktivbereich (14) in der Form eines Streifens ausgebildet ist, welcher sich längs in einer ersten Richtung zwischen den ersten und zweiten Isolationsbereichen (12) erstreckt; und die Öffnung in dem Aktivbereich (14) zwischen den ersten und zweiten Isolationsbereichen ausgebildet ist; und Seitenwand-Spacern (22) innerhalb der Öffnung auf gegenüberliegenden Seitenwänden des Aktivbereichs (14) ausgebildet werden; und obere Abschnitte der Seitenwand-Spacer (22) zum Freilegen von zumindest oberen Abschnitten der gegenüberliegenden Seitenwände des Aktivbereichs (14) entfernt werden, während verbleibende Abschnitte der Seitenwand-Spacer (22) an dem Boden der Öffnung verbleiben; und der Kanalbereichs zwischen den freigelegten Abschnitten der gegenüberliegenden Seitenwände der Aktivschicht (14), sowie auf der Opferschicht (24) und den verbleibenden Abschnitten der Seitenwand-Spacer ausgebildet wird;
  5. Verfahren nach Anspruch 4, ferner umfassend ein Ausbilden zweiter Seitenwand-Spacer (28) auf den gegenüberliegenden Seitenwänden der Maskenmuster und über dem Kanalbereich vor dem Ausbilden der Gateo-Isolierschicht (30) und der Gate-Elektrode (32).
  6. Verfahren nach Anspruch 4, wobei das Ausbilden der Opferschicht (24) epitaxiales Aufwachsen von SiGe an dem Boden der Öffnung zwischen den Seitenwand-Spacern aufweist.
  7. Verfahren nach Anspruch 4, wobei das Ausbilden eines Kanalbereichs zwischen den freigelegten Abschnitten der gegenüberliegenden Seitenwände der Aktivschicht epitaxiales Aufwachsen von Si auf der Opferschicht (24) und den verbleibenden Abschnitten der Seitenwand-Spacer (22) aufweist.
  8. Verfahren nach Anspruch 4, wobei das Vorsehen eines Substrats mit einem Aktivbereich (14) in der Form eines Streifens, ein Vorsehen eines mono-kristallinen Siliziumsubstrats, ein Ätzen des Substrats zum Ausbilden eines Paares von voneinander beabstandeten Gräben darin, welche sich in der ersten Richtung erstrecken, wobei eine Wand des mono-kristallinen Silizium zwischen den Gräben angeordnet ist, ein Füllen der Gräben mit Isoliermaterial zum Ausbilden von Grabenisolationsstrukturen, und ein Implantieren von Störstellen in die Wand des mono-kristallinen Siliziums aufweist.
  9. Verfahren nach Anspruch 4, wobei das Ätzen der Wand unter Verwendung der Maskenmuster als eine Ätzmaske derart gesteuert wird, daß der Boden der Öffnung auf einer Ebene über dem Boden von jedem Graben angeordnet ist.
  10. Verfahren nach Anspruch 4, ferner ein Ausbilden von zweiten Seitenwand-Spacern (28) auf gegenüberliegenden Seitenwänden der Maskenmuster und über dem Kanalbereich vor dem Ausbilden der Gate-Isolierschicht (30) und der Gate-Elektrode (32) aufweisend.
  11. Verfahren nach Anspruch 10, wobei die zweiten Seitenwand-Spacer (28) ausgebildet sind, um sich ebenfalls quer über den Isolationsstrukturen zu erstrecken und das Entfernen der Opferschicht (24) ein Wegätzen von Abschnitten der Isolationsstrukturen, welche zwischen den zweiten Seitenwand-Spacern (28) freigelegt sind, sowie ein nachfolgendes Wegätzen der Opferschicht (24) aufweist.
  12. Verfahren nach Anspruch 4 ferner, das Implantieren von Störstellen in dem gesamten Bereich des Substrats, das am Boden der Öffnung vor Ausbilden der Seitenwand-Spacer (22) freigelegt wird, aufweisend.
  13. Verfahren nach Anspruch 4, ferner, das Implantieren von Störstellen in dem gesamten Bereich des Substrats, das am Boden der Öffnung nach Ausbilden der Seitenwand-Spacer (22) freigelegt wird, aufweisend.
  14. Transistor vom Gate-All-Around(GAA)-Typ, aufweisend: eine erste Säule, welche einen Sourcebereich aufweist; eine zweite Säule, welche einen Drainbereich aufweist und von der ersten Säule beabstandet angeordnet ist; einen Kanalbereich (26), welcher den Sourcebereich der ersten Säule und den Drainbereich der zweiten Säule überbrückt; eine Gate-Isolierschicht (30) und eine Gate-Elektrode (32), welche den Kanalbereich umgeben; und Isoliermaterial, welches zwischen den Säulen lateral zu der Gate-Elektrode unter dem Kanalbereich angeordnet ist.
  15. Transistor nach Anspruch 14, ferner Maskenmuster aufweisend, welche auf den jeweiligen Säulen angeordnet sind, sowie Isoliermaterial, das zwischen den Maskenmustern und lateral zu der Gate-Elektrode (32) über dem Kanalbereich angeordnet ist.
  16. Transistor nach Anspruch 14, ferner einen gegen-dotierten Bereich aufweisend, welcher unter der Gate-Elektrode (32) angeordnet ist.
  17. Transistor nach Anspruch 14, wobei der Kanalbereich eine Si-Epitaxialschicht ist.
  18. Transistor nach Anspruch 14, wobei der Kanalbereich eine obere Fläche aufweist, welche auf derselben Ebene wie die oberen Oberflächen der Säulen angeordnet ist.
  19. Transistor nach Anspruch 14, wobei der Kanalbereich eine obere Oberfläche aufweist, welche auf einer Ebene über den oberen Oberflächen der Säulen angeordnet ist.
  20. Transistor nach Anspruch 14, wobei der Kanalbereich eine obere Oberfläche aufweist, welche auf einer Ebene unterhalb den oberen Oberflächen der Säulen angeordnet ist.
  21. Transistor nach Anspruch 14, wobei der Kanalbereich die Source- und Drainbereiche an jeweiligen Enden des Kanalbereichs vollständig überlappt.
  22. Transistor nach Anspruch 14, ferner ein mono-kristallines Substrat aufweisend, welches die Säulen aufweist.
  23. Verfahren nach Anspruch 1, wobei: der Aktivbereich (14) in der Form eines Streifens ausgebildet ist, welcher sich längs in einer ersten Richtung zwischen den ersten und zweiten Isolationsbereichen (12) erstreckt; und die Öffnung in dem Aktivbereich (14) zwischen den ersten und zweiten Isolationsbereichen (12) ausgebildet ist; und Seitenwand-Spacern (22) innerhalb der Öffnung auf gegenüberliegenden Seitenwänden des Aktivbereichs (14) ausgebildet werden; Und nachfolgendes eine Aussparung in dem Substrat zwischen den Seitenwand-Spacern (22) ausgebildet wird; und eine Opferschicht (24) in der Aussparung ausgebildet wird; und die Seitenwand-Spacer (22) zum Freilegen der gegenüberliegenden Seitenwände des Aktivbereichs (14) entfernt werden; und der Kanalbereichs zwischen den freigelegten gegenüberliegenden Seitenwänden des Aktivbereichs und über der Opferschicht (24) ausgebildet ist; und die Opferschicht (24) entfernt wird.
  24. Verfahren nach Anspruch 23, wobei das Ausbilden einer Öffnung in dem Aktivbereich ein Ausbilden von Maskenmustern aufweist, welche sich quer über den Aktivbereich erstrecken und voneinander in erster Richtung beabstandet angeordnet sind, um gegenüberliegende Seitenwände aufzuweisen, sowie ein Ätzen des Aktivbereichs unter Verwendung der Maskenmuster als eine Ätzmaske.
  25. Verfahren nach Anspruch 23, wobei das Ausbilden der Opferschicht (24) epitaxiales Aufwachsen von SiGe in der Aussparung aufweist.
  26. Verfahren nach Anspruch 23, wobei das Ausbilden eines Kanalbereichs zwischen den freigelegten Abschnitten der gegenüberliegenden Seitenwände der Aktivschicht epitaxiales Aufwachsen von Si auf der Opferschicht (24) aufweist.
  27. Verfahren nach Anspruch 23, wobei das Vorsehen eines Substrats, mit einem Aktivbereich in der Form eines Streifens, ein Vorsehen eines mono-kristallinen Substrats, ein Ätzen des Substrats zum Ausbilden eines Paars von voneinander beabstandeten Gräben darin, welche sich in der ersten Richtung erstrecken, wodurch eine Wand aus mono-kristallinem Silizium zwischen den Gräben angeordnet ist, ein Füllen der Gräben mit Isoliermaterial zum Ausbilden von Grabenisolationsstrukturen, sowie ein Implantieren von Störstellen in der Wand aus mono-kristallinem Silizium aufweist.
  28. Verfahren nach Anspruch 27, wobei das Ausbilden einer Öffnung in dem Aktivbereich ein Ausbilden von Maskenmustern aufweist, welche sich über die Wand erstrecken und voneinander beabstandet in erster Richtung angeordnet sind, um gegenüberliegende Seitenwände aufzuweisen, sowie ein Ätzen der Wand unter Verwendung der Maskenmuster als Ätzmaske.
  29. Verfahren nach Anspruch 28, wobei das Ätzen der Wand unter Verwendung der Maskenmuster als eine Ätzmaske derart gesteuert wird, daß der Boden der Öffnung auf einer Ebene über dem Boden von jedem Graben angeordnet ist.
  30. Verfahren nach Anspruch 28, ferner ein Ausbilden von zweiten Seitenwand-Spacern auf den gegenüberliegenden Seitenwänden der Maskenmuster und über den Kanalbereich, vor dem Ausbilden der Gate-Isolierschicht (30) und der Gate-Elektrode (32) aufweisend.
  31. Verfahren nach Anspruch 30, wobei die zweiten Seitenwand-Spacer (28) ausgebildet sind, so daß sich diese ebenfalls quer über den Isolationsstrukturen entlang gegenüberliegenden Seitenwänden der jeweiligen Maskenmuster erstrecken, und das Entfernen der Opferschicht (24) ein Wegätzen von Abschnitten der Isolationsstrukturen, welche zwischen den zweiten Seitenwand-Spacern (28) freigelegt sind, und ein nachfolgendes Wegätzen der Opferschicht aufweist.
  32. Verfahren nach Anspruch 23, ferner ein Implantieren von Störstellen in dem gesamten Bereich des Substrats, welcher an dem Boden der Öffnung nach Ausbilden der Seitenwand-Spacer freigelegt wird, aufweisend.
  33. Transistor nach einem der Ansprüche 14 bis 22, wobei die Gate-Elektrode (32) einen unteren Abschnitt aufweist, der unter dem Kanalbereich angeordnet ist, und die Breite des Kanalbereichs von dem Sourcebereich der ersten Säule zu dem Drainbereich der zweiten Säule größer als die Breite des unteren Abschnitts der Gate-Elektrode (32), gemessen in gleicher Richtung, von dem Sourcebereich der ersten Säule zu dem Sourcebereich der zweiten Säule ist.
DE102005026228A 2004-06-08 2005-06-07 Transistor vom GAA-Typ und Verfahren zu dessen Herstellung Active DE102005026228B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2004-0041857 2004-06-08
KR1020040041857A KR100618831B1 (ko) 2004-06-08 2004-06-08 게이트 올 어라운드형 반도체소자 및 그 제조방법
US11/074,711 2005-03-09
US11/074,711 US7253060B2 (en) 2004-06-08 2005-03-09 Gate-all-around type of semiconductor device and method of fabricating the same

Publications (2)

Publication Number Publication Date
DE102005026228A1 DE102005026228A1 (de) 2006-02-16
DE102005026228B4 true DE102005026228B4 (de) 2010-04-15

Family

ID=35588207

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102005026228A Active DE102005026228B4 (de) 2004-06-08 2005-06-07 Transistor vom GAA-Typ und Verfahren zu dessen Herstellung

Country Status (3)

Country Link
US (1) US20070200178A1 (de)
JP (1) JP5001528B2 (de)
DE (1) DE102005026228B4 (de)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
US7429536B2 (en) 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7816262B2 (en) 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7759197B2 (en) 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7638398B2 (en) * 2006-03-31 2009-12-29 Hynix Semiconductor Inc. Semiconductor device with increased channel area and fabrication method thereof
US8003310B2 (en) * 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7795149B2 (en) * 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
KR101357304B1 (ko) * 2007-09-11 2014-01-28 삼성전자주식회사 커패시터리스 디램 및 그의 제조 및 동작방법
US8030218B2 (en) 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
US8492282B2 (en) 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
US8084308B2 (en) * 2009-05-21 2011-12-27 International Business Machines Corporation Single gate inverter nanowire mesh
JP5667017B2 (ja) * 2011-09-03 2015-02-12 猛英 白土 半導体装置及びその製造方法
US9111781B2 (en) 2012-02-24 2015-08-18 Infineon Technologies Ag Trench capacitors and methods of forming the same
WO2015114476A1 (en) * 2014-01-28 2015-08-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9209095B2 (en) * 2014-04-04 2015-12-08 International Business Machines Corporation III-V, Ge, or SiGe fin base lateral bipolar transistor structure and method
US9306019B2 (en) * 2014-08-12 2016-04-05 GlobalFoundries, Inc. Integrated circuits with nanowires and methods of manufacturing the same
US9349866B2 (en) * 2014-10-10 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
KR102343470B1 (ko) * 2016-01-28 2021-12-24 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CA3031750A1 (en) * 2016-07-25 2018-02-01 Wisconsin Alumni Research Foundation Radioactive phospholipid metal chelates for cancer imaging and therapy

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5580802A (en) * 1994-09-22 1996-12-03 Aerospace Corp Silicon-on-insulator gate-all-around mosfet fabrication methods
EP1244142A1 (de) * 2001-03-23 2002-09-25 Universite Catholique De Louvain Herstellungsverfahren für SOI-Halbleiterbauelemente

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3460863B2 (ja) * 1993-09-17 2003-10-27 三菱電機株式会社 半導体装置の製造方法
JP3499859B2 (ja) * 1993-09-17 2004-02-23 株式会社ルネサステクノロジ 半導体装置
US5879998A (en) * 1997-07-09 1999-03-09 Advanced Micro Devices, Inc. Adaptively controlled, self-aligned, short channel device and method for manufacturing same
US6365465B1 (en) * 1999-03-19 2002-04-02 International Business Machines Corporation Self-aligned double-gate MOSFET by selective epitaxy and silicon wafer bonding techniques
FR2799305B1 (fr) * 1999-10-05 2004-06-18 St Microelectronics Sa Procede de fabrication d'un dispositif semi-conducteur a grille enveloppante et dispositif obtenu
JP2002151688A (ja) * 2000-08-28 2002-05-24 Mitsubishi Electric Corp Ｍｏｓ型半導体装置およびその製造方法
US6580137B2 (en) * 2000-08-29 2003-06-17 Boise State University Damascene double gated transistors and related manufacturing methods
US20030189227A1 (en) * 2002-04-04 2003-10-09 Honeywell International Inc. High speed SOI transistors
FR2838238B1 (fr) * 2002-04-08 2005-04-15 St Microelectronics Sa Dispositif semiconducteur a grille enveloppante encapsule dans un milieu isolant
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
KR100451459B1 (ko) * 2003-02-10 2004-10-07 삼성전자주식회사 더블 게이트 전극 형성 방법 및 더블 게이트 전극을포함하는 반도체 장치의 제조 방법
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
KR100625177B1 (ko) * 2004-05-25 2006-09-20 삼성전자주식회사 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법
KR100618831B1 (ko) * 2004-06-08 2006-09-08 삼성전자주식회사 게이트 올 어라운드형 반도체소자 및 그 제조방법
KR100594327B1 (ko) * 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5580802A (en) * 1994-09-22 1996-12-03 Aerospace Corp Silicon-on-insulator gate-all-around mosfet fabrication methods
EP1244142A1 (de) * 2001-03-23 2002-09-25 Universite Catholique De Louvain Herstellungsverfahren für SOI-Halbleiterbauelemente

Also Published As

Publication number Publication date
JP5001528B2 (ja) 2012-08-15
DE102005026228A1 (de) 2006-02-16
US20070200178A1 (en) 2007-08-30
JP2005354065A (ja) 2005-12-22

Similar Documents

Publication Publication Date Title
DE102005026228B4 (de) Transistor vom GAA-Typ und Verfahren zu dessen Herstellung
DE10393565B4 (de) Verfahren zur Herstellung eines Halbleiterelements mit einer U-förmigen Gate-Struktur
DE102006012416B4 (de) Halbleiterbauelement (FET) mit einem runden Nano-Leitungstransistorkanal
DE102006062862B4 (de) Verfahren zum Herstellen von Feldeffekttransistoren mit vertikal ausgerichteten Gate-Elektroden
DE102006016550B4 (de) Feldeffekttransistoren mit vertikal ausgerichteten Gate-Elektroden und Verfahren zum Herstellen derselben
DE102005022306B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Fin-Feldeffekttransistor (FinFET)
DE10003014B4 (de) Verfahren zur Herstellung einer planaren und dicht struktuierten Silizium-auf-Isolator-Struktur
DE102005029313B4 (de) Verfahren zur Herstellung eines Halbleiterbauelementes und Halbleiterbauelement
DE102005047058B4 (de) Herstellungsverfahren für einen Graben-Transistor und entsprechender Graben-Transistor
DE102007018760B4 (de) Verfahren zur Herstellung einer Transistorvorrichtung und Transistorvorrichtung mit vertieftem Gate
DE4447229C2 (de) Verfahren zur Herstellung einer Halbleiterspeichervorrichtung
DE10141916A1 (de) MOS-Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE102015117320A1 (de) Halbleitervorrichtung und deren herstellungsverfahren
DE102006052754B4 (de) Transistor, Inverter und Verfahren zur Herstellung eines Transistors
DE102012214077A1 (de) Integrierte Schaltungen mit abstehenden Source- und Drainbereichen und Verfahren zum Bilden integrierter Schaltungen
DE112005001488T5 (de) Tri-Gate Bauelement mit hoher Beweglichkeit und deren Herstellungsverfahren
DE112010004804T5 (de) Verfahren und Struktur zum Bilden von Finfets mit mehreren Dotierungsbereichen auf demselben Chip
DE102014113741A1 (de) Halbleitervorrichtung und verfahren zum herstellen einer halbleitervorrichtung mit lateralen fet-zellen und feldplatten
DE102004028709B4 (de) Vertikaldoppelkanal-Silicon-on-Insulator-Transistor und Verfahren zu seiner Herstellung
DE102017124145A1 (de) Source-/Drain-Epitaxiegebiete von Finfets und Verfahren zu deren Ausbildung
DE10119411A1 (de) Selbstausrichtender Double-Gate-Mosfet mit separaten Gates
DE102009058844B4 (de) Sperrschicht-Feldeffekttransistor und Herstellungsverfahren
DE102005053509A1 (de) Verfahren zur Herstellung eines Halbleiterprodukts und Halbleiterprodukt
DE19835891A1 (de) Verfahren zur Herstellung eines Halbleiterbauteils
DE10261404B4 (de) Verfahren zum Herstellen eines Halbleiterbauelements

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition