DE102005054931B3 - Resistive circuit switching storage cell production method, involves producing two slat shaped spacers, where former slat shaped shaper is electrically connected with phase change material - Google Patents

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Abstract

The method involves producing two slat shaped spacers, where former slat shaped shaper is electrically connected with phase change material, and later slat shaped spacer is produced on the former slat shaped shaper. The former slat shaped shaper crosses later slat shaped spacer within range over phase change material surface. The material layer is removed in such a manner, that aggregation from material remains on edge of block in order to form the later slat shaped spacer.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer resistiv schaltenden Speicherzelle, insbesondere einer Phase-Change-Speicherzelle.The The invention relates to a method for producing a resistive switching memory cell, in particular a phase change memory cell.

Phase-change-RAM (PCRAM) Speicher machen Gebrauch von der Eigenschaft des Phase-Change Materials (PCM), welches in kristallinem Zustand leitend und in amorphem Zustand vergleichsweise nicht leitend ist. Dem leitenden kristallinen Zustand kann eine logische 1 und dem nicht leitenden amorphen Zustand kann entsprechend eine logische 0 zugeordnet werden. Das typischerweise verwendete Material ist ein Chalcogenid Gemisch, beispielsweise Ge2Sb2Te5 ("GST"), oder ein AG-In-Sb-Te Gemisch.Phase-change RAM (PCRAM) memories make use of the property of phase-change material (PCM), which is conductive in the crystalline state and relatively non-conductive in the amorphous state. The conductive crystalline state may be assigned a logical 1 and the non-conductive amorphous state may be respectively assigned a logical 0. The material typically used is a chalcogenide mixture, for example Ge 2 Sb 2 Te 5 ("GST"), or an AG-In-Sb-Te mixture.

Der Phasenwechsel vom amorphen Zustand, also dem vergleichsweise nicht leitenden Zustand, in den kristallinen Zustand erfordert ein Erwärmen des Materials für eine kurze Zeit über die Glastemperatur ohne das Material zu schmelzen. Dies kann dadurch erreicht werden, dass das Material zwischen zwei Elektroden platziert wird und ein angemessener Erwärmungsstromimpuls fließt. Der Erwärmungsstromimpuls muss groß genug sein, um das Material über die Glastemperatur zu erhitzen, so dass das Material kristallisiert.Of the Phase change from the amorphous state, so the comparatively not conductive state, in the crystalline state requires heating of the Materials for a short time over the glass transition temperature without melting the material. This can be done be achieved by placing the material between two electrodes and a reasonable heating current pulse flows. The heating current pulse must be big enough be to the material over to heat the glass transition temperature so that the material crystallizes.

Umgekehrt kann ein Phasenwechsel von der kristallinen Phase in den amorphen Zustand erreicht werden, indem das Material für eine kurze Zeit über die Schmelztemperatur erwärmt wird, und mit anschließendem „Abschrecken", also schnellem Abkühlen, in einen amorphen Zustand überführt wird, so dass die logische 1 zu 0 gelöscht wird.Vice versa can be a phase change from the crystalline phase to the amorphous State can be achieved by placing the material over the for a short time Melting temperature heated and with subsequent "quenching", so fast Cooling down, is converted into an amorphous state, so the logical 1 is cleared to 0 becomes.

Für das oben erwähnte Ge2Sb2Te5 (GST) beträgt die Schmelztemperatur ungefähr 600°C, die Glastemperatur beträgt typischerweise ungefähr 300°C und die Kristallisationszeit liegt bei 50ns.For the Ge 2 Sb 2 Te 5 (GST) mentioned above, the melting temperature is about 600 ° C, the glass transition temperature is typically about 300 ° C and the crystallization time is 50ns.

Um ein entsprechend schnelles Erhitzen des schaltaktiven Materials über die Kristallisations- oder entsprechend die Schmelztemperatur hinaus zu erreichen, sind hohe Stromstärken notwendig, die einen entsprechend hohen Energieverbrauch verursachen.Around a correspondingly rapid heating of the switching active material over the Crystallization or according to the melting temperature addition to reach are high currents necessary, which cause a correspondingly high energy consumption.

Weiterhin kann eine Folge der hohen Erwärmungsströme sein, dass die entsprechende Zelle nicht mehr durch einen einzelnen Transistor mit einer kleinen Strukturgröße steuerbar ist. Dies kann zu einer entsprechenden – möglicherweise stark verringerten – Dichte von Elementen auf einem zugehörigen Speicherbaustein führen.Farther may be a consequence of the high heating currents that the corresponding cell is no longer controlled by a single transistor controllable with a small structure size is. This can lead to a corresponding - possibly greatly reduced - density of items on an associated Memory chip lead.

Bislang hat man überwiegend versucht das programmierte Volumen durch Verringerung der Kontaktoberfläche zu reduzieren und somit die notwendigen Ströme zu reduzieren.So far you have mostly tries to reduce the programmed volume by reducing the contact surface and thus the necessary flows to reduce.

Frühere Konzepte sind unter anderem beschrieben in: S.J. Ahn, Y.N. Hwang et. al., "Highly reliable 50 nm contact cell technology for 256Mb PRAM", Samsung Electronics, Symposium on VLSI Technology Digest of Technical Papers, worin eine ringförmige Kontaktfläche vorgeschlagen wird, so dass der Strom durch den Umfang des ringförmigen Kontakts fließt.Earlier concepts are described inter alia in: S.J. Ahn, Y.N. Hwang et. al., "Highly reliable 50 nm contact cell technology for 256Mb PRAM ", Samsung Electronics, Symposium on VLSI Technology Digest of Technical Papers, suggesting an annular contact surface so that the current passes through the circumference of the annular contact flows.

Aus der Druckschrift DE 10 2004 014 487 A1 ist ein Verfahren zur Herstellung einer resistiven Speicherzelle bekannt, welches die Schritte aufweist: Erzeugen mindestens eines ersten streifenförmigen Spacers eines leitfähigen Materials, welcher mit einem Phasenwechsel-Material der Speicherzelle elektrisch verbunden ist, und Erzeugen mindestens eines zweiten streifenförmigen Spacers auf dem ersten streifenförmigen Spacer, wobei der zweite streifenförmige Spacer den ersten streifenförmigen Spacer im Bereich über dem Phasenwechsel-Material kreuzt.From the publication DE 10 2004 014 487 A1 a method for producing a resistive memory cell is known, which comprises the steps of: generating at least one first strip-shaped spacer of a conductive material, which is electrically connected to a phase change material of the memory cell, and generating at least one second strip-shaped spacer on the first strip-shaped spacer, wherein the second strip-shaped spacer intersects the first strip-shaped spacer in the region above the phase change material.

Ein entsprechend ähnliches Verfahren ist z.B. auch in der Druckschrift US 6 589 714 B2 beschrieben.A correspondingly similar method is for example also in the document US Pat. No. 6,589,714 B2 described.

Es ist Gegenstand dieser Erfindung ein Verfahren zur präzisen und gut wiederholbaren Herstellung einer PCRAM Speicherzelle bereitzustellen.It is the subject of this invention, a method for precise and to provide a highly repeatable preparation of a PCRAM memory cell.

Dies wird erreicht durch die vorgeschlagenen Verfahrensschritte nach Anspruch 1. Vorteilhafte weitere Ausführungsformen der Erfindung gehen aus den Unteransprüchen hervor.This is achieved by the proposed method steps Claim 1. Advantageous further embodiments of the invention go from the subclaims out.

Im Folgenden wird eine Ausführungsform der Erfindung detailliert anhand der Figuren beschrieben, die eine Abfolge von Zeichnungen zeigen, die den Chip während der Herstellung der Speicherzellen zeigen.in the Following is an embodiment of the Invention described in detail with reference to the figures, which is a sequence of drawings showing the chip during the manufacture of the memory cells demonstrate.

1a–1c zeigen eine schematische Zeichnung eines Halbleiterchips während der Herstellung von PCM Speicherzellen vor dem Ausführen der neuen Prozessschritte; 1a - 1c show a schematic drawing of a semiconductor chip during the manufacture of PCM memory cells prior to performing the new process steps;

2a–2c zeigen den Chip mit einer Matrix von PCM-Material Gebieten; 2a - 2c show the chip with a matrix of PCM material areas;

3a–3b zeigen den Chip mit ersten streifenförmigen Spacern; 3a - 3b show the chip with first strip-shaped spacers;

4a–4c zeigen den Chip mit zweiten streifenförmigen Spacern; 4a - 4c show the chip with second strip-shaped spacers;

5a–5c zeigen den Chip nach dem Entfernen der zweiten streifenförmigen Blöcke; 5a - 5c show the chip after removing the second strip-shaped blocks;

6a–6d zeigen den Chip nach dem teilweisen Entfernen der ersten streifenförmigen Spacer; 6a - 6d show the chip after the partial removal of the first strip-shaped spacer;

7a–7b zeigen den Chip nach dem Entfernen der zweiten streifenförmigen Spacer; 7a - 7b show the chip after removing the second strip-shaped spacer;

8a–8c zeigen den Chip nach dem teilweisen Entfernen der optionalen Hartmaske und dem teilweisen Entfernen des GST Materials. 8a - 8c show the chip after partially removing the optional hardmask and partially removing the GST material.

1 zeigt einen Schnitt durch den Chip vor dem Ausführen von Prozessschritten entsprechend der Erfindung. Auf dem Substrat 1 gibt es einen unteren Elektroden-Kontakt (bottom electrode contact = BEC) 2, auf den mittels eines Auswahltransistors zugegriffen werden kann, der Source/Drain 3, eine Gate Fläche 4 und ein Gate 5 umfasst. Die Source/Drain 3 des Auswahltransistors ist mit einer Bitleitung 6 über einen Bitleitungsverbinder 7 verbunden. Das Gate 5 ist von der Umgebung isoliert durch die Spacer 8 und einen Isolationsblock 9 auf der Oberseite. Alle Zwischenräume zwischen den funktionalen Elementen des Chips sind mit einem Zwischenschichtdielektrikum 10 gefüllt. 1 shows a section through the chip before performing process steps according to the invention. On the substrate 1 Is there a bottom electrode contact (BEC)? 2 , which can be accessed by means of a selection transistor, the source / drain 3 , a gate area 4 and a gate 5 includes. The source / drain 3 of the selection transistor is connected to a bit line 6 via a bit line connector 7 connected. The gate 5 is isolated from the environment by the spacers 8th and an isolation block 9 on the top. All gaps between the functional elements of the chip are with an interlayer dielectric 10 filled.

1b zeigt einen Schnitt durch den Chip wie durch Schnittlinie B-B' angegeben. Die BECs 2 und die Bitleitungen 6 sind getrennt durch das isolierende Zwischenschichtdielektrikum 10. Weiterhin gibt es eine flache Rinnen-Isolierung (shallow trench isolation = STI) 12 in dem Substrat, um die BECs 2 von dem Substrat 1 zu isolieren. 1b shows a section through the chip as indicated by section line BB '. The BECs 2 and the bitlines 6 are separated by the insulating interlayer dielectric 10 , There is also a shallow trench isolation (STI) 12 in the substrate to the BECs 2 from the substrate 1 to isolate.

1c ist eine Aufsicht auf den Chip. Da das Zwischenschichtdielektrikum 10 die Bitleitungen 6 bedeckt und diese damit verdecken würden, ist dieses nicht dargestellt. Die gestrichelte Linie A-A' gibt die Schnittlinie durch den Chip wie in 1a gezeigt an, und die gestrichelte Linie B-B' bezeichnet die Schnittlinie wie in 1b gezeigt. Wie zu erkennen ist, gibt es in diesem Ausführungsbeispiel eine Matrix von BECs 2 mit den Bitleitungen 6 und den Wortleitungen 10 in den Zwischenräumen zwischen den BECs 2. 1c is a top view of the chip. Because the interlayer dielectric 10 the bitlines 6 covered and this would cover it, this is not shown. The dashed line AA 'indicates the cutting line through the chip as in 1a shown, and the dashed line BB 'denotes the cutting line as in 1b shown. As can be seen, in this embodiment there is a matrix of BECs 2 with the bitlines 6 and the wordlines 10 in the spaces between the BECs 2 ,

In diesem Ausführungsbeispiel können die Materialien der oben beschriebenen Elemente beliebige geeignete Materialien aus dem Stand der Technik sein. Das Substrat 1 kann beispielsweise Silizium Si sein, die Bitleitung 6, die Wortleitung 11, die BECs 2 und Source/Drain 3 können geeignete leitende Materialien sein, insbesondere ein Metall. Die Materialien des Auswahltransistors können geeignete Materialien nach dem Stand der Technik sein, beispielsweise kann das Gate 5 aus Poly-Silizium (Poly-Si) mit einer Oxidschicht dieses Materials als Gate-Gebiet 5 und Siliziumnitrit SiN als Isolationsstoff für die Spacer 8 und den Block 9 sein. Das Zwischenschichtdielektrikum kann Siliziumoxid (SiO2) sein.In this embodiment, the materials of the elements described above may be any suitable materials known in the art. The substrate 1 For example, silicon may be Si, the bit line 6 , the wordline 11 , the BECs 2 and source / drain 3 may be suitable conductive materials, in particular a metal. The materials of the selection transistor may be suitable materials of the prior art, for example, the gate 5 made of poly-silicon (poly-Si) with an oxide layer of this material as a gate region 5 and silicon nitride SiN as insulating material for the spacers 8th and the block 9 be. The interlayer dielectric may be silicon oxide (SiO 2 ).

2a, 2b zeigen die Ansichten wie in 1a, 1b in einem späteren Verfahrensschritt, nachdem mehrere Zwischenschritte des Verfahrens durchgeführt wurden. In einem ersten Zwischenschritt wurde eine Schicht des PCM-Materials 13, also des Chalcogenid Materials, auf der Chipoberfläche mit einem geeigneten Verfahren aufgetragen, welches zum Beispiel chemische Dampf Abscheidung (chemical vapor deposition = CVD) oder atomare Schichtabscheidung (atomic layer deposition = ALD) sein kann. Die Dicke dieser PCM Schicht ist typischerweise im Bereich von 10–100 nm. 2a . 2 B show the views as in 1a . 1b in a later process step, after several intermediate steps of the process have been performed. In a first intermediate step became a layer of the PCM material 13 , ie, the chalcogenide material, applied to the chip surface by a suitable method, which may be, for example, chemical vapor deposition (CVD) or atomic layer deposition (ALD). The thickness of this PCM layer is typically in the range of 10-100 nm.

Auf der PCM-Materialschicht 13 kann optional eine Hartmaskenschicht 14 aufgetragen werden. Das Hartmasken-Material kann ein leitendes Material sein, welches als Hartmaske geeignet ist, wie Carbon, TASiN, TaCN. Die Hartmaskenschicht wird dann entfernt mittels eines geeigneten und an sich bekannten Lithografieverfahrens mit nachfolgendem Entfernen des Photolacks. Anschließend wird die PCM Schicht 13 teilweise entfernt unter Verwendung eines geeigneten Ätzverfahrens, wobei die Hartmasken-Schicht 14 als Ätzmaske verwendet wird, so dass auf jedem BEC 2 das PCM-Material 13 zu Blöcken geformt wird, die von Hartmasken-Material 14 bedeckt sind. Die Form des PCM-Materials 13 und des Hartmasken-Materials 14 kann dabei jede geeignete Form sein, beispielsweise viereckig oder kreisförmig.On the PCM material layer 13 Optionally, a hardmask layer 14 be applied. The hard mask material may be a conductive material which is suitable as a hard mask, such as carbon, TASiN, TaCN. The hardmask layer is then removed by a suitable lithographic process known per se with subsequent removal of the photoresist. Subsequently, the PCM layer 13 partially removed using a suitable etching process, wherein the hardmask layer 14 is used as an etching mask, so that on every BEC 2 the PCM material 13 shaped into blocks, made of hard masks material 14 are covered. The shape of the PCM material 13 and hardmask material 14 may be any suitable shape, such as square or circular.

Anschließend werden die Lücken zwischen den Blöcken des PCM-Materials 13 und dem Hartmasken-Material 14 mit einem gut isolierenden Material 15 gefüllt, beispielsweise Siliziumnitrit SiN, indem eine Schicht davon mit einer geeigneten Methode aufgetragen wird, beispielsweise CVD. Diese Schicht wird anschließend mit einem geeigneten Planarisierungsverfahren wie der bekannten chemisch-mechanischen Planarisierung (CMP) planarisiert, wobei das Hartmasken-Material 14 als Stop verwendet wird.Subsequently, the gaps between the blocks of PCM material 13 and the hard mask material 14 with a good insulating material 15 filled, for example silicon nitride SiN, by applying a layer thereof by a suitable method, for example CVD. This layer is then planarized with a suitable planarization process such as the known chemical mechanical planarization (CMP), wherein the hard mask material 14 is used as a stop.

2c ist eine Aufsicht auf den Chip, die eine Matrix von Blöcken des Hartmasken-Materials 14 zeigt, wobei die Lücken zwischen diesen Blöcken mit isolierendem Lückenfüllmaterial 15 gefüllt sind. 2c is a top view of the chip, which is a matrix of blocks of hardmask material 14 shows, with the gaps between these blocks with insulating gap filling material 15 are filled.

3a zeigt einen Schnitt durch den Chip wie in den 1a, 2a, nachdem weitere Prozessschritte ausgeführt wurden. Eine weitere Schicht eines geeigneten isolierenden Materials ist auf der Oberfläche des Chips aufgetragen, die nachfolgend teilweise entfernt wird, so dass streifenförmige Blöcke 16 des Isoliermaterials durch Verwendung eines bekannten Lithografieverfahrens mit anschließender Ätzung und Entfernen des Photolacks entstehen. Die streifenförmigen Blöcke 16 sind so gestaltet, dass zumindest eine Kante eines Blocks 16 auf einer Fläche PCM-Material 13 oder Hartmasken-Material 14 und bevorzugt oberhalb der Fläche des BEC 2 platziert ist. Nachdem die streifenförmigen Blöcke 16 erstellt wurden, wird eine Schicht leitenden Elektrodenmaterials unter Verwendung eines geeigneten Verfahrens so auf der Oberfläche aufgetragen, dass die Schicht des Elektrodenmaterials der Oberflächenstruktur des Chips folgt. Ein geeignetes Verfahren ist ein CVD oder ALD. Die Schicht des Elektrodenmaterials weist typischerweise eine Dicke von 5 bis 20 nm auf, welche später eine horizontale Ausdehnung der oberen Elektrode sein wird. 3a shows a section through the chip as in the 1a . 2a after further process steps have been performed. Another layer of a suitable insulating material is applied to the surface of the chip, which is subsequently partially removed, so that strip-shaped blocks 16 of the insulating material by using a known lithography method with subsequent etching and removal of the photoresist. The strip-shaped blocks 16 are designed so that at least one edge of a block 16 on a surface PCM material 13 or hard mask material 14 and preferably above the area of the BEC 2 placed is. After the strip-shaped blocks 16 A layer of conductive electrode material is applied to the surface using a suitable method such that the layer of electrode material follows the surface structure of the chip. A suitable method is a CVD or ALD. The layer of electrode material typically has a thickness of 5 to 20 nm, which will later be a horizontal extension of the upper electrode.

Anschließend wird die Schicht des Elektrodenmaterials teilweise entfernt, so dass das Elektrodenmaterial von den in den Zeichnungen horizontalen Flächen entfernt wird. Der anisotrope Ätzprozess wird beendet, wenn die Oberfläche des PCM-Materials 13 oder des optionalen Hartmasken-Materials 14 erreicht ist.Subsequently, the layer of the electrode material is partially removed, so that the electrode material is removed from the horizontal surfaces in the drawings. The anisotropic etch process is terminated when the surface of the PCM material 13 or the optional hardmask material 14 is reached.

Ein geeignetes Verfahren für solch ein anisotropes Ätzen ist reaktives Ionen-Ätzen (reactive ion etching = RIE), welches an sich aus dem Stand der Technik bekannt ist. Solch ein Ätzverfahren entfernt die Schicht des Elektrodenmaterials vertikal wie durch den Pfeil 17 angegeben. Da die Dicke des Elektrodenmaterials in vertikaler Richtung dicker an den Kanten eines Blocks 16 ist, bleiben erste streifenförmige Zwischenstücke (Spacer) 18 des Elektrodenmaterials erhalten.A suitable method for such anisotropic etching is reactive ion etching (RIE), which is known per se from the prior art. Such an etching process removes the layer of electrode material vertically as by the arrow 17 specified. Since the thickness of the electrode material in the vertical direction thicker at the edges of a block 16 is, remain first strip-shaped spacers (spacer) 18 of the electrode material.

3b zeigt eine Aufsicht auf die Chipoberfläche. Die Kante eines ersten streifenförmigen Blocks 16 verläuft auf einer Reihe benachbarter Flächen von PCM-Material 13 beziehungsweise Hartmasken-Material 14 und ist so platziert, dass erste streifenförmige Spacer 18 auf der Mittellinie von Flächen des PCM-Materials 13 oder Hartmasken-Material 14 verlaufen. In einer bevorzugten Ausführung sind die Blöcke 16 so platziert, dass eine Kante über eine erste Reihe von PCM-Material 13 oder Hartmasken-Material 14 verlaufen und die zweite Kante des selben Blocks 16 über eine benachbarte Reihe von PCM- oder Hartmasken-Material Flächen 13, 14 verläuft. 3b shows a plan view of the chip surface. The edge of a first strip-shaped block 16 runs on a series of adjacent surfaces of PCM material 13 or hard mask material 14 and is placed so that first strip-shaped spacer 18 on the centerline of areas of PCM material 13 or hard mask material 14 run. In a preferred embodiment, the blocks are 16 Placed so that an edge over a first row of PCM material 13 or hard mask material 14 run and the second edge of the same block 16 over an adjacent row of PCM or hardmask material surfaces 13 . 14 runs.

4a und 4b zeigen Ansichten entlang der Schnittlinien A-A' und B-B', nachdem weitere Prozessschritte ausgeführt wurden. Nachdem die ersten streifenförmigen Spacer 18 erstellt wurden, werden die Lücken zwischen ihnen mit einem isolierenden Füllmaterial 19 gefüllt, indem eine geeignete Schicht auf der Chipoberfläche aufgetragen und die Schicht anschließend planarisiert wird. Ein geeignetes Füllmaterial kann SiO2 sein, welches durch einen CVD Prozess aufgetragen und anschließend per CMP planarisiert wird. Nachdem diese Schritte als Vorbereitung für die nächsten Schritte durchgeführt wurden, ist die Oberfläche des Chips planar. Die oberste Schicht auf der Chipoberfläche ist eine Isolationsschicht mit eingelagerten ersten streifenförmigen Spacern 18 aus Elektrodenmaterial. 4a and 4b show views along section lines AA 'and B-B' after further process steps have been performed. After the first strip-shaped spacers 18 were created, the gaps between them with an insulating filler material 19 filled by applying a suitable layer on the chip surface and then planarizing the layer. A suitable filling material may be SiO 2 , which is applied by a CVD process and then planarized by CMP. After performing these steps in preparation for the next steps, the surface of the chip is planar. The uppermost layer on the chip surface is an insulation layer with embedded first strip-shaped spacers 18 made of electrode material.

In den nächsten Prozessschritten werden Blöcke 20 auf der Chipoberfläche erstellt, um anschließend zweite streifenförmige Spacer 21 zu erstellen. Ähnlich wie bei dem Erstellen der ersten streifenförmigen Blöcke 16 wird zuerst eine Materialschicht aufgetragen, beispielsweise unter Verwendung eines CVD Verfahrens, die dann an unerwünschten Flächen mit einem Lithografieverfahren mit Ätzung und entfernen des Photolacks entfernt werden. Ein geeignetes Material für diese Schicht muss selektiv ätzbar hinsichtlich der darunter liegenden Schicht sein. Da bei dieser Ausführungsform die darunter liegende Schicht aus SiO2 und TiN besteht ist SiN ein geeignetes Material.In the next process steps become blocks 20 created on the chip surface, then second strip-shaped spacers 21 to create. Similar to the creation of the first strip-shaped blocks 16 For example, a layer of material is first applied, for example using a CVD process, which is then removed on unwanted areas by a lithography process with etching and removal of the photoresist. A suitable material for this layer must be selectively etchable with respect to the underlying layer. In this embodiment, since the underlying layer is made of SiO 2 and TiN, SiN is a suitable material.

Die Blöcke 20 sind so positioniert, dass deren Kanten die ersten streifenförmigen Spacer 18 über dem PCM-Material 13 oder Hartmasken-Material 14 kreuzen. Vorzugsweise sind die Blöcke 20 so platziert, dass ihre Kanten orthogonal zu den ersten streifenförmigen Spacern 18 sind, so dass auf jeder Fläche PCM-Material 13 oder Hartmasken-Material 14 ein Kante eines Blocks 20 einen ersten streifenförmigen Spacer 18 kreuzt.The blocks 20 are positioned so that their edges are the first strip-shaped spacers 18 over the PCM material 13 or hard mask material 14 cross. Preferably, the blocks 20 placed so that their edges are orthogonal to the first strip-shaped spacers 18 are, so on each surface PCM material 13 or hard mask material 14 an edge of a block 20 a first strip-shaped spacer 18 crosses.

Als Nächstes werden die zweiten streifenförmigen Spacer 21 auf ähnliche Weise wie die ersten streifenförmigen Spacer 18 erzeugt. Dazu wird eine Materialschicht der zweiten streifenförmigen Spacer 21 konform auf der Oberfläche des Chips mit einem geeigneten Verfahren, beispielsweise CVD, aufgetragen. Diese Schicht wird dann teilweise entfernt unter Verwendung eines anisotropen Ätzverfahrens, beispielsweise unter Verwendung eines RIE Verfahrens, welches das Schichtmaterial von – in den Abbildungen – horizontalen Flächen entfernt, jedoch die Materialanlagerung an den Kanten der Blöcke 20 belässt, die die gewünschten zweiten streifenförmigen Spacer 21 bilden. Die darunter liegende Schicht, die die ersten streifenförmigen Spacer (18) einbettet, kann dabei als Stop beim anisotropen Ätzen der obersten Schicht verwendet werden.Next are the second strip-shaped spacers 21 in a similar way as the first strip-shaped spacers 18 generated. For this purpose, a material layer of the second strip-shaped spacer 21 compliant on the surface of the chip by a suitable method, such as CVD applied. This layer is then partially removed using an anisotropic etching process, for example, using an RIE method which removes the layer material from horizontal surfaces, in the figures, but the material attachment at the edges of the blocks 20 Leaves the desired second strip-shaped spacer 21 form. The underlying layer containing the first strip-shaped spacers ( 18 ) can be used as a stop in the anisotropic etching of the uppermost layer.

Das Material der zweiten streifenförmigen Spacer muss selektiv zu der darunter liegenden Schicht des isolierenden Materials und zu dem Material der ersten streifenförmigen Spacer 18 sein. In diesem Ausführungsbeispiel, in dem das Material der ersten streifenförmigen Spacer 18 TiN und das Material der darunter liegenden isolierenden Schicht SiO2 ist, kann das Material der zweiten streifenförmigen Spacer 21 Si sein, welches selektiv zu SiO2 und TiN ätzbar ist.The material of the second strip-shaped spacers must be selective to the underlying layer of the insulating material and to the material of the first strip-shaped spacers 18 be. In this embodiment, in which the material of the first strip-shaped spacer 18 TiN and the material of the underlying insulating layer is SiO 2 , the material of the second strip-shaped spacer 21 Si, which is selectively etchable to SiO 2 and TiN.

4c zeigt eine Aufsicht auf die Chipoberfläche. Die zweiten streifenförmigen Blöcke 20 und zweiten streifenförmige Spacer 21 sind orthogonal zu ersten streifenförmigen Spacern 18 angeordnet. Die Lücken zwischen den ersten streifenförmigen Spacern 18 sind mit Lückenfüllmaterial 19 gefüllt. 4c shows a plan view of the chip surface. The second strip-shaped blocks 20 and second strip-shaped spacers 21 are orthogonal to the first strip-shaped spacers 18 arranged. The Gaps between the first strip-shaped spacers 18 are with gap filler 19 filled.

5a bis 5c zeigen den Chip, nachdem die zweiten streifenförmigen Blöcke 20 entfernt wurden. In dieser Ausführungsform ist das Material der Blöcke 20 SiN. Ein geeignetes Verfahren zur selektiven Entfernung der zweiten streifenförmigen Blöcke 20 ist eine Ätzverfahren beispielsweise unter Verwendung von heißer Phosphorsäure H3PO4, bevorzugt bei einer Temperatur von mehr als 60°C. 5a to 5c show the chip after the second strip-shaped blocks 20 were removed. In this embodiment, the material of the blocks 20 SiN. A suitable method for selectively removing the second strip-shaped blocks 20 is an etching method using, for example, hot phosphoric acid H 3 PO 4 , preferably at a temperature higher than 60 ° C.

5a ist eine Ansicht entlang der Schnittlinie B-B', die das Ergebnis der letzten Ätzung zeigt, also der Entfernung der Blöcke 20. Als Resultat dieses Prozessschrittes stehen die zweiten streifenförmigen Spacer 21 von der ansonsten planaren Chipoberfläche ab. 5a is a view along the section line B-B ', showing the result of the last etching, so the removal of the blocks 20 , As a result of this process step are the second strip-shaped spacers 21 from the otherwise planar chip surface.

5b ist eine Ansicht entlang der Schnittlinie C-C' die parallel zu der Schnittlinie B-B' und der Länge nach durch einen ersten streifenförmigen Spacer 18 verläuft, so dass hier die zweiten streifenförmigen Spacer 21 auf den ersten streifenförmigen Spacern 18 stehen. Unterhalb der streifenförmigen Spacer 18, 21 befindet sich ein Gebiet des PCM-Materials 13 der Speicherzelle. Da die ersten streifenförmigen Spacer 18 durch die Mitte des PCM-Materialgebiets verlaufen und die zweiten streifenförmigen Spacer 21 ebenso so angeordnet sind, dass sie durch die Mitte eines PCM-Materialgebiets 13 laufen und die ersten streifenförmigen Spacer 18 kreuzen, sind die Schnittpunkte der ersten streifenförmigen Spacer 18 mit den zweiten streifenförmigen Spacern 21 in der Mitte der PCM-Materialgebiete. 5b is a view along the section line CC 'parallel to the section line BB' and the length by a first strip-shaped spacer 18 runs, so here's the second strip-shaped spacer 21 on the first strip-shaped spacers 18 stand. Below the strip-shaped spacers 18 . 21 is an area of PCM material 13 the memory cell. Because the first strip-shaped spacers 18 through the middle of the PCM material area and the second strip-shaped spacers 21 are also arranged so that they pass through the center of a PCM material area 13 run and the first strip-shaped spacers 18 Cross are the intersections of the first strip-shaped spacers 18 with the second strip-shaped spacers 21 in the middle of the PCM material areas.

5c ist eine Aufsicht auf den Chip. Die zweiten streifenförmigen Spacer 21 sind orthogonal zu den ersten streifenförmigen Spacern 18 angeordnet. Obwohl die ersten streifenförmigen Spacer 18 von der Schicht des Isoliermaterials umgeben sind, nämlich den ersten streifenförmigen Blöcken 16 und den Lückenfüllern 19, ist zu erwähnen, dass die ersten streifenförmigen Spacer 18 nicht vollständig von den umgebenden Blöcken 16 und den Lückenfüllern 19 bedeckt sind, so dass sie in dem nächsten Verfahrensschritt von oben erreichbar sind. 5c is a top view of the chip. The second strip-shaped spacers 21 are orthogonal to the first strip-shaped spacers 18 arranged. Although the first strip-shaped spacers 18 are surrounded by the layer of insulating material, namely the first strip-shaped blocks 16 and the gap fillers 19 It is worth mentioning that the first strip-shaped spacers 18 not completely from the surrounding blocks 16 and the gap fillers 19 are covered so that they can be reached from the top in the next process step.

Im nächsten Prozessschritt wird das TiN Material der ersten streifenförmigen Spacer 18 unter Verwendung der zweiten streifenförmigen Spacer 21 als Hartmaske entfernt, so dass das Material unter den zweiten streifenförmigen Spacern 21 erhalten bleibt, also die Blöcke 16 und die Lückenfüller 19 sowie die ersten streifenförmigen Spacer 18 teilweise erhalten bleiben und somit einen Materialstreifen unter den zweiten streifenförmigen Spacern 21 bilden. Ein geeignetes Verfahren zum Entfernen des TiN Materials der ersten streifenförmigen Spacer 18 ist das Ätzen mit einem Gas, welches ein Gemisch aus Stickstoff und Chlor ist.In the next process step, the TiN material of the first strip-shaped spacer 18 using the second strip-shaped spacers 21 removed as a hard mask, leaving the material under the second strip-shaped spacers 21 is preserved, so the blocks 16 and the gap fillers 19 as well as the first strip-shaped spacers 18 partially retained and thus a strip of material under the second strip-shaped spacers 21 form. A suitable method for removing the TiN material of the first strip-shaped spacers 18 is the etching with a gas which is a mixture of nitrogen and chlorine.

6a zeigt eine Ansicht entlang der Schnittlinie A-A'. Das Material der ersten streifenförmigen Spacer 18 ist teilweise entfernt und hinterlässt damit eine Lücke zwischen den ersten streifenförmigen Blöcken 16 und den Lückenfüllern 19, wo die ersten streifenförmigen Spacer 18 platziert waren. 6a shows a view along the section line A-A '. The material of the first strip-shaped spacers 18 is partially removed, leaving a gap between the first strip-shaped blocks 16 and the gap fillers 19 where the first strip-shaped spacers 18 were placed.

6b ist eine Ansicht entlang der Schnittlinie C-C', die zeigt, dass ein Stück eines ersten streifenförmigen Spacers 18 erhalten ist, wo es von den einem zweiten streifenförmigen Spacer 21 bedeckt war. Die erhaltenen Stücke der ersten streifenförmigen Spacer 18 sind somit zu Säulen geformt, da die ersten und zweiten streifenförmigen Spacer 18, 21 in sich kreuzender Weise angeordnet waren. 6b is a view along the section line C-C ', which shows that a piece of a first strip-shaped spacer 18 where it is obtained from the second strip-shaped spacer 21 was covered. The resulting pieces of the first strip-shaped spacer 18 are thus formed into columns, since the first and second strip-shaped spacers 18 . 21 arranged in a crossing manner.

6c ist eine Ansicht entlang der Schnittlinie D-D'. Die Schnittlinie D-D' verläuft der Länge durch eine der zweiten streifenförmigen Spacer 21. Wie ersichtlich ist bleibt das Material unter dem zweiten streifenförmigen Spacer 21 erhalten. Somit bleibt ein Bruchteil des Materials der Blöcke 16, der Lückenfüller 19 und der ersten streifenförmigen Spacer 18 erhalten und bildet einen Materialstreifen unterhalb der zweiten streifenförmigen Spacer 21. 6c is a view along the section line D-D '. The section line DD 'runs the length through one of the second strip-shaped spacers 21 , As can be seen, the material remains under the second strip-shaped spacer 21 receive. This leaves a fraction of the material of the blocks 16 , the gap filler 19 and the first strip-shaped spacer 18 obtained and forms a strip of material below the second strip-shaped spacer 21 ,

6d ist wieder eine Aufsicht auf die Chipoberfläche, wobei das Material der ersten streifenförmigen Spacer 18 – soweit sichtbar in dieser Aufsicht – entfernt ist. Die aus den ersten streifenförmigen Spacern 18 gebildeten Säulen werden von den zweiten streifenförmigen Spacern 21 verdeckt und somit in dieser Abbildung nicht sichtbar. Die Zwischenräume zwischen den Blöcken 16, wo die ersten streifenförmigen Spacer 18 entfernt wurden, offenbaren nun einen Blick auf die Hartmaske 14 und die Lückenfüller 15. 6d is again a plan view of the chip surface, wherein the material of the first strip-shaped spacer 18 - as far as visible in this supervision - is removed. The from the first strip-shaped spacers 18 formed columns are from the second strip-shaped spacers 21 hidden and therefore not visible in this picture. The spaces between the blocks 16 where the first strip-shaped spacers 18 have been removed, now reveal a look at the hard mask 14 and the gap fillers 15 ,

Im nächsten Verfahrensschritt wird das Material der Blöcke 16, der Lückenfüller 19 and der zweiten streifenförmigen Spacer 21 entfernt. Wie oben beschrieben ist in dieser Ausführungsform das Material der Blöcke 16 und der Lückenfüller 19 SiO2 und das Material der zweiten streifenförmigen Spacer Si. Geeignete Verfahrensschritte für das Entfernen dieser Materialien sind ein erster Ätzprozess zum Entfernen des Si selektiv zu SiO2, SiN, TiN und dem Hartmasken-Material und ein zweiter Ätzprozess zum Entfernen des SiO2 selektiv zu SiN, TiN und dem Hartmasken-Material. In einem geeigneten ersten Ätzverfahren wird beispielsweise Fluorwasserstoffsäure als Ätzflüssigkeit verwendet.In the next process step, the material of the blocks 16 , the gap filler 19 and the second strip-shaped spacer 21 away. As described above, in this embodiment, the material of the blocks 16 and the gap filler 19 SiO 2 and the material of the second strip-shaped spacers Si. Suitable process steps for removing these materials are a first etching process for removing the Si selectively to SiO 2 , SiN, TiN and the hard mask material and a second etching process for removing the SiO 2 selectively to SiN, TiN and the hard mask material. For example, in a suitable first etching process, hydrofluoric acid is used as the etching liquid.

7a ist eine Ansicht entlang der Schnittlinie D-D' wie in 6d bezeichnet. Die zweiten streifenförmigen Spacer 21 und die ersten streifenförmigen Blöcke 16 und Lückenfüller 19 sind entfernt. Die Bruchstücke der ersten streifenförmigen Spacer 18 stehen senkrecht auf der Hartmasken-Fläche 14 und befinden sich in oder nahe der Mitte der Hartmasken-Fläche 14. Obwohl es erstrebenswert ist den Kontakt der Speicherzelle in der Mitte des PCM-Materials 13 zu platzieren, ist eine Platzierung ausreichend, bei der der Kontakt das PCM-Material 13 elektrisch kontaktiert. Somit müssen die Bruchstücke der ersten streifenförmigen Spacer 18, die als Elektrode dienen werden, nicht notwendigerweise in der Mitte der Fläche des PCM- oder Hartmasken-Materials 13, 14 platziert sein. 7a is a view along the section line DD 'as in 6d designated. The second strip-shaped spacers 21 and the first strip-shaped blocks 16 and gap fillers 19 are removed. The fragments of the first strip-shaped spacers 18 stand perpendicular to the hardmask surface 14 and are located in or near the center of the hard mask area 14 , Although it is desirable to contact the memory cell in the middle of the PCM material 13 A placement is sufficient where the contact is the PCM material 13 electrically contacted. Thus, the fragments of the first strip-shaped spacers 18 which will serve as an electrode, not necessarily in the middle of the face of the PCM or hardmask material 13 . 14 be placed.

Ebenso ist 7b eine Sicht entlang der Schnittlinie C-C' wie in 6d bezeichnet, die zeigt, dass die Stücke der ersten streifenförmigen Spacer 18 als Säulen senkrecht auf der Hartmasken-Fläche 14 stehen.Likewise is 7b a view along the section line CC 'as in 6d indicates that the pieces of the first strip-shaped spacer 18 as columns perpendicular to the hard mask surface 14 stand.

Jede Säule wird als oberer Elektrodenkontakt des PCM-Materials 13 einer Speicherzelle dienen. Die Breite der Säule 18 entlang der Schnittlinie D-D' ist bestimmt durch die Dicke der TiN Schicht, die zur Bildung der ersten streifenförmigen Spacer 18 verwendet wurde. Die Tiefe der Säulen 18 in 7a, also der Bruchstücke der ersten streifenförmigen Spacer 18, welches die sichtbare Breite in 7b entlang der Schnittlinie C-C' ist, ist durch die Breite der zweiten streifenförmigen Spacer 21 bestimmt. Die Höhe der Säulen 18 ist durch die Höhe der Blöcke 16 bestimmt, deren Kanten zur Agglomeration des Materials der Säulen benutzt wurde. Die äußeren Abmessungen einer Säule 18 werden damit nicht durch die Eigenschaften eines Lithografieverfahrens, sondern durch die Schichtdicken verschiedener Materialschichten bestimmt.Each column is considered the upper electrode contact of the PCM material 13 a memory cell serve. The width of the column 18 along the section line DD 'is determined by the thickness of the TiN layer used to form the first strip-shaped spacer 18 has been used. The depth of the columns 18 in 7a , so the fragments of the first strip-shaped spacer 18 which has the visible width in 7b is along the section line CC ', is by the width of the second strip-shaped spacer 21 certainly. The height of the columns 18 is by the height of the blocks 16 determined, whose edges were used for agglomeration of the material of the columns. The outer dimensions of a column 18 are determined not by the properties of a lithography process, but by the layer thicknesses of different material layers.

In einem nachfolgenden Verfahrensschritt wird das Material der Hartmaske 14 durch einen Ätzprozess entfernt, der selektiv zu den Materialien der Säulen 18, der Lückenfüller 15 und – so weit wie möglich – zu dem Phase-Change-Material 13 GST ist. In einem geeigneten Prozess werden die Säulen 18 als Hartmaske benutzt, so dass die Säulen 18 mit dem Phase-Change-Material 13 GST elektrisch verbunden bleiben.In a subsequent process step, the material of the hard mask 14 removed by an etching process selective to the materials of the pillars 18 , the gap filler 15 and - as much as possible - to the phase change material 13 GST is. In an appropriate process, the columns become 18 used as a hard mask, leaving the columns 18 with the phase change material 13 GST remain electrically connected.

Nach diesem Verfahrensschritt weist die Speicherzelle eine obere Elektrode auf und kann nach weiteren Schritten der Verdrahtung verwendet werden.To In this method step, the memory cell has an upper electrode and can be used after further wiring steps.

In einer bevorzugten und optionalen Ausführungsform kann der letzte Ätzprozess weiterhin teilweise das Phase-Change Material GST 13 entfernen, so dass ein kleines scheibenförmiges Stück 22 des Phase-Change Materials 13 ausgebildet wird, welches den Boden der Säule mit dem verbleibenden Phase-Change Material GST 13 verbindet.In a preferred and optional embodiment, the last etching process may further partially include the phase change material GST 13 remove, leaving a small disc-shaped piece 22 of the phase change material 13 is formed, which is the bottom of the column with the remaining phase-change material GST 13 combines.

8 ist eine Ansicht entlang der Schnittlinie D-D', die die säulenförmige obere Elektrode 18 zeigt. Die Spitze 18a ergibt sich aus einem ersten streifenförmigen Spacer 18, das Mittelstück 18b ist aus dem Hartmasken-Material 14 gebildet, und der Boden 18c der oberen Elektrode ist aus dem Phase-Change Material 13 geätzt. 8th is a view along the section line D-D ', which is the columnar upper electrode 18 shows. The summit 18a results from a first strip-shaped spacer 18 , the center piece 18b is from the hard mask material 14 formed, and the soil 18c the upper electrode is made of the phase change material 13 etched.

8b, welche eine Ansicht entlang der Schnittlinie C-C' ist, offenbart ebenso die verschiedenen Schichten 18a, 18b und 18c des oberen Elektrodenkontakts. 8b , which is a view along the section line CC ', also discloses the various layers 18a . 18b and 18c of the upper electrode contact.

8c ist wieder eine Aufsicht auf die Chipoberfläche. In dieser Ausführungsform ist das Hartmasken-Material 14 vollständig entfernt, ausgenommen unter dem säulenförmigen Elektrodenkontakt 18. Wie zu erkennen ist, ist die Größe des Gebietes des Phase-Change Materials 13 geräumig verglichen mit der Querschnittsfläche des Elektrodenkontakts 18. Da die Kontaktfläche zwischen der BEC2 – in der Zeichnung nicht dargestellt – und dem Phase-Change Material 13 erheblich größer als die Kontaktfläche der oberen Elektrode 18 ist, ist es von geringer Bedeutung wo genau die obere Elektrode 18 auf dem Gebiet des Phase-Change Materials 13 platziert ist. Eine große Fläche von Phase-Change Material 13 ist daher in den Fällen nützlich, in den der obere Elektrodenkontakt 18 wegen Fertigungsungenauigkeiten nicht in der Mitte des PCM-Materials 13 platziert werden kann. 8c is again a view of the chip surface. In this embodiment, the hardmask material is 14 completely removed, except under the columnar electrode contact 18 , As can be seen, the size of the area is the phase-change material 13 spacious compared to the cross-sectional area of the electrode contact 18 , Since the contact surface between the BEC2 - not shown in the drawing - and the phase-change material 13 considerably larger than the contact area of the upper electrode 18 is, it is of little importance where exactly the upper electrode 18 in the field of phase change material 13 is placed. A large area of phase-change material 13 is therefore useful in cases where the upper electrode contact 18 because of manufacturing inaccuracies not in the middle of the PCM material 13 can be placed.

Im letzten Verfahrensschritt kann die Oberfläche des Chips, der nun den oberen Elektrodenkontakt aufweist, mit einer Schicht Isolationsmaterial bedeckt werden, die als Schutz für die Speicherzellen und als Schicht zur Platzierung weiterer Leitungen zur Verdrahtung der Speicherzellen dient. Wie aus dem Stand der Technik bekannt ist, kann in geeigneter Weise eine Schicht SiO2 hierzu verwendet werden, die beispielsweise mit einem CVD Verfahren aufgetragen werden kann.In the last method step, the surface of the chip, which now has the upper electrode contact, can be covered with a layer of insulating material, which serves as protection for the memory cells and as a layer for placing further lines for wiring the memory cells. As is known from the prior art, a layer of SiO 2 can be suitably used for this purpose, which can be applied, for example, by means of a CVD method.

Das kleine scheibenförmige Stück 22 des GST Materials 13 ist das Stück des Phase-Change-Materials mit der höchsten Stromdichte. Demzufolge ist dieses Stück 22 der Ort, an dem die Temperatur für einen Phasenübergang des Phase-Change Materials zuerst in dem Volumen des Phase-Change Materials erreicht wird. Da es für eine Phase-Change Speicherzelle ausreichend ist, dass nur ein kleines Stück des Materials seine Leitfähigkeit ändert und damit die Leitfähigkeit der gesamten Speicherzelle beeinflusst, muss nur das kleine scheibenförmige Stück 22 für einen Wechsel der Leitfähigkeit der Speicherzelle erhitzt werden.The small disk-shaped piece 22 of the GST material 13 is the piece of phase-change material with the highest current density. As a result, this piece is 22 the location where the temperature for a phase change of the phase-change material is first reached in the volume of the phase-change material. Since it is sufficient for a phase change memory cell that only a small piece of the material changes its conductivity and thus affects the conductivity of the entire memory cell, only the small disk-shaped piece needs to be 22 be heated for a change in the conductivity of the memory cell.

Somit kann durch das Ätzen des Phase-Change Materials 13 mit der säulenförmigen Elektrode als Maske das Volumen des Phase-Change Materials, welches für einen Statuswechsel der Zelle erhitzt werden muss, reduziert werden. Da die äußeren Abmessungen der säulenförmigen oberen Elektrode und auch die Dicke des Phase-Change Materials 13 sehr genau bestimmt werden können, wenn von der Oberfläche aus geätzt wird, können die Größe und die Dicke des Stückes 22 des Phase- Change Materials, welches für einen Phasenwechsel zu erhitzen ist, sehr genau bestimmt werden.Thus, by etching the phase-change material 13 with the columnar electrode as a mask, the volume of the phase-change material, which is responsible for a status change of the cell must be heated, reduced. Because the outer dimensions of the columnar upper electrode and also the thickness of the phase-change material 13 can be determined very accurately, if etched from the surface, the size and thickness of the piece can be 22 of the phase change material, which is to be heated for a phase change, are determined very accurately.

Wie bereits erwähnt ist das teilweise Entfernen des Phase-Change-Materials 13 optional. Falls das Phase-Change-Material nicht teilweise entfernt wird, entsteht kein scheibenförmiges Stück 22 des GST Materials. Dennoch wird in dem GST Material die höchste Stromdichte an der Kontaktfläche der säulenförmigen Elektrode erreicht, wenn der Strom durch die säulenförmige Elektrode fließt. Somit wird dieses der Ort sein, an dem die Temperatur für einen Phasenwechsel zuerst erreicht wird. Damit kann also auch ohne das scheibenförmige Stück PCM-Material nur ein Bruchstück des PCM-Materials für einen Phasenwechsel erhitzt werden.As already mentioned, this is the partial removal of the phase change material 13 optional. If the phase change material is not partially removed, no disc-shaped piece is formed 22 of the GST material. Nevertheless, in the GST material, the highest current density at the contact surface of the columnar electrode is achieved when the current flows through the columnar electrode. Thus, this will be the place where the temperature for a phase change is reached first. Thus, even without the disk-shaped piece of PCM material, only a fraction of the PCM material can be heated for a phase change.

Mit dem Herstellungsverfahren gemäß dieser Erfindung kann so mindestens ein Elektrodenkontakt unter Verwendung des vorgeschlagenen Ansatzes mit zwei Spacern hergestellt werden. Die vorgeschlagenen Verfahrensschritte ermöglichen die Herstellung extrem kleiner Elektrodenquerschnittsflächen, wobei die vorgeschlagenen Verfahrensschritte unabhängig von Lithografie und den zugehörigen Beschränkungen sind.With the manufacturing process according to this Invention may thus use at least one electrode contact of the proposed approach with two spacers are made. The proposed process steps allow the production extremely small electrode cross-sectional areas, the proposed method steps are independent of Lithography and the associated restrictions are.

11
Substratsubstratum
22
unterer Elektrodenkontaktlower electrode contact
33
source/drainsource / drain
44
Gate Fläche des Auswahltransistors (Oxidschicht)gate area of the selection transistor (oxide layer)
55
Gate des Auswahltransistorsgate of the selection transistor
66
Bit Leitungbit management
77
Bit Leitungsverbinderbit line connectors
88th
TransistorisolationszwischenstückTransistor insulating spacer
99
Isolationsblockisolation block
1010
Zwischenschichtdielektrikuminterlayer
1111
Wortleitungwordline
1212
flache Rinnenisolierung STIarea Gutter insulation STI
1313
PCM MaterialPCM material
1414
Hartmasken-SchichtHard mask layer
1515
isolierender Lückenfüllerinsulating Lückenfüller
1616
erster streifenförmiger Blockfirst strip-shaped block
1717
Pfeilarrow
1818
erster streifenförmiger Spacerfirst strip-shaped spacer
18a18a
Spitze des säulenförmigen oberen Elektrodenkontaktstop of the columnar upper electrode contact
18b18b
Zwischenstück des säulenförmigen oberen ElektrodenkontaktsIntermediate piece of the columnar upper electrode contact
18c18c
Bodenstück des säulenförmigen oberen ElektrodenkontaktsBottom piece of the columnar upper electrode contact
1919
Füllmaterialfilling material
2020
zweiter streifenförmiger Blocksecond strip-shaped block
2121
zweiter streifenförmiger Spacersecond strip-shaped spacer
2222
kleines scheibenförmiges Stück GSTsmall disc-shaped Piece GST

Claims (15)

Verfahren zur Herstellung mindestens einer resistiv schaltenden Speicherzelle mit Phasenwechsel-Material, wobei das Verfahren mindestens die folgenden Schritte aufweist: (a) Erzeugen mindestens eines ersten streifenförmigen Spacers (18) eines leitfähigen Materials, welcher mit dem Phasenwechsel-Material (13) der Speicherzelle elektrisch verbunden ist; (b) Erzeugen mindestens eines zweiten streifenförmigen Spacers (21) auf dem ersten streifenförmigen Spacer (18), wobei der zweite streifenförmige Spacer (21) den ersten streifenförmigen Spacer (18) im Bereich über einer Phasenwechsel-Material-Fläche kreuzt, wobei die Erzeugung des zweiten streifenförmigen Spacers (21) die Schritte umfasst (1) Erzeugung eines streifenförmigen Blocks (20) auf dem ersten streifenförmigen Spacer (18), wobei eine Kante des streifenförmigen Blocks (20) den ersten streifenförmigen Spacer (18) im Bereich über der Phasenwechsel-Material-Fläche kreuzt; (2) Auftragen einer Materialschicht auf dem Block (20); (3) Entfernen dieser Materialschicht derart, dass eine Agglomeration von Material entlang mindestens einer Kante des Blocks (20) erhalten bleibt, um den zweiten streifenförmigen Spacer (21) zu bilden, wobei eine Materialschicht aufgetragen und planarisiert wird, bevor Schritt 1 durchgeführt wird, und wobei der erste streifenförmige Spacer (18) als Stop beim Planarisieren verwendet wird.Method for producing at least one resistively switching memory cell with phase change material, the method comprising at least the following steps: (a) producing at least one first strip-shaped spacer ( 18 ) of a conductive material, which with the phase change material ( 13 ) of the memory cell is electrically connected; (b) producing at least one second strip-shaped spacer ( 21 ) on the first strip-shaped spacer ( 18 ), wherein the second strip-shaped spacer ( 21 ) the first strip-shaped spacer ( 18 ) in the region over a phase change material surface, wherein the generation of the second strip-shaped spacer ( 21 ) the steps comprises (1) generating a strip-shaped block ( 20 ) on the first strip-shaped spacer ( 18 ), wherein one edge of the strip-shaped block ( 20 ) the first strip-shaped spacer ( 18 ) in the region above the phase change material surface; (2) Applying a layer of material on the block ( 20 ); (3) removing this layer of material such that agglomeration of material along at least one edge of the block (FIG. 20 ) is maintained to the second strip-shaped spacer ( 21 ), wherein a layer of material is applied and planarized before step 1 is performed, and wherein the first strip-shaped spacer ( 18 ) is used as a stop during planarization. Verfahren nach Anspruch 1, welches außerdem den Schritt aufweist: (c) teilweises Entfernen des ersten streifenförmigen Spacers (18), wobei der zweite streifenförmige Spacer (21) als Hartmaske für das teilweise Entfernen des ersten streifenförmigen Spacers (18) dient, so dass der erste streifenförmige Spacer (18) mindestens eine Elektrode bildet, die eine Fläche des Phasenwechsel-Materials (13) kontaktiert.The method of claim 1, further comprising the step of: (c) partially removing the first strip-shaped spacer ( 18 ), wherein the second strip-shaped spacer ( 21 ) as a hard mask for the partial removal of the first strip-shaped spacer ( 18 ), so that the first strip-shaped spacer ( 18 ) forms at least one electrode comprising a surface of the phase change material ( 13 ) contacted. Verfahren nach Anspruch 1 weiterhin umfassend den Schritt, dass der zweite streifenförmige Spacer (21) entfernt wird.The method of claim 1 further comprising the step of the second strip-shaped spacer ( 21 ) Will get removed. Verfahren nach einem der vorstehenden Ansprüche, wobei vor dem Erzeugen des ersten streifenförmigen Spacers (18) eine Schicht leitfähigen Hartmasken-Materials (14) auf das Phasenwechsel-Material (13) aufgetragen wird:Method according to one of the preceding claims, wherein prior to generating the first strei feniform spacer ( 18 ) a layer of conductive hardmask material ( 14 ) on the phase change material ( 13 ) is applied: Verfahren nach einem der vorstehenden Ansprüche 2 bis 4, weiterhin umfassend: (d) teilweises Entfernen des Phasenwechsel-Materials (13) der Speicherzelle, wobei die Elektrode als Maske dient, so dass eine kleine Fläche des Phasenwechsel-Materials (13) unterhalb der Elektrode erhalten bleibt.The method of any of claims 2 to 4, further comprising: (d) partially removing the phase change material ( 13 ) of the memory cell, wherein the electrode serves as a mask, so that a small area of the phase change material ( 13 ) is maintained below the electrode. Verfahren nach Anspruch 4, weiterhin umfassend: (e) teilweise Entfernen des Hartmasken-Materials (14) und des Phasenwechsel-Materials (13) der Speicherzelle, wobei die Elektrode als Maske dient, so dass eine kleine Fläche des Hartmasken-Materials (14) und des Phasenwechsel-Materials (13) unterhalb der Elektrode erhalten bleiben.The method of claim 4, further comprising: (e) partially removing the hardmask material ( 14 ) and the phase change material ( 13 ) of the memory cell, wherein the electrode serves as a mask, so that a small area of the hard mask material ( 14 ) and the phase change material ( 13 ) are retained below the electrode. Verfahren nach einem der vorstehenden Ansprüche weiterhin umfassend den Schritt, dass eine Isolationsschicht aufgetragen und planarisiert wird, wobei Elektroden in die Isolationsschicht eingebettet sind und für die weitere Verdrahtung kontaktierbar sind.A method according to any one of the preceding claims comprising the step of applying an insulating layer and is planarized, wherein electrodes are embedded in the insulating layer and for the further wiring can be contacted. Verfahren nach Anspruch 1, wobei das Erzeugen des ersten streifenförmigen Spacers (18) gemäß Schritt (a) die Schritte umfasst: (1) Erzeugen mindestens eines ersten streifenförmigen Blocks (16) auf dem Phasenwechsel-Material (13) der Zelle, wobei der erste Block (16) eine Kante auf mindestens einer Fläche von Phasenwechsel-Material (13) der Speicherzelle aufweist; (2) Auftragen einer Schicht leitenden Spacer-Materials auf den ersten streifenförmigen Block (16) und auf die Fläche des Phasenwechsel-Materials (13); (3) Entfernen der Spacer-Materialschicht auf Flächen, die parallel zu den Flächen des Phasenwechsel-Materials (13) sind, so dass eine Agglomeration von Spacer-Material entlang der Kanten des ersten streifenförmigen Blocks (16) erhalten bleibt.The method of claim 1, wherein generating the first strip-shaped spacer ( 18 ) according to step (a) comprises the steps: (1) producing at least one first strip-shaped block ( 16 ) on the phase change material ( 13 ) of the cell, the first block ( 16 ) an edge on at least one surface of phase change material ( 13 ) of the memory cell; (2) applying a layer of conductive spacer material to the first strip-shaped block ( 16 ) and on the surface of the phase change material ( 13 ); (3) removing the spacer material layer on surfaces parallel to the faces of the phase change material ( 13 ), so that an agglomeration of spacer material along the edges of the first strip-shaped block ( 16 ) preserved. Verfahren nach. Anspruch 8, wobei ein anisotropes Ätzverfahren verwendet wird, um die Schicht Spacer-Material zu entfernen.Method according to. Claim 8, wherein an anisotropic etching process is used to remove the layer of spacer material. Verfahren nach Anspruch 8, wobei der erste streifenförmige Block (16) die äußere Form eines langgestreckten Quaders hat, dessen eine Kante auf einer ersten Reihe von Phasenwechsel-Material-Flächen verläuft und dessen parallele Kante auf einer parallelen, benachbarten Reihe von Phasenwechsel-Material-Flächen verläuft.Method according to claim 8, wherein the first strip-shaped block ( 16 ) has the outer shape of an elongated cuboid, one edge of which runs on a first series of phase change material surfaces, and whose parallel edge extends on a parallel, adjacent series of phase change material surfaces. Verfahren nach Anspruch 1, wobei ein anisotropes Ätzverfahren verwendet wird, um die Materialschicht zu entfernen.The method of claim 1, wherein an anisotropic etching process is used to remove the material layer. Verfahren nach. einem der vorstehenden Ansprüche, wobei die Schicht des ersten streifenförmigen Spacers (18) mit einer Dicke von 5nm bis 20nm aufgetragen wird.Method according to. one of the preceding claims, wherein the layer of the first strip-shaped spacer ( 18 ) is applied with a thickness of 5nm to 20nm. Verfahren nach einem der vorstehenden Ansprüche, wobei das Material des ersten streifenförmigen Spacers (18) selektiv ätzbar zu demjenigen des zweiten streifenförmigen Spacers (21) ist.Method according to one of the preceding claims, wherein the material of the first strip-shaped spacer ( 18 ) selectively etchable to that of the second strip-shaped spacer ( 21 ). Verfahren nach einem der vorstehenden Ansprüche, wobei das Material des ersten streifenförmigen Spacers (18) TiN ist.Method according to one of the preceding claims, wherein the material of the first strip-shaped spacer ( 18 ) TiN is. Verfahren nach einem der vorstehenden Ansprüche, wobei das Material des zweiten streifenförmigen Spacers (21) selektiv ätzbar zu dem ersten streifenförmigen Spacer (18) ist.Method according to one of the preceding claims, wherein the material of the second strip-shaped spacer ( 21 ) selectively etchable to the first strip-shaped spacer ( 18 ).
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5667632A (en) * 1995-11-13 1997-09-16 Motorola, Inc. Method of defining a line width
US6514788B2 (en) * 2001-05-29 2003-02-04 Bae Systems Information And Electronic Systems Integration Inc. Method for manufacturing contacts for a Chalcogenide memory device
US20030122156A1 (en) * 2001-06-26 2003-07-03 Jon Maimon Programmable resistance memory element and method for making same
US6589714B2 (en) * 2001-06-26 2003-07-08 Ovonyx, Inc. Method for making programmable resistance memory element using silylated photoresist
US20050191804A1 (en) * 2004-03-01 2005-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a reduced active area in a phase change memory structure
DE102004014487A1 (en) * 2004-03-24 2005-11-17 Infineon Technologies Ag Memory device with embedded in insulating material, active material

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5667632A (en) * 1995-11-13 1997-09-16 Motorola, Inc. Method of defining a line width
US6514788B2 (en) * 2001-05-29 2003-02-04 Bae Systems Information And Electronic Systems Integration Inc. Method for manufacturing contacts for a Chalcogenide memory device
US20030122156A1 (en) * 2001-06-26 2003-07-03 Jon Maimon Programmable resistance memory element and method for making same
US6589714B2 (en) * 2001-06-26 2003-07-08 Ovonyx, Inc. Method for making programmable resistance memory element using silylated photoresist
US20050191804A1 (en) * 2004-03-01 2005-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a reduced active area in a phase change memory structure
DE102004014487A1 (en) * 2004-03-24 2005-11-17 Infineon Technologies Ag Memory device with embedded in insulating material, active material

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
S.J.Ahn, "Highly Reliable 50nm Contact Cell Technology for 256Mb PRAM", 2005 Symposium on VLSI Technology Digest of Technical Papers, S. 98-99
S.J.Ahn, "Highly Reliable 50nm Contact Cell Technology for 256Mb PRAM", 2005 Symposium on VLSITechnology Digest of Technical Papers, S. 98-99 *

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