DE102005056427A1 - Speicherzellenfeld - Google Patents

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DE102005056427A1
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Abstract

Ein Speicherzellenfeld enthält Speicherzellen, entlang einer ersten Richtung verlaufende Bitleitungen, entlang einer zur ersten Richtung senkrechten zweiten Richtung verlaufende Wortleitungen und durchgängige Bahnen aktiver Fläche, wobei Transistoren wenigstens teilweise in den Bahnen aktiver Fläche ausgebildet sind. Die Transistoren schließen elektrisch Speicherzellen an zugehörige Bitleitungen über Bitleitungskontakte an und werden selbst über Wortleitungen angesteuert. Die Bitleitungskontakte sind in einem Bereich ausgebildet, in dem sich allgemein eine Bitleitung und eine zugehörige Bahn aktiver Fläche kreuzen. Benachbarte Bitleitungskontakte, die mit einer Bahn aktiver Fläche verbunden sind, sind mit benachbarten Bitleitungen verbunden. Somit wird eine Bahn aktiver Fläche von einer Mehrzahl von Bitleitungen gekreuzt.

Description

  • GEBIET DER ERFINDUNG
  • Die Erfindung betrifft Speicherzellenfelder mit einer Mehrzahl von Speicherzellen wie beispielsweise DRAM-Speicherzellen (dynamische Speicherzellen mit wahlfreiem Zugriff).
  • HINTERGRUND
  • Speicherzellen von dynamischen Speichern mit wahlfreiem Zugriff (DRAM) weisen allgemein einen Speicherkondensator zum Speichern einer elektrischen Ladung, wobei die elektrische Ladung die zu speichernde Information kennzeichnet, sowie einen an den Speicherkondensator angeschlossenen Auswahltransistor auf. Der Auswahltransistor weist erste und zweite Source/Drain-Gebiete, einen die ersten und zweiten Source/Drain-Gebiete verbindenden Kanal und eine Gateelektrode zum Steuern eines elektrischen Stromflusses zwischen den ersten und zweiten Source/Drain-Gebieten auf. Der Transistor wird gewöhnlich wenigstens teilweise in einem Halbleitersubstrat ausgebildet. Der Bereich, in dem der Transistor ausgebildet wird, wird allgemein als aktive Fläche bezeichnet. Die Gateelektrode bildet einen Teil einer Wortleitung aus und diese ist elektrisch vom Kanal durch ein Gatedielektrikum isoliert. Durch Ansteuern des Auswahltransistors über die entsprechende Wortleitung wird die in dem Speicherkondensator gespeicherte Information ausgelesen. Insbesondere wird die Information in eine zugehörige Bitleitung über einen Bitleitungskontakt ausgelesen.
  • In gegenwärtig eingesetzten DRAM-Speicherzellen kann der Speicherkondensator als Grabenkondensator implementiert werden, bei dem zwei Kondensatorelektroden in einem Graben angeordnet sind, der in das Substrat in eine Richtung senkrecht zur Substratoberfläche hineinragt. Gemäß einer weiteren Implementierung einer DRAM-Speicherzelle wird die elektrische Ladung in einem Stapelkondensator gespeichert, der über der Oberfläche des Substrats ausgebildet ist.
  • Im Allgemeinen ist ein DRAM-Speicherzellenfeld mit einer höheren Packungsdichte wünschenswert. Beispielsweise ist in US 6,419,948 , deren Offenbarung in diese Anmeldung in vollem Umfang eingebunden ist, ein Speicherzellenfeld beschrieben, bei dem die aktive Fläche als durchgängige Bahn ausgebildet ist. Die Bahn aktiver Fläche und die Bitleitung sind als gewellte Bahnen ausge bildet, so dass eine Bitleitung und eine zugehörige Bahn aktiver Fläche sich an vielen Punkten schneiden. Gemäß diesem Layout können die Speicherzellen eine Fläche von ungefähr 6F2 aufweisen, wobei F den kleinsten Abstand im Rahmen der eingesetzten Technologie kennzeichnet.
  • Zusätzlich beschreibt US 6,545,904 , deren Offenbarung in diese Beschreibung in vollem Umfang eingebunden ist, eine Speicherzelle mit einem Auswahltransistor und einem Speicherkondensator, die zur Umsetzung eines 6F2 (6F × F) DRAM-Feldes ausgebildet werden können. Insbesondere werden zwei benachbarte Auswahltransistoren derart angeordnet, dass diese einen gemeinsamen Bitleitungskontakt aufweisen. Zusätzlich sind in einer einzelnen Bahn aktiver Fläche ausgebildete Auswahltransistoren elektrisch voneinander mittels einer Isolationsgate-Bahn isoliert.
  • DE 199 28 781 C1 offenbart eine 6F2 Speicherzelle, in der zwei benachbarte Speicherzellen einen gemeinsamen Bitleitungskontakt teilen. Zwei benachbarte Paare von Speicherzellen, die einer Bahn aktiver Fläche zugeordnet sind, sind voneinander durch eine Rille getrennt und elektrisch isoliert, wobei die Rille mit einem isolierenden Material gefüllt ist.
  • Zudem beschreibt US 5,502,320 , deren Offenbarung in diese Beschreibung in vollem Umfang eingebunden ist, ein Speicherzellenfeld, bei dem Transistoren in durchgängigen Bahnen aktiver Fläche ausgebildet sind. Die Bahnen aktiver Fläche sind parallel zu den Bitleitungen angeordnet. Zwei nebeneinander liegende Paare benachbarter Speicherzellen sind voneinander getrennt und isoliert durch Anlegen einer geeigneten Spannung an Isolationsgate-Bahnen, wobei die Isolationsgate-Bahnen zwischen den beiden benachbarten Paaren von Speicherzellen angeordnet sind. Die Wortleitungen und die Isolationsgate-Bahnen sind als jeweils vergrabene Wortleitungen und vergrabene Isolationsgate-Bahnen implementiert.
    •
  • ZUSAMMENFASSUNG
  • Erfindungsgemäß weist ein Speicherzellenfeld mit hoher Packungsdichte, das zudem leicht herzustellen ist, auf: Speicherzellen, wobei jede der Speicherzellen ein Speicherelement und einen Auswahltransistor aufweist, entlang einer ersten Richtung verlaufenden Bitleitungen, entlang einer zweiten Richtung verlaufenden Wortleitungen, wobei die zweite Richtung senkrecht zur ersten Richtung ist, ein Halbleitersubstrat, durchgängige Bahnen aktiver Fläche und in dem Halbleitersubstrat ausgebildete Isolationsgräben, wobei die Isolationsgräben benachbart zu den Bahnen aktiver Fläche sind und die Isolationsgräben zur gegenseitigen elektrischen Isolation benachbarter Bahnen aktiver Fläche dienen, die Auswahltransistoren wenigstens teilweise in den Bahnen aktiver Fläche ausgebildet sind und Speicherelemente an zugehörige Bitleitungen über Bitleitungskontakte elektrisch anschließen, wobei die Transistoren durch Wortleitungen angesteuert werden, die Bitleitungskontakte in einem Bereich ausgebildet sind, in dem eine Bitleitung und eine entsprechende Bahn aktiver Fläche sich kreuzen und wobei benachbarte Bitleitungskontakte, die jeweils an eine Bahn aktiver Fläche angeschlossen sind, mit benachbarten Bitleitungen verbunden sind.
  • Entsprechend gibt die Erfindung ein Speicherzellenfeld an, in dem die Transistoren der Speicherzellen in durchgängigen Bahnen aktiver Fläche ausgebildet sind. Mit anderen Worten sind die Bahnen aktiver Fläche so ausgebildet, dass diese durchgängig von einer Kante des Speicherzellenfeldes zu einer anderen Kante des Speicherzellenfeldes verlaufen. Gewöhnlich sind benachbarte Bahnen aktiver Fläche voneinander durch Isolationsgräben getrennt und elektrisch isoliert, wobei die Isolationsgräben mit einem isolierenden Material wie Siliziumdioxid gefüllt sind. Entsprechend ist eine Mehrzahl von Transistoren in einer Bahn aktiver Fläche ausgebildet. Dies steht im Gegensatz zu bekannten Speicherzellenfeldern, bei denen die Bahn aktiver Fläche in Segmente unterteilt ist, die elektrisch voneinander durch ein isolierendes Material getrennt sind und bei denen jedes der Segmente ein oder zwei Transistoren aufweist.
  • Das Speicherzellenfeld der Erfindung ist vorteilhaft gegenüber bekannten Speicherzellenfelder, da Bahnen aktiver Fläche lithografisch wesentlich einfacher definiert werden können im Vergleich zu Segmenten aktiver Flächen.
  • Erfindungsgemäß sind die Bitleitungen bei Betrachtung eines dreidimensionalen Querschnitts in einer Ebene angeordnet, die oberhalb der aktiven Flächen liegt. Nichtsdestotrotz ist jede der Bahnen aktiver Fläche bei Betrachtung in einer zweidimensionalen Draufsicht derart angeordnet, dass diese eine Mehrzahl von Bitleitungen schneidet. Ein Bitleitungskontakt ist an einem Schnittpunkt einer Bitleitung mit einer zugehörigen aktiven Fläche ausgebildet und die Bahn aktiver Fläche ist derart angeordnet, dass benachbarte Bitleitungskontakte, die einer Bahn aktiver Fläche zugeordnet sind, mit benachbarten Bitleitungen verbunden sind. Ist insbesondere der erste Bitleitungskontakt, der einer ersten Bahn aktiver Fläche zugeordnet ist, an die erste Bitleitung angeschlossen, so ist der zweite Bitleitungskontakt der ersten Bahn aktiver Fläche an die zweite Bitleitung angeschlossen, der dritte Bitleitungskontakt der ersten Bahn aktiver Fläche ist an die dritte Bitleitung angeschlossen usw.
  • Erfindungsgemäß können die Bahnen aktiver Fläche als geradlinige Bahnen ausgebildet werden. Nichtsdestotrotz ist es ebenso möglich, dass die Bahnen aktiver Fläche als abgewinkelte Bahnen mit verschiedenen Winkeln etwa relativ zu den Bitleitungen ausgebildet sind. Genauer gesagt können die Bahnen aktiver Flächen parallel zu den Bitleitungen in bestimmten Bereichen der Bahnen aktiver Fläche verlaufen und diese können einen bestimmten Winkel in Bezug zu den Bitleitungen in anderen Bereichen der Bahnen aktiver Fläche aufweisen. Alternativ hierzu können die Bahnen aktiver Fläche einen ersten Winkel bezüglich der Bitleitungen in ersten Bereichen der Bahnen aktiver Fläche aufweisen und diese können einen zweiten Winkel bezüglich der Bitleitungen in zweiten Bereichen der Bahnen aktiver Fläche aufweisen.
  • Dennoch ist es insbesondere von Vorteil die Bahnen aktiver Fläche als geradlinige Bahnen auszubilden. Hierdurch können diese lithografisch einfacher definiert werden.
  • Werden andererseits die Bahnen aktiver Fläche als abgewinkelte Bahnen implementiert, kann eine Kontaktfläche der Bitleitungskontakte vergrößert werden, so dass ein Kontaktwiderstand reduziert wird.
  • Erfindungsgemäß können die Speicherzellen als DRAM-Speicherzellen mit einem Speicherkondensator und einem Auswahltransistor ausgebildet werden. Insbesondere kann der Speicherkondensator ein Grabenkondensator oder ein Stapelkondensator sein, der oberhalb der Substratoberfläche ausgebildet ist.
  • Die Erfindung ist insbesondere von Vorteil bei Speicherzellen mit Stapelkondensator, da in diesem Fall die Kontaktstöpsel zum Anschließen des Transistors an den zugehörigen Speicherkondensator sehr einfach definiert werden können.
  • Dennoch lässt sich die Erfindung ebenso auf verschiedene Typen von bekannten Speicherzellen anwenden, wie etwa MRAM („magnetic random access memories"), FeRAM („ferroelectric random access memories"), PCRAM („phase changing random access memories"), bei denen das Speicherelement auf verschiedene Weise implementiert ist.
  • Gemäß einer bevorzugten Ausführungsform der Erfindung beträgt ein Winkel zwischen den Bahnen aktiver Fläche und den Bitleitungen 10 bis 60°. Sind die Bahnen aktiver Fläche nicht als geradlinige Bahnen implementiert, wird dieser Winkel zwischen einer geradlinigen Bahn, die den Ausgangspunkt und den Endpunkt der Bahnen aktiver Flächen verbindet, und den Bitleitungen gemessen. Ein Winkel von 10 bis 25° ist besonders bevorzugt.
  • Gemäß einer weiteren Ausführungsform der Erfindung ist ein Bitleitungskontakt zwei benachbarten Transistoren einer Bahn aktiver Fläche zugeordnet.
  • In diesem Falle kann das Speicherzellenfeld auf sehr dichte Weise implementiert werden. In diesem Falle ist es insbesondere bevorzugt, dass der Winkel zwischen den Bahnen aktiver Fläche und den Bitleitungen ungefähr 18° beträgt, insbesondere 18.43°.
  • Gemäß einer weiteren bevorzugten Ausführungsform der Erfindung wirkt ein Teil der Wortleitungen als Isolationsgate-Bahnen, die zur Isolation benachbarter Transistoren voneinander dienen. Insbesondere ist es von Vorteil, dass jede dritte Wortleitung als eine derartige Isolationsgate-Bahn wirkt, so dass Paare von benachbarten Speicherzellen voneinander isoliert sind.
  • Durch Anlegen einer geeigneten Spannung an die Isolationsgate-Bahnen wird verhindert, dass ein Strom quer durch die Bahn aktiver Fläche unterhalb der Isolationsgate-Bahn fließt. Damit werden zur Isolationsgate-Bahn angrenzende Speicherzellen elektrisch voneinander isoliert.
  • Sind Paare von Speicherzellen voneinander isoliert ist es insbesondere von Vorteil, dass die zu einem Paar von Speicherzellen zugehörigen zwei Speicherzellen einen gemeinsamen Bitleitungskontakt teilen.
  • Erfindungsgemäß wird zudem ein Speicherzellenfeld angegeben, das Speicherzellen aufweist, wobei jede der Speicherzellen ein Speicherelement und einen Auswahltransistor aufweist, das Speicherzellenfeld zudem entlang einer ersten Richtung verlaufende Bitleitungen aufweist, wobei die Bitleitungen als geradlinige Bahnen ausgebildet sind, sowie ein Halbleitersubstrat, durchgängige Bahnen aktiver Fläche und im Halbleitersubstrat ausgebildete Isolationsgräben, wobei die Isolationsgräben benachbart zu den Bahnen aktiver Fläche liegen und die Isolationsgräben zur gegenseitigen Isolation benachbarter Bahnen aktiver Fläche dienen, die Auswahltransistoren wenigstens teilweise in den Bahnen aktiver Fläche ausgebildet sind und Speicherelemente an zugehörige Bitleitungen über Bitleitungskontakte anschließen, wobei die Transistoren über Wortleitungen angesteuert werden, die Bitleitungskontakte in einem Bereich ausgebildet sind, in dem eine Bitleitung und eine entsprechende Bahn aktiver Fläche sich kreuzen und benachbarte Bitleitungskontakte, die jeweils an eine Bahn aktiver Fläche angeschlossen sind, mit benachbarten Bitleitungen verbunden sind.
  • Ebenso gibt die Erfindung eine Speicherzelle an, bei der die Bitleitungen als geradlinige Bahnen ausgebildet sind. Zusätzlich sind die durchgängigen Bahnen aktiver Fläche derart ausgebildet, dass diese eine Mehrzahl von Bitleitungen schneiden und ein Bitleitungskontakt am Schnittpunkt einer Bitleitung und einer zugehörigen Bahn aktiver Fläche ausgebildet ist. Erfindungsgemäß sind benachbarte Bitleitungskontakte, die einer Bahn aktiver Fläche zugeordnet sind, mit benachbarten Bitleitungen verbunden. Anders ausgedrückt, falls der erste Bitleitungskontakt, der einer ersten Bahn aktiver Fläche zugeordnet ist, mit der ersten Bitleitung verbunden ist, dann ist der zweite Bitleitungskontakt der ersten Bahn aktiver Fläche mit der zweiten Bitleitung verbunden, der dritte Bitleitungskontakt der ersten Bahn aktiver Fläche ist mit der dritten Bitleitung verbunden usw.
  • Das Speicherzellenfeld der Erfindung weist zudem in vorteilhafter Weise eine Mehrzahl von Wortleitungen auf, wobei die Transistoren durch diese Wortleitungen angesteuert werden.
  • Gemäß einer bevorzugten Ausführungsform der Erfindung beträgt ein Winkel zwischen den Bahnen aktiver Fläche und den Bitleitungen 10 bis 60°. Sind die Bahnen aktiver Fläche nicht als geradlinige Bahnen implementiert, so wird dieser Winkel zwischen einer den Startpunkt und den Endpunkt verbindenden geradlinigen Bahn der Bahnen aktiver Fläche und den Bitleitungen gemessen. Ein Winkel von 10 bis 25° ist insbesondere vorteilhaft.
  • Gemäß einer weiteren bevorzugten Ausführungsform der Erfindung ist ein Bitleitungskontakt zwei benachbarten Transistoren einer Bahn aktiver Fläche zugeordnet. In diesem Falle lässt sich das Speicherzellenfeld auf sehr dichte Weise implementieren. In diesem Falle ist es insbesondere von Vorteil, dass der Winkel zwischen den Bahnen aktiver Fläche und den Bitleitungen ungefähr 18°, insbesondere 18.43° beträgt.
    •
  • KURZBESCHREIBUNG DER ABBILDUNGEN
  • Die Merkmale und Vorteile der Erfindung werden bei Betrachtung der nachfolgenden detaillierten Beschreibung mit Bezug zu den begleitenden Abbildungen schnell ersichtlich, wobei die Abbildungen vorteilhafte Ausführungsformen der Erfindung spezifizieren und darstellen und ähnliche Elemente mit denselben Bezugszeichen in allen Abbildungen gekennzeichnet werden.
  • 1 zeigt eine erste bevorzugte Ausführungsform der Erfindung;
  • 2 zeigt eine zweite bevorzugte Ausführungsform der Erfindung;
  • 3 zeigt einen Querschnitt eines Speicherzellenfeldes gemäß einer ersten bevorzugten Implementierung der einzelnen Speicherzellen;
  • 4 zeigt einen Querschnitt eines Speicherzellenfeldes gemäß einer zweiten bevorzugten Implementierung der einzelnen Speicherzellen; und
  • 5 zeigt einen schematischen Schaltkreis eines Speicherzellenfeldes der Erfindung.
  • DETAILLIERTE BESCHREIBUNG DER ABBILDUNGEN
  • 1 zeigt eine erste Ausführungsform des erfindungsgemäßen Speicherzellenfeldes. In 1 ist eine Mehrzahl von Bitleitungen 8 entlang einer horizontalen Richtung ausgebildet, wobei eine Mehrzahl von Wortleitungen 2 in einer zweiten Richtung ausgebildet ist und die zweite Richtung vorzugsweise senkrecht zur ersten Richtung liegt. Zusätzlich sind durchgängige Bahnen aktiver Fläche 4 in abgeschrägtem Winkel in Bezug zu den jeweiligen Bitleitungen und Wortleitungen angeordnet. Wie in 1 gezeigt ist, sind die Bitleitungen 8 als auch die Wortleitungen 2 als geradlinige Bahnen implementiert.
  • Gewöhnlich werden die Bahnen aktiver Fläche durch Ausbilden von Isolationsgräben 5 in einem Halbleitersubstrat wie einem Siliziumsubstrat definiert, wobei die Isolationsgräben 5 mit einem isolierenden Material gefüllt werden. Demnach sind die Bahnen aktiver Fläche 4 voneinander getrennt und elektrisch isoliert. An einem Kreuzungspunkt einer Bahn aktiver Fläche 4 und einer Bitleitung 8 ist ein Bitleitungskontakt 41 ausgebildet. Darüber hinaus sind Knotenkontakte 42 in denjenigen Bereichen der Bahnen aktiver Fläche ausgebildet, die weder von einer Bitleitung 8 noch von einer Wortleitung 3 bedeckt sind. Der Knotenkontakt stellt einen elektrischen Kontakt zwischen einem Auswahltransistor und einem zugehörigen Speicherkondensator her. Gewöhnlich ist der Speicherkondensator oberhalb der gezeigten Halbleiteroberfläche ausgebildet.
  • Wie in 1 gezeigt ist, ist eine Isolationsgate-Bahn 3 zwischen Paaren von benachbarten Wortleitungen 2 angeordnet. In einem entlang I-I verlaufenden Querschnitt sind die Wortleitungen 2 und die Isolationsgate-Bahnen 3 oberhalb der Bahnen aktiver Fläche 4 angeordnet. Transistoren sind in den Bahnen aktiver Fläche 4 ausgebildet, wobei die Transistoren ein erstes Source/Drain-Gebiet, ein zweites Source/Drain-Gebiet als auch einen die ersten und zweiten Source/Drain-Gebiete verbindenden Kanal aufweisen. Die Leitfähigkeit des Kanals zwischen den ersten und zweiten Source/Drain-Gebieten wird über die Wortleitungen 2 und die Isolationsgate-Bahnen 3 gesteuert. Insbesondere wird eine geeignete Spannung an die Isolationsgate-Bahn 3 angelegt, so dass kein Strom unterhalb der Isolationsgate-Bahn fließt. Dementsprechend wird eine elektrische Isolation zwischen benachbarten Paaren von Speicherzellen mittels der Isolationsgate-Bahn erzielt. Die ersten und zweiten Drain-Gebiete sind unterhalb des jeweiligen Bitleitungskontaktes 41 und des Knotenkontaktes 42 angeordnet.
  • Wie in 1 gezeigt ist, sind die Wortleitungen 2, die Isolationsgate-Bahnen 3 und die Bitleitungen 8 regelmäßig in Form eines Gitters angeordnet.
  • In der in 1 gezeigten Anordnung teilen zwei benachbarte Transistoren einen gemeinsamen Bitleitungskontakt 41, worauf nachfolgend noch eingegangen wird.
  • Die Größe einer einzelnen Speicherzelle wird gewöhnlich durch deren minimale Strukturgröße (F) beschrieben. In üblicher Weise wird versucht die Leiterbahnen derart zu implementieren, dass diese eine mit der minimalen Strukturgröße übereinstimmende Breite aufweisen und diese einen Abstand voneinander aufweisen, der ebenso mit der minimalen Strukturgröße übereinstimmt. Demnach entspricht die Summe des Isolationsbereichs zwischen den Leiterbahnen und der Breite der Leiterbahnen dem Doppelten der Strukturgröße des Speicherbauelements. Gegenwärtig beträgt die Strukturgröße ungefähr 100nm, wobei jedoch eine Verkleinerung dieser Strukturgröße angestrebt wird. Insbesondere werden zukünftige Speicherbauelemente Strukturgrößen von 50nm und kleiner aufweisen.
  • In dem Speicherzellenfeld in 1 beträgt die Breite jeder Zelle entlang der Wortleitungsrichtung 2F, wobei die Breite entlang der Bitleitungsrichtung 3F beträgt. Dies führt zu einer Zellgröße von 6F2 (6F × F).
  • Da zwei Knotenkontakte 42 einem Bitleitungskontakt 41 nachfolgen, wie 1 entnommen werden kann, und zwei benachbarte Bitleitungskontakte einer Bahn aktiver Fläche 4 zwei verschiedenen Bitleitungen 8 zugeordnet sind, beträgt ein horizontaler Abstand benachbarter Bitleitungskontakte vorzugsweise 6F, wobei ein vertikaler Abstand benachbarter Bitleitungskontakte bevorzugt 2F beträgt. Damit wird ein Winkel zwischen der Bitleitung 8 und der Bahn aktiver Fläche 4 von ungefähr 18°, insbesondere 18.43°, besonders bevorzugt, zumal 18.43° dem arctan(1/3) entspricht.
  • Das in 1 gezeigte Speicherzellenbauelement lässt sich sehr einfach implementieren, da die aktive Fläche als geradlinige Bahn ausgebildet ist. Somit kann diese auf einfache Weise lithografisch definiert werden, da lediglich Masken mit einem Streifenmuster benötigt werden. Genauer gesagt weisen die Masken in diesem Falle ein Muster von Bahnen und Zwischenräumen auf. Da der Bitleitungskontakt 41 in einem abgewinkelten Schnittbereich zwischen der Bahn aktiver Fläche und der Bitleitung ausgebildet ist, lässt sich die Kontaktfläche vergrößern, so dass ein Kontaktwiderstand verkleinert wird.
  • 2 zeigt eine zweite Ausführungsform des Speicherzellenfeldes der Erfindung. Die Anordnung der Wortleitungen 2, Isolationsgate-Bahnen 3 und Bitleitungen 8 in 2 stimmt mit derjenigen von 1 überein. Zusätzlich entspricht die Funktion der Isolationsgate-Bahnen 3 derjenigen in 1. Auf eine nochmalige Beschreibung wird verzichtet. Wie 2 entnommen werden kann, werden die durchgängigen Bahnen aktiver Fläche nicht als geradlinige Bahnen sondern als abgewinkelte Bahnen ausgebildet. Insbesondere weist jede der durchgängigen Bahnen aktiver Fläche, die allgemein parallel zueinander ausgebildet sind, horizontale Bereich als auch abgeschrägte Bereiche auf. Als Modifikation hierzu können die Bahnen aktiver Fläche ebenso lediglich abgeschrägte Bereiche aufweisen, z.B. mit zwei verschiedenen Winkeln in Bezug zu den Bitleitungen 8.
  • Wie in 2 gezeigt ist, sind die Bereiche der Bahnen aktiver Fläche, die im Bereich zwischen benachbarten Bitleitungen 8 liegen, horizontal angeordnet, wobei die Bereiche der Bahnen aktiver Fläche, die von den Bitleitungen 8 gekreuzt werden, die Bitleitungen in abgewinkelter Weise schneiden. Gemäß einer Modifikation können die Bereiche der Bahnen aktiver Fläche, die in den Zwischenräumen zwischen benachbarten Bitleitungen liegen, mit einem kleineren Winkel zu den Bitleitungen ausgebildet werden, wobei die Bereiche der Bahnen aktiver Fläche, die von den Bitleitungen gekreuzt werden, mit einem größeren Winkel zu den Bitleitungen 8 ausgebildet werden können.
  • In dem Speicherzellenfeld in 2 kann die Kontaktfläche der Bitleitungskontakte, die an einem Kreuzungspunkt der Bahnen aktiver Fläche und der Bitleitungen liegt, vergrößert werden, so dass der Kontaktwiderstand abnimmt. Zusätzlich sind die Knotenkontakte 42 in den Zwischenräumen zwischen benachbarten Bitleitungen platziert, so dass ein Kontakt zu den zweiten Source/Drain-Gebieten der Transistoren leicht erzielt werden kann.
  • Wie 2 entnommen werden kann, beträgt die Speicherzellengröße 6F2 in Übereinstimmung mit 1.
  • 3 zeigt eine Ausführungsform der Erfindung anhand eines Querschnitts des in 1 gezeigten Speicherzellenfeldes zwischen den Punkten III und III in 1 gemäß einer ersten Implementierung der Speicherzelle, die beispielsweise aus US 6,545,904 bekannt ist.
  • In einem Halbleitersubstrat 1 sind erste und zweite Auswahltransistoren 61, 62 ausgebildet. Der erste Auswahltransistor 61 weist ein erstes Source/Drain-Gebiet 51 und ein zweites Source/Drain-Gebiet 52 auf. Die ersten und zweiten Source/Drain-Gebiete sind als n-dotierte Bereiche ausgebildet. Der Kanal oder Kanalbereich ist als p-dotierter Substratbereich zwischen den ersten und zweiten Source/Drain-Gebieten 51, 52 ausgebildet und die Leitfähigkeit des Kanals wird durch die Wortleitung 2 gesteuert. Die Wortleitungen 2 sind von dem Kanal durch ein Gatedielektrikum 21 isoliert.
  • Wie in 3 gezeigt ist können die Wortleitungen aus einer Polysiliziumschicht 42, einer Schicht 23 mit einer hohen Leitfähigkeit wie etwa einer metalli schen Schicht und einer Isolationsschicht 24 ausgebildet sein. Die Wortleitung 2 ist elektrisch von dem benachbarten Bitleitungskontakt 41 und dem benachbarten Knotenkontakt 42 durch einen Spacer 411 aus einem isolierenden Material elektrisch isoliert. Der Knotenkontakt 42 ist zur Bereitstellung eines elektrischen Kontaktes zwischen den zweiten Source/Drain-Gebieten 52 und einer Speicherelektrode eines Speicherkondensators (nicht dargestellt) vorgesehen. Der Bitleitungskontakt 41 ist zwei benachbarten Transistoren zugeordnet. Der zweite Auswahltransistor 62 weist ebenso erste und zweite Source/Drain-Gebiete 51, 52', eine Gateelektrode 2 zum Steuern eines elektrischen Stromflusses zwischen den ersten und zweiten Source/Drain-Gebieten, einen Bitleitungskontakt 41, der ebenso als Bitleitungskontakt des rechts zum gezeigten Auswahltransistor 62 liegenden Auswahltransistors dient und einen Knotenkontakt 42 zum elektrischen Verbinden des zweiten Source/Drain-Gebiets 52' mit der Speicherelektrode eines Speicherkondensators (nicht dargestellt) auf.
  • Eine Isolationsgate-Bahn 3 ist zwischen den ersten und zweiten Auswahltransistoren 61, 62 angeordnet. Eine geeignete Spannung wird an die Isolationsgate-Bahn 3 zum Verhindern eines elektrischen Stromflusses zwischen den zweiten Source/Drain-Gebieten 52,52' angelegt. Die Isolationsgate-Bahn weist ebenso eine Polysiliziumschicht 22, eine hoch-leitfähige Schicht 23 und eine Isolationsschicht 24 auf. Die Isolationsgate-Bahn 3 ist vom Substrat durch ein Gatedielektrium 31 isoliert.
  • Durch Anlegen einer geeigneten Spannung an die Gateelektrode 2 wird der Auswahltransistor 61 oder 62 angesteuert oder aktiviert, so dass ein Strom zwischen den ersten und zweiten Source/Drain-Gebieten 51, 52 fließt. Dadurch kann in dem Speicherkondensator (nicht dargestellt), der elektrisch mit dem Knotenkontakt 42 verbunden ist, gespeicherte Ladung ausgelesen und an eine Bitleitung über den Bitleitungskontakt 41 übertragen werden.
  • 4 zeigt eine weitere Ausführungsform der Erfindung, in der einzelne Speicherzellen auf verschiedene Weise implementiert sind. Der linke Teil von 4 zeigt eine Querschnittsansicht zwischen I und I in 1, wobei der rechte Teil von 4 eine Querschnittsansicht zwischen II und II in 1 zeigt. Wie in 4 gezeigt, sind die Wortleitungen 2 und die Isolationsgate-Bahnen 3 jeweils als vergrabene Wortleitungen und vergrabene Isolationsgate-Bahnen implementiert. Mit anderen Worten ist die Oberseite der Wortleitungen 2 und die Oberseite der Isolationsgate-Bahnen 3 unterhalb der Oberfläche des Halbleitersubstrats angeordnet.
  • In 4 weist der erste Auswahltransistor 61 ein erstes Source/Drain-Gebiet 51 und ein zweites Source/Drain-Gebiet 52 auf, die beide als n-dotierte Bereiche ausgebildet sind. Der Kanal 53 oder Kanalbereich ist als p-dotierter Substratbereich zwischen den ersten und den zweiten Source/Drain-Gebieten 51, 52 ausgebildet und die Leitfähigkeit des Kanals wird durch Anlegen einer geeigneten Spannung an die Wortleitung 2 gesteuert. Die Wortleitung 2 weist ein Gatedielektrikum 21 zum Isolieren der Wortleitung 2 vom Kanal 53 auf und diese weist zusätzlich eine hoch-leitfähige Schicht 23 wie eine metallische Schicht auf. Eine Isolationsschicht 24 ist oberhalb der hoch-leichtfähigen Schicht 23 zur elektrischen Isolierung der Wortleitung von den ersten und zweiten Source/Drain-Gebieten 51, 52 angeordnet. Der Auswahltransistor 62 weist ein erstes und zweites Source/Drain-Gebiet 51, 52' als auch einen Kanal 53 in dem p-dotierten Substratbereich zwischen den ersten und zweiten Source/Drain-Gebieten auf. Die Leitfähigkeit des Kanals 53 wird über die Wortleitung 2 gesteuert, die einen zur Wortleitung des ersten Auswahltransistors identischen Aufbau aufweist.
  • Da die Wortleitungen 2 als vergrabene Wortleitungen ausgebildet sind, ist der Kanal 53 in der Form eines „U" ausgebildet, so dass eine Kanallänge vergrößert ist.
  • Auf der rechten Seite des zweiten Source/Drain-Gebietes 52' ist eine Isolationsgate-Bahn 3 angeordnet. Die Isolationsgate-Bahn 3 weist ein Gatedielektrikum 31 als auch eine hoch-leitfähige Schicht 33 auf. Eine Isolationsschicht 34 ist oberhalb der hoch-leitfähigen Schicht 33, zur Bereitstellung einer elektrischen Isolation der benachbarten Source/Drain-Gebiete angeordnet. Gewöhnlich wird eine geeignete Spannung an die Isolationsgate-Bahn 3 angelegt, um einen elektrischen Stromfluss zwischen dem zweiten Source/Drain-Gebiet 52' und dem zweiten Source/Drain-Gebiet 52 des auf der rechten Seite des Auswahltransistors 62 angeordneten Auswahltransistors zu verhindern.
  • Auf ähnliche Weise wie in 3 verbindet ein Knotenkontakt 42 die zweiten Source/Drain-Gebiete 52, 52' mit der Speicherelektrode des Speicherkondensators 63. Wie 4 entnommen werden kann, ist der Speicherkondensator als Stapelkondensator ausgebildet mit einer ersten Speicherelektrode 631, die an den Knotenkontakt 42 angeschlossen ist, einer zweiten Speicherelektrode 632 und einem Kondensatordielektrikum 633, das zwischen den ersten und zweiten Speicherelektroden 631, 632 angeordnet ist und die beiden Speicherelektroden elektrisch voneinander isoliert.
  • Die zwei Auswahltransistoren 61, 62 weisen einen gemeinsamen Bitleitungskontakt 41 auf. Der Bitleitungskontakt 41 kann aus dotiertem Polysilizium oder einem weiteren leitfähigen Material ausgebildet sein. Die Bitleitung 8, die sich in einer schiefen Richtung zur Zeichenebene erstreckt, ist oberhalb des Bitleitungskontakts ausgebildet. Die Bitleitung 8 kann aus einem beliebigen leitfähigen Material ausgebildet sein. Insbesondere kann die Bitleitung 8 aus einem Schichtstapel bestehen, der ähnlich oder gleich einem üblicherweise verwendeten Gatestapel ist. Beispielsweise kann die den Bitleitungskontakt 41 enthaltende Bitleitung 8 aus einem Schichtstapel bestehend aus einer Polysiliziumschicht, einer hoch-leitfähigen Schicht als auch einer Isolationsschicht gebildet sein, so dass diese auf ähnliche Weise wie die in 3 gezeigten Wortleitungen 2 ausgebildet ist. In diesem Falle ist es von besonderem Vorteil, falls die Gateelektroden der in einem dezentralen Bereich des Speicherbauelements ausgebildeten Transistoren aus demselben Schichtstapel wie die in dem Speicherzellenfeld ausgebildeten Bitleitungen einschließlich der Bitleitungskontakte sind.
  • Im rechten Teil von 4 ist eine Querschnittsansicht des Speicherzellenfeldes aus 1 zwischen II und II gezeigt. Wie 4 entnommen werden kann, wird die Bahn aktiver Fläche 4 durch zwei benachbarte Isolationsgräben 5 definiert, die mit einem isolierenden Material wie SiO2 aufgefüllt sind. Eine Wortleitung mit einem Gatedielektrikum 21, einer hoch-leitfähigen Schicht 23 als auch einer Isolationsschicht 24 ist oberhalb der Bahn aktiver Fläche und den benachbarten Isolationsgräben 5 ausgebildet. Oberhalb der Isolationsschicht 24 ist eine Bitleitung 8 ausgebildet.
  • Auf der linken Seite von 4 ist ein Isolationsgraben 44 oberhalb der Gateisolations-Bahn 3 zur elektrischen Isolation benachbarter Paare von Speicherzellen ausgebildet. Wird der Auswahltransistor 61 über die Wortleitung 2 angesteuert, wird eine als Information in dem Speicherkondensator 63 gespeicherte elektrische Ladung über den Knotenkontakt 42 ausgelesen und über den Auswahltransistor 61 von dem zweiten Source/Drain-Gebiet 52 zum ersten Source/Drain-Gebiet 51 und zur Bitleitung 8 über den Bitleitungskontakt 41 übertragen.
  • Wie dem linken Teil von 3 und 4 in Verbindung mit 1 entnommen werden kann, erstrecken sich die Wortleitungen 2, die Isolationsgate-Bahnen 3 als auch die Bitleitungen 8 in Richtungen, die schief bezüglich der Zeichenebene liegen.
  • Wie einem Fachmann ersichtlich ist, lässt sich die Erfindung auf eine Mehrzahl von verschiedenen Implementierungen der einzelnen Speicherzellen anwenden.
  • 5 zeigt ein vereinfachtes schematisches Diagramm zur Erläuterung eines Paars von Speicherzellenfeldern 60, 60' gemäß der Erfindung. Die Felder sind in einer offenen Bitleitungs-Konfiguration („open bit line configuration") implementiert, wobei jede verwendete Speicherzelle 6 aus einem Transistor 61 und einem Kondensator 63 ausgebildet ist.
  • Die Speicherfelder 60, 60' sind jeweils an entsprechende Bitleitungsgruppen 8, 8' und entsprechende Wortleitungsgruppen 2, 2' angeschlossen. Die zwei Gruppen von Bitleitungen 8, 8' sind mit einer Bitleitung je Speicherfeld 60, 60' an Leseverstärker 7 angeschlossen. Die Leseverstärker 7 weisen dezentrale Schaltkreise, d. h. Schaltkreise zur Unterstützung der Speicherfelder 60, 60' auf und diese sind allgemein außerhalb im Umfeld der Speicherfelder 60, 60' ausgebildet.
  • Während des Betriebs wird eine Speicherzelle 6 beispielsweise durch Aktivierung einer Wortleitung 2 ausgewählt. Die Wortleitung 2 ist an eine entsprechende Gateelektrode eines entsprechenden Transistoren 61 angeschlossen. Die Bitleitung 8 ist an das erste Source/Drain-Gebiet eines dieser Transistoren 61 über den Bitleitungskontakt 41 angeschlossen. Der Transistor 61 wird angeschaltet, so dass in dem Kondensator 63 gespeicherte Ladung an die zugehörige Bitleitung 8 gekoppelt wird. Der Leseverstärker 7 liest dann die von dem Kondensator 63 an die Bitleitung 8 gekoppelte Ladung aus. Der Leseverstärker 7 vergleicht dieses Signal mit einem Referenzsignal wie einer Referenzladung Qref oder einem Referenzsignal, das durch Lesen einer entsprechenden Bitleitung 8', an deren zugehöriger Wortleitung 8' keine Spannung anliegt, erhalten wird, verstärkt das resultierende Signal und speichert das verstärkte Signal von geeigneter Dauer ein. Dies ermöglicht es, in dem Kondensator 63 als Ladung gespeicherte Daten durch die Speicherfelder 60, 60' extern zugreifbar zu machen und ermöglicht es ebenso im Kondensator 63 eine für die Daten aus der Speicherzelle 6 repräsentative Ladung zurück in die Speicherzelle 6 zu speichern. Wie einem Fachmann ersichtlich ist, kann ebenso eine weitere Feldarchitektur wie eine bekannte vertikal verdrillte Bitleitungs-Feldarchitektur („vertical twisted bit line array architecture") verwendet werden.
    • 1
    Halbleitersubstrat
    2,2'
    Wortleitung
    21
    Gatedielektrikum
    22
    Polysilizium
    23
    hoch leitfähige Schicht
    24
    Isolationsschicht
    3
    Isolationsgate-Bahn
    31
    Gatedielektrium
    4
    Bahn aktiver Fläche
    41
    Bitleitungskontakt
    411
    Spacer
    42
    Knotenkontakt
    43
    Polysilizium
    44
    Isolationsrille
    5
    Isolationsgraben
    51
    erstes Source/Drain-Gebiet
    52,52'
    zweites Source/Drain-Gebiet
    6
    Speicherzelle
    60, 60'
    Speicherzellenfeld
    61
    erster Auswahltransistor
    62
    zweiter Auswahltransistor
    63
    Speicherkondensator
    631
    erste Kondensatorelektrode
    632
    zweite Kondensatorelektrode
    633
    Kondensatordielektrikum
    7
    Leseverstärker
    8,8'
    Bitleitung

Claims (21)

  1. Speicherzellenfeld mit: Speicherzellen, wobei jede der Speicherzellen ein Speicherelement und einen Auswahltransistor aufweist; entlang einer ersten Richtung verlaufenden Bitleitungen; entlang einer zweiten Richtung verlaufenden Wortleitungen, wobei die zweite Richtung im Wesentlichen senkrecht zur ersten Richtung ist; und einem Halbleitersubstrat, durchgängigen Bahnen aktiver Fläche und im Halbleitersubstrat ausgebildeten Isolationsgräben, wobei die Isolationsgräben benachbart zu den Bahnen aktiver Fläche sind und die Isolationsgräben zur gegenseitigen elektrischen Isolation benachbarter Bahnen aktiver Fläche dienen, die Auswahltransistoren wenigstens teilweise in den Bahnen aktiver Fläche ausgebildet sind und Speicherelemente an zugehörige Bitleitungen über Bitleitungskontakte elektrisch anschließen, wobei die Transistoren durch Wortleitungen angesteuert werden; wobei die Bitleitungskontakte in einem Bereich ausgebildet sind, in dem eine Bitleitung und eine entsprechende Bahn aktiver Fläche sich kreuzen; und wobei benachbarte Bitleitungskontakte, die jeweils an eine Bahn aktiver Fläche angeschlossen sind mit benachbarten Bitleitungen verbunden sind.
  2. Speicherzellenfeld nach Anspruch 1, wobei die Bahnen aktiver Fläche als geradlinige Bahnen ausgebildet sind.
  3. Speicherzellenfeld nach Anspruch 1, wobei jedes der Speicherelemente einen Speicherkondensator aufweist.
  4. Speicherzellenfeld nach Anspruch 3, wobei der Speicherkondensator ein Stapelkondensator ist.
  5. Speicherzellenfeld nach Anspruch 1, wobei ein Winkel zwischen den Bahnen aktiver Flächen und den Bitleitungen zwischen ungefähr 10° bis 60° liegt.
  6. Speicherzellenfeld nach Anspruch 5, wobei ein Winkel zwischen den Bahnen aktiver Flächen und den Bitleitungen zwischen ungefähr 10° bis 25° liegt.
  7. Speicherzellenfeld nach Anspruch 6, wobei ein Winkel zwischen den Bahnen aktiver Flächen und den Bitleitungen zwischen ungefähr 18° bis 19° liegt.
  8. Speicherzellenfeld nach Anspruch 1, wobei ein Bitleitungskontakt zwei benachbarten Transistoren, die in einer Bahn aktiver Fläche ausgebildet sind, zugeordnet ist.
  9. Speicherzellenfeld nach Anspruch 1, zusätzlich aufweisend: Isolationsgate-Bahnen, die zur gegenseitigen Isolation benachbarter Transistoren dienen, wobei die Isolationsgate-Bahnen parallel zu den Wortleitungen angeordnet sind.
  10. Speicherzellenfeld nach Anspruch 9, wobei zwei Wortleitungen eine Isolationsgate-Bahn nachfolgt und einer Isolationsgate-Bahn zwei Wortleitungen nachfolgen.
  11. Speicherzellenfeld mit: Speicherzellen, wobei jede Speicherzelle ein Speicherelement und einen Auswahltransistor aufweist; entlang einer ersten Richtung verlaufenden Bitleitungen, wobei die Bitleitungen als geradlinige Bitleitungen ausgebildet sind; und einem Halbleitersubstrat, durchgängigen Bahnen aktiver Fläche und im Halbleitersubstrat ausgebildeten Isolationsgräben, wobei die Isolationsgräben benachbart zu den Bahnen aktiver Fläche sind und die Isolationsgräben zur gegenseitigen Isolation benachbarter Bahnen aktiver Fläche dienen, die Auswahltransistoren wenigstens teilweise in den Bahnen aktiver Fläche ausgebildet sind und Speicherelemente an zugehörige Bitleitungen über Bitleitungskontakte anschließen, wobei die Auswahltransistoren durch Wortleitungen angesteuert werden; wobei die Bitleitungskontakte in einem Bereich ausgebildet sind, in dem eine Bitleitung und eine entsprechende Bahn aktiver Fläche sich kreuzen; und wobei benachbarte Bitleitungskontakte, die jeweils an eine Bahn aktiver Fläche angeschlossen sind, mit benachbarten Bitleitungen verbunden sind.
  12. Speicherzellenfeld nach Anspruch 11 zusätzlich aufweisend: eine Mehrzahl von entlang einer zweiten Richtung verlaufenden Wortleitungen, wobei die zweite Richtung die erste Richtung schneidet und Auswahltransistoren durch die Wortleitungen angesteuert werden.
  13. Speicherzellenfeld nach Anspruch 11, wobei jedes der Speicherelemente einen Speicherkondensator aufweist.
  14. Speicherzellenfeld nach Anspruch 13, wobei der Speicherkondensator ein Stapelkondensator ist.
  15. Speicherzellenfeld nach Anspruch 11, wobei ein Winkel zwischen den Bahnen aktiver Fläche und den Bitleitungen zwischen ungefähr 10° bis 60° liegt.
  16. Speicherzellenfeld nach Anspruch 15, wobei ein Winkel zwischen den Bahnen aktiver Fläche und den Bitleitungen zwischen ungefähr 10° bis 25° liegt.
  17. Speicherzellenfeld nach Anspruch 16, wobei ein Winkel zwischen den Bahnen aktiver Fläche und den Bitleitungen zwischen ungefähr 18° bis 19° liegt.
  18. Speicherzellenfeld nach Anspruch 11, wobei ein Bitleitungskontakt zwei benachbarte Transistoren, die in einer Bahn aktiver Fläche ausgebildet sind, zugeordnet ist.
  19. Speicherzellenfeld nach Anspruch 12, zusätzlich aufweisend: Isolationsgate-Bahnen, die zur gegenseitigen Isolation benachbarter Transistoren dienen, wobei die Isolationsgate-Bahnen parallel zu den Wortleitungen angeordnet sind.
  20. Speicherzellenfeld nach Anspruch 19, wobei zwei Wortleitungen eine Isolationsgate-Bahn nachfolgt und einer Isolationsgate-Bahn zwei Wortleitungen nachfolgen.
  21. Speicherzellenfeld nach Anspruch 11, wobei die Bahnen aktiver Fläche als geradlinige Bahnen ausgebildet sind.
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5673218A (en) 1996-03-05 1997-09-30 Shepard; Daniel R. Dual-addressed rectifier storage device
US6956757B2 (en) 2000-06-22 2005-10-18 Contour Semiconductor, Inc. Low cost high density rectifier matrix memory
US7476920B2 (en) * 2004-12-15 2009-01-13 Infineon Technologies Ag 6F2 access transistor arrangement and semiconductor memory device
US7593256B2 (en) * 2006-03-28 2009-09-22 Contour Semiconductor, Inc. Memory array with readout isolation
US7612406B2 (en) * 2006-09-08 2009-11-03 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor
US7956387B2 (en) * 2006-09-08 2011-06-07 Qimonda Ag Transistor and memory cell array
KR100763336B1 (ko) * 2006-09-27 2007-10-04 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 메모리 셀 어레이의 배치방법
US20080111174A1 (en) * 2006-11-14 2008-05-15 Qimonda Ag Memory device and a method of manufacturing the same
US7605037B2 (en) * 2007-02-09 2009-10-20 Qimonda Ag Manufacturing method for an integrated semiconductor memory device and corresponding semiconductor memory device
US7817454B2 (en) 2007-04-03 2010-10-19 Micron Technology, Inc. Variable resistance memory with lattice array using enclosing transistors
US7642572B2 (en) * 2007-04-13 2010-01-05 Qimonda Ag Integrated circuit having a memory cell array and method of forming an integrated circuit
US20080258206A1 (en) * 2007-04-17 2008-10-23 Qimonda Ag Self-Aligned Gate Structure, Memory Cell Array, and Methods of Making the Same
KR101353343B1 (ko) * 2007-09-18 2014-01-17 삼성전자주식회사 활성 영역 상에서 비트라인 패턴의 일 측부로부터 서로다른 거리들로 각각 이격되는 스토리지 노드들을 가지는반도체 장치들 및 그 형성방법들
US7813157B2 (en) 2007-10-29 2010-10-12 Contour Semiconductor, Inc. Non-linear conductor memory
KR20090090597A (ko) * 2008-02-21 2009-08-26 삼성전자주식회사 강유전체 메모리 소자 및 그 제조 방법
US20090321805A1 (en) * 2008-06-30 2009-12-31 Qimonda Ag Insulator material over buried conductive line
US8325556B2 (en) 2008-10-07 2012-12-04 Contour Semiconductor, Inc. Sequencing decoder circuit
US8294188B2 (en) * 2008-10-16 2012-10-23 Qimonda Ag 4 F2 memory cell array
KR101487966B1 (ko) * 2008-11-25 2015-02-03 삼성전자주식회사 3차원 반도체 메모리 장치
KR101625924B1 (ko) * 2010-07-05 2016-05-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US8519462B2 (en) * 2011-06-27 2013-08-27 Intel Corporation 6F2 DRAM cell
US9401363B2 (en) * 2011-08-23 2016-07-26 Micron Technology, Inc. Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices
KR101887144B1 (ko) * 2012-03-15 2018-08-09 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
KR101325188B1 (ko) * 2012-04-09 2013-11-20 이화여자대학교 산학협력단 자기 저항 메모리
JP2014225566A (ja) * 2013-05-16 2014-12-04 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
CN104637945B (zh) * 2013-11-08 2018-08-03 苏州东微半导体有限公司 半浮栅存储器及其制造方法和半浮栅存储器阵列
CN107785370A (zh) * 2016-08-30 2018-03-09 联华电子股份有限公司 高密度半导体结构
US10062745B2 (en) * 2017-01-09 2018-08-28 Micron Technology, Inc. Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor
CN107093604A (zh) * 2017-04-27 2017-08-25 睿力集成电路有限公司 动态随机存取存储器及其制造方法
KR102358481B1 (ko) 2017-06-08 2022-02-04 삼성전자주식회사 반도체 소자 및 그의 제조 방법
WO2019005135A1 (en) * 2017-06-30 2019-01-03 Intel Corporation USE OF TRENCH CONTACT IN DEADLY MEMORY PROGRAMMING
CN107240586B (zh) * 2017-07-26 2018-03-06 睿力集成电路有限公司 存储器及其形成方法、半导体器件
CN109427787A (zh) 2017-08-30 2019-03-05 联华电子股份有限公司 半导体存储装置
CN107611133B (zh) * 2017-10-16 2018-08-14 睿力集成电路有限公司 存储器及其形成方法、半导体器件
CN109698193B (zh) * 2017-10-24 2024-02-09 长鑫存储技术有限公司 一种半导体存储器的阵列结构
CN107634057B (zh) * 2017-10-30 2018-10-16 睿力集成电路有限公司 动态随机存取存储器阵列及其版图结构、制作方法
CN109979939B (zh) * 2017-12-27 2021-09-28 长鑫存储技术有限公司 半导体存储器件结构及其制作方法
CN113451269B (zh) * 2020-03-25 2022-07-22 长鑫存储技术有限公司 字线结构和半导体存储器
CN114388503A (zh) * 2020-10-16 2022-04-22 长鑫存储技术有限公司 半导体器件及其制造方法
CN114639772A (zh) 2020-12-15 2022-06-17 长鑫存储技术有限公司 一种半导体结构和存储电路

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950003402B1 (ko) 1992-09-08 1995-04-12 삼성전자 주식회사 폴디드 비트라인 방식의 디램쎌 어레이
JP3311070B2 (ja) 1993-03-15 2002-08-05 株式会社東芝 半導体装置
US6348208B1 (en) 1995-01-13 2002-02-19 Somerset Pharmaceuticals, Inc. Methods and pharmaceutical compositions employing desmethylselegiline
US6025221A (en) * 1997-08-22 2000-02-15 Micron Technology, Inc. Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks
US6035355A (en) 1998-04-27 2000-03-07 International Business Machines Corporation PCI system and adapter requirements following reset
DE19843979C1 (de) 1998-09-24 2000-03-02 Siemens Ag Speicherzellenanordnung mit ferroelektrischem oder dynamischen Speicherzellen und entsprechendes Herstellungsverfahren
DE19928781C1 (de) 1999-06-23 2000-07-06 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
US6339241B1 (en) * 2000-06-23 2002-01-15 International Business Machines Corporation Structure and process for 6F2 trench capacitor DRAM cell with vertical MOSFET and 3F bitline pitch
JP2002151665A (ja) * 2000-11-14 2002-05-24 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6545904B2 (en) 2001-03-16 2003-04-08 Micron Technology, Inc. 6f2 dram array, a dram array formed on a semiconductive substrate, a method of forming memory cells in a 6f2 dram array and a method of isolating a single row of memory cells in a 6f2 dram array
JP2003092364A (ja) 2001-05-21 2003-03-28 Mitsubishi Electric Corp 半導体記憶装置
US6590817B2 (en) 2001-07-23 2003-07-08 Micron Technology, Inc. 6F2 DRAM array with apparatus for stress testing an isolation gate and method
KR100891249B1 (ko) * 2002-05-31 2009-04-01 주식회사 하이닉스반도체 6ｆ2 ｄｒａｍ 셀을 구비한 반도체 메모리 소자
US6834019B2 (en) * 2002-08-29 2004-12-21 Micron Technology, Inc. Isolation device over field in a memory device
US6894915B2 (en) * 2002-11-15 2005-05-17 Micron Technology, Inc. Method to prevent bit line capacitive coupling
JP2004193483A (ja) 2002-12-13 2004-07-08 Renesas Technology Corp 半導体記憶装置
JP2004213722A (ja) * 2002-12-27 2004-07-29 Matsushita Electric Ind Co Ltd 半導体記憶装置及び半導体集積回路装置
JP2004281736A (ja) 2003-03-17 2004-10-07 Nec Electronics Corp 半導体記憶装置
KR100555564B1 (ko) * 2004-03-31 2006-03-03 삼성전자주식회사 스퀘어형 스토리지 전극을 채용하는 반도체 소자 및 그제조 방법
KR100800137B1 (ko) * 2004-11-26 2008-02-01 주식회사 하이닉스반도체 메모리 소자

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