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Speichergeschwindigkeit
und Speicherkapazität
nehmen weiter zu, um den Anforderungen von Systemanwendungen gerecht
zu werden. Einige dieser Systemanwendungen umfassen mobile elektronische
Systeme mit begrenztem Platz und begrenzten Stromressourcen. Bei
Mobilanwendungen, wie zum Beispiel Mobiltelefonen und Minicomputern
(engl. "Personal
Digital Assistants",
PDAs) sind Speicherzellendichte und Stromverbrauch Probleme für zukünftige Generationen.
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Um
diese Probleme anzugehen, entwickelt die Industrie Direktzugriffsspeicher
(RAMs) für
Mobilanwendungen. Eine Art von RAM, die als CellularRAM bezeichnet
wird, ist ein hochleistungsfähiger und
wenig Strom verbrauchender Speicher, der dafür ausgelegt ist, den wachsenden
Speicherdichte- und – bandbreitenanforderungen
zukünftiger
Designs zu genügen.
CellularRAM ist ein pseudostatischer RAM (PSRAM), der ein niedrigeres
Verhältnis
von Kosten pro Bit als derzeitige Lösungen bietet. Außerdem bietet
CellularRAM Anschluss- und Funktionskompatibilität zu statischem Direktzugriffsspeicher
(SRAM), externen auffrischfreien Betrieb und eine wenig Strom verbrauchende
Bauart. CellularRAM-Bausteine sind Drop-in-Ersätze
für die
meisten zur Zeit in Mobilanwendungen, wie zum Beispiel Mobiltelefonen,
verwendeten asynchronen, wenig Strom verbrauchenden SRAMs.
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Ein
PSRAM basiert in der Regel auf einem dynamischen Direktzugriffsspeicher
(DRAM), der gegenüber
traditionellem SRAM signifikante Vorteile in bezug auf Dichte und
Geschwindigkeit bietet. Der DRAM kann Speicherzellen mit einem Transistor
und einem Kondensator enthalten, die in einer oder mehreren Matrizen
von Speicherzellen angeordnet werden, die in Speicherbänken angeordnet
werden. Um Speicherzellen zu lesen und zu beschreiben, enthält jeder
DRAM einen oder mehrere Zeilendecoder, einen oder mehrere Spaltendecoder
und Leseverstärker.
Die Leseverstärker
können
Differenz-Leseverstärker
sein, wobei jeder Leseverstärker
eine Bitleitung an jedem von zwei differentiellen Eingängen empfängt.
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Um
Speicherzellen zu lesen oder zu beschreiben, empfängt der
DRAM eine Zeilenadresse, eine Spaltenadresse und Steuersignale.
Ein Zeilendecoder empfängt
die Zeilenadresse, um eine Zeile von Speicherzellen zu adressieren,
und ein Spaltendecoder empfängt
die Spaltenadresse, um eine oder mehrere Spalten von Speicherzellen
zu wählen.
Jede Speicherzelle am Schnittpunkt einer gewählten Zeile und einer gewählten Spalte
stellt ein Datenbit für
einen Leseverstärker
bereit.
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In
jedem Leserverstärker,
der Daten empfängt,
empfängt
eine der Bitleitungen das Datenbit aus einer gewählten Speicherzelle, und die
andere Bitleitung wird als Referenz benutzt. Um das Datenbit zu
lesen, verstärkt
der Leseverstärker
die Differenz zwischen dem Datenbitwert und dem Referenzwert und
führt einem
Ausgangstreiber einen abgetasteten Ausgangswert zu. Um ein Datenbit
in eine gewählte Speicherzelle
zu schreiben, übersteuern
Eingangstreiber den Leseverstärker.
Ein Eingangstreiber übersteuert
einen Datenbitwert auf die Bitleitung, die mit der gewählten Speicherzelle
verbunden ist, und ein anderer Eingangstreiber übersteuert die Invertierung des
Datenbitwerts auf die Referenzbitleitung.
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In
einigen Situationen wird ein Schreibbefehl zum Beschreiben gewählter Speicherzellen
ausgegeben, aber ein Teil der gewählten Speicherzellen wurden
maskiert oder Spalten von Speicherzellen wurden durch redundante
Spalten von Speicherzellen ersetzt. Um den Schreibbefehl zu blockieren,
wird in der Regel eine mit einer maskierten oder ersetzten Speicherzelle
verbundene Spalte aktiviert, um wie bei normalen Schreiboperationen
auf die Speicherzelle zuzugreifen, und ein hoher Spannungspegel wird
auf jeden der differentiellen Eingänge des verbundenen Leseverstärkers gesteuert.
Der Leseverstärker
erkennt keine Spannungsdifferenz in den Datenleitungen und steuert
die Bitleitungen deshalb nicht an, was ein Schreiben in die Speicherzelle,
auf die zugegriffen wird, verhindert. Transistoren in den Treibern
können
jedoch fehlangepaßt
sein. Ein Treiber kann eine höhere
Spannung als der andere Treiber liefern, was dazu führt, dass
der Leseverstärker in
einer Richtung vorgespannt ist, und Ladung aus der maskierten Speicherzelle
entweicht. Das Entweichen von Ladung aus einer maskierten Speicherzelle kann
Datenhalteprobleme verursachen. Außerdem verwenden Treiber und
Leseverstärker
bei Ansteuerung Strom, und bei Mobilanwendungen ist Strom eine begrenzte
Ressource.
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Aus
diesen und anderen Gründen
wird die vorliegende Erfindung benötigt.
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Kurzfassung
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Ein
Aspekt der vorliegenden Erfindung liefert einen Direktzugriffsspeicher,
der eine Matrix von Speicherzellen, eine erste Schaltung, die so
ausgestaltet ist, dass sie eine Adresse zur Adressierung von Speicherzellen
in der Matrix von Speicherzellen empfängt, und eine zweite Schaltung
umfasst. Die zweite Schaltung ist so ausgestaltet, dass sie Steuersignale,
einschließlich
eines Adressenhinweissignals (engl. "address strobe signal"), erhält und das
Adressenhinweissignals unter Verwendung anderer Steuersignale verknüpft, um
ein verknüpftes
Adressenhinweissignal bereitzustellen und die Aktivierung eines
Auswahlleitungssignals auf der Basis des verknüpften Adressenhinweissignals
zu steuern.
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Kurze Beschreibung
der Zeichnungen
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1 ist
ein Blockschaltbild, das eine Ausführungsform eines elektronischen
Systems gemäß der vorliegenden
Erfindung darstellt.
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2 ist
ein Diagramm, das eine Ausführungsform
einer Speicherzelle in einer Matrix von Speicherzellen darstellt.
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3 ist
ein Diagramm, das eine Ausführungsform
eines Direktzugriffsspeichers gemäß der Erfindung darstellt.
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4 ist
ein Diagramm, das eine Ausführungsform
einer Steuerschaltung darstellt.
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5 ist
ein Diagramm, das eine Ausführungsform
einer Torschaltung darstellt.
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6 ist
ein Diagramm, das logisch eine Ausführungsform der Aktivierungsschaltung
darstellt.
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Ausführliche
Beschreibung
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In
der folgenden ausführlichen
Beschreibung wird auf die beigefügten
Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in
denen zur Veranschaulichung spezifische Ausführungsformen gezeigt sind,
in denen die Erfindung ausgeübt
werden kann. In dieser Hinsicht wird Richtungsterminologie, wie
zum Beispiel "oben", "unten", "vorne", "hinten", "voreilend", "nachlaufend" usw. mit Bezug auf die
Orientierung der beschriebenen Figur(en) verwendet. Da Komponenten
von Ausführungsformen der
vorliegenden Erfindung in einer Anzahl verschiedener Orientierungen
positioniert werden können, wird
die Richtungsterminologie zur Veranschaulichung verwendet und soll
in keinerlei Weise einschränken.
Es versteht sich, dass andere Ausführungsformen verwendet und
strukturelle oder logische Änderungen
vorgenommen werden können, ohne
von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Die
vorliegende ausführliche
Beschreibung soll deshalb nicht als einschränkend aufgefasst werden, und
der Schutzumfang der vorliegenden Erfindung wird durch die angeführten Ansprüche definiert.
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1 ist
ein Blockschaltbild, das eine Ausführungsform eines elektronischen
Systems 20 gemäß der vorliegenden
Erfindung darstellt. Das elektronische System 20 enthält eine
Hoststeuerung 22 und einen Direktzugriffsspeicher (RAM) 24.
Der RAM 24 sperrt Schreibbefehle durch Verhinderung der
Aktivierung von Spaltenauswahlleitungen, die maskiert oder ersetzt
sind, anstatt eines Sperrens von Schreibbefehlen durch Bereitstellung
von hohen Spannungspegeln für
jeden der zwei differentiellen Eingänge eines Leseverstärkers. Dadurch
verringert sich der von dem RAM 24 verbrauchte Strom, und
es werden Datenhalteprobleme verhindert.
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Die
Hoststeuerung 22 ist elektrisch über den Speicherkommunikationsweg 26 an
dem RAM 24 angekoppelt. Die Hoststeuerung 22 führt dem
RAM 24 über
den Speicherkommunikationsweg 26 Zeilen- und Spaltenadressen
und Steuersignale zu. Bei einer Ausführungsform ist der RAM 24 ein
dynamischer Direktzugriffsspeicher (DRAM), und die Hoststeuerung 22 liefert
Steuersignale, einschließlich
Lese-/Schreibfreigabe, Zeilenadressenhinweis- (engl. "row address strobe", RAS) und Spaltenadressenhinweis-
(engl. "column address
strobe", CRS) -signalen.
Bei einer Ausführungsform
ist der RAM 24 ein pseudostatischer Direktzugriffsspeicher
(PSRAM), und die Hoststeuerung 22 liefert Steuersignale,
einschließlich
Steuersignale für
statischen RAM (SRAM).
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Der
RAM 24 enthält
eine Matrix von Speicherzellen 28, einen Zeilenadressenlatch
und -decoder 30, einen Spaltenadressenlatch und -decoder 32, eine
Leseverstärker-
und Eingangs-/Ausgangs-(E/A-)Schaltung 34,
eine Steuerschaltung 36 und ein Adressenregister 38.
Als Zeilenauswahlleitungen bezeichnete leitfähige Wortleitungen 40 erstrecken
sich in der x-Richtung über
die Matrix von Speicherzellen 28. Als Bitleitungen bezeichnete
leitfähige
Bitleitungen 42 erstrecken sich in der Y-Richtung über die
Matrix von Speicherzellen 28. An jedem Kreuzpunkt einer
Wortleitung 40 und einer Bitleitung 42 befindet
sich eine Speicherzelle 44.
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Jede
Wortleitung 40 ist elektrisch an den Zeilenadressenlatch
und -decoder 30 und jede Bitleitung 42 elektrisch
an einen der Leseverstärker
in der Leseverstärker-
und E/A-Schaltung 34 angekoppelt. Die Leseverstärker- und E/A-Schaltung 34 ist über leitfähige Spaltenauswahlleitungen 46 elektrisch
an den Spaltenadressenlatch und -decoder 32 angekoppelt.
Außerdem
ist die Leseverstärker-
und E/A-Schaltung 34 elektrisch über Kommunikationsleitungen 48 an
den Zeilenadressenlatch und – decoder 30 und über den
E/A-Kommunikationsweg 50 an Daten-E/A-Kontaktstellen oder -anschlüsse, die
als DQs bezeichnet werden, angekoppelt. Daten werden zwischen der
Leseverstärker-
und E/A-Schaltung 34 in dem RAM 24 und einer externen
Einrichtung, wie zum Beispiel der Hoststeuerung 22, über den E/A-Kommunikationsweg 50 transferiert.
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Die
Hoststeuerung 22 ist über
den Speicherkommunikationsweg 26 elektrisch an die Steuerschaltung 36 und
das Adressenregister 38 angekoppelt. Die Steuerschaltung 36 ist über den
Steuerkommunikationsweg 52 elektrisch an den Zeilenadressenlatch
und -decoder 30 und den Spaltenadressenlatch und -decoder 32 angekoppelt.
Das Adressenregister 38 ist über Zeilen- und Spaltenadressenleitungen 54 elektrisch
an den Zeilenadressenlatch und -decoder 30 und den Spaltenadressenlatch
und -decoder 32 angekoppelt.
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Das
Adressenregister 38 empfängt Zeilen- und Spaltenadressen über den
Speicherkommunikationsweg 26 aus der Hoststeuerung 22.
Das Adressenregister 38 führt dem Zeilenadressenlatch
und -decoder 30 über
Zeilen- und Spaltenadressenleitungen 54 eine Zeilenadresse
zu, und die Steuerschaltung 36 führt dem Zeilenadressenlatch
und -decoder 30 über
den Steuerkommunikationsweg 52 ein RAS-Signal zu, um die
zugeführte
Zeilenadresse in dem Zeilenadressenlatch und -decoder 30 zwischenzuspeichern.
Das Adressenregister 38 führt dem Spaltenadressenlatch
und – decoder 32 über die
Zeilen- und Spaltenadressenleitungen 54 eine Spaltenadresse
zu, und die Steuerschaltung 36 führt dem Spaltenadressenlatch
und -decoder 32 über
den Steuerkommunikationsweg 52 ein CAS-Signal zu, um die
zugeführte
Spaltenadresse in dem Spaltenadressenlatch und -decoder 32 zwischenzuspeichern.
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Die
Leseverstärker-
und E/A-Schaltung 34 enthält Leseverstärker-, Entzerrungs-
und Vorladeschaltungen, Dateneingangspuffer und Datenausgangspuffer.
Die Leserverstärker
sind Leseverstärker mit
differentiellem Eingang, und jeder Leseverstärker empfängt eine Bitleitung an jedem
der beiden differentiellen Eingänge.
Eine der Bitleitungen empfängt ein
Datenbit aus einer gewählten
Speicherzelle, und die andere Bitleitung wird als Referenz benutzt.
Die Entzerrungs- und Vorladeschaltungen entzerren die Spannung auf
mit demselben Leseverstärker
verbundenen Bitleitungen vor einer Lese- oder Schreiboperation.
Um ein Datenbit zu lesen, verstärkt
ein Leseverstärker
die Differenz zwischen dem Datenbitwert und dem Referenzwert und
führt einem
der Datenausgangspuffer einen abgetasteten Ausgangswert zu. Der
Datenausgangspuffer empfängt
den abgetasteten Datenbitwert und führt einer oder mehreren externen
Einrichtungen, wie zum Beispiel der Hoststeuerung 22, über den
E/A-Kommunikationsweg 50 das Datenbit zu. Um ein Datenbit
zu schreiben, empfängt
ein Dateneingangspuffer das Datenbit aus einer externen Einrichtung
und transferiert es über
den E/A-Kommunikationsweg 50 zu einem Leseverstärker in
der Leseverstärker-
und E/A-Schaltung 34. Dateneingangspuffertreiber übersteuern
den Leserverstärker,
wobei ein Eingangstreiber den Datenbitwert auf die Bitleitung übersteuert,
die mit einer gewählten Speicherzelle
verbunden ist, und ein anderer Eingangstreiber die Invertierung
des Datenbitwerts auf die Referenzbitleitung übersteuert. Der Leseverstärker schreibt
den empfangenen Datenbitwert in die gewählte Speicherzelle 44.
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Der
Zeilenadressenlatch und -decoder 30 empfängt die
Zeilenadressen- und RAS-Signale und speichert die Zeilenadressen
in dem Zeilenadressenlatch und -decoder 30 zwischen. Außerdem decodiert
der Zeilenadressenlatch und -decoder 30 jede der Zeilenadressen,
um eine Zeile von Speicherzellen 44 auszuwählen. Zusätzlich führt der
Zeilenadressenlatch und -decoder 30 der Leserverstärker- und
E/A-Schaltung 34 über
den Kommunikationsweg 48 Leseverstärkeraktivierungssignale und
Entzerrungs- und Vorladesignale zu.
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Spaltenadressenlatch
und -decoder 32 aktiviert Spaltenauswahlleitungen 46,
um Leseverstärker mit
E/A-Schaltungen in der Leseverstärker-
und E/A-Schaltung 34 zu verbinden. Der Spaltenadressenlatch
und -decoder 32 empfängt
eine Spaltenadresse und speichert die Spaltenadresse in dem Spaltenadressenlatch
und -decoder 32 zwischen. Außerdem decodiert der Spaltenadressenlatch
und -decoder 32 die Spaltenadresse, um adressierte Spaltenauswahlleitungen 46 zu
wählen.
Zusätzlich empfängt der
Spaltenadressenlatch und -decoder 32 über den Steuerkommunikationsweg 52 Spaltenauswahlleitungsaktivierungssignale
aus der Steuerschaltung 36. Die Spaltenauswahlleitungsaktivierungssignale
zeigen an, welche der adressierten Spaltenauswahlleitungen 46 durch
den Spaltenadressenlatch und -decoder 32 aktiviert werden
sollen. Der Spaltenadressenlatch und -decoder 32 aktiviert
Spaltenauswahlleitungen 46, die durch die Spaltenadresse
adressiert und durch die Spaltenauswahlleitungsaktivierungssignale
für eine
Aktivierung ausgewählt
werden. Aktivierte Spaltenauswahlleitungen 46 werden der
Leserverstärker-
und E/A-Schaltung 34 zugeführt, um Leseverstärker mit
E/A-Schaltungen zu verbinden.
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Spaltenauswahlleitungen 46 werden
zu Spaltensegmenten gruppiert. Jedes Spaltensegment enthält eine
Gruppe von Spaltenauswahlleitungen 46, die einem Satz von
E/A-Schaltungen entsprechen. Es können sich mehrere Spaltenauswahlleitungen 46 in
einem Spaltensegment eine E/A-Schaltung in dem Satz von E/A-Schaltungen
teilen, wobei abwechselnd ein Leseverstärker mit der gemeinsam benutzten
E/A-Schaltung verbunden wird. Spaltenauswahlleitungen 46 in
einem angrenzenden Spaltensegment verbinden Leseverstärker mit
einem anderen Satz von E/A-Schaltungen.
Wenn eine adressierte Spaltenauswahlleitung mit einer Ersatz- Spaltenauswahlleitung
in demselben oder lokalen Spaltensegment ersetzt wird, wird eine
Aktivierung der ersetzten Spaltenauswahlleitung über ein Signal des Sperrens
für lokale
Redundanz verhindert. Wenn eine adressierte Spaltenauswahlleitung
mit einer Ersatz-Spaltenauswahlleitung in einem angrenzenden Spaltensegment
ersetzt wird, wird die Aktivierung der ersetzten Spaltenauswahlleitung über ein
Signal des Sperrens für
Redundanz eines angrenzenden Segments verhindert. Die Steuerschaltung 36 steuert
die Aktivierung von Spaltenauswahlleitungen, einschließlich der
Deaktivierung von Spaltenauswahlleitungen über die Signale des Sperrens
für lokale
Redundanz und die Signale des Sperrens für Redundanz eines angrenzenden
Segments.
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Die
Steuerschaltung 36 empfängt
Adressen- und Steuersignale aus der Hoststeuerung 22 über den
Speicherkommunikationsweg 26. Außerdem empfängt die Steuerschaltung 36 ein
oder mehrere Datenmaskierungssignale, die anzeigen, welche Speicherzellen
während
eines Schreibbefehls unverändert
gelassen werden sollen. Bei einer Ausführungsform ist der RAM 24 ein
DRAM, und die Hoststeuerung 22 führt der Steuerschaltung 36 Steuersignale
einschließlich
Lese-/Schreibfreigabe, RAS und CAS-Signale zu. Bei einer Ausführungsform
ist der RAM 24 ein PSRAM, und die Hoststeuerung 22 führt der
Steuerschaltung 36, die die DRAM-Steuersignale, wie zum
Beispiel Lese-/Schreibfreigabe, RAS- und CAS-Signale, liefert, Steuersignale
einschließlich
SRAM-Steuersignale, zu.
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Das
empfangene oder zugeführte
CAS-Signal wird von der Steuerschaltung 36 unter Verwendung
des Lese-/Schreibfreigabesignals und des Datenmaskierungssignals
verknüpft,
um ein verknüpftes
CAS-Signal bereitzustellen. Die Verknüpfung des CAS-Signals blockiert
das CAS-Signal für
maskierte Spalten auswahlleitungen. Eine Blockierung des CAS-Signals
verhindert Aktivierung von Spaltenauswahlleitungs-Freigabesignalen,
wodurch die Aktivierung von Spaltenauswahlleitungsaktivierungssignalen
verhindert wird. Inaktive Spaltenauswahlleitungsaktivierungssignale
werden aus der Steuerschaltung 36 zu dem Spaltenadressenlatch
und -decoder 32 gesendet, und die maskierten Spaltenauswahlleitungen
werden durch den Spaltenadressenlatch und -decoder 32 inaktiv
gelassen.
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Außerdem wertet
die Steuerschaltung 36 Redundanz für empfangene Spaltenadressen
aus. Wenn ein lokaler Redundanztreffer gefunden wird, und die adressierte
Spaltenauswahlleitung mit einer lokalen Ersatzspaltenauswahlleitung
ersetzt wird, liefert die Steuerschaltung 36 das Signal
des Sperrens für
lokale Redundanz, das die Aktivierung des Spaltenauswahlleitungsaktivierungssignals
der ersetzten Spaltenauswahlleitung verhindert. Inaktive Spaltenauswahlleitungsaktivierungssignale
werden aus der Steuerschaltung 36 zu dem Spaltenadressenlatch
und -decoder 32 gesendet, und die ersetzte Spaltenauswahlleitung
wird durch den Spaltenadressenlatch und -decoder 32 inaktiv
gelassen. Wenn ein Redundanztreffer gefunden wird und die adressierte Spaltenauswahlleitung
durch eine Ersatz-Spaltenauswahlleitung
in einem angrenzenden Spaltensegment ersetzt wird, liefert die Steuerschaltung 36 das Signal
des Sperrens für
Redundanz eines angrenzenden Segments, das die Aktivierung des Spaltenauswahlleitungsaktivierungssignals
der ersetzten Spaltenauswahlleitung verhindert. Inaktive Spaltenauswahlleitungsaktivierungssignale
werden aus der Steuerschaltung 36 zu dem Spaltenadressenlatch
und -decoder 32 gesendet, und die ersetzte Spaltenauswahlleitung
wird durch den Spaltenadressenlatch und -decoder 32 inaktiv
gelassen. Anstatt den Schreibbefehl zu sperren, indem jedem der
beiden differentiellen Eingänge
an einem Leseverstärker
hohe Spannungspegel zugeführt
werden, werden also maskierte und ersetzte Spaltenauswahlleitungen
inaktiv gelassen, indem die Aktivierung des Spaltenauswahlleitungsaktivierungssignals
verhindert wird. Dadurch verringert sich der von dem RAM 24 verbrauchte
Strom, und es werden Datenhalteprobleme verhindert.
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Während einer
Leseoperation empfängt
die Steuerschaltung 36 Lesesteuersignale, und das Adressenregister 38 empfängt die
Zeilenadresse einer gewählten
Speicherzelle oder gewählter
Zellen 44. Die Zeilenadresse wird aus dem Adressenregister 38 dem
Zeilenadressenlatch und -decoder 30 zugeführt und
in den Zeilenadressenlatch und -decoder 30 durch die Steuerschaltung 36 und
ein RAS-Signal zwischengespeichert. Der Zeilenadressenlatch und -decoder 24 decodiert
die Zeilenadresse und aktiviert die gewählte Wortleitung 40.
Während
die gewählte Wortleitung 40 aktiviert
ist, wird der in jeder Speicherzelle 44, die an die gewählte Wortleitung 40 angekoppelt
ist, gespeicherter Wert an die jeweilige Bitleitung 42 weitergeleitet.
Der in der Speicherzelle 44 gespeicherte Bitwert wird durch
einen Leseverstärker
erkannt, der elektrisch mit der jeweiligen Bitleitung 42 gekoppelt
ist.
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Als
nächstes
empfangen die Steuerschaltung 36 und das Adressenregister 38 die
Spaltenadresse der gewählten
Speicherzelle oder -zellen 44. Die Spaltenadresse wird
aus dem Adressenregister 38 dem Spaltenadressenlatch und
-decoder 32 zugeführt
und durch die Steuerschaltung 36 und ein CAS-Signal in
dem Spaltenadressenlatch und -decoder 32 zwischengespeichert.
Der Spaltenadressenlatch und -decoder 32 decodiert die
Spaltenadresse, um die Spaltenauswahlleitungen 46 auszuwählen. Die
Steuerschaltung 36 prüft
die Spaltenadresse auf Redundanz. Wenn ein Redundanztreffer gefunden wird,
wird die ersetzte Spaltenauswahlleitung inaktiv gelassen, und es
werden die Ersatz-Spaltenauswahlleitung und die anderen adressierten
Spaltenauswahlleitungen aktiviert, um gewählte Leseverstärker mit
E/A-Schaltungen zu verbinden, die Daten über den E/A-Kommunikationsweg 50 an die
externe Einrichtung weiterleiten.
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Während einer
Schreiboperation werden in der Matrix von Speicherzellen 28 zu
speichernde Daten aus einer externen Ein richtung den DQs und Dateneingangspuffern über den
E/A-Kommunikationsweg 50 zugeführt. Die
Steuerschaltung 36 empfängt Schreibsteuersignale,
einschließlich
Datenmaskierungssignale, und das Adressenregister 38 empfängt die
Zeilenadresse einer gewählten
Speicherzelle bzw. gewählter
Zellen 44. Die Zeilenadresse wird aus dem Adressenregister 38 dem
Zeilenadressenlatch und -decoder 30 zugeführt und
durch die Steuerschaltung 36 und ein RAS-Signal in dem
Zeilenadressenlatch und -decoder 30 zwischengespeichert. Der
Zeilenadressenlatch und -decoder 30 decodiert die Zeilenadresse
und aktiviert die gewählte
Wortleitung 40. Während
die gewählte
Wortleitung 40 aktiviert ist, wird der in jeder an die
gewählte
Wortleitung 40 angekoppelten Speicherzelle 44 gespeicherte Wert
zu der jeweiligen Bitleitung 42 und dem Leseverstärker weitergeleitet,
der elektrisch an die jeweilige Bitleitung 42 angekoppelt
ist.
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Als
nächstes
empfangen die Steuerschaltung 36 und das Adressenregister 38 die
Spaltenadresse der gewählten
Speicherzelle oder -zellen 44. Das Adressenregister 38 führt dem
Spaltenadressenlatch und -decoder 32 die Spaltenadresse
zu, und die Spaltenadresse wird durch die Steuerschaltung 36 und
ein CAS-Signal in
dem Spaltenadressenlatch und -decoder 32 zwischengespeichert.
Die Steuerschaltung 36 wertet die Spaltenadresse auf Redundanz
aus. Wenn ein Redundanztreffer auftritt, aktiviert die Steuerschaltung 36 das
Signal des Sperrens für
lokale Redundanz oder die Signale des Sperrens für Redundanz eines angrenzenden
Segments, um die Aktivierung der ersetzten Spaltenauswahlleitungen
zu blockieren. Außerdem
wird das CAS-Signal durch
die Steuerschaltung 36 auf der Basis des Datenmaskierungssignals
verknüpft,
um die Aktivierung maskierter Spaltenauswahlleitungen zu blockieren. Spaltenadressenlatch
und -decoder 32 empfängt Spaltenauswahlleitungsaktivierungssignale
aus der Steuerschaltung 36 und aktiviert gewählte Spaltenauswahlleitungen,
um Eingangspuffer mit Leseverstärkern
zu verbinden. Die Eingangspuffer leiten Daten aus einer externen
Einrichtung über
den E/A-Kommunikationsweg 50 an die Leserverstärker weiter.
Außerdem übersteuern
die Eingangspuffer die Leseverstärker,
um Daten über
die Bitleitungen 42 in die gewählte Speicherzelle oder -zellen 44 zu schreiben.
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2 ist
ein Diagramm, das eine Ausführungsform
einer Speicherzelle 44 in der Matrix von Speicherzellen 28 darstellt.
Die Speicherzelle 44 enthält einen Transistor und einen
Kondensator 62. Das Gate des Transistors 60 ist
elektrisch an die Wortleitung 40 angekoppelt. Eine Seite
des Drain-Source-Weges
des Transistors 60 ist elektrisch an die Bitleitung 42 und
die andere Seite des Drain-Source-Weges elektrisch an eine Seite
des Kondensators 62 angekoppelt. Die andere Seite des Kondensators 62 ist
elektrisch an eine Referenz 64, wie zum Beispiel an ein
Halbes der Versorgungsspannung, angekoppelt. Der Kondensator 62 wird
geladen und entladen, um eine logische 0 oder eine logische 1 zu
repräsentieren.
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Während einer
Leseoperation wird die Wortleitung 40 aktiviert, um den
Transistor 60 einzuschalten, und der auf dem Kondensator 62 gespeicherte Wert
wird über
die Bitleitung 42 durch einen Leseverstärker gelesen. Während einer
Schreiboperation wird die Wortleitung 40 aktiviert, um
den Transistor 60 einzuschalten und auf den Kondensator 62 zuzugreifen.
Der mit der Bitleitung 42 verbundene Leseverstärker wird übersteuert,
um über
die Bitleitung 42 und den Transistor 60 einen
Datenwert auf den Kondensator 62 zu schreiben.
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Eine
Leseoperation an der Speicherzelle 44 ist eine destruktive
Leseoperation. Nach jeder Leseoperation wird der Kondensator 62 auf
den gerade gelesenen Datenwert wieder aufgeladen oder entladen.
Zusätzlich
entlädt
sich die Ladung auf dem Kondensator 62 sogar ohne Leseoperationen.
Um einen gespeicherten Wert zu behalten, wird die Speicherzelle 44 periodisch
durch Lesen und/oder Beschreiben der Speicherzelle 44 aufgefrischt.
Alle Speicherzellen 44 in der Matrix von Speicherzellen 28 werden periodisch
aufgefrischt, um ihre Werte aufrechtzuerhalten.
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3 ist
ein Diagramm, das eine Ausführungsform
des RAM 24 gemäß der vorliegenden
Erfindung darstellt. Der RAM 24 enthält eine Matrix von Speicherzellen 28,
einen Zeilenadressenlatch und -decoder 30, einen Spaltenadressenlatch
und -decoder 32, eine Leserverstärker- und E/A-Schaltung 34, eine
Steuerschaltung 36 und ein Adressenregister (nicht gezeigt).
Bei einer Ausführungsform
ist der RAM 24 ein DRAM, der Steuersignale, einschließlich Lese-/Schreibfreigabe-,
RAS- und CAS-Signale, empfängt.
Bei einer Ausführungsform
ist der RAM 24 ein PSRAM, der Steuersignale, einschließlich SRAM-Steuersignale, empfängt.
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Als
Zeilenauswahlleitungen bezeichnete leitfähige Wortleitungen 40-40n erstrecken
sich in der X-Richtung über
die Matrix von Speicherzellen 28, und leitfähige Bitleitungen 42a-42m erstrecken
sich in der Y-Richtung über
die Matrix von Speicherzellen 28. An jedem Kreuzpunkt einer
Wortleitung 40a-40n und
einer Bitleitung 42a-42m befindet sich eine der Speicherzellen 44a-44p.
Die Speicherzelle 44a befindet sich an dem Kreuzpunkt der
Wortleitung 40a und der Bitleitung 42b. Die Speicherzelle 44b befindet
sich am Kreuzpunkt der Wortleitung 40a und der Bitleitung 42d,
und die Speicherzelle 44p befindet sich am Kreuzpunkt der
Wortleitung 40a und der Bitleitung 42m.
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Jede
Wortleitung 40-40n ist elektrisch an den Zeilenadressenlatch
und -decoder 30 und jede Bitleitung 42a-42m elektrisch
an die Leseverstärker-
und E/A-Schaltung 34 angekoppelt. Die Leseverstärker- und
E/A-Schaltung 34 ist über
leitfähige
Spaltenauswahlleitungen 46a-46m elektrisch an
den Spaltenadressenlatch und -decoder 32 angekoppelt. Außerdem ist
die Leseverstärker-
und E/A-Schaltung 34 elektrisch über Kommunikationsleitungen 48 an
den Zeilenadressenlatch und -decoder 30 und über den E/A-Kommunikationsweg 50 an
Daten-E/A-Kontaktstellen
oder -anschlüsse,
die als DQs bezeichnet werden, angekoppelt. Daten werden zwischen
der Leseverstärker- und E/A-Schaltung 34 in
dem RAM 24 und einer externen Einrichtung über den E/A-Kommunikationsweg 50 transferiert.
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Die
Steuerschaltung 36 ist über
den Steuerkommunikationsweg 52 elektrisch an den Zeilenadressenlatch
und -decoder 30 und den Spaltenadressenlatch und -decoder 32 angekoppelt.
Das Adressenregister empfängt
Zeilen- und Spaltenadressen und führt dem Zeilenadressenlatch
und -decoder 30 eine Zeilenadresse und dem Spaltenadressenlatch und
-decoder 32 eine Spaltenadresse zu. Die Steuerschaltung 36 führt dem
Zeilenadressenlatch und -decoder 30 über den Steuerkommunikationsweg 52 ein RAS-Signal
zu, um die zugeführte
Zeilenadresse in dem Zeilenadressenlatch und -decoder 30 zwischenzuspeichern.
Die Steuerschaltung 36 führt dem Spaltenadressenlatch
und -decoder 32 über
den Steuerkommunikationsweg 52 ein CAS-Signal zu, um die zugeführte Spaltenadresse
in dem Spaltenadressenlatch und – decoder 32 zwischenzuspeichern.
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In
der Matrix von Speicherzellen 28 ist jede der Speicherzellen 44a-44p der
Speicherzelle 44 von 2 ähnlich.
Die Speicherzelle 44a enthält einen Transistor 60a und
einen Kondensator 62a. Das Gate des Transistors 60a ist
elektrisch an die Wortleitung 40a angekoppelt. Eine Seite
des Drain-Source-Weges
des Transistors 60a ist elektrisch an die Bitleitung 42b und
die andere Seite des Drain-Source-Weges elektrisch an eine Seite
des Kondensators 62a angekoppelt. Die andere Seite des
Kondensators 62a ist elektrisch an eine Referenz 64a,
wie zum Beispiel an ein Halbes der Versorgungsspannung, angekoppelt. Die
Speicherzelle 44b enthält
einen Transistor 60b und einen Kondensator 62b.
Das Gate des Transistors 60b ist elektrisch an die Wortleitung 40a angekoppelt.
Eine Seite des Drain-Source-Weges des Transistors 60b ist
elektrisch an die Bitleitung 42d und die andere Seite des
Drain-Source-Weges elektrisch an eine Seite des Kondensators 62b angekoppelt.
Die andere Seite des Kondensators 62b ist elektrisch an
eine Referenz 64b, wie zum Beispiel an ein Halbes der Versorgungsspannung,
angekoppelt. Jede der anderen Speicherzellen 44 in der
Matrix von Speicherzellen 28 ist der Speicherzelle 44a und
der Speicherzelle 44b ähnlich,
einschließlich
Speicherzelle 44p, die einen Transistor 60p und
einen Kondensator 62p enthält. Das Gate des Transistors 60p ist
elektrisch an die Wortleitung 40a angekoppelt. Eine Seite
des Drain-Source-Weges
des Transistors 60p ist elektrisch an die Bitleitung 42m und
die andere Seite des Drain-Source-Weges elektrisch an eine Seite
des Kondensators 62p angekoppelt. Die andere Seite des
Kondensators 62p ist elektrisch an eine Referenz 64p,
wie zum Beispiel ein Halbes der Versorgungsspannung, angekoppelt.
Die anderen Speicherzellen 44 in der Matrix von Speicherzellen 28 sind
der Klarheit halber nicht gezeigt.
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Die
Leseverstärker-
und E/A-Schaltung 34 enthält Leseverstärker 100a-100t,
Spaltenauswahlleitungstransistoren 102a-102m,
Ausgangsfreigabetransistoren 104 und eine E/A-Schaltung 106.
Die Leseverstärker 100a-100t enthalten
Entzerrungs- und Vorladeschaltungen und die E/A-Schaltung 106 enthält Dateneingangspuffer
und Datenausgangspuffer. Jeder der Leseverstärker 100a-100t ist
elektrisch an den Zeilenadressenlatch und – decoder 30 über den Kommunikationsweg 48 angekoppelt.
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Die
Leseverstärker 100a-100t sind
elektrisch an die Bitleitungen 42a-42m und an
die Spaltenauswahlleitungstransistoren 102a-102m angekoppelt. Jeder
der Leseverstärker 100a-100t ist
elektrisch an zwei der Bitleitungen 42a-42m angekoppelt.
Der Leseverstärker 100a ist
elektrisch an die Bitleitung 42a und die Bitleitung 42b angekoppelt.
Der Leseverstärker 100b ist
elektrisch an die Bitleitung 42c und die Bitleitung 42d angekoppelt
und so weiter, bis zu dem Leseverstärker 100t, der elektrisch
an die Bitleitung 42m-1 und die Bitleitung 42m angekoppelt
ist. Außerdem
ist jeder der Leserverstärker
elektrisch an die Drain-Source-Wege zweier der Spaltenauswahlleitungstransistoren 102a-102m angekoppelt.
Der Leserverstärker 100a ist
elektrisch an den Drain-Source-Weg des Spaltenauswahlleitungstransistors 102a bei 108a und
den Drain-Source-Weg
des Spaltenauswahlleitungstransistors 102b bei 108b ange koppelt.
Der Leseverstärker 100b ist
elektrisch an den Drain-Source-Weg
des Spaltenauswahlleitungstransistors 102c bei 108c und
den Drain-Source-Weg des Spaltenauswahlleitungstransistors 102d bei 108d angekoppelt
und so weiter bis zu dem Leseverstärker 100t, der elektrisch
an den Drain-Source-Weg des Spaltenauswahlleitungstransistors 102m-1 bei 108m-1 und
den Drain-Source-Weg des Spaltenauswahlleitungstransistors 102m bei 108m angekoppelt
ist. Die anderen Seiten der Drain-Source-Wege der Spaltenauswahlleitungstransistoren 102a-102m sind
elektrisch an den lokalen Datenbus 110 angekoppelt.
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Die
Leseverstärker 100a-100t sind
Differenz-Leseverstärker.
Jeder der Leseverstärker 100a-100t empfängt eine
der gekoppelten Bitleitungen 42a-42m an jedem
von zwei differentiellen Eingängen
und führt
den Spaltenauswahlleitungstransistoren 102a-102m differentielle
Ausgangssignale zu, einschließlich
eines Ausgangssignals und der Invertierung des Ausgangssignals.
Der Leseverstärker 100a empfängt die
Bitleitung 42a an einem differentiellen Eingang und die
Bitleitung 42b an dem anderen differentiellen Eingang.
Der Leseverstärker 100b empfängt die
Bitleitung 42c an einem differentiellen Eingang und die
Bitleitung 42d an dem anderen differentiellen Eingang und
so weiter bis zu dem Leseverstärker 100t,
der die Bitleitung 42m-1 an einem differentiellen Eingang
und die Bitleitung 42m an dem anderen differentiellen Eingang
empfängt.
Der Leseverstärker 100a führt dem
Spaltenauswahlleitungstransistor 102a ein (Zahlwort) abgetastetes
Ausgangssignal und dem Spaltenauswahlleitungstransistor 102b die
Invertierung des abgetasteten Ausgangssignals zu. Der Leseverstärker 100b führt dem
Spaltenauswahlleitungstransistor 102c ein abgetastetes
Ausgangssignal und dem Spaltenauswahlleitungstransistor 102d die
Invertierung des abgetasteten Ausgangssignals zu und so weiter bis
zu dem Leseverstärker 100t,
der dem Spaltenauswahlleitungstransistor 102m-1 ein abgetastetes
Ausgangssignal und dem Spaltenauswahlleitungstransistor 102m die
Invertierung des abgetasteten Ausgangssignals zuführt.
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Das
Gate jedes der Spaltenauswahlleitungstransistoren 102a-102m ist
elektrisch an eine der Spaltenauswahlleitungen 46a-46m angekoppelt.
Das Gate des Spaltenauswahlleitungstransistors 102a ist elektrisch
an die Spaltenauswahlleitung 46a angekoppelt. Das Gate
des Spaltenauswahlleitungstransistors 102b ist elektrisch
an die Spaltenauswahlleitung 46b angekoppelt. Das Gate
des Spaltenauswahlleitungstransistors 102c ist elektrisch
an die Spaltenauswahlleitung 46c angekoppelt. Das Gate des
Spaltenauswahlleitungstransistors 102d ist elektrisch an
die Spaltenauswahlleitung 46d angekoppelt und so weiter
bis zu dem Gate des Spaltenauswahlleitungstransistors 102m-1,
das elektrisch an die Spaltenauswahlleitung 46m-1 angekoppelt
ist, und dem Gate des Spaltenauswahlleitungstransistors 102m,
das elektrisch an die Spaltenauswahlleitung 46m angekoppelt
ist.
-
Der
lokale Datenbus 110 ist elektrisch an eine Seite der Drain-Source-Wege
der Ausgangsfreigabetransistoren 104 angekoppelt. Die anderen
Seiten der Drain-Source-Wege der Ausgangsfreigabetransistoren 104 sind
elektrisch an den globalen Datenbus 112 angekoppelt, der
elektrisch an die E/A-Schaltung 106 angekoppelt ist. Jede
Leitung in dem globalen Datenbus 112 ist elektrisch an
einen Dateneingangspuffer und einen Datenausgangspuffer in der E/A-Schaltung 106 angekoppelt.
Die Gates der Ausgangsfreigabetransistoren 104 sind über den Kommunikationsweg 48 elektrisch
an den Zeilenadressenlatch und -decoder 30 angekoppelt.
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Der
Zeilenadressenlatch und -decoder 30 empfängt Zeilenadressen-
und RAS-Signale zum Zwischenspeichern der empfangenen Zeilenadressen
in dem Zeilenadressenlatch und -decoder 30. Der Zeilenadressenlatch
und -decoder 30 decodiert eine Zeilenadresse, um eine der
Wortleitungen 40a-40n auszuwählen. Die gewählte Wortleitung 40a-40n dient
zum Auswählen
und Einschalten der Transistoren 60a-60p, deren
Gates an die gewählte Wortleitung 40a-40n angekoppelt
sind. Datenbitwerte aus den an die gewählten Transistoren 60a-60p angekoppelten
Kon densatoren 62a-62p werden über die gewählten Transistoren 60a-60p und
die gekoppelten Bitleitungen 42a-42m zu den Leseverstärkern 100a-100t geleitet.
Außerdem
führt der
Zeilenadressenlatch und -decoder 30 den Leseverstärkern 100a-100t über den
Kommunikationsweg 48 Leseverstärkeraktivierungssignale und
Entzerrungs- und Vorladesignale zu. Zusätzlich führt der Zeilenadressenlatch
und -decoder 30 den Ausgangsfreigabetransistoren 104 über den
Kommunikationsweg 48 Ausgangsfreigabesignale zu. Die Ausgangsfreigabesignale
schalten die Ausgangsfreigabetransistoren 104 ein, um Leitungen
in dem lokalen Datenbus 110 mit Leitungen in dem globalen
Datenbus 112 zu verbinden.
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Der
Spaltenadressenlatch und -decoder 32 aktiviert Spaltenauswahlleitungen 46a-46m,
um gewählte
Spaltenauswahlleitungstransistoren 102a und 102m einzuschalten
und gewählte
Leseverstärker 100a-100t mit
Leitungen in dem lokalen Datenbus 110 zu verbinden. Der
Spaltenadressenlatch und -decoder 32 empfängt eine
Spaltenadresse, um die Spaltenadresse in dem Spaltenadressenlatch
und -decoder 32 zwischenzuspeichern. Der Spaltenadressenlatch
und -decoder 32 decodiert die Spaltenadresse, um eine oder
mehrere Spaltenauswahlleitungen 46a-46m zu adressieren.
Bei einer Ausführungsform
wählt der
Spaltenadressenlatch und -decoder 32 auf der Basis einer
(Zahlwort) Spaltenadresse vier Spaltenauswahlleitungen 46a-46m.
-
Der
Spaltenadressenlatch und -decoder 32 empfängt über den
Steuerkommunikationsweg 52 Spaltenauswahlleitungsaktivierungssignale
aus der Steuerschaltung 36. Die Spaltenauswahlleitungsaktivierungssignale
zeigen an, welche der gewählten Spaltenauswahlleitungen 46a-46m durch
den Spaltenadressenlatch und -decoder 32 aktiviert werden sollen.
Der Spaltenadressenlatch und -decoder 32 aktiviert die
Spaltenauswahlleitungen 46a-46m, die durch die
Spaltenadresse ausgewählt
und durch die Spaltenauswahlleitungsaktivierungssignale für die Aktivierung
ausgewählt
werden.
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Den
Gates der Spaltenauswahltransistoren 102a-102m,
die an die aktivierten Spaltenauswahlleitungen 46a-46m angekoppelt
sind, werden aktivierte Spaltenauswahlleitungen 46a-46m zugeführt. Die aktivierten
Spaltenauswahlleitungen 46a-46m schalten die gekoppelten
Spaltenauswahlleitungstransistoren 102a-102m ein, um gewählte Leseverstärker 100a-100t mit
Leitungen in dem lokalen Datenbus 110 zu verbinden. Bei
einer Ausführungsform
aktiviert der Spaltenadressenlatch und -decoder 32 beide
an einen gewählten
Leseverstärker 100a-100t angekoppelte
Spaltenauswahltransistoren 102a-102m, um Daten
und die Invertierung der Daten zwischen den gewählten Leseverstärker 100a-100t und
der E/A-Schaltung 106 zu übermitteln.
-
Die
Spaltenauswahlleitungen 46a-46m werden zu Spaltensegmenten
gruppiert. Jedes Spaltensegment enthält eine Gruppe von Spalten
aus zwei Leitungen 46a-46m, die einen Satz von
Eingangspuffern und Ausgangspuffern in der E/A-Schaltung 106 benutzen.
Es können
sich mehrere Spaltenauswahlleitungen 46a-46m in einem
Spaltensegment ein Eingangs-/Ausgangspufferpaar in dem Satz von
Eingangspuffern und Ausgangspuffern teilen, wobei abwechselnd einer
der Leserverstärker 100a-100t mit dem
Eingangs-/Ausgangspufferpaar in der E/A-Schaltung 106 verbunden
wird. Die Spaltenauswahlleitungen 46a-46m in angrenzenden
Spaltensegmenten verwenden einen anderen Satz von Eingangspuffern
und Ausgangspuffern in der E/A-Schaltung 106. Wenn eine
der adressierten Spaltenauswahlleitungen 46a-46m mit
einer Ersatzleitung der Spaltenauswahlleitungen 46a-46m,
die sich in dem lokalen Spaltensegment befindet, ersetzt wird, wird die
Aktivierung der ersetzten Spaltenauswahlleitung 46a-46m über ein
Signal des Sperrens für
lokale Redundanz verhindert. Wenn eine der adressierten Spaltenauswahlleitungen 46a-46m durch
eine Ersatzleitung der Spaltenauswahlleitungen 46a-46m in einem
angrenzenden Spaltensegment ersetzt wird, wird die Aktivierung der
ersetzten Spaltenauswahlleitungen 46a-46m über ein
Signal des Sperrens für Redundanz
eines angrenzenden Segments verhindert. Die Steuerschaltung 36 steuert
die Aktivierung der Spaltenauswahlleitungen 46a-46m,
einschließlich der
Deaktivierung von Spaltenauswahlleitungen 46a-46m über Signale
des Sperrens für
lokale Redundanz und Signale des Sperrens für Redundanz eines angrenzenden
Segments.
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Die
Steuerschaltung 36 empfängt
Zeilen- und Spaltenadressen, Steuersignale und Datenmaskierungssignale
zur Steuerung der Funktionsweise des RAM 24. Die Datenmaskierungssignale
zeigen an, ob bestimmte der Speicherzellen 44a-44p während eines
Schreibbefehls unverändert
gelassen werden. Bei einer Ausführungsform
maskiert ein Datenmaskierungssignal das obere Byte eines Sechzehn-Bit-Schreibbefehls,
und ein anderes Datenmaskierungssignal maskiert das untere Byte
eines Sechzehn-Bit-Schreibbefehls.
Bei einer Ausführungsform ist
der RAM 24 ein DRAM, und die Steuersignale enthalten Lese-/Schreibfreigabe-,
RAS- und CAS-Signale. Bei einer Ausführungsform ist der RAM 24 ein PSRAM,
und die Steuersignale enthalten SRAM-Steuersignale, die von der Steuerschaltung 36 verwendet
werden, um DRAM-Steuersignale, wie zum Beispiel Lese-/Schreibfreigabe-,
RAS- und CAS-Signale bereitzustellen.
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Die
Steuerschaltung 36 regelt das empfangene oder zugeführte CAS-Signal
unter Verwendung des Lese-/Schreibfreigabesignals und der Datenmaskierungssignale,
um ein geregeltes CAS-Signal bereitzustellen. Das CRS-Signal wird
unter Verwendung des Lese-/Schreibfreigabesignals und der Datenmaskierungssignale
verknüpft.
Wenn ein oder mehr der Datenmaskierungssignale aktiv sind und das
Lese-/Schreibsignal einen Schreibbefehl anzeigt, wird der CAS-Signalimpuls
blockiert, um eine Aktivierung gewählter Spaltenauswahlleitungsfreigabesignale
zu verhindern. Das Verhindern der Aktivierung gewählter Spaltenauswahlleitungsfreigabesignale
verhindert eine Aktivierung von gewählten Spaltenauswahlleitungsaktivierungssignalen.
Die Steuerschaltung 36 führt dem Spaltenadressenlatch und
-decoder 32 die inaktiven Spaltenauswahlleitungsaktivierungssignale
für die
maskierten Spaltenauswahlleitungen 46a-46m zu,
und die maskierten Spaltenauswahlleitungen 46a-46m wer den
von dem Spaltenadressenlatch und -decoder 32 inaktiv gelassen.
-
Die
Steuerschaltung 36 wertet Redundanz für empfangene Spaltenadressen
aus. Wenn ein lokaler Redundanztreffer gefunden wird und eine der adressierten
Spaltenauswahlleitungen 46a-46m durch eine lokale Ersatz-Spaltenauswahlleitung 46a-46m ersetzt
wird, führt
die Steuerschaltung 36 das Signal des Sperrens für lokale
Redundanz zu und verhindert die Aktivierung des Aktivierungssignals
der ersetzten Spaltenauswahlleitung. Die Steuerschaltung 36 führt dem
Spaltenadressenlatch und -decoder 32 das inaktive Spaltenauswahlleitungsaktivierungssignal
für die
ersetzte Spaltenauswahlleitung 46a-46m zu, und
die ersetzte Spaltenauswahlleitung 46a-46m wird
von dem Spaltenadressenlatch und -decoder 32 inaktiv gelassen.
Wenn ein Redundanztreffer gefunden wird und eine der adressierten Spaltenauswahlleitungen 46a-46m durch
eine Ersatz-Spaltenauswahlleitung 46a-46m in
einem angrenzenden Spaltensegment ersetzt wird, liefert die Steuerschaltung 36 das
Signal des Sperrens für
Redundanz eines angrenzenden Segments und verhindert die Aktivierung
des Aktivierungssignals der ersetzten Spaltenauswahlleitung. Die
Steuerschaltung 36 führt
dem Spaltenadressenlatch und -decoder 32 das inaktive Spaltenauswahlleitungsaktivierungssignal
für die
ersetzte Spaltenauswahlleitung 46a-46m zu, und
die ersetzte Spaltenauswahlleitung 46a-46m wird
von dem Spaltenadressenlatch und -decoder 32 inaktiv gelassen.
-
Anstatt
einen Schreibbefehl in gewählte Speicherzellen 44a-44p zu verhindern,
indem jedem der zwei Eingänge
eines der Leseverstärker 100a-100t hohe
Spannungspegel zugeführt
werden, werden maskierte und ersetzte Spaltenauswahlleitungen 46a-46m inaktiv
gelassen, indem eine Aktivierung von Spaltenauswahlleitungsaktivierungssignalen
verhindert wird. Das Inaktivlassen der gewählten Spaltenauswahlleitungen 46a-46m schaltet
gewählte
Spaltenauswahlleitungstransistoren 102a-102m aus, wodurch ein Leiten
von Schreibdaten aus der E/A- Schaltung 106 zu
den Leseverstärkern 100a-100t blockiert
wird. Dies verhindert, dass der Schreibbefehl über die Leseverstärker 100a-100t gewählte Speicherzellen 44a-44p beschreibt.
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Während einer
Leseoperation empfängt
die Steuerschaltung 36 Lesesteuersignale, und der Zeilenadressenlatch
und – decoder 30 empfängt eine Zeilenadresse,
das über
die Steuerschaltung 36 und ein RAS-Signal in dem Zeilenadressenlatch
und – decoder 30 zwischengespeichert
wird. Der Zeilenadressenlatch und – decoder 30 führt den
Leseverstärkern 100a-100t Leseverstärkeraktivierungs-
und Entzerrungs- und Vorladesignale und den Ausgangsfreigabetransistoren 104 Ausgangsfreigabesignale
zu. Die Ausgangsfreigabesignale schalten die Ausgangsfreigabetransistoren 104 ein,
um den lokalen Datenbus 110 mit dem globalen Datenbus 112 zu
verbinden. Die Leseverstärker 100a-100t enthalten
Entzerrungs- und Vorladeschaltungen, die die Spannungen an Paaren
von Bitleitungen 42a-42m als Reaktion auf die
Leseverstärkeraktivierungs-
und Entzerrungs- und Vorladesignale entzerren. Zum Beispiel enthält der Leseverstärker 100a Entzerrungs-
und Vorladeschaltungen, die die Spannung auf den Bitleitungen 42a und 42b entzerren.
-
Der
Zeilenadressenlatch und -decoder 30 decodiert die Zeilenadresse
und aktiviert eine gewählte
Wortleitung, wie zum Beispiel die Wortleitung 40a. Während die
gewählte
Wortleitung 40a aktiviert ist, wird der in jeder an die
gewählte
Wortleitung 40a angekoppelten Speicherzelle 44a-44p gespeicherte Wert
zu der jeweiligen Bitleitung 42a-42m geleitet. Der
in einer Speicherzelle wie zum Beispiel der Speicherzelle 44a gespeicherte
Bitwert wird über
eine Bitleitung, wie zum Beispiel die Bitleitung 42b, zu
einem Leseverstärker,
zum Beispiel dem Leseverstärker 100a geleitet.
-
Um
den Datenbitwert aus der Speicherzelle 44a zu lesen, empfängt der
Leseverstärker 100a den Datenbitwert
aus der Speicherzelle 44a über die Bitleitung 42b und
verwendet den Span nungswert auf der Bitleitung 42a als
Referenz. Der Leseverstärker 100a verstärkt die
Differenz zwischen dem Datenbitwert auf der Bitleitung 42b und
dem Referenzwert auf der Bitleitung 44a und führt dem
Spaltenauswahlleitungstransistor 100b einen abgetasteten
Ausgangswert und dem Spaltenauswahlleitungstransistor 100a die
Invertierung des abgetasteten Ausgangswert zu.
-
Als
nächstes
empfangen die Steuerschaltung 36 und der Spaltenadressenlatch
und -decoder 32 die Spaltenadresse der gewählten Speicherzelle oder
-zellen 44a-44p und speichern die Spaltenadresse
in dem Spaltenadressenlatch und -decoder 32 über die
Steuerschaltung 36 und ein CAS-Signal zwischen. Der Spaltenadressenlatch
und -decoder 32 decodiert die Spaltenadresse, um die Spaltenauswahlleitungen 46a-46m zu
wählen.
Die Steuerschaltung 36 wertet die Spaltenadresse auf Redundanz aus.
-
Wenn
ein lokaler Redundanztreffer gefunden wird, liefert die Steuerschaltung 36 das
Signal des Sperrens für
lokale Redundanz und verhindert eine Aktivierung des Aktivierungssignals
der ersetzten Spaltenauswahlleitung. Die Steuerschaltung 36 führt das
inaktive Spaltenauswahlleitungsaktivierungssignal dem Spaltenadressenlatch
und -decoder 32 zu. Wenn ein Redundanztreffer gefunden
wird und eine der adressierten Spaltenauswahlleitungen 46a-46m durch
eine Ersatz-Spaltenauswahlleitung 46a-46m in einem
angrenzenden Spaltensegment ersetzt wird, liefert die Steuerschaltung 36 das
Signal des Sperrens für
Redundanz eines angrenzenden Segments und verhindert eine Aktivierung
des Aktivierungssignals der ersetzten Spaltenauswahlleitung. Die
Steuerschaltung 36 führt
dem Spaltenadressenlatch und -decoder 32 inaktive Spaltenauswahlleitungsaktivierungssignale
für die
ersetzten Spaltenauswahlleitungen 46a-46m zu.
Die ersetzten Spaltenauswahlleitungen 46a-46m werden über den
Spaltenadressenlatch und -decoder 32 inaktiv gelassen.
Die Ersatz-Spaltenauswahlleitungen 46a-46m und
andere gewählte
Spaltenauswahlleitungen 46a-46m werden über den
Spaltenadressenlatch und -decoder 32 aktiviert, um gewählte Leserverstärker 100a-100t mit dem
lokalen Datenbus 110 zu verbinden.
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Um
den Leserverstärker 100a zu
lesen, werden die Spaltenauswahlleitungen 46a und 46b aktiviert,
um die Spaltenauswahlleitungstransistoren 102a und 102b einzuschalten,
die den abgetasteten Ausgangswert und die Invertierung des abgetasteten Ausgangswerts
zu dem lokalen Datenbus 110 leiten. Der Zeilenadressenlatch
und -decoder 30 führt über Kommunikationsleitungen 48 den
Ausgangsfreigabetransistoren 104 die aktiven Ausgangsfreigabesignale
zu, und die Ausgangsfreigabetransistoren 104 leiten den
abgetasteten Ausgangswert und die Invertierung des abgetasteten
Ausgangswerts zu den globalen Datenbussen 112 und Datenausgangspuffern
in der E/A-Schaltung 106. Die Datenausgangspuffer empfangen
den abgetasteten Ausgangswert und die Invertierung des abgetasteten
Ausgangswerts und führen
die Daten über
den E/A-Kommunikationsweg 50 einer oder mehreren externen
Einrichtungen zu.
-
Während einer
Schreiboperation werden in der Matrix von Speicherzellen 28 zu
speichernde Daten aus einer externen Einrichtung über den E/A-Kommunikationsweg 50 Dateneingangspuffern in
der E/A-Schaltung 106 zugeführt. Die Steuerschaltung 36 empfängt eine
Zeilenadresse, Schreibsteuersignale und Datenmaskierungssignale.
Der Zeilenadressenlatch und -decoder 30 empfängt die
Zeilenadresse, die in dem Zeilenadressenlatch und -decoder 30 über die
Steuerschaltung 36 und ein RAS-Signal zwischengespeichert wird.
-
Der
Zeilenadressenlatch und -decoder 30 führt den Leserverstärkern 100a-100t Leseverstärkeraktivierungs-
und Entzerrungs- und Vorladesignale zu und den Ausgangsfreigabetransistoren 104 Ausgangsfreigabesignale.
Die Ausgangsfreigabesignale schalten die Ausgangsfreigabetransistoren 104 ein,
um den globalen Datenbus 112 mit dem lokalen Datenbus 110 zu
verbinden. Die Leseverstärker 100a-100t enthalten
Entzerrungs- und Vorladeschaltungen, die die Spannungen auf Paaren
von Bitleitungen 42a-42m als Reaktion auf die
Leseverstärkeraktivierungs-
und Entzerrungs- und Vorladesignale entzerren. Zum Beispiel enthält der Leseverstärker 100a Entzerrungs-
und Vorladeschaltungen, die die Spannung auf den Bitleitungen 42a und 42b entzerren.
-
Der
Zeilenadressenlatch und -decoder 30 decodiert die Zeilenadresse
und aktiviert eine gewählte
Wortleitung, wie zum Beispiel die Wortleitung 40a. Während die
gewählte
Wortleitung 40a aktiviert ist, wird der in jeder an die
gewählte
Wortleitung 40a angekoppelten Speicherzelle 44a-44p gespeicherte Wert
zu der jeweiligen Bitleitung 42a-42m geleitet. Der
in einer Speicherzelle, wie zum Beispiel der Speicherzelle 44a,
gespeicherte Bitwert wird zu einem Leserverstärker, wie zum Beispiel den
Leseverstärker 100a, über eine
Bitleitung, wie zum Beispiel die Bitleitung 42b, geleitet.
-
Als
nächstes
empfangen die Steuerschaltung 36 und der Spaltenadressenlatch
und -decoder 32 die Spaltenadresse der gewählten Speicherzelle oder
-zellen 44a-44p und speichern die Spaltenadresse
in dem Spaltenadressenlatch und -decoder 32 über die
Steuerschaltung 36 und ein CAS-Signal zwischen. Der Spaltenadressenlatch
und -decoder 32 decodiert die Spaltenadresse, um Spaltenauswahlleitungen 46a-46m auszuwählen. Die
Steuerschaltung 36 regelt das CAS-Signal und wertet die Spaltenadresse
auf Redundanz aus.
-
Die
Steuerschaltung 36 regelt das empfangene oder zugeführte CAS-Signal
unter Verwendung des Lese-/Schreibfreigabesignals und der Datenmaskierungssignale,
um ein geregeltes CAS-Signal bereitzustellen. Das CAS-Signal wird
unter Verwendung des Lese-/Schreibfreigabesignals und der Datenmaskierungssignale
verknüpft.
Wenn ein oder mehrere der Datenmaskierungssignale aktiv sind und
das Lese-/Schreibsignal einen Schreibbefehl anzeigt, wird der CAS-Signalimpuls
blockiert, um eine Aktivierung gewählter Spaltenauswahlleitungsfreigabesignale
zu verhindern. Das Verhindern der Aktivierung gewählter Spaltenauswahlleitungsfreigabesignale
verhindert die Aktivierung von Aktivierungssignalen der gewählten Spaltenauswahlleitung.
Die Steuerschaltung 36 führt dem Spaltenadressenlatch und – decoder 32 die
inaktiven Spaltenauswahlleitungsaktivierungssignale für die maskierten
Spaltenauswahlleitungen 46a-46m zu.
-
Wenn
ein lokaler Redundanztreffer gefunden wird, liefert die Steuerschaltung 36 das
Signal des Sperrens für
lokale Redundanz und verhindert Aktivierung des Aktivierungssignals
der ersetzten Spaltenauswahlleitung. Die Steuerschaltung 36 führt dem Spaltenadressenlatch
und -decoder 32 das inaktive Spaltenauswahlleitungsaktivierungssignal
zu. Wenn ein Redundanztreffer gefunden wird und eine der adressierten
Spaltenauswahlleitungen 46a-46m durch eine Ersatz-Spaltenauswahlleitung 46a-46m in einem
angrenzenden Spaltensegment ersetzt wird, liefert die Steuerschaltung 36 das
Signal des Sperrens für
Redundanz eines angrenzendes Segments und verhindert eine Aktivierung
des Aktivierungssignals der ersetzten Spaltenauswahlleitung. Die
Steuerschaltung 36 führt
dem Spaltenadressenlatch und -decoder 32 inaktive Spaltenauswahlleitungsaktivierungssignale
für ersetzte
Spaltenauswahlleitungen 46a-46m zu.
-
Der
Spaltenadressenlatch und -decoder 32 empfängt Spaltenauswahlleitungsaktivierungssignale
aus der Steuerschaltung 36 und aktiviert gewählte Spaltenauswahlleitungen 46a-46m,
um Leseverstärker 100a-100t mit
dem lokalen Datenbus zu verbinden. Maskierte und ersetzte Spaltenauswahlleitungen 46a-46m werden über den
Spaltenadressenlatch und -decoder 32 inaktiv gelassen.
Eingangspuffer in der E/A-Schaltung 106 steuern aus einer
externen Einrichtung empfangene Daten über den globalen Datenbus 112,
die Ausgangsfreigabetransistoren 104, den lokalen Datenbus 110 und
die Spaltenauswahltransistoren 102a-102m in die
Leseverstärker 100a-100t.
Die Eingangspuffer übersteuern
die Leseverstärker 100a-100t,
um Daten über
Bitleitungen 42a-42m in eine gewählte Speicherzelle
oder -zellen 44a-44b zu schreiben.
-
Um
einen Datenbitwert in die Speicherzelle 44a zu schreiben,
empfangen Dateneingangspuffer in der E/A-Schaltung 106 einen
Datenbitwert und die Invertierung des Datenbitwerts über den
Kommunikationsweg 50. Die Dateneingangspuffer senden den Datenbitwert
und die Invertierung des Datenbitwerts über den globalen Datenbus 112 zu
den Ausgangsfreigabetransistoren 104. Der Zeilenadressenlatch und
-decoder 30 liefert aktive Ausgangsfreigabesignale zum
Einschalten der Ausgangsfreigabetransistoren 104 über Kommunikationsleitungen 48,
und die Ausgangsfreigabetransistoren 104 leiten den Datenbitwert
und die Invertierung des Datenbitwerts zu dem lokalen Datenbus 110.
Die Spaltenauswahlleitungen 46a und 46b werden
aktiviert, um die Spaltenauswahlleitungstransistoren 102a und 102b einzuschalten,
die den Datenbitwert und die Invertierung des Datenbitwerts zu dem
Leseverstärker 100a leiten.
Die Dateneingangspuffer übersteuern
den Leseverstärker 100a,
wobei ein Eingangstreiber den Datenbitwert auf die Bitleitung 42b und
in die gewählte Speicherzelle 44a übersteuert
und ein anderer Dateneingangspuffer die Invertierung des Datenbitwerts auf
die Referenzbitleitung 42a übersteuert. Der Leseverstärker 100a schreibt
den Datenbitwert in die Speicherzelle 44a, und die Wortleitung 40a wird
deselektiert, um den Transistor 60a in der Speicherzelle 44a auszuschalten.
-
4 ist
ein Diagramm, das eine Ausführungsform
der Steuerschaltung 36 darstellt. Die Steuerschaltung 36 enthält eine
Torschaltung 200, eine Timerschaltung 202 und
Aktivierungsschaltungen 204a-204n. Die Torschaltung 200 ist
elektrisch gekoppelt, um Steuersignale aus der Steuerschaltung 36 und
externen Schaltkreisen über
den Torschaltungskommunikationsweg 206 zu empfangen und
ist mit der Timerschaltung 202 über den Timerkommunikationsweg 208 gekoppelt.
Die Timerschaltung 202 ist über den Aktivierungschaltungskommunikationsweg 210 elektrisch
an die Aktivierungsschaltungen 204a-204n angekop pelt,
und die Aktivierungsschaltungen 204a-204n sind über den
Steuerkommunikationsweg 52 elektrisch an den Spaltenadressenlatch und
-decoder angekoppelt. Jeder der Aktivierungsschaltungen 204a-204n führt der
Spaltenadressenlatch- und – decoderschaltung über den
Steuerkommunikationsweg 52 ein Spaltenauswahlleitungsaktivierungssignal
CSLA zu, um Spaltenauswahlleitungen zu aktivieren oder deren Aktivierung
zu verhindern. Bei einer Ausführungsform
enthält
die Steuerschaltung 36 mehrere Torschaltungen und mehrere Timerschaltungen,
und jede der mehreren Timerschaltungen ist an mehrere Aktivierungsschaltungen angekoppelt.
Bei anderen Ausführungsformen
enthält
die Steuerschaltung 36 eine beliebige geeignete Anzahl
von Torschaltungen, Timerschaltungen und Aktivierungsschaltungen.
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Die
Torschaltung 200 empfängt
Steuersignale während
eines Lesebefehls und eines Schreibbefehls über den Torschaltungs-Kommunikationsweg 206.
Die Steuersignale können
aus externen Schaltkreisen empfangen und/oder von der Steuerschaltung 36 bereitgestellt
werden. Die Steuersignale enthalten ein CAS-Signal CAS, ein Datenmaskierungssignal
bDM und ein Schreibsignal bWR. Das CAS-Signal CAS enthält einen
Impuls, der während
eines Lesebefehls und während
eines Schreibbefehls von einem niedrigen Spannungspegel zu einem
hohen Spannungspegel und zurück
zu einem niedrigen Spannungspegel pulst. Das Schreibsignal bWR ist ein
aktiv-niedriges Signal, das während
eines Lesebefehls auf einem hohen Spannungspegel und während eines
Schreibbefehls auf einem niedrigen Spannungspegel liegt. Das Datenmaskierungssignal
bDM ist ein aktiv-niedriges Signal. Wenn das Datenmaskierungssignal
bDM hoch ist, werden keine Speicherzellen maskiert und die Speicherzellen
können
mit Daten beschrieben werden. Wenn das Datenmaskierungssignal bDM
niedrig ist, werden Speicherzellen maskiert und die Speicherzellen
können
nicht mit Daten beschrieben werden.
-
Die
Torschaltung 200 enthält
Logik, die den Impuls in dem CAS-Signal CRS verknüpft, um
ein verknüpftes
CAS-Signal GCAS bereitzustellen. Wenn das Schreibsignal bWR auf
einem hohen Spannungspegel liegt, wodurch ein Lesebefehl angezeigt
wird, führt
die Torschaltung 200 den Impuls in dem CAS-Signal CAS als
einen Impuls in dem verknüpften
CAS-Signal GCAS der Timerschaltung 202 zu. Wenn das Datenmaskierungssignal
bDM auf einem hohen Spannungspegel liegt, wodurch angezeigt wird,
dass Speicherzellen nicht maskiert sind und beschrieben werden können, führt die
Torschaltung 200 auch den Impuls in dem CAS-Signal CAS als
einen Impuls in dem verknüpften
CAS-Signal GCAS der Timerschaltung 202 zu. Wenn das Schreibsignal
bWR und das Datenmaskierungssignal bDM auf niedrigen Spannungspegeln
liegen, blockiert die Torschaltung 200 den Impuls in dem CAS-Signal
CAS und führt
der Timerschaltung 202 ein verknüpftes CAS-Signal GCAS mit niedrigem Spannungspegel
zu.
-
Die
Timerschaltung 202 empfängt
das verknüpfte
CAS-Signal GCAS und führt
ein Spaltenauswahlleitungsfreigabesignal CSLEN den Aktivierungsschaltungen 204a-204n zu.
Wenn das verknüpfte CAS-Signal
GCAS einen Impuls enthält,
liefert die Timerschaltung 202 einen Impuls in dem Spaltenauswahlleitungsfreigabesignal
CSLEN. Der Impuls ist ein zeitgesteuertes Signal, das von einem
niedrigen Spannungspegel zu einem hohen Spannungspegel und zurück zu einem
niedrigen Spannungspegel pulst. Die Timerschaltung 202 liefert
ein Spaltenauswahlleitungsfreigabesignal CSLEN mit niedrigem Spannungspegel,
wenn das verknüpfte
CAS-Signal GCAS keinen Impuls enthält. Die Timerschaltung 202 führt das
Spaltenauswahlleitungsfreigabesignal CSLEN den Aktivierungsschaltungen 204a-204n zu.
-
Die
Aktivierungsschaltungen 204a-204n empfangen das
Spaltenauswahlleitungsfreigabesignal CSLEN aus der Timerschaltung 202 über den
Aktivierungsschaltungs-Kommunikationsweg 210. Außerdem empfangen
die Aktivierungsschaltungen 204a-204n Aktivierungssteuersignale über die
Steuerschaltung 36. Über
die Steuerschaltung 36 empfangene Aktivierungssteuersignale
enthalten Segmentauswahlsignale SEGSEL bei 212a-212n,
Signale des Sperrens für
lokale Redundanz DLR bei 214a-214n und Sig nale
des Sperrens für
Redundanz eines angrenzenden Segments DASR bei 216a-216n.
Jede der Aktivierungsschaltungen 204a-204n liefert ein Spaltenauswahlleitungsaktivierungssignal
CSLA für
eine der (in 3 gezeigten) Spaltenauswahlleitungen 46a-46m.
Aktivierungssteuersignale, die durch eine der Aktivierungsschaltungen 204a-204n empfangen
werden, betreffen die entsprechende der Spaltenauswahlleitungen 46a-46m.
-
Die
Segmentauswahlsignale SEGSEL bei 212a-212n sind
das Produkt der Adressendecodierung. Jedes der Segmentauswahlsignale
bei 212a-212n gibt an, ob ein Spaltensegment adressiert wird.
Wenn ein Spaltensegment adressiert wird, werden die Segmentauswahlsignale
SEGSEL für
dieses Spaltensegment auf hohe Spannungspegel gesetzt. Wenn kein
Spaltensegment adressiert wird, werden die Segmentauswahlsignale
SEGSEL für
dieses Spaltensegment auf niedrige Spannungspegel gesetzt. Es können mehrere
Aktivierungsschaltungen 204a-204n Segmentauswahlsignale
SEGSEL für dasselbe
Spaltensegment empfangen.
-
Jedes
der Signale des Sperrens für
lokale Redundanz DLR bei 214a-214n zeigt an, ob
eine Spaltenauswahlleitung durch eine Ersatz-Spaltenauswahlleitung
in dem lokalen Spaltensegment ersetzt wird. Die ersetzte Spaltenauswahlleitung
wird unterdrückt.
Wenn eine Spaltenauswahlleitung ersetzt wird, liegt das Signal des
Sperrens für
lokale Redundanz DLR bei 214a-214n auf einem hohen Spannungspegel.
Wenn keine Spaltenauswahlleitung ersetzt wird, liegt das Signal
des Sperrens für
lokale Redundanz DLR bei 214a-214n auf einem niedrigen
Spannungspegel.
-
Jedes
der Signale des Sperrens für
Redundanz eines angrenzenden Segments DASR bei 216a-216n gibt
an, ob eine Spaltenauswahlleitung durch eine Ersatz-Spaltenauswahlleitung
in einem angrenzenden Spaltensegment ersetzt wird. Die ersetzte
Spaltenauswahlleitung wird unterdrückt. Wenn eine Spaltenauswahlleitung
ersetzt wird, liegen die Signale des Sperrens für Redundanz eines angrenzenden
Segments DASR bei 216a-216n auf einem hohen Spannungspegel.
Wenn keine Spaltenauswahlleitung ersetzt wird, liegen die Signale
des Sperrens für
Redundanz eines angrenzenden Segments DASR bei 216a-216n auf
einem niedrigen Spannungspegel.
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Die
Aktivierungsschaltung 204a empfängt das Spaltenauswahlleitungsfreigabesignal
CSLEN aus der Timerschaltung 202 und die Aktivierungssteuersignale,
einschließlich
des Segmentauswahlsignals SEGSEL bei 212a, des Signals
des Sperrens für
lokale Redundanz DLR bei 214a und des Signals des Sperrens
für Redundanz
eines angrenzenden Segments DASR bei 216a. Wenn das Segmentauswahlsignal
SEGSEL bei 212a auf einem hohen Spannungspegel liegt und
das Signal des Sperrens für
lokale Redundanz DLR bei 214a auf einem niedrigen Spannungspegel
liegt und das Signal des Sperrens für Redundanz eines angrenzenden
Segments DASR bei 216a auf einem niedrigen Spannungspegel
liegt, liefert die Aktivierungsschaltung 204a ein Spaltenauswahlleitungsaktivierungssignal
CSLA auf der Basis des Spaltenauswahlsignals CSLEN. Wenn das Spaltenauswahlleitungsfreigabesignal
CSLEN einen Impuls enthält,
liefert die Aktivierungsschaltung 204a einen Impuls in
dem Spaltenauswahlleitungsaktivierungssignal CSLA. Wenn das Spaltenauswahlleitungsfreigabesignal
CSLEN auf einem niedrigen Spannungspegel bleibt, liefert die Aktivierungsschaltung 204a ein
Spaltenauswahlleitungsaktivierungssignal CSLA mit niedrigem Spannungspegel, das
die Aktivierung der entsprechenden der Spaltenauswahlleitungen 46a-46m sperrt.
-
Wenn
das Segmentauswahlsignal SEGSEL bei 212a auf einem niedrigen
Spannungspegel liegt oder das Signal des Sperrens für lokale
Redundanz DLR bei 214a auf einem hohen Spannungspegel liegt oder
das Signal des Sperrens für
Redundanz eines angrenzenden Segments DASR bei 216a auf
einem hohen Spannungspegel liegt, liefert die Aktivierungsschaltung 204a ein
Spaltenauswahlleitungsaktivierungssignal CSLA mit niedrigem Spannungspegel, das
die Aktivierung der entsprechenden der Spaltenauswahlleitungen 46a-46m sperrt.
Jeder der Aktivierungs schaltungen 204a-204n ist
der Aktivierungsschaltung 204a ähnlich.
-
5 ist
ein Diagramm, das eine Ausführungsform
der Torschaltung 200 darstellt. Die Torschaltung 200 enthält ein OR-Gatter 302,
ein NAND-Gatter 304 und einen INVERTER 306. An
einem Eingang empfängt
das OR-Gatter 302 das Datenmaskierungssignal bDM bei 308,
und an einem anderen Eingang empfängt das OR-Gatter 302 das Schreibsignal
bWR bei 310. Der Ausgang des OR-Gatters 302 ist
elektrisch bei 312 an einen Eingang des NAND-Gatters 304 angekoppelt.
Der andere Eingang des NAND-Gatters 304 empfängt das CAS-Signal
CAS 314. Der Ausgang des NAND-Gatters 304 ist
elektrisch bei 318 an den Eingang des INVERTER 306 angekoppelt,
und der Ausgang von INVERTER 306 liefert das verknüpfte CAS-Signal GCAS
bei 320.
-
Das
CAS-Signal CAS bei 314 enthält einen zeitgesteuerten Impuls,
der während
eines Lesebefehls und während
eines Schreibbefehls von einem niedrigen Spannungspegel zu einem
hohen Spannungspegel und zurück
zu einem niedrigen Spannungspegel pulst. Das Schreibsignal bWR bei 310 ist ein
aktivniedriges Signal, das während
eines Lesebefehls auf einem hohen Spannungspegel und während eines
Schreibbefehls auf einem niedrigen Spannungspegel liegt. Das Datenmaskierungssignal
bDM bei 308 ist ein aktiv-niedriges Signal. Wenn das Datenmaskierungssignal
bDM bei 308 hoch ist, werden keine Speicherzellen maskiert
und die Speicherzellen können
mit Daten beschrieben werden. Wenn das Datenmaskierungssignal bDM
bei 308 niedrig ist, werden Speicherzellen maskiert und die Speicherzellen
dürfen
nicht mit Daten beschrieben werden.
-
Wenn
das Schreibsignal bWR bei 310 auf einem hohen Spannungspegel
liegt, wodurch ein Lesebefehl angezeigt wird, liefert das OR-Gatter 302 einen
hohen Spannungspegel an dem Ausgang bei 312 und das NAND-Gatter 304 liefert
die Invertierung des CAS-Signals CAS bei 318 an den Eingang
des INVERTER 306. Das verknüpfte CAS-Signal GCAS bei 320 und
an dem Ausgang des INVERTER 306 ist dem CAS-Signal CAS
bei 314 ähnlich.
Wenn das Datenmaskierungssignal bDM bei 3108 auf einem hohen Spannungspegel
liegt, wodurch angezeigt wird, dass Speicherzellen nicht maskiert
werden und beschrieben werden können,
liefert das OR-Gatter 302 einen hohen Spannungspegel als
Ausgabe bei 312 und das NAND-Gatter 304 liefert
die Invertierung des CAS-Signals
CAS bei 318 an den Eingang des INVERTER 306. Das
verknüpfte
CAS-Signal GCAS bei 320 und am Ausgang von INVERTER 306 ist
dem CAS-Signal CRS bei 314 ähnlich und wird einer Timerschaltung,
wie zum Beispiel dem Timer 202 (siehe 4)
zugeführt.
Wenn das Schreibsignal bWR bei 310 und das Datenmaskierungssignal
bDM bei 308 auf einem niedrigen Spannungspegel liegen,
liefert das OR-Gatter 302 als Ausgabe einen niedrigen Spannungspegel
bei 312 und das NAND-Gatter 304 führt dem
Eingang von INVERTER 306 als Ausgabe einen hohen Spannungspegel
bei 318 zu. Das verknüpfte
CAS-Signal GCAS bei 320 und am Ausgang von INVERTER 306 bleibt
auf einem niedrigen Spannungspegel und der Impuls in dem CAS-Signal
CAS bei 314 wird durch die Torschaltung 200 blockiert.
-
6 ist
ein Diagramm, das eine Ausführungsform
einer Aktivierungsschaltung 204a logisch darstellt. Die
Aktivierungsschaltung 204a enthält ein AND-Gatter 400,
das nichtinvertierende Eingänge 402 und 404 und
invertierende Eingänge 406 und 408 enthält. Die
Aktivierungsschaltung 204a empfängt das Spaltenauswahlleitungsfreigabesignal
CSLEN bei 402 aus der Timerschaltung 202 (siehe 4)
und das Segmentauswahlsignal SEGSEL bei 404. Außerdem empfängt die
Aktivierungsschaltung 204a das Signal des Sperrens für lokale
Redundanz DLR bei 406 und die Signale des Sperrens für Redundanz
eines angrenzenden Segments DASR bei 408. Die Aktivierungsschaltung 204a liefert
ein Spaltenauswahlleitungsaktivierungssignal CSLA bei 410.
-
Das
Segmentauswahlsignal SEGSEL bei 404 ist das Produkt der
Adressendecodierung und zeigt an, ob ein Spaltensegment adressiert
wird. Wenn das Spaltensegment adressiert wird, wird das Segmentauswahlsignal
SEGSEL bei 404 auf einen hohen Spannungspegel gesetzt.
Wenn kein Spaltensegment adressiert wird, wird das Segmentauswahlsignal
SEGSEL bei 404 auf einen niedrigen Spannungspegel gesetzt.
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Das
Signal des Sperrens für
lokale Redundanz DLR bei 406 zeigt an, ob eine Spaltenauswahlleitung
durch eine Ersatz-Spaltenauswahlleitung
in dem lokalen Spaltensegment ersetzt wird. Die ersetzte Spaltenauswahlleitung
wird unterdrückt.
Wenn die Spaltenauswahlleitung ersetzt wird, liegt das Signal des
Sperrens für
lokale Redundanz DLR bei 406 auf einem hohen Spannungspegel.
Wenn keine Spaltenauswahlleitung ersetzt wird, liegt das Signal
des Sperrens für
lokale Redundanz DLR bei 406 auf einem niedrigen Spannungspegel.
-
Die
Signale des Sperrens für
Redundanz eines angrenzenden Segments DASR bei 408 zeigen an,
ob eine Spaltenauswahlleitung durch eine Ersatz-Spaltenauswahlleitung
in einem angrenzenden Spaltensegment ersetzt wird. Die ersetzte
Spaltenauswahlleitung wird unterdrückt. Wenn die Spaltenauswahlleitung
ersetzt wird, liegen die Signale des Sperrens für Redundanz eines angrenzenden
Segments DASR bei 408 auf einem hohen Spannungspegel. Wenn
keine Spaltenauswahlleitung ersetzt wird, liegen die Signale des
Sperrens für
Redundanz eines angrenzenden Segments DASR bei 408 auf
einem niedrigen Spannungspegel.
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Die
Aktivierungsschaltung 204a empfängt das Spaltenauswahlleitungsfreigabesignal
CSLEN bei 402 aus der Timerschaltung 202 und die
Aktivierungssteuersignale, einschließlich des Segmentauswahlsignals
SEGSEL bei 404, des Signals des Sperrens für lokale
Redundanz DLR bei 406 und des Signals des Sperrens für Redundanz
eines angrenzenden Segments DASR bei 408. Wenn das Segmentauswahlsignal
SEGSEL bei 404 ein hoher Spannungspegel ist und das Signal
des Sperrens für
lokale Redundanz DLR bei 406 ein niedriger Spannungspegel
ist und das Signal des Sperrens für Redundanz eines angrenzenden
Segments DASR bei 408 ein niedriger Spannungspegel ist,
liefert die Aktivierungsschaltung 204a ein Spaltenauswahlleitungsaktivierungssignal
CSLA bei 410 auf der Basis des Spaltenauswahlleitungsfreigabesignals
CSLEN bei 402. Wenn das Spaltenauswahlleitungsfreigabesignal
CSLEN bei 402 einen Impuls enthält, liefert die Aktivierungsschaltung 204a einen
Impuls in dem Spaltenauswahlleitungsaktivierungssignal CSLA bei 410.
Wenn das Spaltenauswahlleitungsfreigabesignal CSLEN bei 402 auf
einem niedrigen Spannungspegel bleibt, liefert die Aktivierungsschaltung 204a ein
Spaltenauswahlleitungsaktivierungssignal CSLA mit niedrigem Spannungspegel
bei 410, das die Aktivierung der entsprechenden Spaltenauswahlleitung sperrt.
-
Wenn
das Segmentauswahlsignal SEGSEL bei 404 auf einem niedrigen
Spannungspegel liegt oder das Signal des Sperrens für lokale
Redundanz DLR bei 406 auf einem hohen Spannungspegel liegt oder
das Signal des Sperrens für
Redundanz eines angrenzenden Segments DASR bei 408 auf
einem hohen Spannungspegel liegt, liefert die Aktivierungsschaltung 204a ein
Spaltenauswahlleitungsaktivierungssignal CSLA mit niedrigem Spannungspegel bei 410,
das die Aktivierung der entsprechenden Spaltenauswahlleitung sperrt.
-
Bei
einer Ausführungsform
enthält
der (in 1 gezeigte) RAM 24 eine
Torschaltung, die der Torschaltung 200 von 5 ähnlich ist,
und Aktivierungsschaltungen, die der Aktivierungsschaltung 204a von 6 ähnlich sind.
Der RAM 24 sperrt Schreibbefehle, indem eine Aktivierung
von Spaltenauswahlleitungen, die maskiert oder ersetzt sind, verhindert
werden, anstatt Schreibbefehle zu sperren, indem jedem der zwei
differentiellen Eingänge
an einem Leseverstärker
hohe Spannungspegel zugeführt
werden. Dadurch verringert sich der von dem RAM 24 verbrauchte
Strom, und es werden Datenhalteprobleme verhindert.
-
Obwohl
hier spezifische Ausführungsformen dargestellt
und beschrieben wurden, ist für
Durchschnittsfachleute erkennbar, dass vielfältige alternative und/oder äquivalente
Implementierungen die gezeigten und beschriebenen spezifischen Ausführungsformen
ersetzen können,
ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen. Die vorliegende
Anmeldung soll jegliche Anpassungen oder Varianten der hier besprochenen
spezifischen Ausführungsformen
abdecken. Deshalb ist beabsichtigt, dass die vorliegende Erfindung
nur durch die Ansprüche
und deren Äquivalente
beschränkt
wird.