DE102006010762B3

DE102006010762B3 - Integrierter Halbleiterspeicher

Info

Publication number: DE102006010762B3
Application number: DE102006010762A
Authority: DE
Inventors: Joerg Dr. Vollrath
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2006-03-08
Filing date: 2006-03-08
Publication date: 2007-10-04
Anticipated expiration: 2026-03-09
Also published as: US20070211509A1; US7719868B2

Abstract

Die Erfindung betrifft einen integrierten Halbleiterspeicher mit Speicherzellen, mit zumindest einem Paar (15) von Bitleitungen, das eine erste (10) und eine zweite Bitleitung (20) umfasst, und zumindest einem Leseverstärker (25), an den die erste (10) und die zweite Bitleitung (20) angeschlossen sind. Erfindungsgemäß weisen die Bitleitungen (10, 20) jeweils eine erste (11, 21) und eine zweite Leiterbahnstruktur (12, 22) auf, wobei die Speicherzellen (4) jeweils an die zweite Leiterbahnstruktur (12, 22) angeschlossen sind und wobei die erste Leiterbahnstruktur (11, 21) jeweils zwischen den Leseverstärker (25) und die zweite Leiterbahnstruktur (12, 22) der jeweiligen Bitleitung (10, 20) zwischengeschaltet und in einem größeren Abstand von der Substratfläche (2a) angeordnet ist als die jeweilige zweite Leiterbahnstruktur (12, 22). Insbesondere dann, wenn die zweite Leiterbahnstruktur (22) einer (20) der beiden Bitleitungen noch weiter von dem Leseverstärker (25) wegführt als die andere Bitleitung (10), sind Bitleitungsreichweiten erzielbar, die deutlich größer sind als die Maximallänge herkömmlicher Bitleitungen, die gerade noch zuverlässig betreibbar sind.

Description

Die Erfindung betrifft einen integrierten Halbleiterspeicher, der zumindest folgendes aufweist:

– ein Substrat mit einer Substratfläche und mit einem Speicherzellenfeld, das eine Vielzahl von Speicherzellen aufweist,
– zumindest ein Paar von Bitleitungen, dass eine erste und eine zweite Bitleitung umfasst, wobei an die erste und die zweite Bitleitung jeweils eine Mehrzahl von Speicherzellen angeschlossen ist, und
– zumindest einen Leseverstärker, an den die erste und die zweite Bitleitung des Paares von Bitleitungen angeschlossen sind.

Integrierte Halbleiterspeicher, insbesondere DRAMs (Dynamic Random Access Memory) besitzen eine Vielzahl von Speicherzellen, die in einem Speicherzellenfeld angeordnet sind und an Wortleitungen und Bitleitungen angeschlossen sind. Im Falle eines DRAMs weisen die Speicherzellen jeweils einen Speicherkondensator und einen Auswahltransistor auf. Auch bei anderen Arten von Speicherzellen ist üblicherweise ein Auswahltransistor vorgesehen. Die Auswahltransistoren werden meist als MOSFETs (metal oxide semiconductor field effect transistor) ausgebildet, bei denen die Gate-Elektroden jeweils Abschnitte von Wortleitungen sind. Die Auswahltransistoren umfassen ferner zwei Source/Drain-Gebiete, von denen eines mit dem Speicherkondensator verbunden ist und das andere Source/Drain-Gebiet elektrisch leitend mit der Bitleitung verbunden ist, an welche die Speicherzelle angeschlossen ist. Die Gate-Elektrode ist üblicherweise durch eine Gate-Oxidschicht von ein einem Kanalbereich getrennt, der zwischen beiden Source/Drain-Gebieten im Substrat angeordnet ist und in dem bei geeigneten Elektrodenspannungen ein Inversionskanal fließt.
Zum Auslesen einer Speicherzelle wird der Auswahltransistor leitend geschaltet und stellt dadurch die elektrische Verbindung zwischen dem Grabenkondensator und der Bitleitung her, wodurch je nach Vorspannung der transistorseitigen Kondensatorelektrode das Potential der Bitleitung verändert wird. Leseverstärker vergleichen die elektrischen Potentiale zweier Bitleitungen und Spreizen die Bitleitungspotentiale beim Auslesen und beim Wiederauffrischen von flüchtigen Speicherzellen. Die Leseverstärker werden daher auch als Signalverstärker bzw. Differenzverstärker bezeichnet, da sie die Differenz zwischen elektrischen Potentialen verstärken.
Üblicherweise sind an jeden Leseverstärker zwei Bitleitungen angeschlossen, deren Potentiale der Leseverstärker miteinander vergleicht. Die beiden Bitleitungen werden als „True" und „Complement" bezeichnet, wobei mit „True" diejenige Bitleitung bezeichnet wird, an der die jeweils auszulesende Speicherzelle angeschlossen ist. Die jeweils andere (komplementäre) Bitleitung wird mit „Complement" bezeichnet, da sie nur zur Bereitstellung eines Vergleichspotentials dient, gegenüber dem das Potential der Bitleitung „True" verändert ist, nachdem sich die in der auszulesenden Speicherzelle zuvor gespeicherte Ladung auf die gesamte Bitleitung „True" verteilt hat. Der Leseverstärker erkennt eine dadurch entstehende Potentialdifferenz und spannt die Bitleitungen anschließend mit Potentialen vor, deren Potentialdifferenz beträchtlich größer ist als die zunächst erkannte Potentialdifferenz, aber in jedem Fall dasselbe Vorzeichen besitzt. Dies ermöglicht das Zurückschreiben oder Weiterleiten ausgelesener Datenwerte.
Je nachdem, ob die beiden Bitleitungen, deren Potentialdifferenz der Leseverstärker misst und verstärkt, auf derselben Seite oder auf zueinander entgegengesetzten Seiten des Leseverstärkers angeordnet sind, spricht man vom „Folded Bitline"-Konzept oder „Open Bitline"-Konzept. Bei dem Open Bitline-Konzept führen die zueinander komplementären Bitleitungen in entgegengesetzte Richtungen von dem Leseverstärker weg und schließen auf der einen und der anderen Seite des Leseverstärkers jeweils eine Mehrzahl von Speicherzeilen an den Leseverstärker an. In Richtung senkrecht zu den beiden Bitleitungen verlaufen Wortleitungen, mithilfe derer jeweils eine Speicherzelle geöffnet werden kann. Nachteilig am Open Bitline-Konzept ist, dass beim Öffnen einer bestimmten Speicherzelle die dazu mit dem Aktivierungspotential vorgespannte Wortleitung nur an einer der beiden zueinander komplementären Bitleitungen vorbeiführt. Dabei kreuzt die Wortleitung die jeweilige Bitleitung in einer Leiterbahnebene unterhalb dieser Bitleitung. Da der Abstand zwischen der Wortleitungsebene und der Bitleitungsebene üblicherweise recht gering ist, treten kapazitive Kopplungen zwischen Wortleitung und Bitleitung auf, infolge derer das veränderte Wortleitungspotential das Potential der Bitleitung, an welche die geöffnete Speicherzelle angeschlossen ist, zusätzlich mit beeinflusst. Diese kapazitive Kopplung überlagert den Einfluss der Ladungen der ausgelesenen Speicherzelle und bewirkt somit einen Störeffekt, der nur an einer Bitleitung des Bitleitungspaares auftritt. Im ungünstigsten Fall kann diese parasitäre kapazitive Kopplung das Ausleseergebnis verfälschen. Daher sind ausreichend hohe Signale erforderlich, die etwa durch eine ausreichend erhöhte Kapazität des Speicherkondensators sichergestellt werden müssen.
Das Folded Bitline-Konzept besitzt demgegenüber den Vorteil, dass beide zueinander komplementären Bitleitungen auf derselben Seite des Leseverstärkers angeordnet sind und daher jede Wortleitung, die zum Auslesen einer beliebigen, an eine der beiden Bitleitungen angeschlossenen Speicherzellen aktiviert wird, von beiden Bitleitungen gemeinsam überquert wird. Daher treten kapazitive Kopplungen stets an beiden Bitleitungen auf. Da die kapazitiven Kopplungen einer zum Öffnen aktivierten Wortleitung bei beiden Bitleitungen gleich groß sind, ist in diesem Fall die zu verstärkende Potentialdifferenz zwischen beiden Bitleitungen nicht durch kapazitive Störeinflüsse verfälscht.
Das Folded Bitline-Konzept ist auch deshalb vorteilhaft gegenüber dem Open Bitline-Konzept, weil bei letzterem eine zweite Metallisierungsebene erforderlich ist, um Leiterbahnbrücken zum Verbinden der beidseitig an den Leseverstärker heranführenden komplementären Bitleitungen mit den Schaltelementen des Leseverstärkers herzustellen. Nachteilig am Folded Bitline-Konzept ist allerdings, dass infolge der gemeinsamen Überkreuzung jeder Wortleitung durch beide zueinander komplementären Bitleitungen neben jedem Kreuzungspunkt, an dem eine Speicherzelle angeordnet ist, ein weiterer Kreuzungspunkt der jeweils anderen Bitleitung existiert, an dem keine Speicherzelle vorhanden sind. Entlang des Leiterbahnverlaufs der beiden Bitleitungen ist also nur am Ort jeder zweiten Überkreuzung eine Speicherzelle vorgesehen. Bei hineinreichend großen Speicherzellen mit einer Substratfläche von 8 F² oder größer (wobei F der kleinsten lithographisch hergestellten Strukturbreite der jeweiligen Halbleiterschaltung entspricht) kann zwar die gesamte Substratgrundfläche innerhalb des Speicherzellenfeldes mit den Speicherzellen und ihrer gegenseitigen Isolierung ausgefüllt werden, ohne dass ungenutzte Substrat fläche verbleibt. Sobald jedoch Speicherzellen verwendet werden, die eine Grundfläche von weniger als 8 F², beispielsweise von 4 F² besitzen, verbleibt an jeder zweiten Überkreuzung, wo keine Speicherzelle vorgesehen ist, ungenutzte Substratfläche in der Größe der Grundfläche einer weiteren Speicherzelle oder kleiner. Dort lässt sich jedoch schaltungstechnisch keine zusätzliche Speicherzelle anbringen, da jede Wortleitung nur eine der beiden zueinander komplementären Bitleitungen mit einem Kondensator einer daran angeschlossenen Speicherzelle kurzschließen darf. Somit ist das Folded Bitline-Konzept bezüglich der maximalen Packungsdichte von Speicherzellen pro Substratgrundfläche nachteilig, sobald Speicherzellen mit Grundflächen kleiner als 8 F² vorgesehen werden.
Aus US 6,038,158 A und US 5,966,315 A ist bekannt, für unterschiedlich weit vom Leseverstärker liegende Speicherzellen verschiedenartige Bitleitungen zu verwenden, wobei bei einer Art von Bitleitungen für jede Bitleitung jeweils eine erste und eine zweite Leiterbahnstruktur vorgesehen ist. Bitleitungen, die zwei Leiterbahnstrukturen aufweisen, sind ferner aus DE 691 05 334 T2 und US 5,715,189 A bekannt.
Es ist die Aufgabe der vorliegenden Erfindung, einen Halbleiterspeicher bereitzustellen, bei dem jeweils zwei zueinander komplementäre Bitleitungen auf derselben Seite des Leseverstärkers, an den sie angeschlossen sind, angeordnet sind und bei dem die Packungsdichte von Speicherzellen entlang der Bitleitung erhöht ist. Somit soll ein Halbleiterspeicher bereitgestellt werden, dessen Bitleitungen gemäß dem Folded Bitline-Konzept ausgebildet sind und der eine erhöhte Packungsdichte von Speicherzellen pro Substratgrundfläche besitzt. Es ist insbesondere die Aufgabe der vorliegenden Er findung, einen Halbleiterspeicher bereitzustellen, der – sofern mit Speicherzellen einer Grundfläche von weniger als 8 F², beispielsweise von lediglich 4 F^Z zu realisieren sind – die größtmögliche Packungsdichte der Speicherzellen pro Substratgrundfläche ermöglicht und bei dem die größtmögliche Packungsdichte der Speicherzellen nicht mehr durch die Anordnung oder den Verlauf der Bitleitungen beschränkt ist.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, dass bei dem eingangs genannten Halbleiterspeicher

– die erste und die zweite Bitleitung des zumindest einen Paares von Bitleitungen jeweils eine erste Leiterbahnstruktur und eine zweite Leiterbahnstruktur aufweisen,
– wobei die Speicherzellen an die zweite Leiterbahnstruktur der jeweiligen Bitleitung angeschlossen sind,
– wobei die erste Leiterbahnstruktur der jeweiligen Bitleitung zwischen den Leseverstärker und die zweite Leiterbahnstruktur der jeweiligen Bitleitung zwischengeschaltet ist und in einem größeren Abstand von der Substratfläche angeordnet ist als die zweite Leiterbahnstruktur der jeweiligen Bitleitung, und
– wobei die ersten Leiterbahnstrukturen der ersten und der zweiten Bitleitung von dem Leseverstärker ausgehend in dieselbe Richtung parallel zueinander vom Leseverstärker wegführen und an ihrem dem Leseverstärker abgewandten Ende eine elektrisch leitende Verbindung zur zweiten Leiterbahnstruktur der jeweiligen Bitleitung aufweisen.

Erfindungsgemäß ist vorgesehen, dass beide zueinander komplementären Bitleitungen jeweils eine erste und eine zweite Leiterbahnstruktur besitzen, die vorzugsweise leiterbahnförmig, das heißt länglich ausgebildet sind und von denen die erste Leiterbahnstrukturen in einer anderen Leiterbahnebene angeordnet sind als die zweite Leiterbahnstrukturen. Die ersten Leiterbahnstrukturen beider komplementären Bitleitungen führen entlang derselben Richtung in jeweils gleichem Richtungssinn von dem Leseverstärker weg und sind an ihrem jeweiligen Ende, das dem Leseverstärker abgewandt ist, leitend mit den in der anderen Leiterbahnebene angeordneten zweiten Leiterbahnstrukturen verbunden. Die ersten Leiterbahnstrukturen sind somit jeweils zwischen die zweiten Leiterbahnstrukturen und den Leseverstärker zwischengeschaltet. Sie dienen als Brücke zwischen dem Leseverstärker und weiter von ihm entfernt beginnenden zweiten Leiterbahnstrukturen, an welche die Speicherzellen angeschlossen sind. Dies eröffnet zusätzliche Optionen hinsichtlich des Schaltungslayouts und der Anordnung und Packungsdichte der Speicherzellen innerhalb des Speicherzellenfeldes. Insbesondere ist es möglich, die beiden ersten Leiterbahnstrukturen so weit vom Leseverstärker wegzuführen, dass von ihren Enden aus die zweiten Leiterbahnstrukturen nicht nur in eine Richtung, sondern in zueinander entgegengesetzte Richtungen (zum Leseverstärker zurück und von ihm weg) weiterlaufen können. Dies ist bei dem herkömmlichen Folded Bitline-Konzept nicht möglich. Der erfindungsgemäße Halbleiterspeicher ermöglicht es daher auch, Speicherzellen mit kleiner Substratgrundfläche dichter auf dem Halbleitersubstrat anzuordnen, da eine beliebige Wortleitung nur die zweite Leiterbahnstruktur einer der beiden Bitleitungen kreuzt.
Vorzugsweise ist vorgesehen, dass die zweite Leiterbahnstruktur der ersten Bitleitung des Paares von Bitleitungen von ihrem Ende, das mit der ersten Leiterbahnstruktur der ersten Bitleitung verbunden ist, ausgehend in Richtung zurück zum Leseverstärker verläuft, wohingegen die zweite Leiterbahnstruktur der zweiten Bitleitung des Paares von Bitleitungen von ihrem Ende, das mit der ersten Leiterbahnstruktur der zweiten Bitleitung verbunden ist, ausgehend noch weiter vom Leseverstärker wegführt als die erste Bitleitung. Gemäß dieser Ausführungsform verlaufen die beiden zweiten Leiterbahnstrukturen der zueinander komplementären Bitleitungen in zueinander entgegengesetzte Richtungen. Während die zweite Leiterbahnstruktur der ersten Bitleitung in Richtung zurück zum Leseverstärker verläuft, erstreckt sich die zweite Leiterbahnstruktur der zweiten Bitleitung, von ihrem Verbindungs punkt zur ersten Leiterbahnstruktur aus gesehen, noch weiter weg von dem Leseverstärker, an welchem die zweite Bitleitung angeschlossen ist. Hierbei können entlang der jeweiligen zweiten Leiterbahnstrukturen die Speicherzellen beliebig dicht gepackt werden ohne Rücksicht auf Überkreuzungspunkte der jeweils komplementären Bitleitung, da beide zweiten Leiterbahnstrukturen der zueinander komplementären Bitleitungen jeweils verschiedene bzw. andere Wortleitungen überkreuzen. Zugleich wird ein Halbleiterspeicher bereitgestellt, bei dem die beiden zueinander komplementären Bitleitungen auf derselben Seite des Leseverstärkers angeschlossen sind. Überdies ist die Leiterbahnlänge der Bitleitungen infolge der zwischengeschalteten ersten Leiterbahnstrukturen verlängert und ermöglicht neue Verschaltungskonzepte für das Speicherzellenfeld. Insbesondere dann, wenn die ersten Leiterbahnstrukturen keine weiteren Speicherzellen anschließen und nur zum Verbinden der zweiten Leiterbahnstrukturen mit dem Leseverstärker dienen, lassen sich Speicherzellen über größere Entfernungen mit dem jeweiligen Leseverstärker verbinden als bei Halbleiterspeichern in herkömmlicher Bauweise, bei denen eine vergleichbare Bitleitungslänge aufgrund der hohen Anzahl daran angeschlossener Speicherzellen kein zuverlässiges Bewerten und Verstärken der Auslesesignale mehr gestatten würde.
Vorzugsweise ist vorgesehen, dass die Speicherzellen, die an die zweite Leiterbahnstruktur der zweiten Bitleitung angeschlossen sind, in einen größeren Abstand von dem Leseverstärker angeordnet sind als die Speicherzellen, die an die zweite Leiterbahnstruktur der ersten Bitleitung angeschlossen sind. Hierbei dient die erste Leiterbahnstruktur der ersten Bitleitung lediglich dazu, eine gleich große Bitleitungskapazität beider Bitleitungen sicherzustellen, indem sie die zweite Leiterbahnstruktur der ersten Bitleitung von ihrem dem Leseverstärker abgewandten Ende her an diesen anschließt. Die erste Leiterbahnstruktur der zweiten Bitleitung hingegen dient zur Überbrückung des Abstandes zu den Speicherzellen, die an die zweite Bitleitung angeschlossen sind.
Vorzugsweise ist vorgesehen, dass die zweite Leiterbahnstruktur der ersten Bitleitung näher an der Substratoberfläche angeordnet ist als die erste Leiterbahnstruktur der ersten Bitleitung. Vorzugsweise wird in der Draufsicht auf die Substratfläche gesehen die erste Leiterbahnstruktur der ersten Bitleitung durch deren zweite Leiterbahnstruktur überdeckt. Somit besitzt in lateraler Richtung die zweite Leiterbahnstruktur der ersten Bitleitung im wesentlichen dieselbe Grundfläche und denselben Verlauf wie die darüber verlaufende zweite Leiterbahnstruktur, jedoch mit umgekehrtem Richtungssinn.
Vorzugsweise ist vorgesehen, dass die zweite Leiterbahnstruktur der zweiten Bitleitung überwiegend aus einem ersten Leiterbahnabschnitt gebildet ist, der mit der ersten Leiterbahnstruktur der ersten Bitleitung fluchtet und in der entgegengesetzten Richtung verläuft wie die erste Leiterbahnstruktur der ersten Bitleitung. Bei dieser besonders vorteilhaften Ausführungsform schließen sich die Speicherzellen, die an die zweite Bitleitung angeschlossen sind, hinsichtlich ihrer räumlichen Position fortlaufend an diejenigen Speicherzellen an, die an die erste Bitleitung angeschlossen sind. Die zweite Bitleitung kontaktiert somit Speicherzellen, die im Wesentlichen dort beginnend angeordnet sind, wo die erste Bitleitung (genauer deren zweite Leiterbahnstruktur) endet.
Vorzugsweise ist vorgesehen, dass die zweite Leiterbahnstruktur der zweiten Bitleitung einen zweiten Leiterbahnabschnitt aufweist, der parallel zur Substratfläche in einer anderen Richtung verläuft als der erste Leiterbahnabschnitt, wobei die Speicherzellen an den ersten Leiterbahnabschnitt angeschlossen sind. Der erste Leiterbahnabschnitt verbindet, wie bereits oben beschrieben, die Speicherzellen untereinander, wohingegen der zweite Leiterbahnabschnitt dazu dient, die elektrische Verbindung zur ersten Leiterbahn der zweiten Bitleitung auf möglichst einfache Weise ausbilden zu können.
Vorzugsweise ist vorgesehen, dass die ersten Leiterbahnstrukturen der ersten und der zweiten Bitleitung des Paares von Bitleitungen nebeneinander verlaufen und nebeneinander an den Leseverstärker angeschlossen sind. Beide ersten Leiterbahnstrukturen besitzen somit in lateraler Richtung senkrecht zu ihrem Verlauf unterschiedliche Positionen, sind aber vorzugsweise in derselben Leiterbahnebene ausgebildet.
Vorzugsweise ist vorgesehen, dass die ersten Leiterbahnstrukturen der ersten und der zweiten Bitleitungen parallel zueinander verlaufen, wobei die erste Leiterbahnstruktur der zweiten Bitleitung länger ist als die erste Leiterbahnstruktur der ersten Bitleitung. Die erste Leiterbahnstruktur der zweiten Bitleitung kann geringfügig länger zu sein als diejenige der ersten Bitleitung, insbesondere um die elektrische Verbindung zur (weiter entfernt vom Leseverstärker angeordneten) zweiten Leiterbahnstruktur der zweiten Bitleitung in Form einer einfachen Kontaktlochfüllung ausbilden zu können. Ferner kann die erste Leiterbahnstruktur der zweiten Bitleitung an ihrem dem Leseverstärker abgewandten Ende einen zusätzlichen Leiterbahnabschnitt aufweisen, der in Richtung senkrecht zum Verlauf der ersten Leiterbahnstruktur der ersten Bitleitung bis zur gleichen Position führt, die in dieser Richtung die erste Leiterbahnstruktur der ersten Bitleitung einnimmt. Von dort aus kann eine elektrische Verbindung zu einer geradlinig ausgebildeten zweiten Leiterbahnstruktur der zweiten Bitleitung vorgesehen sein. An diese zweite Leiterbahnstruktur der zweiten Bitleitung können die daran angeschlossenen Speicherzellen angeordnet sein. Als elektrische Verbindung zwischen beiden Leiterbahnstrukturen der zweiten Bitleitung kann eine Kontaktlochfüllung vorgesehen sein, die sich zwischen beiden Leiterbahnebenen erstreckt.
Vorzugsweise ist vorgesehen, dass jede Bitleitung eine Kontaktlochfüllung aufweist, durch die die erste Leiterbahnstruktur und die zweite Leiterbahnstruktur der jeweiligen Bitleitung elektrisch miteinander verbunden sind.
Weiterhin kann vorgesehen sein, dass die Kontaktlochfüllungen jeweils die zweite Leiterbahnstruktur in Richtung senkrecht zur Substratoberfläche an die erste Leiterbahnstruktur der jeweiligen Bitleitung anschließen. Die Kontaktlochfüllungen können als Vias ausgebildet sein.
Vorzugsweise ist vorgesehen, dass die Kontaktlochfüllung der zweiten Bitleitung auf einem Ende des zweiten Leiterbahnabschnitts der zweiten Leiterbahnstruktur der zweiten Bitleitung angeordnet ist. Hierbei kann die zweite Leiterbahnstruktur der zweiten Bitleitung insgesamt L-förmig ausgebildet sein, wobei der kürzere Schenkel den zweiten, sehr kurzen Leiterbahnabschnitt darstellt, auf dem die Kontaktlochfüllung der zweiten Bitleitung mündet.
Vorzugsweise ist vorgesehen, dass der zweite Leiterbahnabschnitt der zweiten Leiterbahnstruktur der zweiten Bitleitung von der Kontaktlochfüllung, die an die neben der ersten Bitleitung angeordnete erste Leiterbahnstruktur der zweiten Bit leitung angeschlossen ist, zum ersten Leiterbahnabschnitt der zweiten Leiterbahnstruktur der zweiten Bitleitung führt, der mit der zweiten Leiterbahnstruktur der ersten Bitleitung fluchtend angeordnet ist. Hierbei ist zumindest der erste Leiterbahnabschnitt der zweiten Leiterbahnstruktur der zweiten Bitleitung dort angeordnet, wohin die zweite Leiterbahnstruktur der ersten Bitleitung bei verlängerter Leiterbahnlänge hinführen würde. Die zweite Leiterbahnstruktur der zweiten Bitleitung ist jedoch mit einer ersten Leiterbahnstruktur der zweiten Bitleitung verbunden, die seitlich neben der ersten Leiterbahnstruktur der ersten Bitleitung angeordnet ist. Die elektrische Verbindung zwischen beiden Teilstrukturen erfolgt mithilfe der Kontaktlochfüllung sowie mithilfe des zweiten Leiterbahnabschnitts der zweiten Leiterbahnstruktur der zweiten Bitleitung. Erstere dient zur Überbrückung der vertikalen Distanz, letztere zur Überbrückung der seitlichen Distanz in Richtung senkrecht zum Verlauf beider Bitleitungen.
Vorzugsweise ist vorgesehen, dass der zweite Leiterbahnabschnitt der zweiten Leiterbahnstruktur der zweiten Bitleitung in Richtung senkrecht zu deren erstem Leiterbahnabschnitt verläuft. Der zweite Leiterbahnabschnitt kann insbesondere eine seitliche Distanz zwischen beiden Bitleitungen überbrücken, die durch die nebeneinander angeordneten ersten Leiterbahnstrukturen beider Bitleitungen entsteht.
Vorzugsweise ist vorgesehen, dass die an die zweite Leiterbahnstruktur der ersten Bitleitung angeschlossenen Speicherzellen in lateraler Richtung senkrecht zum Verlauf der zweiten Leiterbahnstruktur der ersten Bitleitung dieselbe Position besitzen wie die Speicherzellen, die an die zweite Leiterbahnstruktur der zweiten Bitleitung angeschlossen sind. Ins besondere ist vorgesehen, dass sämtliche an eine der beiden Bitleitungen angeschlossenen Speicherzellen entlang dieser lateralen Richtung dieselbe Position besitzen und dass diese Position für beide Bitleitungen dieselbe ist.
Vorzugsweise ist vorgesehen, dass die ersten Leiterbahnstrukturen der ersten und der zweiten Bitleitung seitlich nebeneinander angeordnet sind, wohingegen die zweiten Leiterbahnstrukturen der ersten und der zweiten Bitleitung zueinander fluchtend, d.h. hintereinander angeordnet sind. Hierbei wird ein Halbleiterspeicher vorgeschlagen, bei dem die räumliche Relativposition der Leiterbahnstrukturen beider Bitleitungen zueinander unterschiedlich ist, je nachdem, ob deren erste Leiterbahnstrukturen oder deren zweite Leiterbahnstrukturen betrachtet werden. Während die ersten Leiterbahnstrukturen nebeneinander verlaufend an den Leseverstärker angeschlossen sind, schließen sich die beiden zweiten Leiterbahnstrukturen entlang der Richtung ihres gemeinsamen Verlaufs hintereinander an (sind aber selbstverständlich voneinander elektrisch isoliert). Die zweite Leiterbahnstruktur der zweiten Bitleitung ist somit dort angeordnet, wo die Reichweite der ersten Bitleitung endet.
Vorzugsweise ist vorgesehen, dass die zweite Leiterbahnstruktur der ersten Bitleitung geradlinig ausgebildet ist und alle daran angeschlossenen Speicherzellen in lateraler Richtung senkrecht zum Verlauf der zweiten Leiterbahnstruktur der ersten Bitleitung dieselbe Position besitzen. Hierbei sind alle an die erste Bitleitung angeschlossenen Speicherzellen in einer Linie nebeneinander aufgereiht.
Vorzugsweise ist vorgesehen, dass die ersten Leiterbahnstrukturen aus einem Metall oder einer Metalllegierung gebildet sind. Ferner kann vorgesehen sein, dass die zweiten Leiterbahnstrukturen aus einem Metall, einer Metalllegierung oder aus dotiertem Polysilizium gebildet sind. Schließlich kann vorgesehen sein, dass die Kontaktlochfüllungen aus einem Metall oder einer Metalllegierung gebildet sind. Als Metall oder Komponente der Metalllegierung kommen beispielsweise Wolfram, Titan, Aluminium, Kupfer usw. in Frage. Ferner kann insbesondere für die zweiten Leiterbahnstrukturen, die in einer unteren Leiterbahnebene angeordnet sind, hochdotiertes Polysilizium verwendet werden.
Vorzugsweise ist vorgesehen, dass der Halbleiterspeicher zumindest ein Paar von Leseverstärkern aufweist, an die jeweils eine erste und eine zweite Bitleitung angeschlossen sind, wobei jede Bitleitung eine erste Leiterbahnstruktur und eine zweite Leiterbahnstruktur aufweist, wobei die ersten Leiterbahnstrukturen zweier Bitleitungen, die von einem ersten Leseverstärker des Paares von Leseverstärkern ausgehen, und erste Leiterbahnstrukturen zweier Bitleitungen, die von einem zweiten Leseverstärker des Paares von Leseverstärkern ausgehen, aufeinander zulaufen und jeweils paarweise miteinander fluchtend angeordnet sind. Insbesondere ist vorgesehen, dass die beiden an den ersten Leseverstärker angeschlossenen Bitleitungen und die beiden an den zweiten Leseverstärker angeschlossenen Bitleitungen in lateraler Richtung senkrecht zu ihrer Haupterstreckungsrichtung zwei seitliche Positionen einnehmen, und dass jeweils erste Leiterbahnstrukturen von je zwei der vier Bitleitungen aufeinander zulaufen und zueinander fluchtend angeordnet sind.
Vorzugsweise ist vorgesehen, dass die erste Leiterbahnstruktur der ersten Bitleitung, die von dem ersten Leseverstärker ausgeht, und die erste Leiterbahnstruktur der zweiten Bitlei tung, die von dem zweiten Leseverstärker ausgeht, zueinander fluchtend aufeinander zulaufen. Beide Leiterbahnstrukturen verlaufen somit entlang derselben Achse, das heißt sind zueinander fluchtend angeordnet. Bei beiden Bitleitungspaaren wird hier jeweils diejenige Bitleitung als erste Bitleitung bezeichnet, die zum Anschließen von Speicherzellen dient, die näher an dem jeweiligen Leseverstärker angeordnet sind als diejenigen Speicherzellen, die an die andere Bitleitung desselben Bitleitungspaares angeschlossen sind. Als zweite Bitleitung eines Bitleitungspaares wird daher diejenige Bitleitung bezeichnet, die die weiter entfernt angeordneten Speicherzellen anschließt.
Vorzugsweise ist vorgesehen, dass die zweite Leiterbahnstruktur der zweiten Bitleitung, die von dem ersten Leseverstärker ausgeht, und die erste Leiterbahnstruktur der ersten Bitleitung, die von dem zweiten Leseverstärker ausgeht, zueinander fluchtend angeordnet sind.
Vorzugsweise ist vorgesehen, dass der erste Leiterbahnabschnitt der zweiten Leiterbahnstruktur der an den ersten Leseverstärker angeschlossenen zweiten Bitleitung in seitlicher Richtung mittig unterhalb der ersten Leiterbahnstruktur der an den zweiten Leseverstärker angeschlossenen zweiten Bitleitung verläuft. Somit überdeckt in der Draufsicht auf die Substratfläche gesehen die erste Leiterbahnstruktur der an den zweiten Leseverstärker angeschlossenen zweiten Bitleitung die zweite Leiterbahnstruktur (oder zumindest deren ersten Leiterbahnabschnitt) der zweiten Bitleitung, die an den ersten Leseverstärker angeschlossen ist.
Ferner ist vorzugsweise vorgesehen, dass ein erster Leiterbahnabschnitt der zweiten Leiterbahnstruktur der an den zwei ten Leseverstärker angeschlossenen zweiten Bitleitung in seitlicher Richtung mittig unterhalb der ersten Leiterbahnstruktur der an den ersten Leseverstärker angeschlossenen zweiten Bitleitung verläuft.
Vorzugsweise ist vorgesehen, dass der erste Leiterbahnabschnitt der zweiten Leiterbahnstruktur der an den ersten Leseverstärker angeschlossenen zweiten Bitleitung auf den zweiten Leseverstärker zuläuft und dass der erste Leiterbahnabschnitt der zweiten Leiterbahnstruktur der an den zweiten Leseverstärker angeschlossenen zweiten Bitleitung auf den ersten Leseverstärker zuläuft. Somit sind die zweiten Leiterbahnstrukturen der zweiten Bitleitungen jeweils in der Nähe desjenigen Leseverstärkers angeschlossen, an denen die betreffende Bitleitung gerade nicht angeschlossen ist. Diese ineinander angreifende Anordnung und Verzahnung von Bitleitungen ermöglicht ein flexibleres Layout der Bitleitungsverläufe.
Insbesondere ist vorzugsweise vorgesehen, dass die zweite Leiterbahnstruktur der an den erster Leseverstärker angeschlossenen zweiten Bitleitung über einen überwiegenden Abschnitt ihrer Leiterbahnlänge unterhalb der ersten Leiterbahnstruktur der an den zweiten Leseverstärker angeschlossenen zweiten Bitleitung, zugleich aber auch neben der zweiten Leiterbahnstruktur der an den zweiten Leseverstärker angeschlossenen ersten Bitleitung verläuft.
Ferner ist vorzugsweise vorgesehen, dass die zweite Leiterbahnstruktur der an den zweiten Leseverstärker angeschlossenen zweiten Bitleitung über einen überwiegenden Abschnitt ihrer Leiterbahnlänge unterhalb der ersten Leiterbahnstruktur der an den ersten Leseverstärker angeschlossenen zweiten Bit leitung, zugleich aber neben der zweiten Leiterbahnstruktur der an den ersten Leseverstärker angeschlossenen ersten Bitleitung verläuft. Gemäß diesen beiden Ausführungsformen werden die jeweils in Richtung des anderen Leseverstärkers laufenden zweiten Leiterbahnstrukturen der jeweils zweiten Bitleitung durch eine erste Leiterbahnstruktur des anderen Bitleitungspaares überdeckt und verlaufen gleichzeitig parallel neben einer zweiten Leiterbahnstruktur dieses anderen Bitleitungspaares her.
Vorzugsweise ist vorgesehen, dass die zweiten Leiterbahnstrukturen der ersten Bitleitungen, die an den ersten und an den zweiten Leseverstärker des Paares von Leseverstärkern angeschlossen sind, auf den jeweiligen Leseverstärker zulaufen. Somit führen die ersten Leiterbahnstrukturen der jeweils ersten Bitleitung und wieder zurück zum Leseverstärker, an den sie mit ihrem diesem Leseverstärker abgewandten Ende angeschlossen.
Vorzugsweise ist vorgesehen, dass die an den ersten Leseverstärker angeschlossenen Bitleitungen mit den an den zweiten Leseverstärker angeschlossenen Bitleitungen ineinandergreifen.
Vorzugsweise ist vorgesehen, dass die Leseverstärker so ausgebildet sind, dass sie beim Auslesen von Speicherzellen eine Potentialdifferenz zwischen einem Potential der ersten Bitleitung und einem Potential der zweiten Bitleitung, die an den jeweiligen Leseverstärker angeschlossen sind, verstärken. Dabei wird nach der Sensing-Phase die Potentialdifferenz beider anfänglichen Bitleitungspotentiale verstärkt und danach an die Bitleitungen angelegt, wodurch die Bitleitungspotentiale gespreizt werden, d.h. ihre Potentialdifferenz verstärkt wird. Dabei bleibt die Polarität bzw. das Vorzeichen der Potentialdifferenz erhalten.
Vorzugsweise ist vorgesehen, dass der Halbleiterspeicher eine Vielzahl von Paaren von Leseverstärkern aufweist, deren Bitleitungen ineinandergreifen.
Vorzugsweise ist vorgesehen, dass die Speicherzellen flüchtige Speicherzellen sind, die jeweils einen Auswahltransistor und einen Speicherkondensator aufweisen. Der Speicherkondensator kann ein Grabenkondensator oder ein Stapelkondensator sein. Der Halbleiterspeicher ist vorzugsweise ein dynamischer Schreib-Lese-Speicher.
Vorzugsweise ist vorgesehen, dass der Halbleiterspeicher ferner ein weiteres Paar von Bitleitungen mit einer dritten und einer vierten Bitleitung aufweist, die an denselben Leseverstärker angeschlossen sind wie das erste Paar von Bitleitungen, wobei die dritte und die vierte Bitleitung auf der entgegengesetzten Seite des Leseverstärkers angeordnet sind wie die erste und die zweite Bitleitung und wobei der Leseverstärker wahlweise eine Potentialdifferenz zwischen einem Potential der ersten Bitleitung und einem Potential der zweiten Bitleitung oder eine Potentialdifferenz zwischen einem Potential der dritten Bitleitung und einem Potential der vierten Bitleitung verstärkt.
Somit kann mehr als ein Paar von Bitleitungen an den Leseverstärker angeschlossen sein, wobei der Leseverstärker wahlweise mit dem einen oder dem anderen Bitleitungspaar elektrisch verbindbar ist. Insbesondere kann ein weiteres Paar von Bitleitungen an denselben Leseverstärker angeschlossen sein, wobei das weitere Paar von Bitleitungen und das erste Paar von Bitleitungen an entgegengesetzten Seiten desselben Leseverstärkers angeschlossen sind.
Vorzugsweise ist vorgesehen, dass das (erste) Paar von Bitleitungen und das zweite, weitere Paar von Bitleitungen jeweils über eine Auswahleinrichtung an den Leseverstärker angeschlossen ist, wobei die durch die Auswahleinrichtungen der Leseverstärker wahlweise mit dem ersten Paar von Bitleitungen oder mit dem weiteren Paar von Bitleitungen verbindbar ist. Die Auswahlrichtungen können beispielsweise in Form eines Multiplexers ausgebildet sein, der wahlweise das erste oder das zweite Paar von Bitleitungen mit dem Leseverstärker verbindet. Das jeweils andere Paar von Bitleitungen ist dann zeitweise von dem Leseverstärker elektrisch entkoppelt.
Vorzugsweise ist vorgesehen, dass die dritte und die vierte Bitleitung jeweils eine erste und eine zweite Leiterbahnstruktur aufweisen, wobei die zweiten Leiterbahnstrukturen weitere Speicherzellen anschließen und wobei die ersten Leiterbahnstrukturen zwischen die zweiten Leiterbahnstrukturen und den Leseverstärker zwischengeschaltet sind. Vorzugsweise sind die dritte und die vierte Bitleitung in analoger Weise wie die erste und die zweite Bitleitung ausgebildet. Insbesondere sind die ersten Leiterbahnstrukturen der dritten und vierten Bitleitung vorzugsweise in einer Leiterbahnebene angeordnet, die in einem größeren Abstand zur Substratfläche angeordnet ist als die Leiterbahnebene, in der die ersten Leiterbahnstrukturen der dritten und der vierten Bitleitung angeschlossen sind. Die geometrische Form der dritten und der vierten Bitleitung kann dergestalt sein, dass sie durch Drehung um 180 Grad um das durch den Leseverstärker 25 durchführende Lot zur Substratfläche aus der ersten und der zweiten Bitleitung hervorgehen. So kann die zweite Leiterbahnstruktur der dritten Bitleitung wieder in Richtung zum Leseverstärker zurückführen, wohingegen sich die zweite Leiterbahnstruktur der vierten Bitleitung sich in Richtung weg vom Leseverstärker erstreckt, jedoch in die entgegengesetzte Richtung wie die zweite Leiterbahnstruktur der zweiten Bitleitung.
Vorzugsweise ist vorgesehen, dass die dritte und die vierte Bitleitung jeweils eine Kontaktlochfüllung aufweisen, durch die die zweiten Leiterbahnstrukturen an die ersten Leiterbahnstrukturen angeschlossen sind.
Schließlich kann vorgesehen sein, dass die dritte und die vierte Bitleitung, die an den ersten Leseverstärker angeschlossen sind, in gleicher Weise ausgebildet und orientiert sind wie die erste und die zweite Bitleitung des Paares von Bitleitungen, das an den zweiten Leseverstärker angeschlossen ist. Auf diese Weise kann über einen gewissen Teilbereich des Speicherzellenfeldes eine periodische Anordnung von Leseverstärkern mit dazwischen angeordneten, jeweils ineinandergreifenden Paaren von Bitleitungen vorgesehen sein.
Die Erfindung wird nachstehend mit Bezug auf die Figuren beschrieben. Es zeigen:
1 eine schematische Ansicht eines Ausschnitts eines herkömmlichen Halbleiterspeichers gemäß dem Open Bitline-Konzept,
2 eine schematische Ansicht eines Ausschnitts eines erfindungsgemäßen Halbleiterspeichers einschließlich einer Weiterbildung der Erfindung,
3 eine perspektivische Ansicht eines Ausschnitts eines erfindungsgemäßen Halbleiterspeichers,
4 eine schematische Draufsicht auf den Ausschnitt des erfindungsgemäßen Halbleiterspeichers gemäß 3,
5 eine schematische Querschnittsansicht zu dem Halbleiterspeicher gemäß den 3 und 4,
6 eine perspektivische Ansicht eines erfindungsgemäßen Halbleiterspeichers gemäß der Weiterbildung nach 2,
7 eine Draufsicht auf den Halbleiterspeichers gemäß 6 und
8 eine perspektivische Ansicht eines Ausschnitts einer zu 3 alternativen Ausführungsform eines erfindungsgemäßen Halbleiterspeichers.
1 zeigt schematisch einen Ausschnitt eines herkömmlichen Halbleiterspeichers gemäß dem Open Bitline-Konzept, insbesondere die Anordnung und Verschaltung von Bitleitungen. Je zwei Bitleitungen 10, 20 eines Paares von Bitleitungen sind an denselben Leseverstärker 25 angeschlossen, der dazu dient, die elektrischen Potentiale der beiden Bitleitungen 10, 20 miteinander zu vergleichen und eine Potentialdifferenz zu verstärken und verstärkt zurück auf die Bitleitungen zu schreiben. An jede Bitleitung 10, 20 ist eine Vielzahl von bitleitungsseitigen Source/Drain-Elektroden von Auswahltransistoren 6 von Speicherzellen 4 angeschlossen. Im Falle eines DRAMs umfassen die Speicherzellen 4 außer den Auswahltransistoren 6 einen Speicherkondensator 7. Gemäß dem Open-Bitline-Konzept sind die beiden Bitleitungen 10, 20, deren Potentiale V1, V2 der Leseverstärker 25 relativ zueinander spreizt, auf entgegengesetzten Seiten des Leseverstärkers 25 angeordnet. Infolgedessen kreuzt die zweite Bitleitung 20 des Paares von Bitleitungen 10, 20 andere Wortleitungen 18 als die erste Bitleitung 10. Kapazitive Kopplungen, die beim Aktivieren einer Wortleitung 18 entstehen, an welche eine auszulesende Speicherzelle angeschlossen ist, wirken sich somit nur auf eine der Bitleitungen 10, 20 aus und verändern deren Potential.
Beim Folded Bitline-Konzept sind hingegen beide Bitleitungen auf derselben Seite des Leseverstärkers 25 angeordnet und kreuzen daher jeweils dieselben Wortleitungen.
Bei beiden Konzepten zur Anordnung und Verschaltung der Bitleitungen ist die Reichweite der Bitleitung begrenzt, da mit zunehmender Leiterbahnlänge bzw. zunehmendem Abstand vom Leseverstärker 25 jeder Schaltungsknoten d.h. Anschlusspunkt einer Speicherzelle an die Bitleitung die Bitleitungskapazität erhöht. Da sich beim Auslesen einer Speicherzelle die zuvor im Speicherkondensator gespeicherte elektrische Ladung auf die gesamte Bitleitung einschließlich des geöffneten Speicherkondensators verteilt, schwächt eine große Bitleitungskapazität die beim Auslesen entstehende Potentialdifferenz ab. Daher können herkömmlich nur Speicherzellen angesteuert werden, die in einem Abstand von dem Leseverstärker angeordnet sind, der der maximal zulässigen Bitleitungslänge entspricht, die noch ein ausreichend zuverlässiges Erkennen der ausgelesenen Information der Speicherzelle zulässt. Je länger nämlich eine Bitleitung, umso mehr Speicherzellen sind herkömmlich an sie angeschlossen.
Bei Halbleiterspeichern auf Basis des Folded Bitline-Konzepts tritt ferner das Problem auf, dass bei Speicherzellen mit besonders kleiner Substratgrundfläche ein erheblicher Anteil der Substratfläche des Speicherzellenfeldes ungenutzt bleibt, weil nicht an jeder Überkreuzung einer Bitleitung mit einer Wortleitung ein Auswahltransistor bzw. eine Speicherzelle vorgesehen sein kann. Üblicherweise ist nur an jeder zweiten Überkreuzung eine Speicherzelle vorgesehen, so dass eine Bitleitung doppelt so viele Wortleitungen überkreuzt, wie Speicherzellen an die Bitleitung angeschlossen sind. Herkömmlich kann die Substratfläche am Ort der Überkreuzungen, an denen keine Auswahltransistoren angeordnet sind, für die Speicherkondensatoren der verbleibenden Speicherzellen noch genutzt werden. Insbesondere bei Speicherzellen mit einer Grundfläche von 8 F² (mit F als der minimalen Strukturbreite) oder größer lässt sich die verbleibende Substratfläche für die Kondensatoren nutzen. Bei Speicherzellen, die jedoch eine kleinere Substratfläche als 8 F² besitzen, verbleibt innerhalb des Speicherzellenfeldes ungenutzte Substratfläche, die umso größer ist, je kleiner die Speicherzellen sind. Grund für die nicht nutzbare weitere Substratfläche ist, dass entlang des Bitleitungsverlaufs nur an jeder zweiten Überkreuzung mit einer Wortleitung eine Speicherzelle vorgesehen ist und somit die nächste Speicherzelle erst folgen kann, nachdem an der komplementären Bitleitung im parallelen Leiterbahnabschnitt zumindest eine Speicherzelle folgt.
2 zeigt eine schematische Ansicht eines Ausschnitts eines erfindungsgemäßen Halbleiterspeichers gemäß einer Weiterbildung der Erfindung. Erfindungsgemäß ist auf (zumindest) einer Seite des Leseverstärkers 25 ein Paar von Bitleitungen 10, 20 vorgesehen, deren Potentiale der Leseverstärker 25 spreizt und die daher zueinander komplementär sind. Gemäß der Weiterbildung ist auch auf der linken Seite des Leseverstärkers 25 ein entsprechendes Paar von Bitleitungen vorgesehen, die spiegelbildlich zu dem Paar von Bitleitungen 10, 20 angeordnet sind und auf die nachfolgend daher nicht näher eingegangen wird. Wie bereits in der schematischen Ansicht der 2 angedeutet, umfassen die beiden Bitleitungen 10, 20 jeweils Leiterbahnstrukturen, die in zwei verschiedenen Leiterbahnebenen verlaufen, nämlich in einer unteren Leiterbahnebene und einer oberen Leiterbahnebene, wobei letztere in einem größeren Abstand von der Substratfläche angeordnet ist als die untere Leiterbahnebene. In der oberen Leiterbahnebene sind jeweils erste Leiterbahnstrukturen 11, 21 der Bitleitungen 10, 20 angeordnet; sie sind vorzugsweise aus einem Metall oder einer Metalllegierung gebildet und dienen lediglich zur Überbrückung einer Entfernung zu Enden von zweiten Leiterbahnstrukturen 12, 22, die in der ersten Leiterbahnebene angeordnet sind und jeweils eine Vielzahl von Speicherzellen 4 anschließen. Die elektrische Verbindung zwischen den ersten und zweiten Leiterbahnstrukturen der jeweiligen Bitleitung erfolgt mithilfe von Kontaktlochfüllungen 13, 23. Wie bereits anhand der 2 erkennbar, lassen sich mithilfe der erfindungsgemäßen Anordnung und Ausbildung von Bitleitungen größere Distanzen von einem Leseverstärker 25 mit Bitleitungen 10, 20 überbrücken, innerhalb derer Speicherzellen angeordnet und mit dem Leseverstärker verbindbar sind, ohne dass wie bei herkömmlichen Halbleiterspeichern eine unzulässig hohe Anzahl von Speicherzellen pro Bitleitung das zuverlässige Erkennen der ausgelesenen Zellsignale erschweren würde. Insbesondere ist in 2 bereits erkennbar, dass die zweite Leiterbahnstruktur 12 der ersten Bitleitung 10 von dem dem Leseverstärker 25 abgewandten Ende der ersten Leiterbahnstruktur 11 wieder in Richtung des Leseverstärkers 25 zurückführt, wohingegen die zweite Leiterbahnstruktur 22 der zweiten Bitleitung 20 zum Anschließen von Speicherzellen in einem Bereich dient, der außerhalb der Reichweite der ersten Bitleitung liegt und daher herkömmlich an denselben Leseverstärker ansteuerbar wäre. Durch die erfindungsgemäße Anordnung können Leseverstärker in größeren Abständen voneinander angeordnet und/oder Speicherzellen über größere Distanzen mit den Leseverstärkern verbunden werden, ohne dass die Auslesequalität leidet.
3 zeigt eine perspektivische Ansicht eines Ausschnittes des erfindungsgemäßen Halbleiterspeichers, bei dem ähnlich wie im Folded Bitline-Konzept beide Bitleitungen 10, 20 eines Paares 15 von Bitleitungen auf derselben Seite des Leseverstärkers 25 angeordnet sind und im gleichen Richtungssinn parallel zueinander verlaufen. Dies gilt erfindungsgemäß zumindest für die ersten Leiterbahnstrukturen 11, 21, deren Längenausdehnung ebenso wie die der weiteren Leiterbahnstrukturen der Übersichtlichkeit halber verkürzt dargestellt ist. Dennoch kann die erste Leiterbahnstruktur 21 der zweiten Bitleitung 20 geringfügig länger sein als die erste Leiterbahnstruktur 11 der ersten Bitleitung 10, um in der Mitte zwischen zwei Leseverstärkern 25, 45 eine möglichst einfach gestaltete elektrische Verbindung zur zweiten Leiterbahnstruktur 22 der zweiten Bitleitung 20 zu ermöglichen. Während ebenso wie 2 die untere, zweite Leiterbahnstruktur 12 der ersten Bitleitung 10 wieder in Richtung zurück zum Leseverstärker 25 führt, erstreckt sich die zweite Leiterbahnstruktur 22 der zweiten Bitleitung 20 in Richtung weg vom Leseverstärker 25. Sie ist in ihrem überwiegenden Leiterbahnabschnitt, dem ersten Leiterbahnabschnitt 22a, antiparallel zur zweiten Leiterbahnstruktur 12 der ersten Bitleitung 10 und ist vorzugsweise mit dieser fluchtend angeordnet. Bei gedanklicher Verlängerung beider Leiterbahnbereiche 12, 22a ergäbe sich somit eine einzige Leiterbahn. Dennoch sind selbstverständlich die zweiten Leiterbahnstrukturen 12, 22 beider Bitleitungen 10, 20 elektrisch voneinander getrennt. Insbesondere sind die beiden zweiten Leiterbahnstrukturen 12, 22 in einer unteren, ersten Leiterbahnebene angeordnet, wohingegen die ersten Leiterbahnstrukturen 11, 21 in einer zweiten, höheren Leiterbahnebene angeordnet sind. Die vertikalen Distanzen zwischen den ersten und zweiten Leiterbahnstrukturen werden durch entsprechende Kontaktlochfüllungen 13, 23 überbrückt. Nicht bildlich dargestellt in 3 sind die Speicherzellen, von denen jeweils eine Vielzahl an die zweiten Leiterbahnstrukturen 12, 22 angeschlossen ist. Die zweite Leiterbahnstruktur 22 der zweiten Bitleitung kann außer dem ersten Leiterbahnabschnitt 22a noch einen zweiten, wesentlich kürzeren Leiterbahnabschnitt 22b besitzen, der hauptsächlich zur Überbrückung einer lateralen Distanz in Richtung y senkrecht zum Verlauf des ersten Leiterbahnabschnitts 22a dient. Auf diesem zweiten Leiterbahnabschnitt 22b kann die Kontaktlochfüllung 23 der zweiten Bitleitung münden. Die an das Bitleitungspaar 15 angeschlossenen Speicherzellen sind insbesondere mit den zweiten Leiterbahnstrukturen 12, 22 dieser Bitleitungen verbunden.
Durch die sich weiter von dem Leseverstärker 25 entfernende zweite Leiterbahnstruktur 22 der zweiten Bitleitung 20 wird nicht nur die Reichweite der Bitleitungen, die von dem Leseverstärker 25 zuverlässig auslesbar sind, erhöht, sondern auch Platz geschaffen für eine in 3 von rechts kommende zweite Leiterbahnstruktur 42 einer Bitleitung 40, die an einen weiteren Leseverstärker 45 angeschlossen ist. Dementsprechend zeigt 3 zugleich auch eine Weiterbildung der Erfindung, bei der jeweils Paare von Leseverstärkern 25, 45 angeordnet sind, deren Bitleitungspaare 15, 35 ineinander greifen. Die erste und zweite Bitleitung 30, 40 des an den zwei ten Leseverstärker 45 angeschlossenen Bitleitungspaares 35 sind analog zu den Bitleitungen 10, 20 des an den ersten Leseverstärker 25 angeschlossenen Bitleitungspaares 15 ausgebildet, jedoch um 180 Grad verdreht um die Normale zur Substratoberfläche, die durch die beiden lateralen Richtungen x und y dargestellt wird. In der Mitte zwischen beiden Leseverstärkern 25, 45 befinden sich jeweils die Kontaktlochfüllungen 13, 23 bzw. 33, 43, die die ersten Leiterbahnstrukturen 11, 21, 31, 41 mit den zweiten Leiterbahnstrukturen 12, 22, 32, 42 verbinden. In der unteren Leiterbahnebene werden die in 3 jeweils hinten dargestellten zweiten Leiterbahnstrukturen 12, 22 durch den ersten Leseverstärker 25 angesteuert, wohingegen die in 3 vorn dargestellten zweiten Leiterbahnstrukturen 32, 42 durch den zweiten Leseverstärker 45 angesteuerten werden.
4 zeigt eine Draufsicht auf den in 3 dargestellten Ausschnitt eines erfindungsgemäßen Halbleiterspeichers. Das Ineinandergreiben der Bitleitungspaare 15, 35 in der Draufsicht unmittelbar zu erkennen. Die Leiterbahnstrukturen 11, 12, 21, 22 des an den ersten Leseverstärker 25 angeschlossenen Bitleitungspaares 15 einzeln mit Bezugszeichen versehen. Die nicht ausdrücklich angegebenen übrigen Bezugszeichen einiger in 4 in der Draufsicht verdeckten Leiterbahnstrukturen ergeben sich jedoch aus der 3. 4 zeigt noch klarer als 3, dass durch die zweiten Leiterbahnstrukturen 12, 22 der beiden an den ersten Leseverstärker 25 angeschlossenen Bitleitungen 10, 20 Speicherzellen angeschlossen werden, die nicht nur innerhalb der jeweiligen zweiten Leiterbahnstruktur 12, 22 dieselbe laterale Position in Richtung y senkrecht zum Leiterbahnverlauf besitzen, sondern auch bei beiden zweiten Leiterbahnstrukturen 12, 22 in Richtung y untereinander dieselbe Position besitzen.
5 zeigt eine schematische Querschnittsansicht eines Ausschnitts des Halbleiterspeichers der 3 und 4. Oberhalb eines Substrats 2, indem eine Vielzahl von Speicherzellen mit Auswahltransistoren 4 und Speicherkondensatoren 7, beispielsweise Grabenkondensatoren ausgebildet ist, ist schematisch der Querschnitt zumindest der ersten Bitleitung 10 erkennbar, die an einen Leseverstärker 25 angeschlossen ist. Die Bitleitung 10 besitzt eine erste Leiterbahnstruktur 11, eine zweite Leiterbahnstruktur 12 und eine Kontaktlochfüllung 13, die beide Leiterbahnstrukturen miteinander verbindet. Sowohl die erste als auch die zweite Leiterbahnstruktur sind leiterbahnförmig, das heißt länglich ausgebildet. Die Speicherzellen 4 sind ausschließlich an die zweite Leiterbahnstruktur 12 der Bitleitung 10 angeschlossen. Der Übersichtlichkeit halber sind in 5 lediglich zwei Speicherzellen 4 dargestellt (die jeweils einen Auswahltransistor 6 und einen Speicherkondensator 7 aufweisen). Ein bitleitungsseitiges Source/Drain-Gebiet des beispielsweise in MOSFETs-Bauweise (metal Oxide semiconductor field effect transistor) ausgebildeten Auswahltransistors ist über einen Bitleitungskontakt an die zweite Leiterbahnstruktur 12 der Bitleitung 10 angeschlossen, wohingegen das kondensatorseitige Source/Drain-Gebiet mit einer Ausdiffusion aus dem Kondensatorgraben überlappt und damit die elektrische Verbindung zu einer inneren Kondensatorelektrode herstellt. Die innere Kondensatorelektrode ist von einer äußeren Kondensatorelektrode durch ein in 5 nicht dargestelltes Kondensatordielektrikum getrennt, das den Grabenboden und die Grabenwandung von innen bedeckt.
Wie in 5 erkennbar, verlaufen die beiden Leiterbahnstrukturen 11, 12 der Bitleitung 10 in zwei verschiedenen Leiterbahnebenen übereinander, die jeweils oberhalb der Sub stratfläche 2a angeordnet sind. Die zweite Leiterbahnstruktur 12 befindet sich in einem kleineren Abstand von der Substratfläche 2a als die erste Leiterbahnstruktur 11. Ferner ist in 5 zu erkennen, dass die erste Leiterbahnstruktur 11 von dem Leseverstärker 25 wegführt und erst an ihrem dem Leseverstärker 25 abgewandten Ende, das heißt rechts in 5 über die Kontaktlochfüllung 13 mit einem Ende der zweiten Leiterbahnstruktur 12 verbunden ist. Die zweite Leiterbahnstruktur 12 führt von dort wieder in Richtung zurück zum Leseverstärker 25 und ist auf dieser Wegstrecke mit den an die Bitleitung 10 angeschlossenen Speicherzellen 4 verbunden.
Die zweite Bitleitung 20, die ebenfalls an den Leseverstärker 25 angeschlossen ist und als zur Bitleitung 10 komplementäre Bitleitung dient, ist in 5 nicht dargestellt; ihre erste Leiterbahnstruktur 21 verläuft parallel zur Leiterbahnstruktur 11 der ersten Bitleitung 10 oberhalb oder unterhalb der Zeichenebene. Die zweite Leiterbahnstruktur 22 der zweiten Bitleitung, die ebenfalls eine Vielzahl von Speicherzellen 4 anschließt, würde in 5 rechts von dem dargestellten Bildausschnitt verlaufen und weiter vom Leseverstärker 25 entfernt angeordnete Speicherzellen mit diesem verbinden.
6 zeigt eine schematische Querschnittsansicht einer Weiterbildung der Erfindung, bei der, wie in 2 bereits angedeutet, zwei verschiedene Paare 15, 55 von Bitleitungen 10, 20 bzw. 50, 60 an jeweils denselben Leseverstärker 25 angeschlossen sind. Jedes dieser Paare 50, 55 von Bitleitungen ist so ausgebildet, dass es mit einem weiteren Paar von Bitleitungen, das an einen jeweils nächsten Leseverstärker (nicht abgebildet in 6) angeschlossen ist, ineinandergreift. Das weitere an den Leseverstärker 25 angeschlossene Paar 55 von Bitleitungen 50, 60 enthält Bitleitungen, die auf der entgegengesetzten Seite wie das erste Paar 15 von Bitleitungen vom Leseverstärker 25 angeordnet sind; die Bitleitungen 50, 60 dienen zum Anschließen von Speicherzellen auf der entgegengesetzten Seite des Leseverstärker 25. Die dritte und die vierte Bitleitung 50, 60 weisen ebenfalls erste 51, 61 und zweite Leiterbahnstrukturen 52, 62 auf, die vorzugsweise durch Kontaktlochfüllungen 53, 63 miteinander verbunden sind. Vorzugsweise verläuft die zweite Leiterbahnstruktur 52 der dritten Bitleitung 50 in Richtung zum Leseverstärker 25 zurück, wohingegen die zweite Leiterbahnstruktur 62 der vierten Bitleitung 60 in Richtung weg vom Leseverstärker 25 verläuft. Die beiden Leiterbahnstrukturen 52, 62 sind vorzugsweise zueinander fluchtend angeordnet und dienen somit ebenfalls zum Anschließen von Speicherzellen, die in Richtung senkrecht zum gemeinsamen Leiterbahnverlauf, das heißt in lateraler Richtung y, dieselbe Position besitzen.
7 zeigt eine schematische Draufsicht auf den Halbleiterspeicher gemäß 6. Es ist zu erkennen, dass das erste Paar der Bitleitungen 10, 20 und das weitere Paar der Bitleitungen 50, 60 in entgegengesetzte Richtungen, nämlich in negative und in positive x-Richtung vom Leseverstärker 25 wegführen und jeweils verschiedene Gruppen von Speicherzellen (nicht dargestellt in 7) anschließen, wobei jeweils die erste und dritte Bitleitung 10, 50 näher am Leseverstärker 25 angeordnete Speicherzellen anschließen und die zweite und vierte Bitleitung 20, 40 weiter entfernt angeordnete Bitleitungen anschließen. Beide Paare von Bitleitungen 10, 20 bzw. 50, 60 greifen mit einem weiteren Paar von Bitleitungen, die an einen zweiten 45 und dritten Leseverstärker 65 angeschlossen sind, ineinander. Der Halbleiterspeicher kann innerhalb des Leseverstärkers 25 (oder zwischen dem Leseverstärker 25 und jeweils einem Paaren von Bitleitungen 10, 20 bzw. 50, 60 zwischengeschaltet) eine Auswahleinrichtung 26 aufweisen, die dazu dient, den Leseverstärker wahlweise mit einem der beiden Paare 15, 55 (6) von Bitleitungen 10, 20 bzw. 50, 60 zu verbinden. Der Leseverstärker 25 kann je nach Einstellung der Auswahleinrichtungen 26 also entweder (zu einem bestimmten Zeitpunkt) eine Potentialdifferenz zwischen der ersten 10 und der zweiten Bitleitung 20 auslesen und verstärkt zurückschreiben oder (zu einem anderen Zeitpunkt) eine Potentialdifferenz zwischen der dritten 50 und der vierten Bitleitung 60 auslesen und verstärkt zurückschreiben.
8 zeigt eine perspektivische Ansicht eines Ausschnittes einer erfindungsgemäßen Halbleiterspeichers gemäß einer anderen, zu 3 alternativen Ausführungsform. Im Unterschied zu 3 weist die erste Leiterbahnstruktur 21 der zweiten Bitleitung 20 nicht nur einen ersten, geradlinigen Leiterbahnabschnitt, sondern auch einen zweiten Leiterbahnabschnitt auf, der in einer anderen Richtung als der erste Leiterbahnabschnitt verläuft und analog zu dem Leiterbahnabschnitt 22b in 3 einen seitlichen Abstand entlang der y-Richtung überbrückt. Daher kann in 8 die zweite Leiterbahnstruktur 22 der zweiten Bitleitung geradlinig ausgebildet sein. In analoger Weise ist in 8 die Leiterbahnstruktur 43 geradlinig ausgebildet und die Leiterbahnstruktur 41 L-förmig ausgebildet.
Die erfindungsgemäße Anordnung und Ausbildung von Bitleitungen auf einem Halbleiterspeicher ermöglicht eine vielseitigere und flexiblere Verschaltung der Speicherzellen eines Speicherzellenfeldes mit den Leseverstärkern. Es können insbesondere Speicherzellen, die angesichts herkömmlich zuverlässig ansteuerbarer Bitleitungslängen eigentlich außerhalb der Reichweite der Leseverstärker angeordnet sind, erstmals über die erfindungsgemäß ausgebildeten Bitleitungen mit den Leseverstärkern verschaltet und zuverlässig betrieben werden, ohne dass beim Auslesen der Speicherzellen die Bitleitungslänge oder die Anzahl von Speicherzellen pro Bitleitung zu Ausleseungenauigkeiten oder Auslesefehlern führen.

1: Halbleiterspeicher
2: Substrat
2a: Substratfläche
3: Speicherzellenfeld
4: Speicherzelle
6: Auswahltransistor
7: Speicherkondensator
10; 30: erste Bitleitung
11; 31: erste Leiterbahnstruktur der ersten Bitleitung
12; 32: zweite Leiterbahnstruktur der ersten Bitleitung
13; 23; 33; 43: Kontaktlochfüllung
15; 35: Paar von Bitleitungen
18: Wortleitung
20; 40: zweite Bitleitung
21; 41: erste Leiterbahnstruktur der zweiten Bitleitung
22; 42: zweite Leiterbahnstruktur der zweiten Bitleitung
22a; 42a: erster Leiterbahnabschnitt
22b; 42b: zweiter Leiterbahnabschnitt
25; 45; 65: Leseverstärker
26: Auswahleinrichtung
50: dritte Bitleitung
55: weiteres Paar von Bitleitungen
60: vierte Bitleitung
V1: Potential der ersten Bitleitung
V2: Potential der zweiten Bitleitung
x: erste Richtung
y: zweite Richtung
z: dritte Richtung

Claims

Integrierter Halbleiterspeicher (1), der zumindest folgendes aufweist: – ein Substrat (2) mit einer Substratfläche (2a) und mit einem Speicherzellenfeld (3), das eine Vielzahl von Speicherzellen (4) aufweist, – zumindest ein Paar (15) von Bitleitungen, das eine erste (10) und eine zweite Bitleitung (20) umfasst, wobei an die erste (10) und die zweite Bitleitung (20) jeweils eine Mehrzahl von Speicherzellen (4) angeschlossen ist, – zumindest einen Leseverstärker (25), an den die erste (10) und die zweite Bitleitung (20) des Paares (15) von Bitleitungen angeschlossen sind, – wobei die erste (10) und die zweite Bitleitung (20) des zumindest einen Paares (15) von Bitleitungen jeweils eine erste Leiterbahnstruktur (11, 21) und eine zweite Leiterbahnstruktur (12, 22) aufweisen, – wobei die Speicherzellen (4) an die zweite Leiterbahnstruktur (12, 22) der jeweiligen Bitleitung (10, 20) angeschlossen sind, – wobei die erste Leiterbahnstruktur (11, 21) der jeweiligen Bitleitung (10, 20) zwischen den Leseverstärker (25) und die zweite Leiterbahnstruktur (12, 22) der jeweiligen Bitleitung (10, 20) zwischengeschaltet ist und in einem größeren Abstand von der Substratfläche (2a) angeordnet ist als die zweite Leiterbahnstruktur (12, 22) der jeweiligen Bitleitung (10, 20), und – wobei die erste Leiterbahnstruktur (11, 21) der ersten (10) und der zweiten Bitleitung (20) von dem Leseverstärker (25) ausgehend in dieselbe Richtung (x) parallel zueinander vom Leseverstärker (25) wegführen und an ihrem dem Leseverstärker (25) abgewandten Ende eine elektrisch leitende Verbin dung zur zweiten Leiterbahnstruktur (12, 22) der jeweiligen Bitleitung (10, 20) aufweisen.
Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass die zweite Leiterbahnstruktur (12) der ersten Bitleitung (10) des Paares (15) von Bitleitungen von ihrem Ende, das mit der ersten Leiterbahnstruktur (11) der ersten Bitleitung (10) verbunden ist, ausgehend in Richtung zurück zum Leseverstärker (25) verläuft, wohingegen die zweite Leiterbahnstruktur (22) der zweiten Bitleitung (20) desselben Paares (25) von Bitleitungen von ihrem Ende, das mit der ersten Leiterbahnstruktur (21) der zweiten Bitleitung (20) verbunden ist, ausgehend noch weiter von dem Leseverstärker (25) wegführt als die erste Bitleitung (10).
Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Speicherzellen (4), die an die zweite Leiterbahnstruktur (22) der zweiten Bitleitung (20) angeschlossen sind, in einem größeren Abstand von dem Leseverstärker (25) angeordnet sind als die Speicherzellen (4), die an die zweite Leiterbahnstruktur (12) der ersten Bitleitung (10) angeschlossen sind.
Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die zweite Leiterbahnstruktur (12) der ersten Bitleitung (10) näher an der Substratfläche (2a) angeordnet ist als die erste Leiterbahnstruktur (11) der ersten Bitleitung (10).
Halbleiterspeicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass die zweite Leiterbahnstruktur (22) der zweiten Bitleitung (20) überwiegend aus einem ersten Leiterbahnabschnitt (22a) gebildet ist, der mit der ersten Lei terbahnstruktur (11) der ersten Bitleitung (10) fluchtet und in die entgegengesetzte Richtung verläuft wie die erste Leiterbahnstruktur (11) der ersten Bitleitung (10).
Halbleiterspeicher nach Anspruch 5, dadurch gekennzeichnet, dass die zweite Leiterbahnstruktur (22) der zweiten Bitleitung (20) einen zweiten Leiterbahnabschnitt (22b) aufweist, der in einer anderen Richtung als der erste Leiterbahnabschnitt (22a) parallel zur Substratfläche (2a) verläuft, wobei die Speicherzellen an den ersten Leiterbahnabschnitt (22a) der zweiten Leiterbahnstruktur (22) der zweiten Bitleitung (20) angeschlossen sind.
Halbleiterspeicher nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die erste Leiterbahnstruktur (11, 21) der ersten (10) und der zweiten Bitleitung (20) des Paares (15) von Bitleitungen nebeneinander verlaufen und nebeneinander an den Leseverstärker (25) angeschlossen sind.
Halbleiterspeicher nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die ersten Leiterbahnstrukturen (11, 21) der ersten (10) und der zweiten Bitleitung (20) parallel zueinander verlaufen, wobei die erste Leiterbahnstruktur (21) der zweiten Bitleitung (20) länger ist als die erste Leiterbahnstruktur (11) der ersten Bitleitung (10).
Halbleiterspeicher nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass jede Bitleitung (10, 20) eine Kontaktlochfüllung (13, 23) aufweist, durch die die erste Leiterbahnstruktur (11, 21) und die zweite Leiterbahnstruktur (12, 22) der jeweiligen Bitleitung (10, 20) elektrisch leitend miteinander verbunden sind.
Halbleiterspeicher nach Anspruch 9, dadurch gekennzeichnet, dass die Kontaktlochfüllungen (13, 23) jeweils die zweite Leiterbahnstruktur (12, 22) in Richtung senkrecht zur Substratfläche (2a) an die erste Leiterbahnstruktur (11, 21) der jeweiligen Bitleitung (10, 20) anschließen.
Halbleiterspeicher nach Anspruch 9 oder 10, dadurch gekennzeichnet, dass die Kontaktlochfüllung (23) der zweiten Bitleitung (20) auf einem Ende des zweiten Leiterbahnabschnitts (22b) der zweiten Leiterbahnstruktur (22) der zweiten Bitleitung (20) angeordnet ist.
Halbleiterspeicher nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, dass der zweite Leiterbahnabschnitt (22b) der zweiten Leiterbahnstruktur (22) der zweiten Bitleitung (20) von der Kontaktlochfüllung (23), die an die neben der ersten Bitleitung (10) angeordnete erste Leiterbahnstruktur (12) der zweiten Bitleitung (20) angeschlossen ist, zum ersten Leiterbahnabschnitt (22a) der zweiten Leiterbahnstruktur (22) der zweiten Bitleitung (20) führt, wobei der erste Leiterbahnabschnitt (22a) mit der zweiten Leiterbahnstruktur (12) der ersten Bitleitung (10) fluchtend angeordnet ist.
Halbleiterspeicher nach einem der Ansprüche 6 bis 11, dadurch gekennzeichnet, dass der zweite Leiterbahnabschnitt (22b) der zweiten Leiterbahnstruktur (22) der zweiten Bitleitung (20) in Richtung senkrecht zum Verlauf des ersten Leiterbahnabschnitts (22a) verläuft.
Halbleiterspeicher nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass die an die zweite Leiterbahnstruktur (12) der ersten Bitleitung (10) angeschlossenen Speicherzellen (4) in lateraler Richtung senkrecht zum Verlauf der zweiten Leiterbahnstruktur (12) der ersten Bitleitung (10) dieselbe Position besitzen wie die Speicherzellen (4), die an die zweite Leiterbahnstruktur (22) der zweiten Bitleitung (20) angeschlossen sind.
Halbleiterspeicher nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass die ersten Leiterbahnstrukturen (11, 21) der ersten (10) und der zweiten Bitleitung (20) in lateraler Richtung nebeneinander angeordnet sind, wohingegen die zweiten Leiterbahnstrukturen (12, 22) der ersten (10) und der zweiten Bitleitung (20) zueinander fluchtend angeordnet sind.
Halbleiterspeicher nach Anspruch 15, dadurch gekennzeichnet, dass die zweite Leiterbahnstruktur (12) der ersten Bitleitung (10) geradlinig ausgebildet ist und alle daran angeschlossenen Speicherzellen (4) in lateraler Richtung senkrecht zum Verlauf der zweiten Leiterbahnstruktur (12) der ersten Bitleitung (10) dieselbe Position besitzen.
Halbleiterspeicher nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, dass alle an die zweite Bitleitung (20) angeschlossenen Speicherzellen (4) mit einem geradlinigen ersten Leiterbahnabschnitt (22a) der zweiten Leiterbahnstruktur (22) der zweiten Bitleitung (20) verbunden sind und in lateraler Richtung senkrecht zu dessen Verlauf dieselbe Position besitzen.
Halbleiterspeicher nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, dass die ersten Leiterbahnstrukturen (11, 21) aus einem Metall oder einer Metalllegierung gebildet sind.
Halbleiterspeicher nach einem der Ansprüche 1 bis 18, dadurch gekennzeichnet, dass die zweiten Leiterbahnstrukturen (12, 22) aus einem Metall, einer Metalllegierung oder aus dotiertem Polysilizium gebildet sind.
Halbleiterspeicher nach einem der Ansprüche 9 bis 19, dadurch gekennzeichnet, dass die Kontaktlochfüllungen (13, 23) aus einem Metall oder einer Metalllegierung gebildet sind.
Halbleiterspeicher nach einem der Ansprüche 1 bis 20, dadurch gekennzeichnet, dass der Halbleiterspeicher (1) zumindest ein Paar von Leseverstärkern (25, 45) aufweist, an die jeweils eine erste (10, 30) und eine zweite Bitleitung (20, 40) angeschlossen sind, wobei jede Bitleitung (10, 20, 30, 40) eine erste Leiterbahnstruktur (11, 21, 31, 41) und eine zweite Leiterbahnstruktur (12, 22, 32, 42) aufweist, wobei die ersten Leiterbahnstrukturen (11, 21) zweier Bitleitungen (10, 20), die von einem ersten Leseverstärker (25) des Paares von Leseverstärkern ausgehen, und erste Leiterbahnstrukturen (31, 41) zweier Bitleitungen (30, 40), die von einem zweiten Leseverstärker (45) des Paares von Leseverstärkern ausgehen, auf einander zulaufen und jeweils paarweise miteinander fluchtend angeordnet sind.
Halbleiterspeicher nach Anspruch 21, dadurch gekennzeichnet, dass die erste Leiterbahnstruktur (11) der ersten Bitleitung (10), die von dem ersten Leseverstärker (25) ausgeht, und die erste Leiterbahnstruktur (41) der zweiten Bitleitung (40), die von dem zweiten Leseverstärker (45) ausgeht, zueinander fluchtend aufeinander zulaufen.
Halbleiterspeicher nach Anspruch 21 oder 22, dadurch gekennzeichnet, dass die erste Leiterbahnstruktur (21) der zweiten Bitleitung (20), die von dem ersten Leseverstärker (25) ausgeht, und die erste Leiterbahnstruktur (31) der ersten Bitleitung (30), die von dem zweiten Leseverstärker (45) ausgeht, zueinander fluchtend aufeinander zulaufen.
Halbleiterspeicher nach einem der Ansprüche 21 bis 23, dadurch gekennzeichnet, dass der erste Leiterbahnabschnitt (22a) der zweiten Leiterbahnstruktur (22) der an den ersten Leseverstärker (25) angeschlossenen zweiten Bitleitung (20) in seitlicher Richtung mittig unterhalb der ersten Leiterbahnstruktur (41) der an den zweiten Leseverstärker (45) angeschlossenen zweiten Bitleitung (40) verläuft.
Halbleiterspeicher nach einem der Ansprüche 21 bis 24, dadurch gekennzeichnet, dass ein erster Leiterbahnabschnitt (42a) der zweiten Leiterbahnstruktur (42) der an den zweiten Leseverstärker (45) angeschlossenen zweiten Bitleitung (40) in seitlicher Richtung mittig unterhalb der ersten Leiterbahnstruktur (21) der an dem ersten Leseverstärker (25) angeschlossenen zweiten Bitleitung (20) verläuft.
Halbleiterspeicher nach Anspruch 24 oder 25, dadurch gekennzeichnet, dass der erste Leiterbahnabschnitt (22a) der zweiten Leiterbahnstruktur (22) der an den ersten Leseverstärker (25) angeschlossenen zweiten Bitleitung (20) auf den zweiten Leseverstärker (45) zuläuft und dass der erste Leiterbahnabschnitt (42a) der zweiten Leiterbahnstruktur (42) der an den zweiten Leseverstärker (45) angeschlossenen zweiten Bitleitung (40) auf den ersten Leseverstärker (25) zuläuft.
Halbleiterspeicher nach einem der Ansprüche 21 bis 26, dadurch gekennzeichnet, dass die zweite Leiterbahnstruktur (22) der an den ersten Leseverstärker (25) angeschlossenen zweiten Bitleitung (20) über einen überwiegenden Abschnitt ihrer Leiterbahnlänge unterhalb der ersten Leiterbahnstruktur (41) der an den zweiten Leseverstärker (45) angeschlossenen zweiten Bitleitung (40) und neben der zweiten Leiterbahnstruktur (32) der an den zweiten Leseverstärker (45) angeschlossenen ersten Bitleitung (30) verläuft.
Halbleiterspeicher nach einem der Ansprüche 21 bis 27, dadurch gekennzeichnet, dass die zweite Leiterbahnstruktur (42) der an den zweiten Leseverstärker (45) angeschlossenen zweiten Bitleitung (40) über einen überwiegenden Abschnitt ihrer Leiterbahnlänge unterhalb der ersten Leiterbahnstruktur (21) der an den ersten Leseverstärker (25) angeschlossenen zweiten Bitleitung (20) und neben der zweiten Leiterbahnstruktur (12) der an den ersten Leseverstärker (25) angeschlossenen ersten Bitleitung (10) verläuft.
Halbleiterspeicher nach einem der Ansprüche 21 bis 28, dadurch gekennzeichnet, dass die zweiten Leiterbahnstrukturen (12, 32) der ersten Bitleitungen (10, 30), die an den ersten (25) und an den zweiten Leseverstärker (45) des Paares von Leseverstärkern angeschlossen sind, zurück auf den jeweiligen Leseverstärker zulaufen.
Halbleiterspeicher nach einem der Ansprüche 21 bis 29, dadurch gekennzeichnet, dass die an den ersten Leseverstärker (25) angeschlossenen Bitleitungen (10, 20) mit den an den zweiten Leseverstärker (45) angeschlossenen Bitleitungen (30, 40) ineinandergreifen.
Halbleiterspeicher nach einem der Ansprüche 21 bis 30, dadurch gekennzeichnet, dass jeder Leseverstärker (25, 45) so ausgebildet ist, dass er beim Auslesen einer Speicherzelle (4) eine Potentialdifferenz zwischen einem Potential (V1) der ersten Bitleitung (10, 30) und einem Potential (V2) der zweiten Bitleitung (20, 40), die an den jeweiligen Leseverstärker (25, 45) angeschlossen ist, verstärken.
Halbleiterspeicher nach einem der Ansprüche 1 bis 31, dadurch gekennzeichnet, dass der Halbleiterspeicher (1) eine Vielzahl von Paaren von Leseverstärkern (25, 45) aufweist, deren Bitleitungen (10, 20; 30, 40) ineinandergreifen.
Halbleiterspeicher nach einem der Ansprüche 1 bis 32, dadurch gekennzeichnet, dass die Speicherzellen (4) flüchtige Speicherzellen sind, die jeweils einen Auswahltransistor (6) und einen Speicherkondensator (7) aufweisen.
Halbleiterspeicher nach Anspruch 33, dadurch gekennzeichnet, dass die Speicherkondensatoren (7) Grabenkondensatoren sind.
Halbleiterspeicher nach einem der Ansprüche 1 bis 34, dadurch gekennzeichnet, dass der Halbleiterspeicher (1) ein dynamischer Schreib-Lese-Speicher ist.
Halbleiterspeicher nach einem der Ansprüche 1 bis 35, dadurch gekennzeichnet, dass der Halbleiterspeicher (1) ferner ein weiteres Paar (55) von Bitleitungen (50, 60) mit einer dritten (50) und einer vierten Bitleitung (60) aufweist, die an denselben Leseverstärker (25) angeschlossen sind wie das Paar (15) von Bitleitungen (10, 20), wobei die dritte (50) und die vierte Bitleitung (60) auf der entgegengesetzten Seite des Leseverstärkers (25) angeordnet sind wie die erste (10) und die zweite Bitleitung (20) und wobei der Lesever stärker (25) wahlweise eine Potentialdifferenz zwischen einem Potential der ersten Bitleitung (10) und einem Potential der zweiten Bitleitung (20) oder eine Potentialdifferenz zwischen einem Potential der dritten Bitleitung (50) und einem Potential der vierten Bitleitung (60) verstärkt.
Halbleiterspeicher nach Anspruch 36, dadurch gekennzeichnet, dass das Paar (15) von Bitleitungen (10, 20) und das weitere Paar (55) von Bitleitungen (50, 60) jeweils über eine Auswahleinrichtung (26) an den Leseverstärker (25) angeschlossen ist, wobei durch die Auswahleinrichtung (26) der Leseverstärker (25) wahlweise mit dem Paar (15) von Bitleitungen (10, 20) oder mit dem weiteren Paar (55) von Bitleitungen (50, 60) verbindbar ist.
Halbleiterspeicher nach Anspruch 36 oder 37, dadurch gekennzeichnet, dass die dritte (50) und die vierte Bitleitung (60) jeweils eine erste Leiterbahnstruktur (51, 61) und eine zweite Leiterbahnstruktur (52, 62) aufweisen, wobei die zweiten Leiterbahnstrukturen (52, 62) weitere Speicherzellen (4) anschließen und wobei die ersten Leiterbahnstrukturen (51, 61) zwischen die zweiten Leiterbahnstrukturen (52, 62) und den Leseverstärker (25) zwischengeschaltet sind.
Halbleiterspeicher nach Anspruch 38, dadurch gekennzeichnet, dass die dritte (50) und die vierte Bitleitung (60) jeweils eine Kontaktlochfüllung (53, 63) aufweisen, durch die die zweiten Leiterbahnstrukturen (52, 62) an die ersten Leiterbahnstrukturen (51, 61) angeschlossen sind.
Halbleiterspeicher nach einem der Ansprüche 36 bis 39, dadurch gekennzeichnet, dass die dritte (50) und die vierte Bitleitung (60), die an den ersten Leseverstärker (25) ange schlossen sind, in gleicher Weise ausgebildet und orientiert sind wie die erste Bitleitung (30) und die zweite Bitleitung (40) des Paares (35) von Bitleitungen (30, 40), das an den zweiten Leseverstärker (45) angeschlossen ist.