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Tiefe
Grabenisolationsstrukturen und Verfahren der Ausbildung derselben
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Diese
Anmeldung beansprucht den Vorteil der vorläufigen U.S. Anmeldung Nr. 60/679,334,
eingereicht am 10. Mai 2005, betitelt, "Tiefe Grabenisolationsstrukturen und
Verfahren der Ausbildung derselben", die hiermit durch Verweis einbezogen
wird.
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Querverweis
zu verwandten Anmeldungen
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Diese
Anmeldung bezieht sich auf die folgenden veröffentlichten und mitanhängigen Patentanmeldungen,
die hiermit durch Verweis einbezogen werden:
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Technisches Gebiet
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Die
vorliegende Erfindung bezieht sich allgemein auf die Fabrikation
von Halbleitervorrichtungen und spezieller auf die Ausbildung von
tiefen Grabenisolationsstrukturen zur Isolation von benachbarten
Wannen.
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Hintergrund
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Halbleitervorrichtungen
werden in einer Vielfalt von elektronischen Anwendungen verwendet,
wie Personalcomputer, Handies, Digitalkameras und anderen elektronischen
Geräten,
als Beispiele. Halbleitervorrichtungen werden typischerweise fabriziert
durch sequenzielles Abscheiden isolierender oder dielektrischer Schichten,
leitenden Schichten und halbleitender Materialschichten über einem
Halbleitersubstrat, und strukturieren der verschiedenen Schichten
unter Verwendung von Lithografie, um Schaltkreiskomponenten und
Elemente darauf auszubilden, bildend integrierte Schaltkreise.
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Einige
Typen-integrierter Schaltkreise verwenden tiefe Gräben, um
benachbarte Schaltkreiskomponenten voneinander zu isolieren. Die
tiefen Gräben
können
einige Mikrometer (μm)
tief sein und werden typischerweise mit einem isolierenden Material
gefüllt,
wie Siliziumdioxid (SiO2) oder anderes dielektrisches
Material, z. B. Die tiefen Gräben
können
ein großes
Aspektverhältnis
haben, etwa 10:1 oder größer, z.
B.
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Insbesondere
Flashspeicherzellenstrukturen können
einen Vorteil aus tiefer Grabenisolation ziehen, z. B. Flashspeicherzellen
werden typischerweise in einer Dreifachwannenkonfiguration konstruiert,
wo die n dotierten Source- und Drainbe reiche der Flashspeicherzellen
sich in einer p Wanne befinden, die sich über einer n Wanne befindet,
um isoliert zu sein von dem p dotierten Substrat unten. Somit sind
die p Wannen der Flashspeicherzellen in dieser Konfiguration kurzgeschlossen
und keine unabhängigen
Spannungen können an
die p Wannen von einzelnen Flashspeicherzellen angelegt werden.
Die Verwendung tiefer Grabenisolation macht das Anlegen einer unabhängigen Spannung
an die p Wannen von einzelnen Flashspeicherzellen möglich. Insbesondere
erlaubt die Verwendung einer tiefen Grabenisolation in Flashspeicherzellenfeldern
das Anlegen einer Spannung an eine ausgewählte Flashspeicherzellen p
Wanne, ohne die anderen Flashspeicherzellen zu stören, z.
B.
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In
einigen Halbleiterentwürfen
führt Füllen eines
tiefen Grabens vollständig
mit Siliziumdioxid zu verstärkter
Beanspruchung des Halbleitermaterials, die zu verringerten Ausbeuten
und Vorrichtungsausfällen führt. Somit
werden, um diese negativen Einflüsse
der Belastung zu verhindern, in einigen Entwürfen tiefe Grabenisolationsstrukturen
mit einem isolierenden Material ausgekleidet, wie SiO2,
und werden dann mit Polysilizium gefüllt. Weil das Substrat oder
Halbleiterwafer, in denen die tiefen Grabenisolationsstrukturen
ausgebildet sind, ebenfalls Silizium enthält, ist die Belastung des Polysiliziums
und des Substrats ähnlich,
so dass die Belastung kein Problem in der Halbleitervorrichtung
erzeugt.
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Jedoch
kann in einigen Anwendungen ein tiefer Isolationsgraben, der mit
einer isolierenden Auskleidung gefüllt ist und einer Polysiliziumfüllung dazu
führen,
dass ein parasitärer
Transistor ausgebildet wird. Z. B. wird, wenn das Substrat eine
darin ausgebildete p Wanne hat und eine n Wanne ausgebildet unterhalb
der p Wanne, und sich der tiefe Graben sowohl in die p Wanne als
auch in die n Wanne hinein erstreckt, ein parasitärer Transistor
ausgebildet, mit den p Wannen als die Source und Drain fungierend
und mit einem leitenden In versionskanal, der um den tiefen Grabenboden
in der n Wanne ausgebildet ist.
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Viele
integrierte Schaltkreise enthalten eine Vielzahl Transistoren, die
innerhalb und über
einem Substrat ausgebildet sind, ebenso wie andere Vorrichtungen.
Die Transistoren und anderen Vorrichtungen können durch tiefe Grabenisolationsstrukturen
getrennt werden, z. B. Wenn ein parasitärer Transistor innerhalb einer tiefen
Grabenisolationsstruktur ausgebildet wird, leiden die Isolationseigenschaften
der tiefen Grabenisolationsstruktur.
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Was
somit in dem Fachgebiet benötigt
wird, sind verbesserte Verfahren des Ausbildens tiefer Grabenisolationsstrukturen
und Strukturen derselben.
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Zusammenfassung
der Erfindung
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Diese
und andere Probleme werden allgemein gelöst oder umgangen, und technische
Vorteile werden allgemein erreicht durch bevorzugte Ausführungsformen
der vorliegenden Erfindung, die neue Verfahren des Ausbildens von
tiefen Grabenisolationsstrukturen bieten. Tiefe Grabenisolationsstrukturen
werden durch ein oder mehrere Verfahren ausgebildet, die weiter
beschrieben werden hierin. Ausführungsformen
der vorliegenden Erfindung enthalten Verfahren des Fabrizierens
tiefer Grabenisolationsstrukturen, die besonders nutzbringend sind,
wenn sie in Flashspeicherzellenstrukturen verwendet werden, z. B.
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Gemäß einer
bevorzugten Ausführungsform
der vorliegenden Erfindung enthält
eine Halbleitervorrichtung ein Werkstück, mindestens zwei Vorrichtungen
ausgebildet innerhalb des Werkstücks,
und mindestens eine tiefe Grabenisolationsstruktur enthaltend einen
Deckabschnitt und einen Bodenabschnitt ausgebildet innerhalb des
Werkstücks
zwischen den mindestens zwei Vorrichtungen. Ein parasitärer Transistor
ist in dem Werkstück
ausgebildet nahe der mindestens einen tiefen Gra benisolationsstruktur,
der parasitäre
Transistor mit einer Schwellspannung. Eine dünne isolierende Auskleidung
kleidet die mindestens eine tiefe Grabenisolationsstruktur aus,
und ein halbleitendes Material füllt
mindestens den Deckabschnitt der mindestens einen tiefen Grabenisolationsstruktur
innerhalb der dünnen
isolierenden Auskleidung. Die Halbleitervorrichtung enthält ein Mittel
zum Erhöhen
der Schwellspannung des parasitären
Transistors.
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Das
Vorhergehende hat die Merkmale und technischen Vorteile der Ausführungsbeispiele
der vorliegenden Erfindung ziemlich breit aufgezeigt, damit die
detaillierte Beschreibung der Erfindung, die folgt, besser verstanden
werden kann. Zusätzliche
Merkmale und Vorteile der Ausführungsformen
der Erfindung werden im Folgenden erläutert, welche den Gegenstand
der Ansprüche
der Erfindung bilden. Es sollte durch Fachleute eingesehen werden,
dass die Konzeption und spezifischen Ausführungsformen, die offenbart
sind, ohne Weiteres als eine Basis zum Modifizieren oder Entwerfen
anderer Strukturen oder Prozesse verwendet werden können, um
dieselben Zwecke der vorliegenden Erfindung auszuführen. Es
sollte außerdem
durch Fachleute erkannt werden, dass solche äquivalenten Konstruktionen
sich nicht von dem Geist und Rahmen der Erfindung entfernen, wie
in den angehängten
Ansprüchen
ausgeführt.
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Kurze Beschreibung
der Zeichnungen
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Für ein vollständigeres
Verständnis
der vorliegenden Erfindung und der Vorteile derselben wird nun auf
die folgenden Beschreibungen verwiesen, in Zusammenhang genommen
mit den begleitenden Zeichnungen, in denen:
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1 eine
Querschnittsansicht eines weniger bevorzugten Ausführungsbeispiels
einer tiefe Grabenisolationsstruktur zeigt mit einem parasitären Transistor
mit einer kleinen Schwellspannung,
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2 ist
eine Querschnittsansicht einer tiefen Grabenisolationsstruktur gemäß einer
Ausführungsform
der vorliegenden Erfindung, worin ein Kanalstoppbereich in die Bodenfläche der
tiefen Grabenisolationsstruktur hinein implantiert ist,
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3 ist
eine Querschnittsansicht einer tiefen Grabenisolationsstruktur gemäß einer
anderen Ausführungsform
der vorliegenden Erfindung, worin ein isolierendes Material in einem
Bodenabschnitt der tiefen Grabenisolationsstruktur angeordnet ist,
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4 bis 6 zeigen
ein Verfahren des Ausbildens des isolierenden Materials der 3 innerhalb des
Bodenabschnitts der tiefen Grabenisolationsstruktur an verschiedenen
Stufen der Herstellung,
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7 und 8 zeigen
ein anderes Verfahren des Ausbildens des isolierenden Materials
der 3 innerhalb des Bodenabschnitts der tiefen Grabenisolationsstruktur
an verschiedenen Stufen der Herstellung,
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9 ist
eine Querschnittsansicht einer anderen Ausführungsform der vorliegenden
Erfindung, worin ein halbleitendes Füllmaterial in einer tiefen
Grabenisolationsstruktur angeordnet wird enthaltend einen Dotierstoff,
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10 illustriert
eine Kombination von Ausführungsformen
der vorliegenden Erfindung implementiert in einer tiefen Grabenisolationsstruktur,
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11a, 11b und 11c zeigen Querschnittsansichten (11a) und Draufsichten (11b und 11c) der neuen tiefen Grabenisolationsstrukturen,
die hierin beschrieben sind, implementiert in einen Flashspeicherzellenentwurf,
und
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12 bis 17 illustrieren
Beispiele des Implementierens von Ausführungsformen der vorliegenden
Erfindung in Flashspeicherzellenentwürfen.
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Entsprechende
Nummern und Symbole in den verschiedenen Figuren beziehen sich allgemein
auf entsprechende Teile, außer
anders angezeigt. Die Figuren sind gezeichnet, um die relevanten
Aspekte der bevorzugten Ausführungsformen
klar zu illustrieren und sind nicht notwendigerweise gezeichnet,
um zu skalieren.
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Detaillierte Beschreibung
der illustrativen Ausführungsformen
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Das
Herstellen und Verwenden der aktuell bevorzugten Ausführungsformen
wird im Detail unten diskutiert. Es sollte jedoch eingesehen werden,
dass die vorliegende Erfindung viele anwendbare erfinderische Konzepte
vorsieht, die in einer breiten Vielfalt spezifischer Kontexte ausgeführt werden
können.
Die diskutierten spezifischen Ausführungsformen sind so nur illustrativ
für spezifische
Wege, um die Erfindung herzustellen und zu benutzen und begrenzen
den Rahmen der Erfindung nicht.
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Die
vorliegende Erfindung wird mit Hinsicht auf bevorzugte Ausführungsformen
in einem spezifischen Kontext beschrieben werden, nämlich mit
Hinsicht auf tiefe Grabenisolationsstrukturen für Flashspeicherzellen. Ausführungsformen
der Erfindung können
jedoch auch angewendet werden auf andere Halbleitervorrichtungsanwendungen,
worin tiefe Grabenisolationsstrukturen verwendet werden, wie in
statischen oder nichtflüchtigen
Speichern, anderen Speichervorrichtungen, Komplementärmetalloxidhalbleiter
(CMOS) Vorrichtungen, bi-CMOS Vorrichtungen und anderen Anwendungen,
als Beispiele. Die tiefen Grabenisolationsstrukturen können verwendet
werden, um benachbarte p Wannen voneinander zu isolieren, z. B.
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Mit
Verweis nun auf 1 ist dort eine weniger bevorzugte
Ausführungsform
der vorliegenden Erfindung gezeigt, die eine Halbleitervorrichtung 100 enthält mit einer
tiefen Grabenisolationsstruktur 116 in einer Querschnittsansicht.
Die tiefe Grabenisolationsstruktur 116 wird in einem Werkstück 102 ausgebildet,
das eine erste Wanne 106a/106b hat, und eine zweite
Wanne 104 ausgebildet darin. Das Werkstück umfasst ein Substrat 102 angeordnet
unter der zweiten Wanne 104. In einer Flashspeichervorrichtung,
z. B., kann das Werkstück 102 ein
p Typ Substrat umfassen, das eine dritte Wanne umfasst, die zweite
Wanne 104 kann eine n Wanne umfassen, und die erste Wanne 106a/106b kann
eine p Wanne umfassen. Die erste Wanne 106a/106b und
die zweite Wanne 104 kann jeweils eine Dicke von etwa 1
Mikrometer umfassen, z. B. Ein Source- und Drainbereich 108a/108b kann
in dem Bereich über
der ersten Wanne 106a/106b angeordnet werden,
mit einer Dicke von etwa 100 Nanometer oder weniger, z. B. Der Source-
und Drainbereich 108a/108b kann Gebiete umfassen,
wo die Source und Drain der Flashmemoryspeicherzellen ausgebildet
werden, z. B. (nicht gezeigt). Die tiefe Grabenisolationsstruktur 116 isoliert
benachbarte Flashspeicherzellen voneinander.
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Die
tiefen Grabenisolationsstrukturen 116 werden mit einer
dünnen
isolierenden Auskleidung 110 gefüllt, die typischerweise etwa
40 Nanometer Siliziumdioxid umfasst, und ein Polysiliziumfüllmaterial 112 angeordnet über der
isolierenden Auskleidung 110. Nachdem die tiefen Grabenisolationsstrukturen 116 mit
der Auskleidung 110 und dem Polysiliziummaterial 112 gefüllt sind,
wird ein Bereich einer flachen Grabenisolation 114 in einem
Deckabschnitt der tiefen Grabenisolationsstruktur 116 wie
gezeigt ausgebildet. Die flache Grabenisolation 114 ist
typischerweise breiter als die tiefe Grabenisolationsstruktur 116,
z. B., die tiefe Grabenisolationsstruktur 116 kann etwa
3 Mikrometer tief sein oder weniger und etwa 0,25 Mikrometer breit
oder weniger, und die flache Grabenisolation 114 kann etwa
0,4 Mikrometer tief sein und etwa 0,4 Mikrometer breit oder größer.
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Flashspeicherzellen
speichern eine Ladung in einem Floating Gate (nicht gezeigt in 1)
und werden "programmiert" z. B. Fowler-Nordheimtunneln
nutzend, obwohl Flashspeicherzellen alternativ programmiert werden
können,
unter Verwendung ande rer Verfahren, z. B. Die aktiven Gebiete der
Flashspeicherzellen umfassen die p Wannen 106a/106b,
die von dem Substrat 102 isoliert sind durch die vergrabene
n Wanne 104, z. B., die tiefe Grabenisolationsstruktur 116 isoliert
lateral von der benachbarten p Wanne. Es würde wünschenswert sein, die tiefe
Grabenisolationsstruktur 116 vollständig zu füllen mit einem isolierenden
Material; jedoch würde
dies zu verringerten Ausbeuten führen,
weil die Belastung, z. B., aufgrund der verschiedenen thermischen
Ausdehnungskoeffizienten von Siliziumdioxid und Silizium, die verursacht
werden durch das isolierende Füllmaterial
innerhalb der tiefen Grabenisolationsstrukturen 116, Versetzungen
in dem Material erzeugen würde.
Weiterhin ist es schwierig, solche Hochaspektverhältnismerkmale
mit einem Oxidmaterial zu füllen. Somit
wird die dünne
isolierende Auskleidung 110 verwendet und mit Polysilizium 112 gefüllt, in
einigen tiefen Grabenisolationsstruktur 116 Entwürfen, wie
in 1 gezeigt.
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In
Flashspeichervorrichtungen müssen
hohe Spannungen typischerweise an die p Wanne der Vorrichtung im
Betrieb angelegt werden, z. B., um die Vorrichtungen zu lesen und/oder
zu schreiben. Wenn alle p Wannen in einem Flashspeicherzellenfeld
verbunden sind, dann haben alle Flashspeicherzellen in dem Feld die
gleiche Vorspannung an ihre p Wannen angelegt. Dies ist nicht optimal
hinsichtlich der Vorrichtungsperformance. Jedoch, wenn benachbarte
p Wannen voneinander isoliert sind durch eine tiefe Grabenisolationsstruktur,
dann können
die p Wannen der einzelnen Flashspeicherzellen unabhängig vorgespannt
werden.
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Jedoch
besteht ein Problem mit der gezeigten tiefen Grabenisolationsstruktur 116 darin,
dass, weil die dünne
isolierende Auskleidung 100 dünn ist, ein parasitärer Transistor
gebildet werden kann, z. B., durch einen Inversionsbereich 118,
der elektrisch erzeugt wird an dem Boden des Grabens innerhalb der
n Wanne 104, wie in 1 gezeigt,
welches einen parasitären
Feldeffekttransistor (FET) aktiviert. Der parasi täre Transistor
wird bei relativ kleinen Spannungen aktiviert, z. B., bei etwa 5
Volt (V). Zum Beispiel, wenn eine Spannung zwischen den p Wannen 106a/106b angelegt
wird, ohne Induzieren eines Stromflusses, kann das Polysilizium 112 in dem
tiefen Graben 116 auch vorgespannt werden, weil es eine
Kopplung zwischen der Polysiliziumfüllung 112 und den
benachbarten p Wannen 106b/106a gibt. Eine Spannung –V angelegt
an eine Seite der tiefen Grabenisolationsstruktur 116 in
der p Wanne 106a erzeugt einen parasitären Feldeffekttransistor, mit
der Polysiliziumgrabenfüllung 112 als
eine Gateelektrode agierend, z. B., indem Strom von einer p Wanne
zu der benachbarten p Wanne an der anderen Seite des Grabens 116 fließt. Weil
das Polysiliziumfüllmaterial 112 leitend
ist, wird eine Spannung von etwa oder unter –V/2 in dem Füllmaterial 112 erzeugt.
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In
der Vergangenheit konnte für
Technologien mit einer größeren minimalen
Merkmalsgröße, z. B., eine
dickere Oxidauskleidung verwendet werden, um eine tiefe Grabenisolationsstruktur 116 auszukleiden, und
die Schwellspannung des parasitären
Transistors war somit sehr hoch. Jedoch, wenn die Halbleitervorrichtungen
in der Größe abwärts skaliert
werden, ist die dünne
isolierende Auskleidung 110 sehr dünn, z. B. 40 Nanometer oder
weniger, und die Schwellspannung des parasitären Transistors liegt somit
in der Größenordnung
von nur einigen Volt. Weil die n Wanne geerdet ist, erzeugt das
negative Potential eine Inversion 118 an dem tiefen Grabenboden
in der n Wanne 104, so dass es einen Stromweg von einer
p Wanne 106a durch die n Wanne 104 zu der anderen
p Wanne 106b gibt, d.h., ein Source-Kanal-Drainstromfluss,
gesteuert durch das Gate (z. B. die Polysiliziumfüllung 112 fungiert
als ein Gate des parasitären
Transistors). Die Schwellspannung Vt des
parasitären
Transistors in solch einer Struktur kann außerordentlich klein sein, so
dass die tiefe Grabenisolationsstruktur 116 verfehlt, benachbarte
Vorrichtungen zu isolieren. Somit können in einigen Anwendungen
p Wannen 106a und 106b nicht effektiv isoliert
werden, wenn solch eine tiefe Grabenisolationsstruktur 116 verwendet
wird.
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Ausführungsformen
der vorliegenden Erfindung erzielen technische Vorteile durch Erhöhen der Schwellspannung
Vt eines parasitären Transistors, der in tiefen
Grabenisolationsstrukturen ausgebildet ist. Verschiedene Mittel
und Verfahren des Erhöhens
der Schwellspannung eines parasitären Transistors, der nahe tiefer
Grabenisolationsstrukturen ausgebildet ist, werden hierin beschrieben
werden. Implantieren eines Kanalstoppbereichs in die Bodenfläche der
tiefen Grabenisolationsstrukturen hinein, teilweises Füllen eines Bodenabschnitts
der tiefen Grabenisolationsstrukturen mit einem isolierenden Material,
und/oder Abscheiden eines Polysiliziumfüllmaterials, das einen hohen
Anteil von Dotierstoffen beinhaltet, in die tiefen Grabenisolationsstrukturen
hinein werden beschrieben werden. Die verschiedenen Verfahren und
Strukturen des Erhöhens
der Schwellspannung des parasitären
Transistors, die hierin zu beschreiben sind, können allein verwendet werden
oder können
in Kombinationen derselben verwendet werden, z. B.
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Bezug
nehmend auf 2, die eine Querschnittsansicht
einer Halbleitervorrichtung 200 zeigt, vorzugsweise, gemäß Ausführungsformen
der vorliegenden Erfindung, enthält
die Halbleitervorrichtung 200 ein Werkstück 202 und
mindestens zwei Vorrichtungen, die in dem Werkstück ausgebildet sind. Gleiche
Nummern werden für
die Bezugszeichen in 2 verwendet, wie sie in 1 verwendet
wurden. Ein Abschnitt 208a und 208b der mindestens
zwei Vorrichtungen ist in 2 gezeigt,
worin die Abschnitte 208a und 208b einen Source-
und Drainbereich einer Flashspeicherzelle repräsentieren, als ein Beispiel.
Die Halbleitervorrichtung 200 enthält mindestens eine tiefe Grabenisolationsstruktur 216 enthaltend
einen Deckabschnitt und einen Bodenabschnitt ausgebildet, innerhalb
des Werkstücks 202 zwischen
den mindestens zwei Vorrichtungen. Ein parasitärer Transistor (z. B., von
Bereich 206a bis 204 bis 206b) wird in
dem Werkstück
nahe der mindestens einen tiefen Grabenisolationsstruktur 216 ausgebildet,
der parasitäre
Transistor hat eine Schwellspannung. Eine dünne isolierende Auskleidung 210 wird
ausgebildet, die die mindestens eine tiefe Grabenisolationsstruktur 216 auskleidet,
und ein halbleitendes Material 212 füllt mindestens den Deckabschnitt
der mindestens einen tiefen Grabenisolationsstruktur 216 innerhalb
der dünnen
isolierenden Auskleidung 210. Zum Beispiel, in der Ausführungsform,
die in 2 gezeigt ist, füllt das halbleitende Material 212 den
tiefen Graben 216 unterhalb des flachen Grabenisolationsbereichs 214 vollständig. Ausführungsformen
der vorliegenden Erfindung enthalten neue Mittel zum Erhöhen der
Schwellspannung des parasitären
Transistors nahe der mindestens einen tiefen Grabenisolationsstruktur 216.
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Ein
Graben für
die tiefe Grabenisolationsstruktur 216 wird innerhalb des
Werkstücks 212 mit
einer Tiefe d1 ausgebildet. Tiefe d1 umfasst vorzugsweise etwa 3 Mikrometer
oder weniger, als ein Beispiel, und kann alternativ andere Abmessungen
umfassen, z. B. Die tiefe Grabenisolationsstruktur 216 kann
ein großes
Aspektverhältnis
haben, z. B., etwa 10:1 oder größer in einer
Ausführungsform,
und kann eine Breite von etwa 0,25 Mikrometer oder weniger umfassen,
als Beispiele. Das Werkstück 202 enthält eine
erste Wanne 206a/206b und eine zweite Wanne 204 angeordnet
unter der ersten Wanne 206a/206b, in einer Ausführungsform.
Die erste Wanne 206a/206b kann ausgebildet sein
durch Implantieren des Werkstücks 202,
mit einem ersten Dotierstoff zwischen einer Tiefe d2 und
einer Tiefe d3, und die zweite Wanne 204 kann
durch Implantieren des Werkstücks
mit einem zweiten Dotierstoff zwischen einer Tiefe d3 und
Tiefe d4, wie gezeigt. Tiefe d2 kann
etwa 300 Nanometer umfassen, Tiefe d3 kann
etwa 1,5 Mikrometer umfassen und Tiefe d4 kann
etwa 2,5 Mikrometer umfassen, als Beispiele, obwohl Tiefen d2, d3 und d4 alternativ andere Abmessungen umfassen können. Vorzugsweise
wird die tiefe Grabenisolationsstruktur 216 so ausgebildet,
dass sie sich in die zweite Wanne 204 mit einer Tiefe d5 erstreckt, wie gezeigt, worin Tiefe d5 vorzugsweise etwa 0,5 Mikrometer oder weniger
umfasst, obwohl alternativ Tiefe d5 andere
Abmessungen umfassen kann.
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Die
erste Wanne 206a/206b ist vorzugsweise mit einem
oder mehreren Typen der p Typ Dotierstoffe dotiert, um eine p Wanne
innerhalb des Werkstücks 202 auszubilden,
und die zweite Wanne 204 ist vorzugsweise mit einem oder
mehreren Typen des n Typ Dotierstoffs dotiert, um eine n Wanne innerhalb
des Werkstücks 202 auszubilden,
z. B. Das Werkstück 202 ist
vorzugsweise schwach dotiert mit p Typ Dotierstoffen in dieser Ausführungsform
und kann eine dritte Wanne enthalten, z. B. Jedoch kann die erste
Wanne 206a/206b alternativ mit n Typ Dotierstoffen
dotiert werden, um eine n Wanne innerhalb des Werkstücks 202 auszubilden, und
die zweite Wanne 204 kann alternativ mit p Typ Dotierstoffen
dotiert werden, um eine p Wanne innerhalb dieses Werkstücks 202 auszubilden
(nicht gezeigt). Das Werkstück 202 kann
schwach dotiert werden mit n Typ Dotierstoffen in dieser Ausführungsform
und kann eine dritte Wanne umfassen, z. B. Die tiefe Grabenisolationsstruktur 216 erstreckt
sich vorzugsweise durch die erste Wanne 206a/206b und
mindestens teilweise durch die zweite Wanne 204, die in
dem Werkstück 202 ausgebildet
ist, wie gezeigt.
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In
der ersten Ausführungsform,
die in 2 gezeigt ist, enthält das Mittel zum Erhöhen der
Schwellspannung des parasitären
Transistors einen Kanalstoppbereich 230 ausgebildet genau
unter der Bodenfläche der
tiefen Grabenisolationsstruktur 216. Der Kanalstoppbereich 230 wird
vorzugsweise in einer Ausführungsform
durch Implantieren eines Dotierstoffs in die Bodenfläche der
tiefen Grabenisolationsstruktur 216 hinein ausgebildet.
Der Dotierstoff, der in die zweite Wanne 204 hinein an
dem Boden der tiefen Grabenisolationsstruktur 216 implantiert
wird, um den Kanalstoppbereich 230 auszubilden, umfasst
vorzugsweise den gleichen Dotierstoff, der in die zweite Wanne 204 hinein
implantiert ist, oder einen anderen Dotierstoff des gleichen Typs,
z. B., mit einer größeren Konzentration
als die Dotierstoffkonzentration der zweiten Wanne 204,
z. B. Die Konzentration des Dotierstoffs in dem Kanalstoppbereich 230 liegt
vorzugsweise in der Größenordnung
von etwa 10 bis 100 mal größer als
die Dotierstoffkonzentration in der zweiten Wanne 204,
z. B.
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Der
Implantationsprozess, um den Kanalstoppbereich 230 auszubilden,
kann ausgeführt
werden, nachdem die tiefe Grabenisolationsstruktur 216 in
das Werkstück 202 hinein
geätzt
ist (z. B., nachdem ein Graben ausgebildet ist), oder nach der Ausbildung
der dünnen
isolierenden Auskleidung 210. Zum Beispiel kann der Kanalstoppbereich 230 ausgebildet
werden durch Implantieren des Dotierstoffs in den zweiten Wannen 204 Bereich
hinein durch die dünne
isolierende Auskleidung 210, in einer Ausführungsform.
Der Kanalstoppbereich 230 wird vorzugsweise implantiert,
nachdem die tiefe Grabenisolationsstruktur 216 geätzt ist
und bevor die Wannen 206a/206b und 204 implantiert
werden, gemäß einer
Ausführungsform
der vorliegenden Erfindung, so dass die p Wanne 206a/206b und
n Wanne 204 noch nicht da sind, wenn die Kanalstoppbereich 230 Implantation
stattfindet, z. B.
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Vorteilhafterweise
unterdrückt
der Kanalstoppbereich 230 die elektrische Ausbildung eines
parasitären
Transistors durch Verringern der Schwellspannung, die erforderlich
ist, um einen parasitären
Transistoreffekt während
des Betriebs der Halbleitervorrichtung 200 stattfinden
zu lassen. Die Schwellspannung Vt ist lokal erhöht und erlaubt
auch Isolation mit nur einer dünnen
Grabenauskleidung 210, in dieser Ausführungsform.
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Die
Tiefe d6 des Implantationsprozesses liegt
vorzugsweise bei etwa 20 bis 80 Nanometer, als Beispiele, obwohl
alternativ, Tiefe d6 andere Abmessungen
umfassen kann. Wenn die zweite Wanne 204 eine n Wanne umfasst,
z. B., kann die zweite Wanne 204 eine Dotierstoffkonzentration
von etwa 1 × 1017 cm–3 haben, und der Kanalstoppbereich 230 kann
eine Dotierstoffkonzentration von etwa 1 × 1019 cm–3 umfassen,
obwohl alternativ die zweite Wanne 204 und der Kanalstoppbereich 230 andere
Dotierstoffkonzentrationen umfassen können, z. B. Abschnitte der
Deckoberfläche
des Werkstücks 202,
z. B., Source- und Drainbereich 208, können maskiert werden unter
Verwendung eines Fotoresists oder Hartmaske während des Dotierstoffimplantationsprozesses,
nicht gezeigt.
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Nachdem
die dünne
isolierende Auskleidung 210 ausgebildet ist, und nachdem
der Kanalstoppbereich 230 ausgebildet ist (z. B., entweder
bevor oder nachdem die dünne
isolierende Auskleidung 210 ausgebildet wird), wird die
tiefe Grabenisolationsstruktur 216 mit einem halbleitenden
Material 212 gefüllt,
wie undotiertem Polysilizium, z. B., durch chemische Dampfphasenabscheidung
(CVD), und ein flacher Grabenisolationsbereich 214 wird
an dem Deckabschnitt der tiefen Grabenisolationsstruktur 216 ausgebildet,
wie in 2 gezeigt. Die flache Grabenisolation 214 kann
eine Tiefe d7 von etwa 400 Nanometern umfassen,
als ein Beispiel, und erstreckt sich vorzugsweise innerhalb der
ersten Wanne 206a/206b mit einer Tiefe de von
etwa 100 bis 300 Nanometern, ebenfalls als ein Beispiel, obwohl
alternativ die Tiefen d7 und de andere Abmessungen
umfassen können.
Die flache Grabenisolation 214 wird durch Ätzen eines
Grabens ausgebildet unter Verwendung von Lithographie und Füllen des
Grabens mit einem isolierenden Material, wie einem Oxid (z. B. SiO2), z. B.
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3 ist
eine Querschnittsansicht einer tiefen Grabenisolationsstruktur 316 in Übereinstimmung
mit einer zweiten bevorzugten Ausführungsform der vorliegenden
Erfindung, worin das Mittel zum Erhöhen der Schwellspannung des
parasitären
Transistors ein isolierendes Material 340 enthält, das
innerhalb eines Bodenabschnitts der tiefen Grabenisolationsstruktur 316 über der
dünnen
isolierenden Auskleidung 310 angeordnet ist. Wiederum werden
gleiche Nummern für
Bezugszeichen in
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3 verwendet,
wie sie zuvor mit Verweis auf 1 und 2 verwendet
wurden.
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4 bis 6 zeigen
ein erstes Verfahren des Ausbildens des isolierenden Materials 340 innerhalb des
Bodenabschnitts der tiefen Grabenisolationsstruktur 316 an
verschiedenen Fertigungsstufen gemäß einer Ausführungsform
der Erfindung in Querschnittsansichten. Bei diesem Verfahren wird
ein Abdeckoxid 340 (blanket oxide) über der Deckfläche des
Werkstücks 302 abgeschieden,
welches die tiefen Grabenisolationsstrukturen 316 mindestens
teilweise füllt,
wie gezeigt. Das Abdeckoxid 340 kann Tetraethylorthosilikat
umfassen (TEOS) abgeschieden durch CVD, zum Beispiel, obwohl das
Oxid 340 alternativ andere Isolatoren umfassen kann, die
unter Verwendung anderer Methoden ausgebildet sind.
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Vor
dem Abscheiden des Oxids 340 kann eine optionale Ätzstoppschicht 350,
enthaltend ein Nitrid, z. B., über
der dünnen
isolierenden Schicht 310 abgeschieden werden, wie gezeigt.
Optionale Materialschichten 346 und 348, die Unterlagenoxide
und/oder Unterlagennitride, z. B., enthalten, können an der Deckfläche des Werkstücks 302 ausgebildet
werden, wie gezeigt, z. B., vor der Ausbildung der tiefen Grabenisolationsstruktur 316,
um die Source- und Drainbereiche 308 vor dem reaktiven
Ionenätzprozess
(RIE) oder anderen Ätzprozess
zu schützen,
die verwendet werden, um die tiefe Grabenisolationsstruktur 316 zu
strukturieren, z. B.
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Das
Abdeckoxid 340 wird zurückgeätzt, zum
Beispiel, verwendend eine zeitgesteuerte Ätzung und HF-Säure. Die
optionale Ätzstoppschicht 350 kann
als ein Ätzstopp
fungieren, für
das Rückätzen des
Abdeckoxids 340, in dieser Ausführungsform, z. B. Vorzugsweise
wird ein Abschnitt des Oxids, z. B. etwa 50 Nanometer oder größer, über der
Grenze der zweiten Wanne 304 und der ersten Wanne 306 zurückgelassen,
wie in 5 gezeigt und auch in 3 an d9 und d10. Das isolierende
Material 340 kann eine leicht größere Dicke d9 in
den Ecken des tiefen Grabens 316 umfassen als an der Mitte,
zum Beispiel an d10, z. B.
-
Ein
halbleitendes Material 344, das undotiertes Polysilizium
umfasst, z. B., wird über
dem isolierenden Material 340 abgeschieden. Die optionalen
Materialschichten 346 und 348 werden abgezogen
oder entfernt nachdem die flache Grabenisolation 314 ausgebildet
ist, wobei die Halbleitervorrichtung 300 zurückbleibt, ähnlich zu
der in 3 gezeigten Struktur.
-
Es
wird angemerkt, dass eine optionale zusätzliche dünne Oxidschicht 342 über dem
isolierenden Material 340 in dem Boden der tiefen Grabenisolationsstruktur 316 und über den
Seitenwänden
des Deckabschnitts der tiefen Grabenisolationsstruktur 316 ausgebildet
werden kann, vor Ausbilden des halbleitenden Materials 344 innerhalb
des Deckabschnitts der tiefen Grabenisolationsstruktur 316,
wie in 6 gezeigt. Die dünne Oxidschicht 342 umfasst
vorzugsweise eine Siliziumdioxidschicht mit einer Dicke von etwa
20 Nanometer, die nur über
den Seitenwänden
der tiefen Grabenisolationsstruktur 316 und über der
Deckfläche
des isolierenden Materials 340 ausgebildet ist, wie gezeigt.
-
7 und 8 zeigen
ein anderes Verfahren des Ausbildens des isolierenden Materials
der 3 innerhalb des Bodenabschnitts der tiefen Grabenisolationsstruktur 316 an
verschiedenen Fertigungsstufen. In dieser Ausführungsform wird vorzugsweise
ein Bodenauffüllverfahren
verwendet, um das isolierende Material 340 innerhalb des
Bodens der tiefen Grabenisolationsstruktur 316 auszubilden.
Zum Beispiel kann ein isolierendes Material 340 abgeschieden
werden unter Verwendung eines Prozesses, wie ein fließfähiges Oxid
(z. B. F1owFill von Trikon) oder andere Aufschleuder-Glasmaterialien,
als Beispiele, worin das isolierende Material 340 verwendet
werden kann, um die tiefe Grabenisolationsstruktur 316 teilweise
zu füllen,
z. B., um den Bodenabschnitt der tiefen Grabenisolationsstruktur 316 mit
einem isolierenden Material 340 zu füllen, das Siliziumdioxid umfasst,
wie in 7 gezeigt, aufhörend an einer Höhe leicht über der
zweiten Wanne 304, wie gezeigt. Das halbleitende Material 344,
das vorzugsweise Polysilizium umfasst, wird dann über der
Deckfläche des
isolierenden Materials 340 abgeschieden, wie in 8 gezeigt,
um die tiefe Grabenisolationsstruktur 316 vollständig zu
füllen.
Wieder kann eine optionale zusätzliche
Oxidauskleidung 342 ausgebildet werden vor Füllen der
tiefen Grabenisolationsstruktur 316 mit dem halbleitenden
Material 344, wie in 3 gezeigt.
Die optionalen Materialschichten 346 und 348,
wenn vorhanden, werden abgezogen oder entfernt, nachdem die flache Grabenisolation 314 ausgebildet
ist, wobei die Halbleitervorrichtung 300 zurückgelassen
wird, ähnlich
zu der Struktur, die in 3 gezeigt ist.
-
Weil
sich in dieser Ausführungsform
das halbleitende Material 344 nicht in die zweite Wanne 304 erstreckt,
wird die Schwellspannung eines parasitären Transistors nahe der tiefen
Grabenisolationsstruktur 316 erhöht, z. B.
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9 ist
eine Querschnittsansicht einer dritten Ausführungsform der vorliegenden
Erfindung, worin ein halbleitendes Füllmaterial 462 in
einer tiefen Grabenisolationsstruktur 416 mit einem Dotierstoff 460 hochdotiert
ist, vorzugsweise in-situ
während
der Abscheidung, z. B., gemäß einer
Ausführungsform
der vorliegenden Erfindung. Wieder werden gleiche Nummern für die Bezugszeichen
in 9 verwendet, wie sie in den anderen Figuren hierin
verwendet wurden.
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In
dieser Ausführungsform
kann das halbleitende Füllmaterial 462 undotiertes
Polysilizium umfassen, z. B., das abgeschieden wird unter Verwendung
von Niederdruck CVD (LPCVD). In einer bevorzugten Ausführungsform
kann ein Dotierstoffgas zu dem Silan oder einer anderen Chemikalie
hinzugefügt
werden, die verwendet wird für
die Polysiliziumabscheidung, z. B. Ein chemisch-mechanischer Polierprozess
(CMP) kann verwendet werden, um überflüssiges halbleitendes
Füllmaterial
von über der
Deckfläche
der Source- und Drainbereiche 408 zu entfernen. Alternativ
kann das halbleitende Material abgeschieden werden und dann mit
einem Dotierstoff 460 dotiert werden, wie gezeigt, um das
dotierte halbleitende Material 462 auszubilden. Abschnitte
der Deckfläche
des Werkstücks 402,
z. B., Source- und Drainbereiche 408, können maskiert werden unter
Verwendung eines Fotoresists oder einer Hartmaske während des
Dotierstoffimplantationsprozess, nicht gezeigt.
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Das
halbleitende Material 462 wird vorzugsweise mit dem gleichen
Dotierstoff oder dem gleichen Dotierstofftyp dotiert, der in die
zweite Wanne 404 hinein implantiert ist, z. B., in einer
Ausführungsform.
Die Konzentration des Dotierstoffes in dem halbleitenden Material 462 liegt
vorzugsweise in der Größenordnung
von etwa 1000 bis 10000 mal größer als
die Dotierstoffkonzentration in der zweiten Wanne 404,
z. B. Wenn die zweite Wanne 404 eine n Wanne umfasst, z.
B., kann die zweite Wanne 404 eine Dotierstoffkonzentration
von etwa 1 × 101 cm–3 haben, und die Konzentration
des Dotierstoffes in dem halbleitenden Material 462 kann
eine Dotierstoffkonzentration von etwa 1 × 1020 cm–3 umfassen,
obwohl alternativ die zweite Wanne 404 und das halbleitende
Material 462 andere Dotierstoffkonzentrationen umfassen
können,
z. B.
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Das
dotierte halbleitende Material 462 erhöht vorzugsweise die Spannung,
bei der die ersten Wannen 406 und zweite Wanne 404 nahe
der tiefen Grabenisolationsstruktur 416 elektrisch als
ein parasitärer
Transistor fungieren, somit die Schwellspannung des parasitären Transistors
der Struktur effektiv erhöhend.
Das halbleitende Material 462 innerhalb der tiefen Grabenisolationsstruktur 416 agiert
als eine hochdotierte Füllung,
um die Schwellspannung zu erhöhen,
z. B. Das Dotieren des Polysiliziumfüllmaterials, z. B., halbleitendes
Material 462, ändert
die Austrittsarbeit des Polysiliziumfüllmaterials 462, verglichen
mit einem undotierten Füllmaterial. Deshalb
ist eine größere Spannung
erforderlich, um den parasitären
Transistor der Struktur einzuschalten.
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Die
drei Ausführungsformen
der vorliegenden Erfindung, die hierin beschrieben wurden, können allein verwendet
werden oder in Kombinationen. Zum Beispiel illustriert 10 eine
Kombination aller drei Ausführungsformen
der vorliegenden Erfindung, die hierin beschrieben wurden, implementiert
in einer tiefen Grabenisolationsstruktur 516. Wiederum
werden gleiche Nummern für
die Bezugszeichen in 10 verwendet, wie sie in den
anderen Figuren hierin verwendet wurden. Es sei angemerkt, dass
irgendeine der Ausführungsformen
weggelassen werden kann, wobei die anderen zwei in der Struktur
verbleiben. Zum Beispiel kann der Kanalstoppbereich 530 weggelassen
werden, wobei die teilweise Füllung
des Bodenabschnitts der tiefen Grabenisolationsstruktur 516 mit
dem isolierenden Material 540 verbleibt und ebenfalls enthaltend
ein hochdotiertes halbleitendes Material 562, das an einem
Deckabschnitt der tiefen Grabenisolationsstruktur 516 ausgebildet ist.
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Die
neuen tiefen Grabenisolationsstrukturen 216/316/416/516 und
Verfahren des Ausbildens, die hierin beschrieben sind, können in
fast jedem Halbleitervorrichtungsentwurf implementiert werden, der
die Verwendung von tiefen Grabenisolationsstrukturen 216/316/416/516 erfordert.
Als ein Beispiel zeigen 11a, 11b und 11c Querschnittsansichten
(11a) und Draufsichten (11b und 11c) der neuen tiefen Grabenisolationsstrukturen 216/316/416/516,
die hierin beschrieben sind, implementiert in einem Flashspeicherzellenentwurf.
Bezug nehmend zuerst auf 11a enthält die Halbleitervorrichtung 600 ein
Werkstück 602 mit
einer n-Wanne 604 und einer p-Wanne 606 ausgebildet
darin. Source- und Drainbereich 608 ist über der
p Wanne 606 angeordnet. Die Flashspeicherzellen enthalten
ein Floatinggate 670, ein Zwischengateoxid 672 und
eine Steuergateelektrode 674. Tiefe Grabenisolationsstrukturen 616 (z.
B. umfassend tiefe Grabenisolationsstrukturen 216/316/416/516,
die hierin beschrieben sind) werden zwischen den Flashspeicherzellen ausgebildet,
um eine Isola tion zu schaffen. Eine flache Grabenisolationsstruktur 614 wird
an der Decke jeder tiefen Grabenisolationsstruktur 616 ausgebildet. 11b zeigt eine Draufsicht der Flashspeicherzelle 680 nach
dem Front-End-Off-Line-Fertigungsprozess(FEOL) für die Struktur, und 11c zeigt eine Draufsicht der Flashspeicherzelle 680 nach
dem Back-End-Off-Line(BEOL), oder Metallisierungslagenprozessieren,
z. B. Die Metallverläufe 676 und 678 verbinden
die Drain 608 und Source 608 mit einer Kontaktschicht 682 in
der Metallisierungsstruktur, z. B.
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Ein
Beispiel des Implementierens der neuen Ausführungsformen der vorliegenden
Erfindung wird im Folgenden beschrieben werden mit Verweis auf U.S.
Patent Nr. 6,909,139, veröffentlicht
am 21. Juni 2005 für Shum
u. a., betitelt „Eintransistor-Flashspeicherzelle", das hierin durch
Verweis einbezogen wird. Die neuen tiefen Grabenisolationsstrukturen 216/316/416/516/616,
die hierin beschrieben wurden, können
implementiert werden in einem Eintransistor-Flashspeicherzelleentwurf beschrieben
in U.S. Patent Nr. 6,909,139, wie in 12 bis 17 gezeigt.
Es ist angemerkt, dass andere Bezugszeichen als 700, welches eine
Halbleitervorrichtung betrifft, und 216/316/416/516/616,
welche eine tiefe Grabenisolationsstruktur gemäß Ausführungsformen der vorliegenden
Erfindung betreffen, gleiche Nummern ähnlich zu Zeichnungen 1 bis
11 in 12 bis 17 nicht
verwendet werden. Dagegen werden die in U.S. Patent Nr. 6,909,139
verwendeten Bezugszeichen in 12 bis 17 für den Großteil der
Elemente verwendet, um einheitlich zu sein mit der Beschreibung
und den Figuren des veröffentlichten
U.S. Patents Nr. 6,909,139, das hierin durch Verweis einbezogen wird.
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12 der
vorliegenden Patentanmeldung entspricht 5 von U.S.
Patent Nr. 6,909,139. 12 zeigt eine typische Floating-Gate-Struktur,
die eine isolierende Tunneloxidschicht 63 enthält (typischerweise dünnes SiO2 oder Oxynitrid) an der Oberfläche des
Substrats 40 (z. B., umfassend ein Werkstück wie Werkstück 202 gezeigt
in 2 der vorliegenden Patentanmeldung), eine erste
leitende Ladungsspeicherschicht an der isolierenden Schicht, die
das Floatinggate 62 bildet, eine isolierende Schicht 61 (typischerweise
eine ONO-Schicht) an der unteren leitenden Schicht, und eine zweite
leitenden Schicht an der Ladungsspeicherschicht, die das Steuergate 60 bildet.
Als Antwort auf einen Satz von Spannungen, die an die Steuerelektroden und
die Wannen angelegt werden, kann eine Ladung gespeichert werden
oder gelöscht
von dem Floating-Gate-Transistor, oder der Ladungszustand wird abgefragt
in dem Lesemodus.
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Abschnitte
der aktiven Gebiete zwischen tiefen Gräben sind maskierte und selbstausgerichtete Öffnungen
zu Abstandshaltern 91, 92, um Substratanschlussbereiche
zu bilden. Sourcebereiche 22, 27, 32, 37 und
andere werden durch Implantieren des Substrats ausgebildet mit geeigneten
n-Typ Dotierstoffen und Diffundieren der Dotierstoffe in die p-Wannen 42 hinein.
Die tiefen Gräben
hindern die Sourcen daran, sich lateral in benachbarte Spalten auszubreiten.
Die Sourcen sind weiterhin maskiert und selbstausgerichtet zu Abstandshaltern 91, 92.
Ein p-Typ Implant wird in die Öffnung
zwischen Abstandshaltern 91, 92 eingebracht, um p+ Substratanschlüsse 24 in den Sourcebereichen
auszubilden. Somit wird jede Source über einen n–/p+ Substratanschluss diffundiert, um eine
kontinuierliche, vergrabene Bitleitung 14 in der gemeinsamen
p-Wanne 42 vorzusehen. Dieser vergrabene Bitleitungswiderstand wird
weiter reduziert durch einen folgenden Silizidprozess vor der Kontaktausbildung.
Solche Silizidierung muss in dem p+ 24 Überlapp
des n– Bereiches
stattfinden, sich zu beiden Enden der n– Bereiche 22 und 27 erstrecken,
aber vermeiden, sich unter die Gatekante zu erstrecken. Nicht jeder
kombinierter Sourcebereich hat einen Kontakt mit einem Metallstreifen.
Es ist ausreichend, Kontakt mit einem Metallstreifen einer oberen
Lage aller 32 oder 64 Wortleitungen (nicht gezeigt)
auszubilden, um den Wannenwiderstand zu reduzieren, während des
Beibehaltens der Einfachheit einer einzigen Metallleitung pro Bitleitung.
Die hinzugefügte
obere Metalllage ist einfach hinzuzufügen und beeinflusst die Fläche des
eingebetteten Speicherfeldes nicht nachteilig, weil sein Kernprozessor
bereits viele Metalllagen verwendet.
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Die
Transistoren in einer typischen Zelle des Feldes sind in 12 gezeigt,
welche wieder der 5 von U.S. Patent Nr. 6,909,139
entspricht. Das Substrat 40 hat eine tiefe n-Wanne 41 und
eine flache p-Wanne 42. Die Transistoren liegen in der
p-Wanne 42. Von links nach rechts gibt es einen Drainbereich 23,
einen ersten Floating-Gate-Stapel (60.1, 61.1, 62.1),
erste und zweite Sourcen 22, 27 mit einem p+ Substratanschluss 24, einem zweiten
Floating-Gate-Stapel (60.2, 61.2, 62.2)
und ein zweites Drain 28. Drainkontakte 50, 52 erstrecken
sich über
dem Substrat 40, um eine angehobene Metallbitleitung 500 zu
kontaktieren, wie in 13 gezeigt. Sourcebereiche 22, 27 bilden
vergrabene Bitleitungen 14 aus, die vertikal mit den angehobenen
Metallbitleitungen ausgerichtet sind. Eine höhere (obere Lage) Metallleitung
verläuft
parallel zu und über
der Drainbitleitung 500 und kontaktiert die vergrabenen
Sourcebitleitungen 14. Die Sourcen, Drains und Steuergates
werden silizidiert. Seitenwandoxide und Abstandshalter isolieren
die Gates von den Drains und Sourcen.
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Wie
in 13 und 14 gezeigt,
die 7 bzw. 8 von U.S. Patent Nr. 6,909,139
entsprechen, trennen die tiefen Grabenisolationsstrukturen 216/316/416/516/616 benachbarte
Spalten und vergrabene Bitleitungen 14 voneinander. Vorteilhafterweise
bieten die neuen tiefen Gräben 216/316/416/516/616,
die hierin beschrieben werden, eine verbesserte laterale Isolation
von benachbarten dotierten Wannen und verbesserte Isolation von
Substraten, durch Erhöhen
der Schwellspannung, oberhalb der eine tiefe Grabenisolationsstruktur 216/316/416/516/616 beginnt,
als ein parasitärer
Transistor zu fungieren.
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Als
Nächstes
Bezug nehmend auf 15 und 16, welche
den 9 bzw. 10 von
U.S. Patent Nr. 6,909,139 entsprechen, werden die Schritte gezeigt,
die in das Fabrizieren des tiefen Grabens 46 involviert sind,
in welchen die tiefen Grabenisolationsstrukturen 216/316/416/516/616 der
Ausführungsformen
der vorliegenden Erfindung ausgebildet werden. Der tiefe Graben 46 wird
ausgebildet und gefüllt
gemäß den Ausführungsformen
der vorliegenden Erfindung, um tiefe Grabenisolationsstrukturen 216/316/416/516/616 zu
Beginn des Prozesses auszubilden, allgemein bevor die flache Grabenisolation,
die verwendet wird, um die Hochspannungs- und CMOS-Vorrichtungen
zu trennen, ausgebildet wird. Dies bietet einen modularen Ansatz
für eine
System-on-Chip-Vorrichtung (SoC) und vermeidet unkalkulierbare Effekte,
eingeführt
durch das Hinzufügen
des tiefen Grabenprozesses zu dem Basislogikprozess. Der folgende
Prozessablauf ist nur eine Ausführungsform
zum Herstellen von Vorrichtungen mit der Erfindung, und Fachleute
werden verstehen, dass andere Prozessschritte verwendet werden können, um
einen äquivalenten
Prozessablauf und äquivalente
Vorrichtungen zu erzielen. Als solches dient das folgende Beispiel
nur Illustrationszwecken. Die Details wie Schichtdicke, Abscheidetemperatur,
zusätzliche
Schichten oder Integration können
verändert
werden.
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Um
den tiefen Graben der Erfindung auszubilden, wird eine Unterlagenoxidschicht 70 an
dem Substrat 40 abgeschieden, wie in 15 gezeigt.
Das Unterlagenoxid ist ungefähr 53 Angström dick.
Als Nächstes
wird eine Unterlagennitridschicht 71 mit einer Dicke von
etwa 1800 Angström über der
Unterlagenoxidschicht abgeschieden. Eine Schicht aus borondotiertem
Siliziumglas (BSG) 72 wird an der Unterlagennitridschicht 71 abgeschieden.
Das BSG 72 wird mit einer Fotoresistmaske 77 strukturiert.
Die Maske 77 bietet Öffnungen 46, die
schließlich
der tiefe Graben werden, der in 15 gezeigt
ist. Als Erstes wird das BSG 72 von dem Graben entfernt,
gefolgt von Resistabziehen und Reinigen, das BSG an dem aktiven
Bereich als eine Hartmaske zurücklässt, um
das Substrat vor dem nachfolgenden tiefen Grabenätzen zu schützen. Das Nächste ist die Hauptsiliziumätzung durch
Entfernen der Nitrid- und Unterlagenoxidschichten und dann eines
Abschnitts des Substratmaterials 40, um die tiefe Grabenisolationsstruktur
vorzusehen, die in 16 gezeigt ist. Ein Teil des BSG 72 an
den aktiven Bereichen wird während
der tiefen Grabenätzung
entfernt. Das verbleibende BSG über dem
aktiven Bereich wird nachfolgend entfernt.
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Dann
wird der Graben, wie hierin beschrieben, gefüllt, um tiefe Grabenisolationsstrukturen 216/316/416/516/616 auszubilden,
worin in den tiefen Grabenisolationsbereichen eine Struktur ausgebildet wird,
die bewirkt, dass die Schwellspannung des parasitären Transistors
steigt. Ausführungsformen
der vorliegenden Erfindung werden vorzugsweise implementiert an
dem Punkt in dem Fertigungsprozess für eine Flashspeicherzelle,
der in 16 gezeigt ist, nach der Ausbildung
der Gräben.
Zum Beispiel kann nachdem der tiefe Isolationsgraben 46 ausgebildet
ist, in dem Substrat 40 ein Kanalstoppbereich implantiert
werden in die Bodenfläche
des tiefen Grabens 40 hinein, ein Bodenabschnitt des tiefen
Grabens 40 kann teilweise mit einem isolierenden Material
gefüllt
werden oder ein dotiertes Polysiliziumfüllmaterial kann innerhalb des
tiefen Grabens 40 angeordnet werden. Alternativ können Kombinationen,
dieser Techniken verwendet werden, um die Schwellspannung zu erhöhen, oberhalb
der die tiefe Grabenisolationsstruktur 216/316/416/516/616 als
ein parasitärer
Transistor zu fungieren beginnt. Die Fabrikation der Halbleitervorrichtung 700 wird
dann fortgesetzt, um die Vorrichtung zu vervollständigen,
z. B.
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Eine
detailliertere Ansicht eines Beispiels einer vollständigen Flashspeicherzellenstruktur 700 mit
den neuen tiefen Grabenisolationsstrukturen 216/316/416/516/616,
die hierin beschrieben sind, und in welchen Ausführungsformen der vorliegenden
Erfindung implementiert sein können,
ist in 17 gezeigt, welche 19 von U.S. Patent Nr. 6,909,139 entspricht.
Die Verfahren zum Ausbilden der in 17 gezeigten
Struktur können
die Verfahren umfassen, die mit Verweis auf 12 bis 19 von U.S. Patent Nr. 6,909,139 erläutert sind.
Zum Beispiel wird das p-Typ Substrat 400 geeignet strukturiert,
um flache Grabenisolationsbereiche auszubilden. Die Grabenisolationsbereiche
isolieren jedes Paar von CMOS-Transistoren und alle linearen oder Hochvoltvorrichtungen,
die an dem Substrat ausgebildet sind. Die tiefen Gräben (z.
B., für
tiefe Grabenisolationsbereiche 216/316/416/516/616)
trennen die Speicherspalten voneinander und von den anderen Vorrichtungen.
Fachleute verstehen, dass die Erfindung an einem n-Typ Substrat
hergestellt werden kann, wo die Dotierungen geeignet umgekehrt sind.
Das Substrat 40 wird dann mit einem Floatinggateoxid bedeckt,
gefolgt von einer Polysiliziumschicht. Vor dem Abscheiden der Schichten
wird ein geeigneter Abschnitt des Substrats, wie Bereich A, getrennt
strukturiert und implantiert, um eine Dreifachwanne zu haben, welche
n-Wanne 41 umfasst, die p-Wanne 42 umschließt. Ein
Logik-CMOS-Transistorpaar liegt im Bereich B. Die B-Bereiche können andere
Transistoren enthalten als CMOS-Logikpaare. Fachleute verstehen,
dass Transistoren eines Leitfähigkeitstyps
in den B-Bereichen ausgebildet werden können und dass die Transistortypen
Logik oder linear sein können,
enthaltend und nicht beschränkt
auf Leistungstransistoren, wie LDMOS-Transistoren.
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Die
Oxid- und Polysiliziumschichten werden dann mit Fotoresist strukturiert,
um einen Floatinggateschlitz auszubilden (parallel zu der Bitleitung).
Eine Schicht ONO-Zwischenpolydielektrikum
wird dann über dem
Substrat abgeschieden. Die Schicht umfasst sequentiell ein thermisch
gewachsenes Bodenoxid, eine abgeschiedene Schicht aus bei kleinen
Temperaturen abgeschiedenem Polysilizium, das re-oxydiert wird,
um Deckoxid auszubilden zu einer späteren Zeit. Die Schicht wird
geeignet strukturiert mit Fotoresist, um zwei der drei Schichten
des ONO-Zwischenpolydielektrikums in dem EEPROM-Stapel auszubilden.
An diesem Punkt werden die Schicht und Polysiliziumschicht von den
peripheren Bereichen B abgezogen und sie werden geeignet strukturiert
und implantiert, um p-Wannen 42 und n-Wannen 41 auszubilden.
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Das
Substrat 40 wird mit einer Oxidschicht bedeckt, gefolgt
von einer zweiten Polysiliziumschicht 126. Die Oxidschicht
bildet die Gateoxidschicht aus für
die Logik- und Linearvorrichtungen und bildet die obere Oxidschicht
der ONO-Dielektrikumschicht aus. Die Polysiliziumschicht 126 wird
strukturiert und geätzt,
um die Steuergates der EEPROM-Transistoren und der Logik- und Lineartransistoren
zu bilden.
-
Die
Beschreibung unten erzeugt ein duales Seitenwandoxid, das die Zuverlässigkeit
einer Speicherzelle optimiert und einen flachen Logikvorrichtungs-S/D-Anschluss
beibehält, ähnlich zu
U.S. Patent Nr. 6,841,824, welches hierin durch Referenz aufgenommen
wird. Eine erste TEOS-Schicht wird über der zweiten Polysiliziumschicht
abgeschieden. Die erste TEOS-Schicht wird dann geeignet strukturiert
mit Fotoresist, um die Source- und Drainbereiche des EEPROM zu öffnen. Source-
und Drainbereiche werden geeignet implantiert, um die Source und
Drains des EEPROM zu bilden. Danach wird die erste TEOS-Schicht entfernt
durch einen hochselektiven reaktiven Ionenätzprozess, stoppend an Polysiliziumschicht 126.
Dann werden die Seitenwände
des Gatestapels des EEPROMs oxidiert, um ein Seitenwandoxid zu bieten,
das für
Flashstapeltransistoren geeignet ist. Die Oxidation kann bei etwa
850 bis 950°C
in einem Ofen für
ungefähr
30 Minuten stattfinden, um an den Polysiliziumbereichen des Gatestapels
eine Seitenwand wachsen zu lassen, die etwa 15 Nanometer dick ist,
z. B., obwohl andere Oxidationsparameter auch verwendet werden können. Danach
wird eine zweite TEOS-Schicht über
dem Substrat 40 abgeschieden. Die TEOS-Schicht wird geeignet
mit einer Fotoresistschicht strukturiert, um die Gates zu bilden
und die Source und Drains der Logik- und Lineartransistoren auszubilden,
wie in 17 gezeigt.
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Die
Sourcen und Drains der Logik- und/oder Lineartransistoren werden
implantiert, die zweite TEOS-Schicht wird entfernt durch reaktives
Ionenätzen
und die Gates der peripheren Transistoren erhalten ein dünneres Seitenwandoxid.
Das Seitenwandoxid ist ungefähr
6 Nanometer dick und kann erzeugt werden durch einen relativ kurzen
schnellen thermischen Erhitzungsschritt, z. B. Das schnelle thermische
Erhitzen (RTA) kann ausgeführt
werden bei etwa 700 bis 900°C
für etwa
10 bis 20 Sekunden, obwohl des RTA auch andere Parameter umfassen
kann. Das RTA aktiviert die Dotierung in den Logik- und/oder Lineartransistoren aber
treibt sie nicht sehr weit in das Substrat hinein. Dies bewirkt
einen Logik- und/oder linearen Bereich mit relativ eng beabstandeten
Transistoren.
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Dann
wird das Substrat maskiert, um nur ausgewählte Sourcebereiche in dem
Speicherfeld zu bestrahlen. Die Sourcebereiche werden bestrahlt
und implantiert mit einem p Typ Implant, um die p+ Substratanschlüsse auszubilden,
zu den n Anschlüssen
des Speichers. Zusätzliche
Metallstreifen aus oberen Lagen des Metalls (z. B., Metallisierungslage
M3) werden den Sourceschienenwiderstand herabsetzen. Nicht jeder
Sourcebereich erfordert einen Metallstreifen, und jeder 32.
oder 64. Sourcebereich ist ausreichend. Es gibt keine Bitleitungsversatzvergrößerung aufgrund
der Hinzufügung
des Metallstreifens M3, weil sowohl die M1-Bitleitung als auch M3-Sourceleitungen übereinander
verlaufen.
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Die
Dreifachwanne erlaubt dem Nutzer, die Spannung an der tiefen vergrabenen
n-Wanne 41 und der flachen p-Wanne 42 zu steuern,
um das Feld zu programmieren, zu löschen und zu lesen. Ein typischer
Satz von Betriebsparametern um die Flashspeicherzelle zu programmieren,
löschen
und lesen erscheint in der folgenden Tabelle 1, wo die Spannungen
angegeben sind, die an die ausgewählten und nicht ausgelegten
Komponenten angelegt werden.
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-
Zum
Beispiel wird im Betrieb, wenn der Nutzer die Inhalte einer gegebenen
Flashtransistorzelle zu lesen wünscht,
die dem Transistor zugeordnete Wortleitung auf etwa 2,5 Volt angehoben.
Ebenso wird die mit dem Drain verbundene Bitleitung auf eine Spannung
von etwa 1,25 Volt gekoppelt. Der Ausgang der Zelle erscheint an
der anderen oder Sourcebitleitung. Die tiefe n Wanne wird auf 0
Volt gehalten. Die Spannungen für alle
anderen Elektroden des Restes des Feldes werden auf 0 Volt gesetzt.
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Um
einen Transistor zu programmieren, wird die Wortleitung des Gates
mit dem ausgewählten
Transistor auf +14 Volt angehoben. Die Drainbitleitung wird auf –3 Volt
abgesenkt, wie auch die vergrabene Sourcebitleitung, um eine gleichmäßige Spannung über den
Kanal vorzusehen. Die tiefe n Wanne 41 wird auf eine positive
Spannung gesetzt, wie +3 Volt, als ein Beispiel, um den Substrateffekt
des parasitären
Transistors zu verstärken
und somit das parasitäre
Leck von den benachbarten Spalten der Zellen zu beseitigen. Das
Setzen der tiefen n Wanne 41 auf eine positive Spannung
spannt die n Wanne 41 vor, wobei Leckstrom von der flachen p
Wanne 42 zu der tiefen n Wanne 41 unterdrückt wird,
z. B. Die Gates der nicht ausgewählten
Transistoren werden entweder auf 0 oder –3 Volt gesetzt und die anderen
Elektroden werden auf +3 Volt gesetzt. Um eine Programmtransistor
zu löschen,
werden die Drain und Sourcebitleitungen auf +3 Volt gesetzt und
das Gate wird auf –14
Volt gesetzt. Die Gates der nicht ausgewählten Transistoren werden zwischen
0 und +3 Volt gesetzt und alle anderen Elektroden werden auf +3
Volt gesetzt.
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Ausführungsformen
der vorliegenden Erfindung können
auch in anderen Anwendungen implementiert werden, wo tiefe Gräben verwendet
werden, um aktive Gebiete voneinander zu trennen, z. B.
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Vorteile
von Ausführungsformen
der Erfindung enthalten ein Erhöhen
der Schwellspannung oberhalb der eine tiefe Grabenisolationsstruktur 216/316/416/516/616 als
parasitärer
Transistor zu funktionieren beginnt, Erhöhen der Vorrichtungsleistungsfähigkeit
und Verbessern der Isolationsfähigkeiten
der tiefen Grabenisolationsstruktur 216/316/416/516/616.
Verbesserte laterale Isolation wird durch die neuen tiefen Grabenisolationsstrukturen 216/316/416/516/616 geboten,
die hierein beschrieben sind. Die Isolationsstrukturen 216/316/416/516/616 bieten
verbesserte laterale Isolation von benachbarten dotierten Wannen
und verbesserte Isolation von Substraten. Zum Beispiel können die
tiefen Gräben
zwei benachbarte p Wannen isolieren, die in einer Dreifachwanne
eingebettet sind, z. B., angeordnet oberhalb einer vergrabenen n
Wanne, die die p Wanne und n Wanne von dem p dotierten Substrat
isoliert. Dies erlaubt, unterschiedliche Vorspannungen an die p
Wannen anzulegen, z. B. Die Schwellspannung der parasitären Transistoren
in der tiefen Grabenisolationsstruktur 216/316/416/516/616 können erhöht werden
um etwa 5 bis 10 Volt oder größer, z.
B., durch die Verwendung der Ausführungsformen der vorliegenden
Erfindung.
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Vorteilhafterweise
werden durch Einfügen
der tiefen Grabenisolationsstrukturen 216/316/416/516/616 zwischen
p Wannen die benachbarten p Wannen isoliert (z. B. p Wanne 506 in 10).
Deshalb können
benachbarte p Wannen unabhängig
vorgespannt werden, welches die Leistungsfähigkeit in einigen Anwendungen
optimieren kann, z. B.
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Weiterhin
kann in Ausführungsformen,
wo das halbleitende Material, das verwendet wird, um die tiefen Grabenisolationsstrukturen 216/316/416/516/616 zu
füllen,
dotiert wird, die Dotierung durch einen in-situ Dotierungsprozess
in einigen Ausführungsformen
erreicht werden, welches ein Vorteil ist, wenn die Gräben für die tiefen
Grabenisolationsstrukturen 216/316/416/516/616 sehr
tief sind und eng, in welche Implantation eines Dotierstoffes schwierig
sein kann, z. B.
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Obwohl
Ausführungsformen
der vorliegenden Erfindung und ihre Vorteile im Detail beschrieben
worden sind, sollte es verstanden werden, dass verschiedene Änderungen,
Ersetzungen und Abwandlungen hierin gemacht werden können, ohne
von dem Geist und Rahmen der Erfindung abzukommen, wie durch die
angehängten
Ansprüche
definiert. Zum Beispiel wird es von Fachleuten schnell verstanden
werden, dass viele der Merkmale, Funktionen, Prozesse und hierin
beschriebenen Materialien variiert werden können, während in dem Rahmen der vorliegenden
Erfindung geblieben wird. Außerdem
ist es nicht beabsichtigt, dass der Rahmen der vorliegenden Anmeldung
beschränkt
wird auf die speziellen Ausführungsformen
des Prozesses, Maschine, Anfertigung, Zusammensetzung von Stoffen,
Mittel, Methoden und Schritte, die in der Beschreibung beschrieben
sind. Wie ein Fachmann aus der Offenbarung der vorliegenden Erfindung
schnell einsehen wird, können
Prozesse, Maschinen, Anfertigung, Zusammensetzung von Stoffen, Mittel,
Verfahren oder Schritte, die bisher existieren oder später entwickelt
wer den, gemäß der vorliegenden
Erfindung verwendet werden, die im Wesentlichen die gleiche Funktion
ausführen
oder im Wesentlichen das gleiche Ergebnis erzielen, wie die entsprechenden
hier drin beschriebenen Ausführungsformen.
Dementsprechend ist beabsichtigt, dass die angehängten Ansprüche innerhalb ihres Rahmens
solche Prozesse, Maschinen, Anfertigung, Zusammensetzung von Stoffen,
Mittel, Verfahren oder Schritte enthalten.