DE102006021070B4

DE102006021070B4 - Halbleitervorrichtungen mit tiefen Grabenisolationsstrukturen und Verfahren zu deren Anfertigung

Info

Publication number: DE102006021070B4
Application number: DE102006021070.0A
Authority: DE
Inventors: Ronald Kakoschke; Laura Pescini; Martin Stiftinger; Robert Strenz; Danny Pak-Chum Shum; Armin Tilke
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-05-10
Filing date: 2006-05-05
Publication date: 2017-06-22
Anticipated expiration: 2026-05-06
Also published as: US7679130B2; DE102006021070A1; US20100203703A1; US20060267134A1; TW200711123A; US8258028B2; TWI339897B

Abstract

Halbleitervorrichtung (300, 500), umfassend: ein Werkstück, mindestens zwei Vorrichtungen ausgebildet innerhalb des Werkstücks, mindestens eine tiefe Grabenisolationsstruktur (316, 516) enthaltend einen Deckabschnitt und einen Bodenabschnitt ausgebildet innerhalb des Werkstücks zwischen den mindestens zwei Vorrichtungen, einen parasitären Transistor ausgebildet in dem Werkstück nahe der mindestens einen tiefen Grabenisolationsstruktur (316, 516), wobei der parasitäre Transistor eine Schwellspannung aufweist, eine dünne isolierende Auskleidung (310, 510) auskleidend die mindestens eine tiefe Grabenisolationsstruktur (316, 516), ein halbleitendes Material (344, 544) füllend mindestens den Deckabschnitt der mindestens einen tiefen Grabenisolationsstruktur (316, 516) innerhalb der dünnen isolierenden Auskleidung (310, 510), ein Mittel zum Erhöhen der Schwellspannung des parasitären Transistors, wobei das Werkstück umfasst: eine erste Wanne (306, 506) umfassend mindestens einen ersten Dotierstoff eines ersten Dotierstofftyps und eine zweite Wanne (304, 504) umfassend mindestens einen zweiten Dotierstoff eines zweiten Dotierstofftyps angeordnet unterhalb der ersten Wanne (306, 506), wobei der mindestens eine zweite Dotierstofftyp unterschiedlich vom mindestens einen ersten Dotierstofftyp ist, wobei die mindestens eine tiefe Grabenisolationsstruktur (316, 516) sich in die erste Wanne (306, 506) hinein und mindestens teilweise in die zweite Wanne (304, 504) hinein erstreckt, und wobei die zwei Vorrichtungen eine erste Flashspeicherzelle und eine zweite Flashspeicherzelle ausgebildet ...

Description

Diese Anmeldung bezieht sich auf die folgenden veröffentlichten und mitanhängigen Patentanmeldungen, die hiermit durch Verweis einbezogen werden: US 6 841 824 B2 , US 6 909 139 B2 und US 6 864 151 B2 .
Die vorliegende Erfindung bezieht sich allgemein auf Halbleitervorrichtung mit tiefen Grabenisolationsstrukturen und Verfahren zu deren Anfertigung und insbesondere auf die Ausbildung von tiefen Grabenisolationsstrukturen zur Isolation von benachbarten Wannen.
Halbleitervorrichtungen werden in einer Vielfalt von elektronischen Anwendungen verwendet, wie Personalcomputer, Handys, Digitalkameras und anderen elektronischen Geräten, als Beispiele. Halbleitervorrichtungen werden typischerweise fabriziert durch sequenzielles Abscheiden isolierender oder dielektrischer Schichten, leitenden Schichten und halbleitender Materialschichten über einem Halbleitersubstrat, und strukturieren der verschiedenen Schichten unter Verwendung von Lithografie, um Schaltkreiskomponenten und Elemente darauf auszubilden, bildend integrierte Schaltkreise.
Einige Typen integrierter Schaltkreise verwenden tiefe Gräben, um benachbarte Schaltkreiskomponenten voneinander zu isolieren. Die tiefen Gräben können einige Mikrometer (μm) tief sein und werden typischerweise mit einem isolierenden Material gefüllt, wie Siliziumdioxid (SiO₂) oder anderes dielektrisches Material, zum Beispiel. Die tiefen Gräben können ein großes Aspektverhältnis haben, etwa 10:1 oder größer, z. B.
Insbesondere Flashspeicherzellenstrukturen können einen Vorteil aus tiefer Grabenisolation ziehen, zum Beispiel. Flashspeicherzellen werden typischerweise in einer Dreifachwannenkonfiguration konstruiert, wo die n dotierten Source- und Drainbereiche der Flashspeicherzellen sich in einer p-Wanne befinden, die sich über einer n-Wanne befindet, um isoliert zu sein von dem p dotierten Substrat unten. Somit sind die p-Wannen der Flashspeicherzellen in dieser Konfiguration kurzgeschlossen und keine unabhängigen Spannungen können an die p-Wannen von einzelnen Flashspeicherzellen angelegt werden. Die Verwendung tiefer Grabenisolation macht das Anlegen einer unabhängigen Spannung an die p-Wannen von einzelnen Flashspeicherzellen möglich. Insbesondere erlaubt die Verwendung einer tiefen Grabenisolation in Flashspeicherzellenfeldern das Anlegen einer Spannung an eine ausgewählte Flashspeicherzellen p-Wanne, ohne die anderen Flashspeicherzellen zu stören, z. B.
In einigen Halbleiterentwürfen führt Füllen eines tiefen Grabens vollständig mit Siliziumdioxid zu verstärkter Beanspruchung des Halbleitermaterials, die zu verringerten Ausbeuten und Vorrichtungsausfällen führt. Somit werden, um diese negativen Einflüsse der Belastung zu verhindern, in einigen Entwürfen tiefe Grabenisolationsstrukturen mit einem isolierenden Material ausgekleidet, wie SiO₂, und werden dann mit Polysilizium gefüllt. Weil das Substrat oder Halbleiterwafer, in denen die tiefen Grabenisolationsstrukturen ausgebildet sind, ebenfalls Silizium enthält, ist die Belastung des Polysiliziums und des Substrats ähnlich, so dass die Belastung kein Problem in der Halbleitervorrichtung erzeugt.
Jedoch kann in einigen Anwendungen ein tiefer Isolationsgraben, der mit einer isolierenden Auskleidung gefüllt ist und einer Polysiliziumfüllung dazu führen, dass ein parasitärer Transistor ausgebildet wird. Z. B. wird, wenn das Substrat eine darin ausgebildete p-Wanne hat und eine n-Wanne ausgebildet unterhalb der p-Wanne, und sich der tiefe Graben sowohl in die p-Wanne als auch in die n-Wanne hinein erstreckt, ein parasitärer Transistor ausgebildet, mit den p-Wannen als die Source und Drain fungierend und mit einem leitenden Inversionskanal, der um den tiefen Grabenboden in der n-Wanne ausgebildet ist.
Viele integrierte Schaltkreise enthalten eine Vielzahl Transistoren, die innerhalb und über einem Substrat ausgebildet sind, ebenso wie andere Vorrichtungen. Die Transistoren und anderen Vorrichtungen können durch tiefe Grabenisolationsstrukturen getrennt werden, zum Beispiel. Wenn ein parasitärer Transistor innerhalb einer tiefen Grabenisolationsstruktur ausgebildet wird, leiden die Isolationseigenschaften der tiefen Grabenisolationsstruktur.
Aus der EP 1 209 749 A1 sind eine Halbleiteranordnung und ein Herstellungsverfahren bekannt. Die Halbleiteranordnung enthält einen tiefen Isolationsgraben, der mit undotiertem Polysilizium gefüllt ist.
Aus der EP 0 926 728 A1 ist ein Verfahren zum Herstellen einer BiCMOS Halbleiteranordnung bekannt, die einen tiefen Isolationsgraben enthält, der mit undotiertem Polysilizium gefüllt ist. Gleiches gilt für die EP 1 351 282 A2 .
Aus der US 6 214 696 B1 ist ein Verfahren zum Fabrizieren einer tiefen-flachen Grabenisolation bekannt. Der tiefe Abschnitt des Grabens ist mit undotiertem Polysilizium gefüllt. Gleiches gilt für die US 5 306 940 A .
Aus der EP 0 220 108 A2 ist eine Halbleitervorrichtung und ein zugehöriges Herstellungsverfahren bekannt, wobei eine Grabenisolationsstruktur mit einem dotierten Füllmaterial ausgebildet wird, welches einen Kanal-Stop entlang der Oberfläche der Grabenisolationsstruktur ermöglicht.
Aus der den Oberbegriff der Patentansprüche 1 und 14 bildenden DE 103 06 318 A1 ist eine Halbleitervorrichtung und ein zugehöriges Herstellungsverfahren bekannt, mit einem Werkstück, mindestens zwei Vorrichtungen ausgebildet innerhalb des Werkstücks, mindestens einer tiefen Grabenisolationsstruktur enthaltend einen Deckabschnitt und einen Bodenabschnitt ausgebildet innerhalb des Werkstücks zwischen den mindestens zwei Vorrichtungen, einem parasitären Transistor ausgebildet in dem Werkstück nahe der mindestens einen tiefen Grabenisolationsstruktur, wobei der parasitäre Transistor eine Schwellspannung aufweist, einer dünnen isolierenden Auskleidung auskleidend die mindestens eine tiefe Grabenisolationsstruktur, einem halbleitenden Material füllend mindestens den Deckabschnitt der mindestens einen tiefen Grabenisolationsstruktur innerhalb der dünnen isolierenden Auskleidung, einem Mittel zum Erhöhen der Schwellspannung des parasitären Transistors, wobei das Werkstück umfasst: eine erste Wanne umfassend mindestens einen ersten Dotierstoff eines ersten Dotierstofftyps und eine zweite Wanne umfassend mindestens einen zweiten Dotierstoff eines zweiten Dotierstofftyps angeordnet unterhalb der ersten Wanne, wobei der mindestens eine zweite Dotierstofftyp unterschiedlich vom mindestens einen ersten Dotierstofftyp ist, wobei die mindestens eine tiefe Grabenisolationsstruktur sich in die erste Wanne (306, 506) hinein und mindestens teilweise in die zweite Wanne hinein erstreckt, und wobei die zwei Vorrichtungen eine erste Speicherzelle und eine zweite Speicherzelle ausgebildet innerhalb des Werkstücks umfassen.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleitervorrichtung mit tiefen Grabenisolationsstrukturen und ein Verfahren zu deren Anfertigung zu schaffen, welche verbesserte Eigenschaften aufweisen.
Erfindungsgemäß wird diese Aufgabe hinsichtlich der Halbleitervorrichtung durch die Merkmale der Patentansprüche 1 oder 10 und hinsichtlich des Verfahrens durch die Maßnahmen des Patentanspruchs 14 gelöst.
In den Unteransprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
Für ein vollständigeres Verständnis der vorliegenden Erfindung und der Vorteile derselben wird nun auf die folgende Figurenbeschreibung verwiesen, in Zusammenhang genommen mit den begleitenden Zeichnungen, in denen:
1 eine Querschnittsansicht eines weniger bevorzugten Ausführungsbeispiels einer tiefen Grabenisolationsstruktur zeigt mit einem parasitären Transistor mit einer kleinen Schwellspannung,
2 ist eine Querschnittsansicht einer tiefen Grabenisolationsstruktur gemäß einer Ausführungsform der vorliegenden Erfindung, worin ein Kanalstoppbereich in die Bodenfläche der tiefen Grabenisolationsstruktur hinein implantiert ist,
3 ist eine Querschnittsansicht einer tiefen Grabenisolationsstruktur gemäß einer anderen Ausführungsform der vorliegenden Erfindung, worin ein isolierendes Material in einem Bodenabschnitt der tiefen Grabenisolationsstruktur angeordnet ist,
4 bis 6 zeigen ein Verfahren des Ausbildens des isolierenden Materials der 3 innerhalb des Bodenabschnitts der tiefen Grabenisolationsstruktur an verschiedenen Stufen der Herstellung,
7 und 8 zeigen ein anderes Verfahren des Ausbildens des isolierenden Materials der 3 innerhalb des Bodenabschnitts der tiefen Grabenisolationsstruktur an verschiedenen Stufen der Herstellung,
9 ist eine Querschnittsansicht einer anderen Ausführungsform der vorliegenden Erfindung, worin ein halbleitendes Füllmaterial in einer tiefen Grabenisolationsstruktur angeordnet wird enthaltend einen Dotierstoff,
10 illustriert eine Kombination von Ausführungsformen der vorliegenden Erfindung implementiert in einer tiefen Grabenisolationsstruktur,
11a, 11b und 11c zeigen Querschnittsansichten (11a) und Draufsichten (11b und 11c) der neuen tiefen Grabenisolationsstrukturen, die hierin beschrieben sind, implementiert in einen Flashspeicherzellenentwurf, und
12 bis 17 illustrieren Beispiele des Implementierens von Ausführungsformen der vorliegenden Erfindung in Flashspeicherzellenentwürfen.
Entsprechende Nummern und Symbole in den verschiedenen Figuren beziehen sich allgemein auf entsprechende Teile, außer anders angezeigt. Die Figuren sind gezeichnet, um die relevanten Aspekte der bevorzugten Ausführungsformen klar zu illustrieren und sind nicht notwendigerweise gezeichnet, um zu skalieren.
Die vorliegende Erfindung wird mit Hinsicht auf bevorzugte Ausführungsformen in einem spezifischen Kontext beschrieben werden, nämlich mit Hinsicht auf tiefe Grabenisolationsstrukturen für Flashspeicherzellen. Ausführungsformen der Erfindung können jedoch auch angewendet werden auf andere Halbleitervorrichtungsanwendungen, worin tiefe Grabenisolationsstrukturen verwendet werden, wie in statischen oder nichtflüchtigen Speichern, anderen Speichervorrichtungen, Komplementärmetalloxidhalbleiter (CMOS) Vorrichtungen, bi-CMOS Vorrichtungen und anderen Anwendungen, als Beispiele. Die tiefen Grabenisolationsstrukturen können verwendet werden, um benachbarte p-Wannen voneinander zu isolieren, z. B.
Mit Verweis nun auf 1 ist dort eine weniger bevorzugte Ausführungsform der vorliegenden Erfindung gezeigt, die eine Halbleitervorrichtung 100 enthält mit einer tiefen Grabenisolationsstruktur 116 in einer Querschnittsansicht. Die tiefe Grabenisolationsstruktur 116 wird in einem Werkstück 102 ausgebildet, das eine erste Wanne 106a/106b hat, und eine zweite Wanne 104 ausgebildet darin. Das Werkstück umfasst ein Substrat 102 angeordnet unter der zweiten Wanne 104. In einer Flashspeichervorrichtung, z. B., kann das Werkstück 102 ein p Typ Substrat umfassen, das eine dritte Wanne umfasst, die zweite Wanne 104 kann eine n-Wanne umfassen, und die erste Wanne 106a/106b kann eine p-Wanne umfassen. Die erste Wanne 106a/106b und die zweite Wanne 104 kann jeweils eine Dicke von etwa 1 Mikrometer umfassen, zum Beispiel. Ein Source- und Drainbereich 108a/108b kann in dem Bereich über der ersten Wanne 106a/106b angeordnet werden, mit einer Dicke von etwa 100 Nanometer oder weniger, zum Beispiel. Der Source- und Drainbereich 108a/108b kann Gebiete umfassen, wo die Source und Drain der Flashmemoryspeicherzellen ausgebildet werden, z. B. (nicht gezeigt). Die tiefe Grabenisolationsstruktur 116 isoliert benachbarte Flashspeicherzellen voneinander.
Die tiefen Grabenisolationsstrukturen 116 werden mit einer dünnen isolierenden Auskleidung 110 gefüllt, die typischerweise etwa 40 Nanometer Siliziumdioxid umfasst, und ein Polysiliziumfüllmaterial 112 angeordnet über der isolierenden Auskleidung 110. Nachdem die tiefen Grabenisolationsstrukturen 116 mit der Auskleidung 110 und dem Polysiliziummaterial 112 gefüllt sind, wird ein Bereich einer flachen Grabenisolation 114 in einem Deckabschnitt der tiefen Grabenisolationsstruktur 116 wie gezeigt ausgebildet. Die flache Grabenisolation 114 ist typischerweise breiter als die tiefe Grabenisolationsstruktur 116, z. B., die tiefe Grabenisolationsstruktur 116 kann etwa 3 Mikrometer tief sein oder weniger und etwa 0,25 Mikrometer breit oder weniger, und die flache Grabenisolation 114 kann etwa 0,4 Mikrometer tief sein und etwa 0,4 Mikrometer breit oder größer.
Flashspeicherzellen speichern eine Ladung in einem Floating Gate (nicht gezeigt in 1) und werden "programmiert" zum Beispiel. Fowler-Nordheimtunneln nutzend, obwohl Flashspeicherzellen alternativ programmiert werden können, unter Verwendung anderer Verfahren, zum Beispiel. Die aktiven Gebiete der Flashspeicherzellen umfassen die p-Wannen 106a/106b, die von dem Substrat 102 isoliert sind durch die vergrabene n-Wanne 104, z. B., die tiefe Grabenisolationsstruktur 116 isoliert lateral von der benachbarten p-Wanne. Es würde wünschenswert sein, die tiefe Grabenisolationsstruktur 116 vollständig zu füllen mit einem isolierenden Material; jedoch würde dies zu verringerten Ausbeuten führen, weil die Belastung, z. B., aufgrund der verschiedenen thermischen Ausdehnungskoeffizienten von Siliziumdioxid und Silizium, die verursacht werden durch das isolierende Füllmaterial innerhalb der tiefen Grabenisolationsstrukturen 116, Versetzungen in dem Material erzeugen würde. Weiterhin ist es schwierig, solche Hochaspektverhältnismerkmale mit einem Oxidmaterial zu füllen. Somit wird die dünne isolierende Auskleidung 110 verwendet und mit Polysilizium 112 gefüllt, in einigen tiefen Grabenisolationsstruktur 116 Entwürfen, wie in 1 gezeigt.
In Flashspeichervorrichtungen müssen hohe Spannungen typischerweise an die p-Wanne der Vorrichtung im Betrieb angelegt werden, z. B., um die Vorrichtungen zu lesen und/oder zu schreiben. Wenn alle p-Wannen in einem Flashspeicherzellenfeld verbunden sind, dann haben alle Flashspeicherzellen in dem Feld die gleiche Vorspannung an ihre p-Wannen angelegt. Dies ist nicht optimal hinsichtlich der Vorrichtungsperformance. Jedoch, wenn benachbarte p-Wannen voneinander isoliert sind durch eine tiefe Grabenisolationsstruktur, dann können die p-Wannen der einzelnen Flashspeicherzellen unabhängig vorgespannt werden.
Jedoch besteht ein Problem mit der gezeigten tiefen Grabenisolationsstruktur 116 darin, dass, weil die dünne isolierende Auskleidung 100 dünn ist, ein parasitärer Transistor gebildet werden kann, z. B., durch einen Inversionsbereich 118, der elektrisch erzeugt wird an dem Boden des Grabens innerhalb der n-Wanne 104, wie in 1 gezeigt, welches einen parasitären Feldeffekttransistor (FET) aktiviert. Der parasitäre Transistor wird bei relativ kleinen Spannungen aktiviert, z. B., bei etwa 5 Volt (V). Zum Beispiel, wenn eine Spannung zwischen den p-Wannen 106a/106b angelegt wird, ohne Induzieren eines Stromflusses, kann das Polysilizium 112 in dem tiefen Graben 116 auch vorgespannt werden, weil es eine Kopplung zwischen der Polysiliziumfüllung 112 und den benachbarten p-Wannen 106b/106a gibt. Eine Spannung –V angelegt an eine Seite der tiefen Grabenisolationsstruktur 116 in der p-Wanne 106a erzeugt einen parasitären Feldeffekttransistor, mit der Polysiliziumgrabenfüllung 112 als eine Gateelektrode agierend, z. B., indem Strom von einer p-Wanne zu der benachbarten p-Wanne an der anderen Seite des Grabens 116 fließt. Weil das Polysiliziumfüllmaterial 112 leitend ist, wird eine Spannung von etwa oder unter –V/2 in dem Füllmaterial 112 erzeugt.
In der Vergangenheit konnte für Technologien mit einer größeren minimalen Merkmalsgröße, z. B., eine dickere Oxidauskleidung verwendet werden, um eine tiefe Grabenisolationsstruktur 116 auszukleiden, und die Schwellspannung des parasitären Transistors war somit sehr hoch. Jedoch, wenn die Halbleitervorrichtungen in der Größe abwärts skaliert werden, ist die dünne isolierende Auskleidung 110 sehr dünn, zum Beispiel. 40 Nanometer oder weniger, und die Schwellspannung des parasitären Transistors liegt somit in der Größenordnung von nur einigen Volt. Weil die n-Wanne geerdet ist, erzeugt das negative Potential eine Inversion 118 an dem tiefen Grabenboden in der n-Wanne 104, so dass es einen Stromweg von einer p-Wanne 106a durch die n-Wanne 104 zu der anderen p-Wanne 106b gibt, d.h., ein Source-Kanal-Drainstromfluss, gesteuert durch das Gate (z. B. die Polysiliziumfüllung 112 fungiert als ein Gate des parasitären Transistors). Die Schwellspannung V_t des parasitären Transistors in solch einer Struktur kann außerordentlich klein sein, so dass die tiefe Grabenisolationsstruktur 116 verfehlt, benachbarte Vorrichtungen zu isolieren. Somit können in einigen Anwendungen p-Wannen 106a und 106b nicht effektiv isoliert werden, wenn solch eine tiefe Grabenisolationsstruktur 116 verwendet wird.
Ausführungsformen der vorliegenden Erfindung erzielen technische Vorteile durch Erhöhen der Schwellspannung V_t eines parasitären Transistors, der in tiefen Grabenisolationsstrukturen ausgebildet ist. Verschiedene Mittel und Verfahren des Erhöhens der Schwellspannung eines parasitären Transistors, der nahe tiefer Grabenisolationsstrukturen ausgebildet ist, werden hierin beschrieben werden. Implantieren eines Kanalstoppbereichs in die Bodenfläche der tiefen Grabenisolationsstrukturen hinein, teilweises Füllen eines Bodenabschnitts der tiefen Grabenisolationsstrukturen mit einem isolierenden Material, und/oder Abscheiden eines Polysiliziumfüllmaterials, das einen hohen Anteil von Dotierstoffen beinhaltet, in die tiefen Grabenisolationsstrukturen hinein werden beschrieben werden. Die verschiedenen Verfahren und Strukturen des Erhöhens der Schwellspannung des parasitären Transistors, die hierin zu beschreiben sind, können allein verwendet werden oder können in Kombinationen derselben verwendet werden, z. B.
Bezugnehmend auf 2, die eine Querschnittsansicht einer Halbleitervorrichtung 200 zeigt, vorzugsweise, gemäß Ausführungsformen der vorliegenden Erfindung, enthält die Halbleitervorrichtung 200 ein Werkstück 202 und mindestens zwei Vorrichtungen, die in dem Werkstück ausgebildet sind. Gleiche Nummern werden für die Bezugszeichen in 2 verwendet, wie sie in 1 verwendet wurden. Ein Abschnitt 208a und 208b der mindestens zwei Vorrichtungen ist in 2 gezeigt, worin die Abschnitte 208a und 208b einen Source- und Drainbereich einer Flashspeicherzelle repräsentieren, als ein Beispiel. Die Halbleitervorrichtung 200 enthält mindestens eine tiefe Grabenisolationsstruktur 216 enthaltend einen Deckabschnitt und einen Bodenabschnitt ausgebildet, innerhalb des Werkstücks 202 zwischen den mindestens zwei Vorrichtungen. Ein parasitärer Transistor (z. B., von Bereich 206a bis 204 bis 206b) wird in dem Werkstück nahe der mindestens einen tiefen Grabenisolationsstruktur 216 ausgebildet, der parasitäre Transistor hat eine Schwellspannung. Eine dünne isolierende Auskleidung 210 wird ausgebildet, die die mindestens eine tiefe Grabenisolationsstruktur 216 auskleidet, und ein halbleitendes Material 212 füllt mindestens den Deckabschnitt der mindestens einen tiefen Grabenisolationsstruktur 216 innerhalb der dünnen isolierenden Auskleidung 210. Zum Beispiel, in der Ausführungsform, die in 2 gezeigt ist, füllt das halbleitende Material 212 den tiefen Graben 216 unterhalb des flachen Grabenisolationsbereichs 214 vollständig. Ausführungsformen der vorliegenden Erfindung enthalten neue Mittel zum Erhöhen der Schwellspannung des parasitären Transistors nahe der mindestens einen tiefen Grabenisolationsstruktur 216.
Ein Graben für die tiefe Grabenisolationsstruktur 216 wird innerhalb des Werkstücks 212 mit einer Tiefe d₁ ausgebildet. Tiefe d₁ umfasst vorzugsweise etwa 3 Mikrometer oder weniger, als ein Beispiel, und kann alternativ andere Abmessungen umfassen, zum Beispiel. Die tiefe Grabenisolationsstruktur 216 kann ein großes Aspektverhältnis haben, z. B., etwa 10:1 oder größer in einer Ausführungsform, und kann eine Breite von etwa 0,25 Mikrometer oder weniger umfassen, als Beispiele. Das Werkstück 202 enthält eine erste Wanne 206a/206b und eine zweite Wanne 204 angeordnet unter der ersten Wanne 206a/206b, in einer Ausführungsform. Die erste Wanne 206a/206b kann ausgebildet sein durch Implantieren des Werkstücks 202, mit einem ersten Dotierstoff zwischen einer Tiefe d₂ und einer Tiefe d₃, und die zweite Wanne 204 kann durch Implantieren des Werkstücks mit einem zweiten Dotierstoff zwischen einer Tiefe d₃ und Tiefe d₄, wie gezeigt. Tiefe d₂ kann etwa 300 Nanometer umfassen, Tiefe d₃ kann etwa 1,5 Mikrometer umfassen und Tiefe d₄ kann etwa 2,5 Mikrometer umfassen, als Beispiele, obwohl Tiefen d₂, d₃ und d₄ alternativ andere Abmessungen umfassen können. Vorzugsweise wird die tiefe Grabenisolationsstruktur 216 so ausgebildet, dass sie sich in die zweite Wanne 204 mit einer Tiefe d₅ erstreckt, wie gezeigt, worin Tiefe d₅ vorzugsweise etwa 0,5 Mikrometer oder weniger umfasst, obwohl alternativ Tiefe d₅ andere Abmessungen umfassen kann.
Die erste Wanne 206a/206b ist vorzugsweise mit einem oder mehreren Typen der p Typ Dotierstoffe dotiert, um eine p-Wanne innerhalb des Werkstücks 202 auszubilden, und die zweite Wanne 204 ist vorzugsweise mit einem oder mehreren Typen des n Typ Dotierstoffs dotiert, um eine n-Wanne innerhalb des Werkstücks 202 auszubilden, zum Beispiel. Das Werkstück 202 ist vorzugsweise schwach dotiert mit p Typ Dotierstoffen in dieser Ausführungsform und kann eine dritte Wanne enthalten, zum Beispiel. Jedoch kann die erste Wanne 206a/206b alternativ mit n Typ Dotierstoffen dotiert werden, um eine n-Wanne innerhalb des Werkstücks 202 auszubilden, und die zweite Wanne 204 kann alternativ mit p Typ Dotierstoffen dotiert werden, um eine p-Wanne innerhalb dieses Werkstücks 202 auszubilden (nicht gezeigt). Das Werkstück 202 kann schwach dotiert werden mit n Typ Dotierstoffen in dieser Ausführungsform und kann eine dritte Wanne umfassen, zum Beispiel. Die tiefe Grabenisolationsstruktur 216 erstreckt sich vorzugsweise durch die erste Wanne 206a/206b und mindestens teilweise durch die zweite Wanne 204, die in dem Werkstück 202 ausgebildet ist, wie gezeigt.
In der ersten Ausführungsform, die in 2 gezeigt ist, enthält das Mittel zum Erhöhen der Schwellspannung des parasitären Transistors einen Kanalstoppbereich 230 ausgebildet genau unter der Bodenfläche der tiefen Grabenisolationsstruktur 216. Der Kanalstoppbereich 230 wird vorzugsweise in einer Ausführungsform durch Implantieren eines Dotierstoffs in die Bodenfläche der tiefen Grabenisolationsstruktur 216 hinein ausgebildet. Der Dotierstoff, der in die zweite Wanne 204 hinein an dem Boden der tiefen Grabenisolationsstruktur 216 implantiert wird, um den Kanalstoppbereich 230 auszubilden, umfasst vorzugsweise den gleichen Dotierstoff, der in die zweite Wanne 204 hinein implantiert ist, oder einen anderen Dotierstoff des gleichen Typs, z. B., mit einer größeren Konzentration als die Dotierstoffkonzentration der zweiten Wanne 204, zum Beispiel. Die Konzentration des Dotierstoffs in dem Kanalstoppbereich 230 liegt vorzugsweise in der Größenordnung von etwa 10 bis 100 mal größer als die Dotierstoffkonzentration in der zweiten Wanne 204, z. B.
Der Implantationsprozess, um den Kanalstoppbereich 230 auszubilden, kann ausgeführt werden, nachdem die tiefe Grabenisolationsstruktur 216 in das Werkstück 202 hinein geätzt ist (z. B., nachdem ein Graben ausgebildet ist), oder nach der Ausbildung der dünnen isolierenden Auskleidung 210. Zum Beispiel kann der Kanalstoppbereich 230 ausgebildet werden durch Implantieren des Dotierstoffs in den zweiten Wannen 204 Bereich hinein durch die dünne isolierende Auskleidung 210, in einer Ausführungsform. Der Kanalstoppbereich 230 wird vorzugsweise implantiert, nachdem die tiefe Grabenisolationsstruktur 216 geätzt ist und bevor die Wannen 206a/206b und 204 implantiert werden, gemäß einer Ausführungsform der vorliegenden Erfindung, so dass die p-Wanne 206a/206b und n-Wanne 204 noch nicht da sind, wenn die Kanalstoppbereich 230 Implantation stattfindet, z. B.
Vorteilhafterweise unterdrückt der Kanalstoppbereich 230 die elektrische Ausbildung eines parasitären Transistors durch Verringern der Schwellspannung, die erforderlich ist, um einen parasitären Transistoreffekt während des Betriebs der Halbleitervorrichtung 200 stattfinden zu lassen. Die Schwellspannung V_t ist lokal erhöht und erlaubt auch Isolation mit nur einer dünnen Grabenauskleidung 210, in dieser Ausführungsform.
Die Tiefe d₆ des Implantationsprozesses liegt vorzugsweise bei etwa 20 bis 80 Nanometer, als Beispiele, obwohl alternativ, Tiefe d₆ andere Abmessungen umfassen kann. Wenn die zweite Wanne 204 eine n-Wanne umfasst, z. B., kann die zweite Wanne 204 eine Dotierstoffkonzentration von etwa 1 × 10¹⁷ cm^–3 haben, und der Kanalstoppbereich 230 kann eine Dotierstoffkonzentration von etwa 1 × 10¹⁹ cm^–3 umfassen, obwohl alternativ die zweite Wanne 204 und der Kanalstoppbereich 230 andere Dotierstoffkonzentrationen umfassen können, zum Beispiel. Abschnitte der Deckoberfläche des Werkstücks 202, z. B., Source- und Drainbereich 208, können maskiert werden unter Verwendung eines Fotoresists oder Hartmaske während des Dotierstoffimplantationsprozesses, nicht gezeigt.
Nachdem die dünne isolierende Auskleidung 210 ausgebildet ist, und nachdem der Kanalstoppbereich 230 ausgebildet ist (z. B., entweder bevor oder nachdem die dünne isolierende Auskleidung 210 ausgebildet wird), wird die tiefe Grabenisolationsstruktur 216 mit einem halbleitenden Material 212 gefüllt, wie undotiertem Polysilizium, z. B., durch chemische Dampfphasenabscheidung (CVD), und ein flacher Grabenisolationsbereich 214 wird an dem Deckabschnitt der tiefen Grabenisolationsstruktur 216 ausgebildet, wie in 2 gezeigt. Die flache Grabenisolation 214 kann eine Tiefe d₇ von etwa 400 Nanometern umfassen, als ein Beispiel, und erstreckt sich vorzugsweise innerhalb der ersten Wanne 206a/206b mit einer Tiefe d₈ von etwa 100 bis 300 Nanometern, ebenfalls als ein Beispiel, obwohl alternativ die Tiefen d₇ und d₈ andere Abmessungen umfassen können. Die flache Grabenisolation 214 wird durch Ätzen eines Grabens ausgebildet unter Verwendung von Lithographie und Füllen des Grabens mit einem isolierenden Material, wie einem Oxid (z. B. SiO₂), z. B.
3 ist eine Querschnittsansicht einer tiefen Grabenisolationsstruktur 316 in Übereinstimmung mit einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung, worin das Mittel zum Erhöhen der Schwellspannung des parasitären Transistors ein isolierendes Material 340 enthält, das innerhalb eines Bodenabschnitts der tiefen Grabenisolationsstruktur 316 über der dünnen isolierenden Auskleidung 310 angeordnet ist. Wiederum werden gleiche Nummern für Bezugszeichen in 3 verwendet, wie sie zuvor mit Verweis auf 1 und 2 verwendet wurden.
4 bis 6 zeigen ein erstes Verfahren des Ausbildens des isolierenden Materials 340 innerhalb des Bodenabschnitts der tiefen Grabenisolationsstruktur 316 an verschiedenen Fertigungsstufen gemäß einer Ausführungsform der Erfindung in Querschnittsansichten. Bei diesem Verfahren wird ein Abdeckoxid 340 (blanket oxide) über der Deckfläche des Werkstücks 302 abgeschieden, welches die tiefen Grabenisolationsstrukturen 316 mindestens teilweise füllt, wie gezeigt. Das Abdeckoxid 340 kann Tetraethylorthosilikat umfassen (TEOS) abgeschieden durch CVD, zum Beispiel, obwohl das Oxid 340 alternativ andere Isolatoren umfassen kann, die unter Verwendung anderer Methoden ausgebildet sind.
Vor dem Abscheiden des Oxids 340 kann eine optionale Ätzstoppschicht 350, enthaltend ein Nitrid, z. B., über der dünnen isolierenden Schicht 310 abgeschieden werden, wie gezeigt. Optionale Materialschichten 346 und 348, die Unterlagenoxide und/oder Unterlagennitride, z. B., enthalten, können an der Deckfläche des Werkstücks 302 ausgebildet werden, wie gezeigt, z. B., vor der Ausbildung der tiefen Grabenisolationsstruktur 316, um die Source- und Drainbereiche 308 vor dem reaktiven Ionenätzprozess (RIE) oder anderen Ätzprozess zu schützen, die verwendet werden, um die tiefe Grabenisolationsstruktur 316 zu strukturieren, z. B.
Das Abdeckoxid 340 wird zurückgeätzt, zum Beispiel, verwendend eine zeitgesteuerte Ätzung und HF-Säure. Die optionale Ätzstoppschicht 350 kann als ein Ätzstopp fungieren, für das Rückätzen des Abdeckoxids 340, in dieser Ausführungsform, zum Beispiel. Vorzugsweise wird ein Abschnitt des Oxids, z. B. etwa 50 Nanometer oder größer, über der Grenze der zweiten Wanne 304 und der ersten Wanne 306 zurückgelassen, wie in 5 gezeigt und auch in 3 an d₉ und d₁₀. Das isolierende Material 340 kann eine leicht größere Dicke d₉ in den Ecken des tiefen Grabens 316 umfassen als an der Mitte, zum Beispiel an d₁₀, z. B.
Ein halbleitendes Material 344, das undotiertes Polysilizium umfasst, z. B., wird über dem isolierenden Material 340 abgeschieden. Die optionalen Materialschichten 346 und 348 werden abgezogen oder entfernt nachdem die flache Grabenisolation 314 ausgebildet ist, wobei die Halbleitervorrichtung 300 zurückbleibt, ähnlich zu der in 3 gezeigten Struktur.
Es wird angemerkt, dass eine optionale zusätzliche dünne Oxidschicht 342 über dem isolierenden Material 340 in dem Boden der tiefen Grabenisolationsstruktur 316 und über den Seitenwänden des Deckabschnitts der tiefen Grabenisolationsstruktur 316 ausgebildet werden kann, vor Ausbilden des halbleitenden Materials 344 innerhalb des Deckabschnitts der tiefen Grabenisolationsstruktur 316, wie in 6 gezeigt. Die dünne Oxidschicht 342 umfasst vorzugsweise eine Siliziumdioxidschicht mit einer Dicke von etwa 20 Nanometer, die nur über den Seitenwänden der tiefen Grabenisolationsstruktur 316 und über der Deckfläche des isolierenden Materials 340 ausgebildet ist, wie gezeigt.
7 und 8 zeigen ein anderes Verfahren des Ausbildens des isolierenden Materials der 3 innerhalb des Bodenabschnitts der tiefen Grabenisolationsstruktur 316 an verschiedenen Fertigungsstufen. In dieser Ausführungsform wird vorzugsweise ein Bodenauffüllverfahren verwendet, um das isolierende Material 340 innerhalb des Bodens der tiefen Grabenisolationsstruktur 316 auszubilden. Zum Beispiel kann ein isolierendes Material 340 abgeschieden werden unter Verwendung eines Prozesses, wie ein fließfähiges Oxid (z. B. FlowFill von Trikon) oder andere Aufschleuder-Glasmaterialien, als Beispiele, worin das isolierende Material 340 verwendet werden kann, um die tiefe Grabenisolationsstruktur 316 teilweise zu füllen, z. B., um den Bodenabschnitt der tiefen Grabenisolationsstruktur 316 mit einem isolierenden Material 340 zu füllen, das Siliziumdioxid umfasst, wie in 7 gezeigt, aufhörend an einer Höhe leicht über der zweiten Wanne 304, wie gezeigt. Das halbleitende Material 344, das vorzugsweise Polysilizium umfasst, wird dann über der Deckfläche des isolierenden Materials 340 abgeschieden, wie in 8 gezeigt, um die tiefe Grabenisolationsstruktur 316 vollständig zu füllen. Wieder kann eine optionale zusätzliche Oxidauskleidung 342 ausgebildet werden vor Füllen der tiefen Grabenisolationsstruktur 316 mit dem halbleitenden Material 344, wie in 3 gezeigt. Die optionalen Materialschichten 346 und 348, wenn vorhanden, werden abgezogen oder entfernt, nachdem die flache Grabenisolation 314 ausgebildet ist, wobei die Halbleitervorrichtung 300 zurückgelassen wird, ähnlich zu der Struktur, die in 3 gezeigt ist.
Weil sich in dieser Ausführungsform das halbleitende Material 344 nicht in die zweite Wanne 304 erstreckt, wird die Schwellspannung eines parasitären Transistors nahe der tiefen Grabenisolationsstruktur 316 erhöht, z. B.
9 ist eine Querschnittsansicht einer dritten Ausführungsform der vorliegenden Erfindung, worin ein halbleitendes Füllmaterial 462 in einer tiefen Grabenisolationsstruktur 416 mit einem Dotierstoff 460 hochdotiert ist, vorzugsweise insitu während der Abscheidung, z. B., gemäß einer Ausführungsform der vorliegenden Erfindung. Wieder werden gleiche Nummern für die Bezugszeichen in 9 verwendet, wie sie in den anderen Figuren hierin verwendet wurden.
In dieser Ausführungsform kann das halbleitende Füllmaterial 462 undotiertes Polysilizium umfassen, z. B., das abgeschieden wird unter Verwendung von Niederdruck CVD (LPCVD). In einer bevorzugten Ausführungsform kann ein Dotierstoffgas zu dem Silan oder einer anderen Chemikalie hinzugefügt werden, die verwendet wird für die Polysiliziumabscheidung, zum Beispiel. Ein chemisch-mechanischer Polierprozess (CMP) kann verwendet werden, um überflüssiges halbleitendes Füllmaterial von über der Deckfläche der Source- und Drainbereiche 408 zu entfernen. Alternativ kann das halbleitende Material abgeschieden werden und dann mit einem Dotierstoff 460 dotiert werden, wie gezeigt, um das dotierte halbleitende Material 462 auszubilden. Abschnitte der Deckfläche des Werkstücks 402, z. B., Source- und Drainbereiche 408, können maskiert werden unter Verwendung eines Fotoresists oder einer Hartmaske während des Dotierstoffimplantationsprozess, nicht gezeigt.
Das halbleitende Material 462 wird vorzugsweise mit dem gleichen Dotierstoff oder dem gleichen Dotierstofftyp dotiert, der in die zweite Wanne 404 hinein implantiert ist, z. B., in einer Ausführungsform. Die Konzentration des Dotierstoffes in dem halbleitenden Material 462 liegt vorzugsweise in der Größenordnung von etwa 1000 bis 10000 mal größer als die Dotierstoffkonzentration in der zweiten Wanne 404, zum Beispiel. Wenn die zweite Wanne 404 eine n-Wanne umfasst, z. B., kann die zweite Wanne 404 eine Dotierstoffkonzentration von etwa 1 × 10¹⁷ cm^–3 haben, und die Konzentration des Dotierstoffes in dem halbleitenden Material 462 kann eine Dotierstoffkonzentration von etwa 1 × 10²⁰ cm^–3 umfassen, obwohl alternativ die zweite Wanne 404 und das halbleitende Material 462 andere Dotierstoffkonzentrationen umfassen können, z. B.
Das dotierte halbleitende Material 462 erhöht vorzugsweise die Spannung, bei der die ersten Wannen 406 und zweite Wanne 404 nahe der tiefen Grabenisolationsstruktur 416 elektrisch als ein parasitärer Transistor fungieren, somit die Schwellspannung des parasitären Transistors der Struktur effektiv erhöhend. Das halbleitende Material 462 innerhalb der tiefen Grabenisolationsstruktur 416 agiert als eine hochdotierte Füllung, um die Schwellspannung zu erhöhen, zum Beispiel. Das Dotieren des Polysiliziumfüllmaterials, z. B., halbleitendes Material 462, ändert die Austrittsarbeit des Polysiliziumfüllmaterials 462, verglichen mit einem undotierten Füllmaterial. Deshalb ist eine größere Spannung erforderlich, um den parasitären Transistor der Struktur einzuschalten.
Die drei Ausführungsformen der vorliegenden Erfindung, die hierin beschrieben wurden, können allein verwendet werden oder in Kombinationen. Zum Beispiel illustriert 10 eine Kombination aller drei Ausführungsformen der vorliegenden Erfindung, die hierin beschrieben wurden, implementiert in einer tiefen Grabenisolationsstruktur 516. Wiederum werden gleiche Nummern für die Bezugszeichen in 10 verwendet, wie sie in den anderen Figuren hierin verwendet wurden. Es sei angemerkt, dass irgendeine der Ausführungsformen weggelassen werden kann, wobei die anderen zwei in der Struktur verbleiben. Zum Beispiel kann der Kanalstoppbereich 530 weggelassen werden, wobei die teilweise Füllung des Bodenabschnitts der tiefen Grabenisolationsstruktur 516 mit dem isolierenden Material 540 verbleibt und ebenfalls enthaltend ein hochdotiertes halbleitendes Material 562, das an einem Deckabschnitt der tiefen Grabenisolationsstruktur 516 ausgebildet ist.
Die neuen tiefen Grabenisolationsstrukturen 216/316/416/516 und Verfahren des Ausbildens, die hierin beschrieben sind, können in fast jedem Halbleitervorrichtungsentwurf implementiert werden, der die Verwendung von tiefen Grabenisolationsstrukturen 216/316/416/516 erfordert. Als ein Beispiel zeigen 11a, 11b und 11c Querschnittsansichten (11a) und Draufsichten (11b und 11c) der neuen tiefen Grabenisolationsstrukturen 216/316/416/516, die hierin beschrieben sind, implementiert in einem Flashspeicherzellenentwurf. Bezugnehmend zuerst auf 11a enthält die Halbleitervorrichtung 600 ein Werkstück 602 mit einer n-Wanne 604 und einer p-Wanne 606 ausgebildet darin. Source- und Drainbereich 608 ist über der p-Wanne 606 angeordnet. Die Flashspeicherzellen enthalten ein Floatinggate 670, ein Zwischengateoxid 672 und eine Steuergateelektrode 674. Tiefe Grabenisolationsstrukturen 616 (z. B. umfassend tiefe Grabenisolationsstrukturen 216/316/416/516, die hierin beschrieben sind) werden zwischen den Flashspeicherzellen ausgebildet, um eine Isolation zu schaffen. Eine flache Grabenisolationsstruktur 614 wird an der Decke jeder tiefen Grabenisolationsstruktur 616 ausgebildet. 11b zeigt eine Draufsicht der Flashspeicherzelle 680 nach dem Front-End-Off-Line-Fertigungsprozess (FEOL) für die Struktur, und 11c zeigt eine Draufsicht der Flashspeicherzelle 680 nach dem Back-End-Off-Line-(BEOL), oder Metallisierungslagenprozessieren, zum Beispiel. Die Metallverläufe 676 und 678 verbinden die Drain 608 und Source 608 mit einer Kontaktschicht 682 in der Metallisierungsstruktur, z. B.
Ein Beispiel des Implementierens der neuen Ausführungsformen der vorliegenden Erfindung wird im Folgenden beschrieben werden mit Verweis auf US 6 909 139 B2 , veröffentlicht am 21. Juni 2005 für Shum u. a., betitelt „Eintransistor-Flashspeicherzelle“, das hierin durch Verweis einbezogen wird. Die neuen tiefen Grabenisolationsstrukturen 216/316/416/516/616, die hierin beschrieben wurden, können implementiert werden in einem Eintransistor-Flashspeicherzelleentwurf beschrieben in der US 6 909 139 B2 , wie in 12 bis 17 gezeigt. Es ist angemerkt, dass andere Bezugszeichen als 700, welches eine Halbleitervorrichtung betrifft, und 216/316/416/516/616, welche eine tiefe Grabenisolationsstruktur gemäß Ausführungsformen der vorliegenden Erfindung betreffen, gleiche Nummern ähnlich zu Zeichnungen 1 bis 11 in 12 bis 17 nicht verwendet werden. Dagegen werden die in der US 6 909 139 B2 verwendeten Bezugszeichen in 12 bis 17 für den Großteil der Elemente verwendet, um einheitlich zu sein mit der Beschreibung und den Figuren der Druckschrift US 6 909 139 B2 .
12 der vorliegenden Patentanmeldung entspricht 5 der Druckschrift US 6 909 139 B2 . 12 zeigt eine typische Floating-Gate-Struktur, die eine isolierende Tunneloxidschicht 63 enthält (typischerweise dünnes SiO₂ oder Oxynitrid) an der Oberfläche des Substrats 40 (z. B., umfassend ein Werkstück wie Werkstück 202 gezeigt in 2 der vorliegenden Patentanmeldung), eine erste leitende Ladungsspeicherschicht an der isolierenden Schicht, die das Floatinggate 62 bildet, eine isolierende Schicht 61 (typischerweise eine ONO-Schicht) an der unteren leitenden Schicht, und eine zweite leitenden Schicht an der Ladungsspeicherschicht, die das Steuergate 60 bildet. Als Antwort auf einen Satz von Spannungen, die an die Steuerelektroden und die Wannen angelegt werden, kann eine Ladung gespeichert werden oder gelöscht von dem Floating-Gate-Transistor, oder der Ladungszustand wird abgefragt in dem Lesemodus.
Abschnitte der aktiven Gebiete zwischen tiefen Gräben sind maskierte und selbstausgerichtete Öffnungen zu Abstandshaltern 91, 92, um Substratanschlussbereiche zu bilden. Sourcebereiche 22, 27, 32, 37 und andere werden durch Implantieren des Substrats ausgebildet mit geeigneten n-Typ Dotierstoffen und Diffundieren der Dotierstoffe in die p-Wannen 42 hinein.
Die tiefen Gräben hindern die Sourcen daran, sich lateral in benachbarte Spalten auszubreiten. Die Sourcen sind weiterhin maskiert und selbstausgerichtet zu Abstandshaltern 91, 92. Ein p-Typ Implant wird in die Öffnung zwischen Abstandshaltern 91, 92 eingebracht, um p Substratanschlüsse 24 in den Sourcebereichen auszubilden. Somit wird jede Source über einen n^–/p⁺ Substratanschluss diffundiert, um eine kontinuierliche, vergrabene Bitleitung 14 in der gemeinsamen p-Wanne 42 vorzusehen. Dieser vergrabene Bitleitungswiderstand wird weiter reduziert durch einen folgenden Silizidprozess vor der Kontaktausbildung. Solche Silizidierung muss in dem p⁺ 24 Überlapp des n^– Bereiches stattfinden, sich zu beiden Enden der n^– Bereiche 22 und 27 erstrecken, aber vermeiden, sich unter die Gatekante zu erstrecken. Nicht jeder kombinierter Sourcebereich hat einen Kontakt mit einem Metallstreifen. Es ist ausreichend, Kontakt mit einem Metallstreifen einer oberen Lage aller 32 oder 64 Wortleitungen (nicht gezeigt) auszubilden, um den Wannenwiderstand zu reduzieren, während des Beibehaltens der Einfachheit einer einzigen Metallleitung pro Bitleitung. Die hinzugefügte obere Metalllage ist einfach hinzuzufügen und beeinflusst die Fläche des eingebetteten Speicherfeldes nicht nachteilig, weil sein Kernprozessor bereits viele Metalllagen verwendet.
Die Transistoren in einer typischen Zelle des Feldes sind in 12 gezeigt, welche wieder der 5 der Druckschrift US 6 909 139 B2 entspricht. Das Substrat 40 hat eine tiefe n-Wanne 41 und eine flache p-Wanne 42. Die Transistoren liegen in der p-Wanne 42. Von links nach rechts gibt es einen Drainbereich 23, einen ersten Floating-Gate-Stapel (60.1, 61.1, 62.1), erste und zweite Sourcen 22, 27 mit einem p⁺ Substratanschluss 24, einem zweiten Floating-Gate-Stapel (60.2, 61.2, 62.2) und ein zweites Drain 28. Drainkontakte 50, 52 erstrecken sich über dem Substrat 40, um eine angehobene Metallbitleitung 500 zu kontaktieren, wie in 13 gezeigt. Sourcebereiche 22, 27 bilden vergrabene Bitleitungen 14 aus, die vertikal mit den angehobenen Metallbitleitungen ausgerichtet sind. Eine höhere (obere Lage) Metallleitung verläuft parallel zu und über der Drainbitleitung 500 und kontaktiert die vergrabenen Sourcebitleitungen 14. Die Sourcen, Drains und Steuergates werden silizidiert. Seitenwandoxide und Abstandshalter isolieren die Gates von den Drains und Sourcen.
Wie in 13 und 14 gezeigt, die 7 bzw. 8 der Druckschrift US 6 909 139 B2 entsprechen, trennen die tiefen Grabenisolationsstrukturen 216/316/416/516/616 benachbarte Spalten und vergrabene Bitleitungen 14 voneinander. Vorteilhafterweise bieten die neuen tiefen Gräben 216/316/416/516/616, die hierin beschrieben werden, eine verbesserte laterale Isolation von benachbarten dotierten Wannen und verbesserte Isolation von Substraten, durch Erhöhen der Schwellspannung, oberhalb der eine tiefe Grabenisolationsstruktur 216/316/416/516/616 beginnt, als ein parasitärer Transistor zu fungieren.
Als Nächstes Bezug nehmend auf 15 und 16, welche den 9 bzw. 10 der Druckschrift US 6 909 139 B2 entsprechen, werden die Schritte gezeigt, die in das Fabrizieren des tiefen Grabens 46 involviert sind, in welchen die tiefen Grabenisolationsstrukturen 216/316/416/516/616 der Ausführungsformen der vorliegenden Erfindung ausgebildet werden. Der tiefe Graben 46 wird ausgebildet und gefüllt gemäß den Ausführungsformen der vorliegenden Erfindung, um tiefe Grabenisolationsstrukturen 216/316/416/516/616 zu Beginn des Prozesses auszubilden, allgemein bevor die flache Grabenisolation, die verwendet wird, um die Hochspannungs- und CMOS-Vorrichtungen zu trennen, ausgebildet wird. Dies bietet einen modularen Ansatz für eine System-on-Chip-Vorrichtung (SoC) und vermeidet unkalkulierbare Effekte, eingeführt durch das Hinzufügen des tiefen Grabenprozesses zu dem Basislogikprozess. Der folgende Prozessablauf ist nur eine Ausführungsform zum Herstellen von Vorrichtungen mit der Erfindung, und Fachleute werden verstehen, dass andere Prozessschritte verwendet werden können, um einen äquivalenten Prozessablauf und äquivalente Vorrichtungen zu erzielen. Als solches dient das folgende Beispiel nur Illustrationszwecken. Die Details wie Schichtdicke, Abscheidetemperatur, zusätzliche Schichten oder Integration können verändert werden.
Um den tiefen Graben der Erfindung auszubilden, wird eine Unterlagenoxidschicht 70 an dem Substrat 40 abgeschieden, wie in 15 gezeigt. Das Unterlagenoxid ist ungefähr 53 Angström dick. Als Nächstes wird eine Unterlagennitridschicht 71 mit einer Dicke von etwa 1800 Angström über der Unterlagenoxidschicht abgeschieden. Eine Schicht aus borondotiertem Siliziumglas (BSG) 72 wird an der Unterlagennitridschicht 71 abgeschieden. Das BSG 72 wird mit einer Fotoresistmaske 77 strukturiert. Die Maske 77 bietet Öffnungen 46, die schließlich der tiefe Graben werden, der in 15 gezeigt ist. Als Erstes wird das BSG 72 von dem Graben entfernt, gefolgt von Resistabziehen und Reinigen, das BSG an dem aktiven Bereich als eine Hartmaske zurücklässt, um das Substrat vor dem nachfolgenden tiefen Grabenätzen zu schützen. Das Nächste ist die Hauptsiliziumätzung durch Entfernen der Nitrid- und Unterlagenoxidschichten und dann eines Abschnitts des Substratmaterials 40, um die tiefe Grabenisolationsstruktur vorzusehen, die in 16 gezeigt ist. Ein Teil des BSG 72 an den aktiven Bereichen wird während der tiefen Grabenätzung entfernt. Das verbleibende BSG über dem aktiven Bereich wird nachfolgend entfernt.
Dann wird der Graben, wie hierin beschrieben, gefüllt, um tiefe Grabenisolationsstrukturen 216/316/416/516/616 auszubilden, worin in den tiefen Grabenisolationsbereichen eine Struktur ausgebildet wird, die bewirkt, dass die Schwellspannung des parasitären Transistors steigt. Ausführungsformen der vorliegenden Erfindung werden vorzugsweise implementiert an dem Punkt in dem Fertigungsprozess für eine Flashspeicherzelle, der in 16 gezeigt ist, nach der Ausbildung der Gräben. Zum Beispiel kann nachdem der tiefe Isolationsgraben 46 ausgebildet ist, in dem Substrat 40 ein Kanalstoppbereich implantiert werden in die Bodenfläche des tiefen Grabens 40 hinein, ein Bodenabschnitt des tiefen Grabens 40 kann teilweise mit einem isolierenden Material gefüllt werden oder ein dotiertes Polysiliziumfüllmaterial kann innerhalb des tiefen Grabens 40 angeordnet werden. Alternativ können Kombinationen, dieser Techniken verwendet werden, um die Schwellspannung zu erhöhen, oberhalb der die tiefe Grabenisolationsstruktur 216/316/416/516/616 als ein parasitärer Transistor zu fungieren beginnt. Die Fabrikation der Halbleitervorrichtung 700 wird dann fortgesetzt, um die Vorrichtung zu vervollständigen, z. B.
Eine detailliertere Ansicht eines Beispiels einer vollständigen Flashspeicherzellenstruktur 700 mit den neuen tiefen Grabenisolationsstrukturen 216/316/416/516/616, die hierin beschrieben sind, und in welchen Ausführungsformen der vorliegenden Erfindung implementiert sein können, ist in 17 gezeigt, welche 19 der Druckschrift US 6 909 139 B2 entspricht. Die Verfahren zum Ausbilden der in 17 gezeigten Struktur können die Verfahren umfassen, die mit Verweis auf 12 bis 19 der Druckschrift US 6 909 139 B2 erläutert sind. Zum Beispiel wird das p-Typ Substrat 400 geeignet strukturiert, um flache Grabenisolationsbereiche auszubilden. Die Grabenisolationsbereiche isolieren jedes Paar von CMOS-Transistoren und alle linearen oder Hochvoltvorrichtungen, die an dem Substrat ausgebildet sind. Die tiefen Gräben (z. B., für tiefe Grabenisolationsbereiche 216/316/416/516/616) trennen die Speicherspalten voneinander und von den anderen Vorrichtungen. Fachleute verstehen, dass die Erfindung an einem n-Typ Substrat hergestellt werden kann, wo die Dotierungen geeignet umgekehrt sind. Das Substrat 40 wird dann mit einem Floatinggateoxid bedeckt, gefolgt von einer Polysiliziumschicht. Vor dem Abscheiden der Schichten wird ein geeigneter Abschnitt des Substrats, wie Bereich A, getrennt strukturiert und implantiert, um eine Dreifachwanne zu haben, welche n-Wanne 41 umfasst, die p-Wanne 42 umschließt. Ein Logik-CMOS-Transistorpaar liegt im Bereich B. Die B-Bereiche können andere Transistoren enthalten als CMOS-Logikpaare. Fachleute verstehen, dass Transistoren eines Leitfähigkeitstyps in den B-Bereichen ausgebildet werden können und dass die Transistortypen Logik oder linear sein können, enthaltend und nicht beschränkt auf Leistungstransistoren, wie LDMOS-Transistoren.
Die Oxid- und Polysiliziumschichten werden dann mit Fotoresist strukturiert, um einen Floatinggateschlitz auszubilden (parallel zu der Bitleitung). Eine Schicht ONO-Zwischenpolydielektrikum wird dann über dem Substrat abgeschieden. Die Schicht umfasst sequentiell ein thermisch gewachsenes Bodenoxid, eine abgeschiedene Schicht aus bei kleinen Temperaturen abgeschiedenem Polysilizium, das re-oxydiert wird, um Deckoxid auszubilden zu einer späteren Zeit. Die Schicht wird geeignet strukturiert mit Fotoresist, um zwei der drei Schichten des ONO-Zwischenpolydielektrikums in dem EEPROM-Stapel auszubilden. An diesem Punkt werden die Schicht und Polysiliziumschicht von den peripheren Bereichen B abgezogen und sie werden geeignet strukturiert und implantiert, um p-Wannen 42 und n-Wannen 41 auszubilden.
Das Substrat 40 wird mit einer Oxidschicht bedeckt, gefolgt von einer zweiten Polysiliziumschicht 126. Die Oxidschicht bildet die Gateoxidschicht aus für die Logik- und Linearvorrichtungen und bildet die obere Oxidschicht der ONO-Dielektrikumschicht aus. Die Polysiliziumschicht 126 wird strukturiert und geätzt, um die Steuergates der EEPROM-Transistoren und der Logik- und Lineartransistoren zu bilden.
Die nachstehende Beschreibung erzeugt ein duales Seitenwandoxid, das die Zuverlässigkeit einer Speicherzelle optimiert und einen flachen Logikvorrichtungs-S/D-Anschluss beibehält, ähnlich zur Druckschrift US 6 841 824 B2 . Eine erste TEOS-Schicht wird über der zweiten Polysiliziumschicht abgeschieden. Die erste TEOS-Schicht wird dann geeignet strukturiert mit Fotoresist, um die Source- und Drainbereiche des EEPROM zu öffnen. Source- und Drainbereiche werden geeignet implantiert, um die Source und Drains des EEPROM zu bilden. Danach wird die erste TEOS-Schicht entfernt durch einen hochselektiven reaktiven Ionenätzprozess, stoppend an Polysiliziumschicht 126. Dann werden die Seitenwände des Gatestapels des EEPROMs oxidiert, um ein Seitenwandoxid zu bieten, das für Flashstapeltransistoren geeignet ist. Die Oxidation kann bei etwa 850 bis 950°C in einem Ofen für ungefähr 30 Minuten stattfinden, um an den Polysiliziumbereichen des Gatestapels eine Seitenwand wachsen zu lassen, die etwa 15 Nanometer dick ist, z. B., obwohl andere Oxidationsparameter auch verwendet werden können. Danach wird eine zweite TEOS-Schicht über dem Substrat 40 abgeschieden. Die TEOS-Schicht wird geeignet mit einer Fotoresistschicht strukturiert, um die Gates zu bilden und die Source und Drains der Logik- und Lineartransistoren auszubilden, wie in 17 gezeigt.
Die Sourcen und Drains der Logik- und/oder Lineartransistoren werden implantiert, die zweite TEOS-Schicht wird entfernt durch reaktives Ionenätzen und die Gates der peripheren Transistoren erhalten ein dünneres Seitenwandoxid. Das Seitenwandoxid ist ungefähr 6 Nanometer dick und kann erzeugt werden durch einen relativ kurzen schnellen thermischen Erhitzungsschritt, zum Beispiel. Das schnelle thermische Erhitzen (RTA) kann ausgeführt werden bei etwa 700 bis 900°C für etwa 10 bis 20 Sekunden, obwohl des RTA auch andere Parameter umfassen kann. Das RTA aktiviert die Dotierung in den Logikund/oder Lineartransistoren aber treibt sie nicht sehr weit in das Substrat hinein. Dies bewirkt einen Logik- und/oder linearen Bereich mit relativ eng beabstandeten Transistoren.
Dann wird das Substrat maskiert, um nur ausgewählte Sourcebereiche in dem Speicherfeld zu bestrahlen. Die Sourcebereiche werden bestrahlt und implantiert mit einem p Typ Implant, um die p+ Substratanschlüsse auszubilden, zu den n Anschlüssen des Speichers. Zusätzliche Metallstreifen aus oberen Lagen des Metalls (z. B., Metallisierungslage M3) werden den Sourceschienenwiderstand herabsetzen. Nicht jeder Sourcebereich erfordert einen Metallstreifen, und jeder 32. oder 64. Sourcebereich ist ausreichend. Es gibt keine Bitleitungsversatzvergrößerung aufgrund der Hinzufügung des Metallstreifens M3, weil sowohl die M1-Bitleitung als auch M3-Sourceleitungen übereinander verlaufen.

Die Dreifachwanne erlaubt dem Nutzer, die Spannung an der tiefen vergrabenen n-Wanne 41 und der flachen p-Wanne 42 zu steuern, um das Feld zu programmieren, zu löschen und zu lesen. Ein typischer Satz von Betriebsparametern um die Flashspeicherzelle zu programmieren, löschen und lesen erscheint in der folgenden Tabelle 1, wo die Spannungen angegeben sind, die an die ausgewählten und nicht ausgelegten Komponenten angelegt werden.

	Lesen (Volt)	Programmieren (Volt)	Löschen (Volt)
Ausgewählte Zellen:
Gate	VPP = 2,5	+14	–14
Drain	VDD = 1,25	–3	+3
Source/p-Wanne	0	–3	+3
Tiefe n-Wanne	0	+3	+3
Nicht ausge wählte Zel len:
Gate Drain disturb	0 DR turn-on	0/–3	0/+3
Drain Gate disturb	0 R. disturb	+3	+3
Source/p-Wanne	0	+3	+3
Tiefe n-Wanne	0	+3	+3

Tabelle 1

Zum Beispiel wird im Betrieb, wenn der Nutzer die Inhalte einer gegebenen Flashtransistorzelle zu lesen wünscht, die dem Transistor zugeordnete Wortleitung auf etwa 2,5 Volt angehoben. Ebenso wird die mit dem Drain verbundene Bitleitung auf eine Spannung von etwa 1,25 Volt gekoppelt. Der Ausgang der Zelle erscheint an der anderen oder Sourcebitleitung. Die tiefe n-Wanne wird auf 0 Volt gehalten. Die Spannungen für alle anderen Elektroden des Restes des Feldes werden auf 0 Volt gesetzt.
Um einen Transistor zu programmieren, wird die Wortleitung des Gates mit dem ausgewählten Transistor auf +14 Volt angehoben. Die Drainbitleitung wird auf –3 Volt abgesenkt, wie auch die vergrabene Sourcebitleitung, um eine gleichmäßige Spannung über den Kanal vorzusehen. Die tiefe n-Wanne 41 wird auf eine positive Spannung gesetzt, wie +3 Volt, als ein Beispiel, um den Substrateffekt des parasitären Transistors zu verstärken und somit das parasitäre Leck von den benachbarten Spalten der Zellen zu beseitigen. Das Setzen der tiefen n-Wanne 41 auf eine positive Spannung spannt die n-Wanne 41 vor, wobei Leckstrom von der flachen p-Wanne 42 zu der tiefen n-Wanne 41 unterdrückt wird, zum Beispiel. Die Gates der nicht ausgewählten Transistoren werden entweder auf 0 oder –3 Volt gesetzt und die anderen Elektroden werden auf +3 Volt gesetzt. Um eine Programmtransistor zu löschen, werden die Drain und Sourcebitleitungen auf +3 Volt gesetzt und das Gate wird auf –14 Volt gesetzt. Die Gates der nicht ausgewählten Transistoren werden zwischen 0 und +3 Volt gesetzt und alle anderen Elektroden werden auf +3 Volt gesetzt.
Ausführungsformen der vorliegenden Erfindung können auch in anderen Anwendungen implementiert werden, wo tiefe Gräben verwendet werden, um beispielsweise aktive Gebiete voneinander zu trennen.
Vorteile von Ausführungsformen der Erfindung enthalten ein Erhöhen der Schwellspannung oberhalb der eine tiefe Grabenisolationsstruktur 216/316/416/516/616 als parasitärer Transistor zu funktionieren beginnt, Erhöhen der Vorrichtungsleistungsfähigkeit und Verbessern der Isolationsfähigkeiten der tiefen Grabenisolationsstruktur 216/316/416/516/616. Verbesserte laterale Isolation wird durch die neuen tiefen Grabenisolationsstrukturen 216/316/416/516/616 geboten, die hierin beschrieben sind. Die Isolationsstrukturen 216/316/416/516/616 bieten verbesserte laterale Isolation von benachbarten dotierten Wannen und verbesserte Isolation von Substraten. Zum Beispiel können die tiefen Gräben zwei benachbarte p-Wannen isolieren, die in einer Dreifachwanne eingebettet sind, z. B., angeordnet oberhalb einer vergrabenen n-Wanne, die die p-Wanne und n-Wanne von dem p dotierten Substrat isoliert. Dies erlaubt, unterschiedliche Vorspannungen an die p-Wannen anzulegen, zum Beispiel. Die Schwellspannung der parasitären Transistoren in der tiefen Grabenisolationsstruktur 216/316/416/516/616 können erhöht werden um etwa 5 bis 10 Volt oder größer, z. B., durch die Verwendung der Ausführungsformen der vorliegenden Erfindung.
Vorteilhafterweise werden durch Einfügen der tiefen Grabenisolationsstrukturen 216/316/416/516/616 zwischen p-Wannen die benachbarten p-Wannen isoliert (z. B. p-Wanne 506 in 10). Deshalb können benachbarte p-Wannen unabhängig vorgespannt werden, welches beispielsweise die Leistungsfähigkeit in einigen Anwendungen optimieren kann.
Weiterhin kann in Ausführungsformen, wo das halbleitende Material, das verwendet wird, um die tiefen Grabenisolationsstrukturen 216/316/416/516/616 zu füllen, dotiert wird, die Dotierung durch einen in-situ Dotierungsprozess in einigen Ausführungsformen erreicht werden, welches ein Vorteil ist, wenn die Gräben für die tiefen Grabenisolationsstrukturen 216/316/416/516/616 sehr tief sind und eng, in welche beispielsweise Implantation eines Dotierstoffes schwierig sein kann.

Claims

Halbleitervorrichtung (300, 500), umfassend: ein Werkstück, mindestens zwei Vorrichtungen ausgebildet innerhalb des Werkstücks, mindestens eine tiefe Grabenisolationsstruktur (316, 516) enthaltend einen Deckabschnitt und einen Bodenabschnitt ausgebildet innerhalb des Werkstücks zwischen den mindestens zwei Vorrichtungen, einen parasitären Transistor ausgebildet in dem Werkstück nahe der mindestens einen tiefen Grabenisolationsstruktur (316, 516), wobei der parasitäre Transistor eine Schwellspannung aufweist, eine dünne isolierende Auskleidung (310, 510) auskleidend die mindestens eine tiefe Grabenisolationsstruktur (316, 516), ein halbleitendes Material (344, 544) füllend mindestens den Deckabschnitt der mindestens einen tiefen Grabenisolationsstruktur (316, 516) innerhalb der dünnen isolierenden Auskleidung (310, 510), ein Mittel zum Erhöhen der Schwellspannung des parasitären Transistors, wobei das Werkstück umfasst: eine erste Wanne (306, 506) umfassend mindestens einen ersten Dotierstoff eines ersten Dotierstofftyps und eine zweite Wanne (304, 504) umfassend mindestens einen zweiten Dotierstoff eines zweiten Dotierstofftyps angeordnet unterhalb der ersten Wanne (306, 506), wobei der mindestens eine zweite Dotierstofftyp unterschiedlich vom mindestens einen ersten Dotierstofftyp ist, wobei die mindestens eine tiefe Grabenisolationsstruktur (316, 516) sich in die erste Wanne (306, 506) hinein und mindestens teilweise in die zweite Wanne (304, 504) hinein erstreckt, und wobei die zwei Vorrichtungen eine erste Flashspeicherzelle und eine zweite Flashspeicherzelle ausgebildet innerhalb des Werkstücks umfassen, gekennzeichnet durch ein isolierendes Material (340, 540), das die mindestens eine tiefe Grabenisolationsstruktur (316, 516) mindestens innerhalb der zweiten Wanne (304, 504) füllt, wobei ein Mittel zum Erhöhen der Schwellspannung des parasitären Transistors ein isolierendes Material (340, 540) umfasst, das innerhalb des Bodenabschnitts der mindestens einen tiefen Grabenisolationsstruktur (316, 516) unterhalb des halbleitenden Materials (344, 544) in dem Deckabschnitt der mindestens einen tiefen Grabenisolationsstruktur (316, 516) angeordnet ist.
Halbleitervorrichtung (300, 500) gemäß Anspruch 1, dadurch gekennzeichnet, dass das isolierende Material (340, 540) Siliziumdioxid umfasst.
Halbleitervorrichtung (300, 500) gemäß Anspruch 1, dadurch gekennzeichnet, dass das isolierende Material (340, 540) ein Oxidmaterial umfasst, weiter umfassend eine Nitridauskleidung (350) angeordnet über der dünnen isolierenden Auskleidung (310, 510) innerhalb der mindestens einen tiefen Grabenisolationsstruktur (316, 516).
Halbleitervorrichtung (300, 500) gemäß Anspruch 1, dadurch gekennzeichnet, dass die dünne isolierende Auskleidung (310, 510) eine erste Oxidauskleidung umfasst, weiter umfassend eine zweite Oxidauskleidung (342) angeordnet über dem isolierenden Material (340, 540) in dem Bodenabschnitt der mindestens einen tiefen Grabenisolationsstruktur (316, 516) und über mindestens der ersten Oxidauskleidung (310, 510) an Seitenwänden des Deckabschnitts der mindestens einen tiefen Grabenisolationsstruktur (316, 516).
Halbleitervorrichtung (300, 400, 500) gemäß Anspruch 1, dadurch gekennzeichnet, dass die mindestens zwei Vorrichtungen Transistoren umfassen oder Speicherzellen.
Halbleitervorrichtung (300, 400, 500) gemäß Anspruch 1, dadurch gekennzeichnet, dass das Werkstück eine Dreifachwanne (40 bis 42) umfasst, wobei die mindestens eine tiefe Grabenisolationsstruktur (316, 416, 516) ausgebildet ist innerhalb der Dreifachwanne (40 bis 42).
Halbleitervorrichtung (300, 400, 500) gemäß Anspruch 1, dadurch gekennzeichnet, dass die mindestens eine tiefe Grabenisolationsstruktur (316, 416, 516) eine Tiefe von etwa 3 Mikrometer oder weniger innerhalb des Werkstücks umfasst.
Halbleitervorrichtung (300, 400, 500) gemäß Anspruch 1, weiter gekennzeichnet durch einen flachen Grabenisolationsbereich (314, 414, 514) ausgebildet an einer Deckfläche des Werkstücks innerhalb des Deckabschnitts der mindestens einen tiefen Grabenisolationsstruktur (316, 416, 516).
Halbleitervorrichtung (300, 400, 500) gemäß Anspruch 1, gekennzeichnet durch eine erste Flashspeicherzelle und eine zweite Flashspeicherzelle ausgebildet innerhalb des Werkstücks, wobei die erste Flashspeicherzelle und die zweite Flashspeicherzelle jeweils einen Sourcebereich (308, 408, 508) enthalten und einen Drainbereich (308, 408, 508) ausgebildet in der Deckfläche des Werkstücks, ein Floating Gate (670) und ein Steuergate (674).
Halbleitervorrichtung (300, 400, 500) gemäß Anspruch 9, dadurch gekennzeichnet, dass das Werkstück eine Deckfläche umfasst, eine erste Tiefe (d2) unter der Deckfläche, eine zweite Tiefe (d3) unter der ersten Tiefe (d2) und eine dritte Tiefe (d4) unter der zweiten Tiefe (d3), wobei eine erste Wanne (206b) in dem Werkstück ausgebildet ist sich erstreckend zwischen der ersten Tiefe (d2) und der zweiten Tiefe (d3), die erste Wanne (206b) umfassend mindestens einen ersten Dotierstofftyp, wobei eine zweite Wanne (204) in dem Werkstück ausgebildet ist und sich zwischen der zweiten Tiefe (d3) und der dritten Tiefe (d4) erstreckt, die zweite Wanne (204) umfassend mindestens einen zweiten Dotierstofftyp, der mindestens eine zweite Dotierstofftyp unterschiedlich seiend als der mindestens eine erste Dotierstofftyp, wobei eine dritte Wanne (202) in dem Werkstück ausgebildet ist unter der zweiten Wanne (204), die dritte Wanne (202) umfassend den mindestens einen ersten Dotierstofftyp, und wobei die mindestens eine tiefe Grabenisolationsstruktur (216) sich erstreckt von der Deckfläche des Werkstücks und mindestens in die zweite Wanne (204).
Halbleitervorrichtung (300, 400, 500) gemäß Anspruch 9, dadurch gekennzeichnet, dass die dünne isolierende Auskleidung (310, 410, 510) etwa 40 Nanometer Siliziumdioxid umfasst oder weniger.
Halbleitervorrichtung (300, 400, 500) gemäß Anspruch 9, dadurch gekennzeichnet, dass das halbleitende Material (344, 444, 462, 562) Polysilizium umfasst.
Halbleitervorrichtung (300, 400, 500) gemäß Anspruch 9, dadurch gekennzeichnet, dass das Werkstück zwei p-Wannen (606) enthält angeordnet über einer n-Wanne (604), wobei die n-Wanne (604) angeordnet ist über einem p Typ Substrat (602) und wobei die mindestens eine tiefe Grabenisolationsstruktur (316, 416, 516) die zwei p-Wannen (606) lateral voneinander isoliert.
Verfahren des Anfertigens einer Halbleitervorrichtung (300, 500), das Verfahren umfassend: Anordnen eines Werkstücks, Ausbilden mindestens zweier Vorrichtungen innerhalb des Werkstücks, wobei die zwei Vorrichtungen eine erste Flashspeicherzelle und eine zweite Flashspeicherzelle ausgebildet innerhalb des Werkstücks umfassen, Ausbilden mindestens einer tiefen Grabenisolationsstruktur (316, 516) innerhalb des Werkstücks zwischen den mindestens zwei Vorrichtungen, die mindestens eine tiefe Grabenisolationsstruktur (316, 516) enthaltend einen Deckabschnitt und einen Bodenabschnitt aufweist, und eines parasitären Transistors ausgebildet in dem Werkstück nahe der mindestens einen tiefen Grabenisolationsstruktur (316, 516), wobei der parasitäre Transistor eine Schwellspannung aufweist, Ausbilden einer dünnen isolierenden Auskleidung (310, 410) in der mindestens einen tiefen Grabenisolationsstruktur (316, 416), Füllen mindestens des Deckabschnitts der mindestens einen tiefen Grabenisolationsstruktur mit einem halbleitenden Material (344, 544), und Ausbilden einer Struktur welche veranlasst, dass sich die Schwellspannung des parasitären Transistors erhöht, wobei das Anordnen des Werkstücks umfasst: Anordnen eines Werkstücks enthaltend eine erste Wanne (306, 506) umfassend mindestens einen ersten Dotierstoff eines ersten Dotierstofftyps und eine zweite Wanne (304, 504) umfassend mindestens einen zweiten Dotierstoff eines zweiten Dotierstofftyps angeordnet unter der ersten Wanne (306, 506), der mindestens eine zweite Dotierstofftyp unterschiedlich seiend als der mindestens eine erste Dotierstofftyp, wobei das Ausbilden der mindestens einen tiefen Grabenisolationsstruktur (316, 516) umfasst: Ausbilden der mindestens einen tiefen Grabenisolationsstruktur (316, 516) sich erstreckend in die erste Wanne (306, 506) hinein und mindestens teilweise in die zweite Wanne hinein (304, 504), dadurch gekennzeichnet, dass das Ausbilden der Struktur, welche veranlasst, dass die Schwellspannung des parasitären Transistors steigt, umfasst: Anordnen eines isolierenden Materials (340, 540) innerhalb des Bodenabschnitts der mindestens einen tiefen Grabenisolationsstruktur (316, 516) unterhalb des halbleitenden Materials (344, 544), wobei das Anordnen des isolierenden Materials (340, 540) umfasst: Füllen der mindestens einen tiefen Grabenisolationsstruktur (316, 516) mit isolierendem Material innerhalb mindestens der zweiten Wanne (304, 504).
Verfahren gemäß Anspruch 14, dadurch gekennzeichnet, dass das Anordnen des isolierenden Materials (340, 540) umfasst: Füllen des Bodenabschnitts und des Deckabschnitts der mindestens einen tiefen Grabenisolationsstruktur (316, 516) mit dem isolierenden Material (340, 540), und Entfernen des isolierenden Materials (340, 540) von dem Deckabschnitt der mindestens einen tiefen Grabenisolationsstruktur (316, 516).
Verfahren gemäß Anspruch 14, dadurch gekennzeichnet, dass das Anordnen des Werkstücks umfasst: Anordnen eines Werkstücks enthaltend eine erste Wanne (306, 506) umfassend eine flache p-Wanne (306, 506) und eine zweite Wanne (304, 504) umfassend eine tiefe n-Wanne (304, 504), weiter umfassend Vorspannen (VNWELL) der tiefen n-Wanne (304, 504) auf eine positive Spannung.
Verfahren gemäß Anspruch 16, dadurch gekennzeichnet, dass das Vorspannen (VNWELL) der tiefen n-Wanne (304, 504) auf die positive Spannung einen Leckstrom unterdrückt von der flachen p-Wanne (306, 506) zu der tiefen n-Wanne (304, 504).