DE102006025291B3

DE102006025291B3 - Integrierter elektrischer Baustein mit regulären und redundanten Elementen

Info

Publication number: DE102006025291B3
Application number: DE102006025291A
Authority: DE
Inventors: Peter Beer
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2006-05-31
Filing date: 2006-05-31
Publication date: 2007-12-13
Anticipated expiration: 2026-06-01
Also published as: US7573761B2; US20070280011A1; KR20070115754A

Abstract

Gegenstand der Erfindung ist ein integrierter elektrischer Baustein, der mindestens zwei Blöcke (BK) mit jeweils einer Menge von N individuell adressierbaren regulären Elementen und einer Menge von M < N redundanten Elementen (YE) enthält. Für jeden Block ist mindestens eine Reparaturschaltung (RP) vorgesehen, die einer Gruppe von K redundanten Elementen zugeordnet ist und programmierbar ist, um die Adressierung jedes beliebigen Elementes aus einer Gruppe von K regulären Elementen auf die Selektion eines Elementes der zugeordneten redundanten Elemente umzuleiten. Erfindungsgemäß sind Mittel vorgesehen, um jeweils zwei Reparaturschaltungen (RPa,b) aus zwei verschiedenen Blöcken (BKa,b) als Paar für eine Partner-Betriebsart zu konditionieren, bei welcher die Adressierung eines Elementes aus einer ersten Halbgruppe von K/2 regulären Elementen des ersten Blockes auf eine erste Halbgruppe von K/2 Elementen des zweiten Blockes umgeleitet wird und die Adressierung eines Elementes aus einer zweiten Halbgruppe von K/2 regulären Elementen des ersten Blockes auf eine zweite Halbgruppe von K/2 Elementen des zweiten Blockes umgeleitet wird.

Description

Die Erfindung betrifft einen integrierten elektrischen Baustein mit einer Adressiereinrichtung zum Selektieren eines Elementes aus einer Menge regulärer Elemente des Bausteins oder ersatzweise eines Elementes aus einer Menge redundanter Elemente des Bausteins, gemäß dem Oberbegriff des Patentanspruchs 1. Bevorzugtes, jedoch nicht ausschließliches Anwendungsgebiet der Erfindung sind Speicherbausteine, in denen die selektiv adressierbaren Elemente Zeilen oder Spaltengruppen einer Speichermatrix sind.
In elektrischen Bausteinen, die eine Vielzahl selektiv adressierbarer Elemente und eine entsprechende Adressiereinrichtung enthalten, kann sich bei dem nach der Herstellung durchgeführten Funktionstest zeigen, dass eines oder mehrere dieser Elemente fehlerhaft sind. Da bei integrierten Bausteinen die direkte Reparatur eines fehlerhaften Elementes zu aufwändig oder gar unmöglich ist, wird bereits bei der Herstellung des Bausteins neben der erforderlichen Anzahl regulärer Elemente eine Menge zusätzlicher "redundanter" Elemente vorgesehen, die im Bedarfsfall als Ersatz für fehlerhafte Elemente dienen können, soweit sie selbst fehlerfrei sind. Deswegen müssen alle vorhandenen redundanten Elemente natürlich ebenfalls einem Funktionstest unterzogen werden.
Bei manchen gebräuchlichen integrierten Bausteinen ist die Gesamtmenge der zu selektierenden Elemente in mehreren getrennten Abteilungen untergebracht, die allgemein als "Blöcke" bezeichnet werden können und deren jede die gleiche Anzahl von Elementen enthält, und zwar jeweils N reguläre Elemente und M redundante Elemente. Die Anzahl M ist üblicherweise kleiner ist als N und wird bemessen unter Berück sichtigung der zu erwartenden Fehlerhäufigkeit.
Die Adressierung der Elemente erfolgt typischerweise digital mittels einer Mehrbit-Adresse, die Block-Adressbits zur Selektion des jeweiligen Blockes und Element-Adressbits zur Selektion eines beliebigen Elementes innerhalb des Blockes enthält. Für jeden Block ist ein 1-aus-N-Decoder vorgesehen, der die Element-Adressbits empfängt und bei Adressierung des bereffenden Blockes aktiviert wird, um das durch diese Element-Adressbits identifizierte Element zu selektieren. Falls man das verfügbare Adressenfeld voll auszunutzen will, wird für die Anzahl N eine ganzzahlige Potenz von 2 gewählt, also N = 2ⁿ, wobei n die Anzahl der Element-Adressbits ist.
Um in einem Block irgendein fehlerhaftes reguläres Element durch ein fehlerfreies Exemplar der M redundanten Elemente zu ersetzen, werden nach dem Test Manipulationen an der Adressiereinrichtung vorgenommen, um dafür zu sorgen, dass beim Erscheinen der Eingangsadresse für ein fehlerhaftes reguläres Element der 1-aus-N-Decoder deaktiviert und die Adressierung auf ein jeweils ausgewähltes redundantes Element "umgeleitet" wird, herkömmlicherweise auf ein Exemplar der M redundanten Elemente des selben Blockes. Zu diesem Zweck sind für jeden Block zusätzlich ein oder mehrere programmierbare Referenzbitgeber sowie eine jeweils zugeordnete Vergleichseinrichtung vorgesehen. Jeder Referenzbitgeber kann nach dem Funktionstest des Bausteins auf ein beliebiges Muster aus mehreren Referenzbits programmiert werden, die zumindest einem Teil der Adresse eines fehlerhaften Elementes entsprechen. Besteht Übereinstimmung zwischen einer Element-Adresse und den Referenzbits, wird der 1-aus-N-Decoder abgeschaltet und die Adressierung auf ein dem betreffenden Referenzbitgeber zugeordnetes redundantes Element umgeleitet.
Es ist allgemein üblich, die Referenzbitgeber so auszubilden, dass sie durch sogenannte "Fuse"-Technik programmiert werden können. Hierzu sind die Schaltungsknoten jedes Referenzbit gebers, an denen die Referenzbits geliefert werden, über jeweils eine zerstörbare leitende Brücke mit einem ersten der beiden Logikpotentiale L oder H verbunden, welche die Binärwerte "0" und "1" darstellen. Außerdem ist jeder der besagten Schaltungsknoten über einen zweiten Zweig mit dem jeweils anderen Logikpotential verbunden. Diese Anordnung ist so dimensioniert, dass der Schaltungsknoten bei unzerstörter Brücke auf das erste Logikpotential gezogen wird und bei zerstörter Brücke auf das andere Logikpotential gezogen wird. Die Brücken sind zumeist niederohmige Widerstände, die sich z.B. durch Laserstrahl oder angelegte Überspannung selektiv zerschmelzen lassen.
Solche Schmelzbrücken oder "Fuses", wie sie im Folgenden gemäß der üblichen Terminologie bezeichnet werden, benötigen relativ viel Platz und können nicht in gleichem Maße miniaturisiert werden wie andere Schaltungskomponenten eines integrierten Bausteins. Zum einen beansprucht eine Fuse bereits für sich selbst eine relativ große Fläche. Zum anderen muss ein relativ großer Abstand sowohl zwischen den Fuses als auch zu anderen Schaltungsteilen eingehalten werden, damit ein gezielter zerstörender Zugriff leicht möglich ist, ohne benachbarte Komponenten zu beeinflussen. Diese Platzerfordernisse führen zu Problemen und mancherlei Einschränkungen bei der Realisierung integrierter Bausteine. Deswegen ist es wünschenswert, die Anzahl der Fuses im Vergleich zur Anzahl der selektiv adressierbaren regulären und redundanten Elemente zu reduzieren.
Ein üblicher Weg zur Reduzierung der Fuses besteht darin, jedem Referenzbitgeber nicht nur ein redundantes Element sondern eine Gruppe von K = 2^k redundanten Elementen zuzuordnen, wobei k eine natürliche Zahl ist (d.h. eine ganze Zahl ≥ 1) und jede Gruppe jeweils alle Elemente enthält, deren n – k höchstwertige Adressbits gleich sind. Hierdurch reduziert sich die Anzahl der Referenzbitgeber pro Block auf M/K und die Anzahl der Fuses pro Referenzbitgeber reduziert sich auf n – k. Wenn ein reguläres Element des Blockes fehlerhaft ist, wird ein Referenzbitgeber des betreffenden Blockes auf die n – k höchstwertigen Element-Adressbits dieses Elementes programmiert. Allerdings muss in diesem Fall für jeden Referenzbitgeber zusätzlich ein lokaler 1-aus-K-Decoder vorgesehen werden, der auf die k niedrigswertigen Bits der n-Bit-Elementadresse anspricht, um aus der Gruppe der K zugeordneten redundanten Elemente eines zu selektieren, welches durch die k niedrigswertigen Bits bestimmt wird. Solche zusätzlichen Decoder können jedoch in höherem Maß miniaturisiert werden als die Fuses.
Mit der vorstehend beschriebenen Technik kann sich jede Ersetzung eines fehlerhaften regulären Elementes nur auf eine Gruppe von K regulären Elementen beziehen, und zwar jeweils auf diejenigen K Elemente, deren n – k höchstwertige Adressbits übereinstimmen. Üblicherweise ist die Adress-Struktur so, dass alle Elemente einer jeden solchen Gruppe räumlich direkt benachbart sind. Deswegen können mit der beschriebenen Technik der gruppenweisen Zuordnung von regulären und redundanten Elementen sogenannte "Bündelfehler" (Clusterfails) mittels jeweils eines einzigen Referenzbitgebers organisiert werden. Bündelfehler, d.h. die Fehlerhaftigkeit mehrerer unmittelbar benachbarter Elemente, treten in integrierten Bausteinen häufig auf, z.B. infolge einer sich über mehrere Elemente erstreckenden Verunreinigung.
Andererseits hat die beschriebene gruppenweise Zuordnung zwischen regulären und redundanten Elementen innerhalb eines Blockes zur Folge, dass auch für jeden Einzelfehler oder für jeden Bündelfehler, der nur einen Bruchteil von K regulären Elementen umfasst, jeweils ein Referenzbitgeber und somit auch eine ganze Gruppe von K redundanten Elementen des Blockes "verbraucht" wird. Dies begrenzt die Möglichkeiten des Ersetzens fehlerhafte Elemente und schränkt somit die Flexibilität der Reparatur am Block ein.
Aus der US 5 430 679 ist ein integrierter elektrischer Baustein gemäß dem Oberbegriff des Anspruchs 1 zu entnehmen.
Die US 5 978 291 zeigt weiter einen integrierten elektrischen Baustein mit Speicherblöcken und einer Redundanzreperatureinrichtung, bei dem jeder Speicherblock einen Redundanzdekoder aufweist, wobei zwischen den Redundanzdekodern der Speicherblöcke schaltbare Verbindungen eingerichtet sind.
Die Aufgabe der Erfindung besteht darin, die Flexibilität der Reparatur fehlerhafter Elemente in einem integrierten Baustein zu erhöhen und dennoch die Vorteile gruppenweiser Zuordnung zwischen regulären und redundanten Elementen zu bewahren. Diese Aufgabe wird erfindungsgemäß durch die im Patentanspruch 1 gekennzeichnete Ausbildung eines integrierten Bausteins gelöst.
Demnach wird die Erfindung realisiert in einem integrierten elektrischen Baustein, der eine Adressiereinrichtung enthält zum Selektieren eines Elementes aus einer Menge regulärer Elemente des Bausteins oder ersatzweise eines Elementes aus einer Menge redundanter Elemente des Bausteins abhängig von den Binärwerten der Bits einer Eingangsadresse, wobei die Elemente auf mindestens zwei Blöcke aufgeteilt sind, die durch Block-Adressbits der Eingangsadresse individuell selektierbar sind und jeweils N reguläre Elemente und M < N redundante Elemente enthalten, und wobei für jeden Block ein 1-aus-N-Decoder vorgesehen ist zur Selektion eines der N regulären Elemente des Blockes abhängig von n Element-Adressbits der Eingangsadresse, und mindestens eine Reparaturschaltung, die einer Gruppe von K = 2^k redundanten Elementen des Blockes zugeordnet ist und zum Empfang der n Element-Adressbits angeschlossen ist und die eine lokale Decodiereinrichtung und Fuses enthält, um in einer ersten Betriebsart bei Empfang eines durch die Fuses programmierbaren Musters der n – k höchstwertigen Element-Adressbits den 1-aus-N-Decoder zu deaktivieren und die lokale Decodiereinrichtung als einen 1-aus-K-Decoder zu aktivieren, um eines der zugeordneten K redundanten Elemente abhängig von den k – 1 niedrigstwertigen Element-Adressbits zu selektieren. Die Erfindung ist gekennzeichnet durch folgende Merkmale:

– zwischen mindestens einer Reparaturschaltung jedes Blockes und genau einer Reparaturschaltung eines anderen Blockes ist eine schaltbare Verbindung eingerichtet;
– jede von zwei verbundenen Reparaturschaltungen enthält n – k + 1 Fuses zur Programmierung der n – k + 1 höchstwertigen Bits einer Element-Adresse;
– jedes Paar miteinander verbundener Reparaturschaltungen ist für eine Partner-Betriebsart konditionierbar, bei welcher die lokale Decodiereinrichtung einer der beiden Reparaturschaltungen deaktiviert ist und die lokale Decodiereinrichtung der anderen Reparaturschaltung das durch die k – 1 niedrigstwertigen Adressbits identifizierte Element entweder aus der einen oder der anderen Hälfte der zugeordneten Gruppe von K redundanten Elementen selektiert, abhängig davon, ob die n – k + 1 höchstwertigen Bits einer empfangenen Element-Adresse mit der Programmierung in der einen Reparaturschaltung oder der andern Reparaturschaltung übereinstimmen.

Erfindungsgemäß sind also Mittel vorgesehen, um jeweils zwei Reparaturschaltungen aus zwei verschiedenen Blöcken als Paar für eine Partner-Betriebsart zu konditionieren, bei welcher die Adressierung eines Elementes aus einer ersten Halbgruppe von K/2 regulären Elementen des ersten Blockes auf eine erste Halbgruppe von K/2 Elementen des zweiten Blockes umgeleitet wird und die Adressierung eines Elementes aus einer zweiten Halbgruppe von K/2 regulären Elementen des ersten Blockes auf eine zweite Halbgruppe von K/2 Elementen des zweiten Blockes umgeleitet wird. Dies hat den Vorteil, dass unter bestimmten Bedingungen eine Ersetzung jedes fehlerhaften regulären Elementes eines Blockes durch jeweils ein redundantes Element auch dann möglich ist, wenn die fehlerhaften Elemente innerhalb eines Blockes so weit verstreut liegen, dass mehr Gruppen von jeweils K regulären Elementen des Blockes betroffen sind als Reparaturschaltungen für den Block vorhanden sind.
Mit einer erfindungsgemäßen Ausbildung und Verbindung von Reparaturschaltungen verschiedener Blöcke und deren Konditionierbarkeit für eine Partner-Betriebsart kann im Bedarfsfall eine Gruppe von K redundanten Elementen eines Blockes behandelt werden als zwei kleinere Gruppen von jeweils K/2 redundanten Elementen. Der Referenzbitgeber der zugeordneten Reparaturschaltung des betreffenden Blockes kann die Zuordnung herstellen zwischen der ersten kleineren Gruppe und einer ersten Gruppe von K/2 regulären Elementen des anderen Blockes. Der Referenzbitgeber der Partner-Reparaturschaltung des anderen Blockes kann die Zuordnung herstellen zwischen der zweiten kleineren Gruppe und einer zweiten Gruppe von K/2 regulären Elementen des anderen Blockes.
Besondere Ausführungsformen der Erfindung sind in den Unteransprüchen gekennzeichnet. Das der Erfindung zugrunde liegende Problem und das Prinzip der Erfindung werden nachstehend an Beispielen anhand von Zeichnungen näher erläutert.
1 zeigt fragmentarisch einen integrierten Baustein mit mehreren Blöcken, deren jede adressierbare reguläre und redundanter Elemente und Reparaturschaltungen in konventioneller Struktur enthält;
2, 3 und 4 zeigen drei alternative konventionelle Ausbildungen von Reparaturschaltungen für das Ersetzen regulärer Elemente durch redundante Elemente;
5 zeigt ein Ausführungsbeispiel für die erfindungsgemäße Ausbildung und gegenseitige Verbindung zweier als Partner designierter Reparaturschaltungen;
6 zeigt fragmentarisch einen integrierten Baustein mit mehreren Blöcken, die jeweils selektiv adressierbare reguläre und redundante Elemente und Reparaturschaltungen in erfindungsgemäßer Ausbildung und Zuordnung enthalten.
In den verschiedenen Zeichnungen sind gleiche oder gleichartige Teile mit jeweils den gleichen Bezugszahlen bzw. Abkürzungen in Großbuchstaben bezeichnet, denen zur näheren Identifizierung jeweils eine Zahl oder ein weiterer Buchstabe als laufende Nummer nachgestellt ist. Ein Doppelpunkt zwischen zwei Zahlen oder Kleinbuchstaben ist zu lesen als "bis". So ist beispielsweise "Fuses F1:n – 1" zu lesen als "Fuses F1 bis Fn – 1".
Die beiden möglichen Binärwerte von binären Signalen und Bits werden im Folgenden mit den allgemein üblichen Logiksymbolen "0" und "1" bezeichnet, wobei "1" für den "aktiven" Zustand eines Binärsignals steht. Durch Fuses programmierbare Bit-Quellen sind durch kleine rechteckige Kästchen dargestellt.
Die in 1 fragmentarisch dargestellte Anordnung ist ein auf einem Chip integrierter elektrischer Baustein, der mehrere Blöcke BK1:4 enthält, in denen sich jeweils N = 2ⁿ gleichartige reguläre Elemente XE1:N und M redundante Elemente YE befinden, die gleichartig mit den regulären Elementen sind, so dass jedes von ihnen, falls es fehlerfrei ist, als Ersatz für ein fehlerhaftes reguläres Element dienen kann. Die Anzahl M der redundanten Elemente ist üblicherweise wesentlich kleiner als die Anzahl N der regulären Elemente. Die Anzahl der Blöcke BK kann beliebig sein, meist eine ganzzahlige Potenz von 2. Beim dargestellten Beispiel sind es vier Blöcke von denen aus Platzgründen nur zwei Blöcke BK1:2 ausführlich dargestellt sind, während und die übrigen Blöcke BK3:4 lediglich als Rahmen angedeutet sind.
Alle Blöcke BK1:4 sind gleich ausgebildet und angeschlossen zum Empfang einer Eingangsadresse, die aus Block-Adressbits B1:2 zur Adressierung des Blockes und weiteren n Adressbits A0:An – 1 zur Adressierung eines beliebigen regulären Elementes XE innerhalb des Blockes besteht. In jedem Block werden die Block-Adressbits B0:1 einem Blockdecoder BD und die Element-Adressbits A0:n – 1 einem Elementdecoder ED zugeführt, der ein 1-aus-N-Decoder ist und durch Wirksamkeit eines Signals an einem Eingang EN aktivierbar ist, um abhängig von den n Adressbits A0:n – 1 eines der N = 2ⁿ regulären Elemente XE1:N zu selektieren.
Zu jedem Block BK gehören mehrere Reparaturschaltungen RP, deren jede ebenfalls zum Empfang der Element-Adressbits A0:n – 1 angeschlossen ist und programmiert werden kann, um bei Empfang eines bestimmten Musters dieser Adressbits ein Tref fersignal wirksam zu schalten, wodurch der Elementdecoder ED des betreffenden Blockes über eine Deaktivierungsleitung DL deaktiviert wird und eines der redundanten Elemente YE dieses Blockes selektiert wird. Die Deaktivierung des Elementdecoders ED erfolgt beim gezeigten Beispiel gemäß 1 mittels eines UND-Gatters, das dem Aktivierungseingang EN des Decoders ED vorgeschaltet ist und das den Ausgang des Blockdecoders BD mit dem invertierten Signal der Deaktivierungsleitung DL verknüpft. Die Programmierung der Reparaturschaltungen erfolgt jeweils mittels eines zugeordneten Satzes von Fuses, die in 1 durch eine Reihe kleiner Quadrate innerhalb jeder Reparaturschaltung RP symbolisiert sind.
Bei dem Baustein nach 1 ist jeder Reparaturschaltung RP jeweils genau ein redundantes Element YE zugeordnet. Der Aufbau einer solchen "Einfach"-Reparaturschaltung, im Folgenden mit "x1RP" bezeichnet, geht aus 2 hervor.
In 2 sind nur diejenigen vier Einfach-Reparaturschaltungen x1RP1:4 gezeigt, die zu den vier redundanten Elementen YE1:4 eines Blockes gehören, wobei wiederum nur die Reparaturschaltung x1RP1 in Einzelheiten dargestellt ist. Jede Einfach-Reparaturschaltung x1RP enthält einen Referenzbitgeber, bestehend aus n Fuses F0:n – 1 zur Programmierung von n Referenzbits, die den n Element-Adressbits A0:n – 1 eines fehlerhaften regulären Elementes XE entsprechen, und einen Vergleicher CM, der durch ein von einer Fuse MF geliefertes "Masterbit" an seinem Aktivierungseingang EN aktivierbar ist, um die Element-Adressbits mit den Referenzbits zu vergleichen. Bei Übereinstimmung geht ein Schaltungsknoten P am Ausgang des Vergleichers CM, wenn dieser aktiviert ist, auf den Logikwert "1". Der Knoten P liefert mit dem Logikwert "1" das Treffersignal, er ist über einen Treiber DR mit der Deaktivierungsleitung DL verbunden. Der Knoten P ist ferner mit demjenigen redundanten Element YE verbunden, das der betreffenden Reparaturschaltung x1PR zugeordnet ist. Durch das Treffersignal (also eine "1" am Vergleicher-Ausgang) wird dieses redundante Element selektiert, unter Deaktivierung des Elementdecoders ED des betreffenden Blockes BK über den Treiber DR. Da der Treiber DR unidirektional arbeitet, verhindert er, dass ein Treffersignal aus irgendeiner der Reparaturschaltungen in eine andere Reparaturschaltung des selben Blockes übertragen wird.
Für jedes fehlerhafte Exemplar der regulären Elemente XE (1) werden die n Fuses F0:n – 1 genau einer Einfach-Reparaturschaltung x1RP (2) auf die Bits A0:n – 1 der Adresse dieses fehlerhaften Elementes programmiert, und die MF-Fuse der betreffenden Reparaturschaltung wird "geschossen", so dass das Masterbit MF den Logikwert "1" liefert. Wenn also im Betrieb des Bausteins ein fehlerhaftes reguläres Element adressiert wird, geht der Schaltungsknoten P in der entsprechend programmierten Reparaturschaltung auf "1", liefert also das Treffersignal, um den Elementdecoder ED des adressierten Blockes BK zu deaktivieren und das redundante Element YE, welches der betreffenden Reparaturschaltung zugeordnet ist, zu selektieren.
Abweichend von der in den 1 und 2 gezeigten Ausführungsform des Bausteins kann für jeweils eine Gruppe von K > 1 redundanten Elementen eine gemeinsame Reparaturschaltung vorgesehen werden, um die Anzahl der Referenzbitgeber und somit die Gesamtanzahl des Fuses zu vermindern. Hierzu müssen statt der vorstehend beschriebenen Einfach-Reparaturschaltungen x1RP "gruppenorganisierte" Reparaturschaltungen vorgesehen werden. Die 3 und 4 zeigen zwei Beispiele für solche gruppenorganisierte Reparaturschaltungen gemäß konventioneller Technik.
Die 3 veranschaulicht das Beispiel, dass für jeweils eine Gruppe von K = 2 redundanten Elementen eine gemeinsame "Zweiergruppen"-Reparaturschaltung x2RP vorgesehen ist. Diese Reparaturschaltung unterscheidet sich von der "Einfach"-Reparaturschaltung x1RP nach 2 dadurch, dass der Referenz bitgeber nur die Fuses F1:n – 1 zum Programmieren der n – 1 höchstwertigen Bits A1:n – 1 der Element-Adresse eines fehlerhaften regulären Elementes enthält und dass der Vergleicher CM nur diese Bits vergleicht. Das niedrigstwertige Bit A0 der Adresse wird dem Eingang eines lokalen "A0-Decoders" innerhalb der Reparaturschaltung x2RP angelegt.
Wenn im Falle der 3 ein reguläres Element XE (1) eines Blockes fehlerhaft ist, werden die n – 1 höchstwertigen Bits A1:n – 1 Element-Adresse dieses Elementes im Referenzbitgeber F1:n – 1 einer der Reparaturschaltungen x2RP des betreffenden Blockes programmiert. Somit geht das Treffersignal am Punkt P am Vergleicherausgang immer dann auf "1", wenn irgendein Element der Gruppe von K = 2 regulären Elementen, in der sich das fehlerhafte Element befindet, adressiert wird. Das Treffersignal aktiviert den lokalen A0-Decoder, der daraufhin eines der beiden redundanten Elemente YE der zugeordneten Gruppe selektiert, und zwar dasjenige, welches durch das niedrigstwertige Adressbit A0 identifiziert ist.
Die 4 veranschaulicht das Beispiel, dass für jeweils eine Gruppe von K = 4 redundanten Elementen eine gemeinsame "Vierergruppen"-Reparaturschaltung x4RP vorgesehen ist. Diese Reparaturschaltung unterscheidet sich von der "Einfach"-Reparaturschaltung x1RP nach 2 dadurch, dass der Referenzbitgeber nur die Fuses F2:n – 1 zum Programmieren der n – 2 höchstwertigen Bits A2:n – 1 der Element-Adresse eines fehlerhaften regulären Elementes enthält und dass der Vergleicher CM nur diese Bits vergleicht. Die beiden niedrigstwertigen Bits A0:1 der Adresse werden dem Eingang eines lokalen 1-aus-4-Decoders innerhalb der Reparaturschaltung x4RP angelegt. Dieser Decoder besteht beim dargestellten Beispiel aus einer Baumschaltung eines 1-aus-2-Decoders für das Adressbit A1 (A1-Decoder) und zweier nachgeordneter 1-aus-2-Decoder (A0-Decoder) für das Adressbit A0.
Ist ein reguläres Element XE (1) eines Blockes fehler haft, dann werden im Falle der 4 die n – 2 höchstwertigen Bits A2:n – 1 der Element-Adresse dieses Elementes im Referenzbitgeber F2:n – 1 einer der Vierergruppen-Reparaturschaltungen x4RP des betreffenden Blockes programmiert. Somit geht das Treffersignal am Punkt P am Vergleicherausgang immer dann auf "1", wenn irgendein Element der Gruppe von K = 4 regulären Elementen, in der sich das fehlerhafte Element befindet, adressiert wird. Das Treffersignal aktiviert den lokalen 1-aus-4-Decoder, der daraufhin eines der vier redundanten Elemente der zugeordneten Gruppe selektiert, und zwar dasjenige, welches durch die beiden niedrigstwertigen Adressbits A0:1 identifiziert ist.
Die Anzahl K der Elemente pro Gruppe kann im Grunde jede beliebige Potenz k von 2 sein, z.B. auch K = 8 (also k = 3) oder K = 16 (also k = 4), usw. Allgemein gesagt benötigt jede gruppenorganisierte Reparaturschaltung einen Referenzbitgeber für n – k Bits, um die n – k höchstwertigen Bits einer Element-Adresse A0:n – 1 zu programmieren, und einen lokalen 1-aus-2^k-Decoder zur Selektion eines der K redundanten Elemente der zugeordneten Gruppe abhängig von den k niedrigswertigen Adressbits. Vorteilhafterweise ist in jedem Block sowohl die Anzahl N der regulären Elemente als auch Anzahl M der redundanten Elemente ein ganzzahliges Vielfaches von K, so dass N/K disjunkte Gruppen von jeweils K regulären Elementen XE und M/K Reparaturschaltungen für M/K disjunkte Gruppen von jeweils K redundanten Elementen YE vorhanden sind. Somit können (höchstens) M/K reguläre Gruppen durch jeweils eine redundante Gruppe ersetzt werden. Hierdurch lassen sich Bündelfehler von bis zu K fehlerhaften Elementen pro Gruppe reparieren.
Wie bereits weiter oben erwähnt, kann es aber vorkommen, dass in einem Block mehr als N/K reguläre Gruppen von Fehlern betroffen sind. In diesem Fall ist der Baustein mit der konventionellen Technik überhaupt nicht reparierbar und muss zum Ausschuss gegeben werden. Die vorliegende Erfindung bietet die Möglichkeit einen solchen Baustein dennoch zu reparieren, wenn auch nur unter bestimmten Voraussetzungen, die später noch ausführlicher beschrieben werden.
Nachstehend wird an einem Ausführungsbeispiel anhand der 5 erläutert, wie diese Reparaturmöglichkeit geschaffen wird durch besondere Ausbildung von gruppenorganisierten Reparaturschaltungen.
In der 5 sind zwei Reparaturschaltungen RPa und RPb dargestellt, deren eine zu einem Block BKa eines integrierten Bausteins gehört und deren andere zu einem anderen Block BKb des Bausteins gehört. Der Baustein ist ausgebildet wie der in 1 gezeigte Baustein, nur mit dem Unterschied, dass die Reparaturschaltungen gruppenorganisiert sind, und zwar so, dass jede Reparaturschaltung einer Gruppe von K = 4 redundanten Elementen YE zugeordnet ist.
Die beiden "Vierergruppen"-Reparaturschaltungen RPa und RPb nach 5 sind einander gleich ausgebildet. Die Komponenten beider Reparaturschaltungen sind in der Figur mit den gleichen Abkürzungen bezeichnet, denen jeweils ein Kleinbuchstabe "a" oder "b" nachgestellt ist, je nachdem, zu welcher der beiden Reparaturschaltungen RPa, RPb die betreffende Komponente gehört. Es genügt deswegen, wenn im Folgenden nur eine der Reparaturschaltungen in Einzelheiten beschrieben wird, und zwar die Reparaturschaltung RPa.
Die Reparaturschaltung RPa ist einer Gruppe von vier redundanten Elementen YE1a:4a des Blockes BKa zugeordnet und enthält unter anderem die Komponenten der konventionellen Vierergruppen-Reparaturschaltung x4RP nach 4, nämlich: einen Referenzbitgeber RBa, in welchem sich Fuses F2:1 – n zur Programmierung von Referenzbits für die n – 2 höchstwertigen Bits einer Element-Adresse befinden; einen Vergleicher CM1a zum Vergleichen dieser Referenzbits mit den n – 2 höchstwertigen Adressbits A2:1 – n, eine Masterbit-Fuse MFa zur Aktivie rung des Vergleiches CM1a; eine lokale Decodiereinrichtung LDa, bestehend aus einer Baumschaltung aus einem A1-Decoder DC1a und zwei nachgeordneten A0-Decodern DC2a und DC3a, zur Selektion eines der vier redundanten Elemente abhängig von den zwei niedrigstwertigen Bits A0:1 der Element-Adresse.
Zusätzlich enthält die Reparaturschaltung RPa nach 5 folgendes: eine weitere Fuse F1 im Referenzbitgeber RBa und einen zweiten Vergleicher CM2a zum Vergleichen des durch die Fuse F1 programmierten Referenzbits mit dem zweitniedrigsten Adressbit A1; diverse logische Gatter, Schalter und Verbindungsleitungen, um die Reparaturschaltung abhängig von einem Steuerbit zwischen zwei Betriebsarten umzuschalten; eine Steuerbit-Fuse SFa zur Programmierung des Steuerbit. Die Schalter sind in 5 symbolisch wie mechanische Schalter gezeichnet, wobei eine auf den Schalterarm zeigende gepfeilte Spitze den Steueranschluss symbolisiert. Beim Logikwert "1" des Steueranschlusses ist der Schalter geschlossen, beim Logikwert "0" ist er offen. In Wirklichkeit sind die Schalter natürlich elektronische Schalter, z.B. realisiert durch Feldeffekttransistoren.
Mittels eines ersten Schalters S1a, der vom Ausgang eines NOR-Gatters NGa gesteuert wird, kann der Aktivierungseingang EN des A1-Decoders DC1a von jeglicher Signalquelle abgetrennt werden, so dass dieser Decoder außer Betrieb bleibt. Der zweite Vergleicher CM2a liefert an seinem Ausgang ein zweites Treffersignal mit dem Logikwert "1" nur dann, wenn das Referenzbit F1 mit dem Adressbit A1 übereinstimmt. Die Ausgänge der beiden Vergleicher CM1a und CM2a sind mit den beiden Eingängen eines UND-Gatters AGa verbunden. Der Ausgang des UND-Gatters AGa liefert bei Koinzidenz des ersten und zweiten Treffersignals ein drittes Treffersignal, das über einen zweiten Schalter S2a mit den Aktivierungseingang des A0-Decoders DC3a gelegt werden kann, der zwischen den redundanten Elementen YE3a:4a selektiert. Ferner ist ein dritter Schalter S3a vorgesehen, dessen eine Seite an den Ausgang des UND-Gat ters AGa angeschlossen ist und der durch das SFa-Steuerbit gesteuert wird, das auch an einen Eingang des NOR-Gatters NGa gelegt wird.
Die beiden Reparaturschaltungen RPa und RPb sind als "Partner" über ein Bündel LL von vier Verbindungsleitungen L1a, L1b, L2a, L2b miteinander verbunden. Die erste Verbindungsleitung L1a verbindet die Steuerbit-Fuse SFa der Reparaturschaltung RPa mit einem Eingang des NOR-Gatters NGb und mit dem Steueranschluss des Schalters S2b in der Reparaturschaltung RPb. In ähnlicher Weise verbindet die zweite Verbindungsleitung L1b die Steuerbit-Fuse SFb der Reparaturschaltung RPb mit einem Eingang des NOR-Gatters NGa und mit dem Steueranschluss des Schalters S2a in der Reparaturschaltung RPa. Die dritte Verbindungsleitung L2a dient dazu, eine über den Schalter S3a gehende Verbindung vom Ausgang des UND-Gatters AGa der Reparaturschaltung RPa zum Aktivierungseingang EN des A0-Decoders DC2b der Reparaturschaltung RPb herzustellen, der den beiden redundanten Elementen YE1b:2b zugeordnet ist. In ähnlicher Weise dient die vierte Verbindungsleitung L2b dazu, eine über den Schalter S3b gehende Verbindung vom Ausgang des UND-Gatters AGb der Reparaturschaltung RPb zum Aktivierungseingang EN des A0-Decoders DC2a der Reparaturschaltung RPa herzustellen, der den beiden redundanten Elementen YE1a:2a zugeordnet ist.
Wenn die Steuerbits SFa und SFb in beiden Reparaturschaltungen RPa und RPb den Logikwert "0" haben, ergeben sich folgende Schaltzustände: Die NOR-Gatter NGa und NGb liefern jeweils eine "1", so dass der Schalter S1a in der Reparaturschaltung RPa und der Schalter S1b in der Reparaturschaltung RPb geschlossen sind. Die Schalter S2a und S3a in der Reparaturschaltung RPa und die Schalter S2b und S3b in der Reparaturschaltung RPb sind offen; hierdurch ist der Ausgang des UND-Gatters AG2a bzw. AG2b von allen anderen Schaltungskomponenten abgetrennt, so dass das zweite Treffersignal vom Ausgang des zweiten Vergleichers CM2a bzw. CM2b wirkungslos bleibt.
Wirksam kann nur das erste Treffersignal vom Ausgang des ersten Vergleichers CM1a bzw. CM1b über den geschlossenen Schalter S1a bzw. S1b sein, um die jeweils zugeordnete lokale Decodiereinrichtung LDa bzw. LDb als 1-aus-4-Decoder zu nutzen.
In dieser Situation ist die Partnerschaft der beiden Reparaturschaltungen RPa und RPb unwirksam, und jede von ihnen kann in konventioneller Weise für sich als Vierergruppen-Reparaturschaltung arbeiten, wie es anhand der 4 für die Reparaturschaltung x4RP1 beschrieben wurde. Das heißt, durch Programmierung der Fuses F2:Fn – 1 in der Reparaturschaltung RPa (oder RPb) des einen Blockes BKa (oder BKb) wird die Adressierung einer Vierergruppe regulärer Elemente XE dieses Blockes auf die Vierergruppe YE1a:4a (oder YE1b:4b) des selben Blockes umgeleitet. Diese Betriebsart, die der konventionellen Technik entspricht, wird hier als "Separat-Modus" bezeichnet.
Durch Programmierung der Masterbits MFa und MFb beider Reparaturschaltungen RPa und RPb auf "1" und Programmierung eines der Steuerbits SFa oder SFb auf den Logikwert "1" können die Reparaturschaltungen so konditioniert werden, dass ihre Partnerschaft wirksam ist, um die Adressierung regulärer Elemente eines Blockes auf redundante Elemente des anderen Blockes umzuleiten. Die Konditionierung auf einen solchen "Partner-Modus" wird nachstehend für den Beispielsfall beschrieben, dass das Steuerbit SFa in der Reparaturschaltung RPa auf "1" gesetzt ist, während das Steuerbit SFb in der Reparaturschaltung RPb auf "0" bleibt.
Mit SFa = "1" und SFb = "0" liefern die NOR-Gatter NGa und NGb jeweils ein "0", so dass die Schalter S1a und S1b geöffnet werden. Hierdurch bleiben die A1-Decoder DC1a und DC1b in beiden Reparaturschaltungen inaktiv. Wegen SFb = "0" bleiben die Schalter S3b und S2a offen. Hierdurch und wegen des inaktiven A1-Decoders DC1a in der Reparaturschaltung RPa bleiben beide A0-Decoder DC2a und DC3a in dieser Reparaturschaltung von einer Aktivierung ausgeschlossen, so dass keines der zugeordneten vier redundanten Elemente YE1a:4a selektiert werden kann. Wegen SFa = "1" werden aber die Schalter S3a und S2b geschlossen. Durch den geschlossen Schalter S3a wird über die Verbindungsleitung L2a eine Verbindung vom Ausgang des UND-Gatters AGa der Reparaturschaltung RPa zum Aktivierungseingang EN des ersten A0-Decoders DC2b der anderen Reparaturschaltung RPb hergestellt. Durch den geschlossenen Schalter S2b wird eine Verbindung vom Ausgang des UND-Gatters AGb der Reparaturschaltung RPb zum Aktivierungseingang EN des zweiten A0-Decoders DC3b dieser Reparaturschaltung hergestellt.
Diese Konditionierung der beiden Reparaturschaltungen RPa und RPb ist nützlich, wenn in zwei verschiedenen Vierergruppen der regulären Elemente XE jeweils nur eine Halbgruppe fehlerhaft ist (d.h. mindestens ein fehlerhaftes Element enthält). Jede dieser Halbgruppen ist identifizierbar durch die Adressbits A1:n – 1. Dementsprechend werden die Fuses F1:n – 1 im Referenzbitgeber RBa der Reparaturschaltung RPa auf die Adressbits A1:n – 1 der ersten fehlerhaften Halbgruppe programmiert, und die Fuses F1:n – 1 im Referenzbitgeber RBb der anderen Reparaturschaltung RPb werden auf die Adressbits A1:n – 1 der zweiten fehlerhaften Halbgruppe programmiert.
Wenn in diesem Zustand der beiden Reparaturschaltungen RPa und RPb ein reguläres Element der ersten Halbgruppe aus dem Block BKa adressiert wird, liefern beide Vergleicher CM1a und CM2a in der Reparaturschaltung RPa eine "1", so dass das UND-Gatter AGa in dieser Reparaturschaltung eine "1" liefert. Über den geschlossen Schalter S3a und die Verbindungsleitung L2a gelangt diese "1" zum Aktivierungseingang EN des ersten A0-Decoders DC2b in der anderen Reparaturschaltung RPb, der den beiden redundanten Elementen YE1b und YE2b zugeordnet ist. Dieser Decoder selektiert dann das Element YE1b oder YE2b abhängig vom Adressbit A0.
Wenn ein reguläres Element der zweiten Halbgruppe aus dem Block BKa adressiert wird, liefern beide Vergleicher CM1b und CM2b in der anderen Reparaturschaltung RPb eine "1", so dass das UND-Gatter AGb in dieser Reparaturschaltung eine "1" liefert. Über den geschlossen Schalter S2b gelangt diese "1" zum Aktivierungseingang EN des zweiten A0-Decoders DC2b in der Reparaturschaltung RPb, der den beiden redundanten Elementen YE3b und YE4b zugeordnet ist. Dieser Decoder selektiert dann das Element YE3b oder YE4b abhängig vom Adressbit A0.
Beim vorstehend beschrieben Beispiel des Partner-Modus ist die Reparaturschaltung RPb eine "geliehene" Reparaturschaltung, welche fehlerhafte Elemente aus dem anderen Block BKa durch redundante Elemente des eigenen Blockes BKb repariert. Die Reparaturschaltung RPa wird nur als "leihende" Reparaturschaltung genutzt, die durch Setzen ihres Steuerbit SFa auf den Logikwert "1" konditioniert wird, um die geliehene Reparaturschaltung als solche zu betreiben.
Diese Rollenverteilung der beiden Reparaturschaltungen RPa und RPb kann vertauscht werden, indem man das Steuerbit SFa auf "0" hält und stattdessen das Steuerbit SFb auf "1" setzt. Für diesen Fall gilt die obige Funktionsbeschreibung des Partner-Modus mit der Maßgabe, dass die Kleinbuchstaben "a" und "b" in den Bezeichnungen der Schaltungskomponenten vertauscht werden.
Die vorstehend anhand der 5 beschriebe Ausführungsform zweier als Partner ausgewählter Reparaturschaltungen ist nur ein Beispiel für den Fall, dass die Anzahl K von Elementen pro Gruppe gleich 4 ist. Die Zahl K kann jede beliebige Potenz k > 0 von 2 sein, also gleich 2, 4, 8, usw. bis höchstens K = M. Allgemein gilt, dass in den als Partner auszuwählenden Reparaturschaltungen der jeweilige Referenzbitgeber auf die n – k + 1 höchstwertigen Bits der n-Bit-Elementadresse programmierbar ist und dass in jeder dieser Reparaturschaltungen eine lokale Decodiereinrichtung enthalten ist, die wahlweise betrieben werden kann als ein 1-aus-K-Decoder zur Selektion eines Elementes aus einer Gruppe von K Elementen abhängig von den k niedrigswertigen Bits der Elementadresse, oder als zwei 1-aus-K/2-Decoder zur Selektion jeweils eines Elementes aus einer Gruppe von K/2 Elementen abhängig von den k – 1 niedrigstwertigen Bits der Elementadresse.
Eine notwendige Bedingung für die Nutzung zweier Reparaturschaltungen aus verschiedenen Blöcken im Partner-Modus ist allerdings, dass keine dieser beiden Reparaturschaltung gebraucht wird, um eine ganze Gruppe von K regulären Elementen des betreffenden Blockes zu reparieren. Mit dem Partner-Modus lässt sich auch ein Block reparieren, welcher Fehler in mehr als M/K Gruppen regulärer Elemente enthält, allerdings nur unter der Voraussetzung, dass weniger als M/K ganze Gruppen repariert werden müssen. Müssen nur (M/K)-Z ganze Gruppen in einem Block repariert werden, dann stehen Z Reparaturschaltungen des Blockes zur Verfügung, um in Partnerschaft mit Z Reparaturschaltungen aus einem anderen Block (oder aus verschiedenen anderen Blöcken) insgesamt 2·Z zusätzliche Halbgruppen zu reparieren. Die optimale Flexibilität der Reparatur ergibt sich, wenn in vorteilhafter Ausführungsform der Erfindung alle Reparaturschaltungen in allen Blöcken für einen Betrieb im Partner-Modus konditionierbar sind. Die Flexibilität wird gegenüber der konventionellen Technik aber auch schon dann verbessert, wenn nur eine Teilmenge der Reparaturschaltungen (oder gar nur eine einzige Reparaturschaltung) in jedem Block für einen Partner-Modus konditionierbar sind.
Die 6 zeigt ein Beispiel für die Partner-Zuordnung von Reparaturschaltungen in einem Baustein, der ähnlich wie der konventionelle Baustein nach 1 vier Blöcke BK1:4 mit jeweils N regulären Elementen XE und M redundanten Elementen YE enthält, wobei M = 16 ist. Die Blöcke nach 6 unterscheiden sich von den Blöcken nach 1 nur dadurch, dass alle Reparaturschaltungen Vierfach-Reparaturschaltungen sind, also jeweils einer Gruppe von K = 4 redundanten Elementen YE zugeordnet sind, und jeweils einen erfindungsgemäßen Aufbau haben, wie er in 5 gezeigt ist und der sie für einen Partner-Modus geeignet macht. Alle anderen Komponenten des Bausteins sind genau so ausgebildet wie anhand der 1 beschrieben und sind auch mit den selben Abkürzungen bezeichnet wie dort. Die auch beim Baustein nach 6 vorhandenen Zuleitungen für die Block-Adressbits B0:1 und die Element-Adressbits A0:n – 1 sind jedoch in dieser Figur aus Gründen der Übersichtlichkeit nicht eingezeichnet.
Gemäß der 6 ist jede der vier Reparaturschaltungen RP1:4 des Blockes BK1 genau einer der vier Reparaturschaltungen RP1:4 des Blockes BK2 als Partner zugeordnet. Die Zuordnung ist dadurch hergestellt, dass die beiden Reparaturschaltungen jedes Partner-Paares über einen Strang LL von 4 Leitungen miteinander verbunden sind, genau so wie es in 5 für die beiden Reparaturschaltungen RPa und RPb gezeigt ist. Eine ähnliche Zuordnung ist auch zwischen den Reparaturschaltungen der beiden anderen Blöcke BK3 und BK4 hergestellt.
Wie bereits eingangs angedeutet, ist die Erfindung gut anwendbar in Speicherbausteinen, bei denen eine Vielzahl von Speicherzellen auf mehrere Blöcke verteilt ist, jeweils als Matrix aus Zeilen und Spalten. Bei Speicherbausteinen werden solche Blöcke auch als "Bänke" bezeichnet. Jeder Zeile ist eine Zeilenleitung zugeordnet, gewöhnlich als "Wortleitung" oder kurz "WL" (word line) bezeichnet. Jedem Spalten-Quadrupel ist eine Spaltenselektionsleitung zugeordnet, oft kurz mit "CSL" (column select line) bezeichnet. Der gezielte Zugriff auf die Zellen innerhalb jedes Blockes (also innerhalb jeder Bank) erfolgt durch Aktivierung einer Wortleitung gemäß einer Zeilenadresse und Aktivierung einer Spaltenselektionsleitung gemäß einer Spaltenadresse. Die Aktivierung geschieht üblicherweise durch Umschalten der betreffenden Leitung von einem "inaktiven" Potential (entsprechend einer logischen "0") auf ein "aktives" Potential (entsprechend einer logischen "1"). In einem solchen Speicherbaustein werden neben den regulären Matrixzeilen gewöhnlich redundante Matrixzeilen vorgesehen; stattdessen oder zusätzlich können auch redundante Spaltenquadrupel vorgesehen werden. In beiden Fällen ist die Erfindung von Nutzen, um im Falle, von Fehlern in den Speicherzellen die Aktivierung betreffender Zeilen- oder Spaltenselektionsleitung zu verhindern und die Adressierung auf die Zeilen- bzw. Spaltenselektionsleitungen redundanter Zeilen bzw. Spaltenquadrupel umzuleiten. Was also bei der Beschreibung der Erfindung als "reguläre und redundante Elemente" bezeichnet wurde, sind in diesem Fall die Selektionsleitungen regulärer und redundanter Zeilen oder Spaltenquadrupel.
Die Erfindung ist aber nicht auf Speicherbausteine beschränkt, sondern überall mit Vorteil anwendbar, wo es gilt, jeweils abhängig von einer Adresse ein Element aus einer Menge regulärer. Elemente oder ersatzweise aus einer Menge redundanter Elemente auszuwählen.

Claims

Integrierter elektrischer Baustein mit einer Adressiereinrichtung (BD, ED, RP) zum Selektieren eines Elementes (XE) aus einer Menge regulärer Elemente des Bausteins oder ersatzweise eines Elementes (YE) aus einer Menge redundanter Elemente des Bausteins abhängig von den Binärwerten der Bits einer Eingangsadresse (B0:1, A0:n – 1), wobei die Elemente auf mindestens zwei Blöcke (BK1:4) aufgeteilt sind, die durch Block-Adressbits (B0:1) der Eingangsadresse individuell selektierbar sind und jeweils N reguläre Elemente (XE) und M < N redundante Elemente (YE) enthalten und wobei für jeden Block ein 1-aus-N-Decoder (ED) vorgesehen ist zur Selektion eines der N regulären Elemente des Blockes abhängig von n Element-Adressbits (A0:n – 1) der Eingangsadresse, und mindestens eine Reparaturschaltung (RP), die einer Gruppe von K = 2^k redundanten Elementen des Blockes zugeordnet ist und zum Empfang der n Element-Adressbits angeschlossen ist und die eine lokale Decodiereinrichtung (LD) und Fuses enthält, um in einer ersten Betriebsart bei Empfang eines durch die Fuses programmierbaren Musters der n – k höchstwertigen Element-Adressbits den 1-aus-N-Decoder (ED) zu deaktivieren und die lokale Decodiereinrichtung (LD) als einen 1-aus-K-Decoder (DC1:3) zu aktivieren, um eines der zugeordneten K redundanten Elemente abhängig von den k – 1 niedrigstwertigen Element-Adressbits zu selektieren, dadurch gekennzeichnet, dass zwischen mindestens einer Reparaturschaltung jedes Blockes und genau einer Reparaturschaltung eines anderen Blockes eine schaltbare Verbindung (LL) eingerichtet ist und dass jede von zwei verbundenen Reparaturschaltungen (RPa, RPb) n – k + 1 Fuses zur Programmierung der n – k + 1 höchstwertigen Bits einer Element-Adresse (A0:n – 1) enthält und dass jedes Paar miteinander verbundener Reparaturschaltungen (RPa, RPb) für eine Partner-Betriebsart konditionierbar ist, bei welcher die lokale Decodiereinrichtung (LDa) einer (RPa) der beiden Reparaturschaltungen deaktiviert ist und die lokale Decodiereinrichtung (LDb) der anderen Reparaturschaltung (RPb) das durch die k – 1 niedrigstwertigen Adressbits identifizierte Element entweder aus der einen oder der anderen Hälfte (YE1b:2b oder YEb:4b) der zugeordneten Gruppe von K redundanten Elementen (YE1b:4b) selektiert, abhängig davon, ob die n – k + 1 höchstwertigen Bits einer empfangenen Element-Adresse mit der Programmierung in der einen Reparaturschaltung (RPa) oder der anderen Reparaturschaltung (RPb) übereinstimmen.
Integrierter elektrischer Baustein nach Anspruch 1, dadurch gekennzeichnet, dass jede von zwei miteinander verbundenen Reparaturschaltungen (RPa, b) eine zusätzliche Steuerbit-Fuse enthält zur Programmierung eines Steuerbits (SFa, b) für die Konditionierung der beiden Reparaturschaltungen in der ersten Betriebsart oder in der Partner-Betriebsart.
Integrierter elektrischer Baustein nach Anspruch 2, dadurch gekennzeichnet, dass jede von zwei miteinander verbundenen Reparaturschaltungen (RPa, b) für die erste Betriebsart konditioniert ist, wenn die in ihnen programmierten Steuerbits beide einen ersten Logikwert ("0") haben, und dass jedes Paar von zwei miteinander verbundenen Reparaturschaltungen (RPa, b) für eine Partner-Betriebsart konditioniert ist, wenn die in ihnen programmierten Steuerbits verschiedene Logikwerte ("0", "1") haben, wobei die Konditionierung der beiden Reparaturschaltungen davon abhängt, welches Steuerbit den ersten Logikwert ("0") hat.
Integrierter elektrischer Baustein nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die lokale Decodiereinrichtung (LD) in jeder von zwei miteinander verbundenen Reparaturschaltungen (RPa, b) zwei 1-aus-K/2-Decoder (DC2, DC3) und einen gesonderten 1-aus-2- Decoder (DC1) enthält, und dass der gesonderte 1-aus-2-Decoder (DC1) den beiden 1-aus-K/2-Decodern (DC2, DC3) vorgeschaltet ist, um die lokale Decodiereinrichtung (LD) als 1-aus-K-Decoder zu konfigurieren, wenn die Reparaturschaltungen (RPa, b) für die erste Betriebsart konditioniert sind.
Integrierter elektrischer Baustein nach Anspruch 4, dadurch gekennzeichnet, dass jede von zwei miteinander verbundenen Reparaturschaltungen (RPa, b) zwei Vergleicher (CM1, CM2) enthält, deren erster (CM1) ein erstes Treffersignal liefert, wenn das Muster der n – k höchstwertigen Bits (Ak:n – 1) der Element-Adresse (A0:1 – n) mit dem Muster (Fk:n – 1) übereinstimmt, das im Referenzbitgeber (RB) für diese Bits programmiert ist, und deren zweiter (CM2) ein zweites Treffersignal liefert, wenn das nächst-niedrigerwertige Bit (Ak – 1) der Element-Adresse (A0:1 – n) mit dem Logikwert (Fk – 1) übereinstimmt, der im Referenzbitgeber (RB) für dieses Bit programmiert ist, und dass jede von zwei miteinander verbundenen Reparaturschaltungen (RPa, b) eine Verknüpfungsschaltung (AG) enthält, die nur bei Koinzidenz des ersten und zweiten Treffersignals ein drittes Treffersignal liefert, und dass, wenn zwei miteinander verbundene Reparaturschaltungen (RPa, b) für die erste Betriebsart konditioniert sind, das erste Treffersignal jeder dieser Reparaturschaltungen die dortige lokale Decodiereinrichtung (LD) als 1-aus-K-Decoder aktiviert und dass, wenn zwei miteinander verbundene Reparaturschaltungen (RPa, b) für die Partner-Betriebsart konditioniert sind, das dritte Aktivierungssignal aus einer (RPa) der beiden Reparaturschaltungen den ersten 1-aus-K/2-Decoder (DC2b) der anderen Reparaturschaltung (RPb) aktiviert und das dritte Aktivierungssignal aus der anderen Reparaturschaltung (RPb) den zweiten 1-aus-K/2-Decoder (DC3b) dieser anderen Reparaturschaltung (RPb) aktiviert.
Integrierter elektrischer Baustein nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Baustein ein Speicherbaustein ist, in welchem jeder Block (BK) eine Vielzahl von Speicherzellen enthält, die eine Matrix aus Zeilen und Spalten bilden, und dass die regulären und redundanten Elemente (XE, YE) jeweils Zeilen oder Spaltenquadrupel der Matrix sind, deren Selektion durch Aktivierung einer jeweils zugeordneten Zeilenselektionsleitung bzw. Spaltenselektionsleitung erfolgt.