DE102006042621A1

DE102006042621A1 - Phasenwechselspeicherbauelement

Info

Publication number: DE102006042621A1
Application number: DE102006042621A
Authority: DE
Inventors: Woo-yeong Suwon Cho; Du-Eung Yongin Kim; Kwang-jin Hwaseong Lee; Choong-Keun Suwon Kwak
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-09-08
Filing date: 2006-09-04
Publication date: 2007-04-26
Anticipated expiration: 2026-09-05
Also published as: DE102006042621B4; CN1959847A; JP2007073176A; CN1959847B; KR100674992B1; US20070058425A1; US7283387B2

Abstract

Die Erfindung bezieht sich auf ein Phasenwechselspeicherbauelement mit einem Speicherfeld (410), das eine Mehrzahl von Phasenwechselspeicherzellen (10), eine Mehrzahl von Bitleitungen (BL) und eine Mehrzahl von Wortleitungen (WL) aufweist, wobei jede Phasenwechselspeicherzelle ein Phasenwechselelement (11) und eine Diode (D) aufweist, die in Reihe zwischen einer der Bitleitungen und einer der Wortleitungen eingeschleift sind. DOLLAR A Erfindungsgemäß ist eine Spannungsversorgungsschaltung (PUMPW, PUMPC, PUMPR) vorgesehen, die wenigstens eine Wortleitungssteuerspannung oder Wortleitungstreiberspannung (VPP1, VPP2) und eine Spaltenauswahlsteuerspannung oder Spaltenauswahltreiberspannung (VPP3, VPP4) variabel in Reaktion auf einen Betriebsmodus des Phasenwechselspeicherbauelements bereitstellt, so dass das Phasenwechselspeicherbauelement angepasst ist, die Wortleitungen und die Bitleitungen während eines Bereitschaftsmodus unter Verwendung der Wortleitungssteuerspannung oder Wortleitungstreiberspannung und der Spaltenauswahlsteuerspannung oder Spaltenauswahltreiberspannung auf der gleichen Spannung zu halten. DOLLAR A Verwendung z.B. für Phasenwechselspeicherbauelemente mit direktem Zugriff.

Description

Die Erfindung betrifft ein Phasenwechselspeicherbauelement gemäß dem Oberbegriff des Patentanspruchs 1.

Ein Phasenwechselspeicher mit direktem Zugriff (PRAM), der auch als Ovonic-Unified-Speicher (OUM) bekannt ist, umfasst ein Phasenwechselmaterial, wie eine Chalkogenidlegierung, das auf Energie reagiert (z.B. Wärmeenergie), um stabil zwischen einem kristallinen und einem amorphen Zustand zu wechseln. Ein solcher PRAM ist beispielsweise in den Patentschriften US 6.487.113 und US 6.480.438 offenbart.

Das Phasenwechselmaterial des PRAM weist in seinem kristallinen Zustand einen relativen niedrigen Widerstandswert und in seinem amorphen Zustand einen relativ hohen Widerstandswert auf. In herkömmlicher Nomenklatur wird der kristalline Zustand mit niedrigem Widerstandswert als „Setzzustand" bezeichnet und logisch „0" zugeordnet, während der amorphe Zustand mit hohem Widerstandswert als „Rücksetzzustand" bezeichnet und logisch „1" zugeordnet wird.

Die Begriffe „kristallin" und „amorph" sind im Zusammenhang mit Phasenwechselmaterialien relative Begriffe. Das bedeutet, dass, wenn eine Phasenwechselspeicherzelle als im kristallinen Zustand befindlich bezeichnet wird, der Fachmann weiß, dass das Phasenwechselmaterial der Zelle eine geordnetere kristalline Struktur im Vergleich zu seinem amorphen Zustand aufweist. Eine Phasenwechselspeicherzelle in ihrem kristallinen Zustand muss nicht vollständig kristallin sein, und eine Phasenwechselspeicherzelle in ihrem amorphen Zustand muss nicht vollständig amorph sein.

Allgemein wird das Phasenwechselmaterial eines PRAM durch Joule'sche Aufheizung des Materials über seine Schmelzpunkttemperatur hinaus für eine relativ kurze Zeitspanne in einen amorphen Zustand zurückgesetzt. Andererseits wird das Phasenwechselmaterial durch Aufheizen des Materials unter seine Schmelzpunkttemperatur für eine längere Zeitspanne in seinen kristallinen Zustand gesetzt. In jedem Fall wird dem Material nach der Wärmebehandlung erlaubt, auf seine ursprüngliche Temperatur abzukühlen. Allgemein erfolgt die Abkühlung jedoch viel schneller, wenn das Phasenwechselmaterial in seinen amorphen Zustand zurückgesetzt wird.

Die Geschwindigkeit und Stabilität der Phasenwechselcharakteristika des Phasenwechselmaterials sind für die Leistungsfähigkeitscharakteristika des PRAM entscheidend. Wie oben erwähnt, wurde von Chalkogenidlegierungen gefunden, dass sie geeignete Phasenwechselcharakteristika aufweisen, und insbesondere eine Verbindung, die Germanium (Ge), Antimon (Sb) und Tellur (Te) umfasst (z.B. Ge₂Sb₂Te₅ oder GST), weist einen stabilen Übergang mit hoher Geschwindigkeit zwischen dem amorphen und dem kristallinen Zustand auf.

Die 1A und 1B zeigen eine Speicherzelle 10 in einem „Setzzustand" bzw. in einem „Rücksetzzustand". In diesem Beispiel umfasst die Spei cherzelle 10 ein Phasenwechselwiderstandselement 11 und eine Diode D, die in Reihe zwischen einer Bitleitung BL und einer Wortleitung WL eingeschleift sind. Es sei angemerkt, dass die 1A und 1B nur allgemeine schematische Darstellungen sind, dass die Konfiguration des Phasenwechselwiderstandselements 11 nur beispielhaft angegeben ist und dass andere Konfigurationen und Verbindungen im Zusammenhang mit dem Phasenwechselwiderstandselement 11 möglich sind. Als Beispiel für eine Variation kann das Phasenwechselwiderstandselement 11 stattdessen in Reihe mit einem Transistor zwischen der Bitleitung BL und einem Referenzpotential eingeschleift sein, wobei ein Gate des Transistors mit der Wortleitung WL verbunden ist.

In jeder der 1A und 1B umfasst das Phasenwechselwiderstandselement 11 eine obere Elektrode 12, die auf einem Phasenwechselmaterial 14 ausgebildet ist. Bei diesem Beispiel ist die obere Elektrode 12 elektrisch mit einer Bitleitung BL eines PRAM-Speicherfelds (nicht dargestellt) verbunden. Ein leitender unterer Elektrodenkontakt (BEC) 16 ist zwischen dem Phasenwechselmaterial 14 und einer leitenden unteren Elektrode 18 ausgebildet. Die Diode D ist elektrisch zwischen der unteren Elektrode 18 und der Wortleitung WL eingeschleift.

In 1A ist das Phasenwechselmaterial 14 in seinem kristallinen Zustand dargestellt. Wie vorher ausgeführt wurde, bedeutet dies, dass die Speicherzelle 10 in einem niederohmigen „Setzzustand" oder im logischen Zustand „0" ist. In 1B ist ein Teil des Phasenwechselmaterials 14 in seinem amorphen Zustand dargestellt. Wieder bedeutet dies, dass die Speicherzelle 10 in einem hochohmigen „Rücksetzzustand" oder im logischen Zustand „1" ist.

Der Setz- und Rücksetzzustand der Speicherzelle 10 der 1A und 1B werden durch Steuern der Höhe und Dauer eines Stromflusses durch den BEC 16 realisiert. Das bedeutet, dass das Phasenwechselwider standselement 11 durch Betrieb der Diode D aktiviert (oder auf selbiges zugegriffen) wird, die auf eine Spannung auf der Wortleitung WL reagiert. Wenn aktiviert, wird die Speicherzelle 10 entsprechend der Spannung auf der Bitleitung BL programmiert. Die Spannung der Bitleitung BL wird gesteuert, um einen Programmierstrom aufzubauen, der bewirkt, dass der BEC 16 als Widerstandsheizer agiert, der das Phasenwechselmaterial 14 selektiv in seinen „Setzzustand" und seinen „Rücksetzzustand" programmiert.

2 zeigt ein Speicherfeld 200, das die Phasenwechselspeicherzellen vom Dioden-Typ der 1A und 1B umfasst. Unter Bezugnahme auf 2 umfasst jede Phasenwechselspeicherzelle des Speicherfelds 200 ein Phasenwechselelement 11 und eine Diode D, die in Reihe zwischen einer Bitleitung BL und einer Wortleitung WL eingeschleift sind. Um eine Speicherzelle auszuwählen, wird eine Spannung mit einem hohen Pegel an die korrespondierende ausgewählte Bitleitung BL angelegt und eine Spannung mit einem niedrigen Pegel wird an die korrespondierende ausgewählte Wortleitung WL angelegt. Die nicht ausgewählten Bitleitungen BL empfangen eine Spannung mit einem niedrigen Pegel und die verbleibenden nicht ausgewählten Wortleitungen WL empfangen eine Spannung mit einem hohen Pegel.

3 zeigt ein herkömmliches Phasenwechselspeicherbauelement 300. Unter Bezugnahme auf 3 umfasst das Phasenwechselspeicherbauelement 300 ein Speicherfeld 310, eine Speicherfeldsteuereinheit 320, einen Schreibtreiber 320, einen Schreibtreiber WD, einen Spaltendecoder YD, einen Zeilendecoder XD und einen Abtastverstärker SAU.

Das Speicherfeld 310 umfasst eine Mehrzahl von Speicherzellen 10, die jeweils aus einem Phasenwechselelement GST und einer Diode D aufgebaut sind, die zwischen einer Bitleitung BL und einer Wortleitung WL eingeschleift sind.

Jede Bitleitung BL ist selektiv über einen entsprechenden Spaltenauswahltransistor CSTR mit einer Datenleitung DL verbunden, und die Datenleitung DL ist mit einem Abtastknoten NA verbunden. Der Spaltenauswahltransistor CSTR arbeitet gesteuert vom Spaltendecoder YD, der wiederum auf ein Spaltenadressensignal YADD reagiert.

Der Schreibtreiber WD schreibt während eines Schreibbetriebsmodus Daten in die Speicherzellen 10. Eine beispielhafte Struktur des Schreibtreibers WD ist in der koreanischen Patentanmeldung Nr. 2004-45849 offenbart und auf eine detaillierte Beschreibung wird aus Gründen der Übersichtlichkeit verzichtet.

Der Zeilendecoder XD steuert eine Spannung am Knoten NC einer jeden Wortleitung WL, um eine Wortleitung WL einer ausgewählten Speicherzelle 10 auszuwählen, in die in Reaktion auf eine Zeilenadresse XADD Daten geschrieben oder aus der Daten gelesen werden. Wie oben ausgeführt, wird eine Wortleitung WL durch Anlegen einer Spannung mit niedrigem Pegel ausgewählt. Die nicht ausgewählten Wortleitungen WL empfangen eine Spannung mit hohem Pegel.

Der Spaltendecoder YD steuert eine Spannung am Knoten NB, mit dem ein Gate eines Spaltenauswahltransistors CSTR verbunden ist, so dass die Speicherzelle 10 mit dem korrespondierenden Knoten NA verbunden oder von diesem getrennt wird.

Der Abtastverstärker SAU tastet die Spannung am Knoten NA ab, um einen Datenwert zu messen, wenn ein Datenlesevorgang ausgeführt wird. Der Abtastverstärker SAU umfasst eine Abtastverstärkerschaltung S/A, einen Vorspannungstransistor BTR, der zwischen einem Eingabeanschluss der Abtastverstärkerschaltung S/A und einer Abtastverstärkerversorgungsspannung VSA eingeschleift ist, und einen Klemmtran sistor PTR, der zwischen dem Knoten NA und dem Eingabeanschluss der Abtastverstärkerschaltung S/A eingeschleift ist. Eine Referenzspannung VREF ist an den anderen Eingabeanschluss der Abtastverstärkerschaltung S/A angelegt.

Die Abtastverstärkerversorgungsspannung VSA kann gleich einer Versorgungsspannung VCC zum Treiben des Schreibtreibers WD, des Spaltendecoders YD und des Zeilendecoders XD sein oder kann sich von der Versorgungsspannung VCC unterscheiden.

Der Vorspannungstransistor BTR wird in einem Bereitschaftsmodus (Standby-Modus) durch eine Vorspannung VBIAS leitend geschaltet, um den Knoten NA auf der Abtastverstärkerversorgungsspannung VSA zu halten. Der Klemmtransistor PTR wird während eines Lesebetriebsmodus durch eine Klemmspannung VCLAMP leitend geschaltet, um den Knoten NA auf der Klemmspannung VCLAMP zu halten.

Um die Versorgungsspannung VCC an die Bitleitungen BL der ausgewählten Speicherzellen 10 anzulegen, umfasst die Speicherfeldsteuereinheit 320 Transistoren TR2, die in Reaktion auf ein Signal CE leitend geschaltet werden, und Transistoren TR1, die in Reaktion auf ein Signal nPulse vor einem Datenlesevorgang oder einem Datenschreibvorgang leitend geschaltet werden, um die Bitleitungen mit Masse zu verbinden.

Wie aus 3 ersichtlich ist, werden der Schreibtreiber WD, der Spaltendecoder YD und der Zeilendecoder XD durch die Versorgungsspannung VCC getrieben.

Während eines Schreibbetriebsmodus muss das Phasenwechselspeicherbauelement 300 jedoch Spannungen mit hohem Pegel an den Knoten NA, NB und NC aus 3 halten, um einen ausreichenden Strom zur zuverlässigen Einleitung einer Phasentransformation des Phasen wechselmaterials in jeder Speicherzelle sicherzustellen. Andererseits ist es erforderlich, eine relativ niedrige Treiberspannung zur Ausführung eines zuverlässigen Lesebetriebsmodus zu erzeugen, und eine Spannung mit einem niedrigen Pegel während eines Bereitschaftsmodus zu erzeugen, um den durch Leckstrom im Bereitschaftsmodus verursachten Energieverbrauch zu minimieren. Diese differierenden Spannungsanforderungen können zu komplizierten Schaltungsstrukturen und Herstellungsprozessen führen.

Als technisches Problem liegt der Erfindung die Bereitstellung eines Phasenwechselspeicherbauelements der eingangs genannten Art zugrunde, das in der Lage ist, die oben genannten Unzulänglichkeiten des Standes der Technik zu reduzieren oder zu vermeiden, und insbesondere in der Lage ist, Stromverluste zu reduzieren und die Betriebszuverlässigkeit zu erhöhen.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Phasenwechselspeicherbauelements mit den Merkmalen des Patentanspruchs 1. Vorteilhafte Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten, herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt. Es zeigen:
1A und 1B entsprechende schematische Darstellungen einer herkömmlichen Phasenwechselspeicherzelle mit einem Phasenwechselmaterial, das einen kristallinen Zustand und einen amorphen Zustand aufweist,
2 ein Schaltbild eines herkömmlichen Speicherfelds mit Dioden-Typ-Phasenwechselspeicherzellen,
3 ein Schaltbild eines herkömmlichen Phasenwechselspeicherbauelements,
4 ein Schaltbild eines erfindungsgemäßen Phasenwechselspeicherbauelements,
5 ein Schaltbild einer Spaltenauswahlschaltung, die zur Verwendung im Bauelement von 4 geeignet ist,
6 ein Zeitablaufdiagramm von Spannungen an entsprechenden Knoten im Phasenwechselspeicherbauelement von 4,
7 ein Zeitablaufdiagramm von Spannungen, die an eine Bitleitung und eine Wortleitung angelegt sind, wenn das Phasenwechselspeicherbauelement von 4 entsprechend einer Ausführungsform der Erfindung arbeitet,
8 ein Zeitablaufdiagramm von Spannungen, die an die Bitleitung und die Wortleitung angelegt sind, wenn das Phasenwechselspeicherbauelement von 4 entsprechend einer anderen Ausführungsform der Erfindung arbeitet,
9 ein Zeitablaufdiagramm von Spannungen, die an die Bitleitung und die Wortleitung angelegt sind, wenn das Phasenwechselspeicherbauelement von 4 entsprechend einer weiteren Ausführungsform der Erfindung arbeitet, und
10 ein Zeitablaufdiagramm einer Spannung an einer nicht ausgewählten Bitleitung, wenn das Phasenwechselspeicherbauele ment von 4 in einem Schreibbetriebsmodus oder einem Lesebetriebsmodus ist.
Unter Bezugnahme auf 4 umfasst ein erfindungsgemäßes Phasenwechselspeicherbauelement 400 ein Speicherfeld 410, eine Speicherfeldsteuereinheit 450, eine Mehrzahl von Spaltenauswahltransistoren CSTR, einen Abtastverstärker SAU, einen Spaltendecoder YD, einen Zeilendecoder XD, einen Schreibtreiber WD, einen Spaltentreiberselektor CS, einen Zeilentreiberselektor RS und Boostschaltungen PUMPW, PUMPC und PUMPR. Die Spaltenboostschaltung PUMPC und die Spaltenauswahlschaltung CS bilden eine Spaltenbooststeuerschaltung 420 und die Zeilenboostschaltung PUMPR und die Zeilenauswahlschaltung RS bilden eine Zeilenbooststeuerschaltung 430.
Das Speicherfeld 410 umfasst eine Mehrzahl von Speicherzellen 10, die jeweils aus einem Phasenwechselmaterial GST und einer Diode D aufgebaut sind, die zwischen einer Bitleitung BL und einer Wortleitung WL eingeschleift sind. Das Phasenwechselmaterial GST der Phasenwechselspeicherzellen 10, die im Speicherfeld 410 enthalten sind, kann beispielsweise Germanium (Ge), Antimon (Sb) und Tellur (TE) umfassen.
Jede Bitleitung BL ist selektiv über einen entsprechenden Spaltenauswahltransistor CSTR mit einer Datenleitung DL verbunden, und die Datenleitung DL ist mit einem Abtastknoten NA verbunden. Die Spaltenauswahltransistoren CSTR arbeiten gesteuert vom Spaltendecoder YD, der wiederum auf ein Spaltenadressensignal YADD reagiert.
Der Schreibtreiber WD schreibt während eines Schreibbetriebsmodus Daten in die Speicherzellen 10. Der Zeilendecoder XD steuert eine Spannung am Knoten N6 einer jeden Wortleitung WL, um eine Wortleitung WL einer ausgewählten Speicherzelle 10 auszuwählen, in die in Reaktion auf eine Zeilenadresse XADD Daten geschrieben oder aus dieser gelesen werden. Der Spaltendecoder YD steuert eine Spannung an einem Knoten N5, mit dem ein Gate des Spaltenauswahltransistors CSTR verbunden ist, so dass die Speicherzelle 10 mit dem korrespondierenden Steuerknoten N4 verbunden oder von diesem getrennt wird.
Der Abtastverstärker SAU tastet die Spannung am Steuerknoten N4 ab, um einen Datenwert zu messen, wenn ein Datenlesevorgang ausgeführt wird. Der Abtastverstärker SAU umfasst eine Abtastverstärkerschaltung S/A, einen Vorspannungstransistor BTR, der zwischen einem Eingangsanschluss der Abtastverstärkerschaltung S/A und einer Abtastverstärkerversorgungsspannung VSA eingeschleift ist, und einen Klemmtransistor PTR, der zwischen dem Steuerknoten N4 und dem Eingangsanschluss der Abtastverstärkerschaltung S/A eingeschleift ist. Eine Referenzspannung VREF ist an den anderen Eingangsanschluss der Abtastverstärkerschaltung S/A angelegt. Die Abtastverstärkerversorgungsspannung VSA kann gleich einer Versorgungsspannung VCC sein oder kann sich von der Versorgungsspannung VCC unterscheiden.
Der Vorspannungstransistor BTR wird während eines Bereitschaftsmodus durch eine Vorspannung VBIAS leitend geschaltet, um den Steuerknoten N4 auf der Abtastverstärkerversorgungsspannung VSA zu halten. Der Klemmtransistor PTR wird während eines Lesebetriebsmodus durch eine Klemmspannung VCLAMP leitend geschaltet, um den Steuerknoten N4 auf der Klemmspannung VCLAMP zu halten.
Um die Versorgungsspannung VCC an die Bitleitungen BL ausgewählter Speicherzellen 10 anzulegen, umfasst die Speicherfeldsteuerschaltung 450 Transistoren TR2, die in Reaktion auf ein Signal CE leitend geschaltet werden, und Transistoren TR1, die in Reaktion auf ein Signal nPulse vor einem Datenlesevorgang oder einem Datenschreibvorgang leitend geschaltet werden, um die Bitleitungen mit Masse zu verbinden.
Die Boostschaltung PUMPW empfängt die Versorgungsspannung VCC und gibt angehobene Spannungen VPP1 und VPP2 aus. Die angehobene Spannung VPP1 oder VPP2 wird angelegt, um einen Treiberknoten N1 des Schreibtreibers WD zu treiben. Die Boostschaltung PUMPC empfängt die Versorgungsspannung VCC und gibt angehobene Spannungen VPP3 und VPP4 aus. Die angehobene Spannung VPP3 oder VPP4 wird angelegt, um einen Treiberknoten N2 des Spaltentreiberselektors zu treiben. Die Boostschaltung PUMPR empfängt die Versorgungsspannung VCC und gibt angehobene Spannungen VPP5 und VPP6 aus. Die angehobene Spannung VPP5 oder VPP6 wird angelegt, um einen Treiberknoten N3 des Zeilentreiberselektors zu treiben.
Der Worttreiber WD, die Spaltentreiberauswahlschaltung CS, die Zeilentreiberauswahlschaltung RS und die Boostschaltungen PUMPW, PUMPC und PUMPR arbeiten alle in Reaktion auf ein Steuersignal WEN.
5 zeigt eine vorteilhafte Realisierung der in 4 dargestellten Spaltentreiberauswahlschaltung CS. Wie dargestellt ist, umfasst die Spaltentreiberauswahlschaltung CS einen Inverter INV, PMOS-Transistoren TR1, TR2, TR5 und TR6 und NMOS-Transistoren TR3 und TR4. Wie später detaillierter beschrieben wird, wird die angehobene Spannung VPP3 von der Spaltentreiberauswahlschaltung CS ausgegeben, wenn das Steuersignal WEN „HIGH" ist, während die Versorgungsspannung VCC von der Spaltentreiberauswahlschaltung CS ausgegeben wird, wenn das Steuerfreigabesignal WEN „LOW" ist.
Die Funktionsweise des Phasenwechselspeicherbauelements 400 der 4 und 5 wird nun unter zusätzlicher Bezugnahme auf 6 beschrieben. 6 zeigt Spannungen an entsprechenden Knoten gemäß Betriebsmodi des in 4 dargestellten Phasenwechselspeicherbauelements.
Insbesondere geben die Boostschaltungen eine Spannung mit einem hohen Pegel aus, um einen ausreichenden Strom während eines Schreibbetriebsmodus zu erzeugen, und geben eine passende Spannung aus, die in der Lage ist, keine Probleme während des Betriebs des Phasenwechselspeicherbauelements 400 in einem Bereitschaftsmodus und in einem Lesebetriebmodus zu verursachen.
Die Schreibboostschaltung PUMPW hebt während eines Schreibbetriebsmodus die Versorgungsspannung VCC an und gibt eine erste Steuerspannung VPP1 in Reaktion auf ein Steuersignal WEN aus und hebt während eines Lesebetriebsmodus oder eines Bereitschaftsmodus die Versorgungsspannung VCC an und gibt eine zweite Steuerspannung VPP2 in Reaktion auf das Steuersignal WEN aus. Der Schreibtreiber WD schreibt Daten in eine ausgewählte Speicherzelle 10, wenn die erste Steuerspannung VPP1 an ihn angelegt wird.
Hierbei ist das Steuersignal WEN ein Schreibfreigabesignal. Wie aus 3 ersichtlich ist, werden der Schreibtreiber WD, der Spaltendecoder YD und der Zeilendecoder XD des herkömmlichen Phasenwechselspeicherbauelements 300 durch den Empfang der Versorgungsspannung VCC getrieben. Das erfindungsgemäße Phasenwechselspeicherbauelement 400 gemäß 4 hebt hingegen die Versorgungsspannung VCC an, um verschiedene angehobene Spannungen abhängig von Betriebsmodi zu erzeugen, und treibt den Schreibtreiber WD, den Spaltendecoder YD und den Zeilendecoder XD unter Verwendung der verschiedenen angehobenen Spannungen.
Die Versorgungsspannung VCC kann eine externe Spannung oder eine Spannung sein, die von einer internen Spannungsgeneratorschaltung (nicht dargestellt) in Reaktion auf eine externe Spannung erzeugt wird.
Nachfolgend wird die Funktionsweise des Phasenwechselspeicherbauelements 400 während des Schreibbetriebsmodus unter Bezugnahme auf 4 beschrieben. Während des Schreibbetriebsmodus wird vorausgesetzt, dass eine Speicherzelle 10 des Speicherfelds 410 in Reaktion auf ein Zeilenadressensignal XADD und ein Spaltenadressensignal YASS ausgewählt wird.
Im Schreibbetriebsmodus werden die Schreibboostschaltung PUMPW, die Spaltenbooststeuerschaltung 420 und die Zeilenbooststeuerschaltung 430 alle getrieben, um den Schreibtreiber WD, den Spaltendecoder YD und den Zeilendecoder XD zu treiben.
Im Schreibbetriebsmodus hebt die Zeilenbooststeuerschaltung 430 die Versorgungsspannung VCC an und gibt die fünfte Steuerspannung VPP5 in Reaktion auf das Steuersignal WEN aus.
Die Zeilenbooststeuerschaltung 430 umfasst die Zeilenboostschaltung PUMPR und die Zeilenauswahlschaltung RS. Die Zeilenboostschaltung PUMPR erzeugt im Schreibbetriebsmodus die fünfte Steuerspannung VPP5 in Reaktion auf das Steuersignal WEN und hebt die erste Spannung VCC an und gibt im Lesebetriebsmodus oder Bereitschaftsbetriebsmodus die sechste Steuerspannung VPP6 aus.
Die Zeilenauswahlschaltung RS gibt in Reaktion auf das Steuersignal WEN die fünfte Steuerspannung VPP5 oder die Versorgungsspannung VCC aus. Das Steuersignal WEN, das ein Schreibfreigabesignal ist, ist während des Schreibbetriebsmodus aktiviert.
Daher hebt die Zeilenbooststeuerschaltung 430 die erste Spannung VCC an und gibt die fünfte Steuerspannung VPP5 in Reaktion auf das aktivierte Steuersignal WEN aus. Die Zeilenauswahlschaltung RS wählt die fünfte Steuerspannung VPP5 aus und gibt sie aus, wenn das Steu ersignal WEN aktiviert ist, und wählt die erste Spannung VCC aus und gibt sie aus, wenn das Steuersignal WEN deaktiviert ist. Die Zeilenauswahlschaltung RS weist die gleiche Struktur wie die Spaltenauswahlschaltung CS auf und eine detaillierte Beschreibung derselben wird später gegeben.
Die von der Zeilenauswahlschaltung RS ausgegebene fünfte Steuerspannung VPP5 treibt den Zeilendecoder XD, und der Zeilendecoder XD erdet einen Knoten N6, der mit einer der Wortleitungen WL1 bis WLn der Speicherzelle 10 verbunden ist, die mit einem eingegebenen Zeilenadressensignal XADD korrespondiert. Hierbei können nicht ausgewählte Wortleitungen WL1 bis WLn auf der fünften Steuerspannung VPP5 gehalten werden.
Die Spaltenbooststeuerschaltung 420 hebt im Schreibbetriebsmodus die Versorgungsspannung VCC an und gibt die dritte Steuerspannung VPP3 in Reaktion auf das Steuersignal WEN aus und gibt im Lesebetriebsmodus oder Bereitschaftsmodus die Versorgungsspannung VCC in Reaktion auf das Steuersignal WEN aus.
Der Spaltendecoder YD wählt im Schreibbetriebsmodus die Bitleitung BL aus, die mit derjenigen Phasenwechselspeicherzelle 10 verbunden ist, die mit dem Spaltenadressensignal YADD korrespondiert, das in Reaktion auf die dritte Steuerspannung VPP3 eingegeben wird, wählt im Lesebetriebsmodus die Bitleitung BL aus, die mit derjenigen Speicherzelle 10 verbunden ist, die mit dem Spaltenadressensignal YADD korrespondiert, das in Reaktion auf die Versorgungsspannung VCC eingegeben wird, und arbeitet während des Bereitschaftsmodus nicht. Die Spaltenbooststeuerschaltung 420 umfasst die Spaltenboostschaltung PUMPC und die Spaltenauswahlschaltung CS.
Die Spaltenboostschaltung PUMPCR erzeugt im Schreibbetriebsmodus die dritte Steuerspannung VPP3 in Reaktion auf das Steuersignal WEN und hebt im Lesebetriebsmodus oder Bereitschaftsmodus die Versorgungsspannung VCC an und gibt die vierte Steuerspannung VPP4 aus.
Die Spaltenauswahlschaltung CS gibt in Reaktion auf das Steuersignal WEN die dritte Steuerspannung VPP3 oder die Versorgungsspannung VCC aus. Die Spaltenbooststeuerschaltung 420 hebt die Versorgungsspannung VCC an und gibt die dritte Steuerspannung VPP3 in Reaktion auf das aktivierte Steuersignal WEN aus. Die Spaltenauswahlschaltung CS wählt die dritte Steuerspannung VPP3 aus und gibt sie in Reaktion auf das aktivierte Steuersignal WEN an den Spaltendecoder YD aus.
Unter Bezugnahme auf die Spaltenauswahlschaltung CS von 5 wird während des Schreibbetriebsmodus der Transistor TR3 leitend geschaltet, wenn das Steuersignal WEN aktiviert (hoch) ist, und der Transistor TR4 wird aufgrund des Vorhandenseins des Inverters INV sperrend geschaltet. Wenn der Transistor TR3 leitend geschaltet ist, wird ein Knoten zwischen dem Transistor TR3 und dem Transistor TR1 geerdet und der Transistor TR5 wird leitend geschaltet, um die dritte Steuerspannung VPP3 auszugeben.
Andererseits wird, wenn das Steuersignal WEN deaktiviert (niedrig) ist, der Transistor aufgrund der Anwesenheit des Inverters INV leitend geschaltet und ein Knoten zwischen dem Transistor TR4 und dem Transistor TR2 wird geerdet. Daher wird der Transistor TR6 leitend geschaltet und die Versorgungsspannung VCC ausgegeben.
Die Zeilenauswahlschaltung RS weist die gleiche Struktur wie die Spaltenauswahlschaltung CS auf. Die Spaltenauswahlschaltung CS und die Zeilenauswahlschaltung RS agieren jeweils als Multiplexer, der eine von zwei Spannungen auswählt, die in Reaktion auf das Steuersignal WEN empfangen werden. Die in 5 dargestellte Schaltungsstruktur der Spaltenauswahlschaltung CS ist beispielhaft und die Erfindung ist nicht auf diese Struktur beschränkt.
Der Spaltendecoder YD, der durch die dritte Steuerspannung VPP3 getrieben wird, legt eine Spannung an einen Knoten N5 an, um einen Schalter zur Auswahl einer Bitleitung BL zu aktivieren, die mit einer Speicherzelle 10 verbunden ist. Hierbei ist der Schalter einer der Spaltenauswahltransistoren CSTR. Die an den Knoten N5 angelegte Spannung ist von der dritten Steuerspannung VPP3 abhängig.
Die dritte Steuerspannung VPP3 ist ausreichend hoch, um den Schalter zur Auswahl der Bitleitung BL zu aktivieren, die mit der ausgewählten Speicherzelle 10 verbunden ist. Die dritte Steuerspannung VPP3 kann beispielsweise ungefähr zwischen 3V und 5V liegen.
Der Spaltenauswahltransistor CSTR, der die Speicherzelle 10 mit dem Steuerknoten N4 verbindet, wird durch die dritte Steuerspannung VPP3 stärker leitend geschaltet als während des Schreibbetriebsmodus des in 3 dargestellten herkömmlichen Phasenwechselspeicherbauelements 300.
Im Schreibbetriebsmodus hebt die Schreibboostschaltung PUMPW die erste Spannung VCC an und gibt die erste Steuerspannung VPP1 in Reaktion auf das Steuersignal WEN aus, und der Schreibtreiber WD legt eine Schreibspannung an den Steuerknoten N4 in Reaktion auf die erste Steuerspannung VPP1 an.
Die Schreibspannung ist von der ersten Steuerspannung VPP1 abhängig und die erste Steuerspannung VPP1 ist ausreichend hoch, um einen Phasenübergang der Speicherzelle 10 zu bewirken. Die erste Steuer spannung VPP1 kann beispielsweise ungefähr zwischen 3V und 5V liegen.
Somit geben während des Schreibbetriebsmodus die Schreibboostschaltung PUMPW, die Spaltenboostschaltung PUMPC und die Zeilenboostschaltung PUMPR die erste Steuerspannung VPP1, die dritte Steuerspannung VPP3 bzw. die fünfte Steuerspannung VPP5 an die korrespondierenden Knoten N1, N2 und N3 in Reaktion auf ein aktiviertes Steuersignal WEN aus.
Der Schreibtreiber WD, der Spaltendecoder YD und der Zeilendecoder XD steuern die Knoten N4, N5 und N6 in Reaktion auf die erste Steuerspannung VPP1, die dritte Steuerspannung VPP3 bzw. die fünfte Steuerspannung VPP5. Entsprechend kann der Stromverlust während eines Schreibvorgangs reduziert werden. Die Spannungen an den entsprechenden Knoten N1 bis N6 während des Schreibbetriebsmodus sind in 6 dargestellt.
Die 7, 8 und 9 veranschaulichen Spannungen, die an die Bitleitungen BL und Wortleitungen WL angelegt werden, wenn das Phasenwechselspeicherbauelement 100 gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung arbeitet. Unter Bezugnahme auf die 7, 8 und 9 sind die während des Schreibbetriebsmodus und des Lesebetriebsmodus nicht ausgewählten Bitleitungen BL in einem floatenden Spannungszustand. Die während des Schreibbetriebsmodus oder des Lesebetriebsmodus nicht ausgewählten Bitleitungen BL werden auf einem niedrigen Pegel gehalten und das Phasenwechselspeicherbauelement 400 gemäß der vorliegenden Ausführungsform floatet die nicht ausgewählten Bitleitungen BL, während die Wortleitungen WL, die während des Schreibbetriebsmodus und des Lesebetriebsmodus ausgewählt werden, aktiviert werden (Perioden A und B von 7, 8 und 9).
Wenn die nicht ausgewählten Bitleitungen BL auf dem niedrigen Pegel gehalten werden, fließt ein an die ausgewählten Bitleitungen angelegter hoher Spannungspegel über die benachbarten Phasenwechselspeicherzellen 10, die mit den ausgewählten Wortleitungen WL1 bis WLn verbunden sind, zu den nicht ausgewählten Bitleitungen, was zu einem Leckstrom führen kann. Durch Floaten der nicht ausgewählten Bitleitungen kann ein solches Problem vermieden werden.
10 zeigt eine Spannung einer nicht ausgewählten Bitleitung, wenn das in 4 dargestellte Phasenwechselspeicherbauelement in einem Schreibbetriebsmodus oder einem Lesebetriebsmodus ist. Unter Bezugnahme auf 10 bewirkt das Phasenwechselspeicherbauelement 400 gemäß der vorliegenden Ausführungsform, dass die Spannung der Bitleitungen BL, die in einem Schreibbetriebsmodus und einem Lesebetriebsmodus nicht ausgewählt sind, eine vorbestimmte Klemmspannung ist.
Wenn die Bitleitungen, die im Schreibbetriebsmodus und im Lesebetriebsmodus nicht ausgewählt sind, auf dem niedrigen Pegel bleiben, bilden die ausgewählten Bitleitungen BL, an die eine Spannung mit hohem Pegel angelegt ist, die ausgewählten Wortleitungen WL1 bis WLn, die geerdet sind, und die nicht ausgewählten Bitleitungen BL, die neben den ausgewählten Bitleitungen BL liegen, einen PNP-Typ-Transistor, so dass ein Leckstrom von den ausgewählten Bitleitungen BL zu den nicht ausgewählten Bitleitungen BL fließt.
Das Phasenwechselspeicherbauelement 400 hält die nicht ausgewählten Bitleitungen BL auf der vorbestimmten Klemmspannung, während die Wortleitungen WL1 bis WLn, die während des Schreibbetriebsmodus und des Lesebetriebsmodus ausgewählt sind, aktiviert sind, wodurch verhindert wird, dass der Leckstrom erzeugt wird. Die Klemmspannung kann ähnlich der Spannung der ausgewählten Bitleitungen sein, um zu verhindern, dass der Leckstrom erzeugt wird.
Nachfolgend wird unter Bezugnahme auf die 4 und 7 bis 10 die Funktionsweise des Phasenwechselspeicherbauelements 400 im Lesebetriebsmodus und Bereitschaftsmodus beschrieben. Im Lesebetriebsmodus sei angenommen, dass eine der Phasenwechselspeicherzellen 10 des Speicherfelds 410 ausgewählt ist. Während des Lesebetriebsmodus und des Bereitschaftsmodus ist das Steuersignal WEN deaktiviert und der Schreibtreiber WD arbeitet nicht. Die Schreibboostschaltung PUMPW gibt in Reaktion auf das deaktivierte Steuersignal WEN die zweite Steuerspannung VPP2 an den Knoten N1 aus. Die zweite Steuerspannung VPP2 ist niedriger als die erste Steuerspannung VPP1 und höher als die Versorgungsspannung VCC. Die zweite Steuerspannung VPP2 kann beispielsweise zwischen der Versorgungsspannung VCC und 3V liegen.
Die zweite Steuerspannung VPP2 bewirkt, dass die Schreibboostschaltung PUMPW die erste Steuerspannung VPP1 in einer kurzen Zeit erzeugt, wenn das Phasenwechselspeicherbauelement 400 wieder in den Schreibbetriebsmodus eintritt. Das bedeutet, dass, obwohl die zweite Steuerspannung VPP2 niedriger als die erste Steuerspannung VPP1 ist, selbst während des Lesebetriebs- und Bereitschaftsmodus die erste Steuerspannung VPP1 in einer kurzen Zeit während des Wechsels in den Schreibbetriebsmodus erzeugt werden kann, da die zweite Steuerspannung VPP2 durch Anhebung der Versorgungsspannung VCC erzeugt wird.
Im Lesebetriebsmodus wird der Klemmtransistor PTR in Reaktion auf die Klemmspannung VCLAMP leitend geschaltet, um den Knoten N4 auf der Klemmspannung VCLAMP zu halten. Der Vorgang zum Halten des Knotens N4 auf der Klemmspannung VCLAMP während des Lesebe triebsmodus ist dem Fachmann geläufig, so dass auf eine detaillierte Beschreibung verzichtet wird.
Im Lesebetriebsmodus und im Bereitschaftsmodus gibt die Spaltenverboostschaltung PUMPC die vierte Steuerspannung VPP4 an den Knoten N1 aus, die in Reaktion auf das deaktivierte Steuersignal WEN durch Anheben der Versorgungsspannung VCC erhalten wird. Die vierte Steuerspannung VPP4 ist niedriger als die dritte Steuerspannung VPP3 und höher als die Versorgungsspannung VCC. Die vierte Steuerspannung VPP4 kann beispielsweise zwischen der Versorgungsspannung VCC und 3V liegen.
Die vierte Steuerspannung VPP4 bewirkt wie die zweite Steuerspannung VPP2, dass die Spaltenboostschaltung PUMPC die dritte Steuerspannung VPP3 in einer kurzen Zeit erzeugt, wenn das Phasenwechselspeicherbauelement 400 in den Schreibbetriebsmodus eintritt. Das bedeutet, dass, obwohl die vierte Steuerspannung VPP4 niedriger als die dritte Steuerspannung VPP3 ist, selbst während des Lesebetriebs- und Bereitschaftsmodus die dritte Steuerspannung VPP3 in einer kurzen Zeit während des Wechsels in den Schreibbetriebsmodus erzeugt werden kann, da die vierte Steuerspannung VPP4 durch Anheben der ersten Spannung VCC erzeugt wird.
Während des Lesebetriebsmodus wählt die Spaltenauswahlschaltung CS die erste Spannung VCC aus und gibt sie an den Spaltendecoder aus. Der Spaltendecoder YD steuert die Spannung am Knoten N5, der mit dem Gate des Spaltenauswahltransistors CSTR verbunden ist, in Reaktion auf die erste Spannung VCC. Entsprechend ist der Spaltenauswahltransistor CSTR leitend geschaltet und überträgt Daten, die aus der Speicherzelle 10 gelesen werden, an den Knoten N4.
Während des Schreibbetriebsmodus ist der Spaltenauswahltransistor CSTR in Reaktion auf die dritte Steuerspannung VPP3 leitend geschaltet. Während des Lesemodus ist der Spaltenauswahltransistor CSTR jedoch in Reaktion auf die Versorgungsspannung VCC leitend geschaltet.
Während des Bereitschaftsmodus arbeitet der Spaltendecoder YD nicht, empfängt aber die Versorgungsspannung VCC von der Spaltenauswahlschaltung CS. Der Spaltenauswahltransistor CSTR ist nicht ausgewählt und der Knoten N5 ist geerdet.
Im Lesebetriebsmodus gibt die Zeilenboostschaltung PUMPR die sechste Steuerspannung VPP6 an den Knoten N3 aus, die in Reaktion auf das deaktivierte Steuersignal WEN durch Anheben der Versorgungsspannung VCC für den Knoten N3 erhalten wird. Die sechste Steuerspannung VPP6 ist niedriger als die fünfte Steuerspannung VPP5 und höher als die Versorgungsspannung VCC. Die sechste Steuerspannung VPP6 kann beispielsweise zwischen der Versorgungsspannung VCC und 3V liegen.
Die sechste Steuerspannung VPP6 bewirkt wie die zweite Steuerspannung VPP2, dass die Zeilenboostschaltung PUMPR die fünfte Steuerspannung VPP5 in einer kurzen Zeit erzeugt, wenn das Phasenwechselspeicherbauelement 400 in den Schreibbetriebsmodus eintritt. Das bedeutet, dass, obwohl die sechste Steuerspannung VPP6 niedriger als die fünfte Steuerspannung VPP5 ist, selbst im Lesebetriebs- und Bereitschaftsmodus die fünfte Steuerspannung VPP5 in einer kurzen Zeit beim Eintritt in den Schreibbetriebsmodus erzeugt werden kann, da die sechste Steuerspannung VPP6 durch Anheben der Versorgungsspannung VCC erzeugt wird.
Während des Lesebetriebsmodus wählt die Zeilenauswahlschaltung RS die Versorgungsspannung VCC aus und gibt sie an den Zeilendecoder XD aus. Der Zeilendecoder XD erdet den Knoten N6, der mit der Wortleitung WL1 der Speicherzelle 10 verbunden ist, in Reaktion auf die Versorgungsspannung VCC.
Das Phasenwechselspeicherbauelement 300 gemäß der vorliegenden Ausführungsform hält während des Bereitschaftsmodus die Spannungen auf den Wortleitungen WL1 bis WLn und Bitleitungen BL, die mit den Phasenwechselspeicherzellen 10 des Speicherfelds 410 verbunden sind, auf dem gleichen Pegel, wodurch verhindert wird, dass ein Leckstrom erzeugt wird.
Um die Spannungen der Wortleitungen WL1 bis WLn und Bitleitungen BL, die mit den Phasenwechselspeicherzellen verbunden sind, während des Bereitschaftsmodus auf dem gleichen Pegel zu halten, ist es möglich, die Wortleitungen WL1 bis WLn und Bitleitungen BL auf der Versorgungsspannung VCC zu halten (siehe 7), die Wortleitungen WL1 bis WLn und Bitleitungen BL zu erden (siehe 8) oder die Wortleitungen WL1 bis WLn und Bitleitungen BL zu floaten (siehe 9).
Die Schreibboostschaltung PUMPW, die Spaltenboostschaltung PUMPC und die Zeilenboostschaltung PUMPR, die verschiedene Steuerspannungen abhängig von Betriebsmodi in Reaktion auf die Versorgungsspannung VCC erzeugen, können eine allgemein bekannte Differenzverstärker-Boostschaltungsstruktur aufweisen. Die Strukturen und Funktionsweisen der Boostschaltungen sind dem Fachmann geläufig, so dass auf deren detaillierte Beschreibung verzichtet wird.
Zudem sind dem Fachmann die Strukturen und Funktionsweisen des Spaltendecoders YD und des Zeilendecoders XD geläufig, so dass auf deren detaillierte Beschreibung verzichtet wird. Die oben erwähnten Werte für die erste bis sechste Steuerspannung VPP1 bis VPP6 sind beispielhaft für den Betrieb des Phasenwechselspeicherbauelements 400 und die Erfindung ist nicht auf die hierin beschriebenen Werte begrenzt.
Im Phasenwechselspeicherbauelement 400 gemäß der Ausführungsform sind die zweite, vierte und sechste Steuerspannung VPP2, VPP4 und VPP6 größer als die Versorgungsspannung VCC. Dies liegt daran, dass die zweite, vierte und sechste Steuerspannung VPP2, VPP4 und VPP6 auf die erste, dritte bzw. fünfte Steuerspannung VPP1, VPP3 und VPP5 in einer kurzen Zeit angehoben werden, wenn das Phasenwechselspeicherbauelement 400 in den Schreibbetriebsmodus eintritt.
Gemäß einer anderen Ausführungsformen der Erfindung sind die zweite, vierte und sechste Steuerspannung VPP2, VPP4 und VPP6 jedoch gleich der Versorgungsspannung VCC. In diesem Fall ist eine Zeitspanne, die zum Anheben der zweiten, vierten und sechsten Steuerspannung VPP2, VPP4 und VPP6 auf die erste, dritte bzw. fünfte Steuerspannung VPP1, VPP3 und VPP5 erforderlich ist, wenn das Steuersignal WEN aktiviert ist, länger als bei der obigen Ausführungsform. Wenn das Steuersignal WEN deaktiviert ist, können die Schreibboostschaltung PUMPW, die Spaltenboostschaltung PUMPC und die Zeilenboostschaltung PUMPR die Versorgungsspannung VCC jedoch ohne Ausgabe der zweiten, vierten und sechsten Steuerspannung VPP2, VPP4 und VPP6 ausgeben.
Das Phasenwechselspeicherbauelement 400 treibt den Schreibtreiber WD, den Spaltendecoder YD und den Zeilendecoder XD während des Schreibbetriebsmodus unter Verwendung einer Spannung mit hohem Pegel und treibt den Schreibtreiber WD, den Spaltendecoder YD und den Zeilendecoder XD während des Lesebetriebsmodus und des Bereitschaftsmodus unter Verwendung einer Spannung, die niedriger als im Schreibbetriebsmodus ist, wodurch der Stromverbrauch während des Schreibbetriebsmodus reduziert wird und die Betriebszuverlässigkeit erhöht wird.
Der Begriff „Substeuerspannungen", der in den Ansprüchen in Bezug auf das Phasenwechselspeicherbauelement verwendet wird, korrespondiert mit der zweiten, vierten und sechsten Steuerspannung VPP2, VPP4 und VPP6, die oben beschrieben sind, und der in den Ansprüchen verwendete Begriff „Steuerknoten" korrespondiert mit dem Knoten N4.
In erfindungsgemäßen Ausführungsformen umfasst jede Phasenwechselspeicherzelle ein Phasenwechselmaterial, das Germanium (Ge), Antimon (Sb) und Tellur (Te) umfasst. Die Erfindung kann jedoch auch auf andere Speicherbauelemente angewendet werden, die ein beliebiges Material umfassen, dessen Zustand abhängig von einem angelegten Strom oder einer angelegten Spannung wechselt
Wie oben ausgeführt, ist es in einem Phasenwechselspeicherbauelement und einem Treiberverfahren desselben gemäß Ausführungsformen der Erfindung durch Anlegen einer ausreichenden ersten Treiberspannung oder Spannungen an einen Schreibtreiber, einen Spaltendecoder und einen Zeilendecoder während eines Schreibbetriebsmodus und durch Anlegen einer niedrigeren zweiten Treiberspannung oder Treiberspannungen an den Schreibtreiber, den Spaltendecoder und den Zeilendecoder während eines Lesebetriebsmodus und eines Bereitschaftsbetriebsmodus möglich, Stromverluste zu reduzieren und die Betriebszuverlässigkeit zu erhöhen. Zudem kann durch Halten von Wortleitungen und Bitleitungen auf der gleichen Spannung ein Leckstrom während des Bereitschaftsmodus minimiert werden.

Claims

Phasenwechselspeicherbauelement mit – einem Speicherfeld (410), das eine Mehrzahl von Phasenwechselspeicherzellen (10), eine Mehrzahl von Bitleitungen (BL) und eine Mehrzahl von Wortleitungen (WL) aufweist, wobei jede Phasenwechselspeicherzelle ein Phasenwechselelement (11) und eine Diode (D) aufweist, die in Reihe zwischen einer der Bitleitungen und einer der Wortleitungen eingeschleift sind, dadurch gekennzeichnet, dass – eine Spannungsversorgungsschaltung (PUMPW, PUMPC, PUMPR) vorgesehen ist, die wenigstens eine Wortleitungssteuerspannung oder Wortleitungstreiberspannung (VPP1, VPP2) und eine Spaltenauswahlsteuerspannung oder Spaltenauswahltreiberspannung (VPP3, VPP4) variabel in Reaktion auf einen Betriebsmodus des Phasenwechselspeicherbauelements bereitstellt, und – das Phasenwechselspeicherbauelement dafür eingerichtet ist, die Wortleitungen (WL) und die Bitleitungen (BL) während eines Bereitschaftsmodus unter Verwendung der Wortleitungssteuerspannung oder Wortleitungstreiberspannung und der Spaltenauswahlsteuerspannung oder Spaltenauswahltreiberspannung auf der gleichen Spannung zu halten.
Phasenwechselspeicherbauelement nach Anspruch 1, wobei – ein Wortleitungstreibersteuerknoten (N4) und eine Mehrzahl von Spaltenauswahltransistoren (CSTR) vorgesehen sind, die entsprechende Bitleitungen selektiv mit einer Datenleitung (DL) verbinden, und – das Phasenwechselspeicherbauelement dafür eingerichtet ist, während eines Schreibbetriebsmodus wenigstens eine Steuer- oder Treiberspannung von der Spannungsversorgungsschaltung an den Steuerknoten und entsprechende Gates der Spaltenauswahltransistoren anzulegen.
Phasenwechselspeicherbauelement nach Anspruch 2, wobei – die Spannungsversorgungsschaltung wenigstens eine Boostschaltung zur Bereitstellung der Steuer- oder Treiberspannungen aus einer empfangenen ersten Spannung umfasst, – das Phasenwechselspeicherbauelement dafür eingerichtet ist, während eines Lesebetriebsmodus die erste Steuerspannung an die Gates der Spaltenauswahltransistoren anzulegen, eine Massespannung an eine ausgewählte Wortleitung einer ausgewählten Phasenwechselspeicherzelle anzulegen und eine Klemmspannung an den Steuerknoten anzulegen, und – das Phasenwechselspeicherbauelement dafür eingerichtet ist, während des Bereitschaftsmodus eine Massespannung an die Gates der Spaltenauswahltransistoren anzulegen und den Steuerknoten auf die erste Spannung vorzuladen.
Phasenwechselspeicherbauelement nach einem der Ansprüche 1 bis 3, wobei das Phasenwechselspeicherbauelement dafür eingerichtet ist, während des Bereitschaftsmodus die Wortleitungen und die Bitleitungen auf einer ersten Spannung, die von der Spannungsversorgungsschaltung zur Bereitstellung der Steuer- oder Treiberspannung empfangen wird, oder der Massespannung oder einem floatenden Spannungszustand zu halten.
Phasenwechselspeicherbauelement nach einem der Ansprüche 1 bis 4, wobei das Phasenwechselspeicherbauelement dafür eingerichtet ist, während eines Schreibbetriebsmodus und eines Lesebetriebsmodus eine Wortleitung und eine Bitleitung zu aktivieren, die mit einer ausgewählten Phasenwechselspeicherzelle verbunden sind, und die Bitleitungen, die mit nicht ausgewählten Phasenwechselspeicherzellen verbunden sind, in einem floatenden Spannungszustand oder auf einer vorbestimmten Klemmspannung zu halten.
Phasenwechselspeicherbauelement nach einem der Ansprüche 2 bis 5, weiter umfassend – einen Schreibtreiber (WD), der eine erste Steuerspannung von der Spannungsversorgungsschaltung empfängt und den Steuerknoten steuert, um Daten in die Phasenwechselspeicherzellen zu schreiben, – einen Spaltendecoder (YD), der die erste Spannung und eine zweite Steuerspannung von der Spannungsversorgungsschaltung empfängt und die Spaltenauswahltransistoren steuert, und – einen Zeilendecoder (XD), der die erste Spannung und eine dritte Steuerspannung von der Spannungsversorgungsschaltung empfängt und die Wortleitungen des Speicherfelds steuert.
Phasenwechselspeicherbauelement nach Anspruch 6, wobei – die Spannungsversorgungsschaltung eine erste, zweite und dritte Boostschaltung umfasst, welche die erste, zweite bzw. dritte Steuerspannung ausgeben, und – das Speicherbauelement weiter eine erste Auswahlschaltung (CS), die selektiv die erste Spannung oder die zweite Steuerspannung an den Spaltendecoder anlegt, und eine zweite Auswahlschaltung (RS) umfasst, die selektiv die erste Spannung oder die dritte Steuerspannung an den Zeilendecoder anlegt.
Phasenwechselspeicherbauelement nach Anspruch 7, wobei die Boostschaltungen die erste Spannung anheben, um Substeuerspannungen während des Lesebetriebmodus und des Bereitschaftsmodus zu erzeugen, wobei die Substeuerspannungen nie driger als die Steuerspannungen und höher als die erste Spannung sind.
Phasenwechselspeicherbauelement nach Anspruch 7 oder 8, wobei die Boostschaltungen und/oder der Schreibtreiber, der Spaltendecoder und der Zeilendecoder durch ein Steuersignal gesteuert werden, das ein Schreibfreigabesignal ist, welches während des Schreibbetriebsmodus aktiviert und während des Lesebetriebmodus und des Bereitschaftsmodus deaktiviert ist.
Phasenwechselspeicherbauelement nach einem der Ansprüche 1 bis 9, weiter umfassend – einen Schreibtreiber (WD), der Daten in eine der Phasenwechselspeicherzellen des Speicherfelds schreibt, – einen Spaltendecoder (YD), der eine Bitleitung der Phasenwechselspeicherzelle auswählt, in die Daten geschrieben werden, und – einen Zeilendecoder (XD), der eine Wortleitung der Phasenwechselspeicherzelle auswählt, in die Daten geschrieben werden, – wobei die Spannungsversorgungsschaltung eine Mehrzahl von separaten Spannungsgeneratoren (PUMPW, PUMPC, PUMPR) umfasst, die Treiberspannungen an den Schreibtreiber, den Spaltendecoder bzw. den Zeilendecoder anlegen.