DE102006043113B3 - Verfahren zur Bearbeitung einer Struktur eines Halbleiter-Bauelements und Struktur in einem Halbleiter-Bauelement - Google Patents
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Abstract
Die Erfindung betrifft ein Verfahren zur Bearbeitung einer Struktur eines Halbleiter-Bauelements, wobei die Struktur mindestens eine zu ätzende Teilstruktur (1), insbesondere eine sublithographische Teilstruktur (1), aufweist, wobei a) die mindestens eine Teilstruktur (1) mindestens eine zu ätzende Struktur (11, 202) mit mindestens einem lateralen Ätzstopp (12A, 12B, 12C, 12D, 201) aufweist, auf die b) mindestens eine Maske (2, 2A, 2B) so aufgebracht wird, dass wenigstens ein lateraler Ätzstopp (12A, 12C, 12D, 201) von der Maske (2, 2A, 2B) überdeckt wird und anschließend c) mindestens eine der zu ätzenden Strukturen (11, 202) bis zu mindestens einem Ätzstopp (12A, 12B, 12C, 201) unter Verwendung der Maske (2, 2A, 2B) isotrop weggeätzt wird (3), d) Entfernung der mindestens einen Maske (2, 2A, 2B) und Entfernung des mindestens einen Ätzstopps (12A, 12B, 12C, 12D, 201). Damit ist eine gezielte Entfernung eines Teils der Struktur effizient möglich.
Description
- Die Erfindung betrifft ein Verfahren zur Bearbeitung einer Struktur eines Halbleiter-Bauelements nach dem Oberbegriff des Anspruchs 1 und eine Struktur eines Halbleiter-Bauelementes nach dem Oberbegriff des Anspruchs 22.
- Die Herstellung immer kleinerer Strukturen ist eine ständige Herausforderung bei der Herstellung von Halbleiter-Bauelementen, wie z.B. DRAM-Chips oder NROM-Chips.
- Die Auflösung der lithographischen Verfahren ist inhärent durch die Wellenlängen der Belichtungsquelle, die Eigenschaften der Maske und der Optik begrenzt. Zurzeit werden Wellenlängen (λ) von 248 nm und 193 nm verwendet. Belichtungsquellen für kürzere Wellenlängen, wie 157 nm oder extreme Ultraviolett (EUV) Quellen mit 13 nm werden entwickelt. Strukturen, die eine CD (critical dimension) haben, die kleiner ist als die Belichtungswellenlänge werden als subwavelength Strukturen bezeichnet.
- Durch verschiedene Verfahren kann die theoretische Auflösungsgrenze bei der Herstellung von Strukturen auf einem Substrat erreicht werden. Durch die Verwendung spezieller Masken, wie z.B. Phasenschiebermasken oder binäre Masken mit Dipol Belichtungsquellen kann ein minimaler halber Pitch bei Linienstrukturen von 0,25·λ/NA (mit NA als numerischer Apertur des Belichtungssystems) erreicht werden.
- Strukturen auf einem Half-Pitch kleiner als 0,25·λ/NA oder kleiner als der mit dem Belichtungstool praktisch erreichbare minimale Half-Pitch werden als sublithographische Strukturen bezeichnet, da diese mittels nicht- lithographischer Verfahrensschritte, wie z.B. Ätzen und/oder Abscheidung hergestellt werden müssen.
- Beispiele für sublithographische Techniken, mit denen z.B. regelmäßige Array-Strukturen erzeugt werden können, werden in der
DE 42 35 702 A1 undDE 42 36 609 A1 beschrieben sowie inUS 2006 0024621 A1 undDE 10 2004 034 572 A1 . In derDE 42 36 609 A1 wird eine so genannte line-by-spacer Methode beschrieben, mit der sublithographische Spacer herstellbar sind. - Generell besteht bei der Herstellung von Halbleiterbauelementen das Problem, dass aus einem gewünschten Pattern, z.B. einem regelmäßigen Line-Array oder einem zweidimensionalen Pad-Muster, z.B. einem regelmäßigen zweidimensionalen Array bestimmte Teile entfernt werden müssen, was insbesondere dann schwierig ist, wenn Teile der zu entfernenden Struktur sublithographisch sind.
- Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Struktur zu schaffen, mit der eine gezielte Entfernung eines Teils einer Struktur effizient möglich ist.
- Diese Aufgabe wird erfindungsgemäß durch ein Verfahren mit den Merkmalen des Anspruchs 1 gelöst.
- Erfindungsgemäß werden folgende Schritte durchgeführt, wobei der Wafer als liegend gedacht ist (ohne Beschränkung der Allgemeinheit) und ein Positivresist zur Anwendung kommt.
- a) die sublithografische Teilstruktur weist mindestens eine zu ätzende Struktur und mindestens einen lateralen Ätzstopp auf, auf die
- b) mindestens eine Maske so aufgebracht wird, dass wenigstens ein lateraler Ätzstopp von der Maske überdeckt (abgedunkelt) wird und anschließend
- c) mindestens eine der zu ätzenden Strukturen bis zum mindestens einem Ätzstopp unter Verwendung der Maske isotrop weggeätzt wird und anschließend eine
- d) Entfernung der mindestens einen Maske und Entfernung des mindestens einen Ätzstopps erfolgt.
- Durch die gezielte Überdeckung des laterale Ätzstopps lassen sich mittels einer isotropen Ätzung effizient und genau bestimmte Teile einer Struktur entfernen. Insbesondere bei der Verwendung von sublithographischen Ätzstopps ist es möglich, sehr präzise den Teil zu bestimmen, der weggeätzt werden soll. Insbesondere bei lateralen Dimensionen des Ätzstopps kleiner als die Kantenlagetoleranz ist kein anderes Verfahren zur exakten Strukturierung möglich.
- Die Aufgabe wird auch durch eine Struktur mit den Merkmalen des Anspruchs 22 gelöst.
- Die Erfindung wird nachfolgend unter Bezugnahme auf die Figuren der Zeichnungen an mehreren Ausführungsbeispielen näher erläutert. Es zeigen:
-
1 eine schematische Schnittansicht einer Array-Struktur mit einer Maske zur Darstellung der Herstellungsprobleme gemäß des Standes der Technik; -
2 eine schematische Schnittansicht einer Array-Struktur mit einer ersten Linienstruktur; -
3 eine schematische Schnittansicht der ersten Linienstruktur nach3 mit einer Linerschicht; -
4 eine schematische Schnittansicht der ersten Linienstruktur mit einer auf dem Liner geätzten horizontalen Spacerstruktur; -
5 eine schematische Schnittansicht der ersten Linienstruktur einer aufgefüllten zweiten Linienstruktur; -
6 eine schematische Schnittansicht der Array-Struktur aus5 nach dem Aufbringen einer Maske; -
6A eine schematische Schnittansicht des Schichtenstapels gemäß6 mit einer Struktur an der Peripherie; -
7 eine schematische Schnittansicht der Array-Struktur aus6 nach einer isotropen Ätzung; -
7A eine schematische Schnittansicht des Schichtenstapels gemäß7 mit einer Struktur an der Peripherie; -
8 eine schematische Schnittansicht der Array-Struktur aus7 nach Entfernung der Maske und des Ätzstopps; -
8A eine schematische Schnittansicht des Schichtenstapels gemäß8 mit einer Struktur an der Peripherie; -
9A eine schematische Schnittansicht einer weiteren Ausführungsform mit einer zweilagigen Maske über einer Array-Struktur; -
9B eine schematische Schnittansicht der Ausführungsform gemäß9 mit einer zweilagigen Maske über einer Struktur an der Peripherie; -
10 eine schematische Schnittansicht einer Überdeckung einer Maske über einen lateralen Ätzstopp mit Angaben zur minimalen Überdeckung; -
11A eine schematische Draufsicht auf eine zweidimensionale Pad-Struktur mit einer zu entfernenden Teilstruktur; -
11B eine Schnittansicht entlang der Linie A-A in11A ; -
11C eine Schnittansicht gemäß11B nach einer isotropen Ätzung; -
11D eine Draufsicht auf die zweidimensionale Struktur nach dem Entfernen der Maske und des Spacermaterials; -
12A eine Draufsicht auf ein zweidimensionales Plug-Muster mit einer zu entfernenden Teilstruktur; -
12B eine Draufsicht auf die Struktur gemäß12A nach einer isotropen Ätzung; -
12C eine Draufsicht auf die zweidimensionale Struktur gemäß12B nach Entfernung der Ätzstopps. - In
1 ist eine Schnittansicht durch einen Schichtenstapel eines Array-Bereiches dargestellt, wie er z.B. bei der Herstellung eines DRAM-Chips oder eines NROM-Chips vorkommt. Auf einem Siliziumsubstrat101 ist ein CC-Stack102 aufgebracht, über dem eine Nitridschicht103 aufbracht ist. Die Herstellung solcher Schichtenstapel mit Hilfe von Strukturierungs- und Abscheidungsverfahren ist grundsätzlich bekannt und wird hier nicht näher erläutert. Im Übrigen ist die Angabe aller Details zu den Schichtenstapeln im Folgenden lediglich beispielhaft zu sehen. - Auf diesem Schichtenstapel
101 ,102 ,103 ist eine Vielzahl von sublithographische Linienstrukturen104 angeordnet, die mittels eines Verfahrens hergestellt wurden. - Unter sublithographischen Strukturen werden hier Strukturen verstanden, deren CD (critical dimension) kleiner sind als 0,25·λ/NA oder kleiner sind als der mit dem Belichtungstool praktisch erreichbare Minimum Half-Pitch.
- Die regelmäßige Linienstruktur
104 in1 ist mit einer Line-by-Spacer Fülltechnik hergestellt worden, wobei die Breite (pitch) der Struktur (Linie und ein Spacer) hier z.B. 65 nm beträgt. - Es gibt regelmäßig Probleme, wenn z.B. die Linienstruktur
104 weiter bearbeitet werden soll. Ein Beispiel für eine solche notwendige Bearbeitung ist das Herausnehmen von Teilen der Linienstruktur104 , in1 durch einen Pfeil angedeutet. Bei der Herstellung von NROM-Chips ist es z.B. notwendig, zwei von den Linien wieder zu entfernen. Dieses Entfernen kann nur mit der Auflösung der verwendeten Lithographie durchgeführt werden, was für die verwendeten Linienstrukturen104 nicht ausreichend fein ist. - So kann ein Resist
105 nicht so genau strukturiert werden, dass er genau bündig mit einer der Kanten der Linienstruktur104 abschließt. Diese nicht kantengenaue Resiststrukturierung ist in1 durch einen Kreis hervorgehoben. Weitere mögliche Fehlerquellen sind Overlay-Fehler und Variationen in der Spacer-Breite (siehe10 ). Es können Ungenauigkeiten im Bereich von 20 bis 30 nm vorkommen. - Im Folgenden wird anhand der
2 bis8 eine erste Ausführungsform eines erfindungsgemäßen Verfahrens beschrieben, wobei die2 bis5 vorbereitende Schritte darstellen, die zur Herstellung einer Ausgangsstruktur (5 ) führen. - In
2 ist ein Schichtenstapel analog zu1 dargestellt, so dass auf die obige Beschreibung Bezug genommen wird. - Auf der Nitridschicht
104 wird mit einer üblichen Lithographiemethode (z.B. mit einer Wellenlänge von 248 nm) eine erste Linienstruktur104A hergestellt, indem eine Schicht aus amorphem Silizium strukturiert wird. - In
3 ist dargestellt, dass auf diesem ersten Linienmuster104A eine dünne Spacerschicht106 aus Oxid, hier SiO2, abgeschieden wird. Die Lücken zwischen den Spacerschichten106 werden aufgefüllt und anschließend wird die Oberfläche als Ganzes bearbeitet, so dass die horizontalen Teile der Spacerschicht106 entfernt werden (z.B. mit CMP). Anschließend wird das Füllmaterial entfernt, so dass die Situation gemäß4 vorliegt. Eine erste Linienstruktur104A ist jeweils seitlich mit einer dielektrischen Spacerschicht106 versehen. - In einem nächsten Verfahrensschritt werden die Lücken zwischen den Spacerschichten
106 mit dem gleichen Material (amorphes Silizium) aufgefüllt, wie die erste Linienstruktur104A . Nach entsprechendem Polieren mit CMP liegt die Situation in5 vor. Auf der Nitridschicht ist eine erste Linienstruktur104A angeordnet, parallel dazu eine zweite Linienstruktur104B , beide voneinander jeweils durch eine dünne Spacerstruktur106 getrennt. - Alternativ können die ersten und zweiten Linienstrukturen
104A ,104B aus SiO2 bestehen, der Spacer aus Si3N4. - Wie im Zusammenhang mit
1 dargestellt, soll nun ein Teil dieser Linienstrukturen104A ,104B durch eine Ausführungsform der Erfindung entfernt werden. Im Folgenden wird der zu bearbeitende Teil der Struktur als sublithographische Teilstruktur1 bezeichnet und in5 und6 durch ein Rechteck gekennzeichnet. - In den
5 ,5A ,6 ,6A ,7 ,7A ,8 und8A ist jeweils die im Wesentlichen gleiche Schichtenfolge, z.B. auf dem gleichen Substrat101 , dargestellt, wie in den1 bis4 . Die5 ,6 ,7 und8 zeigen dabei jeweils einen Array-Bereich und ähneln daher den Darstellungen der1 bis4 . Array-Bereiche sind durch eine große Zahl regelmäßiger Strukturen gekennzeichnet, wie z.B. parallel angeordnete Linienstrukturen104 . - In den
5A ,6A ,7A und8A wird der gleiche Schichtenstapel, nur außerhalb des Array-Bereiches dargestellt. Typischerweise sind außerhalb des Array-Bereiches so genannten landing pads zur Kontaktierung angeordnet.5A zeigt die Schichtenstruktur an der Peripherie, d.h. in der Umgebung des regelmäßigen Zellenfeldes. - Die erste und zweite Linienstruktur weisen innerhalb des Bereichs
1 zu ätzenden Strukturen11A ,11B auf. Gemäß der hier dargestellten Ausführungsform der Erfindung ist die Spacerschicht hier jeweils als lateraler Ätzstopp12A ,12B ,12C ausgebildet; der Ätzstopp ist hier im Wesentlichen vertikal ausgebildet. - Wie in
6 dargestellt, wird auf diese Struktur eine Resistschicht als Maske2 lithographisch erzeugt, wobei diese so aufgebracht wird, dass wenigstens ein lateraler Ätzstopp12A ,12C von der Maske2 überdeckt wird. An der Peripherie (6A ) ist ein einzelner lateraler Ätzstopp12D angeordnet, der von der Maske2 überdeckt wird. - Als Maske
2 kann z.B. ein Mehrlagenresist dienen, der eine Photolackschicht, eine Hartmaske und/oder eine BARC-Schicht aufweist. - In einem nächsten Verfahrensschritt werden die zu ätzenden Strukturen
11 bis zu den lateralen Ätzstopps12A ,12B ,12C ,12D unter Verwendung der Maske2 mit Chlor isotrop weggeätzt3 . Es kann z.B. ein CCl4 Plasma bei etwas erhöhtem Druck eingesetzt werden. - Wie in
7 und7A erkennbar ist, wird die Maske2 (d.h. der Resist) unterätzt. Die Ätzstopps12A , C und12D bleiben zumindest soweit stehen dass sie noch als laterale Ätzbarriere dienen können,12B kann durch den beidseitigen Angriff u.U. auch entfernt werden, kann bei selektiver Ätzung auch stehen bleiben; für die Erfindung ist das unerheblich. - Würden in einer alternativen Ausführungsform die zu ätzenden Bereiche
11A ,11B aus SiO2 und die Spacerschicht106 aus Si3N4 bestehen, so würde die Ätzung mit verdünnter HF erfolgen. - Alternativ ist es auch möglich, zunächst eine anisotrope Ätzung durchzuführen, die noch nicht zu einer Unterätzung führt. Anschließend kann dann eine isotrope Ätzung durchgeführt werden, um den gewünschten Effekt zu erreichen.
- In nachfolgenden Verfahrensschritten werden die Maske
2 und die Ätzstopps12A ,12B ,12C ,12D mit an sich bekannten Nass- oder Trockenätzverfahren entfernt, so dass schließlich die gewünschte Entfernung der beiden Linienstrukturen104A ,104E als Resultat vorliegt (8 ). - Somit ist eine sich selbst ausrichtende Entfernung eines Strukturteils mit einem lateralen, seitlichen Ätzstopp
12A ,12B ,12C ,12D erfolgt. - In
9 ist im Wesentlichen der gleiche Schichtenstapel wie in6 dargestellt, d.h. mit einer Maske2 , die im Array- Bereich zwei laterale Ätzstopps (12A ,12C ) überdeckt. Auf die obige Beschreibung kann Bezug genommen werden. - Anders als bei der Ausführungsform gemäß
6 , ist in der Ausführungsform gemäß9 die Maske2 aber zweilagig ausgebildet. Eine Hartmaske2A , z.B. aus SiON, Si3N4 oder amorphem Silizium ist dabei als Trimmaske auf der zu strukturierenden Schicht aufgebracht. Darüber liegt eine Resistschicht2B als Trimmaske. In9 ist dargestellt, dass die Resistschicht2B bereits strukturiert ist, während die Hartmaske2A noch unstrukturiert ist. - Grundsätzlich kann die Ausführungsform gemäß
6 als eine nachgeschaltete Form des Schichtenstapels gemäß9 verstanden werden, d.h. die Hartmaske2A entspricht der Maskenschicht2 in6 . - Die folgenden Verfahrensschritte, d.h. das isotrope Ätzen der Linienstrukturen und die Entfernung der Ätzstopps
12A ,12B ,12C erfolgt bei dieser Ausführungsform dann analog zu den Ausführungsformen, die in7 und8 dargestellt sind. - In
9A ist in der Schnittansicht der gleiche Schichtenstapel wie in9 dargestellt, allerdings an der Peripherie. Auch hier ist die Maske2 zweilagig. Die Maske2 besteht aus einer unten liegenden Hartmaske2A und einer darüber liegenden Resistschicht2B . Der laterale Ätzstopp12D kann nach Strukturierung der Maske2A ,2B isotrop unterätzt werden. - In
10 ist schematisch darstellt, welche minimal notwendige Überdeckung der Maske2 über einen lateralen Ätzstopp12A ,12B ,12C ,12D in einem Ausführungsbeispiel notwendig ist. - Die Kantengenauigkeit der Resistschichtstruktur
28 beträgt +/– 22 nm. Die Toleranz der Kantenanordnung des lateralen Ätzstopps12A ,12B ,12C ,12D beträgt +/– 12 nm. Um eine sichere Überdeckung der Maske2 zu gewährleisten, muss eine minimale Überdeckung von 10 nm vorgesehen sein, so dass bei ungünstigster Kantenlage des Ätzstopps12A ,12B ,12C ,12D und kleinstem Wert für die Überdeckung der Resistschicht2 immer noch ein Überstand bleibt. - Die Erfindung ist aber nicht nur im Zusammenhang mit sublithographischen Teilstrukturen verwendbar. Vielmehr sind auch Ausführungsformen mit einem gezielten Unterätzen bis zu einem lateralem Ätzstopp auch bei Strukturen mit größeren Abmessungen möglich.
- In
11A ist eine Draufsicht auf ein regelmäßiges, zweidimensionales Muster dargestellt, dass aus Pads200 besteht. Pads können sublithographisch oder nicht-sublithographisch sein. Zwischen den Pads200 ist ein Spacermaterial201 abgeschieden, das selektiv (analog den obigen Beispielen oder derDE 10 2004 034 572 A1 ) gegenüber dem Material der Pads200 ätzbar ist. Das Spacermaterial201 fungiert hier als lateraler Ätzstopp201 . - Im vorliegenden Beispiel soll angenommen werden, dass das zweidimensionale Muster
200 mit einem üblichen Lithographieverfahren mit einer Wellenlänge von 193 nm hergestellt wurde. - Das zweidimensionale Muster ist fast vollständig mit einer Maske
2 überdeckt, wobei ein Teil eines Pads von der Maske2 nicht bedeckt ist; es ist dieser Teil des zweidimensionalen Musters, der aus dem Muster entfernt werden soll. Dieser Pad202 soll mit der Ausführungsform des erfindungsgemäßen Verfahrens weggeätzt werden. - In
11B ist ein Schnitt entlang der Linie A-A in11A dargestellt, in der zu erkennen ist, dass das zu entfernende Pad202 von Spacermaterial als lateralem Ätzstopp201 umgeben ist. Die Maske2 überdeckt das gesamte Muster bis auf den zu ätzenden Pad202 , wobei der Rand dieser zu ätzenden Teilstruktur202 ebenfalls von der Maske2 überdeckt wird. Grundsätzlich entspricht diese Situation der6 der anderen Ausführungsform. - Nach einem isotropen Ätzen ergibt sich die Situation gemäß
11C , d.h. die Maske2 wurde unterätzt, das zu entfernende Pad202 ist entfernt worden, da die isotrope Ätzung bis auf den lateralen Ätzstop201 erfolgte. Anschließend werden in weiteren, an sich bekannten Verfahrensschritten die Maske2 und das Spacermaterial201 entfernt. - In
11D ist in einer Draufsicht die zweidimensionale Struktur nach diesen Verfahrensschritten dargestellt, bei der die Pads200 auf einem Substrat angeordnet sind. - Diese Ausführungsform kann in analoger Weise auch auf nicht reguläre oder anders ausgebildete zweidimensionale Muster angewandt werden.
- In
12A bis12C ist eine weitere Ausführungsform für die Verwendung des erfindungsgemäßen Verfahrens dargestellt. Wie in11 wird auch hier ein regelmäßiges zweidimensionales Muster bearbeitet, hier allerdings mit einem sublithographischen Verfahren hergestellt. - In
12A ist eine Draufsicht auf ein solches Muster dargestellt. Das Muster zeigt einen Ausschnitt aus einem größeren regelmäßigen Layout und besteht im Beispiel aus neun runden Plugs200 und Füllbereichen204 zwischen den Spacern, wobei der zentrale Plug202 die Struktur darstellt, die zusammen mit dem Füllbereich204A und204B rechts oben und links unten weggeätzt, d.h. aus dem Muster entfernt werden soll. Jeder der Plug200 ist von einem ringförmigen Spacermaterial201 umgeben, das selektiv gegenüber dem Material des Plug200 ätzbar ist. Das Spacermaterial201 bildet die lateralen Ätzstopps201 . In den Zwischenräumen zwischen den von Spacermaterial201 umgebenen Plug200 ist Füllmaterial204 angeordnet. Ein minimaler Abstand zwischen dem Plugs200 beträgt zwischen 3 und 150 nm, hier sind 70 nm gewählt. Der Durchmesser der Plugs beträgt 70 nm. - Die gesamte zweidimensionale Struktur ist von einer Maske
2 überdeckt (in12A nicht dargestellt) bis auf die Trimöffnung205 der Maske2 . Die elliptische Trimmöffnung205 der Maske2 überdeckt die Ätzstopps201 teilweise. - In einer isotropen Ätzung unter Verwendung der Maske
2 wird der Bereich unterhalb der Trimmöffnung205 unterätzt, so dass das Füllmaterial204 und das zu ätzende Material200 unterhalb der Trimmöffnung205 entfernt wird. - Wenn die Maske
2 entfernt ist, ist die Situation hergestellt, die in12B dargestellt ist. Die Bereiche202 und von204 unterhalb der elliptischen Trimmöffnung205 sind weggeätzt, wobei nur der Ätzstopp201 in der Mitte stehen geblieben ist. Die anderen Plugs200 , deren Spacer201 und das restliche Füllmaterial204 bleiben stehen. - In nachfolgenden Verfahrensschritten können nun gezielt die Ätzstopps
201 entfernt werden, so dass nur die Plugs200 und das Füllmaterial204 stehen bleiben. - Die Erfindung beschränkt sich in ihrer Ausführung nicht auf die vorstehend angegebenen bevorzugten Ausführungsbeispiele. Vielmehr ist eine Anzahl von Varianten denkbar, die von dem erfindungsgemäßen Verfahren und der erfindungsgemäßen Struktur auch bei grundsätzlich anders gearteten Ausführungen Gebrauch machen.
Claims (26)
- Verfahren zur Bearbeitung einer Struktur eines Halbleiter-Bauelements, wobei die Struktur mindestens eine zu ätzende sublithographische Teilstruktur (
1 ) aufweist, wobei a) die mindestens eine sublithographische Teilstruktur (1 ) mindestens eine zu ätzende Struktur (11 ,202 ) mit mindestens einem lateralen Ätzstopp (12A ,12B ,12C ,12D ,201 ) aufweist, auf die b) mindestens eine Maske (2 ,2A ,2B ) so aufgebracht wird, dass wenigstens ein lateraler Ätzstopp (12A ,12C ,12D ,201 ) von der Maske (2 ,2A ,2B ) überdeckt wird und anschließend c) mindestens eine der zu ätzenden Strukturen (11 ,202 ) bis zu mindestens einem lateralem Ätzstopp (12A ,12B ,12C ,201 ) unter Verwendung der Maske (2 ,2A ,23 ) isotrop weggeätzt wird (3 ), d) Entfernung der mindestens einen Maske (2 ,2A ,23 ) und Entfernung des mindestens einen Ätzstopps (12A ,12B ,12C ,12D ,201 ). - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die mindestens eine sublithographische Teilstruktur (
1 ) mindestens eine Linienstruktur (12A ,12B ,12C ,12D ) mit sublithographischer Breite aufweist. - Verfahren nach Anspruch 1 oder 2 dadurch gekennzeichnet dass die lateralen Ätzstopps durch ein sublithographisches Verfahren hergestellt wurden und gleiche Breite aufweisen
- Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die mindestens eine sublithographische Teilstruktur (
1 ) mindestens eine Linienstruktur (12A ,12B ,12C ,12D ) mit einer CD (critical dimension) aufweist, die kleiner ist als 0,25·λ/NA oder kleiner ist als der mit dem Belichtungstool praktisch erreichbare Minimum Half Pitch. - Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die mindestens eine sublithographische Teilstruktur (
1 ) eine Breite von zwischen 3 nm und 150 nm, inbesondere zwischen 10 nm und 100 nm, insbesondere zwischen 30 und 70, ganz insbesondere von 45 nm, aufweist. - Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die mindestens eine sublithographische Teilstruktur (
202 ) eine Plug-Struktur mit einem minimalen Kanten-zu-Kantenabstand zwischen 3 nm und 150 nm, insbesondere zwischen 10 nm und 100 nm, insbesondere zwischen 50 nm und 80 nm, insbesondere von 70 nm aufweist. - Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der mindestens eine laterale Ätzstopp (
12A ,12B ,12C ,12D ,201 ) ein Teil einer in einem vorherigen Verfahrensschritt als Linerschicht und/oder Spacerschicht über der zu ätzenden Teilstruktur (11 ,202 ) abgeschiedenen Schicht ist. - Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die Dicke des lateralen Ätzstopps (
12A ,12B ,12C ,12D ,201 ) zwischen 1 und 60 nm beträgt. - Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Überdeckung der Maske (
2 ,2A ,2B ) über dem mindestens einen lateralen Ätzstopp (12A ,12B ,12C ,12D ,201 ) mindestens 5 nm, insbesondere mehr als 10 nm, beträgt. - Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die isotrope Ätzung (
3 ) selektiv zum mindestens einen lateralen Ätzstopp (12A ,12B ,12C ,12D ,201 ) erfolgt. - Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der mindestens eine laterale Ätzstopp (
12A ,12B ,12C ,12D ,201 ) Nitrid, insbesondere Si3N4, aufweist oder aus Nitrid, insbesondere Si3N4, besteht. - Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zur Entfernung eines lateralen Oxid-Ätzstopps (
12A ,12B ,12C ,12D ,201 ) eine HF-Ätzung vorgenommen wird. - Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass zur Entfernung einer mindestens einen Teilstruktur (
1 ) aus Silizium eine Chlor-Ätzung vorgenommen wird. - Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Maske (
2 ,2A ,2B ) einlagig oder mehrlagig aufgebaut ist. - Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass die Maske (
2 ) eine Resistschicht (2B ), eine BARC-Schicht und/oder eine Hartmaskenschicht (2A ) aufweist. - Verfahren nach Anspruch 14 oder 15, dadurch gekennzeichnet, dass Maske (
2 ) eine Hartmaskenschicht (2A ) aus SiON, Si3N4 und/oder amorphem Silizium aufweist. - Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass vor dem isotropen Wegätzen der mindestens einen zu ätzenden Struktur (
11 ,202 ) eine anisotrope Anätzung erfolgt. - Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die isotrope Wegätzung (
3 ) der mindestens einen zu ätzenden Struktur (11 ,202 ) bis zu mindestens einem Ätzstopp (12A ,12B ,12C ,12D ,201 ) unter Verwendung der vorher aufgebrachten Maske (2 ,2A ,2B ) und die Entfernung der mindestens einen Maske (2 ,2A ,2B ) und Entfernung des mindestens einen Ätzstopps (12A ,12B ,12C ,12D ,201 ) zu einer selbstjustierenden Entfernung der zu ätzenden Struktur (11 ,202 ) führt. - Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Lithographie zur Herstellung der Struktur mit einer Wellenlänge von 248 nm, 193 nm, 157 nm oder 13,4 nm erfolgt.
- Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die mindestens eine zu ätzende Teilstruktur (
11 ,202 ) und/oder der mindestens eine laterale Ätzstopp (12A ,12B ,12C ,12D ,201 ) ein regelmäßiges Muster, insbesondere ein Streifenmuster oder ein Punktmuster, aufweisen. - Verfahren nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass es für einen DRAM-Chip, einen NROM-Chip oder einen Mikroprozessor als Halbleiter-Bauelement angewandt wird.
- Struktur in einem Halbleiter-Bauelement, wobei die Struktur mindestens eine sublithographische Teilstruktur (
1 ) aufweist, dadurch kennzeichnet, dass die mindestens eine sublithographische Teilstruktur (1 ) mindestens eine zu ätzende Struktur (11 ,202 ) mit mindestens einem lateralen Ätzstopp (12A ,12B ,12C ,12D ,201 ) aufweist, der Teil einer dielektrischen Spacer-Struktur ist, wobei die Spacer-Struktur Teile der mindestens einen Teilstruktur (11 ,202 ) elektrisch gegeneinander isoliert. - Struktur nach Anspruch 22, dadurch gekennzeichnet, dass der mindestens eine laterale Ätzstopp (
12A ,12B ,12C ,12D ,201 ) ein Oxid, insbesondere SiO2 und/oder ein Nitrid, insbesondere Si3N4, aufweist oder aus den Materialien besteht. - Struktur nach Anspruch 22 oder 23, dadurch gekennzeichnet, dass die Dicke des lateralen Ätzstopps (
12A ,12B ,12C ,12D ,201 ) zwischen 10 und 60 nm beträgt. - Struktur nach mindestens einem der Ansprüche 22 bis 24, dadurch gekennzeichnet, dass der mindestens eine laterale Ätzstopp (
12A ,12B ,12C ,12D ,201 ) eine Linienstruktur und/oder eine Plugstruktur umgibt. - Struktur nach mindestens einem der Ansprüche 22 bis 25, dadurch gekennzeichnet, dass sie Teil eines DRAM-Chips, eines NROM-Chips oder eines Mikroprozessors oder eines Zwischenproduktes für eines dieser Halbleiterbauelemente ist.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102006043113A DE102006043113B3 (de) | 2006-09-07 | 2006-09-07 | Verfahren zur Bearbeitung einer Struktur eines Halbleiter-Bauelements und Struktur in einem Halbleiter-Bauelement |
US11/851,162 US20080061338A1 (en) | 2006-09-07 | 2007-09-06 | Method for Processing a Structure of a Semiconductor Component, and Structure in a Semiconductor Component |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102006043113A DE102006043113B3 (de) | 2006-09-07 | 2006-09-07 | Verfahren zur Bearbeitung einer Struktur eines Halbleiter-Bauelements und Struktur in einem Halbleiter-Bauelement |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102006043113B3 true DE102006043113B3 (de) | 2008-04-30 |
Family
ID=39168675
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102006043113A Expired - Fee Related DE102006043113B3 (de) | 2006-09-07 | 2006-09-07 | Verfahren zur Bearbeitung einer Struktur eines Halbleiter-Bauelements und Struktur in einem Halbleiter-Bauelement |
Country Status (2)
Country | Link |
---|---|
US (1) | US20080061338A1 (de) |
DE (1) | DE102006043113B3 (de) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011044488A (ja) * | 2009-08-19 | 2011-03-03 | Elpida Memory Inc | 半導体装置およびその製造方法 |
US20150255563A1 (en) * | 2014-03-04 | 2015-09-10 | United Microelectronics Corp. | Method for manufacturing a semiconductor device having multi-layer hard mask |
US10497689B2 (en) | 2017-08-04 | 2019-12-03 | Mediatek Inc. | Semiconductor package assembly and method for forming the same |
US10566194B2 (en) * | 2018-05-07 | 2020-02-18 | Lam Research Corporation | Selective deposition of etch-stop layer for enhanced patterning |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4235702A1 (de) * | 1992-10-22 | 1994-04-28 | Siemens Ag | Verfahren zur Erzeugung von Strukturen eines Gesamtmusters in der Oberfläche eines Substrats |
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DE102004034572A1 (de) * | 2004-07-17 | 2006-02-09 | Infineon Technologies Ag | Verfahren zum Herstellen einer Struktur auf der Oberfläche eines Substrats |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070210449A1 (en) * | 2006-03-07 | 2007-09-13 | Dirk Caspary | Memory device and an array of conductive lines and methods of making the same |
US7488685B2 (en) * | 2006-04-25 | 2009-02-10 | Micron Technology, Inc. | Process for improving critical dimension uniformity of integrated circuit arrays |
-
2006
- 2006-09-07 DE DE102006043113A patent/DE102006043113B3/de not_active Expired - Fee Related
-
2007
- 2007-09-06 US US11/851,162 patent/US20080061338A1/en not_active Abandoned
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
Publication number | Publication date |
---|---|
US20080061338A1 (en) | 2008-03-13 |
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