DE102006052722A1 - Verfahren und Vorrichtung zum Reduzieren des Bereitschaftsstroms in einem dynamischen Direktzugriffsspeicher während der Selbstauffrischung - Google Patents

Verfahren und Vorrichtung zum Reduzieren des Bereitschaftsstroms in einem dynamischen Direktzugriffsspeicher während der Selbstauffrischung Download PDF

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Abstract

Ein dynamischer Direktzugriffspeicher, der eine erste dynamische Direktzugriffspeicherzelle, eine zweite dynamische Direktzugriffspeicherzelle, die aufgefrischt werden soll, einen Erfassungsverstärker und eine Steuerschaltung umfasst. Die Steuerschaltung ist konfiguriert, um den Erfassungsverstärker in einem Ruhezustand von mindestens einer der ersten dynamischen Direktzugriffspeicherzelle und der zweiten dynamischen Direktzugriffspeicherzelle zu trennen und um den Erfassungsverstärker in einem Auffrischzustand nur mit der zweiten dynamischen Direktzugriffspeicherzelle, die aufgefrischt werden soll, zu koppeln.

Description

  • Ein Computersystem umfasst oft eine Steuerung, wie z. B. einen Mikroprozessor und einen oder mehrere Speicherchips, wie z. B. Dynamischer-Direktzugriffsspeicher- (DRAM-) Chips. Die DRAM-Chips können ein beliebiger geeigneter Typ eines DRAMs sein, wie z. B. ein synchrones Doppeldatenraten-DRAM (DDR-SDRAM), ein Graphik-DDR-SDRAM (GDDR-SDRAM), ein Niedrigleistungs-DDR-SDRAM (LPDDR-SDRAM), ein DRAM mit reduzierter Latenzzeit (RLDRAM) und ein pseudostatisches RAM (PSRAM), das auf einem DRAM basiert. Das PSRAM liefert gegenüber einem herkömmlichen statischen RAM (SRAM) Vorteile in Dichte und Geschwindigkeit.
  • In der Regel umfasst ein DRAM Eintransistor-und-Einkondensatorspeicherzellen, die in einem oder mehreren Arrays von Speicherzellen angeordnet sind, die in Speicherbänken angeordnet sind. Leitfähige Wortleitungen, die als Zeilenauswahlleitungen bezeichnet sind, erstrecken sich in eine Richtung über ein Array von Speicherzellen und leitfähige Bitleitungen, die als Zifferauswahlleitungen bezeichnet sind, erstrecken sich in eine andere Richtung über das Array von Speicherzellen. Speicherzellen sind an den Kreuzungspunkten von Wortleitungen und Bitleitungen angeordnet.
  • Ein DRAM umfasst einen oder mehrere Zeilendecoder, einen oder mehrere Spaltendecoder und Erfassungsverstärker (Leseverstärker). Um Speicherzellen zu lesen oder zu beschreiben, empfängt das DRAM eine Zeilenadresse, eine Spaltenadresse und Steuersignale, wie z. B. Zeilenadressenauswahl- (RAS-) und Spaltenadressenauswahl- (CAS-) Signale. Ein Zeilendecoder empfängt die Zeilenadresse, um eine Wortleitung oder eine Zeile von Speicherzellen auszuwählen, und die Zeilenadresse wird über das RAS-Signal in den Zeilendecoder gelatcht. Ein Spaltendecoder empfängt die Spaltenadresse, um eine oder mehrere Bitleitungen oder Spalten von Speicherzellen auszuwählen, und die Spaltenadresse wird über das CAS-Signal in den Spaltendecoder gelatcht. Speicherzellen am Schnittpunkt der ausgewählten Zeile und der ausgewählten Spalten liefern Datenbitwerte.
  • Die Erfassungsverstärker können Differenzerfassungsverstärker sein, wobei jeder Erfassungsverstärker komplementäre Bitleitungen an Differenzeingängen empfängt. In der Regel werden die komplementären Bitleitungen und der Erfassungsverstärker während eines Ruhe- oder Vorladungszustands des DRAMs aneinander und an eine Angleichspannung, VBLEQ, angeglichen. Die Angleichspannung bereitet die Bitleitungen und den Erfassungsverstärker für die nächste Erfassungsoperation vor. An dem Erfassungsverstärker empfängt eine der Bitleitungen einen Datenbitwert von einer ausgewählten Speicherzelle und die andere Bitleitung wird als Referenz verwendet.
  • Um das Datenbit zu lesen, verstärkt der Erfassungsverstärker den Unterschied zwischen dem Datenbitwert und dem Referenzwert und liefert einen erfassten Ausgangswert an einen Ausgangstreiber. Der erfasste Ausgangswert wird am Ende der Leseoperation in die ausgewählte Speicherzelle zurückgespeichert. Um ein Datenbit in eine ausgewählte Speicherzelle zu schreiben, übersteuern die Eingangstreiber den Erfassungsverstärker. Ein Eingangstreiber übersteuert einen Datenbitwert auf die mit der ausgewählten Speicherzelle verbundene Bitleitung und ein anderer Ausgangstreiber übersteuert die Inverse des Datenbitwerts auf die Referenzbitleitung. In der Regel sind zwei Paare von Bitleitungen auf die Differenzeingänge eines Erfassungsverstärkers gemultiplext und eine Angleichschaltung ist über jedem Paar von komplementären Bitleitungen platziert. Oft wird jede der Speicherzellen über eine Leseoperation aufgefrischt.
  • Ein Selbstauffrischmodus ist ein wichtiger Niedrigleistungsmodus bei DRAM-Chips. Während eines Ruhezustands zwischen Auffrischzyklen sind beide der Angleichschaltungen aktiviert und die Bitleitungen auf jeder Seite des Erfassungsverstärkers sind miteinander und mit dem Erfassungsverstärker verbunden, um die Spannung an VBLEQ anzugleichen. Diese Angleichspannung bereitet die Bitleitungen und Erfassungsverstärker für die nächste Auffrischung vor. Während des Ruhezustands werden auch die Wortleitungen auf einer Wortleitungsspannung gehalten, die sich in der Regel von der Angleichspannung, VBLEQ, unterscheidet.
  • Eine Ursache für die Ertragsminderung in der DRAM-Produktion sind Wortleitung-zu-Bitleitung-Kurzschlüsse. Die Wortleitung-zu-Bitleitung-Kurzschlüsse verbinden während des Ruhezustands die VBLEQ-Spannungsquelle mit der Wortleitungs-Spannungsquelle, was eine Zunahme des Bereitschaftsstroms bewirkt, wodurch Stromspezifikationen verletzt werden können.
    •
  • Aus diesen und anderen Gründen besteht Bedarf an der vorliegenden Erfindung.
  • Zusammenfassung
  • Ein Aspekt der vorliegenden Erfindung sieht einen dynamischen Direktzugriffsspeicher vor, die eine erste dynamische Direktzugriffsspeicherzelle, eine zweite dynamische Direktzugriffsspeicherzelle, die aufgefrischt werden soll, einen Erfassungsverstärker und eine Steuerschaltung umfasst. Die Steuerschaltung ist konfiguriert, um den Erfassungsverstärker in einem Ruhezustand von mindestens der ersten dynamischen Direktzugriffsspeicherzelle oder der zweiten dynamischen Direktzugriffsspeicherzelle zu trennen und um den Erfassungsverstärker in einem Auffrischzustand mit lediglich der zweiten dynamischen Direktzugriffsspeicherzelle, die aufgefrischt werden soll, zu koppeln.
  • Kurze Beschreibung der Zeichnungen
  • Ausführungsbeispiele der Erfindung sind bezüglich der nachfolgenden Zeichnungen besser verständlich. Die Elemente der Zeichnungen sind nicht notwendigerweise maßstabsgetreu zueinander. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
  • 1 ist ein Blockdiagramm, das ein Ausführungsbeispiel eines DRAMs gemäß der vorliegenden Erfindung veranschaulicht.
  • 2 ist ein Diagramm, das ein Ausführungsbeispiel einer gemultiplexten Erfassungsschaltung veranschaulicht.
  • 3 ist ein Diagramm, das ein Ausführungsbeispiel eines DRAM-Arrays, das Teilarraysegmente und Erfassungsschaltungsstreifen umfasst.
  • 4 ist ein Diagramm, das ein Ausführungsbeispiel einer Zeilen- und Erfassungsverstärkersteuerschaltung veranschaulicht.
  • 5 ist ein Zeitdiagramm, das die Funktionsweise eines Ausführungsbeispiels einer Zeilen- und Erfassungsverstärkersteuerschaltung veranschaulicht.
  • Ausführliche Beschreibung
  • In der folgenden ausführlichen Beschreibung wird Bezug genommen auf die beiliegenden Zeichnungen, die einen Teil hiervon bilden und in denen durch Veranschaulichung spezifische Ausführungsbeispiele gezeigt werden, bei denen die Erfindung praktiziert werden kann. In dieser Hinsicht ist Richtungsterminologie, wie z. B. „oberer/-e/-es", „unterer/-e/-es", „vorderer/-e/-es", „hinterer/-e/-es", „voreilender/e-/-es", „nacheilender/-e/-es" usw., bezüglich der Ausrichtung der beschriebenen Figur oder Figuren verwendet. Da Komponenten von Ausführungsbeispielen der vorliegenden Erfindung in einer Anzahl verschiedener Ausrichtungen positioniert sein können, wird die Richtungsterminologie zum Zweck der Veranschaulichung verwendet und in keiner Weise beschränkend. Es sei darauf hingewiesen, dass andere Ausführungsbeispiele verwendet und strukturelle oder logische Änderungen vorgenommen werden können, ohne den Schutzbereich der vorliegenden Erfindung zu verlassen. Die folgende ausführliche Beschreibung soll daher nicht in beschränkender Weise verstanden werden, und der Schutzbereich der vorliegenden Erfindung ist durch die angehängten Ansprüche definiert.
  • 1 ist ein Blockdiagramm, das ein Ausführungsbeispiel eines DRAMs 30 gemäß der vorliegenden Erfindung veranschaulicht. Das DRAM 30 kann ein beliebiger geeigneter Typ eines DRAMs, wie z. B. ein DDR-SDRAM, ein GDDR-SDRAM, ein LPDDR-SDRAM, ein RLDRAM, oder ein PSRAM sein.
  • Das DRAM 30 umfasst eine Zeilen- und Erfassungsverstärkersteuerschaltung 40, die während des Selbstauffrischmodus Bitleitungen voneinander und von Erfassungsverstärkern trennt. Das DRAM 30 umfasst Erfassungsverstärker, die auf erste Bitleitungen und zweite Bitleitungen gemultiplext sind. Die ersten Bitleitungen entsprechen ersten dynamischen Direktzugriffsspeicherzellen und die zweiten Bitleitungen entsprechen zweiten dynamischen Direktzugriffsspeicherzellen. Während eines Ruhe- oder Vorladungszustands werden die ersten Bitleitungen und die zweiten Bitleitungen auf eine Angleichspannung, wie z. B. VBLEQ, vorgeladen, und die Zeilen- und Erfassungsverstärkersteuerschaltung 40 trennt die Erfassungsverstärker von mindestens einer von den ersten Bitleitungen oder zweiten Bitleitungen. Während des Ruhezustands trennt die Zeilen- und Erfassungsverstärkersteuerschaltung 40 auch die ersten Bitleitungen von den zweiten Bitleitungen. Während einer Auffrischung verbindet die Zeilen- und Erfassungsverstärkersteuerschaltung 40 nur den Satz von Bitleitungen, d. h. die ersten Bitleitungen oder die zweiten Bitleitungen, die aufzufrischenden Speicherzellen zugeordnet sind, mit Erfassungsverstärkern. Die Zeilen- und Erfassungsverstärkersteuerschaltung 40 steuert die Trennung von Bitleitungen, um Leckstrom aufgrund von Wortleitung-und-Bitleitung-Kurzschlüssen während des Ruhezustands zu reduzieren und um Bereitschaftsstrom innerhalb der Stromspezifikationen zu halten.
  • Bei einem Ausführungsbeispiel trennt die Zeilen- und Erfassungsverstärkersteuerschaltung 40 im Ruhezustand die Erfassungsverstärker von den ersten Bitleitungen und verbindet die Erfassungsverstärker mit den zweiten Bitleitungen. Die Zeilen- und Erfassungsverstärkersteuerschaltung 40 erhält die Trennung der Erfassungsverstärker von den ersten Bitleitungen aufrecht und erhält die Verbindung der Erfassungsverstärker mit den zweiten Bitleitungen aufrecht, um zweite dynamische Direktzugriffsspeicherzellen aufzufrischen. Die Zeilen- und Erfassungsverstärkersteuerschaltung 40 verbindet Erfassungsverstärker mit ersten Bitleitungen und trennt Erfassungsverstärker von zweiten Bitleitungen, um erste dynamische Direktzugriffsspeicherzellen aufzufrischen.
  • Bei einem Ausführungsbeispiel trennt die Zeilen- und Erfassungsverstärkersteuerschaltung 40 im Ruhezustand die Erfassungsverstärker von den ersten Bitleitungen und den zweiten Bitleitungen. Die Zeilen- und Erfassungsverstärkersteuerschaltung 40 erhält die Trennung der Erfassungsverstärker von den ersten Bitleitungen aufrecht und verbindet die Erfassungsverstärker mit den zweiten Bitleitungen, um zweite dynamische Direktzugriffsspeicherzellen aufzufrischen. Die Zeilen- und Erfassungsverstärkersteuerschaltung 40 erhält die Trennung der Erfassungsverstärker von den zweiten Bitleitungen aufrecht und verbindet die Erfassungsverstärker mit den ersten Bitleitungen, um erste dynamische Direktzugriffsspeicherzellen aufzufrischen.
  • Im Selbstauffrischmodus liefert die Zeilen- und Erfassungsverstärkersteuerschaltung 40 Erfassungsverstärkersteuersignale, Multiplexerschaltsignale, Angleich- und Vorladungssignale sowie Wortleitungssignale, um Speicherzellen aufzufrischen. Im Selbstauffrischmodus adressiert und im Wesentlichen liest das DRAM 30 regelmäßig jede der Speicherzellen, um ihre Datenbitwerte aufzufrischen. Während einer Auffrischoperation erfasst ein Erfassungsverstärker einen in einer Speicherzelle gespeicherten Datenbitwert und verstärkt den erfassten Datenbitwert, um den maximalen hohen Logikpegel oder den minimalen niedrigen Logikpegel, je nachdem, welcher gerade gelesen wurde, bereitzustellen und den verstärkten Wert in die Speicherzelle zurückzuspeichern.
  • 2 ist ein Diagramm, das ein Ausführungsbeispiel einer gemultiplexten Erfassungsschaltung 100 zeigt. Die Erfassungsschaltung 100 umfasst eine linke Angleich- und Vorladungsschaltung 102, einen linken Multiplexerschalter 104, einen Erfassungsverstärker 106, einen rechten Multiplexerschalter 108 und eine rechte Angleich- und Vorladungsschaltung 110. Die linke Angleich- und Vorladungsschaltung 102 ist mit einer linken Bitleitung BLL bei 116a und mit einer linken komplementären Bitleitung/BLL bei 116b elektrisch gekoppelt. Die linke Angleich- und Vorladungsschaltung 102 empfängt eine Bitleitungsangleichspannung VBLEQ bei 120 und ein linkes Bitleitungs-Angleichsignal EQL bei 122. Die rechte Angleich- und Vorladungsschaltung 110 ist mit einer rechten Bitleitung BLR bei 118a und mit einer rechten komplementären Bitleitung/BLR bei 118b elektrisch gekoppelt. Die rechte Angleich- und Vorladungsschaltung 110 empfängt die Bitleitungs-Angleichspannung VBLEQ bei 124 und ein rechtes Bitleitungs-Angleichsignal EQR bei 126.
  • Der linke Multiplexerschalter 104 umfasst einen linken Bitleitung-n-Kanal-Metalloxyd-Halbleiter- (NMOS-) Trenntransistor 112a und einen linken Komplementäre-Bitleitung-NMOS-Trenntransistor 112b. Der rechte Multiplexerschalter 108 umfasst einen rechten Bitleitung-NMOS-Trenntransistor 114a und einen rechten Komplementäre-Bitleitung-NMOS-Trenntransistor 114b.
  • Eine Seite des Drain-Source-Wegs des NMOS-Trenntransistors 112a ist über die linke Bitleitung BLL bei 116a mit der linken Angleich- und Vorladungsschaltung 102 elektrisch gekoppelt. Die andere Seite des Drain-Source-Wegs des NMOS-Trenntransistors 112a ist über einen ersten Differenzeingangsweg 128 mit dem ersten Differenzeingang des Erfassungsverstärkers 106 und einer Seite des Drain-Source-Wegs des NMOS-Trenntransistors 114a elektrisch gekoppelt. Die andere Seite des Drain-Source-Wegs des NMOS-Trenntransistors 114a ist über die rechte Bitleitung BLR bei 118a mit der rechten Angleich- und Vorladungsschaltung 110 elektrisch gekoppelt.
  • Eine Seite des Drain-Source-Wegs des NMOS-Trenntransistors 112b ist über die linke komplementäre Bitleitung/BLL bei 116b mit der linken Angleich- und Vorladungsschaltung 102 elektrisch gekoppelt. Die andere Seite des Drain-Source-Wegs des NMOS-Trenntransistors 112b ist über einen zweiten Differenzeingangsweg 130 mit dem zweiten Differenzeingang des Erfassungsverstärkers 106 und einer Seite des Drain-Source-Wegs des NMOS-Trenntransistors 114b elektrisch gekoppelt. Die andere Seite des Drain-Source-Wegs des NMOS-Trenntransistors 114b ist über die rechte komplementäre Bitleitung/BLR bei 118b mit der rechten Angleich- und Vorladungsschaltung 110 elektrisch gekoppelt.
  • Das Gate des NMOS-Trenntransistors 112a ist über einen linken Multiplexersteuerweg 132 mit dem Gate des NMOS-Trenntransistors 112b elektrisch gekoppelt. Das Gate des NMOS-Trenntransistors 114a ist über einen rechten Mul tiplexersteuerweg 134 mit dem Gate des NMOS-Trenntransistors 114b elektrisch gekoppelt. Die Gates der linken Trenntransistoren 112a und 112b empfangen ein linkes Multiplexersteuersignal MUXL bei 132. Die Gates der rechten Trenntransistoren 114a und 114b empfangen ein rechtes Multiplexersteuersignal MUXR bei 134.
  • In einem Ruhe- oder Bereitschaftszustand empfängt die linke Angleich- und Vorladungsschaltung 102 vor einer Auffrischoperation ein aktives linkes Bitleitungs-Angleichsignal EQL bei 122. Ansprechend auf das aktive linke Bitleitungs-Angleichsignal EQL bei 122 gleicht die linke Angleich- und Vorladungsschaltung 102 die Spannungspegel auf den linken Bitleitungen 116a und 116b an die Bitleitungs-Angleichspannung VBLEQ bei 120 an. Die linke Bitleitung BLL bei 116a ist über die aktivierte linke Angleich- und Vorladungsschaltung 102 mit der linken komplementären Bitleitung/BLL bei 116b elektrisch gekoppelt. Ebenso sind die linken Bitleitungen 116a und 116b über die aktivierte linke Angleich- und Vorladungsschaltung 102 mit der Angleichspannung VBLEQ bei 120 elektrisch gekoppelt.
  • Während der Auffrischoperation empfängt die linke Angleich- und Vorladungsschaltung 102 ein inaktives linkes Bitleitungs-Angleichsignal EQL bei 122. Ansprechend auf das inaktive linkes Bitleitungs-Angleichsignal EQL bei 122 trennt die linke Angleich- und Vorladungsschaltung 102 die linke Bitleitung BLL bei 116a von der linken komplementären Bitleitung 116b. Ebenso trennt die deaktivierte linke Angleich- und Vorladungsschaltung 102 die linken Bitleitungen 116a und 116b von der Angleichspannung VBLEQ bei 120.
  • Im Ruhe- oder Bereitschaftszustand empfängt die rechte Angleich- und Vorladungsschaltung 110 vor einer Auffrischoperation ein aktives rechtes Bitleitungs-Angleichsignal EQR bei 126. Ansprechend auf das aktive rechte Bitleitungs-Angleichsignal EQR bei 126 gleicht die rechte Angleich- und Vorladungsschaltung 110 die Spannungspegel auf den rechten Bitleitungen 118a und 118b an die Bitleitungs-Angleichspannung VBLEQ bei 124 an. Die rechte Bitleitung BLL bei 118a ist über die aktivierte rechte Angleich- und Vorladungsschaltung 110 mit der rechten komplementären Bitleitung/BLL bei 118b elektrisch gekoppelt. Ebenso sind die rechten Bitleitungen 118a und 118b über die aktivierte rechte Angleich- und Vorladungsschaltung 110 mit der Angleichspannung VBLEQ bei 126 elektrisch gekoppelt.
  • Während der Auffrischoperation empfängt die rechte Angleich- und Vorladungsschaltung 110 ein inaktives rechtes Bitleitungs-Angleichsignal EQR bei 126. Ansprechend auf das inaktive Rechte Bitleitungs-Angleichsignal EQR bei 126 trennt die rechte Angleich- und Vorladungsschaltung 110 die rechte Bitleitung BLL bei 118a von der rechten komplementären Bitleitung 118b. Ebenso trennt die deaktivierte rechte Angleich- und Vorladungsschaltung 110 die rechten Bitleitungen 118a und 118b von der Angleichspannung VBLEQ bei 124.
  • Der linke Multiplexerschalter 104 empfängt ein aktives linkes Multiplexersteuersignal MUXL bei 132, um die NMOS-Trenntransistoren 112a und 112b einzuschalten. Das Einschalten der NMOS-Trenntransistoren 112a und 112b verbindet die linke Bitleitung BLL bei 116a mit dem ersten Differenzeingang bei 128 des Erfassungsverstärkers 106 und die linke komplementäre Bitleitung/BLL bei 116b mit dem zweiten Differenzeingang bei 130 des Erfassungsverstärkers 106. Ein Deaktivieren oder Ausschalten der NMOS-Trenntransistoren 112a und 112b trennt die linke Bitleitung BLL bei 116a von dem ersten Differenzeingang bei 128 und die linke komplementäre Bitleitung/BLL bei 116b von dem zweiten Differenzeingang bei 130.
  • Der rechte Multiplexerschalter 108 empfängt ein aktives rechtes Multiplexersteuersignal MUXR bei 134, um die NMOS-Trenntransistoren 114a und 114b einzuschalten. Das Einschalten der NMOS-Trenntransistoren 114a und 114b verbindet die rechte Bitleitung BLR bei 118a mit dem ersten Differenzeingang bei 128 des Erfassungsverstärkers 106 und die rechte komplementäre Bitleitung/BLR bei 118b mit dem zweiten Differenzeingang bei 130 des Erfassungsverstärkers 106. Ein Deaktivieren oder Ausschalten der NMOS-Trenntransistoren 114a und 114b trennt die rechte Bitleitung BLR bei 118a von dem ersten Differenzeingang bei 128 und die rechte komplementäre Bitleitung/BLR bei 118b von dem zweiten Differenzeingang bei 130.
  • Im Ruhe- oder Bereitschaftszustand wird mindestens einer der Multiplexerschalter 104 und 108 über das linke Multiplexersteuersignal MUXL bei 132 und das rechte Multiplexersteuersignal MUXR bei 134 deaktiviert. Wird eine Wortleitung mit mindestens einer der linken Bitleitungen 116a und 116b oder mit mindestens einer der rechten Bitleitungen 118a und 118b kurzgeschlossen, trennt ein Deaktivieren mindestens eines der Multiplexerschalter 104 und 108 die linke Bitleitung BLL bei 116a von der rechten Bitleitung BLR bei 118a und die linke komplementäre Bitleitung/BLL bei 116b von der rechten komplementären Bitleitung/BLR bei 118b. Ebenso trennt ein Deaktivieren mindestens eines der Multiplexerschalter 104 und 108 die linke Angleich- und Vorladungsschaltung 102 von der rechten Angleich- und Vorladungsschaltung 110, so dass nur eine der Angleich- und Vorladungsschaltungen 102 und 110 Leckstrom durch einen Wortleitung-zu-Bitleitung-Kurzschluss liefert.
  • Bei einem Ausführungsbeispiel wird im Ruhezustand einer der Multiplexerschalter 104 und 108 deaktiviert und der andere der Multiplexerschalter 104 und 108 wird aktiviert, um den ersten Differenzeingang bei 128 und den zweiten Differenzeingang bei 130 auf die Bitleitungs-Angleichspannung VBLEQ zu laden. Bei einem Ausführungsbeispiel sind im Ruhezustand sowohl der linke als auch der rechte Multiplexerschalter 104 und 108 deaktiviert, derart, dass der Erfassungsverstärker 106 davon getrennt ist, Leckstrom durch einen Wortleitung-zu-Bitleitung-Kurzschluss zu liefern.
  • Während der Auffrischoperation wird einer der Multiplexerschalter 104 und 108 deaktiviert und der andere der Multiplexerschalter 104 und 108 wird aktiviert, um Bitleitungen, wie z. B. die Bitleitungen 116a und 116b oder die Bitleitungen 118a und 118b, mit dem ersten Differenzeingang bei 128 und dem zweiten Differenzeingang bei 130 zu verbinden. Der linke Multiplexerschalter 104 wird über das linke Multiplexersteuersignal MUXL bei 132 aktiviert, und der rechte Multiplexerschalter 108 wird über das rechte Multiplexersteuersignal MUXR bei 134 deaktiviert, um die linke Bitleitung BLL bei 116a mit dem ersten Differenzeingang bei 128 und die linke komplementäre Bitleitung/BLL bei 116b mit dem zweiten Differenzeingang bei 130 zu verbinden. Der linke Multiplexerschalter 104 wird über das linke Multiplexersteuersignal MUXL bei 132 deaktiviert, und der rechte Multiplexerschalter 108 wird über das rechte Multiplexersteuersignal MUXR bei 134 aktiviert, um die rechte Bitleitung BLR bei 118a mit dem ersten Differenzeingang bei 128 und die rechte komplementäre Bitleitung/BLR bei 118b mit dem zweiten Differenzeingang bei 130 zu verbinden.
  • Der Erfassungsverstärker 106 empfängt einen Datenbitwert an dem ersten Differenzeingang bei 128 und die Inverse des Datenbitwerts oder eines Referenzwerts an dem zweiten Differenzeingang bei 130. Um ein Datenbit aufzufrischen, verstärkt der Erfassungsverstärker 106 den Unterschied zwischen einem erfassten Wert auf dem ersten Differenzeingang bei 128 und einem erfassten Wert auf dem zweiten Differenzeingang bei 130. Der verstärkte Wert wird über eine Deaktivierung einer Wortleitung in die Speicherzelle zurückgespeichert.
  • Bei einem Ausführungsbeispiel wird im Ruhezustand der Erfassungsverstärker 106 mit einem Paar von Bitleitungen, den linken Bitleitungen 116a und 116b oder den rechten Bitleitungen 118a und 118b, verbunden und von einem anderen Paar von Bitleitungen, den rechten Bitleitungen 118a und 118b oder den linken Bitleitungen 116a und 116b, getrennt. Die mit dem Erfassungsverstärker 106 verbundenen Bitleitungen werden auf die Bitleitungs-Angleichspannung VBLEQ geladen, die den ersten Differenzeingang bei 128 und den zweiten Differenzeingang bei 130 auf die Bitleitungs-Angleichspannung VBLEQ lädt. Bei einer Auffrischoperation wird einer der Multiplexerschalter, der linke Multiplexerschalter 104 oder der rechte Multiplexerschalter 108 deaktiviert und der andere wird aktiviert, um eine ausgewählte Speicherzelle mit dem Erfassungsverstärker 106 zu verbinden. Ein aktivierter linker Multiplexerschalter 104 verbindet den ersten Differenzeingang 128 mit der linken Bitleitung BLL bei 116a und den zweiten Differenzeingang bei 130 mit der linken komplementären Bitleitung/BLL bei 116b. Ein aktivierter rechter Multiplexerschalter 108 verbindet den ersten Differenzeingang bei 128 mit der rechten Bitleitung BLR bei 118a und den zweiten Differenzeingang bei 130 mit der linken komplementären Bitleitung/BLR bei 118b. Wenn der deaktivierte Multiplexerschalter 104 oder 108 während des Ruhezustands deaktiviert wurde, wird die Trennung zwischen dem Erfassungsverstärker 106 und dem getrennten Paar von Bitleitungen, der rechten Bitleitungen 118a und 118b oder linken Bitleitungen 116a und 116b aufrechterhalten. Ebenso wird, wenn der aktivierte Multiplexerschalter 104 oder 108 während des Ruhezustands aktiviert wurde, die Verbindung zwischen dem Erfassungsverstärker 106 und dem angeschlossenen Paar von Bitleitungen, den linken Bitleitungen 116a und 116b oder rechten Bitleitungen 118a und 118b aufrechterhalten. Wenn der aktivierte Multiplexerschalter 104 oder 108 während des Ruhezustands deaktiviert wurde, wird eine Verbindung zwischen den linken Bitleitungen 116a und 116b und den rechten Bitleitungen 118a und 118b und dem Erfassungsverstärker 106 hergestellt, bevor der andere Multiplexerschalter 104 oder 108 deaktiviert wird, um ein Paar von Bitleitungen, die linken Bitleitungen 116a und 116b oder die rechten Bitleitungen 118a und 118b, von dem Erfassungsverstärker 106 zu trennen.
  • Bei einem Ausführungsbeispiel wird im Ruhezustand der Erfassungsverstärker 106 von den linken Bitleitungen 116a und 116b und rechten Bitleitungen 118a und 118b getrennt. Bei einer Auffrischoperation wird einer der Multiplexerschalter, der linke Multiplexerschalter 104 oder der rechte Multiplexerschalter 108, deaktiviert, um die Trennung aufrechtzuerhalten, und der andere wird aktiviert, um eine ausgewählte Speicherzelle mit dem Erfassungsverstärker 106 zu verbinden. Ein aktivierter linker Multiplexerschalter 104 verbindet den ersten Differenzeingang bei 128 mit der linken Bitleitung BLL bei 116a und den zweiten Differenzeingang bei 130 mit der linken komplementären Bitleitung/BLL bei 116b. Ein aktivierter rechter Multiplexerschalter 108 verbindet den ersten Differenzeingang bei 128 mit der rechten Bitleitung BLR bei 118a und den zweiten Differenzeingang bei 130 mit der linken komplementären Bitleitung/BLR bei 118b. Die mit dem Erfassungsverstärker 106 verbundenen Bitleitungen werden auf die Bitleitungs-Angleichspannung VBLEQ geladen, die den ersten Differenzeingang bei 128 und den zweiten Differenzeingang bei 130 auf die Bitleitungs-Angleichspannung VBLEQ lädt.
  • Bei Betrieb im Ruhezustand empfängt die linke Angleich- und Vorladungsschaltung 102 ein aktives linkes Bitleitungs-Angleichsignal EQL bei 122 und die rechte Angleich- und Vorladungsschaltung 110 empfängt ein aktives rechtes Bitleitungs-Angleichsignal EQR bei 126. Ansprechend auf das aktive linke Bitleitungs-Angleichsignal EQL bei 122 gleicht die linke Angleich- und Vorladungsschaltung 102 die Spannungspegel auf den linken Bitleitungen 116a und 116b auf die Bitleitungs-Angleichspannung VBLEQ bei 120 an. Ansprechend auf das aktive rechtes Bitleitungs-Angleichsignal EQR bei 126, gleicht die rechte Angleich- und Vorladungsschaltung 110 die Spannungspegel auf den rechten Bitleitungen 118a und 118b an die Bitleitungs-Angleichspannung VBLEQ bei 124 an.
  • Auch wird im Ruhezustand mindestens einer der Multiplexerschalter 104 und 108 über das linke Multiplexersteuersignal MUXL bei 132 und das rechte Multiplexersteuersignal MUXR bei 134 deaktiviert. Bei einem Ausführungsbeispiel wird im Ruhezustand einer der Multiplexerschalter 104 und 108 deaktiviert und der andere der Multiplexerschalter 104 und 108 wird aktiviert, um den ersten Differenzeingang bei 128 und den zweiten Differenzeingang bei 130 auf die Bitleitungs-Angleichspannung VBLEQ zu laden. Während einer Auffrischoperation wird einer der Multiplexerschalter 104 oder 108 deaktiviert und der andere wird aktiviert, um eine ausgewählte Speicherzelle mit dem Erfassungsverstärker 106 zu verbinden. Wurde der deaktivierte Multiplexerschalter 104 oder 108 während des Ruhezustands deaktiviert, wird die Trennung zwischen dem Erfassungsverstärker 106 und dem isolierten Paar von Bitleitungen aufrechterhalten. Ebenso wird, wenn der aktivierte Multiplexerschalter 104 oder 108 während des Ruhezustands aktiviert wurde, die Verbindung zwischen dem Erfassungsverstärker 106 und dem angeschlossenen Paar von Bitleitungen aufrechterhalten. Wenn der aktivierte Multiplexerschalter 104 oder 108 während des Ruhezustands deaktiviert wurde, wird eine Verbindung zwischen den linken Bitleitungen 116a und 116b und den rechten Bitleitungen 118a und 118b und dem Erfassungsverstärker 106 hergestellt, bevor der andere Multiplexerschalter 104 oder 108 deaktiviert wird, um ein Paar von Bitleitungen, die linken Bitleitungen 116a und 116b oder die rechten Bitleitungen 118a und 118b, von dem Erfassungsverstärker 106 zu trennen. Der Rest der Auffrischoperation wird über den Erfassungsverstärker 106 geliefert.
  • Bei einem Ausführungsbeispiel sind im Ruhezustand sowohl der linke als auch der rechte Multiplexerschalter 104 und 108 deaktiviert, um den Erfassungsverstärker 106 zu trennen. Bei einer Auffrischoperation wird einer der Multiplexerschalter 104 oder 108 deaktiviert, um die Trennung aufrechtzuerhalten, und der andere wird aktiviert, um eine ausgewählte Speicherzelle mit dem Erfassungsverstärker 106 zu verbinden. Die mit dem Erfassungsverstärker 106 verbundenen Bitleitungen werden auf die Bitleitungs-Angleichspannung VBLEQ geladen, die den ersten Differenzeingang bei 128 und den zweiten Differenzeingang bei 130 auf die Bitleitungs-Angleichspannung VBLEQ lädt. Der Rest der Auffrischoperation wird über den Erfassungsverstärker 106 geliefert.
  • 3 ist ein Diagramm, das ein Ausführungsbeispiel eines DRAM-Rrrays 200, das Teilarraysegmente 202a–202n und Erfassungsschaltungs- (SC-) Streifen 204a-204n+1 umfasst, veranschaulicht. Jedes der Teilarraysegmente 202a–202n umfasst dynamische Direktzugriffsspeicherzellen in einem Teilarray von Speicherzellen. Ebenso umfasst jedes der Teilarraysegmente 202a–202n Bitleitungen und Wortleitungen. Jeder der Erfassungsschaltungsstreifen 204a-204n+1 umfasst eine Mehrzahl von Erfassungsschaltungen, wie z. B. eine Erfassungsschaltung 100.
  • Jedes der Teilarraysegmente 202a–202n ist durch zwei der Erfassungsschaltungsstreifen 204a-204n+1 begrenzt. Ein Teilarraysegment 0 bei 202a ist durch einen Erfassungsschaltungsstreifen 0 bei 204a und einen Erfassungsschaltungsstreifen 1 bei 204b begrenzt. Ein Teilarraysegment 1 bei 202b ist durch einen Erfassungsschaltungsstreifen 1 bei 204b und einen Erfassungsschaltungsstreifen 2 bei 204c begrenzt. Ein Teilarraysegment 2 bei 202c ist durch einen Erfassungsschaltungsstreifen 2 bei 204c und einen Erfassungsschaltungsstreifen 3 bei 204d begrenzt. Ein Teilarraysegment 3 bei 202d ist durch einen Erfassungsschaltungsstreifen 3 bei 204d und einen Erfassungsschaltungsstreifen 4 bei 204e begrenzt, usw., bis zu Teilarraysegment n bei 202n, das durch einen Erfassungsschaltungsstreifen n bei 204n und einen Erfassungsschaltungsstreifen n+1 bei 204n+1 begrenzt ist.
  • Jeder der Erfassungsschaltungsstreifen 204b–204n wird von zwei der Teilarraysegmente 202a–202n geteilt. Der Erfas sungsschaltungsstreifen 1 bei 204b wird von Teilarraysegment 0 bei 202a und Teilarraysegment 1 bei 202b geteilt. Der Erfassungsschaltungsstreifen 2 bei 204c wird von Teilarraysegment 1 bei 202b und Teilarraysegment 2 bei 202c geteilt. Der Erfassungsschaltungsstreifen 3 bei 204d wird von Teilarraysegment 2 bei 202c von Teilarraysegment 3 bei 202d geteilt. Der Erfassungsschaltungsstreifen 4 bei 204e wird von Teilarraysegment 3 bei 202d und Teilarraysegment 4 geteilt, usw., bis zu dem Erfassungsschaltungsstreifen n bei 204n, der von Teilarraysegment n–1 und Teilarraysegment n bei 202n geteilt wird. Der Erfassungsschaltungsstreifen 0 bei 204a wird durch das Teilarraysegment 0 bei 202a verwendet, und der Erfassungsschaltungsstreifen n+1 bei 204n+1 wird durch das Teilarraysegment n bei 202n verwendet.
  • Jedes der Teilarraysegmente 202a–202n ist über den Blockadressenabschnitt einer Zeilenadresse adressierbar. Ebenso werden die Multiplexerschahter, wie z. B. die Multiplexerschalter 104 und 108 in den Erfassungsschaltungsstreifen 204b–204n über den Blockadressenabschnitt der Zeilenadresse aktiviert und deaktiviert. Die Multiplexerschalter werden aktiviert, um Bitleitungen, wie z. B. die Bitleitungen 116a und 116b oder 118a und 118b, von einem ausgewählten der Teilarraysegmente 202a–202n mit Erfassungsverstärkern, wie z. B. dem Erfassungsverstärker 106, zu verbinden. Wortleitungen, wie z. B. Wortleitungen 206a und 206b, sind über den Wortleitungsadressenabschnitt der Zeilenadresse adressierbar.
  • Bei einer Beispieloperation wird eine Zeilenadresse decodiert, um den Blockadressenabschnitt der Zeilenadresse zu erhalten und das Teilarraysegment 2 bei 202c auszuwählen. Die linken Multiplexerschalter, wie z. B. der linke Multiplexerschalter 104, in dem Erfassungsschaltungsstreifen 2 bei 204c werden deaktiviert oder ausgeschaltet, um Bitleitungen, wie z. B. Bitleitungen 208a und 208b, in dem Teilarraysegment 1 bei 202b von den Erfassungsverstärkern in dem Erfassungsschaltungsstreifen 2 bei 204c zu trennen.
  • Rechte Multiplexerschalter, wie z. B. der rechte Multiplexerschalter 108, in dem Erfassungsschaltungsstreifen 2 bei 204c werden aktiviert oder eingeschaltet, um Bitleitungen, wie z. B. Bitleitungen 208c und 208d, in dem Teilarraysegment 2 bei 202c mit den Erfassungsverstärkern in dem Erfassungsschaltungsstreifen 2 bei 204c zu verbinden. Ebenso werden linke Multiplexerschalter, wie z. B. der linke Multiplexerschalter 104, in dem Erfassungsschaltungsstreifen 3 bei 204d aktiviert oder eingeschaltet, um Bitleitungen, wie z. B. Bitleitungen 208e und 208f, in dem Teilarraysegment 2 bei 202c, mit den Erfassungsverstärkern in dem Erfassungsschaltungsstreifen 3 bei 204d zu verbinden, und rechte Multiplexerschalter, wie z. B. der rechte Multiplexerschalter 108, in dem Erfassungsschaltungsstreifen 3 bei 204d werden deaktiviert oder ausgeschaltet, um Bitleitungen, wie z. B. Bitleitungen 208g und 208h in dem Teilarraysegment 3 bei 202d von den Erfassungsverstärkern in dem Erfassungsschaltungsstreifen 3 bei 204d zu trennen. Eine der Wortleitungen, wie z. B. die Wortleitung 206a, wird über den Wortleitungsadressenabschnitt der Zeilenadresse ausgewählt, um ausgewählte Speicherzellen in dem Teilarraysegment 2 bei 202c aufzufrischen.
  • Während des Ruhezustands umfasst jeder der Erfassungsschaltungsstreifen 204b–204n mindestens einen Satz von Multiplexerschaltern, linken Multiplexerschaltern oder rechten Multiplexerschaltern, die deaktiviert werden, um die Erfassungsverstärker von den Bitleitungen zu trennen. Ebenso umfasst der Erfassungsschaltungsstreifen 0 bei 204a rechte Multiplexer, und der Erfassungsschaltungsstreifen n+1 bei 204n+1 umfasst linke Multiplexer, die ähnlich den linken und rechten Multiplexerschaltern in den Erfassungsschaltungsstreifen 204b–204n aktiviert und deaktiviert werden. Bei einem Ausführungsbeispiel wird im Ruhezustand ein Satz von Multiplexerschaltern deaktiviert und der andere Satz wird aktiviert, um die ersten Differenzeingänge und die zweiten Differenzeingänge des Erfassungsverstärkers auf die Bitleitungs-Angleichspannung VBLEQ zu laden. Bei einem Ausführungsbeispiel sind im Ruhezustand sowohl die linken als auch die rechten Multiplexerschalter deaktiviert, um die Erfassungsverstärker zu trennen.
  • 4 ist ein Diagramm, das ein Ausführungsbeispiel einer Zeilen- und Erfassungsverstärkersteuerschaltung 300 veranschaulicht. Die Zeilen- und Erfassungsverstärkersteuerschaltung 300 umfasst einen Selbstauffrischzeitgeber 302, eine Globalzeilensteuerschaltung 304, einen Trennzeitgeber 306, einen Auffrischadressenzähler 308 und eine Segmentsteuerschaltung 310. Die Zeilen- und Erfassungsverstärkersteuerschaltung 300 umfasst n Segmentsteuerschaltungen 310, wobei jede der n Segmentsteuerschaltungen 310 einem der Teilarraysegmente 202a–202n entspricht. Die Zeilen- und Erfassungsverstärkersteuerschaltung 300 ist ähnlich der Zeilen- und Erfassungsverstärkersteuerschaltung 40.
  • Der Selbstauffrischzeitgeber 302 ist über einen Zeitgebersignalweg 312 mit der Globalzeilensteuerschaltung 304 elektrisch gekoppelt. Die Globalzeilensteuerschaltung 304 ist über einen Zeilensteuersignalweg 314 mit dem Trennzeitgeber 306 und dem Auffrischadressenzähler 308 elektrisch gekoppelt. Der Trennzeitgeber 306 ist über einen Aktivierungssignalweg 316 und einen Trennsignalweg 318 mit der Segmentsteuerschaltung 310 elektrisch gekoppelt. Der Auffrischadressenzähler 308 ist über einen Auffrischadressenweg 320 mit der Segmentsteuerschaltung 310 elektrisch gekoppelt. Die Segmentsteuerschaltung 310 ist über einen Segmentsteuerweg 322 mit der Globalzeilensteuerschaltung 304 elektrisch gekoppelt.
  • Der Selbstauffrischzeitgeber 302 liefert über den Zeitgebersignalweg 312 ein Selbstauffrischsignal SRF bei 312 an die Globalzeilensteuerschaltung 304. Das Selbstauffrischsignal SRF bei 312 umfasst Selbstauffrischpulse, die Auffrischoperationen auslösen. Jeder der Selbstauffrischpulse löst eine Auffrischoperation aus. Der Selbstauffrischzeit geber 302 löst die Auffrischoperationen gemäß den Auffrischanforderungen des DRAMs 30 aus.
  • Die Globalzeilensteuerschaltung 304 empfängt das die Selbstauffrischpulse umfassende Selbstauffrischsignal SRF bei 312 und liefert ein Auffrischaktivierungssignal ACTRF bei 314. Die Globalzeilensteuerschaltung 304 liefert das Auffrischaktivierungssignal ACTRF bei 314 über den Zeilensteuersignalweg 314 an den Trennzeitgeber 306 und den Auffrischadressenzähler 308. Ansprechend auf einen Selbstauffrischpuls aktiviert die Globalzeilensteuerschaltung 304 das Auffrischaktivierungssignal ACTRF bei 314. Die Globalzeilensteuerschaltung 304 empfängt über den Segmentsteuerweg 322 ein Zeilenaktivierungssignal von der Segmentsteuerschaltung 310. Ansprechend auf das Zeilenaktivierungssignal aktiviert die G1obalzeilensteuerschaltung 304 einen internen Zeitgeber, um zu einem Zeilenadressenübernahmesignalzeitzählstand hoch zu zählen. Nachdem der innere Zeitgeber den Zeilenadressenübernahmesignalzeitzählstand erreicht hat, deaktiviert die Globalzeilensteuerschaltung 304 das Auffrischaktivierungssignal ACTRF bei 314.
  • Der Trennzeitgeber 306 empfängt das Auffrischaktivierungssignal ACTRF bei 314 und liefert ein Aktivierungssignal ACT bei 316 und ein Trennsignal ISO bei 318. Der Trennzeitgeber 306 liefert das Aktivierungssignal ACT bei 316 über den Aktivierungssignalweg 316 an n Segmentsteuerschaltungen, die die Segmentsteuerschaltung 310 umfassen. Ebenso liefert der Trennzeitgeber 306 das Trennsignal ISO bei 318 über den Trennsignalweg 318 an n Segmentsteuerschaltungen, die die Segmentsteuerschaltung 310 umfassen.
  • Der Trennzeitgeber 306 aktiviert das Trennsignal ISO bei 318 und einen internen, auf einem aktiven Auffrischaktivierungssignal ACTRF bei 314 basierenden, Zeitgeber. Der interne Zeitgeber zählt hoch auf einen Vorkonditionierungszeitzählstand. Nachdem der interne Zeitgeber den Vorkonditionierungszeitzählstand erreicht hat, aktiviert der Trenn zeitgeber 306 das Aktivierungssignal ACT bei 316, was zu einer Zeilenaktivierung und Speicherzellenauffrischung führt. Die Zeit zwischen dem Aktivieren des Auffrischaktivierungssignals ACTRF bei 314 und dem Aktivieren des Aktivierungssignals ACT bei 316 ist die Vorkonditionierungszeit. Während der Vorkonditionierungszeit werden die Bitleitungen und Differenzeingänge der Erfassungsverstärker, wie z. B. des Erfassungsverstärkers 106, auf Bitleitungs-Angleichspannung VBLEQ geladen und/oder an dieselbe angeglichen.
  • Der Trennzeitgeber 306 deaktiviert das Aktivierungssignal ACT bei 316 und aktiviert einen internen, auf einem deaktivierten Auffrischaktivierungssignal ACTRF bei 314 basierenden, Zeitgeber. Der innere Zähler zählt auf einen Nachkonditionierungszeitzählstand hoch. Nachdem der innere Zeitgeber den Nachkonditionierungszeitzählstand erreicht hat, deaktiviert der Trennzeitgeber 306 das Trennsignal ISO bei 318, wodurch die Auffrischoperation beendet wird und im Wesentlichen der Ruhezustand begonnen wird. Die Zeit zwischen dem Deaktivieren des Auffrischaktivierungssignals ACTRF bei 314 und dem Deaktivieren des Trennsignals ISO bei 318 ist die Nachkonditionierungszeit. Während der Nachkonditionierungszeit werden die Bitleitungen vor der Trennung in dem Ruhezustand auf die Bitleitungs-Angleichspannung VBLEQ geladen und an dieselbe angeglichen.
  • Der Auffrischadressenzähler 308 empfängt das Auffrischaktivierungssignal ACTRF bei 314 und liefert eine Auffrischadresse RFADD bei 320 über den Auffrischungsadressenweg 320 an n Segmentsteuerschaltungen, die die Segmentsteuerschaltung 310 umfassen. Die Auffrischadresse RFADD bei 320 umfasst einen Blockadressenabschnitt und einen Wortleitungsadressenabschnitt einer Zeilenadresse.
  • Die Segmentsteuerschaltung 310 empfängt das Aktivierungssignal ACT bei 316, das Trennsignal ISO bei 318 und die Auffrischadresse RFADD bei 320 und liefert die linke Mul tiplexersteuersignale MUXL bei 324, die rechte Multiplexersteuersignale MUXR bei 326, Erfassungsverstärkersteuersignale SACON bei 328 und Wortleitungssignale WL bei 330. Die linken Multiplexersteuersignale MUXL bei 324 und die rechten Multiplexersteuersignale MUXR bei 326 steuern Multiplexerschalter, wie z. B. den linken Multiplexerschalter 104 und den rechten Multiplexerschalter 108, in zwei der Erfassungsschaltungsstreifen 204a–204n+1, die das eine der Teilarraysegmente 202a–202n begrenzen, das der Segmentsteuerschaltung 310 entspricht. Die Wortleitungssignale WL bei 330 aktivieren Wortleitungen, um Speicherzellen in dem Teilarraysegment 202a–202n einzuschalten, das der Segmentsteuerschaltung 310 entspricht. Die Erfassungsverstärkersteuersignale SACON bei 328 steuern den Erfassungsverstärkerbetrieb. Bei einem Ausführungsbeispiel steuern die Erfassungsverstärkersteuersignale SACON bei 328 Angleich- und Vorladungsschaltungen, wie z. B. die Angleich- und Vorladungsschaltungen 102 und 110 in dem Teilarraysegment 202a–202n, das der Segmentsteuerschaltung 310 entspricht.
  • Die Segmentsteuerschaltung 310 decodiert die Auffrischadresse RFADD bei 320. Wenn der Blockadressenabschnitt der Auffrischadresse RFADD bei 320 das Teilarraysegment 202a–202n adressiert, das der Segmentsteuerschaltung 310 entspricht, aktiviert die Segmentsteuerschaltung 310 die linken Multiplexersteuersignale MUXL bei 324 und die rechten Multiplexersteuersignale MUXR bei 326, die dem adressierten Teilarraysegment 202a–202n entsprechen. Ebenso aktiviert die Segmentsteuerschaltung 310 eine über den Wortleitungsadressabschnitt der Zeilenadresse adressierte Wortleitung. Die Segmentsteuerschaltung 310 aktiviert die linken Multiplexersteuersignale MUXL bei 324 und die rechten Multiplexersteuersignale MUXR bei 326 basierend auf einem aktiven Trennsignal ISO bei 318. Die aktivierten linken Multiplexersteuersignale MUXL bei 324 und die rechten Multiplexersteuersignale MUXR bei 326 schalten Multiplexerschalter, wie z.B. den linken Multiplexerschalter 104 und den rechten Multiplexerschalter 108, ein, um Bit leitungen die Differenzeingänge der Erfassungsverstärker während der Vorkonditionierungszeit auf die Bitleitungsangleichspannung VBLEQ zu laden und/oder an diese anzugleichen. Bei einem Ausführungsbeispiel deaktiviert die Segmentsteuerschaltung 310 die ausgewählten linken Multiplexersteuersignale MUXL bei 324 und die rechten Multiplexersteuersignale MUXR bei 326 basierend auf dem aktivierten Aktivierungssignal ACT bei 316, um Speicherzellen aufzufrischen.
  • Die Segmentsteuerschaltung 310 überträgt ein Zeilenaktivierungssignal an die Globalzeilensteuerschaltung 304 ansprechend auf das aktivierte Aktivierungssignal ACT bei 316. Die Globalzeilensteuerschaltung 304 aktiviert einen internen Zeitgeber, der auf einen Zeilenadressenübernahmesignalzeitzählstand hoch zählt. Nachdem der interne Zeitgeber den Zeilenadressenübernahmesignalzeitzählstand erreicht hat, deaktiviert die Zeilensteuerschaltung 304 das Auffrischaktivierungssignal ACTRF bei 314. Der Trennzeitgeber 306 deaktiviert das Aktivierungssignal ACT bei 316 basierend auf dem deaktivierten Auffrischaktivierungssignal ACTRF bei 314. Nach der Nachkonditionierungszeit und basierend auf der Deaktivierung des Trennsignals ISO bei 318 deaktiviert die Segmentsteuerschaltung 310 für den Ruhezustand die linken Multiplexersteuersignale MUXL bei 324 und/oder die rechten Multiplexersteuersignale MUXR bei 326. Bei einem Ausführungsbeispiel aktiviert die Segmentsteuerschaltung 310 basierend auf dem deaktivierten Aktivierungssignal ACT bei 316 und während der Nachkonditionierungszeit die linken Multiplexersteuersignale MUXL bei 324 oder die rechten Multiplexersteuersignale MUXR bei 326, um vor dem Ruhezustand die Bitleitungen auf Bitleitungs-Angleichspannung VBLEQ zu laden und an dieselbe anzugleichen.
  • Die Segmentsteuerschaltung 310 umfasst eine Segmentadressendecodierschaltung 332, eine Wortleitungsadressendecodierschaltung 334, eine Erfassungsverstärkersteuerschaltung 326 und einen Wortleitungsgenerator 338. Die Segmentadres sendecodierschaltung 332 ist über den Aktivierungssignalweg 316 und den Trennsignalweg 318 mit dem Trennzeitgeber 306 und über den Auffrischadressenweg 320 mit dem Auffrischadressenzähler 308 elektrisch gekoppelt. Ebenso ist die Segmentadressendecodierschaltung 332 über einen Lokaltrennsignalweg 340 und über einen Segmenttrefferweg 342 mit einer Erfassungsverstärkersteuerschaltung 336 und über den Segmenttrefferweg 342 mit dem Wortleitungsgenerator 338 elektrisch gekoppelt. Die Erfassungsverstärkersteuerschaltung 336 ist über den Aktivierungssignalweg 316 mit dem Trennzeitgeber 306 elektrisch gekoppelt und liefert die linken Multiplexersteuersignale MUXL bei 324, die rechten Multiplexersteuersignale MUXR bei 326 und die Erfassungsverstärkersteuersignale SACON bei 328.
  • Die Wortleitungsadressendecodierschaltung 334 ist über den Aktivierungssignalweg 316 mit dem Trennzeitgeber 306 und über den Auffrischadressenweg 320 mit dem Auffrischadressenzähler 308 elektrisch gekoppelt. Ebenso ist die Wortleitungsadressendecodierschaltung 334 über einen Wortleitungstrefferweg 344 mit dem Wortleitungsgenerator 338 elektrisch gekoppelt. Der Wortleitungsgenerator 338 ist über den Aktivierungssignalweg 316 mit dem Trennzeitgeber 306 elektrisch gekoppelt und liefert die Wortleitungssignale WL bei 330.
  • Die Segmentadressendecodierschaltung 332 empfängt das Aktivierungssignal ACT bei 316, das Trennsignal ISO bei 318 und die Auffrischadresse RFADD bei 320 und liefert ein Lokaltrennsignal ISOLOC bei 340 und ein Segmenttreffersignal SEGHIT bei 342. Die Segmentadressendecodierschaltung 332 liefert das Lokaltrennsignal ISOLOC bei 340 über den Lokales-Trennsignal-Weg 340 an die Erfassungsverstärkersteuerschaltung 336 und das Segmenttreffersignal SEGHIT bei 342 über den Segmenttrefferweg 342 an die Erfassungsverstärkersteuerschaltung 336. Die Segmentadressendecodierschaltung 332 decodiert den Blockabschnitt der Zeilenadresse in der Auffrischadresse RFADD bei 320. Wenn der Blockab schnitt das über die Segmentsteuerschaltung 310 bediente Teilarraysegment 202a–202n adressiert, liefert die Segmentadressendecodierschaltung 332 ein aktives Segmenttreffersignal SEGHIT bei 342. Andernfalls liefert die Segmentadressendecodierschaltung 332 ein inaktives Segmenttreffersignal SEGHIT bei 342. Ebenso liefert die Segmentadressendecodierschaltung 332, basierend auf ein aktives Trennsignal ISO bei 318 und ein aktives Segmenttreffersignal SEGHIT bei 342, ein aktives Lokaltrennsignal ISOLOC bei 340.
  • Die Wortleitungsadressendecodierschaltung 334 empfängt das Aktivierungssignal ACT bei 316 und die Auffrischadresse RFADD bei 320 und liefert ein Wortleitungstreffersignal WLHIT bei 344. Die Wortleitungsadressendecodierschaltung 334 liefert das Wortleitungstreffersignal WLHIT bei 344 über den Wortleitungstrefferweg 344 an den Wortleitungsgenerator 338. Die Wortleitungsadressendecodierschaltung 334 decodiert den Wortleitungsabschnitt der Zeilenadresse in der Auffrischadresse RFADD bei 320 und liefert ein aktives Wortleitungstreffersignal WLHIT bei 344.
  • Die Erfassungsverstärkersteuerschaltung 336 empfängt das Aktivierungssignal ACT bei 316, das Lokaltrennsignal ISOLOC bei 340 und das Segmenttreffersignal SEGHIT bei 342 und liefert die linken Multiplexersteuersignale MUXL bei 324, die rechten Multiplexersteuersignale MUXR bei 326 und die Erfassungsverstärkersteuersignale SACON bei 328. Basierend auf ein aktives Lokaltrennsignal ISOLOC bei 340 und ein aktives Segmenttreffersignal SEGHIT bei 342 aktiviert die Erfassungsverstärkersteuerschaltung 336 die linken Multiplexersteuersignale MUXL bei 324 und die rechten Multiplexersteuersignale MUXR bei 326, um während der Vorkonditionierungszeit Bitleitungen und Differenzeingänge der Erfassungsverstärker auf die Bitleitungs-Angleichspannung VBLEQ zu laden und an dieselbe anzugleichen. Bei einem Ausführungsbeispiel deaktiviert, am Ende der Vorkonditionierungszeit und basierend auf dem aktivierten Aktivierungssignal ACT bei 316, die Erfassungsverstärkersteuer schaltung 336 die linken Multiplexersteuersignale MUXL bei 324 oder die rechten Multiplexersteuersignale MUXR bei 326, um Speicherzellen aufzufrischen.
  • Der Wortleitungsgenerator 338 empfängt das Aktivierungssignal ACT bei 316, das Segmenttreffersignal SEGHIT bei 324 und das Wortleitungstreffersignal WLHIT bei 344 und liefert die Wortleitungssignale WL bei 330. Wenn das Segmenttreffersignal SEGHIT bei 342 und das Wortleitungstreffersignal WLHIT bei 344 aktiv sind, aktiviert der Wortleitungsgenerator 338 die Wortleitungssignale WL bei 330 basierend auf dem Empfang eines aktiven Aktivierungssignals ACT bei 316.
  • Am Ende der Zeilenadressenübernahmesignalzeit deaktiviert die Globalzeilensteuerschaltung 304 das Auffrischaktivierungssignal ACTRF bei 314 und der Trennzeitgeber 306 deaktiviert das Aktivierungssignal ACT bei 316. Basierend auf dem deaktivierten Aktivierungssignal ACT bei 316 deaktiviert die Segmentadressendecodierschaltung 332 das Segmenttreffersignal SEGHIT bei 342 und die Wortleitungsadressendecodierschaltung 334 deaktiviert das Wortleitungstreffersignal WLHIT bei 344. Bei einem Ausführungsbeispiel aktiviert die Erfassungsverstärkersteuerschaltung 336 die linken Multiplexersteuersignale MUXL bei 324 und/oder die rechten Multiplexersteuersignale MUXR bei 326, um vor Eintritt in den Ruhezustand Bitleitungen auf die Bitleitungs-Angleichspannung VBLEQ zu laden und an dieselbe anzugleichen.
  • Nach der Nachkonditionierungszeit und basierend auf der Deaktivierung des Trennsignals ISO bei 318 deaktiviert die Segmentadressendecodierschaltung 332 das Lokaltrennsignal ISOLOC bei 340. Basierend auf der Deaktivierung des Lokaltrennsignals ISOLOC bei 340 deaktiviert die Erfassungsverstärkersteuerschaltung 336 die linken Multiplexersteuersignale MUXL bei 324 oder die rechten Multiplexersteuersignale MUXR bei 326.
  • Im Ruhezustand liefert die Erfassungsverstärkersteuerschaltung 336 linke Multiplexersteuersignale MUXL bei 324 und rechte Multiplexersteuersignale MUXR bei 326, um mindestens einen der Sätze von linken Multiplexerschaltern oder rechten Multiplexerschaltern zu deaktivieren. Bei einem Ausführungsbeispiel sind im Ruhezustand entweder die linken Multiplexerschalter oder die rechten Multiplexerschalter deaktiviert und die anderen sind aktiviert. Bei einem Ausführungsbeispiel sind im Ruhezustand sowohl die linken Multiplexerschalter als auch die rechten Multiplexerschalter deaktiviert. Bei einem Ausführungsbeispiel liefert im Ruhezustand die Erfassungsverstärkersteuerschaltung 336 Erfassungsverstärkersteuersignale SACON bei 328, um Bitleitungen in den Teilarraysegmenten 202a–202n anzugleichen und vorzuladen.
  • Bei Betrieb eines Ausführungsbeispiels aktiviert im Ruhezustand die Erfassungsverstärkersteuerschaltung 336 die linken Multiplexersteuersignale MUXL bei 324 und die linken Multiplexerschalter und deaktiviert die rechten Multiplexersteuersignale MUXR bei 326 und die rechten Multiplexerschalter. Ebenso liefert im Ruhezustand die Erfassungsverstärkersteuerschaltung 336 die Erfassungsverstärkersteuersignale SACON bei 328, um Bitleitungen in den Teilarraysegmenten 202a–202n anzugleichen und vorzuladen.
  • Im Selbstauffrischungsmodus liefert der Selbstauffrischzeitgeber 302 einen Selbstauffrischpuls in dem Selbstauffrischsignal SRF bei 312. Die Globalzeilensteuerschaltung 304 empfängt den Auffrischpuls in dem Selbstauffrischsignal SRF bei 312 und aktiviert das Auffrischaktivierungssignal ACTRF bei 314. Der Trennzeitgeber 306 empfängt das aktivierte Auffrischaktivierungssignal ACTRF bei 314 und aktiviert das Trennsignal ISO bei 318 und einen internen Zeitgeber, der auf einen Vorkonditionierungszeitzählstand hoch zählt. Der Auffrischadressenzähler 308 empfängt das aktivierte Auffrischaktivierungssignal ACTRF bei 314 und liefert eine Auffrischadresse RFADD bei 320, die einen Block adressenabschnitt und einen Wortleitungsadressenabschnitt einer Zeilenadresse umfasst.
  • Die Segmentadressendecodierschaltung 332 empfängt das aktivierte Trennsignal ISO bei 318 und die Auffrischadresse RFADD bei 320. Die Segmentadressendecodierschaltung 332 decodiert den Blockabschnitt der Zeilenadresse in der Auffrischadresse RFADD bei 320. Wenn der Blockabschnitt das über die Segmentsteuerschaltung 310 bediente Teilarraysegment 202a–202n adressiert, liefert die Segmentadressendecodierschaltung 332 ein aktives Segmenttreffersignal SEGHIT bei 342. Basierend auf dem aktivierten Trennsignal ISO bei 318 und dem aktivierten Segmenttreffersignal SEGHIT bei 342 liefert die Segmentadressendecodierschaltung 332 ein aktives Lokaltrennsignal ISOLOC bei 340. Ebenso empfängt die Wortleitungsadressendecodierschaltung 334 die Auffrischadresse RFADD bei 320 und decodiert den Wortleitungsabschnitt der Zeilenadresse in der Auffrischadresse RFADD bei 320, um ein aktives Wortleitungstreffersignal WLHIT bei 344 zu liefern.
  • Die Erfassungsverstärkersteuerschaltung 336 empfängt das aktivierte Lokaltrennsignal ISOLOC bei 340 und das aktivierte Segmenttreffersignal SEGHIT bei 342. Basierend auf dem aktivierten Lokaltrennsignal ISOLOC bei 340 und dem aktivierten Segmenttreffersignal SEGHIT bei 342 aktiviert die Erfassungsverstärkersteuerschaltung 336 das rechte Multiplexersteuersignal MUXR bei 326 und den rechten Multiplexerschalter 108, der dem adressierten Teilarraysegment 202a–202n entspricht. Die linken Multiplexersteuersignale MUXL bleiben von dem Ruhezustand aktiviert. Sind die linken und rechten Multiplexerschalter 108 und 104 in einer der Erfassungsschaltungen 204a–204n+1, die das adressierte Teilarraysegment 202a–202n begrenzen, aktiviert, werden Bitleitungsspannungen und die Differenzeingänge des Erfassungsverstärkers 106 während der Vorkonditionierungszeit an die Bitleitungs-Angleichspannung VBLEQ angeglichen.
  • Nachdem der interne Zeitgeber den Vorkonditionierungszeitzählwert erreicht hat, aktiviert der Trennzeitgeber 306 das Aktivierungssignal ACT bei 316. Die Erfassungsverstärkersteuerschaltung 336 empfängt das aktivierte Aktivierungssignal ACT bei 316 und deaktiviert das linke Multiplexersteuersignal MUXL bei 324 und den linken Multiplexerschalter 108 in der Erfassungsschaltung 204a–204n, bei der sowohl der linke als auch der rechte Multiplexerschalter 108 und 104 aktiviert waren. Der Wortleitungsgenerator 338 empfängt das aktivierte Aktivierungssignal ACT bei 316, das aktivierte Segmenttreffersignal SEGHIT bei 342 und das aktivierte Wortleitungstreffersignal WLHIT bei 344 und aktiviert die Wortleitungssignale WL bei 330. Die Segmentsteuerschaltung 310 überträgt ein Zeilenaktivierungssignal an die Globalzeilensteuerschaltung 304, die einen internen Zeitgeber aktiviert, der auf einen Zeilenadressenübernahmesignalzeitzählstand hoch zählt. Während der Zeilenadressenübernahmesignalzeit werden eine oder mehrere Speicherzellen aufgefrischt.
  • Nachdem der interne Timer den Zeilenadressenübernahmesignalzeitzählstand erreicht hat, deaktiviert die Globalzeilensteuerschaltung 304 das Auffrischaktivierungssignal ACTRF bei 314. Der Trennzeitgeber 306 empfängt das deaktivierte Auffrischaktivierungssignal ACTRF bei 314 und deaktiviert das Aktivierungssignal ACT bei 316. Ebenso aktiviert der Trennzeitgeber 306 einen internen Zeitgeber, der auf einen Nachkonditionierungszeitzählwert hoch zählt.
  • Die Segmentadressendecodierschaltung 332 empfängt das deaktivierte Aktivierungssignal ACT bei 316 und deaktiviert das Segmenttreffersignal SEGHIT bei 342. Ebenso empfängt die Wortleitungsadressendecodierschaltung 334 das deaktivierte Aktivierungssignal ACT bei 316 und deaktiviert das Wortleitungstreffersignal WLHIT bei 344. Die Erfassungsverstärkersteuerschaltung 336 empfängt das deaktivierte Aktivierungssignal ACT bei 316 und das deaktivierte Segmenttreffersignal SEGHIT bei 342 und aktiviert das linke Mul tiplexersteuersignal MUXL bei 324 und den linken Multiplexerschalter 104 in der Erfassungsschaltung 204a–204n, bei der vorher die linken und rechten Multiplexerschalter 108 und 104 aktiviert waren. Dies lädt vor Eintritt in den Ruhezustand Bitleitungen und Differenzeingänge des Erfassungsverstärkers 106 auf die Bitleitungs-Angleichspannung VBLEQ auf und gleicht sie an dieselbe an.
  • Nachdem der interne Zeitgeber den Nachkonditionierungszeitzählwert erreicht hat, deaktiviert der Trennzeitgeber 306 das Trennsignal ISO bei 318, wodurch die Auffrischoperation beendet und im Wesentlichen der Ruhezustand begonnen wird. Basierend auf der Deaktivierung des Trennsignals ISO bei 318 deaktiviert die Segmentadressendecodierschaltung 332 das Lokaltrennsignal ISOLOC bei 340 und die Erfassungsverstärkersteuerschaltung 336 deaktiviert die rechten Multiplexersteuersignale MUXR bei 326 für den Ruhezustand.
  • Bei Betrieb eines weiteren Ausführungsbeispiels deaktiviert im Ruhezustand die Erfassungsverstärkersteuerschaltung 336 die linken Multiplexersteuersignale MUXL bei 324 und die linken Multiplexerschalter und die rechten Multiplexersteuersignale MUXR bei 326 und die rechten Multiplexerschalter. Ebenso liefert die Erfassungsverstärkersteuerschaltung 336 im Ruhezustand die Erfassungsverstärkersteuersignale SACON bei 328, um Bitladungen in den Teilarraysegmenten 202a–202n anzugleichen und vorzuladen.
  • Im Selbstauffrischmodus liefert der Selbstauffrischzeitgeber 302 einen Selbstauffrischpuls in dem Selbstauffrischsignal SRF bei 312. Die Globalzeilensteuerschaltung 304 empfängt den Auffrischpuls in dem Selbstauffrischsignal SRF bei 312 und aktiviert das Auffrischaktivierungssignal ACTRF bei 314. Der Trennzeitgeber 306 empfängt das aktivierte Auffrischaktivierungssignal ACTRF bei 314 und aktiviert das Trennsignal ISO bei 318 und einen internen Zeitgeber, der auf einen Vorkonditionierungszeitzählwert hoch zählt. Der Auffrischadressenzähler 308 empfängt das aktivierte Auf frischaktivierungssignal ACTRF bei 314 und liefert eine Auffrischadresse RFADD bei 320, die einen Blockadressenabschnitt und einen Wortleitungsadressenabschnitt einer Zeilenadresse umfasst.
  • Die Segmentadressendecodierschaltung 332 empfängt das aktivierte Trennsignal ISO bei 318 und die Auffrischadresse RFADD bei 320. Die Segmentadressendecodierschaltung 332 decodiert den Blockabschnitt der Zeilenadresse in der Auffrischadresse RFADD bei 320. Wenn der Blockabschnitt das über die Segmentsteuerschaltung 310 bediente Teilarraysegment 202a–202n adressiert, liefert die Segmentadressendecodierschaltung 332 ein aktives Segmenttreffersignal SEGHIT bei 342. Basierend auf dem aktivierten Trennsignal ISO bei 318 und dem aktivierten Segmenttreffersignal SEGHIT bei 342 liefert die Segmentadressendecodierschaltung 332 ein aktives Lokaltrennsignal ISOLOC bei 340. Ebenso empfängt die Wortleitungsadressendecodierschaltung 334 die Auffrischadresse RFADD bei 320 und decodiert den Wortleitungsabschnitt der Zeilenadresse in der Auffrischadresse RFADD bei 320, um ein aktives Wortleitungstreffersignal WLHIT bei 344 zu liefern.
  • Die Erfassungsverstärkersteuerschaltung 336 empfängt das aktivierte Lokaltrennsignal ISOLOC bei 340 und das aktivierte Segmenttreffersignal SEGHIT bei 342 und aktiviert das linke Multiplexersteuersignal MUXL bei 324 und das rechte Multiplexersteuersignal MUXR bei 326, die dem adressierten Teilarraysegment 202a–202n entsprechen. Die Differenzeingänge des Erfassungsverstärkers werden während der Vorkonditionierungszeit an die Bitleitungs-Angleichspannung VBLEQ angeglichen. Bei diesem Ausführungsbeispiel kann die Vorkonditionierungszeit länger sein, um die Differenzeingänge ab einem unbekannten Wert auf die Bitleitungs-Angleichspannung VBLEQ zu laden.
  • Nachdem der interne Zeitgeber den Vorkonditionierungszeitzählwert erreicht hat, aktiviert der Trennzeitgeber 306 das Aktivierungssignal ACT bei 316. Der Wortleitungsgenerator 338 empfängt das aktivierte Aktivierungssignal ACT bei 316, das aktivierte Segmenttreffersignal SEGHIT bei 342 und das aktivierte Wortleitungstreffersignal WLHIT bei 344 und aktiviert die Wortleitungssignale WL bei 330. Die Segmentsteuerschaltung 310 überträgt ein Zeilenaktivierungssignal an die Globalzeilensteuerschaltung 304, die einen internen Zeitgeber aktiviert, der auf einen Zeilenadressenübernahmesignalzeitzählstand hoch zählt. Während der Zeilenadressenübernahmesignalzeit werden Speicherzellen aufgefrischt.
  • Nachdem der interne Zeitgeber den Zeilenadressenübernahmesignalzeitzählstand erreicht hat, deaktiviert die Globalzeilensteuerschaltung 304 das Auffrischaktivierungssignal ACTRF bei 314. Der Trennzeitgeber 306 empfängt das deaktivierte Auffrischaktivierungssignal ACTRF bei 314 und deaktiviert das Aktivierungssignal ACT bei 316. Ebenso aktiviert der Trennzeitgeber 306 einen internen Zeitgeber, der auf einen Nachkonditionierungszeitzählwert hoch zählt.
  • Die Segmentadressendecodierschaltung 332 empfängt das deaktivierte Aktivierungssignal ACT bei 316 und deaktiviert das Segmenttreffersignal SEGHIT bei 342. Ebenso empfängt die Wortleitungsadressendecodierschaltung 334 das deaktivierte Aktivierungssignal ACT bei 316 und deaktiviert das Wortleitungstreffersignal WLHIT bei 344. Nachdem der interne Zeitgeber den Nachkonditionierungszeitzählwert erreicht hat, deaktiviert der Trennzeitgeber 306 das Trennsignal ISO bei 318, wodurch die Auffrischoperation beendet und im Wesentlichen der Ruhezustand begonnen wird. Basierend auf der Deaktivierung des Trennsignals ISO bei 318 deaktiviert die Segmentadressendecodierschaltung 332 das Lokaltrennsignal ISOLOC bei 340. Die Erfassungsverstärkersteuerschaltung 336 empfängt das deaktivierte Aktivierungssignal ACT bei 316, das deaktivierte Segmenttreffersignal SEGHIT bei 342 und das deaktivierte Lokaltrennsignal ISOLOC bei 340 und deaktiviert die linken Multiplexersteuersignale MUXL bei 324 und die rechten Multiplexersteuersignale MUXR bei 326, um die Erfassungsverstärker im Ruhezustand zu trennen.
  • 5 ist ein Zeitdiagramm, das die Funktionsweise eines Ausführungsbeispiels der Zeilen- und Erfassungsverstärkersteuerschaltung 300 veranschaulicht. Bei diesem Beispiel entspricht die Zeilen- und Erfassungsverstärkersteuerschaltung 300 dem Teilarraysegment 2 bei 202c (gezeigt in 3). Die Erfassungsschaltung 2 bei 204c befindet sich auf einer Seite des Teilarraysegments 2 bei 202c und die Erfassungsschaltung 3 bei 204d befindet sich auf der anderen Seite des Teilarraysegments 2 bei 202c.
  • Im Ruhezustand liefert der Selbstauffrischzeitgeber 302 einen niedrigen Logikpegel in einem Selbstauffrischsignal SRF bei 400, und die Globalzeilensteuerschaltung 304 liefert einen niedrigen Logikpegel in einem Auffrischaktivierungssignal ACTRF bei 402. Der Trennzeitgeber 306 liefert einen niedrigen Logikpegel in einem Aktivierungssignal ACT bei 404 und einen hohen Logikpegel in einem Trennsignal ISO bei 406. Die Segmentadressendecodierschaltung 332 liefert einen niedrigen Logikpegel in einem Segmenttreffersignal SEGHIT bei 408 und einen hohen Logikpegel in einem Lokaltrennsignal ISOLOC bei 410. Die Erfassungsverstärkersteuerschaltung 336 liefert einen aktiven hohen Logikpegel in dem linken Multiplexersteuersignal einer Erfassungsschaltung 2 MUXL2 bei 412 und einen deaktivierten niedrigen Logikpegel in dem rechten Multiplexersteuersignal einer Erfassungsschaltung 2 MUXR2 bei 414. Die Erfassungsverstärkersteuerschaltung 336 liefert einen aktiven hohen Logikpegel in dem linken Multiplexersteuersignal einer Erfassungsschaltung 3 MUXL3 bei 416 und einen deaktivierten niedrigen Logikpegel in dem rechten Multiplexersteuersignal einer Erfassungsschaltung 3 MUXR3 bei 418. Ebenso liefert im Ruhezustand die Erfassungsverstärkersteuerschaltung 336 Erfassungsverstärkersteuersignale SACON bei 328, um Bitleitungen in den Teilarraysegmenten 202c anzugleichen und vorzuladen.
  • Im Selbstauffrischmodus liefert der Selbstauffrischzeitgeber 302 einen Selbstauffrischpuls bei 420 in dem Selbstauffrischsignal SRF bei 400. Die Globalzeilensteuerschaltung 304 empfängt den Selbstauffrischpuls 420 und liefert einen aktiven hohen Logikpegel bei 422 in dem Auffrischaktivierungssignal ACTRF bei 402. Der Trennzeitgeber 306 empfängt den aktiven hohen Logikpegel bei 422 in dem Auffrischaktivierungssignal ACTRF bei 402 und liefert einen aktiven niedrigen Logikpegel bei 424 in dem Trennsignal ISO bei 406. Ebenso aktiviert der Trennzeitgeber 306 einen internen Zeitgeber, der auf einen Vorkonditionierungszeitzählwert hoch zählt. Der Auffrischadressenzähler 308 empfängt den aktiven hohen Logikpegel bei 422 in dem Auffrischaktivierungssignal ACTRF bei 402 und liefert eine Auffrischadresse RFADD bei 320, die einen Blockadressenabschnitt und einen Wortleitungsadressenabschnitt einer Zeilenadresse umfasst.
  • Die Segmentadressendecodierschaltung 332 empfängt den aktiven niedrigen Logikpegel bei 424 in dem Trennsignal ISO bei 406 und die Auffrischadresse RFADD bei 320. Die Segmentadressendecodierschaltung 332 decodiert den Blockabschnitt der Zeilenadresse in der Auffrischadresse RFADD bei 320. Wenn der Blockabschnitt das Teilarraysegment 202c adressiert, liefert die Segmentadressendecodierschaltung 332 einen aktiven hohen Logikpegel bei 426 in dem Segmenttreffersignal SEGHIT bei 408. Basierend auf dem aktiven niedrigen Logikpegel bei 424 in dem Trennsignal ISO bei 406 und dem aktiven hohen Logikpegel bei 426 in dem Segmenttreffersignal SEGHIT bei 408, liefert die Segmentadressendecodierschaltung 332 einen aktiven niedrigen Logikpegel bei 428 in dem Lokaltrennsignal ISOLOC bei 410. Ebenso empfängt die Wortleitungsadressendecodierschaltung 334 die Auffrischadresse RFADD bei 320 und decodiert den Wortleitungsabschnitt der Zeilenadresse in der Auffrischadresse RFADD bei 320, um ein aktives Wortleitungstreffersignal WLHIT bei 344 zu liefern.
  • Die Erfassungsverstärkersteuerschaltung 336 empfängt den aktiven niedrigen Logikpegeh bei 428 in dem Lokaltrennsignal ISOLOC bei 410 und den aktiven hohen Logikpegel bei 426 in dem Segmenttreffersignal SEGHIT bei 408 und liefert einen aktiven hohen Logikpegel bei 430 in dem rechten Multiplexersteuersignal der Erfassungsschaltung 2 MUXR2 bei 414. Befinden sich das linke Multiplexersteuersignal der Erfassungsschaltung 2 MUXL2 bei 412 und das rechte Multiplexersteuersignal der Erfassungsschaltung 2 MUXR2 bei 414 auf aktiven hohen Logikpegeln, werden Bitleitungsspannungen und Differenzeingänge des Erfassungsverstärkers 106 in der Erfassungsschaltung 2 bei 204c während der Vorkonditionierungszeit an die Bitleitungs-Angleichspannung VBLEQ angeglichen. Ebenso befindet sich das linke Multiplexersteuersignal der Erfassungsschaltung 3 MUXL3 bei 412 auf einem aktiven hohen Logikpegel, um Differenzeingänge des Erfassungsverstärkers 106 in der Erfassungsschaltung 3 bei 204d während des Ruhezustands und der Vorkonditionierungszeit auf die Bitleitungs-Angleichspannung VBLEQ zu laden.
  • Nachdem der interne Zeitgeber den Vorkonditionierungszeitzählwert erreicht hat, liefert der Trennzeitgeber 306 einen aktiven hohen Logikpegel bei 432 in dem Aktivierungssignal ACT bei 404. Die Zeit zwischen dem Übergang zu einem aktiven hohen Logikpegel bei 422 in dem Auffrischaktivierungssignal ACTRF bei 402 und dem Übergang zu einem aktiven hohen Logikpegel bei 432 in dem Aktivierungssignal ACT bei 404 ist die Vorkonditionierungszeit tPRE bei 434.
  • Die Erfassungsverstärkersteuerschaltung 336 empfängt den aktiven hohen Logikpegel bei 432 in dem Aktivierungssignal ACT bei 404 und liefert einen deaktivierten niedrigen Logikpegel bei 436 in dem linken Multiplexersteuersignal der Erfassungsschaltung 2 MUXL2 bei 412. Der rechte Multiplexerschalter 108 in der Erfassungsschaltung 2 bei 204c und der linke Multiplexerschalter 104 in der Erfassungsschaltung 3 bei 204d werden aktiviert, um Speicherzellen in dem Teilarraysegment 202c aufzufrischen. Der Wortleitungs generator 338 empfängt den aktiven hohen Logikpegel bei 432 in dem Aktivierungssignal ACT bei 404, den aktivierten hohen Logikpegel bei 426 in dem Segmenttreffersignal SEGHIT bei 408 und das aktivierte Wortleitungstreffersignal WLHIT bei 344 und aktiviert die Wortleitungssignale WL bei 330. Die Segmentsteuerschaltung 310 überträgt ein Zeilenaktivierungssignal an die Globalzeilensteuerschaltung 304, die einen internen Zeitgeber aktiviert, der auf einen Zeilenadressenübernahmesignalzeitzählstand hoch zählt. Während der Zeilenadressenübernahmesignalzeit werden Speicherzellen aufgefrischt.
  • Nachdem der interne Zeitgeber den Zeilenadressenübernahmesignalzeitzählstand erreicht hat, liefert die Globalzeilensteuerschaltung 304 einen deaktivierten niedrigen Logikpegel bei 438 in dem Auffrischaktivierungssignal ACTRF bei 402. Der Trennzeitgeber 306 empfängt den deaktivierten niedrigen Logikpegel bei 438 in dem Auffrischaktivierungssignal ACTRF bei 402 und liefert einen deaktivierten niedrigen Logikpegel bei 440 in dem Aktivierungssignal ACT bei 404. Die Zeit zwischen dem Übergang zu einem aktiven hohen Logikpegel bei 432 in dem Aktivierungssignal ACT bei 404 und dem Übergang zu einem deaktivierten niedrigen Logikpegel bei 440 in dem Aktivierungssignal ACT bei 404 ist die Zeilenadressenübernahmesignalzeit tRAS bei 442. Ebenso aktiviert der Trennzeitgeber 306 einen internen Zeitgeber, der auf einen Nachkonditionierungszeitzählwert hoch zählt.
  • Die Segmentadressendecodierschaltung 332 empfängt den deaktivierten niedrigen Logikpegel bei 440 in dem Aktivierungssignal ACT bei 404 und liefert einen deaktivierten niedrigen Logikpegel bei 444 in dem Segmenttreffersignal SEGHIT bei 408. Ebenso empfängt die Wortleitungsadressendecodierschaltung 334 den deaktivierten niedrigen Logikpegel bei 440 in dem Aktivierungssignal ACT bei 404 und deaktiviert das Wortleitungstreffersignal WLHIT bei 344. Die Erfassungsverstärkersteuerschaltung 336 empfängt den deaktivierten niedrigen Logikpegel bei 440 in dem Aktivierungs signal ACT bei 404 und den deaktivierten niedrigen Logikpegel 444 in dem Segmenttreffersignal SEGHIT bei 408 und liefert einen aktiven hohen Logikpegel bei 446 in dem linken Multiplexersteuersignal der Erfassungsschaltung 2 MUXL2 bei 412, um Bitleitungen und Differenzeingänge des Erfassungsverstärkers 106 vor dem Eintritt in den Ruhezustand auf die Bitleitungs-Angleichspannung VBLEQ zu laden und an dieselbe anzugleichen.
  • Nachdem der interne Zeitgeber den Nachkonditionierungszeitzählwert erreicht hat, liefert der Trennzeitgeber 306 einen deaktivierten hohen Logikpegel bei 448 in dem Trennsignal ISO bei 406, das die Auffrischoperation beendet und im Wesentlichen den Ruhezustand einleitet. Die Zeit zwischen dem Übergang zu einem deaktivierten niedrigen Logikpegel bei 440 in dem Aktivierungssignal ACT bei 404 und dem Übergang zu einem deaktivierten hohen Logikpegel bei 448 in dem Trennsignal ISO bei 406 ist die Nachkonditionierungszeit tPOST bei 454. Basierend auf dem deaktivierten hohen Logikpegel bei 448 in dem Trennsignal ISO bei 406 liefert die Segmentadressendecodierschaltung 332 einen deaktivierten hohen Logikpegel bei 450 in dem Lokaltrennsignal ISOLOC bei 410, und die Erfassungsverstärkersteuerschaltung 336 liefert einen deaktivierten niedrigen Logikpegel bei 452 in dem rechten Multiplexersteuersignal der Erfassungsschaltung 2 MUXR2 bei 414 für den Ruhezustand.
  • Das DRAM 30 umfasst eine Zeilen- und Erfassungsverstärkersteuerschaltung, wie z. B. die Zeilen- und Erfassungsverstärkersteuerschaltung 300, die im Selbstauffrischmodus Bitleitungen voneinander und von Erfassungsverstärkern trennt. Während des Ruhezustands trennt die Zeilen- und Erfassungsverstärkersteuerschaltung 300 ein Paar von Bitleitungen von einem zweiten Paar von Bitleitungen. Während einer Auffrischoperation verbindet die Zeilen- und Erfassungsverstärkersteuerschaltung 300 nur den aufzufrischenden Speicherzellen zugeordneten Satz von Bitleitungen mit Erfassungsverstärkern. Die Zeilen- und Erfassungsverstär kersteuerschaltung 300 steuert die Trennung von Bitleitungen, um Bereitschaftsleckstrom aufgrund von Wortleitung-zu-Bitleitung-Kurzschlüssen während des Ruhezustands zu reduzieren und um den Bereitschaftsstrom innerhalb der Stromspezifikationen zu halten.
  • Obwohl hier spezifische Ausführungsbeispiele veranschaulicht und beschrieben wurden, ist den Durchschnittsfachleuten bewusst, dass eine Vielzahl alternativer und/oder gleichwertiger Implementierungen die gezeigten und beschriebenen spezifischen Ausführungsbeispiele ersetzen können, ohne den Schutzbereich der vorliegenden Erfindung zu verlassen. Diese Anmeldung soll jegliche Adaption oder Variation der hierin erläuterten spezifischen Ausführungsbeispiele abdecken. Es ist daher beabsichtigt, dass diese Erfindung nur durch die Ansprüche und Entsprechungen derselben beschränkt sein soll.
    •

Claims (31)

  1. Ein dynamischer Direktzugriffspeicher, der folgende Merkmale aufweist: eine erste dynamische Direktzugriffspeicherzelle; eine zweite dynamische Direktzugriffspeicherzelle, die aufgefrischt werden soll; einen Erfassungsverstärker; eine Steuerschaltung, die konfiguriert ist, um in einem Ruhezustand den Erfassungsverstärker von mindestens einer der ersten dynamischen Direktzugriffspeicherzelle und der zweiten dynamischen Direktzugriffspeicherzelle zu trennen und um in einem Auffrischzustand den Erfassungsverstärker nur mit der zweiten dynamischen Direktzugriffspeicherzelle, die aufgefrischt werden soll, zu koppeln.
  2. Der dynamische Direktzugriffspeicher gemäß Anspruch 1, der folgende Merkmale aufweist: eine erste Schaltung, die zwischen den Erfassungsverstärker und die erste dynamische Direktzugriffspeicherzelle gekoppelt ist; und eine zweite Schaltung, die zwischen den Erfassungsverstärker und die zweite dynamische Direktzugriffspeicherzelle gekoppelt ist.
  3. Der dynamische Direktzugriffspeicher gemäß Anspruch 2, bei dem die erste Schaltung konfiguriert ist, um den Erfassungsverstärker von der ersten dynamischen Direktzugriffspeicherzelle zu trennen und die zweite Schaltung konfiguriert ist, um den Erfassungsverstär ker von der zweiten dynamischen Direktzugriffspeicherzelle zu trennen.
  4. Der dynamische Direktzugriffspeicher gemäß Anspruch 1, bei dem die Steuerschaltung konfiguriert ist, um im Ruhezustand den Erfassungsverstärker von der ersten dynamischen Direktzugriffspeicherzelle zu trennen und zwischen dem Ruhezustand und dem Auffrischzustand die Trennung des Erfassungsverstärkers von der ersten dynamischen Direktzugriffspeicherzelle aufrechtzuerhalten, um die zweite dynamische Direktzugriffspeicherzelle aufzufrischen.
  5. Der dynamische Direktzugriffspeicher gemäß Anspruch 4, bei dem die Steuerschaltung konfiguriert ist, um in einer Vorladungszeit zwischen dem Ruhezustand und dem Auffrischzustand den Erfassungsverstärker mit der ersten dynamischen Direktzugriffspeicherzelle zu verbinden, um die erste dynamische Direktzugriffspeicherzelle aufzufrischen.
  6. Ein dynamischer Direktzugriffspeicher, der folgende Merkmale aufweist: ein erstes Segment erster dynamischer Direktzugriffspeicherzellen, die erste Bitleitungen umfassen; ein zweites Segment zweiter dynamischer Direktzugriffspeicherzellen, die zweite Bitleitungen umfassen; Erfassungsverstärker; eine erste Schaltung, die konfiguriert ist, um die Erfassungsverstärker von den ersten Bitleitungen zu trennen; eine zweite Schaltung, die konfiguriert ist, um die Erfassungsverstärker von den zweiten Bitleitungen zu trennen; eine Steuerschaltung, die konfiguriert ist, um in einem Ruhezustand die Erfassungsverstärker über die erste Schaltung von den ersten Bitleitungen zu trennen und um über die erste Schaltung die Trennung der Erfassungsverstärker von den ersten Bitleitungen aufrechtzuerhalten und die Erfassungsverstärker über die zweite Schaltung mit den zweiten Bitleitungen zu verbinden, um zweite dynamische Direktzugriffspeicherzellen aufzufrischen und um die Erfassungsverstärker über die erste Schaltung mit den ersten Bitleitungen zu verbinden und die Erfassungsverstärker über die zweite Schaltung von den zweiten Bitleitungen zu trennen, um erste dynamische Direktzugriffspeicherzellen aufzufrischen.
  7. Der dynamische Direktzugriffspeicher gemäß Anspruch 6, bei dem die Steuerschaltung konfiguriert ist, um die Erfassungsverstärker in dem Ruhezustand über die zweite Schaltung von den zweiten Bitleitungen zu trennen.
  8. Der dynamische Direktzugriffspeicher gemäß Anspruch 7, bei dem die Steuerschaltung konfiguriert ist, um die Erfassungsverstärker mit den ersten Bitleitungen zu verbinden und vor dem Aktivieren eines Aktivierungssignals, um erste dynamische Direktzugriffspeicherzellen aufzufrischen, eine Vorladungszeit zu liefern.
  9. Der dynamische Direktzugriffspeicher gemäß Anspruch 6, bei dem die Steuerschaltung konfiguriert ist, um die Erfassungsverstärker in dem Ruhezustand über die zweite Schaltung mit den zweiten Bitleitungen zu verbinden und um die Erfassungsverstärker mit den ersten Bitleitungen zu verbinden und vor dem Aktivieren eines Aktivierungssignals und dem Trennen der Erfassungsverstär ker von den zweiten Bitleitungen, um erste dynamische Direktzugriffspeicherzellen aufzufrischen, eine Vorladungszeit zu liefern.
  10. Der dynamische Direktzugriffspeicher gemäß Anspruch 9, bei dem die Steuerschaltung konfiguriert ist, um die Erfassungsverstärker ansprechend auf die Deaktivierung des Aktivierungssignals mit den zweiten Bitleitungen zu verbinden und um vor dem Trennen der Erfassungsverstärker von den ersten Bitleitungen in dem Ruhezustand eine Nachkonditionierungsvorladungszeit zu liefern.
  11. Ein dynamischer Direktzugriffspeicher, der folgende Merkmale aufweist: erste dynamische Direktzugriffspeicherzellen; zweite dynamische Direktzugriffspeicherzellen; einen Erfassungsverstärker; eine erste Vorladungsschaltung, die konfiguriert ist, um erste Bitleitungen entsprechend den ersten dynamischen Direktzugriffspeicherzellen vorzuladen; eine zweite Vorladungsschaltung, die konfiguriert ist, um zweite Bitleitungen entsprechend den zweiten dynamischen Direktzugriffspeicherzellen vorzuladen; eine erste Trennschaltung, die konfiguriert ist, um den Erfassungsverstärker von der ersten Vorladungsschaltung zu trennen; eine zweite Trennschaltung, die konfiguriert ist, um den Erfassungsverstärker von der zweiten Vorladungsschaltung zu trennen; eine Steuerschaltung, die konfiguriert ist, um die Erfassungsverstärker in einem Ruhezustand über die erste Trennschaltung von der ersten Vorladungsschaltung zu trennen und um über die erste Trennschaltung die Trennung des Erfassungsverstärkers von der ersten Vorladungsschaltung aufrechtzuerhalten und über die zweite Trennschaltung den Erfassungsverstärker mit der zweiten Vorladungsschaltung zu verbinden, um die zweiten dynamischen Direktzugriffspeicherzellen aufzufrischen und um den Erfassungsverstärker über die erste Trennschaltung mit der ersten Vorladungsschaltung zu verbinden und den Erfassungsverstärker über die zweite Trennschaltung von der zweiten Vorladungsschaltung zu trennen, um erste dynamische Direktzugriffspeicherzellen aufzufrischen.
  12. Der dynamische Direktzugriffspeicher gemäß Anspruch 11, bei dem die Steuerschaltung konfiguriert ist, um den Erfassungsverstärker in dem Ruhezustand über die zweite Trennschaltung von der zweiten Vorladungsschaltung zu trennen und um den Erfassungsverstärker über die erste Trennschaltung mit der ersten Vorladungsschaltung zu verbinden und vor dem Aktivieren eines Aktivierungssignals, um erste dynamische Direktzugriffspeicherzellen aufzufrischen, eine Vorladungszeit zu liefern.
  13. Der dynamische Direktzugriffspeicher gemäß Anspruch 11, bei dem die Steuerschaltung konfiguriert ist, um den Erfassungsverstärker in dem Ruhezustand mit der zweiten Vorladungsschaltung zu verbinden, und um den Erfassungsverstärker mit der ersten Vorladungsschaltung zu verbinden und vor dem Aktivieren eines Aktivierungssignals und dem Trennen des Erfassungsverstärkers von der zweiten Vorladungsschaltung, um erste dynamische Direktzugriffspeicherzellen aufzufrischen, eine Vorladungszeit zu liefern.
  14. Der dynamische Direktzugriffspeicher gemäß Anspruch 13, bei dem die Steuerschaltung konfiguriert ist, um den Erfassungsverstärker ansprechend auf die Deaktivierung des Aktivierungssignals mit der zweiten Vorladungsschaltung zu verbinden und um vor dem Trennen des Erfassungsverstärkers von der ersten Vorladungsschaltung eine Nachkonditionierungsvorladungszeit zu liefern.
  15. Der dynamische Direktzugriffspeicher gemäß Anspruch 11, bei dem jede der ersten und zweiten dynamischen Direktzugriffspeicherzellen eine Eintransistor-Einkondensator-Speicherzelle ist und der Erfassungsverstärker ein Differenzerfassungsverstärker ist.
  16. Ein dynamischer Direktzugriffspeicher, der folgende Merkmale aufweist: eine Einrichtung zum Trennen der Erfassungsverstärker von den ersten Bitleitungen, die ersten dynamischen Direktzugriffspeicherzellen entsprechen; eine Einrichtung zum Trennen der Erfassungsverstärker von den zweiten Bitleitungen, die zweiten dynamischen Direktzugriffspeicherzellen entsprechen; eine Einrichtung zum Trennen der Erfassungsverstärker on den ersten Bitleitungen in dem Ruhezustand; eine Einrichtung zum Aufrechterhalten der Trennung der Erfassungsverstärker von den ersten Bitleitungen und Verbinden der Erfassungsverstärker mit den zweiten Bitleitungen, um zweite dynamischen Direktzugriffspeicherzellen aufzufrischen; und eine Einrichtung zum Verbinden der Erfassungsverstärker mit den ersten Bitleitungen und Trennen der Erfas sungsverstärker von den zweiten Bitleitungen, um erste dynamische Direktzugriffspeicherzellen aufzufrischen.
  17. Der dynamische Direktzugriffspeicher gemäß Anspruch 16, der folgendes Merkmal aufweist: eine Einrichtung zum Trennen der Erfassungsverstärker von den zweiten Bitleitungen in dem Ruhezustand.
  18. Der dynamische Direktzugriffspeicher gemäß Anspruch 17, der folgende Merkmale aufweist: eine Einrichtung zum Bereitstellen einer Vorladungszeit zwischen dem Verbinden der Erfassungsverstärker mit den ersten Bitleitungen und dem Aktivieren eines Aktivierungssignals, um erste dynamische Direktzugriffspeicherzellen aufzufrischen.
  19. Der dynamische Direktzugriffspeicher gemäß Anspruch 16, der folgende Merkmale aufweist: eine Einrichtung zum Verbinden der Erfassungsverstärker mit den zweiten Bitleitungen in dem Ruhezustand; eine Einrichtung zum Bereitstellen einer Vorladungszeit zwischen dem Verbinden der Erfassungsverstärker mit den ersten Bitleitungen und dem Aktivieren eines Aktivierungssignals; und eine Einrichtung zum Trennen der Erfassungsverstärker von den zweiten Bitleitungen basierend auf dem Aktivieren des Aktivierungssignals, um erste dynamische Direktzugriffspeicherzellen aufzufrischen.
  20. Der dynamische Direktzugriffspeicher gemäß Anspruch 19, der folgende Merkmale aufweist: eine Einrichtung zum Verbinden der Erfassungsverstärker mit den zweiten Bitleitungen ansprechend auf das Deaktivieren des Aktivierungssignals; und eine Einrichtung zum Bereitstellen einer Nachkonditionierungsvorladungszeit zwischen dem Verbinden der Erfassungsverstärker mit den zweiten Bitleitungen und dem Trennen der Erfassungsverstärker von den ersten Bitleitungen.
  21. Ein Verfahren zum Auffrischen von dynamischen Direktzugriffspeicherzellen, das folgende Schritte aufweist: Trennen von Erfassungsverstärkern von ersten Bitleitungen, die ersten dynamischen Direktzugriffspeicherzellen entsprechen, während eines Vorladungszustands; Aufrechterhalten der Trennung der Erfassungsverstärker von den ersten Bitleitungen, um zweite dynamische Direktzugriffspeicherzellen aufzufrischen; Verbinden der Erfassungsverstärker mit zweiten Bitleitungen, die zweiten dynamischen Direktzugriffspeicherzellen entsprechen, um die zweiten dynamischen Direktzugriffspeicherzellen aufzufrischen; Verbinden der Erfassungsverstärker mit den ersten Bitleitungen, um die ersten dynamischen Direktzugriffspeicherzellen aufzufrischen; und Trennen der Erfassungsverstärker von den zweiten Bitleitungen, um die ersten dynamischen Direktzugriffspeicherzellen aufzufrischen.
  22. Das Verfahren gemäß Anspruch 21, bei dem das Trennen der Erfassungsverstärker von den zweiten Bitleitungen folgende Schritte aufweist: Trennen der Erfassungsverstärker von den zweiten Bitleitungen während des Vorladungszustands.
  23. Das Verfahren gemäß Anspruch 22, das folgende Schritte aufweist: Aktivieren eines Aktivierungssignals, um die ersten dynamische Direktzugriffspeicherzellen aufzufrischen; und Bereitstellen einer Vorladungszeit zwischen dem Verbinden der Erfassungsverstärker mit den ersten Bitleitungen und dem Aktivieren des Aktivierungssignals.
  24. Das Verfahren gemäß Anspruch 21, das folgende Schritte aufweist: Verbinden der Erfassungsverstärker mit den zweiten Bitleitungen während der Vorladungszeit; Aktivieren eines Aktivierungssignals, um die ersten dynamischen Direktzugriffspeicherzellen aufzufrischen; Bereitstellen einer Vorladungszeit zwischen dem Verbinden der Erfassungsverstärker mit den ersten Bitleitungen und dem Aktivieren des Aktivierungssignals; und Trennen der Erfassungsverstärker von den zweiten Bitleitungen am Ende der Vorladungszeit, um erste dynamischen Direktzugriffspeicherzellen aufzufrischen.
  25. Das Verfahren gemäß Anspruch 24, das folgende Schritte aufweist: Deaktivieren des Aktivierungssignals; Verbinden der Erfassungsverstärker mit den zweiten Bitleitungen basierend auf dem Deaktivieren des Aktivierungssignals; Trennen der Erfassungsverstärker von den ersten Bitleitungen basierend auf der Deaktivierung des Aktivierungssignals; und Bereitstellen einer Nachkonditionierungsvorladungszeit zwischen dem Verbinden der Erfassungsverstärker mit den zweiten Bitleitungen basierend auf dem Deaktivieren des Aktivierungssignals und dem Trennen der Erfassungsverstärker von den ersten Bitleitungen basierend auf dem Deaktivieren des Aktivierungssignals.
  26. Ein Verfahren zum Auffrischen von dynamischen Direktzugriffspeicherzellen, das folgende Schritte aufweist: Vorladen erster Bitleitungen, die ersten dynamischen Direktzugriffspeicherzellen entsprechen, während eines Ruhezustands; Vorladen zweiter Bitleitungen, die zweiten dynamischen Direktzugriffspeicherzellen entsprechen, während des Ruhezustands; Trennen eines Erfassungsverstärkers von den ersten Bitleitungen während des Ruhezustands; Aufrechterhalten der Trennung des Erfassungsverstärkers von den ersten Bitleitungen, um eine der zweiten dynamischen Direktzugriffspeicherzellen aufzufrischen; Verbinden des Erfassungsverstärkers mit den zweiten Bitleitungen, um die eine der zweiten dynamischen Direktzugriffspeicherzellen aufzufrischen; Trennen des Erfassungsverstärkers von den zweiten Bitleitungen, um eine der ersten dynamischen Direktzugriffspeicherzellen aufzufrischen; und Verbinden des Erfassungsverstärkers mit den ersten Bitleitungen, um die eine der ersten dynamischen Direktzugriffspeicherzellen aufzufrischen.
  27. Das Verfahren gemäß Anspruch 26, bei dem das Trennen des Erfassungsverstärkers von den zweiten Bitleitungen den folgenden Schritt aufweist: Trennen des Erfassungsverstärkers von den zweiten Bitleitungen in dem Ruhezustand.
  28. Das Verfahren gemäß Anspruch 27, das folgende Schritte aufweist: Aktivieren eines Aktivierungssignals, um die eine der ersten dynamischen Direktzugriffspeicherzellen aufzufrischen; und Bereitstellen einer Vorladungszeit zwischen dem Verbinden des Erfassungsverstärkers mit den ersten Bitleitungen und dem Aktivieren des Aktivierungssignals, um die eine der ersten dynamischen Direktzugriffspeicherzellen aufzufrischen.
  29. Das Verfahren gemäß Anspruch 26, das folgenden Schritt aufweist: Verbinden des Erfassungsverstärkers mit den zweiten Bitleitungen in dem Ruhezustand.
  30. Das Verfahren gemäß Anspruch 29, das folgende Schritte aufweist: Aktivieren eines Aktivierungssignals, um die eine der ersten dynamischen Direktzugriffspeicherzellen aufzufrischen; und Bereitstellen einer Vorladungszeit zwischen dem Verbinden des Erfassungsverstärkers mit den ersten Bitleitungen und dem Trennen des Erfassungsverstärkers von den zweiten Bitleitungen basierend auf der Aktivierung des Aktivierungssignals.
  31. Das Verfahren gemäß Anspruch 30, das folgende Schritte aufweist: Verbinden des Erfassungsverstärkers mit den zweiten Bitleitungen basierend auf dem Deaktivieren des Aktivierungssignals; und Bereitstellen einer Nachkonditionierungsvorladungszeit zwischen dem Verbinden des Erfassungsverstärkers mit den zweiten Bitleitungen basierend auf dem Deaktivieren des Aktivierungssignals und dem Trennen des Erfassungsverstärkers von den ersten Bitleitungen.
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