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Hintergrund
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Viele
digitale Schaltungen empfangen zum Arbeiten ein Taktsignal. Ein
Schaltungstyp, der zum Arbeiten ein Taktsignal empfängt, ist
eine Speicherschaltung, wie z. B. ein dynamischer Direktzugriffsspeicher
(DRAM), ein synchroner dynamischer Direktzugriffsspeicher (SDRAM)
oder ein synchroner dynamischer Doppeldatenraten-Direktzugriffsspeicher
(DDR-SDRAM). Bei einer Speicherschaltung, die bei hohen Frequenzen
wirksam ist, ist es wichtig, ein Taktsignal zur Verfügung zu
haben, das etwa einen 50%-Arbeitszyklus aufweist. Dies beliefert
die Speicherschaltung mit näherungsweise
einem gleichen Zeitbetrag bei der Hochpegelphase und bei der Niedrigpegelphase
zum Übertragen
von Daten in die und aus der Speicherschaltung, wie z. B. dem Latchen
von Ansteigende-Flanke-Daten und dem Latchen von Abfallende-Flanke-Daten aus
der Speicherschaltung.
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Oft
wird ein Taktsignal durch einen Oszillator, wie z. B. einen Kristalloszillator,
und eine Taktschaltungsanordnung geliefert. Der Oszillator und die Taktschaltungsanordnung
können
ein Taktsignal liefern, das keinen 50%-Arbeitszyklus aufweist. Zum Beispiel
kann das Taktsignal einen 45%-Arbeitszyklus
aufweisen, bei dem die Hochpegelphase 45% eines Taktzyklus und die
Niedrigpegelphase die verbleibenden 55% des Taktzyklus beträgt. Eine
Arbeitszykluskorrekturvorrichtung empfängt das Taktsignal und korrigiert
oder ändert
den Arbeitszyklus des Taktsignals, um Taktsignale mit Übergängen zu
liefern, die im Wesentlichen durch eine Hälfte eines Taktzyklus getrennt
sind.
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Ein
Typ einer Arbeitszykluskorrekturvorrichtung verwendet ein einzelnes
externes Taktsignal, um ein internes Taktsignal und ein invertiertes
internes Taktsignal zu liefern. In der Regel befindet sich ein gewisser
Jitter auf dem exter nen Taktsignal, der auf das interne Taktsignal
und das invertierte interne Taktsignal übertragen wird. Wenn dieser
Jitter zu groß ist,
kann der Jitter Operationen, die durch Verwenden des internen Taktsignals
und des invertierten internen Taktsignals durchgeführt werden,
beeinflussen.
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Zusammenfassung
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Ein
Ausführungsbeispiel
der vorliegenden Erfindung liefert eine Arbeitszykluskorrekturvorrichtung.
Die Arbeitszykluskorrekturvorrichtung umfasst eine erste steuerbare
Verzögerung,
die konfiguriert ist, um ein erstes Signal zu verzögern, um
ein zweites Signal zu liefern, eine zweite steuerbare Verzögerung,
die konfiguriert ist, um das zweite Signal zu verzögern, um
ein drittes Signal zu liefern, eine Schaltung, die konfiguriert
ist, um die erste steuerbare Verzögerung und die zweite steuerbare
Verzögerung einzustellen,
um das dritte Signal mit dem ersten Signal phasenzuverriegeln und
einen Phasenmischer, der konfiguriert ist, um das erste Signal und
das dritte Signal phasenzumischen, um ein viertes Signal zu liefern.
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Kurze
Beschreibung der Zeichnungen
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Die
beiliegenden Zeichnungen sind enthalten, um ein weitergehendes Verständnis der
vorliegenden Erfindung zu gewährleisten,
und sind in diese Beschreibung aufgenommen und bilden einen Teil derselben.
Die Zeichnungen veranschaulichen die Ausführungsbeispiele der vorliegenden
Erfindung und dienen zusammen mit der Beschreibung dazu, die Prinzipien
der Erfindung zu erläutern.
Andere Ausführungsbeispiele
der vorliegenden Erfindung und viele der beabsichtigten Vorteile
der vorliegenden Erfindung werden ohne weiteres zu erkennen sein,
wenn sie unter Bezugnahme auf die folgende ausführliche Beschreibung besser
verstanden werden. Die Elemente der Zeichnungen sind nicht unbedingt
maßstabsge treu
zueinander. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche
Teile.
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1 ist
ein Blockdiagramm, das ein Ausführungsbeispiel
eines elektronischen Systems veranschaulicht.
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2 ist
ein Blockdiagramm, das ein Ausführungsbeispiel
einer Arbeitszykluskorrekturvorrichtung veranschaulicht.
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3 ist
ein Zeitdiagramm, das ein Ausführungsbeispiel
der Zeitsteuerung von Signalen für
die in 2 dargestellte Arbeitszykluskorrekturvorrichtung
veranschaulicht.
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4 ist
ein Blockdiagramm, das ein anderes Ausführungsbeispiel einer Arbeitszykluskorrekturvorrichtung
veranschaulicht.
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5 ist
ein Zeitdiagramm, das ein Ausführungsbeispiel
der Zeitsteuerung von Signalen für
die in 4 dargestellte Arbeitszykluskorrekturvorrichtung
veranschaulicht.
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6 ist
ein Blockdiagramm, das ein anderes Ausführungsbeispiel einer Arbeitszykluskorrekturvorrichtung
veranschaulicht.
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Ausführliche
Beschreibung
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1 ist
ein Blockdiagramm, das ein Ausführungsbeispiel
eines elektronischen Systems 20 gemäß der vorliegenden Erfindung
veranschaulicht. Das elektronische System 20 umfasst einen
Host 22 und eine Speicherschaltung 24. Der Host 22 ist
durch einen Speicherkommunikationsweg 26 elektrisch mit der
Speicherschaltung 24 gekoppelt. Der Host 22 ist ein
beliebiger geeigneter elektronischer Host, wie z. B. ein Computersystem,
das einen Mikroprozessor oder eine Mikrosteuerung umfasst. Die Speicherschaltung 24 ist
ein beliebiger geeigneter Speicher, wie z. B. ein Speicher, der
ein Taktsignal verwendet, um wirksam zu sein. Bei einem Ausführungsbeispiel weist
die Speicherschaltung 24 einen Direktzugriffsspeicher,
wie z. B. einen dynamischen Direktzugriffsspeicher (DRAM), einen
synchronen dynamischen Direktzugriffsspeicher (SDRAM) oder einen
synchronen dynamischen Doppeldatenraten-Direktzugriffsspeicher (DDR-SDRRM), auf.
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Die
Speicherschaltung 24 umfasst eine Arbeitszykluskorrekturvorrichtung 28,
die ein Takt-(CLK-)Signal auf einem CLK-Signalweg 30 empfängt. Bei
einem Ausführungsbeispiel
empfängt die
Arbeitszykluskorrekturvorrichtung 28 ein externes CLK-Signal
auf dem CLK-Signalweg 30 durch den Speicherkommunikationsweg 26.
Bei anderen Ausführungsbeispielen
empfängt
die Arbeitszykluskorrekturvorrichtung 28 ein externes CLK-Signal
auf dem CLK-Signalweg 30 von einem beliebigen geeigneten
Bauteil, wie z. B. einer zweckgebundenen Taktschaltung, die innerhalb
oder außerhalb
der Speicherschaltung 24 angeordnet ist.
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Die
Arbeitszykluskorrekturvorrichtung 28 liefert das Taktausgangs-(CLKOUT-)Signal
auf einem CLKOUT-Signalweg 34 und das invertierte Taktausgangs-(bCLKOUT-)Signal
auf einem bCLKOUT-Signalweg 36. Der Phasenunterschied zwischen
dem CLKOUT-Signal auf dem CLKOUT-Signalweg 34 und dem bCLKOUT-Signal
auf dem bCLKOUT-Signalweg 36 ist im Wesentlichen 50% (180
Grad). Das CLKOUT-Signal ist die Inverse des bCLKOUT-Signals. Die
Arbeitszykluskorrekturvorrichtung 28 empfängt das
CLK-Signal auf dem CLK-Signalweg 30, das eventuell keinen
50%-Arbeitszyklus aufweist, und liefert das CLKOUT-Signal auf dem
CLKOUT-Signalweg 34 und das bCLKOUT-Signal auf dem bCLKOUT-Signalweg 36.
Die Speicherschaltung 24 empfängt das CLKOUT-Signal und das
bCLKOUT- Signal,
um Daten in die und/oder aus der Speicherschaltung 24 zu übertragen.
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2 ist
ein Blockdiagramm, das ein Ausführungsbeispiel
einer Arbeitszykluskorrekturvorrichtung 28a veranschaulicht.
Die Arbeitszykluskorrekturvorrichtung 28a umfasst steuerbare
Verzögerungen 100a und 100b,
einen Puffer 106, einen Phasendetektor 108, eine
Verzögerungssteuerung 112 und einen
Phasenmischer 118. Der Eingang der steuerbaren Verzögerung 100a,
ein erster Eingang des Phasendetektors 108 und ein erster
Eingang des Phasenmischers 118 empfangen das CLK-Signal
auf dem CLK-Signalweg 30. Der Ausgang der steuerbaren Verzögerung 100a ist
durch einen Takt-Halb-(CLK_HALF)-Signalweg 102 mit
dem Eingang des Puffers 106 und dem Eingang der steuerbaren
Verzögerung 100b elektrisch
gekoppelt. Der Ausgang des Puffers 106 liefert das bCLKOUT-Signal auf dem bCLKOUT-Signalweg 36.
Der Ausgang der steuerbaren Verzögerung 100b ist
durch einen CLK_1tCK-Signalweg 116 mit einem zweiten Eingang
des Phasendetektors 108 und einem zweiten Eingang des Phasenmischers 118 elektrisch
gekoppelt. Der Ausgang des Phasendetektors 108 ist durch einen
Signalweg 110 mit dem Eingang der Verzögerungssteuerung 112 elektrisch
gekoppelt. Der Ausgang der Verzögerungssteuerung 112 ist
durch einen Signalweg 114 mit dem Steuereingang der steuerbaren
Verzögerung 100a und
dem Steuereingang der steuerbaren Verzögerung 100b elektrisch
gekoppelt. Der Ausgang des Phasenmischers 118 liefert das CLKOUT-Signal
auf dem CLKOUT-Signalweg 34.
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Die
steuerbare Verzögerung 100a verzögert das
CLK-Signal auf dem CLK-Signalweg 30, um das CLK_HALF-Signal
auf dem CLK_HALF-Signalweg 102 zu liefern. Die Verzögerung der
steuerbaren Verzögerung 100a wird
basierend auf dem Steuersignaleingang in die steuerbare Verzögerung 100a auf
dem Signalweg 114 ausgewählt. Die steuerbare Verzögerung 100a ist
ein beliebiger geeigneter Typ einer variablen Verzögerung,
wie z. B. eine Reihe von Invertern, die durch den Steuersignaleingang
geschaltet werden. Die steuerbare Verzögerung 100b verzögert das
CLK_HALF-Signal auf dem CLK_HALF-Signalweg 102, um das
CLK_1tCK-Signal auf dem CLK_1tCK-Signalweg 116 zu liefern.
Die Verzögerung
der steuerbaren Verzögerung 100b wird
basierend auf dem Steuersignaleingang auf dem Signalweg 114 ausgewählt. Die
steuerbare Verzögerung 100b ist
ein beliebiger geeigneter Typ einer variablen Verzögerung,
wie z. B. eine Reihe von Invertern, die durch das Steuersignal geschaltet
werden. Bei einem Ausführungsbeispiel
ist die steuerbare Verzögerung 100b ähnlich der
steuerbaren Verzögerung 100a.
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Der
Phasendetektor 108 empfängt
das CLK-Signal auf dem CLK-Signalweg 30 und
das CLK_1tCK-Signal auf dem CLK_1tCK-Signalweg 116, um das Signal
auf dem Signalweg 110 zu liefern. Der Phasendetektor 108 bestimmt
den Phasenunterschied zwischen dem CLK-Signal und dem CLK_1tCK-Signal,
um ein Phasenunterschiedsausgangssignal auf dem Signalweg 110 zu
liefern. Die Verzögerungssteuerung 112 empfängt das
Phasenunterschiedssignal auf dem Signalweg 110, um ein Steuersignal
auf dem Signalweg 114 zu liefern. Die Verzögerungssteuerung 112 liefert
das Steuersignal basierend auf dem Phasenunterschiedssignal, um die
Verzögerung
der steuerbaren Verzögerung 100a und
die Verzögerung
der steuerbaren Verzögerung 100b einzustellen,
derart, dass das CLK_1tCK-Signal mit dem CLK-Signal phasenverriegelt
ist.
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Der
Phasenmischer 118 empfängt
das CLK_1tCK-Signal auf dem CLK_1tCK-Signalweg 116 und
das CLK-Signal auf dem CLK-Signalweg 30, um
das CLKOUT-Signal auf dem CLKOUT-Signalweg 34 zu liefern.
Der Phasenmischer 118 mittelt das CLK_1tCK-Signal mit dem CLK-Signal,
um vorzusehen, dass das CLKOUT-Signal
reduzierten Jitter aufweist. Bei einem Ausführungsbeispiel ist der Jitter
um näherungsweise
50% reduziert. Wenn z. B. das CLK-Signal 200ps Jitter aufweist,
dann weist das CLKOUT-Signal näherungsweise
100ps Jitter auf.
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Bei
Betrieb wird das CLK-Signal durch die steuerbare Verzögerung 100a verzögert, um
das CLK_HALF-Signal zu liefern.
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Bei
einem Ausführungsbeispiel
eilt das CLK-Signal dem CLK_HALF-Signal um einen halben Taktzyklus
voraus. Die steuerbare Verzögerung 100b verzögert das
CLK_HALF-Signal, um das CLK_1tCK-Signal zu liefern. Bei einem Ausführungsbeispiel
eilt das CLK-Signal dem CLK_1tCK-Signal um einen Taktzyklus voraus.
Der Puffer 106 puffert das CLK_HALF-Signal, um das bCLKOUT-Signal zu liefern.
Die intrinsische Verzögerung
des Puffers 106 ist näherungsweise
gleich der intrinsischen Verzögerung
des Phasenmischers 118. Das CLK-Signal und das CLK_1tCK-Signal werden
durch den Phasendetektor 108 verglichen, um den Phasenunterschied zwischen
dem CLK-Signal und dem CLK_1tCK-Signal zu bestimmen.
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Der
Phasenunterschied wird an die Verzögerungssteuerung 112 übermittelt,
die die Verzögerung der
steuerbaren Verzögerung 100a und
die Verzögerung
der steuerbaren Verzögerung 100b einstellt,
um das CLK_1tCK-Signal mit dem CLK-Signal phasenzuverriegeln. Das
bCLKOUT-Signal ist die Inverse des CLKOUT-Signals und eilt dem CLKOUT-Signal um
einen halben Taktzyklus voraus.
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3 ist
ein Zeitdiagramm 200, das ein Ausführungsbeispiel der Zeitsteuerung
von Signalen für die
Arbeitszykluskorrekturvorrichtung 28a veranschaulicht.
Das Zeitdiagramm 200 umfasst ein CLK-Signal 202 auf
dem CLK-Signalweg 30, ein CLK_HALF-Signal 204 auf
dem CLK_HALF-Signalweg 102, ein CLK_1tCK-Signal 206 auf
dem CLK_1tCK-Signalweg 116, ein CLKOUT-Signal 208 auf
dem CLKOUT-Signalweg 34 und ein bCLKOUT-Signal 210 auf
dem bCLKOUT-Signalweg 36. Die ansteigende Flanke 222 des
CLK-Signals 202 wird durch die steuerbare Verzögerung 100a verzögert, um
eine ansteigende Flanke 212 des CLK_HALF-Signals 204 zu
liefern. Die ansteigende Flanke 212 des CLK_HALF-Signals 204 wird
durch den Puffer 106 verzögert, um eine ansteigende Flanke 220 des
bCLKOUT-Signals 210 zu liefern.
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Die
ansteigende Flanke 212 des CLK_HALF-Signals 204 wird
durch die steuerbare Verzögerung 102b verzögert, um
eine ansteigende Flanke 216 des CLK_1tCK-Signals 206 zu
liefern. Der Phasenmischer 118 mischt die ansteigende Flanke 214 des
CLK-Signals 202 und die ansteigende Flanke 216 des
CLK_1tCK-Signals 206, um eine ansteigende Flanke 218 des
CLKOUT-Signals 208 zu liefern. Das CLKOUT-Signal 208 ist
die Inverse des bCLKOUT-Signals 210, derart, dass die ansteigende
Flanke 218 des CLKOUT-Signals 208 mit einer abfallenden
Flanke 224 des bCLKOUT-Signals 210 ausgerichtet
ist. Der Phasenunterschied zwischen dem CLKOUT-Signal 208 und
dem bCLKOUT-Signal 210 beträgt näherungsweise 50%. Der Jitter
des CLKOUT-Signals 208 beträgt näherungsweise die Hälfte des
Jitters des CLK-Signals 202.
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4 ist
ein Blockdiagramm, das ein weiteres Ausführungsbeispiel einer Arbeitszykluskorrekturvorrichtung 28b veranschaulicht.
Die Arbeitszykluskorrekturvorrichtung 28b umfasst steuerbare
Verzögerungen 100a, 100b und 100c,
einen Phasendetektor 108, eine Verzögerungssteuerung 112,
Phasenmischer 118a und 118b sowie Puffer 120a, 120b, 106a und 106b.
Der Eingang der steuerbaren Verzögerung 100a,
ein erster Eingang des Phasendetektors 108 und der Eingang
des Puffers 120a empfangen das CLK-Signal auf dem CLK-Signalweg 30.
Der Ausgang der steuerbaren Verzögerung 100a ist durch
einen CLK_HALF-Signalweg 102a mit dem Eingang der steuerbaren
Verzögerung 100b und dem
Eingang des Puffers 106a elektrisch gekoppelt. Der Ausgang
der steuerbaren Verzögerung 100b ist durch
einen CLK_1tCK-Signalweg 116 mit dem Eingang der steuerbaren
Verzögerung 100c,
dem Eingang des Puffers 120b und einem zweiten Eingang des
Phasendetektors 108 elektrisch gekoppelt. Der Ausgang der
steuerbaren Verzögerung 100c ist durch
einen CLK_1.5tCK-Signalweg 102b mit dem Eingang des Puffers 106b elektrisch
gekoppelt. Der Ausgang des Phasendetektors 108 ist durch
den Signalweg 110 mit dem Eingang der Verzögerungssteuerung 112 elektrisch
gekoppelt. Der Ausgang der Verzögerungssteuerung 112 ist
durch den Signalweg 114 mit dem Steuereingang der steuerbaren
Verzögerung 100a,
dem Steuereingang der steuerbaren Verzögerung 100b und dem
Steuereingang der steuerbaren Verzögerung 100c elektrisch
gekoppelt.
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Der
Ausgang des Puffers 120a ist durch einen Signalweg 122a mit
einem ersten Eingang des Phasenmischers 118a elektrisch
gekoppelt. Der Ausgang des Puffers 120b ist durch einen
Signalweg 122b mit einem zweiten Eingang des Phasenmischers 118a elektrisch
gekoppelt. Der Phasenmischer 118a liefert das CLKOUT-Signal
auf dem CLKOUT-Signalweg 34. Der Ausgang des Puffers 106a ist
durch einen Signalweg 128a mit einem ersten Eingang des
Phasenmischers 118b elektrisch gekoppelt. Der Ausgang des
Puffers 106b ist durch einen Signalweg 128b mit
einem zweiten Eingang des Phasenmischers 118b elektrisch
gekoppelt. Der Ausgang des Phasenmischers 118b liefert
das bCLKOUT-Signal auf dem bCLKOUT-Signalweg 36.
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Die
steuerbare Verzögerung 100a,
die steuerbare Verzögerung 100b,
der Phasendetektor 108 und die Verzögerungssteuerung 112 wirken ähnlich den
entsprechenden Komponenten in der vorher bezüglich der 2 beschriebenen
und veranschaulichten Arbeitszykluskorrekturvorrichtung 28a.
Der Puffer 120a puffert das CLK-Signal auf dem CLK-Signalweg 30,
um ein gepuffertes CLK-Signal auf dem Signalweg 122a zu
liefern. Der Puffer 120b puffert das CLK_1tCK-Signal auf
dem CLK_1tCK-Signalweg 116, um ein gepuffertes CLK_1tCK-Signal
auf dem Signalweg 122b zu liefern. Der Phasenmischer 118a empfängt das
gepufferte CLK-Signal auf dem Signalweg 122a und das gepufferte
CLK_1tCK-Signal auf dem Signalweg 122b, um das CLKOUT-Signal
auf dem CLKOUT-Signalweg 34 zu liefern. Der Phasenmischer 118a mittelt
das gepufferte CLK_1tCK-Signal mit dem gepufferten CLK-Signal, um
das CLKOUT-Signal mit reduziertem Jitter zu liefern. Bei einem Ausführungsbeispiel
ist der Jitter um näherungsweise
50% reduziert. Wenn z. B. das CLK-Signal 200ps Jitter aufweist,
dann weist das CLKOUT-Signal näherungsweise
100ps Jitter auf.
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Die
steuerbare Verzögerung 100c verzögert das
CLK_1tCK-Signal
auf dem CLK_1tCK-Signalweg 116, um das CLK_1.5tCK-Signal auf dem CLK_1.5tCK-Signalweg 102b zu
liefern. Die Verzögerung
der steuerbaren Verzögerung 100c wird
basierend auf dem Steuersignaleingang auf dem Signalweg 114 ausgewählt. Die
steuerbare Verzögerung 100c ist
ein beliebiger geeigneter Typ einer variablen Verzögerung,
wie z. B. eine Reihe von Invertern, die durch das Steuersignal geschaltet
werden. Bei einem Ausführungsbeispiel
ist die steuerbare Verzögerung 100c ähnlich der
steuerbaren Verzögerung 100a und der
steuerbaren Verzögerung 100b.
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Der
Puffer 106a puffert das CLK_HALF-Signal auf dem CLK_HALF-Signalweg 102a,
um ein gepuffertes CLK_HALF-Signal auf dem Signalweg 128a zu
liefern. Der Puffer 102b puffert das CLK_1.5tCK-Signal
auf dem CLK_1.5tCK-Signalweg 102b, um ein gepuffertes CLK_1.5tCK-Signal
auf dem Signalweg 128b zu liefern. Der Phasenmischer 118b empfängt das
gepufferte CLK_HALF-Signal auf dem Signalweg 128a und das
gepufferte CLK_1.5tCK-Signal auf dem Signalweg 128b, um das
bCLKOUT-Signal auf
dem bCLKOUT-Signalweg 36 zu liefern. Der Phasenmischer 118b mittelt
das gepufferte CLK_HALF-Signal mit dem gepufferten CLK_1.5tCK-Signal,
um das bCLKOUT-Signal mit reduziertem Jitter zu liefern. Bei einem
Ausführungsbeispiel
ist der Jitter um näherungsweise
50% reduziert. Wenn z. B. das CLK-Signal 200ps Jitter aufweist,
dann weist das bCLKOUT-Signal näherungsweise
100ps Jitter auf.
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Bei
Betrieb wird das CLK-Signal durch die steuerbare Verzögerung 100a verzögert, um
das CLK_HALF-Signal zu liefern. Bei einem Ausführungsbeispiel eilt das CLK-Signal
dem CLK_HALF-Signal um einen halben Taktzyklus voraus. Die steuerbare
Verzögerung 100b verzögert das CLK_HALF-Signal,
um das CLK_1tCK-Signal zu liefern. Bei einem Ausführungsbeispiel
eilt das CLK-Signal dem CLK_1tCK-Signal um einen Taktzyklus voraus.
Die steuerbare Verzögerung 100c verzögert das
CLK_1tCK-Signal, um das CLK_1.5tCK-Signal zu liefern. Bei einem
Ausführungsbeispiel
eilt das CLK-Signal dem CLK_1.5tCK-Signal um eineinhalb Taktzyklen
voraus.
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Das
CLK-Signal und das CLK_1tCK-Signal werden durch den Phasendetektor 108 verglichen, um
den Phasenunterschied zwischen dem CLK-Signal und dem CLK_1tCK-Signal
zu bestimmen. Der Phasenunterschied wird an die Verzögerungssteuerung 112 übermittelt,
die die Verzögerung
der steuerbaren Verzögerung 100a,
die Verzögerung
der steuerbaren Verzögerung 100b und
die Verzögerung
der steuerbaren Verzögerung 100c einstellt,
um das CLK_1tCK-Signal mit dem CLK-Signal phasenzuverriegeln. Der
Phasenmischer 118a mischt das gepufferte CLK-Signal und
das gepufferte CLK_1tCK-Signal, um das CLKOUT-Signal zu liefern,
und der Phasenmischer 118b mischt das gepufferte CLK_HALF-Signal
und das gepufferte CLK_1.5tCK-Signal, um das bCLKOUT-Signal zu liefern.
Das bCLKOUT-Signal ist die Inverse des CLKOUT-Signals und eilt dem
CLKOUT-Signal um einen halben Taktzyklus voraus.
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5 ist
ein Zeitdiagramm 300, das ein Ausführungsbeispiel der Zeitsteuerung
von Signalen für die
Arbeitszykluskorrekturvorrichtung 28b veranschaulicht.
Das Zeitdiagramm 300 umfasst das CLK-Signal 202 auf
dem CLK-Signalweg 30, das CLK_HALF-Signal 204 auf
dem CLK_HALF-Signalweg 102a, das CLK_1tCK-Signal 206 auf
dem CLK_1tCK-Signalweg 116, das CLK_1.5tCK-Signal 302 auf
dem CLK_1.5tCK-Signalweg 102b, das CLKOUT-Signal 208 auf
dem CLKOUT-Signalweg 34 und das bCLKOUT-Signal 210 auf
dem bCLKOUT-Signalweg 36.
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Eine
ansteigende Flanke 316 des CLK-Signals 202 wird
durch die steuerbare Verzögerung 100a verzögert, um
eine ansteigende Flanke 318 des CLK_HALF-Signals 204 zu
liefern. Die ansteigende Flanke 318 des CLK_HALF-Signals 204 wird
durch die steuerbare Verzögerung 100b verzögert, um
eine ansteigende Flanke 306 des CLK_1tCK-Signals 206 zu
liefern. Die ansteigende Flanke 306 des CLK_1tCK-Signals 206 wird
durch die steuerbare Verzögerung 100c verzögert, um
eine ansteigende Flanke 310 des CLK_1.5tCK-Signals 302 zu
liefern. Der Phasenmischer 118b mischt die ansteigende Flanke 308 des
CLK_HALF-Signals 204 und die ansteigende Flanke 310 des
CLK_1.5tCK-Signals 302, um eine ansteigende Flanke 314 des
bCLKOUT-Signals 210 zu liefern. Das CLKOUT-Signal 208 ist
die Inverse des bCLKOUT-Signals 210, derart, dass die abfallende
Flanke 320 des CLKOUT-Signals 208 mit der ansteigenden
Flanke 314 des bCLKOUT-Signals 210 ausgerichtet
ist. Der Phasenunterschied zwischen dem CLKOUT-Signal 208 und
dem bCLKOUT-Signal 210 beträgt näherungsweise 50%. Der Jitter
des CLKOUT-Signals 208 beträgt näherungsweise die Hälfte des
Jitters des CLK-Signals 202, und der Jitter des bCLKOUT-Signals 210 beträgt ebenfalls
näherungsweise
die Hälfte
des Jitters des CLK-Signals 202.
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6 ist
ein Blockdiagramm, das ein weiteres Ausführungsbeispiel einer Arbeitszykluskorrekturvorrichtung 28c veranschaulicht.
Die Arbeitszykluskorrekturvorrichtung 28c ist eine Erweiterung
der Arbeitszykluskorrekturvorrichtung 28b zum weiteren Reduzieren
eines Taktjitters. Die Arbeitszykluskorrekturvorrichtung 28c umfasst
steuerbare Widerstände 100a–100(n),
wobei n einer beliebigen geeigneten Anzahl steuerbarer Widerstände gleicht.
Die Arbeitszykluskorrekturvorrichtung 28c umfasst auch
den Phasendetektor 108, die Verzögerungssteuerung 112,
Puffer 120a–120(m) und 106a–106(n) und
die Phasenmischer 118a und 118b, wobei m = n-1.
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Der
Eingang der steuerbaren Verzögerung 100a,
ein erster Eingang des Phasendetektors 108 und der Eingang
des Puffers 120a empfangen das CLK-Signal auf dem CLK-Signalweg 30.
Der Ausgang der steuerbaren Verzögerung 100a ist
durch den CLK_0.5tCK-Signalweg 102a mit dem Eingang der
steuerbaren Verzögerung 100b und
dem Eingang des Puffers 106a elektrisch gekoppelt. Der
Ausgang der steuerbaren Verzögerung 100b ist
durch einen CLK_1.0tCK-Signalweg 116a mit dem Eingang der
steuerbaren Verzögerung 100c,
einem zweiten Eingang des Phasendetektors 108 und dem Eingang des
Puffers 120b elektrisch gekoppelt. Der Ausgang der steuerbaren
Verzögerung 100c ist
durch den CLK_1.5tCK-Signalweg 102b mit dem Eingang der steuerbaren
Verzögerung 100d und
dem Eingang des Puffers 106b elektrisch gekoppelt. Der
Ausgang der steuerbaren Verzögerung 100d ist
durch einen CLK_2.0tCK-Signalweg 116b mit dem Eingang der nächsten steuerbaren
Verzögerung 100 (nicht
gezeigt) und dem Eingang des nächsten
Puffers 120 (nicht gezeigt) für den Phasenmischer 118a elektrisch
gekoppelt. Die Reihe steuerbarer Verzögerungen 100 setzt
sich bis zu der steuerbaren Verzögerung 100(n) fort.
Der Ausgang der steuerbaren Verzögerung 100(n) ist
durch einen CLK_n.5tCK-Signalweg 102(n) mit dem Eingang
des Puffers 106(n) elektrisch gekoppelt.
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Der
Ausgang des Phasendetektors 108 ist durch den Signalweg 110 mit
dem Eingang der Verzögerungssteuerung 112 elektrisch
gekoppelt. Der Ausgang der Verzögerungssteuerung 112 ist
durch den Signalweg 114 mit den Steuereingängen der steuerbaren
Widerstände 100a–100(n) elektrisch
gekoppelt. Der Ausgang des Puffers 120a ist durch den Signalweg 122a mit
einem ersten Eingang des Phasenmischers 118a elektrisch
gekoppelt. Der Ausgang des Puffers 120b ist durch den Signalweg 122b mit einem
zweiten Eingang des Phasenmischers 118a elektrisch gekoppelt,
und der Ausgang des Puffers 120(m) ist durch einen Signalweg 122(m) mit
dem m-ten Eingang des Phasenmischers 118a elektrisch gekoppelt.
Der Ausgang des Phasenmischers 118a liefert das CLKOUT-Signal
auf dem CLKOUT-Signalweg 34.
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Der
Ausgang des Puffers 106a ist durch den Signalweg 128a mit
einem ersten Eingang des Phasenmischers 118b elektrisch
gekoppelt. Der Ausgang des Puffers 106b ist durch den Signalweg 128b mit
einem zweiten Eingang des Phasenmischers 118b elektrisch
gekoppelt, und der Ausgang des Puffers 106(n) ist durch
einen Signalweg 128(n) mit dem n-ten Eingang des Phasenmischers 118b elektrisch gekoppelt.
Der Ausgang des Phasenmischers 118b liefert das bCLKOUT-Signal
auf dem bCLKOUT-Signalweg 36.
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Die
steuerbare Verzögerung 100a,
die steuerbare Verzögerung 100b,
die steuerbare Verzögerung 100c,
der Phasendetektor 108, die Verzögerungssteuerung 112 und
die Puffer 120a, 120b, 106a und 106b wirken ähnlich den
entsprechenden Komponenten der vorher mit Bezug auf 4 beschriebenen
und veranschaulichten Arbeitszykluskorrekturvorrichtung 28b.
Die steuerbare Verzögerung 100d verzögert das
CLK_1.5tCK-Signal auf dem CLK_1.5tCK-Signalweg 102b, um
das CLK_2.0tCK-Signal auf dem CLK_2.0tCK-Signalweg 116b zu
liefern. Die Verzögerung
der steuerbaren Verzögerung 100d wird
basierend auf dem Steuersignaleingang auf dem Signalweg 114 ausgewählt. Die steuerbare
Verzögerung 100d ist
ein beliebiger geeigneter Typ einer variablen Verzögerung,
wie z. B. eine Reihe von Invertern, die durch das Steuersignal geschaltet
werden. Bei einem Ausführungsbeispiel ist
die steuerbare Verzögerung 100d ähnlich den steuerbaren
Verzögerungen 100a–100c.
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Die
steuerbare Verzögerung 100(n) verzögert ein
CLK_n.0tCK-Signal
auf einem CLK_n.0tCK-Signalweg 116(m), um das CLK_n.5tCK-Signal
auf dem CLK_n.5tCK-Signalweg 102(n) zu liefern. Die Verzögerung der
steuerbaren Verzögerung 100(n)
wird basierend auf dem Steuersignaleingang auf dem Signalweg 114 ausgewählt. Die
steuerbare Verzögerung 100(n) ist
ein beliebiger geeigneter Typ einer variablen Verzögerung,
wie z. B. eine Reihe von Invertern, die durch das Steuersignal geschaltet
werden. Bei einem Ausführungsbeispiel ist
die steuerbare Verzögerung 100(n) ähnlich den steuerbaren
Verzögerungen 100a–100c.
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Der
Puffer 120(m) puffert das CLK_n.0tCK-Signal auf dem CLK_n.0tCK-Signalweg 116(m),
um ein gepuffertes CLK_n.0tCK-Signal
auf dem Signalweg 122(m) zu liefern. Der Phasenmischer 118a empfängt das
gepufferte CLK-Signal auf dem Signalweg 122a und das gepufferte CLK_1.0tCK-Signal
durch das gepufferte CLK_n.0tCK-Signal auf den Signalwegen 122b–122(m),
um das CLKOUT-Signal auf dem CLKOUT-Signalweg 34 zu liefern.
Der Phasenmischer 118 mittelt das gepufferte CLK- Signal und das gepufferte
CLK_1.0tCK-Signal durch das gepufferte CLK_n.0tCK-Signal, um das
CLKOUT-Signal mit reduziertem Jitter zu liefern. Bei einem Ausführungsbeispiel
ist der Jitter mit jeder zusätzlichen
steuerbaren Verzögerung 100 und
entsprechendem Eingang in den Phasenmischer 118a um näherungsweise 50%
reduziert. Wenn z. B. das CLK-Signal 200ps Jitter aufweist und m
= 4, dann weist das CLKOUT-Signal näherungsweise 25ps Jitter auf.
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Der
Puffer 106(n) puffert das CLK_n.5tCK-Signal auf dem CLK_n.5tCK-Signalweg 102(n),
um ein gepuffertes CLK_n.5tCK-Signal
auf dem Signalweg 128(n) zu liefern. Der Phasenmischer 118b empfängt das
gepufferte CLK_0.5tCK-Signal auf dem Signalweg 128a und
das gepufferte CLK_1.5tCK-Signal durch das gepufferte CLK_n.5tCK-Signal
auf den Signalwegen 128b bis 128(n), um das bCLKOUT-Signal
auf dem bCLKOUT-Signalweg 36 zu
liefern. Der Phasenmischer 118b mittelt das gepufferte
CLK_0.5tCK-Signal und das gepufferte CLK_1.5tCK-Signal durch das gepufferte CLK_n.5tCK-Signal,
um das bCLKOUT-Signal mit reduziertem Jitter zu liefern. Bei einem
Ausführungsbeispiel
ist der Jitter mit jeder zusätzlichen
steuerbaren Verzögerung 100 und
entsprechendem Eingang in den Phasenmischer 118b um näherungsweise
50% reduziert. Wenn z. B. das CLK-Signal 200ps Jitter aufweist und
n = 3, weist das bCLKOUT-Signal näherungsweise 50ps Jitter auf.
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Bei
Betrieb wird das CLK-Signal durch die steuerbare Verzögerung 100a verzögert, um
das CLK_0.5tCK-Signal zu liefern. Bei einem Ausführungsbeispiel eilt das CLK-Signal
dem CLK_0.5tCK-Signal um einen halben Taktzyklus voraus. Die steuerbare
Verzögerung 100b verzögert das CLK_0.5tCK-Signal, um das CLK_1.0tCK-Signal
zu liefern. Bei einem Ausführungsbeispiel
eilt das CLK-Signal dem CLK_1.0tCK-Signal um einen Taktzyklus voraus. Die
steuerbare Verzögerung 100c verzögert das
CLK_1.0tCK-Signal, um das CLK_1.5tCK-Signal zu liefern. Bei einem
Ausführungsbeispiel
eilt das CLK-Signal dem CLK_1.5tCK-Signal um eineinhalb Taktzyklen
voraus. Die steuerbare Verzögerung 100d verzö gert das CLK_1.5tCK-Signal,
um das CLK_2.0tCK-Signal zu liefern, und die steuerbare Verzögerung 100(n) verzögert das
CLK_n.0tCK-Signal, um das CLK_n.5tCK-Signal zu liefern. Bei einem
Ausführungsbeispiel
eilt das CLK-Signal dem CLK_2.0tCK-Signal um zwei Taktzyklen voraus,
und das CLK-Signal
eilt dem CLK_n.5tCK-Signal um n plus einen halben Taktzyklus voraus.
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Das
CLK-Signal und das CLK1.0tCK-Signal werden durch den Phasendetektor 108 verglichen, um
den Phasenunterschied zwischen dem CLK-Signal und dem CLK_1.0tCK-Signal
zu bestimmen. Der Phasenunterschied wird an die Verzögerungssteuerung 112 übermittelt,
die die Verzögerung
der steuerbaren Verzögerungen 100a–100(n) einstellt,
um das CLK_1.0tCK-Signal mit dem CLK-Signal phasenzuverriegeln.
Der Phasenmischer 118a mischt das gepufferte CLK-Signal
und das gepufferte CLK_1.0tCK-Signal durch das gepufferte CLK_n.0tCK-Signal,
um das CLKOUT-Signal zu liefern, und der Phasenmischer 118b mischt
das gepufferte CLK_0.5tCK-Signal und das gepufferte CLK_1.5tCK-Signal
durch das gepufferte CLK_n.5tCK-Signal, um das bCLKOUT-Signal zu
liefern. Das bCLKOUT-Signal ist die Inverse des CLKOUT-Signals und
eilt dem CLKOUT-Signal um einen halben Taktzyklus voraus.
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Ausführungsbeispiele
der vorliegenden Erfindung stellen eine Arbeitszykluskorrekturvorrichtung
für einen
Speicher, wie z. B. einen dynamischen Direktzugriffsspeicher bereit.
Die Arbeitszykluskorrekturvorrichtung ist konfiguriert, um näherungsweise einen
50%-Phasenunterschied zwischen einem internen Taktsignal und einem
invertierten internen Taktsignal zu liefern. Der Jitter des internen
Taktsignals und der Jitter des invertierten internen Taktsignals
ist weniger als der Jitter des externen Taktsignals. Durch Auswählen der
Anzahl von steuerbaren Verzögerungen
und entsprechenden Phasenmischern für die Arbeitszykluskorrekturvorrichtung kann
mit jeder zusätzlichen
steuerbaren Verzögerung
der Jitter des internen Taktsignals und der Jitter des invertierten
internen Taktsignals um näherungsweise
50% reduziert werden.