DE102007048178A1 - Method for manufacturing metal-insulator-metal trench capacitor, involves providing substrate with metal layer and insulator layer separated by metal layer, and opening is formed for vias in insulator layer - Google Patents

Method for manufacturing metal-insulator-metal trench capacitor, involves providing substrate with metal layer and insulator layer separated by metal layer, and opening is formed for vias in insulator layer Download PDF

Info

Publication number
DE102007048178A1
DE102007048178A1 DE200710048178 DE102007048178A DE102007048178A1 DE 102007048178 A1 DE102007048178 A1 DE 102007048178A1 DE 200710048178 DE200710048178 DE 200710048178 DE 102007048178 A DE102007048178 A DE 102007048178A DE 102007048178 A1 DE102007048178 A1 DE 102007048178A1
Authority
DE
Germany
Prior art keywords
openings
layer
capacitor
layer structure
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
DE200710048178
Other languages
German (de)
Inventor
Christian Dr. Wenger
Dirk Wolansky
Dieter Dr. Knoll
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
IHP GmbH
Original Assignee
IHP GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by IHP GmbH filed Critical IHP GmbH
Priority to DE200710048178 priority Critical patent/DE102007048178A1/en
Publication of DE102007048178A1 publication Critical patent/DE102007048178A1/en
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Abstract

The method involves providing a substrate with a metal layer (102) and an insulator layer (104) separated by the metal layer. An opening (108,110) is formed for vias in the insulator layer. The opening is formed with a lateral measure and extends in downward direction to the metal layer. The capacitor-laminated structure is made in another opening (112,114,116,118) by separating a dielectric layer, which contains a titanium or titanium nitride layer and a tungsten layer of the capacitor-laminated structure in the latter opening.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines MIM-Grabenkondensators.The The invention relates to a method for producing a MIM trench capacitor.

MIM-Grabenkondensatoren haben gegenüber planaren MIM-Kondensatoren, dass sie in einem integrierten Schaltkreis bei gleichem Chip-Flächenbedarf eine höhere Kapazitätsdichte bieten.MIM capacitors grave have compared to planar MIM capacitors that they are in an integrated circuit with the same chip footprint offer a higher capacity density.

Das Dokument S. Crémer, et al., „High Performances 3D Damascene MIM Capacitors Integrated in Copper Back-End Technologies Back-End Technologies", Proceedings of the 2006 Bipolar/BiCMOS Circuits and Technology Meeting (BCTM), S. 259–262, IEEE, 2006 , beschreibt grabenförmige MIM-Kondensatoren, die zwischen den beiden letzten Leitbahnebenen eines in BiCMOS-Technologie gefertigten Halbleiterbauelements mit sechs Leitbahnebenen angeordnet sind. Bei diesem Verfahren wird nach Herstellung der fünften Leitbahnebene im Rahmen eines Dual-Damascene-Verfahrens ein Zwischenebenen-Dielektrikum auf einer Metallschicht abgeschieden, die der unteren Kondensatorelektrode zugeordnet ist. In dieses Zwischenebenen-Dielektrikum werden nach einem Photolithographie-Schritt Kondensatorgräben geätzt.The document S. Crémer, et al., "High Performance 3D Damascene MIM Capacitors Integrated into Copper Back-End Technologies Back-End Technologies," Proceedings of the 2006 Bipolar / BiCMOS Circuits and Technology Meeting (BCTM), pp. 259-262, IEEE , 2006 describes trench-shaped MIM capacitors arranged between the two last conductive layers of a BiCMOS-fabricated semiconductor device having six conductive lines. In this method, after the fabrication of the fifth interconnect plane in a dual damascene process, an interlevel dielectric is deposited on a metal layer associated with the lower capacitor electrode. In this interlevel dielectric, capacitor trenches are etched after a photolithography step.

Nach Ausbildung der Gräben durch Ätzen wird ein MIM-Stapel abgeschieden, wobei obere und untere Elektroden entweder aus Tantalnitrid TaN oder Titannitrid TiN mit Hilfe von physikalischen und chemischen Gasabscheideverfahren (engl.: Physical Vapour Deposition, PVD; Chemical Vapour Deposition, CVD) hergestellt, während das Kondensatordielektrikum aus Siliziumnitrid Si3N4 mit Hilfe eines Plasma-unterstützten (engl.: Plasma Enhanced, PE) CVD-Verfahrens abgeschieden wird. Die Gräben werden schließlich mit Kupfer gefüllt und im Rahmen eines nachfolgenden chemisch-mechanischen Polierschritts (engl.: Chemical Mechanical Polishing, CMP) elektrisch voneinander isoliert. Nach einem nasschemischen Reinigungsschritt werden abschließend mit Hilfe eines Vias und mit Hilfe von Leitbahnelementen in den Leitbahnebenen 5 und 6 die Kondensatorelektroden kontaktiert.After formation of the trenches by etching, an MIM stack is deposited, with upper and lower electrodes made of either tantalum nitride TaN or titanium nitride TiN by means of Physical Vapor Deposition (CVD), physical vapor deposition (PVD), while the capacitor dielectric is deposited from silicon nitride Si 3 N 4 by means of a Plasma Enhanced (PE) CVD process. The trenches are finally filled with copper and electrically isolated from each other during a subsequent chemical mechanical polishing (CMP) step. After a wet-chemical cleaning step, the capacitor electrodes are finally contacted by means of a vias and with the aid of interconnect elements in the interconnect levels 5 and 6.

Es werden für dieses Verfahren insgesamt vier Maskenschritte benötigt. Die erste Maske wird zur Strukturierung der auf der fünften Leitbahnebene liegenden Metallschicht benötigt, welche zur untere Kondensatorelektrode gehört. Mit einer zweiten Maske werden die Kondensatorgräben geätzt, also die Kondensatorebene strukturiert. Mit einer dritten Maske wird die fünfte Via-Ebene strukturiert. Eine vierte wird benötigt, um den Kondensator und den Via zu kontaktieren.It For this process a total of four mask steps needed. The first mask is used to structure the the metal layer lying on the fifth interconnect level, which belongs to the lower capacitor electrode. With a second mask, the capacitor trenches are etched, So structured the capacitor level. With a third mask The fifth via level is structured. A fourth will be needed to contact the capacitor and the via.

Es wäre wünschenswert, MIM-Grabenkondensatoren ohne erhöhten Verfahrensaufwand, jedoch mit gegenüber dieser bekannten Technologie höherer realisierbarer Kapazitätswerte in eine Back-End-Technologie zu integrieren.It would be desirable to MIM trench capacitors without increased process costs, but with opposite this known technology higher realizable capacity values to integrate into a back-end technology.

Das der vorliegenden Erfindung zugrunde liegende technische Problem ist es daher, ein Verfahren zur Herstellung eines MIM-Grabenkondensators in einer Back-End-Technologie anzugeben, das die Realisierung besonders hoher Kapazitätswerte ermöglicht.The the technical problem underlying the present invention it is therefore, a method for producing a MIM trench capacitor in specify a back-end technology, which is the realization especially high capacity values.

Eine Lösung des genannten technischen Problems gelingt mit dem Verfahren des Anspruchs 1. Bei diesem Verfahren zur Herstellung eines MIM-Grabenkondensators werden die folgenden Schritte durchgeführt:

  • – Bereitstellen eines Substrats mit einer als Kondensatorelektrode dienenden Metallschicht und einer über der Metallschicht abgeschiedenen ersten Isolatorschicht;
  • – Ausbilden von ersten Öffnungen für Vias in der Isolatorschicht, wobei die ersten Öffnungen mit ersten Lateralausmaßen ausgebildet werden und sich in Tiefenrichtung bis zur Metallschicht erstrecken;
  • – Ausbilden von zweiten Öffnungen für MIM-Grabenkondensatoren in der Isolatorschicht, wobei die zweiten Öffnungen mit zweiten Lateralausmaßen ausgebildet werden und sich in Tiefenrichtung bis zur Metallschicht erstrecken;
  • – Füllen der ersten Öffnungen durch Abscheiden einer Via-Schichtstruktur;
  • – Füllen der zweiten Öffnungen durch Abscheiden einer Kondensator-Schichtstruktur; gekennzeichnet durch
  • – Gleichzeitiges Abscheiden der Via-Schichtstruktur in den ersten und in den zweiten Öffnungen, wobei beim Ausbilden der ersten und zweiten Öffnungen die zweiten Lateralausmaße derart größer eingestellt werden als die ersten Lateralausmaße sowie das gleichzeitige Abscheiden der Via-Schichtstruktur derart durchgeführt wird, dass die ersten Öffnungen durch das Abscheiden der Via-Schichtstruktur vollständig gefüllt werden, während die zweiten Öffnungen durch das Abscheiden der Via-Schichtstruktur weniger als vollständig gefüllt werden; und durch
  • – Vervollständigen der Kondensator-Schichtstruktur in den zweiten Öffnungen durch Abscheiden weiterer Schichten der Kondensator-Schichtstruktur in den zweiten Öffnungen.
A solution of said technical problem is achieved by the method of claim 1. In this method for producing a MIM trench capacitor, the following steps are carried out:
  • Providing a substrate having a metal layer serving as a capacitor electrode and a first insulator layer deposited over the metal layer;
  • Forming first openings for vias in the insulator layer, the first openings being formed with first lateral dimensions and extending in the depth direction to the metal layer;
  • Forming second openings for MIM trench capacitors in the insulator layer, the second openings being formed with second lateral dimensions and extending in the depth direction to the metal layer;
  • - filling the first openings by depositing a via layer structure;
  • - filling the second openings by depositing a capacitor layer structure; marked by
  • Simultaneously depositing the via layer structure in the first and second openings, wherein when forming the first and second openings, the second lateral dimensions are set larger than the first lateral dimensions and the simultaneous deposition of the via layer structure is performed such that the first Openings are completely filled by the deposition of the via layer structure, while the second openings are less than completely filled by the deposition of the via layer structure; and through
  • Completing the capacitor layer structure in the second openings by depositing further layers of the capacitor layer structure in the second openings.

Beim erfindungsgemäßen Verfahren wird die Via-Schichtstruktur zugleich als Teil der Kondensator-Schichtstruktur abgeschieden. Dies wird ermöglicht, indem beim Ausbilden der ersten und zweiten Öffnungen für die Vias bzw. die MIM-Grabenkondensatoren die Lateralausmaße der MIM-Grabenkondensator-Öffnungen (zweite Öffnungen) geeignet größer eingestellt werden als die Lateralausmaße der Via-Öffnungen (erste Öffnungen). Es ist dann möglich, die Abscheidung der Via-Schichtstruktur so durchzuführen, dass die Via-Öffnungen in einem Abscheideschritt vollständig gefüllt werden, während die MIM-Grabenkondensator-Öffnungen nur unvollständig gefüllt werden.In the method according to the invention, the via layer structure is deposited at the same time as part of the capacitor layer structure. This is made possible by setting the lateral dimensions of the MIM trench capacitor openings (second openings) suitably larger than the lateral dimensions when forming the first and second openings for the vias or the MIM trench capacitors the via openings (first openings). It is then possible to carry out the deposition of the via layer structure so that the via openings are completely filled in a deposition step, while the MIM trench capacitor openings are filled only incompletely.

Die Kontaktierung des Kondensators mittels Via wird beim erfindungsgemäßen Verfahren mit der gleichen Maske durchgeführt, die auch zum Füllen der MIM-Grabenkondensator-Öffnungen verwendet wird.The Contacting of the capacitor via via is in the inventive Procedure performed with the same mask, too for filling the MIM trench capacitor openings is used.

Der Verfahrensaufwand wird auf diese Weise gering gehalten. Typische Ausführungsbeispiele des erfindungsgemäßen Verfahrens beinhalten ebenfalls 4 Maskenschritte. Es wird sogar ermöglicht, in einem besonders einfachen Ausführungsbeispiel bei der Abscheidung der Via-Schichtstruktur in den ersten und zweiten Öffnungen auf eine Maskierung der Substratoberfläche zwischen den zweiten Öffnungen zu verzichten und auf diese Weise benachbarte Grabenkondensatoren in einer gewünschten Anzahl aneinander zu koppeln. Auf diese Weise ist eine besonders hohe Gesamtkapazität durch Summierung der Kapazitäten der verbundenen Grabenkondensatoren erzielbar.Of the Process costs are kept low in this way. typical Embodiments of the invention Method also includes 4 mask steps. It will even allows, in a particularly simple embodiment in the deposition of the via layer structure in the first and second openings on a masking of the substrate surface between the to dispense with second openings and in this way adjacent Trench capacitors in a desired number to each other to pair. In this way is a particularly high total capacity achievable by summing the capacitances of the connected trench capacitors.

Nachfolgend werden Ausführungsbeispiele des erfindungsgemäßen Verfahrens beschrieben. Die zusätzlichen Merkmale unterschiedlicher Ausführungsbeispiele können miteinander kombiniert werden, um zusätzliche Ausführungsformen des erfindungsgemäßen Verfahrens zu bilden, es sei denn, die beschriebenen Ausführungsbeispiele sind ausdrücklich als Alternativen zueinander beschrieben.following Be exemplary embodiments of the invention Procedure described. The additional features of different Embodiments can be combined be to additional embodiments of the invention Form process, except the described embodiments are expressly described as alternatives to each other.

Bei einem Ausführungsbeispiel beinhaltet das gleichzeitige Abscheiden der Via-Schichtstruktur in den ersten Öffnungen (also den Via-Öffnungen) und den zweiten Öffnungen (also in den MIM-Grabenkondensator-Öffnungen) das Abscheiden einer ersten Wolfram-Schicht und ersten Titannitrid-Schicht. Das Verwenden dieser Materialien hat den Vorteil, dass sie sich sowohl für die Kontaktierung der unteren Kondensatorelektrode als auch als Elektrodenmaterial der MIM-Grabenkondensatoren eignen. Insbesondere ist es günstig, zunächst eine dünne Titan/Titannitrid-Schicht abzuscheiden, die sowohl als Haftvermittler als auch als Diffusionsbarriere dient. Anschließend wird die Wolfram-Schicht abgeschieden, die die eigentliche Elektrodenschicht bildet. Bei dieser Verfahrensführung beinhaltet das Vervollständigen der Kondensatorstruktur in den zweiten Öffnungen vorzugsweise das Abscheiden einer dielektrischen Schicht, beispielsweise Siliziumnitrid, und einer zweiten Wolfram-/Titannitrid-Schichtkombination. Hierbei handelt es sich wiederum um einen Titannitrid/Wolfram Stapel. Er wird als oberes Elektrodenmaterial verwendet. In diesem Schichtstapel fungiert eine dünne Titannitridschicht (ca. 10–30 nm) sowohl als Diffusionsbarriere als auch als Haftvermittler für die anschließende Wolframabscheidung.at an embodiment includes the simultaneous Depositing the via layer structure in the first openings (ie the via-openings) and the second openings (ie in the MIM trench capacitor openings) depositing a first one Tungsten layer and first titanium nitride layer. Using this Materials has the advantage of being suitable for both Contacting the lower capacitor electrode as well as electrode material MIM trench capacitors are suitable. In particular, it is favorable first a thin titanium / titanium nitride layer to be deposited, which serves both as a bonding agent and as a diffusion barrier. Subsequently, the tungsten layer is deposited, the forms the actual electrode layer. In this procedure involves completing the capacitor structure in the second openings, preferably the deposition of a dielectric layer, for example, silicon nitride, and a second tungsten / titanium nitride layer combination. This acts again it is a titanium nitride / tungsten stack. He is called Upper electrode material used. In this layer stack acts a thin titanium nitride layer (about 10-30 nm) both as Diffusion barrier as well as adhesion promoter for the subsequent tungsten deposition.

Die Abscheidung im Rahmen der Vervollständigung der Kondensatorstruktur erfolgt unter Verwendung derselben Maske, mit der auch die Via-Füllung abgeschieden wird.The Deposition in the context of completing the capacitor structure done using the same mask, with which also the via filling is deposited.

Um zum einen eine vollständige Füllung der Via-Öffnungen und zum anderen eine nur teilweise Füllung der MIM-Grabenkondensator-Öffnungen zu erzielen, werden die MIM-Grabenkondensator-Öffnungen vorzugsweise mit Lateralausmaßen hergestellt, die das 1,5- bis 2,5-fache der Lateralausmaße der Via-Öffnungen betragen. Als besonders geeignet haben sich doppelt so große Lateralausmaße der MIM-Grabenkondensator-Öffnungen im Vergleich mit den Via-Öffnungen herausgestellt. In einem Ausführungsbeispiel betragen die Lateralausmaße der Vias etwa 0,4 Mikrometer, während die Lateralausmaße der Grabenkondensatoren etwa 1 Mikrometer betragen. Die Via- und MIM-Grabenkondensator-Öffnungen sind hierbei in einem Ausführungsbeispiel kreiszylinderförmig, haben also in Draufsicht betrachtet Kreisform.Around on the one hand a complete filling of the via openings and second, only partial filling of the MIM trench capacitor openings to achieve the MIM trench capacitor openings preferably made with lateral dimensions which are the 1.5- up to 2.5 times the lateral dimensions of the via openings be. Particularly suitable have twice as large Lateral dimensions of the MIM trench capacitor openings compared with the via openings. In one Embodiment be the Lateralausmaße the vias are about 0.4 microns, while the lateral dimensions of the Trench capacitors about 1 micrometer. The via and MIM trench capacitor openings are here in one embodiment, circular cylindrical, So, in a top view, they have a circular shape.

Nach dem Abscheiden der Via-Schichtstruktur wird vorzugsweise ein chemisch-mechanischer Politurschritt durchgeführt.To the deposition of the via layer structure is preferably a chemical-mechanical polishing step carried out.

Nachfolgend werden Ausführungsbeispiele des erfindungsgemäßen Verfahrens anhand der Figuren näher beschrieben.following Be exemplary embodiments of the invention Method described in more detail with reference to the figures.

Es zeigen:It demonstrate:

1 bis 3 schematische Querschnittsansichten eines Ausschnitts eines Halbleiterbauelements mit MIM-Grabenkondensatoren im Leitbahn-Schichtstapel, jeweils in unterschiedlichen Verfahrensstadien zur Veranschaulichung eines ersten Ausführungsbeispiels des erfindungsgemäßen Verfahrens. 1 to 3 schematic cross-sectional views of a section of a semiconductor device with MIM trench capacitors in the interconnect layer stack, each in different stages of the method to illustrate a first embodiment of the method according to the invention.

Die Darstellung der 1 bis 3 beschränkt sich auf einen Ausschnitt Leitbahnsystems eines Halbleiterbauelements 100. Dargestellt ist eine Leitbahnebene „n" (bspw. n = 5), in der eine als untere Elektrode der herzustellenden MIM-Grabenkondensatoren dienende Metallschicht 102 von beispielsweise 500 Nanometer Dicke auf einer darunter liegenden Zwischenebenen-Isolatorschicht 104 angeordnet ist. Auf der Metallschicht 102 und den von der Metallschicht 102 nicht bedeckten Abschnitten der Zwischenebenen-Isolatorschicht 104 ist eine weitere Zwischenebenen-Isolatorschicht 106 abgeschieden. Diese ist im in 1 dargestellten Verfahrensstadium mit ersten Öffnungen 108 und 110 für Vias mit zweiten Öffnungen 112, 114, 116 und 118 für MIM-Grabenkondensatoren strukturiert. Die lateralen Ausmaße der zweiten Öffnungen d2 112 bis 118 sind etwa doppelt so groß wie die lateralen Ausmaße der ersten Öffnungen d1 108 und 110. Beispielsweise beträgt d2 etwa 1 Mikrometer, während d1 400 Nanometer beträgt.The presentation of the 1 to 3 limited to a section Leitbahnsystems a semiconductor device 100 , Shown is a conduction plane "n" (for example, n = 5), in which serving as a lower electrode of the MIM trench capacitor to be produced metal layer 102 of, for example, 500 nanometers thickness on an underlying interlevel insulator layer 104 is arranged. On the metal layer 102 and the metal layer 102 uncovered portions of the interlevel insulator layer 104 is another interlevel insulator layer 106 deposited. This is in the 1 illustrated process stage with first openings 108 and 110 for vias with second openings 112 . 114 . 116 and 118 For MIM trench capacitors structured. The lateral dimensions of the second openings d2 112 to 118 are about twice as large as the lateral dimensions of the first openings d1 108 and 110 , For example, d2 is about 1 micrometer while d1 is 400 nanometers.

In einem nachfolgenden Schritt werden die Vias mit einem Wolfram/Titannitrid/Titan-Schichtstapel 120 komplett gefüllt, während die zweiten Öffnungen 112 bis 118 mit dieser Schichtstruktur konformal beschichtet werden. Der Schichtstapel 120 wird also mit in etwa gleicher Dicke an allen Wänden der Gräben, insbesondere an den Seitenwänden abgeschieden. Die Titan/Titannitrid-Schicht des Schichtstapels 120 wird zuerst abgeschieden und dient zugleich als Haftvermittler und als Diffusionsbarriere, die das Ausdiffundieren von Metall in die Halbleiterzonen verhindert. Ihre Dicke beträgt typischerweise ca. 10 bis 30 Nanometer. Die Wolframschicht als eigentliches Elektrodenmaterial des Kondensa tors wird anschließend mit einer Schichtdicke von typischerweise 100 bis 150 Nanometern abgeschieden.In a subsequent step, the vias are made with a tungsten / titanium nitride / titanium layer stack 120 completely filled while the second openings 112 to 118 be conformally coated with this layer structure. The layer stack 120 is thus deposited with approximately the same thickness on all walls of the trenches, in particular on the side walls. The titanium / titanium nitride layer of the layer stack 120 is first deposited and at the same time serves as a primer and as a diffusion barrier, which prevents the out-diffusion of metal into the semiconductor zones. Their thickness is typically about 10 to 30 nanometers. The tungsten layer as the actual electrode material of the capacitor is then deposited with a layer thickness of typically 100 to 150 nanometers.

Anschließend wird, wie in 3 ersichtlich, der Wolfram/Titannitrid/Titan-Schichtstapel 120 mittels eines chemisch-mechanischen Politurverfahrens (CMP) von der Oberfläche entfernt, wobei ein Teil der Zwischenebenen-Isolatorschicht 106 abgetragen wird. Nachfolgend wird ein Kondensatordielektrikum 122 und ein weiterer Wolfram/Titannitrid/Titan-Schichtstapel 124 abgeschieden und strukturiert, woraufhin abschließend auf der nächsten Leitbahnebene eine Metallschicht 126 abgeschieden und zur Ausbildung von oberen Kondensatorkontakten 126.1 und unteren Kondensatorkontakten 126.2 strukturiert wird. Typische laterale Ausmaße liegen für die Kondensatorgräben bei 1 Mikrometer, für die Vias bei 400 nm. Ein geeigneter lateraler Abstand der Kondensatorgräben von einander betragt ca. 400 nm Die Tiefe der Kondensatorgräben beträgt typischerweise ca. 1 Mikrometer.Subsequently, as in 3 seen, the tungsten / titanium nitride / titanium layer stack 120 removed from the surface by means of a chemical mechanical polishing (CMP) method, wherein a portion of the interlevel insulator layer 106 is removed. The following is a capacitor dielectric 122 and another tungsten / titanium nitride / titanium layer stack 124 deposited and structured, whereupon finally on the next Leitbahnebene a metal layer 126 deposited and to form upper capacitor contacts 126.1 and lower capacitor contacts 126.2 is structured. Typical lateral dimensions are for the capacitor trenches at 1 micrometer, for the vias at 400 nm. A suitable lateral distance of the capacitor trenches from each other is about 400 nm The depth of the capacitor trenches is typically about 1 micrometer.

Die Gesamtanzahl der für diesen Prozess benötigten Masken beträgt vier. Sie werden eingesetzt für die Strukturierung der Leitbahnebene n, für die Strukturierung der Kondensatorebene und der Vias, für die Strukturierung der Kondensatorfläche und für die Kontaktierung des Kondensatorgrabens und der Vias.The Total number of required for this process Masks is four. They are used for the structuring of the track plane n, for structuring the capacitor plane and the vias, for structuring the capacitor surface and for contacting of the capacitor trench and the vias.

In einer hier nicht eigens dargestellten Variante der beschriebenen Verfahrensführung wird vor Abscheidung des Kondensatordielektrikums eine Titannitrid-Schicht von ca. 20 bis 50 nm Dicke abgeschieden. Diese sorgt nach dem CMP-Schritt für eine elektrische Kopplung der leitenden Schichtabschnitte des Wolfram/Titannitrid/Titan-Schichtstapels 120 in den Gräben 112 bis 118. Die Kapazität der so gekoppelten Kondensatoren ist gegenüber der in 3 gezeigten Struktur um 10 bis 15% erhöht.In a variant of the method procedure described here, a titanium nitride layer of about 20 to 50 nm in thickness is deposited before deposition of the capacitor dielectric. This ensures electrical coupling of the conductive layer sections of the tungsten / titanium nitride / titanium layer stack after the CMP step 120 in the trenches 112 to 118 , The capacitance of the so coupled capacitors is opposite to that in 3 shown structure increased by 10 to 15%.

ZITATE ENTHALTEN IN DER BESCHREIBUNGQUOTES INCLUDE IN THE DESCRIPTION

Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.This list The documents listed by the applicant have been automated generated and is solely for better information recorded by the reader. The list is not part of the German Patent or utility model application. The DPMA takes over no liability for any errors or omissions.

Zitierte Nicht-PatentliteraturCited non-patent literature

  • - S. Crémer, et al., „High Performances 3D Damascene MIM Capacitors Integrated in Copper Back-End Technologies Back-End Technologies", Proceedings of the 2006 Bipolar/BiCMOS Circuits and Technology Meeting (BCTM), S. 259–262, IEEE, 2006 [0003] - S. Crémer, et al., "High Performance 3D Damascene MIM Capacitors Integrated into Back-End Technologies Back-End Technologies", Proceedings of the 2006 Bipolar / BiCMOS Circuits and Technology Meeting (BCTM), pp. 259-262, IEEE, 2006 [0003]

Claims (8)

Verfahren zur Herstellung eines MIM-Grabenkondensators, mit den Schritten: – Bereitstellen eines Substrats mit einer ersten Metallschicht und einer über der ersten Metallschicht abgeschiedenen ersten Isolatorschicht; – Ausbilden von ersten Öffnungen für Vias in der Isolatorschicht, wobei die ersten Öffnungen mit ersten Lateralausmaßen ausgebildet werden und sich in Tiefenrichtung bis zur ersten Metallschicht erstrecken; – Ausbilden von zweiten Öffnungen für MIM-Grabenkondensatoren in der Isolatorschicht, wobei die zweiten Öffnungen mit zweiten Lateralausmaßen ausgebildet werden und sich in Tiefenrichtung bis zur ersten Metallschicht erstrecken; – Füllen der ersten Öffnungen durch Abscheiden einer Via-Schichtstruktur; – Füllen der zweiten Öffnungen durch Abscheiden einer Kondensator-Schichtstruktur; gekennzeichnet durch – Gleichzeitiges Abscheiden der Via-Schichtstruktur in den ersten und in den zweiten Öffnungen, wobei beim Ausbilden der ersten und zweiten Öffnungen die zweiten Lateralausmaße derart größer eingestellt werden als die ersten Lateralausmaße sowie das gleichzeitige Abscheiden der Via-Schichtstruktur derart durchgeführt wird, dass die ersten Öffnungen durch das Abscheiden der Via-Schichtstruktur vollständig gefüllt werden, während die zweiten Öffnungen durch das Abscheiden der Via-Schichtstruktur weniger als vollständig gefüllt werden; und durch – Vervollständigen der Kondensator-Schichtstruktur in den zweiten Öffnungen durch Abscheiden weiterer Schichten der Kondensator-Schichtstruktur in den zweiten Öffnungen.Method for producing a MIM trench capacitor, with the steps: - Providing a substrate with a first metal layer and one above the first Metal layer deposited first insulator layer; - Training first openings for vias in the insulator layer, the first openings having first lateral dimensions be formed and in the depth direction to the first metal layer extend; - Forming second openings for MIM trench capacitors in the insulator layer, wherein the second openings with second lateral dimensions be formed and in the depth direction to the first metal layer extend; - filling the first openings by depositing a via layer structure; - To fill the second openings by depositing a capacitor layer structure; marked by Simultaneous deposition of the via layer structure in the first and the second openings, being at Forming the first and second openings the second Lateral dimensions set larger be considered the first lateral dimensions as well as the simultaneous Deposition of the via layer structure performed in this way is that the first openings by depositing the Completely filled via layered structure, while the second openings through the deposition the via layer structure less than completely filled become; and through - Complete the Capacitor layer structure in the second openings through Depositing further layers of the capacitor layer structure in the second openings. Verfahren nach Anspruch 1, bei dem das gleichzeitige Abscheiden den Via-Schichtstruktur in der ersten und in den zweiten Öffnung das Abscheiden einer ersten Titan/Titannitrid-Schichtstruktur und einer ersten Wolfram-Schicht beinhaltet.The method of claim 1, wherein the simultaneous Depositing the via layer structure in the first and second openings the deposition of a first titanium / titanium nitride layer structure and a first tungsten layer includes. Verfahren nach Anspruch 2, bei dem das Vervollständigen der Kondensator-Schichtstruktur in den zweiten Öffnungen das Abscheiden einer dielektrischen Schicht, einer zweiten Titan/Titannitrid-Schicht und einer zweiten Wolfram-Schicht beinhaltet.The method of claim 2, wherein completing the capacitor layer structure in the second openings the deposition of a dielectric layer, a second titanium / titanium nitride layer and a second tungsten layer includes. Verfahren nach Anspruch 1, bei dem die zweiten Öffnungen mit zweiten Lateralausmaßen hergestellt werden, die das 1,5- bis 2,5-fache der ersten Lateralausmaße der ersten Öffnungen betragen.The method of claim 1, wherein the second openings are made with second lateral dimensions that the 1.5 to 2.5 times the first lateral dimensions of the first openings be. Verfahren nach Anspruch 1, bei dem die zweiten Öffnungen mit zweiten Lateralausmaßen hergestellt werden, die Doppelte der ersten Lateralausmaße der ersten Öffnungen betragen.The method of claim 1, wherein the second openings made with second lateral dimensions, twice that the first lateral dimensions of the first openings be. Verfahren nach Anspruch 1, bei dem die ersten und zweiten Öffnungen kreiszylinderförmig hergestellt werden.The method of claim 1, wherein the first and second openings made circular cylindrical become. Verfahren nach einem der vorstehenden Ansprüche, mit einem chemisch-mechanischen Politurschritt nach dem Abscheiden der Via-Schichtstruktur und vor dem Vervollständigen der Kondensator-Schichtstruktur.Method according to one of the preceding claims, with a chemical-mechanical polish step after deposition the via layer structure and before completing the Capacitor-layer structure. Verfahren nach Anspruch 7, bei dem nach dem chemisch-mechanischen Politurschritt und vor dem Vervollständigen der Kondensator-Schichtstruktur eine elektrisch leitfähige Schicht abgeschieden wird, die die ersten Wolfram/Titan/Titannitrid-Schichtstruktur-Abschnitte in den zweiten Öffnungen miteinander verbindet.The method of claim 7, wherein after the chemical-mechanical Polish step and before completing the capacitor layer structure a electrically conductive layer is deposited, which is the first tungsten / titanium / titanium nitride layered structure sections in the connecting second openings with each other.
DE200710048178 2007-10-02 2007-10-02 Method for manufacturing metal-insulator-metal trench capacitor, involves providing substrate with metal layer and insulator layer separated by metal layer, and opening is formed for vias in insulator layer Ceased DE102007048178A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE200710048178 DE102007048178A1 (en) 2007-10-02 2007-10-02 Method for manufacturing metal-insulator-metal trench capacitor, involves providing substrate with metal layer and insulator layer separated by metal layer, and opening is formed for vias in insulator layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE200710048178 DE102007048178A1 (en) 2007-10-02 2007-10-02 Method for manufacturing metal-insulator-metal trench capacitor, involves providing substrate with metal layer and insulator layer separated by metal layer, and opening is formed for vias in insulator layer

Publications (1)

Publication Number Publication Date
DE102007048178A1 true DE102007048178A1 (en) 2009-04-16

Family

ID=40435268

Family Applications (1)

Application Number Title Priority Date Filing Date
DE200710048178 Ceased DE102007048178A1 (en) 2007-10-02 2007-10-02 Method for manufacturing metal-insulator-metal trench capacitor, involves providing substrate with metal layer and insulator layer separated by metal layer, and opening is formed for vias in insulator layer

Country Status (1)

Country Link
DE (1) DE102007048178A1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112136211A (en) * 2019-04-24 2020-12-25 深圳市汇顶科技股份有限公司 Capacitor and preparation method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6646323B2 (en) * 2001-05-04 2003-11-11 Texas Instruments Incorporated Zero mask high density metal/insulator/metal capacitor
JP2005167124A (en) * 2003-12-05 2005-06-23 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacturing method
DE102004039803A1 (en) * 2004-08-17 2006-03-16 Infineon Technologies Ag Production of conductor systems with high capacitive coupling comprises forming dielectric on substrate, forming trench structure and applying conductive layer and forming capacitor dielectric to produce conductor zone and capacitor zone

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6646323B2 (en) * 2001-05-04 2003-11-11 Texas Instruments Incorporated Zero mask high density metal/insulator/metal capacitor
JP2005167124A (en) * 2003-12-05 2005-06-23 Matsushita Electric Ind Co Ltd Semiconductor device and its manufacturing method
DE102004039803A1 (en) * 2004-08-17 2006-03-16 Infineon Technologies Ag Production of conductor systems with high capacitive coupling comprises forming dielectric on substrate, forming trench structure and applying conductive layer and forming capacitor dielectric to produce conductor zone and capacitor zone

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
S. Crémer, et al., "High Performances 3D Damascene MIM Capacitors Integrated in Copper Back-End Technologies Back-End Technologies", Proceedings of the 2006 Bipolar/BiCMOS Circuits and Technology Meeting (BCTM), S. 259-262, IEEE, 2006

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112136211A (en) * 2019-04-24 2020-12-25 深圳市汇顶科技股份有限公司 Capacitor and preparation method thereof
EP3780098A4 (en) * 2019-04-24 2021-06-09 Shenzhen Goodix Technology Co., Ltd. Capacitor and preparation method therefor

Similar Documents

Publication Publication Date Title
DE10256346B4 (en) Semiconductor device with MIM capacitor and interconnect and manufacturing method therefor
DE10351875B4 (en) Integrated circuit device with MIM capacitor
DE602004003476T2 (en) CONDENSER, SEMICONDUCTOR COMPONENT WITH A CONDENSER AND METHOD FOR THE PRODUCTION THEREOF
DE10021385B4 (en) A method of manufacturing a capacitor with formation of a lower capacitor electrode using a CMP stop layer
EP1454344B1 (en) Method for fabricating an integrated semiconductor product comprising a metal-insulator-metal capacitor
DE102012201586B4 (en) Process for the production of integrated circuits with space-saving capacitors
WO2010006916A1 (en) Method for producing a semiconductor component, and semiconductor component
DE102008048651A1 (en) Stacked capacitor in a semiconductor device and method for its production
EP1130654A1 (en) Integrated device including a metal- insulator-metal capacitor
DE10348902B4 (en) MIM capacitor structure and manufacturing process
DE102016100323B4 (en) Reduce dual damascene warpage in integrated circuit structures
DE102009004725A1 (en) Through-hole semiconductor circuit and method of manufacturing vertically integrated circuits
DE10302377B4 (en) Method for producing a semiconductor device with metal-insulator-metal capacitors
DE102007054077A1 (en) Method for producing an integrated circuit and arrangement with a substrate
DE102010045055A1 (en) Method for producing a semiconductor component with a via and semiconductor device with via
EP1770726A1 (en) MIM-capacitor and corresponding method of manufacturing
DE102004033825B4 (en) Method for producing a capacitor arrangement and associated capacitor arrangement
DE102019130124A1 (en) FUNCTIONAL COMPONENT WITHIN A CONNECTING STRUCTURE OF A SEMICONDUCTOR DEVICE AND METHOD FOR MAKING SAME
DE102014209002A1 (en) Method of manufacturing integrated circuits
DE10012198A1 (en) Production of a cylindrical capacitor element used in DRAMs uses hemispherical grain silicon with isolating layer and oxide layer
DE102020105731B4 (en) CAPACITOR, METAL INSULATOR METAL STRUCTURE AND METHOD OF MANUFACTURING IT
DE102021100639A1 (en) CIRCUIT STRUCTURE OF A SEMICONDUCTOR DEVICE
DE4221432A1 (en) Global planarization process for integrated semiconductor circuits or micromechanical components
DE102006036076B4 (en) Method for producing a capacitor component
EP1168443B1 (en) Process for the manufacture of a dielectric antifuse structure

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8131 Rejection