DE102007063551A1

DE102007063551A1 - Verfahren zur Herstellung eines Halbleiterbauelements

Info

Publication number: DE102007063551A1
Application number: DE102007063551A
Authority: DE
Inventors: Jong-Heun Lim; Chang-ki Seongnam Hong; Bo-Un Yoon; Seong-Kyu Yun; Suk-Hun Suwon Choi; Sang-Yeob Anyang Han
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2006-12-27
Filing date: 2007-12-21
Publication date: 2008-07-17
Also published as: JP2008166802A; US7678625B2; JP5291929B2; US20080160726A1; KR100829616B1; CN101256960A

Abstract

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Halbleiterbauelements, insbesondere eines Halbleiterbauelements mit einer im Wesentlichen planaren einkristallinen Kanalschicht. Erfindungsgemäß wird eine einkristalline Halbleiterschicht auf einem darunterliegenden Substrat (110, 102, 106) gebildet, wobei die einkristalline Halbleiterschicht einen Vorsprung aufweist, der sich von einer Oberfläche derselben aus erstreckt, ein erster Polierprozess wird an der einkristallinen Halbleiterschicht durchgeführt, um einen Teil des Vorsprungs derart zu entfernen, dass eine einkristalline Halbleiterschicht einen verbliebenen Teil des Vorsprungs beinhaltet, und ein zweiter Polierprozess wird durchgeführt, der sich von dem ersten Polierprozess unterscheidet, um den verbliebenen Teil des Vorsprungs zu entfernen und eine im Wesentlichen planare Schicht (116) zu definieren. Verwendung z.B. in Halbleiterspeicherbauelementen vom SRAM-Typ.

Description

Die Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Halbleiterbauelements, insbesondere eines Halbleiterbauelements mit einer im Wesentlichen planaren einkristallinen Kanalschicht.
In Halbleiterbauelementen können Abmessungen von auf einem Chip ausgebildeten Strukturen und/oder Abstände zwischen benachbarten Strukturen verringert werden, um höhere Integrationsgrade zu realisieren. Wenn die Abmessungen der Strukturen verringert werden, können die Strukturen einen erhöhten Widerstand aufweisen. So kann ein Erhöhen des Integrationsgrades durch Verringern der Abmessungen der Strukturen seine Grenzen haben. Demgemäß wurden anstelle des Verringerns der Abmessungen der Strukturen gestapelte Halbleiterbauelemente entwickelt, in denen Einheitselemente (wie Metall-Oxid-Halbeiter(MOS)-Transistoren) auf einem Substrat gestapelt sind, um einen höheren Integrationsgrad zu realisieren.
Spezieller kann ein statisches Speicherbauelement mit wahlfreiem Zugriff (SRAM-Bauelement) eine relativ große Zellenabmessung aufweisen, da die Zelle des SRAM-Bauelements sechs Transistoren beinhaltet.
Wenn die Abmessung der Zelle vergrößert wird, kann sich die Anzahl von auf einem Substrat hergestellten Chips verringern, so dass sich die Fertigungskosten des SRAM-Bauelements erhöhen können. Daher können in einer Zelle enthaltene Transistoren vertikal gestapelt werden, so dass die Zelle in dem SRAM-Bauelement eine verringerte Abmessung aufweisen kann.
Auf einem einkristallinen Siliciumsubstrat kann zur Bildung eines gestapelten Speicherbauelements eine einkristalline Siliciumschicht gebildet werden, die als ein Kanal dient. Die einkristalline Siliciumschicht kann relativ wenige Kristalldefekte beinhalten, damit die einkristalline Siliciumschicht als ein Kanal in einem Transistor dient. Außerdem kann die einkristalline Siliciumschicht eine relativ planare flache Oberseite aufweisen, so dass Strukturen auf der einkristallinen Siliciumschicht nicht geneigt sind.
Ein Verfahren zum Bilden einer einkristallinen Siliciumschicht ist in der Patentschrift US 5.494.823 offenbart. In diesem Stand der Technik wird eine amorphe Siliciumschicht auf einem einkristallinen Siliciumsubstrat gebildet, und die amorphe Siliciumschicht wird bei einer Temperatur von etwa 600°C bis etwa 620°C thermisch behandelt, um in eine einkristalline Siliciumschicht umgewandelt zu werden. Wenn die amorphe Siliciumschicht gebildet wird, wird Stickstoffgas verwendet.
Wenn jedoch die amorphe Siliciumschicht durch die thermische Behandlung in die einkristalline Siliciumschicht transformiert wird, können auf einem oberen Teil der einkristallinen Siliciumschicht Vorsprünge gebildet werden, so dass die einkristalline Siliciumschicht eine relativ schlechte Oberflächenrauhigkeitscharakteristik aufweisen kann. So wurde einige Forschung in letzter Zeit auf das Entwickeln von Verfahren zum Bilden einer einkristallinen Siliciumschicht mit einer im Wesentlichen flachen Oberseite gerichtet. Zum Beispiel ist ein Verfahren zum Bilden einer ein kristallinen Siliciumschicht mit einem hohen Grad an Flachheit durch Oxidieren einer Oberseite der einkristallinen Siliciumschicht zur Bildung einer Oxidschicht und anschließendes Entfernen der Oxidschicht in der japanischen Offenlegungsschrift 1998-106951 A offenbart. Vorsprünge auf einem oberen Teil einer einkristallinen Siliciumschicht werden jedoch durch dieses in der japanischen Offenlegungsschrift 1998-106951 A offenbarte Verfahren nicht ausreichend entfernt.
Der Erfindung liegt als technisches Problem die Bereitstellung eines Verfahrens zur Herstellung eines Halbleiterbauelements zugrunde, das in der Lage ist, die oben erwähnten Schwierigkeiten des Standes der Technik zu reduzieren oder zu vermeiden, und das insbesondere die Bildung einer Siliciumkanalschicht mit reduzierten Kristalldefekten und einer verbesserten Rauhigkeitscharakteristik ermöglicht.
Die Erfindung löst dieses Problem durch die Bereitstellung eines Herstellungsverfahrens mit den Merkmalen des Anspruchs 1. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
So kann gemäß der Erfindung eine Siliciumkanalschicht mit einer verbesserten Oberflächenrauhigkeitscharakteristik und einer im Wesentlichen gleichmäßigen Dicke gebildet werden, selbst wenn relativ wenig einer relativ dünnen einkristallinen Siliciumschicht in Polierprozessen entfernt wird, um die Siliciumkanalschicht zu bilden. So kann ein auf der Siliciumkanalschicht ausgebildeter Transistor eine verbesserte Charakteristik aufweisen, und gestapelte Speicherbauelemente mit einem derartigen Transistor können eine verbesserte Leistungsfähigkeit aufweisen. Daher kann gemäß der Erfindung eine feine Struktur unter Verwendung einer Doppelmaskenstruktur einfach gebildet werden, und Defekterzeugung in der feinen Struktur kann vermindert werden, so dass Ausführungsformen der Erfindung bei der Fertigung von Halbleiterbauelementen eingesetzt werden können.
Vorteilhafte Ausführungsformen der Erfindung werden im Folgenden beschrieben und sind in den Zeichnungen gezeigt, in denen:
1 bis 7 Querschnittansichten sind, die ein Verfahren zur Bildung einer Siliciumkanalschicht veranschaulichen,
8 bis 14 Querschnittansichten sind, die ein Verfahren zur Herstellung eines gestapelten Speicherbauelements veranschaulichen.
Die Erfindung wird im Folgenden unter Bezugnahme auf die begleitenden Zeichnungen vollständiger beschrieben, in denen beispielhafte Ausführungsformen der Erfindung gezeigt sind. Es versteht sich, dass wenn ein Element oder eine Schicht als "auf", "verbunden mit" oder "gekoppelt mit" einem anderen Element oder einer anderen Schicht bezeichnet wird, dieses/diese direkt auf, verbunden mit oder gekoppelt mit dem anderen Element oder der anderen Schicht sein kann oder zwischenliegende Elemente oder Schichten vorhanden sein können. Im Gegensatz dazu sind keine zwischenliegenden Elemente oder Schichten vorhanden, wenn ein Element als "direkt auf", "direkt verbunden" oder "direkt gekoppelt" mit einem anderen Element oder einer anderen Schicht bezeichnet wird. Gleiche Bezugszeichen bezeichnen überall gleiche Elemente.
Beispielhafte Ausführungsformen der Erfindung werden hierin unter Bezugnahme auf Querschnittdarstellungen beschrieben, die schematische Darstellungen von idealisierten beispielhaften Ausführungsformen (und Zwischenstrukturen) der Erfindung sind. Dabei sind Variationen der Formen der Darstellungen zum Beispiel als ein Ergebnis von Fertigungstechniken und/oder Toleranzen zu erwarten. Daher sind beispielhafte Ausführungsformen der Erfindung nicht dazu gedacht, die speziellen Formen von hierin dargestellten Bereichen zu beschränken, sondern sind dazu gedacht, Abweichungen der Formen zu beinhalten, die zum Beispiel aus der Fertigung resultieren. Ein als ein Rechteck dargestellter implantierter Bereich kann zum Beispiel abgerundete oder gekrümmte Merkmale und/oder einen Gradienten der Implantationskonzentration an seinen Kanten statt einer binären Änderung vom implantierten zum nicht implantierten Bereich aufweisen. In ähnlicher Weise kann ein durch eine Implantation gebildeter vergrabener Bereich in einer gewissen Implantation in dem Bereich zwischen dem vergrabenen Bereich und der Oberfläche resultieren, durch welche die Implantation stattfindet.
Die 1 bis 7 veranschaulichen ein Verfahren zum Bilden einer Siliciumkanalschicht gemäß der Erfindung. Bezugnehmend auf 1 wird eine isolierende Zwischenschicht 102 auf einem Substrat 100 gebildet, das einkristallines Silicium beinhaltet. Die isolierende Zwischenschicht 102 kann durch einen chemischen Gasphasenabscheidungs(CVD)-Prozess unter Verwendung eines Siliciumoxids gebildet werden. Zum Beispiel kann die isolierende Zwischenschicht 102 unter Verwendung eines Siliciumoxids wie eines Oxids aus einer chemischen Gasphasenabscheidung mit hoher Plasmadichte (HDP-CVD), eines Borphosphosilicatglas(BPSG)-Oxids, eines undotierten Silicatglas(USG)-Oxids, eines Spin-on-Glas(SOG)-Oxids, eines Phosphosilicatglas(PSG)-Oxids etc. gebildet werden. Diese können alleine oder in Kombination verwendet werden.
Die isolierende Zwischenschicht 102 wird durch einen Ätzprozess teilweise entfernt, um eine Öffnung 104 zu bilden, die einen oberen Teil des Substrats 100 freilegt. Wenn die Öffnung 104 gebildet ist, kann eine natürliche Oxidschicht auf dem freigelegten Teil des Substrats 100 gebildet werden. Ein Nassbehandlungsprozess unter Verwendung von Fluorwasserstoff(HF)-Lösung kann durchgeführt werden, um die natürliche Oxidschicht auf dem Substrat 100 zu entfernen.
Bezugnehmend auf 2 wird ein selektiver epitaxialer Wachstumsprozess (SEG-Prozess) durchgeführt, der den freigelegten oberen Teil des Substrats 100 als Kristallkeim verwendet, in dem einkristallines Silicium aufgewachsen wird, wodurch eine epitaxiale Schichtstruktur 106 gebildet wird, welche die Öffnung 104 füllt.
Wenn der SEG-Prozess bei einer Temperatur von weniger als etwa 750°C durchgeführt wird, wird die epitaxiale Schichtstruktur 106 möglicherweise nicht ohne Weiteres aufgewachsen. Wenn der SEG-Prozess bei einer Temperatur von mehr als etwa 1.250°C durchgeführt wird, ist möglicherweise ein Steuern des Wachstums der epitaxialen Schichtstruktur 106 nicht ohne Weiteres durchführbar. So kann der SEG-Prozess bei einer Temperatur von etwa 750°C bis etwa 1.250°C durchgeführt werden. In einigen Ausführungsformen kann der SEG-Prozess zum Beispiel bei einer Temperatur von etwa 800°C bis etwa 900°C durchgeführt werden.
Ein Reaktionsgas zum Bilden der epitaxialen Schichtstruktur 106 kann ein Siliciumquellengas beinhalten. Beispiele für das Siliciumquellengas können Tetrachlorsilan(SiCl₄)-Gas, Silan(SiH₄)-Gas, Dichlorsilan(SiH₂Cl₂)-Gas, Trichlorsilan(SiHCl₃)-Gas etc. umfassen. Diese können alleine oder in Kombination verwendet werden.
Eine amorphe Siliciumschicht 108 wird auf der isolierenden Zwischenschicht 102 und der epitaxialen Schichtstruktur 106 gebildet. Die amorphe Siliciumschicht 108 kann durch einen CVD-Prozess gebildet werden. Wenn die amorphe Siliciumschicht 108 so gebildet wird, dass sie eine Dicke von weniger als etwa 50 nm aufweist, weist eine nachfolgend aus der amorphen Siliciumschicht 108 gebildete Siliciumkanalschicht 116 (siehe 7) möglicherweise keine ausreichende Dicke auf, um zuverlässig als Kanalschicht verwendet zu werden. Wenn die amorphe Si liciumschicht 108 so gebildet wird, dass sie eine Dicke von mehr als etwa 500 nm aufweist, weist die Siliciumkanalschicht 116 außerdem möglicherweise eine höhere Defektdichte auf. Daher wird die amorphe Siliciumschicht 108 möglichst so gebildet, dass sie eine Dicke von etwa 50 nm bis etwa 500 nm aufweist. In einigen Ausführungsformen kann die amorphe Siliciumschicht 108 jedoch basierend auf einer gewünschten Dicke der Siliciumkanalschicht 116 eine Dicke aufweisen, die in dem vorstehenden Dickenbereich nicht enthalten ist.
Bezugnehmend auf 3 wird die amorphe Siliciumschicht 108 in eine einkristalline Siliciumschicht phasentransformiert, so dass eine erste einkristalline Siliciumschicht 110 gebildet wird. In einer beispielhaften Ausführungsform der vorliegenden Erfindung wird ein Laserstrahl auf die amorphe Siliciumschicht 108 eingestrahlt, so dass die amorphe Siliciumschicht 108 in die erste einkristalline Siliciumschicht 110 transformiert wird.
Spezieller wird der Laserstrahl auf die amorphe Siliciumschicht 108 so eingestrahlt, dass die amorphe Siliciumschicht 108 im Wesentlichen geschmolzen wird. Somit kann die amorphe Siliciumschicht 108 mit fester Phase in eine amorphe Siliciumschicht mit flüssiger Phase (nicht gezeigt) geändert werden. Die epitaxiale Schichtstruktur 106 mit einkristallinem Silicium dient als ein Kristallkeim für die amorphe Siliciumschicht mit flüssiger Phase, so dass die amorphe Siliciumschicht mit flüssiger Phase in eine einkristalline Siliciumschicht, das heißt die erste einkristalline Siliciumschicht 110, transformiert werden kann. Selbst wenn die amorphe Siliciumschicht 108 mit fester Phase in die amorphe Siliciumschicht mit flüssiger Phase transformiert wurde, fließt die amorphe Siliciumschicht mit flüssiger Phase nicht herunter, da eine Phasenänderung und eine Kristallstrukturänderung der amorphen Siliciumschicht 108 lediglich einige Nanosekunden erfordert.
Der Laserstrahl kann eingestrahlt werden, um die amorphe Siliciumschicht 108 mit fester Phase auf eine Temperatur zu erwärmen, bei der die amorphe Siliciumschicht 108 mit fester Phase in die amorphe Siliciumschicht mit flüssiger Phase transformiert werden kann. Zum Beispiel kann der Laserstrahl auf die amorphe Siliciumschicht 108 mit fester Phase bis zu einem Schmelzpunkt des amorphen Siliciums eingestrahlt werden, das heißt etwa 1.410°C.
In einer beispielhaften Ausführungsform der Erfindung kann ein Excimerlaserstrahl auf die amorphe Siliciumschicht 108 eingestrahlt werden. Ein Laserstrahl kann durch einen Abrasterprozess auf die amorphe Siliciumschicht 108 eingestrahlt werden, da der Laserstrahl während des Abrasterprozesses während einer relativ kurzen Zeitspanne eingestrahlt werden kann.
Das einkristalline Siliciumsubstrat 100 kann ebenfalls erwärmt werden, wenn der Laserstrahl auf die amorphe Siliciumschicht 108 eingestrahlt wird. Eine Erwärmung des einkristallinen Siliciumsubstrats 100 kann einen Temperaturgradienten eines Teils der amorphen Siliciumschicht 108 reduzieren, wobei eine Phasenänderung in dem Bestrahlungsprozess mit dem Laserstrahl erzeugt wird. Zum Beispiel kann das einkristalline Siliciumsubstrat 100 während des Bestrahlungsprozesses mit dem Laserstrahl auf eine Temperatur von etwa 400°C erwärmt werden.
Wie vorstehend beschrieben, wird die amorphe Siliciumschicht 108 durch Einstrahlen eines Laserstrahls auf die amorphe Siliciumschicht 108 zur Änderung der Kristallstruktur derselben in die erste einkristalline Siliciumschicht 110 auf der isolierenden Zwischenschicht 102 und der epitaxialen Schichtstruktur 106 transformiert.
Die durch die Phasenänderung gebildete erste einkristalline Siliciumschicht 110 beinhaltet eine Mehrzahl von Vorsprüngen 110a, die aus einer Oberseite der ersten einkristallinen Siliciumschicht 110 vorragen. Spezieller werden Teile der amorphen Siliciumschicht 108 benachbart zu der epitaxialen Schichtstruktur 106, die eine einkristalline Struktur aufweist und als ein Kristallkeim dient, als erstes kristallisiert, und somit können Teile der amorphen Siliciumschicht 108 zwischen der epitaxialen Schichtstruktur 106 die Vorsprünge 110a aufweisen, da viele kristallisierte Körner darin aufgehäuft sein können.
Möglicherweise werden keine Einheitselemente direkt auf der einkristallinen Siliciumschicht 110 gebildet, da die einkristalline Siliciumschicht 110 die Vorsprünge 110a aufweist. Somit kann eine Planarisierung der Oberseite der einkristallinen Siliciumschicht 110 erforderlich sein.
Bezugnehmend auf 4 wird eine Opferschicht 112 auf der einkristallinen Siliciumschicht 110 gebildet. Die Opferschicht 112 kann als Polierstoppschicht in einem nachfolgenden Polierprozess dienen. Die Opferschicht 112 wird konform auf Oberseiten der einkristallinen Siliciumschicht 110 gebildet. Das heißt, die Opferschicht 112 wird auf der einkristallinen Siliciumschicht 110 so gebildet, dass sie eine im Wesentlichen gleichmäßige Dicke aufweist und einen Zwischenraum zwischen den Vorsprüngen 110a nicht gänzlich auffüllt.
Wenn die Opferschicht 112 eine Dicke von weniger als etwa 1 nm aufweist, kann die Opferschicht 112 eventuell nicht als Polierstoppschicht dienen. Wenn die Opferschicht 112 eine Dicke von mehr als etwa 100 nm aufweist, werden die Vorsprünge 110a der ersten einkristallinen Siliciumschicht 110 möglicherweise zu langsam poliert. Somit kann die Opferschicht 112 mit einer Dicke von etwa 1 nm bis etwa 100 nm gebildet werden.
Die Opferschicht 112 kann unter Verwendung eines Materials mit einer Polierselektivität bezüglich einkristallinem Silicium gebildet werden. In einer beispielhaften Ausführungsform der vorliegenden Erfindung kann die Opferschicht 112 unter Verwendung eines Materials gebildet werden, das langsamer als einkristallines Silicium poliert wird. Zum Beispiel kann die Opferschicht 112 durch einen Depositionsprozess unter Verwendung von Siliciumoxid oder Siliciumnitrid gebildet werden.
Bezugnehmend auf 5 werden Teile der Vorsprünge 110a und Teile der Opferschicht 112 auf den Vorsprüngen 110a durch einen ersten Polierprozess entfernt, so dass eine zweite einkristalline Siliciumschicht 114 mit verbleibenden Teilen der Vorsprünge 110a und eine verbleibende Opferschichtstruktur 112a gebildet werden. Der erste Polierprozess kann einen chemisch-mechanischen Polier(CMP)-Prozess und/oder einen Rückätzprozess beinhalten.
In dem ersten Polierprozess werden in erster Linie Teile der Vorsprünge 110a statt der Opferschicht 112 entfernt. Zum Beispiel kann in dem ersten Polierprozess ein Polieren der ersten einkristallinen Siliciumschicht 110 mit einer Emulsion in einem größeren Ausmaß als der Opferschicht 112 verwendet werden. Wenn die Opferschicht 112 ein Siliciumoxid beinhaltet, kann spezieller eine Emulsion mit etwa 0,5 Gewichtsprozent bis etwa 20 Gewichtsprozent eines Siliciumoxidschleifmittels, etwa 0,001 Gewichtsprozent bis etwa 1,0 Gewichtsprozent einer Aminverbindung und/oder etwa 0,001 Gewichtsprozent bis etwa 1,0 Gewichtsprozent eines Tensids und Wasser verwendet werden. Die Emulsion kann einen pH-Wert von etwa 8 bis etwa 12 aufweisen.
Ein erster Teil der Opferschicht 112 auf den Vorsprüngen 110a weist eine Fläche auf, die kleiner als jene eines zweiten Teils der Opferschicht 112 zwischen den Vorsprüngen 110a ist (d. h. unterhalb derer die Vorsprünge 110a nicht gebildet sind). Außerdem kann ein auf den ersten Teil der Opferschicht 112 angewendeter Druck größer als jener sein, der auf den zweiten Teil der Opferschicht 112 angewendet wird, da ein Druck auf einen vorspringenden Teil normalerweise größer als jener auf einen im Wesentlichen planaren Teil ist. Somit kann der erste Teil der Opferschicht 112 auf den Vorsprüngen 110a durch den ersten Polierprozess leichter entfernt werden. Als ein Ergebnis können die Vorsprünge 110a der ersten einkristallinen Siliciumschicht 110 nahezu vollständig entfernt werden.
Der zweite Teil der Opferschicht 112 ist relativ breit auf Teilen der ersten einkristallinen Siliciumschicht 110 ausgebildet, die nicht vertikal vorstehen, und es wird ein relativ geringer Druck darauf angewendet. Somit werden die zweiten Teile der Opferschicht 112 zwischen den Vorsprüngen 110a in dem ersten Polierprozess kaum entfernt. Als ein Ergebnis werden die Teile der ersten einkristallinen Siliciumschicht 110, die nicht vorstehen und von dem zweiten Teil der Opferschicht 112 bedeckt sind, in dem ersten Polierprozess normalerweise relativ wenig poliert.
Wenn die Vorsprünge 110a durch den ersten Polierprozess auf weniger als etwa 5% ihrer ursprünglichen Höhe poliert werden, können Teile der ersten einkristallinen Siliciumschicht 110, die nicht vorstehen, entfernt werden. Als ein Ergebnis kann es sein, dass die zweite einkristalline Siliciumschicht 114 eine relativ geringe Gleichmäßigkeit an Flachheit/Dicke aufweist, selbst wenn nachfolgende Prozesse durchgeführt werden. Außerdem werden möglicherweise Teile der ersten einkristallinen Siliciumschicht 110 unnötigerweise entfernt, so dass sich die Dicke der zweiten einkristallinen Siliciumschicht 114 reduziert. Wenn Vorsprünge 110a durch den ersten Polierprozess auf mehr als etwa 50% der ursprünglichen Höhe poliert werden, kann es sein, dass die zweite einkristalline Siliciumschicht 114 aufgrund einer Höhendifferenz zwischen verbliebenen Vorsprüngen 110a und dem Teil der ersten einkristallinen Siliciumschicht 110, der nicht vorsteht, wiederum eine relativ geringe Gleichmäßigkeit an Flachheit und/oder Dicke aufweist, selbst wenn eine nachfolgende Bearbeitung durchgeführt wird. Somit können die Vorsprünge 110a gemäß einigen Ausführungsformen der vorliegenden Erfindung in dem ersten Polierprozess auf etwa 5% bis etwa 50% der ursprünglichen Höhe abgesenkt werden. Hierbei bedeutet die Höhe der Vorsprünge 110a eine Höhe von einer Oberseite des Teils der ersten einkristallinen Siliciumschicht 110, der nicht vorsteht, bis zu einer Spitze der Vorsprünge 110a.
Die zweite einkristalline Siliciumschicht 114 kann eine Oberseite aufweisen, die flacher/planarer als jene der ersten einkristallinen Siliciumschicht 110 ist, da die meisten Vorsprünge 110a der ersten einkristallinen Siliciumschicht 110 durch den ersten Polierprozess entfernt sein können. Außerdem kann die zweite einkristalline Siliciumschicht 114 mit der Opferschicht 112 darauf eine Dicke von mehr als jener einer einkristallinen Siliciumschicht aufweisen, die ohne die Verwendung der Opferschicht 112 gebildet wurde, da die Vorsprünge 110a durch den ersten Polierprozess im Wesentlichen entfernt werden können, wie vorstehend beschrieben.
Bezugnehmend auf 6 wird die Opferschichtstruktur 112a, die nach dem ersten Polierprozess verbleibt, von der zweiten einkristallinen Siliciumschicht 114 entfernt. Die Opferschichtstruktur 112a kann in einer Weise entfernt werden, dass eine Schädigung an einer Oberseite der zweiten einkristallinen Siliciumschicht 114 reduziert und/oder minimiert ist. Wenn zum Beispiel ein Trockenätzprozess zur Entfernung der Opferschichtstruktur 112a durchgeführt wird, kann die Oberseite der zweiten einkristallinen Siliciumschicht 114 geschädigt werden. Daher wird die Opferschichtstruktur 112a in einigen Ausführungsformen der Erfindung durch einen Nassätzprozess entfernt, bei dem eine Schädigung an der Oberseite der zweiten einkristallinen Siliciumschicht 114 reduziert und/oder minimiert sein kann. Zum Beispiel kann eine Ätzlösung, die Phosphorsäure beinhaltet, zum Entfernen der Opferschichtstruktur 112a verwendet werden, wenn die Opferschichtstruktur 112a Siliciumnitrid beinhaltet. Außerdem kann eine Ätzlösung, die eine Limulus-Amebocyte-Lysate(LAL)-Lösung beinhaltet, zur Entfernung der Opferschichtstruktur 112a verwendet werden, wenn die Opferschichtstruktur 112 Siliciumoxid beinhaltet.
Wenn die Opferschichtstruktur 112a von der zweiten einkristallinen Siliciumschicht 114 entfernt ist, kann die zweite einkristalline Siliciumschicht 114 Vorsprünge mit einer Höhe beinhalten, die signifikant geringer als jene der Vorsprünge 110a der ersten einkristallinen Siliciumschicht 110 ist.
Bezugnehmend auf 7 wird die Oberseite der zweiten einkristallinen Siliciumschicht 114 durch einen zweiten Polierprozess poliert, so dass eine Siliciumkanalschicht 116 mit einer im Wesentlichen planaren oder flachen Oberseite gebildet werden kann. In einigen Ausführungsformen der vorliegenden Erfindung kann der zweite Polierprozess durch einen CMP-Prozess und/oder einen Rückätzprozess durchgeführt werden.
Der zweite Polierprozess kann durchgeführt werden, bis die Siliciumkanalschicht 116 einen quadratischen Mittelwert (RMS) der Oberflächenrauhigkeit von etwa 0,05 nm bis etwa 0,5 nm aufweist. In einigen Ausführungsformen kann der zweite Polierprozess durchgeführt werden, bis die Siliciumkanalschicht 116 einen RMS der Oberflächenrauhigkeit von etwa 0,05 nm bis etwa 0,2 nm aufweist.
Der CMP-Prozess zum Planarisieren der ersten einkristallinen Siliciumschicht 110 wird in herkömmlichen Verfahren lediglich einmal durchgeführt. Dabei werden eventuell nicht nur Vorsprünge 110a der ersten einkristallinen Siliciumschicht 110 sondern auch nicht vorstehende Teile der ersten einkristallinen Siliciumschicht 110 entfernt, um die Vorsprünge 110a vollständig von der ersten einkristallinen Siliciumschicht 110 zu entfernen. Somit kann die erste einkristalline Siliciumschicht 110 anfäng lich so gebildet werden, dass sie eine relativ große Dicke aufweist, so dass die Siliciumkanalschicht 116 nach dem Polierprozess eine vorgegebene Dicke aufweisen kann, da ein signifikanter Teil der ersten einkristallinen Siliciumschicht 110 in dem Polierprozess entfernt wird. Wenn jedoch die erste einkristalline Siliciumschicht 110 eine relativ große Dicke aufweist, kann die einkristalline Siliciumschicht 110 eine erhöhte Anzahl an Defekten aufweisen. Somit können Einheitselemente, wie auf der Siliciumkanalschicht 116 ausgebildete MOS-Transistoren, gemäß derartigen herkömmlichen Verfahren schlechte Betriebscharakteristika aufweisen.
Außerdem kann die Siliciumkanalschicht 116 in einigen herkömmlichen Verfahren aufgrund des Polierens der ersten einkristallinen Siliciumschicht 110 zur Entfernung der Vorsprünge 110a eine relativ geringe Dicke aufweisen. In diesem Fall kann ein Ein-Strom eines auf der Siliciumkanalschicht 116 ausgebildeten Transistors verringert sein, wie unter Bezugnahme auf die nachstehenden Vergleichsbeispiele weiter erörtert.
Gemäß Ausführungsformen der Erfindung kann die Siliciumkanalschicht 116 mit einer im Wesentlichen flachen Oberseite ohne wesentliches Entfernen von nicht vorstehenden Teilen der ersten einkristallinen Siliciumschicht 110 gebildet werden. Die erste einkristalline Siliciumschicht 110, die zur Bildung der Siliciumkanalschicht 116 poliert wird, kann anfänglich mit einer relativ geringen und/oder anderen gewünschten Dicke gebildet werden, da die erste einkristalline Siliciumschicht 110 in einem nachfolgenden Polierprozess nur wenig entfernt wird. Außerdem kann die Siliciumkanalschicht 116 eine reduzierte Defektdichte aufweisen, da die erste einkristalline Siliciumschicht 110 mit einer relativ geringen Dicke gebildet wird.
Die 8 bis 14 veranschaulichen ein Verfahren zur Herstellung von Stapelspeicherbauelementen gemäß exemplarischen Ausführungsfor men der Erfindung. Bezugnehmend auf 8 wird eine Isolationsschicht 202 auf einem einkristallinen Siliciumsubstrat 200 zum Beispiel durch einen Isolationsprozess mit flachem Graben (STI-Prozess) gebildet, wodurch ein unterer aktiver Bereich definiert wird.
Eine erste Gatestruktur 208 mit einer ersten Gateisolationsschichtstruktur 204 und einer ersten Gateelektrode 206 und ein erster Störstellenbereich 210 werden auf dem unteren aktiven Bereich des einkristallinen Siliciumsubstrats 200 gebildet. Als ein Ergebnis wird ein erster Transistor, der als Schaltelement dient, auf dem einkristallinen Siliciumsubstrat 200 gebildet. In einigen Ausführungsformen der vorliegenden Erfindung wird eine Mehrzahl der ersten Transistoren auf dem einkristallinen Siliciumsubstrat 200 gebildet.
Spezieller wird ein oberer Teil des einkristallinen Siliciumsubstrats 200 oxidiert, um die erste Gateisolationsschicht zu bilden, die ein Siliciumoxid beinhaltet. Eine erste leitfähige Schicht wird auf der ersten Gateisolationsschicht gebildet. Die erste Gateisolationsschicht und die erste leitfähige Schicht werden strukturiert, um die erste Gateisolationsschicht 204 und die erste Gateelektrode 206 zu bilden, die sequentiell auf dem einkristallinen Siliciumsubstrat 200 gestapelt sind. Ein Prozess zur Bildung einer Hartmaske (nicht gezeigt) auf der ersten leitfähigen Schicht kann des Weiteren durchgeführt werden, um die erste leitfähige Schicht und die erste Gateisolationsschicht zu strukturieren. Die erste leitfähige Schicht kann unter Verwendung von mit n-leitenden Störstellen dotiertem Polysilicium gebildet werden.
Ein erster Abstandshalter 121 wird auf einer Seitenwand der Gateelektrode 206 gebildet. Ein Überzug, der als Ätzstoppschicht in einem nachfolgenden Prozess dient, wird auf dem ersten Abstandshalter 212, der ersten Gateelektrode 206 und dem einkristallinen Siliciumsubstrat 200 gebildet. Der Überzug kann unter Verwendung eines Nitrids gebildet werden.
Nach dem Implantieren von Störstellen auf einen oberen Teil des einkristallinen Siliciumsubstrats 200 benachbart zu der ersten Gateelektrode 206 wird an dem oberen Teil des einkristallinen Siliciumsubstrats 200 eine Wärmebehandlung durchgeführt, um einen ersten Störstellenbereich 210 zu bilden. Wenn der erste Transistor ein n-leitender Transistor ist, können die Störstellen Phosphor (P), Arsen (As) etc. beinhalten.
Bezugnehmend auf 9 wird eine erste isolierende Zwischenschicht 214 auf dem einkristallinen Siliciumsubstrat 200 gebildet, um den ersten Transistor zu bedecken. Spezieller wird nach dem Bilden einer Isolationsschicht auf dem einkristallinen Siliciumsubstrat 200 zur Bedeckung des ersten Transistors eine Oberseite der Isolationsschicht planarisiert. Somit kann die erste Isolationszwischenschicht 214, die den ersten Transistor bedeckt, auf dem einkristallinen Siliciumsubstrat 200 gebildet werden.
Die erste Isolationsschicht 214 wird teilweise entfernt, um eine erste Öffnung 216 durch diese hindurch zu bilden. Die erste Öffnung 216 kann einen oberen Teil des einkristallinen Siliciumsubstrats 200 freilegen. Spezieller kann die erste Öffnung 216 einen oberen Teil des ersten Störstellenbereichs 210 des einkristallinen Siliciumsubstrats 200 freilegen.
Es werden Prozesse durchgeführt, die jenen unter Bezugnahme auf die 4 und 5 dargestellten im Wesentlichen ähnlich sind, wodurch eine in 10 dargestellte Struktur gebildet wird. Spezieller wird, bezugnehmend auf 10, eine erste epitaxiale Schichtstruktur 218 auf dem freigelegten oberen Teil des ersten Störstellenbereichs 210 gebildet, um die erste Öffnung 216 zu füllen. Eine amorphe Siliciumschicht wird auf der ersten epitaxialen Schichtstruktur 218 und der ersten Isolationszwischenschicht 214 gebildet. Die amorphe Siliciumschicht wird in eine einkristalline Siliciumschicht phasentransformiert, das heißt eine erste einkristalline Siliciumschicht 220 mit Vorsprüngen 220a. In einigen Ausführungsformen der vorliegenden Erfindung wird die amorphe Siliciumschicht durch einen Bestrahlungsprozess mit einem Laserstrahl in die erste einkristalline Siliciumschicht 220 phasentransformiert. Eine Opferschicht 222, die als Polierstoppschicht dient, wird auf der ersten einkristallinen Siliciumschicht 220 gebildet.
Bezugnehmend auf 11 werden Teile der Vorsprünge 220a und Teile der Opferschicht 222 auf den Vorsprüngen 220a durch einen ersten Polierprozess entfernt, so dass eine zweite einkristalline Siliciumschicht 224, die verbliebene Teile der Vorsprünge 220a beinhaltet, und eine Opferschichtstruktur 222a gebildet werden. Der erste Polierprozess kann einen CMP-Prozess und/oder einen Rückätzprozess beinhalten.
In dem ersten Polierprozess werden hauptsächlich Teile der Vorsprünge 220a statt der Opferschicht 222 entfernt. Zum Beispiel kann in dem ersten Polierprozess ein Polieren der ersten einkristallinen Siliciumschicht 220 in einem größeren Ausmaß als der Opferschicht 222 mit einer Emulsion verwendet werden. Wenn die Opferschicht 222 ein Siliciumoxid beinhaltet, kann in dem ersten Polierprozess spezieller eine Emulsion verwendet werden, die etwa 0,5 Gewichtsprozent bis etwa 20 Gewichtsprozent eines Siliciumdioxidschleifmittels, etwa 0,001 Gewichtsprozent bis etwa 1,0 Gewichtsprozent einer Aminverbindung und/oder etwa 0,001 Gewichtsprozent bis etwa 1,0 Gewichtsprozent eines Tensids und Wasser beinhaltet. Die Emulsion kann einen pH-Wert von etwa 8 bis etwa 12 aufweisen. Die Vorsprünge 220a können in dem ersten Polierprozess auf etwa 5% bis etwa 50% der ursprünglichen Höhe poliert werden.
Bezugnehmend auf 12 wird die Opferschichtstruktur 222a von der zweiten einkristallinen Siliciumschicht 224 entfernt. Eine Oberseite der zweiten einkristallinen Siliciumschicht 224 wird durch einen zweiten Polierprozess poliert, so dass eine Siliciumkanalschicht 226 mit einer im Wesentlichen planaren oder flachen Oberseite gebildet werden kann.
Der zweite Polierprozess kann durchgeführt werden, bis die Siliciumkanalschicht 226 einen RMS der Oberflächenrauhigkeit von etwa 0,05 nm bis etwa 0,5 nm aufweist. In einigen Ausführungsformen kann der zweite Polierprozess durchgeführt werden, bis die Siliciumkanalschicht 226 einen RMS der Oberflächenrauhigkeit von etwa 0,05 nm bis etwa 0,2 nm aufweist.
Bezugnehmend auf 13 wird eine zweite Hartmaske (nicht gezeigt) auf der Siliciumkanalschicht 226 gebildet. Die zweite Hartmaske kann eine Kontaktstellenoxidschichtstruktur und eine Siliciumnitridschichtstruktur beinhalten, die sequentiell gestapelt sind. Die zweite Hartmaske kann auf der Siliciumkanalschicht 226 gebildet werden, um einen Teil der Siliciumkanalschicht 226 zu bedecken, die als ein oberer aktiver Bereich dient.
Die Siliciumkanalschicht 226 wird durch einen anisotropen Ätzprozess unter Verwendung der zweiten Hartmaske als Ätzmaske teilweise entfernt, um eine Siliciumkanalschichtstruktur 226a zu bilden.
Ein zweiter Transistor wird auf der Siliciumkanalschichtstruktur 226a gebildet. Spezieller wird eine zweite Gateisolationsschicht auf der Siliciumkanalschichtstruktur 226a gebildet. Eine zweite leitfähige Schicht wird auf der zweiten Gateisolationsschicht gebildet. Die zweite leitfähige Schicht und die zweite Gateisolationsschicht werden strukturiert, um eine zweite Gateisolationsschichtstruktur 230 und eine zweite Gateelektrode 232 zu bilden, die sequentiell gestapelt sind. Störstellen wer den in einen oberen Teil der Kanalsiliciumstruktur 226a benachbart zu der zweiten Gateelektrode 232 implantiert, um einen zweiten Störstellenbereich 234 zu bilden. Der zweite Störstellenbereich 234 kann als ein Source-/Drainbereich dienen. Der zweite Transistor kann einen Störstellentyp aufweisen, der sich von jenem des ersten Transistors unterscheidet. In einigen Ausführungsformen können die Störstellen zur Bildung des zweiten Störstellenbereichs 234 Bor (B) beinhalten, wenn der zweite Transistor ein p-leitender Transistor ist.
Eine zweite Isolationszwischenschicht 236 wird auf der Siliciumkanalschichtstruktur 226a und der ersten Isolationszwischenschicht 214 gebildet, um den zweiten Transistor zu bedecken.
Bezugnehmend auf 14 wird eine dritte Hartmaske (nicht gezeigt) auf der zweiten Isolationszwischenschicht 236 gebildet. Die dritte Hartmaske kann als Ätzmaske zur Bildung einer zweiten Öffnung 238 dienen, die das einkristalline Siliciumsubstrat 200 teilweise freilegt.
Spezieller werden die zweite Isolationszwischenschicht 236, die Siliciumkanalschichtstruktur 226a und die erste epitaxiale Schichtstruktur 216 unter Verwendung der dritten Maske als Ätzmaske sequentiell geätzt, um die zweite Öffnung 238 zu bilden. Eine Seitenwand der Siliciumkanalschichtstruktur 226a und ein oberer Teil des einkristallinen Siliciumsubstrats 200 werden durch die zweite Öffnung 238 freigelegt.
Die zweite Öffnung 238 wird mit einem leitfähigen Material gefüllt, um einen ersten Stift 240 zu bilden. Der erste Stift 240 kann den ersten Störstellenbereich 210 mit dem zweiten Störstellenbereich 234 elektrisch verbinden.
Des Weiteren kann ein mit dem zweiten Störstellenbereich 234 elektrisch verbundener, zweiter Stift (nicht gezeigt) gebildet werden.
Wie vorstehend dargestellt, können Transistoren gebildet werden, die in zwei Schichten gestapelt sind. Wenngleich Verfahren zum Bilden von Transistoren und Verfahren zum elektrischen Verbinden der Transistoren vorstehend beschrieben sind, können die vorstehend beschriebenen Vorteile von einigen Ausführungsformen der vorliegenden Erfindung für Verfahren zum Herstellen von Halbleiterspeicherbauelementen eingesetzt werden. Zum Beispiel können einige Ausführungsformen der vorliegenden Erfindung beim Herstellen von statischen Speicherbauelementen mit wahlfreiem Zugriff (SRAM-Bauelementen) mit sechs Transistoren in einer Einheitszelle eingesetzt werden.
Außerdem können Prozesse, die jenen unter Bezugnahme auf die 9 bis 12 darstellten im Wesentlichen ähnlich sind, zur Bildung einer zweiten Siliciumkanalschichtstruktur mit einer im Wesentlichen flachen/planaren Oberseite auf der zweiten Isolationszwischenschicht 236 durchgeführt werden. Somit kann ein Halbleiterbauelement mit einer Stapelstruktur gebildet werden, in der drei oder mehr gestapelte Siliciumkanalschichtstrukturen ausgebildet sind.
Messung eines Ein-Zustand-Stroms in einem Transistor gemäß einer Dicke einer Siliciumkanalschicht
Beispiel 1
Es wurde eine Siliciumkanalschicht auf einem Substrat so gebildet, dass sie eine Dicke von etwa 29,5 nm aufwies, und es wurde ein erster Transistor auf der Siliciumkanalschicht gebildet.
Beispiel 2
Eine Siliciumkanalschicht wurde auf einem Substrat so gebildet, dass sie eine Dicke von etwa 25,9 nm aufwies, und ein zweiter Transistor wurde auf der Siliciumkanalschicht gebildet.
Beispiel 3
Eine Siliciumkanalschicht wurde auf einem Substrat so gebildet, dass sie eine Dicke von etwa 19,6 nm aufwies, und ein dritter Transistor wurde auf der Siliciumkanalschicht gebildet.
Beispiel 4
Eine Siliciumkanalschicht wurde auf einem Substrat so gebildet, dass sie eine Dicke von etwa 16,3 nm aufwies, und ein vierter Transistor wurde auf der Siliciumkanalschicht gebildet.
Experiment 1
Es wurden jeweils Ein-Zustand-Ströme in dem ersten, dem zweiten, dem dritten und dem vierten Transistor gemessen, und Ergebnisse der Ein-Zustand-Ströme sind in Tabelle 1 gezeigt. Tabelle 1

Beispiel Beispiel 2 Beispiel 3 Beispiel 4

Strom (μA) 7,76 9,78 0,08 0,02
Wie in Tabelle 1 gezeigt, kann ein Ein-Zustand-Strom in einem auf einer Siliciumkanalschicht ausgebildeten Transistor verringert sein, wenn die Siliciumkanalschicht eine Dicke von weniger als etwa 20 nm aufweist. Als ein Ergebnis kann eine Betriebsgeschwindigkeit des Transistors auf der Siliciumkanalschicht verringert sein, und somit kann ein Stapelhalbleiterbauelement, das den Transistor beinhaltet, eine relativ schlechte Betriebscharakteristik aufweisen.
Messung einer abgetragenen Dicke einer ersten einkristallinen Siliciumschicht in einem Polierprozess
Beispielhafte Ausführungsform der Erfindung
Eine erste einkristalline Siliciumschicht wurde durch Prozesse, die jenen unter Bezugnahme auf die 1 bis 3 dargestellten im Wesentlichen ähnlich sind, auf einem Substrat gebildet. Ein nicht vorspringender Teil der ersten einkristallinen Siliciumschicht wies eine Dicke von etwa 51,6 nm auf, und die erste einkristalline Siliciumschicht wies einen RMS der Oberflächenrauhigkeit von etwa 24 nm auf. Ein oberer Teil der ersten einkristallinen Siliciumschicht wurde durch Prozesse planarisiert, die jenen unter Bezugnahme auf die 4 bis 7 ähnlich sind, wodurch eine Siliciumkanalschicht mit einem RMS der Oberflächenrauhigkeit von etwa 0,5 nm gebildet wurde.
Vergleichsbeispiel 1
Eine erste einkristalline Siliciumschicht wurde durch Prozesse, die jenen unter Bezugnahme auf die 1 bis 3 dargestellten im Wesentlichen ähnlich sind, auf einem Substrat gebildet. Ein Teil der ersten einkristallinen Siliciumschicht, der nicht vorstand, wies eine Dicke von etwa 51,6 nm auf, und die erste einkristalline Siliciumschicht wies einen RMS der Oberflächenrauhigkeit von etwa 24 nm auf. Ein oberer Teil der ersten einkristallinen Siliciumschicht wurde durch einen herkömmlichen CMP-Prozess planarisiert, wodurch eine Siliciumkanalschicht mit einem RMS der Oberflächenrauhigkeit von etwa 0,5 nm gebildet wurde. In diesem Fall wurde der CMP-Prozess lediglich einmal durchgeführt, und es wurde keine Opferschicht auf der ersten einkristallinen Siliciumschicht gebildet.
Vergleichsbeispiel 2
Eine erste einkristalline Siliciumschicht wurde durch Prozesse, die jenen unter Bezugnahme auf die 1 bis 3 dargestellten im Wesentlichen ähnlich sind, auf einem Substrat gebildet. Ein Teil der ersten einkristallinen Siliciumschicht, der nicht vorsprang, wies eine Dicke von etwa 51,6 nm auf, und die erste einkristalline Siliciumschicht wies einen RMS der Oberflächenrauhigkeit von etwa 24 nm auf.
Ein oberer Teil der ersten einkristallinen Siliciumschicht wurde durch einen herkömmlichen CMP-Prozess planarisiert, wodurch eine Siliciumkanalschicht mit einem RMS der Oberflächenrauhigkeit von etwa 0,9 nm gebildet wurde. In diesem Fall wurde der CMP-Prozess lediglich einmal durchgeführt, und es wurde keine Opferschicht auf der ersten einkristallinen Siliciumschicht gebildet.
Experiment 2
Es wurden Dicken der Siliciumkanalschichten und in einem Polierprozess der ersten einkristallinen Siliciumschichten abgetragene Dicken in der beispielhaften Ausführungsform beziehungsweise den Vergleichsbeispielen 1 und 2 gemessen.
Außerdem wurden Dickenbereiche der Siliciumkanalschichten in der beispielhaften Ausführungsform beziehungsweise den Vergleichsbeispielen 1 und 2 gemessen. Der Dickenbereich der Siliciumkanalschicht bedeutet eine Dickendifferenz zwischen einem Teil mit der größten Dicke und einem Teil mit der kleinsten Dicke in der Siliciumkanalschicht.

Wie in Tabelle 2 gezeigt, wurden gemäß der beispielhaften Ausführungsform etwa 14,6 nm der ersten einkristallinen Siliciumschicht in einem Polierprozess entfernt, um eine Siliciumkanalschicht mit einem RMS der Oberflächenrauhigkeit von etwa 0,5 nm zu bilden. Gemäß Vergleichsbeispiel 1 wurde jedoch ein oberer Teil der ersten einkristallinen Siliciumschicht mit einer Dicke von etwa 19,8 nm in einem Polierprozess entfernt, um eine Siliciumkanalschicht mit einem RMS der Oberflächenrauhigkeit von etwa 0,5 nm zu bilden. Tabelle 2

	beispielhafte Ausführungsform	Vergleichsbeispiel 1	Vergleichsbeispiel 2
Dicke einer ersten einkristallinen Siliciumschicht	516 Å	516 Å	516 Å
Dicke einer Siliciumkanalschicht	370 Å	318 Å	361 Å
entfernte Dicke in einem Polierprozess	146 Å	198 Å	152 Å
Dickenbereich einer Siliciumkanalschicht	29 Å	40 Å	30 Å
RMS der Oberflächenrauhigkeit einer ersten einkristallinen Siliciumschicht	240 Å	240 Å	240 Å
RMS der Oberflächenrauhigkeit einer Siliciumkanalschicht	5 Å	5 Å	9 Å

Das heißt, wenn eine Siliciumkanalschicht mit einem RMS der Oberflächenrauhigkeit von etwa 0,5 nm gebildet wird, kann eine abgetragene Dicke der ersten einkristallinen Siliciumschicht in einem Polierprozess gemäß der beispielhaften Ausführungsform um etwa 5 nm geringer als jene des Vergleichsbeispiels 1 sein. Somit kann eine in der beispielhaften Ausführungsform gebildete Siliciumkanalschicht eine Dicke aufweisen, die um etwa 5 nm größer als jene des Vergleichsbeispiels 1 ist.
Außerdem wies eine in Vergleichsbeispiel 2 gebildete Siliciumkanalschicht einen RMS der Oberflächenrauhigkeit von etwa 0,9 nm auf, was schlechter als jener der beispielhaften Ausführungsform ist, wenn ein oberer Teil der ersten einkristallinen Siliciumschicht in Vergleichsbeispiel 2 in einem Polierprozess bis zu einem Grad entfernt wurde, der jenem der beispielhaften Ausführungsform ähnlich war.
Wie vorstehend gezeigt, kann gemäß der beispielhaften Ausführungsform eine Siliciumkanalschicht mit einer im Wesentlichen flachen oder planaren Oberseite gebildet werden, selbst wenn ein relativ kleiner Teil der ersten einkristallinen Siliciumschicht in einem Polierprozess entfernt wird. Somit kann eine Siliciumkanalschicht so gebildet werden, dass sie eine ausreichend große Dicke aufweist, so dass ein Stapelhalbleiterbauelement, das die Siliciumkanalschicht beinhaltet, eine verbesserte Betriebscharakteristik aufweisen kann.
Ein Dickenbereich einer in der beispielhaften Ausführungsform gebildeten Siliciumkanalschicht betrug etwa 2,9 nm, und ein Dickenbereich einer in Vergleichsbeispiel 2 gebildeten Siliciumkanalschicht betrug etwa 4 nm. Eine in der beispielhaften Ausführungsform gebildete Siliciumkanalschicht kann einen Dickenbereich aufweisen, der kleiner als jener von Vergleichsbeispiel 1 ist, was bedeutet, dass die in der beispielhaften Ausführungsform gebildete Siliciumkanalschicht an allen Stellen eine im Wesentlichen gleichmäßige Dicke aufweisen kann.
Gemäß einigen Ausführungsformen der vorliegenden Erfindung kann eine Siliciumkanalschicht mit einer verbesserten Charakteristik der Oberflächenrauhigkeit und einer im Wesentlichen gleichmäßigen Dicke gebildet werden, selbst wenn ein Teil einer relativ dünnen ersten einkristallinen Siliciumschicht in einem Polierprozess zur Bildung der Siliciumkanalschicht entfernt wird. Somit kann ein auf der Siliciumkanalschicht gebildeter Transistor eine verbesserte Betriebscharakteristik aufweisen, so dass ein Stapelspeicherbauelement, das den Transistor beinhaltet, eine verbesserte Leistungsfähigkeit aufweisen kann.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

- US 5494823 [0006]
- JP 1998-106951 A [0007, 0007]

Claims

Verfahren zur Herstellung eines Halbleiterbauelements, wobei das Verfahren umfasst: – Bilden einer einkristallinen Halbleiterschicht (110) auf einem darunterliegenden Substrat (100, 102, 106), wobei die einkristalline Halbleiterschicht einen Vorsprung (110a) aufweist, der sich von einer Oberfläche derselben aus erstreckt, – Durchführen eines ersten Polierprozesses an der einkristallinen Halbleiterschicht, um einen Teil des Vorsprungs (110a) derart zu entfernen, dass die einkristalline Halbleiterschicht einen verbliebenen Teil des Vorsprungs beinhaltet, und – Durchführen eines zweiten Polierprozesses, der sich von dem ersten Polierprozess unterscheidet, um den verbliebenen Teil des Vorsprungs zu entfernen und eine im Wesentlichen planare Schicht (116) zu definieren.
Verfahren nach Anspruch 1, wobei die im Wesentlichen planare Schicht eine einkristalline Halbleiterschicht mit einer im Wesentlichen gleichmäßigen Dicke ist.
Verfahren nach Anspruch 1 oder 2, wobei – vor dem Durchführen des ersten Polierprozesses eine Opferschicht auf der einkristallinen Halbleiterschicht gebildet wird, – der erste Polierprozess unter Verwendung der Opferschicht als Polierstopp durchgeführt wird, um einen überwiegenden Teil des Vorsprungs zu entfernen und eine Opferschichtstruktur auf der Oberfläche der einkristallinen Halbleiterschicht benachbart zu dem verbliebenen Teil des Vorsprungs zu definieren, und – die Opferschichtstruktur vor dem Durchführen des zweiten Polierprozesses entfernt wird.
Verfahren nach Anspruch 1 oder 2, das des Weiteren umfasst: – Bilden einer Opferschicht (112) auf der einkristallinen Siliciumschicht vor dem Durchführen des ersten Polierprozesses, – Entfernen eines Teils der Opferschicht in dem ersten Polierprozess, um eine Opferschichtstruktur (112a) zu definieren, und – Entfernen der Opferschichtstruktur vor dem Durchführen des zweiten Polierprozesses.
Verfahren nach einem der Ansprüche 1 bis 4, wobei das darunterliegende Substrat ein einkristallines Siliciumsubstrat (100) beinhaltet.
Verfahren nach Anspruch 5, das vor dem Bilden der einkristallinen Siliciumschicht des Weiteren umfasst: – Bilden einer Isolationszwischenschicht (102) mit einer Öffnung, die sich durch diese hindurch erstreckt, auf dem einkristallinen Siliciumsubstrat, wobei die Öffnung eine Oberfläche des einkristallinen Siliciumsubstrats freilegt, und – Bilden einer einkristallinen Siliciumstruktur (106) auf der freigelegten Oberfläche des einkristallinen Siliciumsubstrats, um die Öffnung zu füllen.
Verfahren nach Anspruch 6, wobei das Bilden der einkristallinen Siliciumstruktur das Durchführen eines selektiven epitaxialen Wachstums(SEG)-Prozesses umfasst, der die freigelegte Oberfläche des einkristallinen Siliciumsubstrats als Kristallkeim verwendet.
Verfahren nach Anspruch 6, wobei das Bilden der einkristallinen Siliciumschicht umfasst: – Bilden einer amorphen Siliciumschicht (108) auf der Isolationszwischenschicht und der einkristallinen Siliciumstruktur und – Kristallisieren der amorphen Siliciumschicht, um die einkristalline Siliciumschicht zu bilden, wobei die einkristalline Siliciumstruktur als Kristallkeim verwendet wird.
Verfahren nach Anspruch 8, wobei die amorphe Siliciumschicht mit einer Dicke von etwa 50 nm bis etwa 500 nm gebildet wird.
Verfahren nach Anspruch 8 oder 9, wobei das Kristallisieren der amorphen Siliciumschicht ein Abrastern mit einem Laserstrahl auf der amorphen Siliciumschicht umfasst.
Verfahren nach einem der Ansprüche 3 bis 10, wobei die Opferschicht mit einer Dicke von etwa mm bis etwa 100 nm gebildet wird.
Verfahren nach einem der Ansprüche 3 bis 11, wobei die Opferschicht Siliciumoxid und/oder Siliciumnitrid beinhaltet.
Verfahren nach einem der Ansprüche 3 bis 12, wobei der erste Polierprozess unter Verwendung einer Emulsion durchgeführt wird, die eine höhere Polierrate bezüglich der einkristallinen Siliciumschicht als der Opferschicht aufweist.
Verfahren nach Anspruch 13, wobei die Opferschicht Siliciumoxid beinhaltet und wobei der erste Polierprozess unter Verwendung einer Emulsion durchgeführt wird, die etwa 0,5 Gewichtsprozent bis etwa 20 Gewichtsprozent eines Siliciumdioxidschleifmittels, etwa 0,001 Gewichtsprozent bis etwa 1,0 Gewichtsprozent einer Aminverbindung und/oder etwa 0,001 Gewichtsprozent bis etwa 1,0 Gewichtsprozent eines Tensids und Wasser beinhaltet, wobei die Emulsion einen pH-Wert von etwa 8 bis etwa 12 aufweist.
Verfahren nach einem der Ansprüche 1 bis 14, wobei der erste Polierprozess durchgeführt wird, bis der verbliebene Teil des Vorsprungs der einkristallinen Siliciumschicht etwa 5% bis etwa 50% einer ursprünglichen Höhe des Vorsprungs beinhaltet.
Verfahren nach einem der Ansprüche 1 bis 15, wobei der zweite Polierprozess durchgeführt wird, bis die im Wesentlichen planare Schicht einen RMS der Oberflächenrauhigkeit von etwa 0,05 nm bis etwa 0,5 nm aufweist.
Verfahren nach einem der Ansprüche 3 bis 16, wobei das Entfernen der Opferschichtstruktur durch einen Nassätzprozess durchgeführt wird.
Verfahren nach einem der Ansprüche 6 bis 17, wobei die zweite einkristalline Siliciumschicht in dem zweiten Polierprozess so definiert wird, dass sie eine im Wesentlichen planare Siliciumkanalschicht ist, und ein Transistor (230, 232, 234) auf der Siliciumkanalschicht gebildet wird.
Verfahren nach Anspruch 18, das des Weiteren das Bilden eines zweiten Transistors (208, 210) auf dem einkristallinen Siliciumsubstrat vor dem Bilden der Isolationszwischenschicht darauf umfasst.