DE102008019238A1 - Integrated circuit, has protection element, where amounts of discharge current pulses of polarities discharged via protection and semiconductor element are larger/smaller than amounts discharged via other semiconductor element, respectively - Google Patents

Integrated circuit, has protection element, where amounts of discharge current pulses of polarities discharged via protection and semiconductor element are larger/smaller than amounts discharged via other semiconductor element, respectively Download PDF

Info

Publication number
DE102008019238A1
DE102008019238A1 DE200810019238 DE102008019238A DE102008019238A1 DE 102008019238 A1 DE102008019238 A1 DE 102008019238A1 DE 200810019238 DE200810019238 DE 200810019238 DE 102008019238 A DE102008019238 A DE 102008019238A DE 102008019238 A1 DE102008019238 A1 DE 102008019238A1
Authority
DE
Germany
Prior art keywords
integrated circuit
semiconductor element
polarity
discharge current
elements
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE200810019238
Other languages
German (de)
Inventor
Markus Dr. Mergens
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qpx GmbH
Original Assignee
Qpx GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qpx GmbH filed Critical Qpx GmbH
Priority to DE200810019238 priority Critical patent/DE102008019238A1/en
Publication of DE102008019238A1 publication Critical patent/DE102008019238A1/en
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

The circuit (100) has two non-linear semiconductor elements (105, 106) e.g. diode and bipolar transistor, and an electrostatic discharge (ESD) protection element (104) e.g. bipolar transistor, MOSFET and silicon controlled rectifier (SCR), arranged between two connections (102, 103) e.g. connecting pad. Amounts of discharge current pulses of two polarities (107, 108) discharged via the protection element and one of the semiconductor elements are larger and smaller than amounts of pulses discharged via the other semiconductor element, respectively. An independent claim is also included for a method for discharging discharge current pulses between two connections of an integrated circuit.

Description

Die Anmeldung betrifft eine integrierte Schaltung mit ESD Schutz sowie ein Verfahren zum Ableiten von Entladungsstrompulsen.The Application relates to an integrated circuit with ESD protection as well a method for deriving discharge current pulses.

ESD Schutzschaltungen dienen dem Schutz von elektronischen Schaltungsblöcken vor elektrostatischen Entladungspulsen (ESD: Electrostatic Discharge, Elektrostatische Entladung) oder weiteren Strompulsen, die etwa während der Herstellung der integrierten Schaltung oder während ihres Betriebs auftreten können. Beispiele derartiger Pulse sind HBM (HBM: Human Body Model) Pulse gemäß DIN IEC 60749-26 , MM (MM: Maschine Model) Pulse gemäß DIN IEC 60749-27 , CDM (CDM: Charged Device Model) Pulse gemäß DIN IEC 60749-28 . Ohne die ESD Schutzschaltungen droht die Zerstörung von Nutzbauelementen der Schaltungsblöcke, z. B. durch Strom- oder Spannungsüberlastung, was beispielsweise zu Kurzschlüssen, einem Anstieg von Leckströmen oder auch defekten Gateoxiden führen kann, so dass der Verlust der Funktionsfähigkeit der integrierten Schaltung droht.ESD protection circuits are used to protect electronic circuit blocks from electrostatic discharge (ESD) pulses or other current pulses that may occur during or during operation of the integrated circuit. Examples of such pulses are HBM (Human Body Model) pulses according to DIN IEC 60749-26 , MM (MM: Machine Model) Pulse according to DIN IEC 60749-27 , CDM (Charged Device Model) Pulse according to DIN IEC 60749-28 , Without the ESD protection circuits threatens the destruction of useful components of the circuit blocks, z. B. by current or voltage overload, which can lead to short circuits, for example, an increase of leakage currents or defective gate oxides, so that the loss of the operability of the integrated circuit threatens.

ESD Schutzschaltungen umfassen typischerweise ESD Schutzelemente wie z. B. hierfür ausgelegte NPN-, siehe z. B. 1A oder PNP-Bipolartransistoren, parasitäre NPN- oder PNP Bipolartransistoren, SCRs (SCR: Silicon Controlled Rectifier) bzw. Thyristoren, siehe 1C. Hierbei wird der Ausdruck parasitärer Bipolartransistor für eine Abfolge von NPN bzw. PNP Gebieten beliebiger Nutzbauelemente verwendet, deren NPN bzw. PNP Gebiete als Bipo lartransistor wirken können. Beispiele parasitärer Bipolartransistoren bilden der parasitäre NPN Transistor eines n-Kanal MOSFETs (MOSFET: Metal Oxide Semiconductor Field Effect Transistor, Metall-Oxid-Halbleiter Feldeffekttransistor), der in 1B dargestellt ist.ESD protection circuits typically include ESD protection elements such as. B. designed for this NPN, see, for. B. 1A or PNP bipolar transistors, parasitic NPN or PNP bipolar transistors, SCRs (SCRs) (SCRs), or thyristors, see 1C , In this case, the term parasitic bipolar transistor is used for a sequence of NPN or PNP regions of any desired components whose NPN or PNP regions can act as a bipolar transistor. Examples of parasitic bipolar transistors are the parasitic NPN transistor of an n-channel MOSFET (MOSFET: Metal Oxide Semiconductor Field Effect Transistor) 1B is shown.

Diese Bauelemente zeigen zum Beispiel unter Belastung mit ESD Entladungspulsen einer bestimmten Polarität qualitativ ähnliche Strom/Spannungskennlinien mit einem Spannungsrücksprung („Snapback”) wie in 1D schematisch dargestellt ist. Unter inversen Spannungspolarität wird im Allgemeinen eine parasitäre Diode (z. B. Kollektor-Basis Bipolar-Diode, Drain-Bulk MOS-Diode, N-Wanne/P-Wanne SCR-Diode) in Flussrichtung gepolt.For example, under load with ESD discharge pulses of a particular polarity, these devices exhibit qualitatively similar current / voltage characteristics with a snap-back as in 1D is shown schematically. Under inverse voltage polarity, a parasitic diode (eg, collector-base bipolar diode, drain-bulk MOS diode, N-well / P-well SCR diode) is generally poled in the flow direction.

Der sogenannte Snapback-Effekt entsteht im Allgemeinen beim Einschalten von Bipolartransistoren, parasitären Bipolartransistoren wie auch Thyristoren. Eine dynamische Strom/Spannungskennlinie wie in 1D und damit auch die oben erwähnten Charakteristika des ESD Schutzelements können beispielsweise mit TLP (TLP: Transmission Line Pulse) Messungen bestimmt werden.The so-called snapback effect generally arises when switching on bipolar transistors, parasitic bipolar transistors as well as thyristors. A dynamic current / voltage characteristic as in 1D and thus also the above-mentioned characteristics of the ESD protection element can be determined for example with TLP (TLP: Transmission Line Pulse) measurements.

Bei dem in 1A gezeigten ESD Schutzelement handelt es sich um einen NPN Bipolartransistor, dessen Emitter und Basis kurzgeschlossen sind. Der Widerstand R entspricht beispielsweise dem Widerstand der Basiszone, den ein am Basis-Kollektor Übergang erzeugter Avalanchestrom zum Basiskontakt hin durchfließt. Zudem kann auch extern ein Widerstand zur Basis zugeschaltet sein. Des Weiteren kann ein integriertes Triggerelement T zwischen Basis und Kollektor die Triggerspannung Vt1, auch Zündspannung genannt, des Snapbacks definieren.At the in 1A The ESD protection element shown is an NPN bipolar transistor whose emitter and base are short-circuited. The resistance R corresponds, for example, to the resistance of the base zone, which flows through an avalanche current generated at the base-collector junction to the base contact. In addition, a resistor can be externally connected to the base. Furthermore, an integrated trigger element T between base and collector can define the trigger voltage Vt1, also called ignition voltage, of the snapback.

Die Triggerspannung Vt1 des Schutzelements wird in geeigneter Weise so gewählt, z. B. durch Einstellen der Durchbruchspannung Vbr oder Wahl des entsprechenden Triggerelements T, dass sie oberhalb der Betriebsspannung des zu schützenden Pins, z. B. Vpin, liegt und das ESD Schutzelement während des Betriebs der am Pin angeschlossenen Schaltungsblöcke nicht einschaltet. In integrierten Schaltungen finden derartige ESD Schutzelemente mit Snapback-Modus häufig Verwendung für den On-Chip ESD Schutz. Hierbei ist zu berücksichtigen, dass selbst in so genannten aktiven Klemmschaltungen, bei denen z. B. MOS Transistoren zur Ableitung der Entladungspulse selektiv eingeschaltet werden, parasitäre Bipolartransistoren mit Snapback inhärent vorhanden sind. So liegt beispielsweise in einem n-Kanal MOSFET (NMOS) ein parasitärer NPN Bipolartransistor vor, bei dem Source und Drain den Kollektor und den Emitter bilden und Bulk, d. h. die Wannenzone vom p-Typ, in die Source und Drain eingebettet sind, die Basis bildet. Auch dieser parasitäre NPN Bipolartransistor kann unter bestimmten Betriebsbedingungen zünden und im Snapback-Modus den Normalbetrieb stören (z. B. M. D. Ker et al., Proceedings IRPS 2007, pp. 598 ). Vernachlässigt man den Einfluss des Gates auf das Verhalten des parasitären NPNs in n-Kanal MOSFETs z. B. durch Kurzschliessen des Gates mit der Source, so verhält sich der parasitäre NPN analog zum NPN Bipolartransistor.The trigger voltage Vt1 of the protection element is suitably selected to be, for. B. by adjusting the breakdown voltage Vbr or choice of the corresponding trigger element T that they are above the operating voltage of the protected pin, z. B. Vpin, and does not turn on the ESD protection element during operation of the circuit blocks connected to the pin. In integrated circuits, such snapback-mode ESD protection devices are often used for on-chip ESD protection. It should be noted that even in so-called active clamping circuits in which z. B. MOS transistors for deriving the discharge pulses are selectively turned on, parasitic bipolar transistors are inherently present with snapback. For example, in an n-channel MOSFET (NMOS), there is a parasitic NPN bipolar transistor in which the source and drain form the collector and emitter, and bulk, ie, the p-type well region in which the source and drain are embedded, forms the base forms. Also, this parasitic NPN bipolar transistor can ignite under certain operating conditions and interfere with normal operation in snapback mode (eg. Ker Ker et al., Proceedings IRPS 2007, pp. 598 ). Neglecting the influence of the gate on the behavior of the parasitic NPN in n-channel MOSFETs z. B. by shorting the gate to the source, the parasitic NPN behaves analogous to the NPN bipolar transistor.

Ohne Triggerelement in 1A kommt die Kennlinienform in 1D wie folgt zustande. Zunächst bricht der Basis-Kollektorübergang bei Erreichen der Durchbruchsspannung Vbr zwischen Kollektor C und Basis B, d. h. zwischen Kathode K und Anode A, elektrisch durch und Avalanchegeneration setzt ein. Der Löcheranteil des Avalanchestroms fließt zum Basiskontakt, d. h. zur Kathode K, und erzeugt dabei einen Spannungsabfall über dem Widerstand R. Bei Erreichen der Triggerspannung Vt1 ist der Emitter-Basis Übergang ausreichend vorgespannt, so dass der Bipolartransistor einschaltet, d. h. Elektronen vom Emitter in die Basis injiziert werden. Dieses Einschalten bzw. Zünden oder Triggern des Bauelements ist von einer Feldumverteilung im Bauelement begleitet, die typischerweise mit einem Spannungsrücksprung einhergeht. Dieser Spannungsrücksprung wird auch als Snapback bezeichnet und der Betriebsmodus des ESD Schutzelements nach diesem Snapback als Snapback-Betriebsmodus. Die Schnittlinie der Kennlinie in diesem Snapback-Modus mit der Spannungsachse V ergibt die so genannte Haltspannung Vhold, die zusammen mit Vt1 ein Maß für das Zurückschnappen des Bauelements, d. h. den Snapback, darstellt.Without trigger element in 1A the characteristic curve comes in 1D as follows. First, when the breakdown voltage Vbr between collector C and base B, ie between cathode K and anode A, is reached, the base-collector junction electrically breaks through and avalanche generation begins. The hole portion of the avalanche current flows to the base contact, ie to the cathode K, thereby generating a voltage drop across the resistor R. Upon reaching the trigger voltage Vt1, the emitter-base junction is sufficiently biased so that the bipolar transistor turns on, ie electrons from the emitter into the base be injected. This switching on or triggering or triggering of the component is accompanied by a field redistribution in the component, which is typically accompanied by a voltage recess. This chip Snapback is also referred to as snapback, and the operating mode of the ESD protection element after this snapback is a snapback mode of operation. The line of intersection of the characteristic curve in this snapback mode with the voltage axis V yields the so-called holding voltage Vhold, which together with Vt1 represents a measure for the snapping back of the component, ie the snapback.

Bei so genannten Hoch-Volt Technologien (z. B. Hoch-Volt CMOS oder Bipolar-CMOS-DMOS bzw. Smart-Power) mit Spannungsfestigkeiten der Hoch-Volt MOS Transistoren über 12 V, tritt aufgrund der spezifischen Bauelementarchitektur unter Hochstrominjektion und aufgrund des so genannten Base-Pushout-Effekts ein inhärent starker Spannungsrücksprung auf mit relativ geringer Haltespannung Vhold im Vergleich zur Triggerspannung Vt1 ( M. Mergens et al., IEEE Transactions on Electron Devices, Volume 47, Issue 11, Nov 2000, S. 2128 ). Spannungsdifferenzen Vt1-Vhold können je nach Spannungsklasse des Hoch-Volt Baulelements zwischen 5 V bis zu mehr als 50 V betragen.In so-called high-voltage technologies (eg high-voltage CMOS or bipolar CMOS DMOS or smart power) with voltage strengths of high-voltage MOS transistors above 12 V, occurs due to the specific device architecture under high current injection and due to the so-called base-pushout effect an inherently strong voltage return on with relatively low holding voltage Vhold in comparison to the trigger voltage Vt1 ( M. Mergens et al., IEEE Transactions on Electron Devices, Volume 47, Issue 11, Nov 2000, p. 2128 ). Voltage differences Vt1-Vhold can range from 5 V up to more than 50 V, depending on the voltage class of the high-voltage component.

Werden Thyristoren als ESD Schutzelemente eingesetzt, ist im Allgemeinen mit besonders starkem Snapback-Verhalten zu rechnen, d. h. großen Spannungsdifferenzen zwischen Vt1 und Vhold. Der Spannungsrücksprung kommt beim SCR Vierschichter (NPNP) durch das Einschalten von inhärent ver schalteten NPN und PNP Bipolartransistoren zustande, die sich wechselseitig in einem Rückkopplungsverfahren verstärken. Zum Zünden kann z. B. ein Triggerelement T an der Basis des NPN angebracht werden, wie in 1C dargestellt, um diesen NPN bei einer definierten Triggerspannung einzuschalten. Durch die Strominjektion des eingeschalteten NPN Kollektor in die PNP Basis (und umgekehrt) wird der Vierschichter in seinen niederohmigen Zustand geringer Haltespannung gebracht.If thyristors are used as ESD protection elements, generally strong snapback behavior is to be expected, ie large voltage differences between Vt1 and Vhold. Voltage recovery occurs with the SCR four-layer (NPNP) by switching on inherently connected NPN and PNP bipolar transistors, which mutually amplify in a feedback process. For igniting z. B. a trigger element T are attached to the base of the NPN, as in 1C to turn on this NPN at a defined trigger voltage. By the current injection of the switched-NPN collector into the PNP base (and vice versa), the four-layered layer is brought into its low-resistance state with a low holding voltage.

ESD Schutzelemente mit Snapback weisen besonders in Hochvolt-Technlogien häufig Haltespannungen Vhold auf, die unterhalb der Versorgungsspannung oder maximalen Betriebsspannung des zu schützenden Pins Vpin liegen. Beispiele für typische Haltespannungen von lateralen und vertikalen (parasitären) NPN Bipolartransistoren liegen im Bereich von 5 V bis 25 V (z. B. M. Mergens et al., IEEE Transactions on Electron Devices, Volume 47, Issue 11, Nov 2000, pp. 2128 ; M. Mergens et al., Proceedings of EOSESD Symposium, 2006, S. 54 ) und von lateralen und vertikalen (parasitären) SCRs im Bereich von 1.5 V bis 15 V ( M. Mergens et al., Microelectronics Reliability, Volume 43, Issue 7, July 2003, Pages 993–1000 ; M. D. Ker et al., Journal of Solid-State Circuits, Vol. 40, No. 8, pp. 1751, August 2005 ). Typische Betriebsspannungen und maximale Pinspannungen können, je nach Anwendung, im Bereich 12 V–100 V liegen oder auch im Bereich einiger 100 V für bestimmte Prozesse. Im Automobilelektronikbereich sind maximale Betriebsspannungen von Pins (Vpin) im Bereich 40–45 V gängig. Somit ist man häufig mit Fällen konfrontiert, bei denen Vhold < Vpin gilt.ESD protection elements with snapback frequently have holding voltages Vhold, especially in high-voltage technologies, which are below the supply voltage or maximum operating voltage of the pin Vpin to be protected. Examples of typical holding voltages of lateral and vertical (parasitic) NPN bipolar transistors are in the range of 5 V to 25 V (eg. M. Mergens et al., IEEE Transactions on Electron Devices, Volume 47, Issue 11, Nov 2000, pp. 2128 ; M. Mergens et al., Proceedings of EOSESD Symposium, 2006, p. 54 ) and lateral and vertical (parasitic) SCRs in the range of 1.5V to 15V ( M. Mergens et al., Microelectronics Reliability, Volume 43, Issue 7, July 2003, Pages 993-1000 ; Ker Ker et al., Journal of Solid State Circuits, Vol. 8, pp. 1751, August 2005 ). Depending on the application, typical operating voltages and maximum pin voltages can be in the range of 12 V-100 V or even in the range of a few 100 V for certain processes. In the automotive electronics sector maximum operating voltages of pins (Vpin) in the range 40-45 V are common. Thus one is often confronted with cases in which Vhold <Vpin applies.

Ein Schutzkonzept mit Vhold < Vpin kann jedoch zu kritischen Betriebszuständen führen, z. B. Latch-up. Ein Zünden des ESD Schutzelements in den Snapack während des Betriebs, z. B. hervorgerufen durch Strom-/Spannungsstörpulse, kann dazu führen, dass das ESD Schutzelement wegen Vhold < Vpin im eingeschalteten Zustand, d. h. Snapback-Modus, verbleibt und infolge des hohen Stromflusses in diesem Betriebsmodus durch Überlastung degradiert oder zerstört wird. Außerdem kann das ESD-Element durch den hochenergetischen Störpuls selbst zerstört werden. Insbesondere kritisch ist das unbeabsichtigte Zünden des Snapback-Betriebs im ESD-Schutzelement hervorgerufen durch bipolare Transienten. Diese können z. B. während des transienten Latch-up Tests auf Komponentenebene auftreten oder standardisierte Störpulse zum Test der Elektromagnetischen Verträglichkeit auf Systemebene darstellen (z. B. IEC61000-4-2 , ISO10605 , ISO7637-x ).A protection concept with Vhold <Vpin, however, can lead to critical operating conditions, eg. Eg latch-up. Igniting the ESD protection element into the Snapack during operation, eg. B. caused by current / voltage interference, can cause the ESD protection element due to Vhold <Vpin in the on state, ie snapback mode remains and degraded due to the high current flow in this mode of operation by overloading or destroyed. In addition, the ESD element itself can be destroyed by the high-energy interference pulse. Particularly critical is the unintentional ignition of the snapback operation in the ESD protection element caused by bipolar transients. These can be z. B. occur during the transient latch-up tests at the component level or represent standardized interference pulses for testing the electromagnetic compatibility at the system level (eg. IEC61000-4-2 . ISO10605 . ISO7637-x ).

Um Schutzkonzepte mit Vhold < Vpin zu vermeiden ist es bekannt, mehrere HV-NMOS Schutzelemente hintereinander zu schalten, um so durch Addition der Haltespannungen der einzelnen Schutzelemente eine resultierende Haltespannung zu erzielen, die oberhalb der Pinspannung liegt ( M. D. Ker et al., Journal of Solid-State Circuits, Vol. 40, No. 8, S. 1751, August 2005 ). Derartige Konzepte weisen jedoch Schranken hinsichtlich kompaktem Design, ESD Effektivität und Spannungsklassenflexibilität auf.In order to avoid protection concepts with Vhold <Vpin, it is known to connect a plurality of HV-NMOS protection elements in succession, so as to obtain a resulting holding voltage, which is above the pin voltage, by adding the holding voltages of the individual protection elements ( Ker Ker et al., Journal of Solid State Circuits, Vol. 8, p. 1751, August 2005 ). However, such concepts have limitations in terms of compact design, ESD efficiency and voltage class flexibility.

In Niedervolt CMOS Technologien mit maximalen Betriebspannungen bis 5 V wurde die Haltspannung von SCR-Schutzelementen durch Serienschaltung von Dioden-Ketten an die Anode des Thyristors so erhöht, dass die resultierende Haltespannung die Versorgungsspannung übersteigt ( US 6,791,122 B2 , L. Avery et al. 2A (A)). Dieses Verfahren ist in Hoch-Volt-Technologien allerdings unter Anderem aus Flächengründen nicht praktikabel, da eine Vielzahl an Serien-Dioden benötigt würde, um die Haltespannung mit etwa 1 V pro hinzugefügter Serien-Diode über die entsprechende Betriebsspannung zu heben. Außerdem hat eine Serien-Diode an der SCR Anode keinen positiven Einfluss darauf, die Spannungsfestigkeit des ESD-Elements unter bipolaren Störpulsen zu garantieren.In low-voltage CMOS technologies with maximum operating voltages up to 5 V, the holding voltage of SCR protective elements has been increased by series connection of diode chains to the anode of the thyristor in such a way that the resulting holding voltage exceeds the supply voltage ( US 6,791,122 B2 . L. Avery et al. 2A (A)). However, this method is impractical in high-voltage technologies, among other things, for area reasons, since a large number of series diodes would be required to raise the holding voltage above the corresponding operating voltage by about 1 V per added series diode. In addition, a series diode at the SCR anode has no positive influence on the dielectric strength of the ESD element under bipolar noise pulses.

Es ist eine Aufgabe der Erfindung, eine integrierte Schaltung mit ESD Schutzschaltung anzugeben, welche obige für ESD Schutzelemente bekannte Nachteile mindert oder beseitigt ohne die Haltespannung über die Betriebsspannung zu erhöhen.It is an object of the invention to provide an integrated circuit with ESD protection circuit which mitigates or eliminates the above disadvantages known for ESD protection elements without the stops increase voltage over the operating voltage.

Die Erfindung ist in den unabhängigen Ansprüchen 1, 4, 8 und 17 definiert. Vorteilhafte Ausführungsformen sind Gegenstand der abhängigen Ansprüche.The Invention is in independent claims 1, 4, 8 and 17 defined. Advantageous embodiments are Subject of the dependent claims.

Mit ESD Schutzelement wird hierin ein Halbleiterbauelement bezeichnet, das einen ESD Entladungspuls von wenigstens 1 kV nach HBM Modell abführen kann, ohne zerstört zu werden. Hierbei handelt es sich somit nicht um Nutzbauelemente einer integrierten Schaltung, die eben mittels des ESD Schutzbauelements vor einer Zerstörung durch einen ESD Entladungspuls geschützt werden sollen. Jedoch kann das ESD Schutzelement als Nutzbauelement ausgelegt sein, z. B. als HV-NMOS (High Voltage NMOS, Hochvolt NMOS) Transistor, als DMOS Transistor (Double diffused MOS) oder als SCR (Silicon Controlled Rectifier), sofern dieses Nutzbauelement derart groß dimensioniert ist, dass es selbst den ESD Entladungspuls abführen kann, ohne zerstört zu werden. Beispielsweise kann es sich hierbei um eine Transistorausgangsstufe geeigneter Größe handeln.With ESD protection element is referred to herein as a semiconductor device, which dissipate an ESD discharge pulse of at least 1 kV according to the HBM model can, without being destroyed. This is it thus not to utility components of an integrated circuit, the just by means of the ESD protection device from destruction to be protected by an ESD discharge pulse. However, the ESD protection element can be designed as a useful component, z. B. as HV NMOS (high voltage NMOS, high voltage NMOS) transistor, as a DMOS transistor (Double Diffused MOS) or as SCR (Silicon Controlled Rectifier), provided that useful component dimensioned so large is that it can discharge the ESD discharge pulse itself, without being destroyed. For example, it may be this around a transistor output stage of suitable size act.

Nachfolgend werden beispielhaft Ausführungsformen der Erfindung mit Bezug auf erläuternde Abbildungen beschrieben. Mit denselben Bezugskennzeichen werden in den verschiedenen Abbildungen dieselben oder ähnliche Elemente gekennzeichnet.following Exemplary embodiments of the invention with With reference to illustrative figures described. With the same Reference marks become the same in the various figures or similar elements.

1A bis 1D zeigen herkömmliche ESD Schutzelemente in Form von NPN Bipolartransistor, NMOS mit parasitärem NPN Bipolartransistor und SCR mit zugehöriger schematischer Snapback Strom/Spannungskennlinie während ESD Belastung; 1A to 1D show conventional ESD protection elements in the form of NPN bipolar transistor, NMOS with parasitic NPN bipolar transistor and SCR with associated schematic snapback current / voltage characteristic during ESD loading;

2A bis 2C zeigen schematisch dargestellte ESD Schutzschaltungen gemäß Ausführungsformen der Erfindung; 2A to 2C show schematically illustrated ESD protection circuits according to embodiments of the invention;

3A bis 3D zeigen schematisch dargestellte ESD Schutzschaltungen mit NMOS Schutzelement und nichtlinearen Halbleiterelementen gemäß weiteren Ausführungsformen der Erfindung; 3A to 3D show schematically illustrated ESD protection circuits with NMOS protection element and nonlinear semiconductor elements according to further embodiments of the invention;

4A bis 4D zeigen schematisch dargestellte ESD Schutzschaltungen mit NPN Schutzelement und nichtlinearen Halbleiterelementen gemäß weiteren Ausführungsformen der Erfindung; 4A to 4D show schematically illustrated ESD protection circuits with NPN protection element and nonlinear semiconductor elements according to further embodiments of the invention;

5A bis 5F zeigen schematisch dargestellte ESD Schutzschaltungen mit SCR Schutzelement und nichtlinearen Halbleiterelementen gemäß weiteren Ausführungsformen der Erfindung; 5A to 5F show schematically illustrated ESD protection circuits with SCR protection element and nonlinear semiconductor elements according to further embodiments of the invention;

6A bis 6F zeigen schematisch dargestellte ESD Schutzschaltungen mit verschiedenen ESD Schutzelementen und Dioden als nichtlinearen Halbleiterelementen gemäß weiteren Ausführungsformen der Erfindung; und 6A to 6F show schematically illustrated ESD protection circuits with various ESD protection elements and diodes as nonlinear semiconductor elements according to further embodiments of the invention; and

7 zeigt ein schematisches Blockdiagramm eines Verfahrens zum Ableiten von Entladungsstrompulsen gemäß einer Ausführungsform der Erfindung. 7 shows a schematic block diagram of a method for deriving discharge current pulses according to an embodiment of the invention.

2A zeigt eine integrierte Schaltung 100 mit ESD Schutzschaltung 101 gemäß einer Ausführungsform der Erfindung. Die ESD Schutzschaltung 101 ist zwischen Anschlüssen 102, 103, z. B. Anschlusspads der Pins, geschaltet und weist eine ESD Schutzschaltung 104 sowie nichtlineare Elemente 105, 106 auf. Selbstverständlich kann die integrierte Schaltung 100 neben der ESD Schutzschaltung 101 weitere Elemente umfassen. 2A shows an integrated circuit 100 with ESD protection circuit 101 according to an embodiment of the invention. The ESD protection circuit 101 is between connections 102 . 103 , z. B. terminal pads of the pins, connected and has an ESD protection circuit 104 as well as nonlinear elements 105 . 106 on. Of course, the integrated circuit 100 next to the ESD protection circuit 101 include further elements.

Die Elemente 104, 105, 106 der ESD Schutzschaltung 101 sind geeignet zwischen die Anschlüsse 102, 103 geschaltet, dass ein Entladungsstrompuls einer ersten Polarität 107 zwischen den beiden Anschlüssen 102, 103 zu einem größeren Teil über das ESD Schutzelement 104 und das erste nichtlineare Halbleiterelement 105 abfließt als über das zweite nichtlineare Halbleiterelement 106, und ein Entladungsstrompuls einer zur ersten Polarität entgegen gesetzten zweiten Polarität 108 zu einem kleineren Teil über das ESD Schutzelement 104 und das erste nichtlineare Halbleiterelement 105 abfließt als über das zweite nicht lineare Halbleiterelement 106. Hierzu ist das erste Halbleiterelement 105 in Serie zum ESD Schutzelement 104 geschaltet und das zweite nichtlineare Halbleiterelement 106 ist parallel zum ersten nichtlinearen Halbleiterelement 105 und dem ESD Schutzelement 104 geschaltet.The Elements 104 . 105 . 106 the ESD protection circuit 101 are suitable between the connections 102 . 103 switched that a discharge current pulse of a first polarity 107 between the two connections 102 . 103 to a greater extent via the ESD protective element 104 and the first non-linear semiconductor element 105 drains than via the second non-linear semiconductor element 106 , and a discharge current pulse of a second polarity opposite to the first polarity 108 to a lesser extent via the ESD protective element 104 and the first non-linear semiconductor element 105 drains than via the second non-linear semiconductor element 106 , For this purpose, the first semiconductor element 105 in series with the ESD protection element 104 switched and the second non-linear semiconductor element 106 is parallel to the first non-linear semiconductor element 105 and the ESD protection element 104 connected.

Das ESD Schutzelement 104 einen weist einen Snapback Modus durch Triggern eines Bipolar-, eines parasitären Bipolartransistors oder SCRs auf. Die ESD Schutzschaltung 101 wirkt in geeigneter Weise einem unerwünschten Zünden des ESD Schutzelements 104 während bipolarer Spannungspulse auf einem der Anschlüsse 102, 103, z. B. Transient Latchup, entgegen. Selbst falls die Spannungsamplituden Vmax derartiger bipolarer Spannungspulse nicht ausreichend groß sind, um ein Triggern des ESD Schutzelements 104 zu verursachen (Vmax < Vt1), bringt jedoch die Ladungsansammlung innerhalb der Basis während des Spannungspulsanteils mit einer ersten Polarität einen Strompuls beim Absaugen der angesammelten Ladung während des Spannungspulsanteils mit einer zweiten Polarität mit sich, der ausreichend groß sein kann, dass das ESD Schutzelement auf unerwünschte Weise unterhalb der Triggerspannung Vt1 triggert. Eine derartige Ladungsansammlung in der Basis des ESD Schutzelements 104 während Pulsanteilen mit der ersten Polarität wird jedoch in der ESD Schutzschaltung 101 durch Zuschaltung der nichtlinearen Halbleiterelemente 105, 106 reduziert oder unterdrückt, so dass der Gefahr eines unerwünschten Zündens der Struktur entgegen gewirkt wird.The ESD protection element 104 one has a snapback mode by triggering a bipolar, a parasitic bipolar transistor or SCR. The ESD protection circuit 101 acts suitably an unwanted ignition of the ESD protection element 104 during bipolar voltage pulses on one of the connections 102 . 103 , z. B. Transient latchup, contrary. Even if the voltage amplitudes Vmax of such bipolar voltage pulses are not sufficiently large to trigger the ESD protection element 104 (Vmax <Vt1), however, charge accumulation within the base during the voltage pulse portion of a first polarity entails a current pulse during suction of the accumulated charge during the voltage pulse portion of a second polarity, which may be sufficiently large that the ESD protection element is on undesirably triggers below the trigger voltage Vt1. Such charge accumulation in the base of the ESD protection element 104 however, pulses of the first polarity will be in the ESD protection circuit 101 by connecting the nonlinear semiconductor elements mente 105 . 106 reduced or suppressed, so that the risk of undesirable ignition of the structure is counteracted.

Beispielsweise können die ersten und zweiten nichtlinearen Halbleiterelemente 105, 106 jeweils einen niederohmigen und einen hochohmigen Betriebszustand aufweisen, wobei das erste nichtlineare Halbleiterelement 105 während des Entladungsstrompulses mit der ersten Polarität den niederohmigen Betriebszustand und während des Entladungsstrompulses mit der zweiten Polarität den hochohmigen Betriebszustand einnimmt, und das zweite nichtlineare Halbleiterelement 106 während des Entladungsstrompulses mit der ersten Polarität den hochohmigen Betriebszustand und während des Entladungsstrompulses mit der zweiten Polarität den niederohmigen Betriebszustand einnimmt. Die Halbleiterelemente 105, 106 können übereinstimmen oder auch voneinander verschieden sein. Somit können die hochohmigen und niederohmigen Betriebszustände in den Halbleiterelementen 105, 106 unterschiedlich ausgeprägt sein. Ein niederohmiger Betriebszustand weist etwa einen Widerstand kleiner als 50 Ohm auf, während ein hochohmiger Betriebszustand einen Widerstand größer als 50 Ohm aufweist.For example, the first and second non-linear semiconductor elements 105 . 106 each have a low-resistance and a high-resistance operating state, wherein the first non-linear semiconductor element 105 during the discharge current pulse having the first polarity, the low-resistance operating state and the high-resistance operating state during the discharge current pulse having the second polarity, and the second non-linear semiconductor element 106 during the discharge current pulse having the first polarity, the high-resistance operating state and the low-resistance operating state during the discharge current pulse having the second polarity. The semiconductor elements 105 . 106 may be the same or different Thus, the high-impedance and low-resistance operating states in the semiconductor elements 105 . 106 be different. A low-impedance operating state has approximately a resistance of less than 50 ohms, while a high-impedance operating state has a resistance greater than 50 ohms.

Beispielsweise ist der niederohmige Zustand wenigstens eines der beiden nichtlinearen Halbleiterelemente durch einen in Flussrichtung gepolten pn Übergang bestimmt und der hochohmige Zustand wenigstens eines der beiden nichtlinearen Elemente ist durch einen in Sperrrichtung gepolten pn Übergang bestimmt.For example is the low-resistance state of at least one of the two non-linear Semiconductor elements by a poled in the flow direction pn junction determined and the high-impedance state of at least one of the two non-linear elements is poled by a reverse-biased pn transition determined.

Die ersten und zweiten nichtlinearen Halbleiterelemente 105, 106 sind beispielsweise aus der Gruppe bestehend aus Diode, als Diode verschalteter Bipolartransistor, als Diode verschalteter MOS Transistor und als Diode verschalteter SCR ausgewählt.The first and second nonlinear semiconductor elements 105 . 106 are selected, for example, from the group consisting of diode, diode-connected bipolar transistor, diode-connected MOS transistor and diode-connected SCR.

Beispielweise kann ein als Diode verschalteter Bipolartransistor ein NPN Transistor sein, dessen Emitter und Basis kurzgeschlossen sind, so dass die Basis als Anode wirkt und der Kollektor als Kathode wirkt. Ebenso kann die Diode als NPN Transistor ausgeführt sein, bei dem Ba sis und Kollektor kurzgeschlossen sind, so dass die Basis als Anode wirkt und der Emitter als Kathode wirkt. Des Weiteren können Kollektor und Emitter kurzgeschlossen sein, do dass die Basis als Anode wirkt und Emitter und Kollektor gemeinsam als Kathode wirken.for example For example, a diode-connected bipolar transistor may be an NPN transistor be whose emitter and base are shorted, leaving the base acts as an anode and the collector acts as a cathode. Likewise the diode may be implemented as an NPN transistor, in which Ba sis and collector are shorted, leaving the base as an anode acts and the emitter acts as a cathode. Furthermore you can Be shorted to the collector and emitter, do that as the base Anode acts and emitter and collector act together as a cathode.

Auch kann der als Diode verschaltete Bipolartransistor ein PNP Transistor sein, dessen Emitter und Basis kurzgeschlossen sind, so dass die Basis als Kathode wirkt und der Kollektor als Anode wirkt. Ebenso kann die Diode als PNP Transistor ausgeführt sein, bei dem Basis und Kollektor kurzgeschlossen sind, so dass die Basis als Kathode wirkt und der Emitter als Anode wirkt. Des Weiteren können Kollektor und Emitter kurzgeschlossen sein, so dass die Basis als Kathode wirkt und Emitter und Kollektor gemeinsam als Anode wirken.Also For example, the diode-connected bipolar transistor may be a PNP transistor be whose emitter and base are shorted, so that the Base acts as a cathode and the collector acts as an anode. As well For example, the diode may be implemented as a PNP transistor the base and collector are shorted, leaving the base acts as a cathode and the emitter acts as an anode. Furthermore can be shorted to collector and emitter, so that the base acts as a cathode and emitter and collector together act as an anode.

Beispielsweise kann die als MOS Transistor verschaltete Diode ein n-Kanal MOS (NMOS) Transistor sein, bei dem Source und Drain als Halbleiterzonen vom n-Typ in eine Halbleiterzone vom p-Typ, auch Bulk genannt, eingebettet sein und Bulk und Source kurzgeschlossen sind, so dass Bulk als Anode der Diode und Drain als Kathode der Diode wirkt. Ebenso können Drain und Bulk kurzgeschlossen sein, so dass Bulk als Anode der Diode und Source als Kathode der Diode wirkt. Auch können Source und Drain kurzgeschlossen sein, so dass Source und Drain gemeinsam als Kathode wirken und Bulk die Anode der Diode bildet.For example the diode connected as MOS transistor can be an n-channel MOS (NMOS) Transistor be in the source and drain as semiconductor zones of n-type embedded in a p-type semiconductor region, also called bulk and bulk and source are shorted, so bulk as Anode of the diode and drain acts as the cathode of the diode. Likewise Drain and bulk be shorted, making bulk as the anode of the Diode and source acts as the cathode of the diode. Also can Source and drain must be shorted so that source and drain together act as a cathode and bulk forms the anode of the diode.

Auch kann die als MOS Transistor verschaltete Diode ein p-Kanal MOS Transistor sein, bei dem Source und Drain als Halbleiterzonen vom p-Typ in eine Halbleiterzone vom n-Typ, auch Bulk genannt, eingebettet sein und Bulk und Source kurzgeschlossen sind, so dass Bulk als Kathode der Diode und Drain als Anode der Diode wirkt. Ebenso können Drain und Bulk kurzgeschlossen sein, so dass Bulk als Kathode der Diode und Source als Anode der Diode wirkt. Auch können Source und Drain kurzgeschlossen sein, so dass Source und Drain gemeinsam als Anode wirken und Bulk die Kathode der Diode bildet.Also For example, the diode connected as a MOS transistor can be a p-channel MOS transistor be in the source and drain as p-type semiconductor regions in one N-type semiconductor region, also called bulk, be embedded and Bulk and source are shorted, leaving bulk as the cathode of the diode and drain acts as the anode of the diode. Likewise, drain can and bulk be shorted, making bulk as the cathode of the diode and source acts as the anode of the diode. Also, Source and drain be shorted so that source and drain are common act as an anode and bulk forms the cathode of the diode.

Zu wenigstens einem der nichtlinearen Halbleiterelemente 105, 106 können ein oder mehrere weitere nichtlineare Halbleiterelemente in Serie geschaltet sind.To at least one of the nonlinear semiconductor elements 105 . 106 For example, one or more other non-linear semiconductor elements may be connected in series.

In der Schutzschaltung 101 der in 2A gezeigten Ausführungsform sind die Elemente 104, 105, 106 erfindungsgemäß derart verschaltet, dass ein erster Strompfad durch zwei Anschlüsse des ESD Schutzelements 104, z. B. Kathode und Anode bei kurzgeschlossenem Emitter und Basis eines NPN Transistors, und durch das erste nichtlineare Halbleiterelement 105 verläuft und ein zum ersten Strompfad paralleler zweiter Strompfad durch das zweite nichtlineare Element 106 verläuft.In the protection circuit 101 the in 2A embodiment shown are the elements 104 . 105 . 106 According to the invention interconnected such that a first current path through two terminals of the ESD protection element 104 , z. B. cathode and anode with shorted emitter and base of an NPN transistor, and by the first non-linear semiconductor element 105 and a first current path parallel to the second current path through the second non-linear element 106 runs.

Die beiden Knotenpunkte 109, 110 der parallel verlaufenden ersten und zweiten Strompfade können jeweils ohne zwischengeschaltete weitere Elemente mit einem der beiden zu schützenden Anschlüsse 102, 103 der integrierten Schaltung 100 elektrisch verbunden sein.The two nodes 109 . 110 the parallel first and second current paths can each without intermediate further elements with one of the two to be protected connections 102 . 103 the integrated circuit 100 be electrically connected.

Beispielsweise weist der zweite Strompfad keine Stromverzweigung auf. Ebenso kann der erste Strompfad keine Stromverzweigung aufweisen.For example, the second current path has no current branching. Likewise, the first Current path have no current branching.

In wenigstens einem aus erstem und zweitem Strompfad können weitere Elemente geschaltet sein, z. B. können in Se rie geschaltete Dioden oder parasitäre Dioden vorgesehen sein.In at least one of first and second current path can be connected more elements, for. B. can in Se rie switched diodes or parasitic diodes may be provided.

In der Schutzschaltung 101 der in 2A gezeigten Ausführungsform sind die Elemente 104, 105, 106 erfindungsgemäß derart verschalten, dass das erste nichtlineare Halbleiterelement 105 in Serie zum ESD Schutzelement 104 oder zwischen zwei Anschlüssen, z. B. Kathode und Anode, des ESD Schutzelements 104 geschaltet ist, und das zweite nichtlineare Halbleiterelement 106 parallel zur Verschaltung aus ESD Schutzelement 104 und erstem nichtlinearen Halbleiterelement 105 geschaltet ist.In the protection circuit 101 the in 2A embodiment shown are the elements 104 . 105 . 106 According to the invention interconnect such that the first non-linear semiconductor element 105 in series with the ESD protection element 104 or between two terminals, e.g. B. cathode and anode, the ESD protection element 104 is switched, and the second non-linear semiconductor element 106 parallel to the interconnection of ESD protective element 104 and first non-linear semiconductor element 105 is switched.

In einer Ausführungsform weisen das ESD Schutzelement 104 und die beiden nichtlinearen Elemente 105, 106 neben ihrer Schutzfunktion keine weitere Schaltungsfunktion für den Betrieb der integrierten Schaltung 100 auf. Somit werden die Elemente 104, 105, 106 nicht für Schaltungsblöcke der integrierten Schaltung 101 benötigt. Die integrierte Schaltung 101 verliert keine Schaltungsfunktionalität, falls die Elemente 104, 105, 106 weggelassen werden.In one embodiment, the ESD protective element 104 and the two nonlinear elements 105 . 106 In addition to its protective function no further circuit function for the operation of the integrated circuit 100 on. Thus, the elements become 104 . 105 . 106 not for circuit blocks of the integrated circuit 101 needed. The integrated circuit 101 does not lose circuit functionality if the elements 104 . 105 . 106 be omitted.

Das ESD Schutzelement einer Hoch-Volt Technologie weist beispielsweise eine Triggerspannung oberhalb von 12 V auf, z. B. im Bereich von 12 V–100 V oder auch im Bereich von 40 V–100 V. Für spezielle Technologien kann die Triggerspannung Vt1 auch einige 100 V betragen.The ESD protection element of a high-voltage technology points, for example a trigger voltage above 12V, e.g. In the range of 12 V-100 V or even in the range of 40 V-100 V. For special technologies the trigger voltage Vt1 also some 100 V amount.

Neben der in 2A gezeigten Anordnung der Elemente 104, 105 und 106 gibt es weitere Möglichkeiten der erfindungsgemäßen Anordnung, worauf nachfolgend beispielhaft eingegangen wird.In addition to the in 2A shown arrangement of the elements 104 . 105 and 106 There are further possibilities of the arrangement according to the invention, which will be discussed below by way of example.

Die in 2B gezeigte Verschaltung der Elemente 104, 105 und 106 unterscheidet sich von der Verschaltung gemäß 2A dadurch, dass das nichtlineare Halbleiterelement 105 mit dem Anschluss 103 elektrisch verbunden ist und nicht, wie in 2A, mit dem Anschluss 102. Das nichtlineare Element 105 der Schutzschaltung 101 in 2B sorgt dafür, dass Entladungsstrompulse einer ersten Polarität, z. B. negative Strompulse vom Anschluss 102 zum Anschluss 103, durch das ESD Schutzelement 104 abgeschwächt oder blockiert werden und hauptsächlich über das zweite nichtlineare Element 106 abgeleitet werden.In the 2 B shown interconnection of the elements 104 . 105 and 106 differs from the interconnection according to 2A in that the non-linear semiconductor element 105 with the connection 103 is electrically connected and not, as in 2A , with the connection 102 , The nonlinear element 105 the protection circuit 101 in 2 B ensures that discharge current pulses of a first polarity, z. B. negative current pulses from the terminal 102 to the connection 103 , by the ESD protection element 104 attenuated or blocked and mainly via the second nonlinear element 106 be derived.

Somit wirkt auch diese ESD Schutzschaltung 101 einem unerwünschten Triggern des ESD Schutzelements 104 durch bipolare Spannungspulse während des Betriebs entgegen, die etwa zwischen einem Versorgungspin und Masse auftreten können, indem die Ladungsansammlung innerhalb der Basis des ESD Schutzelements 104 während des Spannungspulsanteils mit der ersten Polarität, z. B. negativer Polarität, reduziert oder unterdrückt wird, weshalb das Absaugen dieser Ladungen während des Spannungspulsanteils mit der zweiten Polarität, z. B. positiver Polarität, einen Stromfluss mit sich bringt, der bei geeigneter Dimensionierung unzureichend ist, um die ESD Schutzschaltung 104 auf unerwünschte Weise unterhalb der regulären Triggerspannung Vt1 einzuschalten.Thus also this ESD protection circuit works 101 an unwanted triggering of the ESD protection element 104 by bipolar voltage pulses during operation, which may occur between a supply pin and ground, by the charge accumulation within the base of the ESD protection element 104 during the voltage pulse component with the first polarity, z. B. negative polarity, is reduced or suppressed, which is why the suction of these charges during the voltage pulse component with the second polarity, z. B. positive polarity, a current flow that is insufficient with suitable dimensioning to the ESD protection circuit 104 undesirably turn below the regular trigger voltage Vt1.

Auch die in 2C gezeigte ESD Schutzschaltung 101 bringt die in Zusammenhang mit den 2A und 2B beschriebenen Vorteile mit sich. Die Schutzschaltung 101 in 2C weist neben den wie in 2A angeordneten Elementen 104, 105 und 106 ein weiteres nichtlineares Halbleiterelement 111 auf, das in Serie zu dem ersten nicht linearen Halbleiterelement 105 und dem ESD Schutzelement 104 geschaltet ist.Also in 2C shown ESD protection circuit 101 brings in the context of the 2A and 2 B described advantages with it. The protection circuit 101 in 2C points beside the like in 2A arranged elements 104 . 105 and 106 another non-linear semiconductor element 111 in series with the first non-linear semiconductor element 105 and the ESD protection element 104 is switched.

Weitere Ausführungsformen von ESD Schutzschaltungen 101 mit einem NMOS Transistor als ESD Schutzelement 104 sind in den 3A bis 3D schematisch dargestellt.Further embodiments of ESD protection circuits 101 with an NMOS transistor as ESD protection element 104 are in the 3A to 3D shown schematically.

Die in 3A gezeigte Verschaltung von ESD Schutzelement 104, erstem nichtlinearen Halbleiterelement 105 und zweitem nichtlinearen Halbleiterelement 106 entspricht derjenigen von 2A, wobei das ESD Schutzelement 104 als NMOS Transistor ausgeführt ist. Hierbei sind Source S vom n-Typ und Drain D vom n-Typ in das die Bulkzone B ausbildende Gebiet vom p-Typ eingebettet. Source S, Bulk B und Drain D bilden hierbei Emitter, Basis und Kollektor einen parasitären NPN Bipolartransistors, der einen Snapback aufweist. Ein Gate G des ESD Schutzelements 104 kann hierbei beispielsweise mit Source kurzgeschlossen sein (nicht dargestellt) oder auch in eine aktive Klemmschaltung eingebunden sein (nicht dargestellt). Die nichtlinearen Halbleiterelemente 105, 106 sind in dieser wie auch den weiteren in 3B bis 3D gezeigten Ausführungsformen derart verschaltet, dass sich die in Zusammenhang mit obigen Ausführungsformen beschriebenen Wirkungen erzielen lassen. Die in 3C gezeigte Ausführungsform weist wie die in 2C gezeigte Ausführungsform ein weiteres nichtlineares Halbeiterelement 111 auf. Auch können die in den Figuren gezeigten Schaltungsanordnungen weitere nichtlineare Halbleiterelemente aufweisen, z. B. können in Serie zum zweiten nichtlinearen Halbleiterelement 106 weitere nichtlineare Halbleiterelemente mit derselben Polarität geschaltet werden.In the 3A shown interconnection of ESD protection element 104 first non-linear semiconductor element 105 and second non-linear semiconductor element 106 corresponds to that of 2A , where the ESD protection element 104 is designed as an NMOS transistor. Here, n-type sources S and n-type drain D are embedded in the p-type region forming the bulk zone B. Source S, bulk B and drain D form emitter, base and collector a parasitic NPN bipolar transistor, which has a snapback. A gate G of the ESD protection element 104 In this case, for example, it may be short-circuited to source (not shown) or else integrated in an active clamping circuit (not shown). The nonlinear semiconductor elements 105 . 106 are in this as well as the other in 3B to 3D connected embodiments such that the effects described in connection with the above embodiments can be achieved. In the 3C As shown in FIG 2C embodiment shown another nonlinear Halbeiterelement 111 on. Also, the circuit arrangements shown in the figures may comprise further non-linear semiconductor elements, for. B. can in series with the second nonlinear semiconductor element 106 further non-linear semiconductor elements are switched with the same polarity.

Die in den 4A bis 4D gezeigten ESD Schutzschaltungen 101 unterscheiden sich von denjenigen der 3A bis 3D dadurch, dass die ESD Schutzelemente 104 als NPN Bipolartransistoren ausgebildet sind. Bei dem Widerstand R zwischen Emitter und Basis kann es sich sowohl um den Widerstand der Basiszone handeln als auch um die Summe aus Basiszonenwiderstand und einem extern zugeschalteten Widerstand.The in the 4A to 4D shown ESD protection circuits 101 differ from those of 3A to 3D in that the ESD protection elements 104 as NPN bipolar transisto are formed. The resistance R between emitter and base can be both the resistance of the base zone and the sum of base zone resistance and an externally connected resistor.

Weitere Ausführungsformen von ESD Schutzschaltungen 101 mit einem SCR als ESD Schutzelement 104 sind in den 5A bis 5F schematisch dargestellt. Der in 5A–5F gezeigte SCR 104 umfasst einen PNP Bipolartransistor 112 mit Emitter E1, Basis B1 und Kollektor C1 als auch einen NPN Bipolartransistor 113 mit Emitter E2, Basis B2 und Kollektor C2. Die Basis B1 des PNP Transistors 112 ist mit dem Kollektor C2 des NPN Transistors 113 elektrisch verbunden und die Basis B2 des NPN Transistors 113 ist mit dem Kollektor C1 des PNP Transistors 112 elektrisch verbunden. Bei dem Widerstand R1 zwischen Emitter E1 und Basis B1 kann es sich sowohl um den Widerstand der PNP Basiszone (inklusive Substrateinfluss) handeln als auch um die Summe aus Basiszonenwiderstand und einem extern zugeschalteten Widerstand. Bei dem Widerstand R2 zwischen Emitter E2 und Basis B2 kann es sich sowohl um den Widerstand der NPN Basiszone (inklusive Substrateinfluss) handeln als auch um die Summe aus Basiszonenwiderstand und einem extern zugeschalteten Widerstand. Die Basis B1 des PNP Transistors 112 ist über den Widerstand R2 der Basis B2 des NPN Transistors 113 über den Widerstand R2 getrennt ansteuerbar, so dass der SCR 104 vier Anschlüsse aufweist.Further embodiments of ESD protection circuits 101 with an SCR as ESD protection element 104 are in the 5A to 5F shown schematically. The in 5A - 5F shown SCR 104 includes a PNP bipolar transistor 112 with emitter E1, base B1 and collector C1 as well as an NPN bipolar transistor 113 with emitter E2, base B2 and collector C2. The base B1 of the PNP transistor 112 is connected to the collector C2 of the NPN transistor 113 electrically connected and the base B2 of the NPN transistor 113 is connected to the collector C1 of the PNP transistor 112 electrically connected. The resistance R1 between emitter E1 and base B1 can be both the resistance of the PNP base zone (including substrate influence) and the sum of base zone resistance and an externally connected resistor. The resistance R2 between emitter E2 and base B2 can be both the resistance of the NPN base zone (including substrate influence) and the sum of base zone resistance and an externally connected resistor. The base B1 of the PNP transistor 112 is across the resistor R2 of the base B2 of the NPN transistor 113 separately controllable via the resistor R2, so that the SCR 104 has four ports.

Die nichtlinearen Halbleiterelemente 105, 106 sind in dieser wie auch den weiteren in 5B bis 5F gezeigten Ausführungsformen erneut so verschalten, dass sich die im Zusammenhang mit obigen Ausführungsformen beschriebenen Wirkungen erzielen lassen. Die in 5B und 5E gezeigten Ausführungsformen weisen zudem ein weiteres nichtlineares Halbeiterelement 111 auf. Auch können die in den Figuren gezeigten Schaltungsanordnungen weitere derartige nichtlineare Halbleiterelemente aufweisen. Verschiedene Serienschaltungen dieser nichtlinearen Halbleiterelemente (z. B. Diodenkette) können ebenfalls eingesetzt werden.The nonlinear semiconductor elements 105 . 106 are in this as well as the other in 5B to 5F again shown interconnected embodiments that can achieve the effects described in connection with the above embodiments. In the 5B and 5E embodiments shown also have another non-linear semiconductor element 111 on. The circuit arrangements shown in the figures can also have further such nonlinear semiconductor elements. Various series circuits of these nonlinear semiconductor elements (eg diode chain) can also be used.

Somit wirken auch diese ESD Schutzschaltungen 101 einem unerwünschten Triggern des ESD Schutzelements 104 durch bipolare Spannungspulse während des Betriebs entgegen, die etwa zwischen einem Versorgungspin und Masse auftreten können, indem die Ladungsansammlung innerhalb der Basen B1 und B2 des ESD Schutzelements 104 während eines Spannungspulsanteils mit einer ersten Polarität, z. B. negativer Polarität, reduziert oder unterdrückt wird, weshalb das Absaugen dieser Ladungen während des Spannungspulsanteils mit der zweiten Polarität, z. B. positiver Polarität, bei geeigneter Dimensionierung einen Stromfluss mit sich bringt, der unzureichend ist, um das ESD Schutzelement 104 auf unerwünschte Weise zu triggern.Thus, these ESD protection circuits also work 101 an unwanted triggering of the ESD protection element 104 by bipolar voltage pulses during operation, which may occur between a supply pin and ground, for example, by the charge accumulation within the bases B1 and B2 of the ESD protection element 104 during a voltage pulse portion having a first polarity, e.g. B. negative polarity, is reduced or suppressed, which is why the suction of these charges during the voltage pulse component with the second polarity, z. B. positive polarity, with appropriate sizing brings about a flow of current that is insufficient to the ESD protection element 104 to trigger in an undesired manner.

Bei den in den 6A bis 6F gezeigten Ausführungsformen von ESD Schutzschaltungen 101 sind die nichtlinearen Halbleiterelemente 105, 106 als Dioden ausgeführt. Die gezeigten ESD Schutzschaltungen 101 eignen sich beispielsweise für den Einsatz in Hochvolttechnologien mit 5 V übersteigenden Pinspannungen und können etwa zwischen Versorgungspins, Eingangs-/Ausgangspins und Masse angeordnet sein.In the in the 6A to 6F shown embodiments of ESD protection circuits 101 are the nonlinear semiconductor elements 105 . 106 designed as diodes. The shown ESD protection circuits 101 For example, they are suitable for use in high-voltage technologies with pin voltages in excess of 5V, and may be located between supply pins, input / output pins, and ground.

Die ESD Schutzschaltungen 101 der 6A und 6B weisen einen NMOS als ESD Schutzelement auf und sind wie die Ausführungsformen der 3A und 3D aufgebaut.The ESD protection circuits 101 of the 6A and 6B have an NMOS as ESD protection element and are like the embodiments of 3A and 3D built up.

Die ESD Schutzschaltungen 101 der 6C und 6D weisen einen NPN Bipolartransistor als ESD Schutzelement auf und sind wie die Ausführungsformen der 4A und 4D aufgebaut.The ESD protection circuits 101 of the 6C and 6D have an NPN bipolar transistor as ESD protection element and are like the embodiments of 4A and 4D built up.

Die ESD Schutzschaltungen 101 der 6E und 6F weisen einen SCR als ESD Schutzelement auf und sind wie die Ausführungsformen der 5C und 5F aufgebaut.The ESD protection circuits 101 of the 6E and 6F have an SCR as ESD protection element and are like the embodiments of 5C and 5F built up.

In 7 ist ein schematisches Blockdiagramm eines Verfahrens zum Ableiten von Entladungsstrompulsen gemäß einer Ausführungsform der Erfindung dargestellt.In 7 Fig. 12 is a schematic block diagram of a method for deriving discharge current pulses according to an embodiment of the invention.

Hierbei erfolgt in S100 ein Ableiten eines Entladungsstrompulses mit einer ersten Polarität über ein ESD Schutzelement und ein erstes nichtlineares Halbleiterelement und in S110 erfolgt ein Blockieren eines Entladungsstrompulses durch das ESD Schutzelement mittels des ersten nichtlinearen Halbleiterelements, wobei der Entladungsstrompuls eine zur ersten Polarität entgegen gesetzte zweite Polarität aufweist, und Abführen des Entladungsstrompulses mit der zweiten Polarität über ein zweites nichtlineares Halbleiterelement. Das Ableiten des Entladungsstrompulses erfolgt zum größten Teil über die oben genannten Pfade, wobei jedoch ein kleinerer Teil auch über weitere Pfade abfließen kann, z. B. durch Aufladen parasitärer Kapazitäten.in this connection in S100, a discharge current pulse is derived with a first polarity via an ESD protection element and a first nonlinear semiconductor element and in S110 a Blocking a discharge current pulse through the ESD protection element by means of the first nonlinear semiconductor element, wherein the discharge current pulse a second polarity opposite to the first polarity and discharging the discharge current pulse with the second polarity over a second non-linear Semiconductor element. The discharge of the discharge current pulse takes place for the most part about the above Paths, but a smaller part also has more Paths can flow, z. B. by charging parasitic Capacities.

ZITATE ENTHALTEN IN DER BESCHREIBUNGQUOTES INCLUDE IN THE DESCRIPTION

Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.This list The documents listed by the applicant have been automated generated and is solely for better information recorded by the reader. The list is not part of the German Patent or utility model application. The DPMA takes over no liability for any errors or omissions.

Zitierte PatentliteraturCited patent literature

  • - US 6791122 B2 [0014] - US 6791122 B2 [0014]

Zitierte Nicht-PatentliteraturCited non-patent literature

  • - DIN IEC 60749-26 [0002] - DIN IEC 60749-26 [0002]
  • - DIN IEC 60749-27 [0002] - DIN IEC 60749-27 [0002]
  • - DIN IEC 60749-28 [0002] - DIN IEC 60749-28 [0002]
  • - M. D. Ker et al., Proceedings IRPS 2007, pp. 598 [0007] - MD Ker et al., Proceedings IRPS 2007, pp. 598 [0007]
  • - M. Mergens et al., IEEE Transactions on Electron Devices, Volume 47, Issue 11, Nov 2000, S. 2128 [0009] - M. Mergens et al., IEEE Transactions on Electron Devices, Volume 47, Issue 11, Nov 2000, p. 2128 [0009]
  • - M. Mergens et al., IEEE Transactions on Electron Devices, Volume 47, Issue 11, Nov 2000, pp. 2128 [0011] - M. Mergens et al., IEEE Transactions on Electron Devices, Volume 47, Issue 11, Nov 2000, pp. 2128 [0011]
  • - M. Mergens et al., Proceedings of EOSESD Symposium, 2006, S. 54 [0011] - M. Mergens et al., Proceedings of EOSESD Symposium, 2006, p. 54 [0011]
  • - M. Mergens et al., Microelectronics Reliability, Volume 43, Issue 7, July 2003, Pages 993–1000 [0011] - M. Mergens et al., Microelectronics Reliability, Volume 43, Issue 7, July 2003, Pages 993-1000 [0011]
  • - M. D. Ker et al., Journal of Solid-State Circuits, Vol. 40, No. 8, pp. 1751, August 2005 [0011] MD Ker et al., Journal of Solid State Circuits, Vol. 8, pp. 1751, August 2005 [0011]
  • - IEC61000-4-2 [0012] - IEC61000-4-2 [0012]
  • - ISO10605 [0012] - ISO10605 [0012]
  • - ISO7637-x [0012] - ISO7637-x [0012]
  • - M. D. Ker et al., Journal of Solid-State Circuits, Vol. 40, No. 8, S. 1751, August 2005 [0013] MD Ker et al., Journal of Solid State Circuits, Vol. 8, p. 1751, August 2005 [0013]
  • - L. Avery et al. [0014] - L. Avery et al. [0014]

Claims (20)

Integrierte Schaltung (100), umfassend: ein erstes und ein zweites nichtlineares Halbleiterelement (105, 106) sowie ein ESD Schutzelement (104), wobei die Elemente (104, 105, 106) geeignet zwischen zwei Anschlüssen (102, 103) verschaltet sind, dass ein Entladungsstrompuls einer ersten Polarität (107) zwischen den beiden Anschlüssen (102, 103) zu einem größeren Teil über das ESD Schutzelement (104) und das erste nichtlineare Halbleiterelement (105) abfließt als über das zweite nichtlineare Halbleiterelement (106), und ein Entladungsstrompuls einer zur ersten Polarität entgegen gesetzten zweiten Polarität (108) zu einem kleineren Teil über das ESD Schutzelement (104) und das erste nichtlineare Halbleiterelement (105) abfließt als über das zweite nichtlineare Halbleiterelement (106).Integrated circuit ( 100 ), comprising: a first and a second non-linear semiconductor element ( 105 . 106 ) as well as an ESD protection element ( 104 ), the elements ( 104 . 105 . 106 ) suitably between two connections ( 102 . 103 ), that a discharge current pulse of a first polarity ( 107 ) between the two terminals ( 102 . 103 ) to a greater extent via the ESD protective element ( 104 ) and the first non-linear semiconductor element ( 105 ) than via the second non-linear semiconductor element ( 106 ), and a discharge current pulse of a second polarity opposite to the first polarity ( 108 ) to a lesser extent via the ESD protective element ( 104 ) and the first non-linear semiconductor element ( 105 ) than via the second non-linear semiconductor element ( 106 ). Integrierte Schaltung (100) nach Anspruch 1, wobei die ersten und zweiten nichtlinearen Halbleiterelemente (105, 106) jeweils einen niederohmigen und einen hochohmigen Betriebszustand aufweisen, das erste nichtlineare Halbleiterelement (105) während des Entladungsstrompulses mit der ersten Polarität (107) den niederohmigen Betriebszustand und während des Entladungsstrompulses mit der zweiten Polarität (108) den hochohmigen Betriebszustand einnimmt, und das zweite nichtlineare Halbleiterelement (106) während des Entladungsstrompulses mit der ersten Polarität (107) den hochohmigen Betriebszustand und während des Entladungsstrompulses mit der zweiten Polarität (108) den niederohmigen Betriebszustand einnimmt.Integrated circuit ( 100 ) according to claim 1, wherein the first and second nonlinear semiconductor elements ( 105 . 106 ) each have a low-resistance and a high-resistance operating state, the first non-linear semiconductor element ( 105 ) during the discharge current pulse of the first polarity ( 107 ) the low-resistance operating state and during the discharge current pulse with the second polarity ( 108 ) assumes the high-resistance operating state, and the second non-linear semiconductor element ( 106 ) during the discharge current pulse of the first polarity ( 107 ) the high-resistance operating state and during the discharge current pulse with the second polarity ( 108 ) assumes the low-resistance operating state. Integrierte Schaltung (100) nach Anspruch 2, wobei der niederohmige Zustand wenigstens eines der beiden nichtlinearen Halbleiterelemente (105, 106) durch einen in Flussrichtung gepolten pn Übergang bestimmt ist und der hochohmige Zustand wenigstens eines der beiden nichtlinearen Elemente (105, 106) durch einen in Sperrrichtung gepolten pn Übergang bestimmt ist.Integrated circuit ( 100 ) according to claim 2, wherein the low-resistance state of at least one of the two non-linear semiconductor elements ( 105 . 106 ) is determined by a pn junction which is poled in the direction of flow, and the high-resistance state of at least one of the two nonlinear elements ( 105 . 106 ) is determined by a reversely poled pn junction. Integrierte Schaltung (100), umfassend: ein erstes und ein zweites nichtlineares Halbleiterelement (105, 106) sowie ein ESD Schutzelement (104), wobei die Elemente (104, 105, 106) derart verschaltet sind, dass ein erster Strompfad durch zwei Anschlüsse des ESD Schutzelements (104) und durch das erste nichtlineare Halbleiterelement (105) verläuft und ein zum ersten Strompfad paralleler zweiter Strompfad durch das zweite nichtlineare Element (106) verläuft.Integrated circuit ( 100 ), comprising: a first and a second non-linear semiconductor element ( 105 . 106 ) as well as an ESD protection element ( 104 ), the elements ( 104 . 105 . 106 ) are connected such that a first current path through two terminals of the ESD protection element ( 104 ) and by the first non-linear semiconductor element ( 105 ) and a second current path parallel to the first current path through the second non-linear element ( 106 ) runs. Integrierte Schaltung (100) nach Anspruch 4, wobei jeder von zwei Knotenpunkten (109, 110) der parallel verlaufenden ersten und zweiten Strompfade ohne zwischengeschaltete weitere Elemente mit einem von zwei zu schützenden Anschlüssen (102, 103) der integrierten Schaltung (100) elektrisch verbunden ist.Integrated circuit ( 100 ) according to claim 4, wherein each of two nodes ( 109 . 110 ) of the parallel first and second current paths without intermediary further elements with one of two terminals to be protected ( 102 . 103 ) of the integrated circuit ( 100 ) is electrically connected. Integrierte Schaltung (100) nach Anspruch 4 oder 5, wobei der zweite Strompfad keine Stromverzweigung aufweist.Integrated circuit ( 100 ) according to claim 4 or 5, wherein the second current path has no current branching. Integrierte Schaltung (100) nach einem der Ansprüche 4 bis 6, wobei in wenigstens einen aus erstem und zweitem Strompfad weitere Elemente (111) geschaltet sind.Integrated circuit ( 100 ) according to one of claims 4 to 6, wherein in at least one of the first and second current paths further elements ( 111 ) are switched. Integrierte Schaltung (100), umfassend: ein erstes und ein zweites nichtlineares Halbleiterelement (105, 106) sowie ein ESD Schutzelement (104), wobei das erste nichtlineare Halbleiterelement (105) in Serie zum ESD Schutzelement (104) oder zwischen zwei Anschlüssen des ESD Schutzelements (E, B; S, B) geschaltet ist, und das zweite nichtlineare Halbleiterelement (106) parallel zur Verschaltung aus ESD Schutzelement (104) und erstem nichtlinearen Halbleiterelement (105) geschaltet ist.Integrated circuit ( 100 ), comprising: a first and a second non-linear semiconductor element ( 105 . 106 ) as well as an ESD protection element ( 104 ), wherein the first non-linear semiconductor element ( 105 ) in series with the ESD protective element ( 104 ) or between two terminals of the ESD protection element (E, B; S, B), and the second non-linear semiconductor element (FIG. 106 ) parallel to the interconnection of ESD protective element ( 104 ) and first non-linear semiconductor element ( 105 ) is switched. Integrierte Schaltung (100) nach einem der vorangehenden Ansprüche, wobei das ESD Schutzelement (104) und die beiden nichtlinearen Elemente (105, 106) neben ihrer Schutzfunktion keine weitere Schaltungsfunktion für den Betrieb der integrierten Schaltung (100) haben.Integrated circuit ( 100 ) according to one of the preceding claims, wherein the ESD protective element ( 104 ) and the two nonlinear elements ( 105 . 106 ) in addition to its protective function no further circuit function for the operation of the integrated circuit ( 100 ) to have. Integrierte Schaltung (100) nach einem der vorangehenden Ansprüche, wobei das ESD Schutzelement (104) eine Triggerspannung (Vt1) oberhalb von 12 V aufweist.Integrated circuit ( 100 ) according to one of the preceding claims, wherein the ESD protective element ( 104 ) has a trigger voltage (Vt1) above 12V. Integrierte Schaltung (100) nach einem der vorangehenden Ansprüche, wobei das ESD Schutzelement (104) einen Snapback-Modus aufweist.Integrated circuit ( 100 ) according to one of the preceding claims, wherein the ESD protective element ( 104 ) has a snapback mode. Integrierte Schaltung (100) nach einem der vorangehenden Ansprüche, wobei das erste nichtlineare Element (105) zwischen Source (S) und Bulk (B) eines ESD NMOS-Schutzelements (104) oder zwischen Emitter (E) und Basis (B) eines ESD NPN Bipolar-Schutzelements (104) geschaltet ist.Integrated circuit ( 100 ) according to one of the preceding claims, wherein the first nonlinear element ( 105 ) between source (S) and bulk (B) of an ESD NMOS protection element ( 104 ) or between emitter (E) and base (B) of an ESD NPN bipolar protective element ( 104 ) is switched. Integrierte Schaltung (100) nach einem der vorangehenden Ansprüche, wobei die ersten und zweiten nichtlinearen Halbleiterelemente (105, 106) aus der Gruppe beste hend aus Diode, als Diode verschalteter Bipolartransistor, als Diode verschalteter MOS Transistor und als Diode verschalteter SCR ausgewählt sind.Integrated circuit ( 100 ) according to one of the preceding claims, wherein the first and second nonlinear semiconductor elements ( 105 . 106 ) are selected from the group consisting of diode, diode-connected bipolar transistor, diode-connected MOS transistor and diode-connected SCR. Integrierte Schaltung (100) nach einem der vorangehenden Ansprüche, wobei die ersten und zweiten nichtlinearen Halbleiterelemente (105, 106) derart verschaltet sind, dass jeweils eines der beiden Elemente bei einem Entladungspuls positiver oder negativer Polarität in Flussrichtung betrieben und das andere der beiden Elemente in Sperrrichtung betrieben wird.Integrated circuit ( 100 ) according to one of the preceding claims, wherein the first and second nonlinear semiconductor elements ( 105 . 106 ) are connected such that each one of the two Operated at a discharge pulse positive or negative polarity in the flow direction and the other of the two elements is operated in the reverse direction. Integrierte Schaltung (100) nach einem der vorangehenden Ansprüche, wobei das ESD Schutzelement aus der Gruppe bestehend aus Bipolartransistor, MOSFET und SCR ausgewählt ist.Integrated circuit ( 100 ) according to one of the preceding claims, wherein the ESD protection element is selected from the group consisting of bipolar transistor, MOSFET and SCR. Integrierte Schaltung (100) nach einem der vorangehenden Ansprüche, wobei zu wenigstens einem der nichtlinearen Halbleiterelemente (105, 106) ein oder mehrere weitere nichtlineare Halbleiterelemente (111) in Serie geschaltet sind.Integrated circuit ( 100 ) according to one of the preceding claims, wherein at least one of the non-linear semiconductor elements ( 105 . 106 ) one or more further nonlinear semiconductor elements ( 111 ) are connected in series. Verfahren zum Ableiten von Entladungsstrompulsen zwischen zwei Anschlüssen (102, 103) einer integrierten Schaltung (100), umfassend: Ableiten eines Entladungsstrompulses mit einer ersten Polarität (107) über ein ESD Schutzelement (104) und ein erstes nichtlineares Halbleiterelement (105); und Blockieren eines Entladungsstrompulses (108) durch das ESD Schutzelement (104) mittels des ersten nichtlinearen Halbleiterelements (105), wobei der Entladungsstrompuls (108) eine zur ersten Polarität entgegen gesetzte zweite Polarität aufweist, und Abführen des Entladungs strompulses mit der zweiten Polarität (108) über ein zweites nichtlineares Halbleiterelement (106).Method for deriving discharge current pulses between two terminals ( 102 . 103 ) an integrated circuit ( 100 comprising: deriving a discharge current pulse having a first polarity ( 107 ) via an ESD protective element ( 104 ) and a first nonlinear semiconductor element ( 105 ); and blocking a discharge current pulse ( 108 ) by the ESD protection element ( 104 ) by means of the first non-linear semiconductor element ( 105 ), wherein the discharge current pulse ( 108 ) has a second polarity opposite to the first polarity, and discharging the discharge current pulse with the second polarity ( 108 ) via a second nonlinear semiconductor element ( 106 ). Verfahren nach Anspruch 17, wobei das erste nichtlineare Halbleiterelement (105) den Entladungsstrompuls mit der ersten Polarität (107) in einem niederohmigen Betriebszustand hindurch lässt und den Entladungsstrompuls mit der zweiten Polarität (108) in einem hochohmigen Betriebszustand blockiert.The method of claim 17, wherein the first non-linear semiconductor element ( 105 ) the discharge current pulse of the first polarity ( 107 ) in a low-resistance operating state and the discharge current pulse with the second polarity ( 108 ) blocked in a high-resistance operating state. Verfahren nach Anspruch 17 oder 18, wobei das zweite nichtlineare Halbleiterelement (106) den Entladungsstrompuls mit der ersten Polarität (107) in einem hochohmigen Betriebszustand blockiert und den Entladungsstrompuls mit der zweiten Polarität in einem niederohmigen Betriebszustand (108) hindurch lässt.A method according to claim 17 or 18, wherein said second non-linear semiconductor element ( 106 ) the discharge current pulse of the first polarity ( 107 ) is blocked in a high-resistance operating state and the discharge current pulse with the second polarity in a low-resistance operating state ( 108 ). Verfahren nach einem der Ansprüche 18 oder 19, wobei der hochohmige Betriebszustand durch einen in Sperrrichtung gepolten pn Übergang bestimmt ist und der niederohmige Betriebszustand durch einen in Flussrichtung gepolten pn Übergang bestimmt ist.Method according to one of claims 18 or 19, wherein the high-resistance operating state by a reverse direction poled pn junction is determined and the low-resistance Operating state by a poled in the flow direction pn junction is determined.
DE200810019238 2008-04-17 2008-04-17 Integrated circuit, has protection element, where amounts of discharge current pulses of polarities discharged via protection and semiconductor element are larger/smaller than amounts discharged via other semiconductor element, respectively Withdrawn DE102008019238A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE200810019238 DE102008019238A1 (en) 2008-04-17 2008-04-17 Integrated circuit, has protection element, where amounts of discharge current pulses of polarities discharged via protection and semiconductor element are larger/smaller than amounts discharged via other semiconductor element, respectively

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE200810019238 DE102008019238A1 (en) 2008-04-17 2008-04-17 Integrated circuit, has protection element, where amounts of discharge current pulses of polarities discharged via protection and semiconductor element are larger/smaller than amounts discharged via other semiconductor element, respectively

Publications (1)

Publication Number Publication Date
DE102008019238A1 true DE102008019238A1 (en) 2009-10-29

Family

ID=41111546

Family Applications (1)

Application Number Title Priority Date Filing Date
DE200810019238 Withdrawn DE102008019238A1 (en) 2008-04-17 2008-04-17 Integrated circuit, has protection element, where amounts of discharge current pulses of polarities discharged via protection and semiconductor element are larger/smaller than amounts discharged via other semiconductor element, respectively

Country Status (1)

Country Link
DE (1) DE102008019238A1 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6791122B2 (en) 2000-11-06 2004-09-14 Sarnoff Corporation Silicon controlled rectifier electrostatic discharge protection device with external on-chip triggering and compact internal dimensions for fast triggering
US20050213271A1 (en) * 2004-03-24 2005-09-29 Nui Chong Electrostatic discharge protection circuits

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6791122B2 (en) 2000-11-06 2004-09-14 Sarnoff Corporation Silicon controlled rectifier electrostatic discharge protection device with external on-chip triggering and compact internal dimensions for fast triggering
US20050213271A1 (en) * 2004-03-24 2005-09-29 Nui Chong Electrostatic discharge protection circuits

Non-Patent Citations (13)

* Cited by examiner, † Cited by third party
Title
DIN IEC 60749-26
DIN IEC 60749-27
DIN IEC 60749-28
IEC61000-4-2
ISO10605
ISO7637-x
L. Avery et al.
M. D. Ker et al., Journal of Solid-State Circuits, Vol. 40, No. 8, pp. 1751, August 2005
M. D. Ker et al., Journal of Solid-State Circuits, Vol. 40, No. 8, S. 1751, August 2005
M. D. Ker et al., Proceedings IRPS 2007, pp. 598
M. Mergens et al., IEEE Transactions on Electron Devices, Volume 47, Issue 11, Nov 2000, S. 2128
M. Mergens et al., Microelectronics Reliability, Volume 43, Issue 7, July 2003, Pages 993-1000
M. Mergens et al., Proceedings of EOSESD Symposium, 2006, S. 54

Similar Documents

Publication Publication Date Title
DE19518549C2 (en) MOS transistor triggered protection circuit against electrostatic overvoltages of CMOS circuits
DE102011056317B4 (en) Semiconductor ESD circuit and method
DE19518553C2 (en) CMOS output buffer with an ESD protection circuit
DE69535142T2 (en) ELECTROSTATIC DISCHARGE PROTECTION CIRCUITS USING POLARIZED AND CONNECTED PNP TRANSISTOR CHAINS
EP1714321B1 (en) Circuit arrangement and method for protecting an integrated semiconductor circuit
DE102004009981B4 (en) ESD protection circuit with collector-current-controlled ignition for a monolithic integrated circuit
DE102015223713B4 (en) Device for ESD protection and manufacturing process
DE102010045325B4 (en) ESD protection circuit
DE102008064703B4 (en) Semiconductor ESD device
DE102016106309A1 (en) High-speed interface protection device
DE102008036834B4 (en) Diode-based ESE concept for demos protection
EP0538507B1 (en) Protection circuit for connection contacts of monolithic integrated circuits
DE102017112963A1 (en) Circuits, devices and methods for protection against transient voltages
DE102012014860A1 (en) ESD protection
DE10139956A1 (en) ESD protection for CMOS output stage
DE102014102714A1 (en) Integrated circuit with ESD protection structure and photon source
DE102013103082A1 (en) Low voltage ESD limitation using high voltage devices
DE112004002717T5 (en) Buffer circuit with electrostatic discharge protection
DE102005019305B4 (en) ESD protection structure with diode series connection and semiconductor circuit with the same
DE19738181C2 (en) Protection circuit for integrated circuits
EP0355501B1 (en) Bipolar transistor as protection device for integrated circuits
DE102006026691B4 (en) ESD protection circuit and method
DE102019102695B4 (en) Suppression of parasitic discharge paths in an electrical circuit
DE102008019238A1 (en) Integrated circuit, has protection element, where amounts of discharge current pulses of polarities discharged via protection and semiconductor element are larger/smaller than amounts discharged via other semiconductor element, respectively
DE102004007655B4 (en) Semiconductor circuits with ESD protection device with an ESD protection circuit contacted with a substrate or guard ring contact

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20131101