DE102008027728A1

DE102008027728A1 - Integrierte Schaltung mit über Abstandshalter definierter Elektrode

Info

Publication number: DE102008027728A1
Application number: DE102008027728A
Authority: DE
Inventors: Jan Boris Philipp; Thomas Dr. Happ; Ulrike Dr. Gruening Von Schwerin
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2007-06-11
Filing date: 2008-06-11
Publication date: 2009-01-29
Also published as: US7671354B2; US20080303013A1

Abstract

Eine integrierte Schaltung umfasst einen Kontakt, einen ersten Abstandshalter und eine erste Elektrode, die einen ersten Abschnitt und einen zweiten Abschnitt umfasst. Der zweite Abschnitt berührt den Kontakt und wird durch den ersten Abstandshalter definiert. Die integrierte Schaltung umfasst eine zweite Elektrode und die Resistivität änderndes Material zwischen der zweiten Elektrode und dem ersten Abschnitt der ersten Elektrode.

Description

Hintergrund
Eine Art von Speicher ist resistiver Speicher. Ein resistiver Speicher nutzt den Widerstandswert eines Speicherelements, um eines oder mehrere Datenbits zu speichern. Beispielsweise kann ein Speicherelement, das so programmiert ist, dass es einen hohen Widerstandswert aufweist, einen logischen Datenbitwert „1" darstellen, und ein Speicherelement, das so programmiert ist, dass es einen niedrigen Widerstandswert aufweist, kann einen logischen Datenbitwert „0" darstellen. In der Regel wird der Widerstandswert des Speicherelements durch Anlegen eines Spannungsimpulses oder eines Stromimpulses an das Speicherelement elektrisch geschaltet.
Eine Art von resistivem Speicher ist ein Phasenänderungsspeicher. Ein Phasenänderungsspeicher nutzt ein Phasenänderungsmaterial im resistiven Speicherelement. Das Phasenänderungsmaterial zeigt zumindest zwei verschiedene Zustände. Die Zustände des Phasenänderungsmaterials können als der amorphe Zustand und der kristalline Zustand bezeichnet werden, wobei der amorphe Zustand eine weniger geordnete atomare Struktur beinhaltet und der kristalline Zustand ein stärker geordnetes Gitter beinhaltet. Der amorphe Zustand zeigt üblicherweise eine höhere Resistivität als der kristalline Zustand. Einige Phasenänderungsmaterialien zeigen außerdem mehrere kristalline Zustande, zum Beispiel einen kubisch flächenzentrierten (face centered cubic, FCC) Zustand und einen hexagonal dichtest gepackten (hexagonal closest packing, HCP) Zustand, die unterschiedliche Resistivitäten aufweisen und verwendet werden können, um Datenbits zu speichern. In der folgenden Beschreibung bezeichnet der amorphe Zustand im Allgemeinen den Zustand mit der höheren Resistivität, und der kristalline Zustand bezeichnet im Allgemeinen den Zustand mit der niedrigeren Resistivität.
Phasenänderungen in den Phasenänderungsmaterialien können reversibel induziert werden. Auf diese Weise kann der Speicher als Antwort auf Temperaturänderungen vom amorphen Zustand zum kristallinen Zustand und vom kristallinen Zustand zum amorphen Zustand wechseln. Die Temperaturänderungen des Phasenänderungsmaterials können dadurch erreicht werden, dass Strom durch das Phasenänderungsmaterial selbst geschickt wird oder dass Strom durch eine resistive Heizung geschickt wird, die nahe beim Phasenänderungsmaterial angeordnet ist. Bei beiden Verfahren bewirkt eine steuerbare Erwärmung des Phasenänderungsmaterials eine steuerbare Phasenänderung im Phasenänderungsmaterial.
Ein Phasenänderungsspeicher, der ein Speicherfeld mit einer Vielzahl von Speicherzellen umfasst, die aus einem Phasenänderungsmaterial bestehen, kann so programmiert werden, dass er Daten unter Nutzung der Speicherzustände des Phasenänderungsmaterials speichert. Eine Möglichkeit, Daten aus einer solchen Phasenänderungs-Speichervorrichtung zu lesen und in diese zu schreiben, besteht darin, einen Strom- und/oder einen Spannungsimpuls, der an das Phasenänderungsmaterial angelegt wird, zu steuern. Die Temperatur im Phasenänderungsmaterial in jeder Speicherzelle entspricht im Allgemeinen der Höhe des angelegten Stroms und/oder der angelegten Spannung, um die Erwärmung zu erreichen.
Um Phasenänderungsspeicher mit höherer Dichte zu erhalten, kann eine Phasenänderungs-Speicherzelle mehrere Datenbits speichern. Eine Multibit-Speicherung in einer Phasenänderungs-Speicherzelle kann dadurch erreicht werden, dass man das Phasenänderungsmaterial so programmiert, dass es Widerstandszwischenwerte oder -zustande aufweist, wobei die Multibit- oder Multilevel-Phasenänderungs-Speicherzelle in mehr als zwei Zustanden beschrieben werden kann. Wenn die Phasenänderungs-Speicherzelle auf einen von drei unterschiedlichen Widerstandswerten programmiert wird, können 1,5 Datenbits pro Zelle gespeichert werden. Wenn die Phasenänderungs-Speicherzelle auf einen von vier unterschiedlichen Widerstandswerten programmiert wird, können zwei Datenbits pro Zelle gespeichert werden, usw. Um eine Phasenänderungs-Speicherzelle auf einen Widerstandszwischenwert zu programmieren, wird die Menge an kristallinem Material, das zusammen mit amorphem Material vorliegt, und somit der Zellenwiderstand, über eine geeignete Schreibstrategie gesteuert.
Eine typische Phasenänderungsmaterial-Speicherzelle umfasst Phasenänderungsmaterial zwischen zwei Elektroden. Der Schnittstellenbereich zwischen dem Phasenänderungsmaterial und zumindest einer der Elektroden bestimmt den Strom, der zum Programmieren der Speicherzelle verwendet wird. Sowie der Schnittstellenbereich zwischen dem Phasenänderungsmaterial und der zumindest einen Elektrode verringert wird, wird die Stromdichte durch das Phasenänderungsmaterial erhöht. Je höher die Stromdichte durch das Phasenänderungsmaterial ist, umso geringer ist der Strom, der zum Programmieren des Phasenänderungsmaterials verwendet wird.
Aus diesen und anderen Gründen besteht ein Bedarf an der vorliegenden Erfindung.
Zusammenfassung
Eine Ausführungsform stellt eine integrierte Schaltung bereit. Die integrierte Schaltung umfasst einen Kontakt, einen ersten Abstandshalter und eine erste Elektrode, die einen ersten Abschnitt und einen zweiten Abschnitt umfasst. Der zweite Abschnitt berührt den Kontakt und wird durch den ersten Abstandshalter definiert. Die integrierte Schaltung umfasst eine zweite Elektrode und die Resistivität änderndes Material zwischen der zweiten Elektrode und dem ersten Abschnitt der ersten Elektrode.
Kurze Beschreibung der Zeichnungen
Die begleitenden Zeichnungen sind eingeschlossen, um ein tieferes Verständnis der vorliegenden Erfindung zu ermöglichen, und sind in diese Schrift aufgenommen und bilden einen Teil davon. Die Zeichnungen veranschaulichen die Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der Beschreibung dazu, die Grundlagen der Erfindung zu erklären. Andere Ausführungsformen der vorliegenden Erfindung und viele der angestrebten Vorteile der vorliegenden Erfindung können ohne Weiteres gewürdigt werden, da sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser ver standen werden. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu in Bezug aufeinander. Gleiche Bezugszeichen bezeichnen sich entsprechende, ähnliche Teile.
1 ist ein Blockdiagramm, das eine Ausführungsform eines Systems veranschaulicht.
2 ist ein Schema, das eine Ausführungsform einer Speichervorrichtung veranschaulicht.
3 veranschaulicht eine Draufsicht einer Ausführungsform eines Speicherfelds.
4 veranschaulicht eine Querschnittsansicht einer Ausführungsform eines vorbehandelten Wafers.
5 veranschaulicht eine Querschnittsdarstellung einer Ausführungsform des vorbehandelten Wafers, einer ersten dielektrischen Materialschicht und einer zweiten dielektrischen Materialschicht.
6A veranschaulicht eine Draufsicht einer Ausführungsform des vorbehandelten Wafers, der ersten dielektrischen Materialschicht und der zweiten dielektrischen Materialschicht nach dem Ätzen der ersten dielektrischen Materialschicht und der zweiten dielektrischen Materialschicht.
6B veranschaulicht eine Querschnittsansicht einer Ausführungsform des vorbehandelten Wafers, der ersten dielektrischen Materialschicht und der zweiten dielektrischen Materialschicht nach dem Ätzen der ersten dielektrischen Materialschicht und der zweiten dielektrischen Materialschicht.
7 veranschaulicht eine Querschnittsansicht einer Ausführungsform des vorbehandelten Wafers, der ersten dielektrischen Materialschicht, der zweiten dielektrischen Materialschicht, einer Elektroden-Materialschicht und einer Abstandshalter-Materialschicht.
8A veranschaulicht eine Draufsicht einer Ausführungsform des vorbehandelten Wafers, der ersten dielektrischen Materialschicht, der zweiten dielektrischen Materialschicht, der Elektroden-Materialschicht und der Abstandshalter nach dem Ätzen der Abstandshalter-Materialschicht.
8B veranschaulicht eine Querschnittsansicht einer Ausführungsform des vorbehandelten Wafers, der ersten dielektrischen Materialschicht, der zweiten dielektrischen Materialschicht, der Elektroden-Materialschicht und der Abstandshalter nach dem Ätzen der Abstandshalter-Materialschicht.
9 veranschaulicht eine Querschnittsansicht einer Ausführungsform des vorbehandelten Wafers, der ersten dielektrischen Materialschicht, der zweiten dielektrischen Materialschicht, der Elektroden-Materialschicht und der Abstandshalter nach dem Ätzen der Elektroden-Materialschicht.
10 veranschaulicht eine Querschnittsansicht einer Ausführungsform des vorbehandelten Wafers, der ersten dielektrischen Materialschicht, der zweiten dielektrischen Materialschicht, der Elektroden-Materialschicht, der Abstandshalter und einer dritten dielektrischen Materialschicht.
11A veranschaulicht eine Draufsicht einer Ausführungsform des vorbehandelten Wafers, der ersten dielektrischen Materialschicht, der Elektroden-Materialschicht, der Abstandshalter und der dritten dielektrischen Materialschicht nach der Planarisierung.
11B veranschaulicht eine Querschnittsansicht einer Ausführungsform des vorbehandelten Wafers, der ersten dielektrischen Materialschicht, der Elektroden-Materialschicht, der Abstandshalter und der dritten dielektrischen Materialschicht nach der Planarisierung.
12 veranschaulicht eine Draufsicht einer Ausführungsform des vorbehandelten Wafers, der ersten dielektrischen Materialschicht, von unteren Elektroden, der Abstands halter und der dritten dielektrischen Materialschicht nach dem Ätzen der ersten dielektrischen Materialschicht, der Elektroden-Materialschicht, der Abstandshalter und der dritten dielektrischen Materialschicht.
13A veranschaulicht eine Draufsicht einer Ausführungsform des vorbehandelten Wafers, der ersten dielektrischen Materialschicht, der unteren Elektroden, der Abstandshalter, der dritten dielektrischen Materialschicht, einer vierten dielektrischen Materialschicht, von Phasenänderungsmaterial und von oberen Elektroden.
13B veranschaulicht eine Querschnittsansicht einer Ausführungsform des vorbehandelten Wafers, der ersten dielektrischen Materialschicht, der unteren Elektroden, der Abstandshalter, der dritten dielektrischen Materialschicht, einer vierten dielektrischen Materialschicht, von Phasenänderungsmaterial und von oberen Elektroden.
14A veranschaulicht eine Querschnittsansicht einer Ausführungsform eines Phasenänderungselements.
14B veranschaulicht eine Querschnittsansicht einer weiteren Ausführungsform eines Phasenänderungselements.
15 veranschaulicht eine Querschnittsansicht einer Ausführungsform des vorbehandelten Wafers, der ersten dielektrischen Materialschicht, der unteren Elektroden, der Abstandshalter, der dritten dielektrischen Materialschicht, einer Ätzstopp-Materialschicht, von Phasenänderungsmaterial und von oberen Elektroden.
16 veranschaulicht eine Querschnittsansicht einer weiteren Ausführungsform eines Phasenänderungselements.
17 veranschaulicht eine Querschnittsansicht einer Ausführungsform der unteren Elektroden und der vierten dielektrischen Materialschicht.
18 veranschaulicht eine Querschnittsansicht einer Ausführungsform der unteren Elektroden, der vierten dielektrischen Materialschicht, einer Ätzstopp-Materialschicht und einer fünften dielektrischen Materialschicht.
19 veranschaulicht eine Querschnittsansicht einer Ausführungsform der unteren Elektroden, der vierten dielektrischen Materialschicht, der Ätzstopp-Materialschicht und der fünften dielektrischen Materialschicht nach dem Ätzen der fünften dielektrischen Materialschicht.
20 veranschaulicht eine Querschnittsansicht einer Ausführungsform der unteren Elektroden, der vierten dielektrischen Materialschicht, der Ätzstopp-Materialschicht, der fünften dielektrischen Materialschicht und einer Abstandshalter-Materialschicht.
21 veranschaulicht eine Querschnittsansicht einer Ausführungsform der unteren Elektroden, der vierten dielektrischen Materialschicht, der Ätzstopp-Materialschicht, der fünften dielektrischen Materialschicht und der Abstandshalter nach dem Ätzen der Abstandshalter-Materialschicht.
22 veranschaulicht eine Querschnittsansicht einer Ausführungsform der unteren Elektroden, der vierten dielektrischen Materialschicht, der Ätzstopp-Materialschicht, der fünften dielektrischen Materialschicht, der Abstandshalter und einer sechsten dielektrischen Materialschicht.
23 veranschaulicht eine Querschnittsansicht einer Ausführungsform der unteren Elektroden, der vierten dielektrischen Materialschicht, der Ätzstopp-Materialschicht, der fünften dielektrischen Materialschicht und der sechsten dielektrischen Materialschicht nach dem Entfernen der Abstandshalter und dem Ätzen der Ätzstopp-Materialschicht.
24 veranschaulicht eine Querschnittsansicht einer Ausführungsform der unteren Elektroden, der vierten dielektrischen Materialschicht und der Ätzstopp-Materialschicht nach dem Entfernen der fünften dielektrischen Materialschicht und der sechsten dielektrischen Materialschicht.
25 veranschaulicht eine Querschnittsansicht einer Ausführungsform der unteren Elektroden, der vierten dielektrischen Materialschicht, der Ätzstopp-Materialschicht, einer Phasenänderungs-Materialschicht und einer Elektroden-Materialschicht.
26 veranschaulicht eine Querschnittsansicht einer Ausführungsform der unteren Elektroden, der vierten dielektrischen Materialschicht, der Ätzstopp-Materialschicht, von Phasenänderungsmaterial und von oberen Elektroden nach dem Ätzen der Phasenänderungs-Materialschicht und der Elektroden-Materialschicht.
27A veranschaulicht eine Draufsicht einer Ausführungsform des vorbehandelten Wafers, der ersten dielektrischen Materialschicht, der Elektroden-Materialschicht, der Abstandshalter, der dritten dielektrischen Materialschicht, von Phasenänderungsmaterial und von oberen Elektroden.
27B veranschaulicht eine Querschnittsansicht einer Ausführungsform des vorbehandelten Wafers, der ersten dielektrischen Materialschicht, der Elektroden-Materialschicht, der Abstandshalter, der dritten dielektrischen Materialschicht, von Phasenänderungsmaterial und von oberen Elektroden.
28 veranschaulicht eine Querschnittsansicht einer Ausführungsform des vorbehandelten Wafers, der Elektroden-Materialschicht, der dritten dielektrischen Materialschicht, von Phasenänderungsmaterial, von oberen Elektroden und einer Abstandshalter-Materialschicht.
29A veranschaulicht eine Draufsicht einer Ausführungsform des vorbehandelten Wafers, von unteren Elektroden, der dritten dielektrischen Materialschicht, von Phasenänderungsmaterial, von oberen Elektroden und von Abstandshaltern nach dem Ätzen.
29B veranschaulicht eine Querschnittsansicht einer Ausführungsform des vorbehandelten Wafers, von unteren Elektroden, der dritten dielektrischen Materialschicht, von Phasenänderungsmaterial, von oberen Elektroden und von Abstandshalter nach dem Ätzen.
Ausführliche Beschreibung
In der folgenden ausführlichen Beschreibung wird auf die begleitenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen zur Veranschaulichung spezifische Ausführungsformen dargestellt sind, in denen die Erfindung in die Praxis umgesetzt werden kann. In dieser Hinsicht wird Richtungsterminologie, wie „oben", „unten", „vorn", „hinten", „führend", „nachfolgend" usw. mit Bezug auf die Ausrichtungen der beschriebenen Figur(en) verwendet. Da Bauteile von Ausführungsformen der vorliegenden Erfindung in einer Reihe von unterschiedlichen Ausrichtungen angeordnet werden können, wird die Richtungsterminologie nur für die Zwecke der Veranschaulichung verwendet und ist keineswegs beschränkend. Es sei klargestellt, dass andere Ausführungsformen verwendet werden können und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung soll daher nicht in beschränkendem Sinn aufgefasst werden, und der Schutzumfang der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
1 ist ein Blockdiagramm, das eine Ausführungsform eines Systems 90 veranschaulicht. Das System 90 umfasst einen Host 92 und eine Speichervorrichtung 100. Der Host 92 ist kommunikativ über die Kommunikationsverbindung 94 mit der Speichervorrichtung 100 gekoppelt. Der Host 92 umfasst einen Computer (zum Beispiel einen Desktop-, einen Laptop- oder einen Handheld-Computer), eine tragbare elektronische Vorrichtung (zum Beispiel ein Mobiltelefon, einen PDA (Personal Digital Assistant), ein MP3-Abspielgerät, ein Video-Abspielgerät) oder jede beliebige andere geeignete Vorrichtung, die einen Speicher nutzt. Die Speichervorrichtung 100 stellt dem Host 92 Speicher bereit. Bei einer Ausführungsform umfasst die Speichervorrichtung 100 eine Phasenänderungs-Speichervorrichtung oder eine andere geeignete resistive Speichervorrichtung oder Speichervorrichtung mit resistivitätsänderndem Material.
2 ist ein Schema, das eine Ausführungsform der Speichervorrichtung 100 veranschaulicht. Bei einer Ausführungsform handelt es sich bei der Speichervorrichtung 100 um eine integrierte Schaltung oder einen Teil einer integrierten Schaltung. Die Speichervorrichtung 100 umfasst eine Schreibschaltung 124, eine Steuereinrichtung 120, ein Speicherfeld 101 und eine Leseschaltung 126. Das Speicherfeld 101 umfasst eine Vielzahl von Phasenänderungs-Speicherzellen 104a–104d (gemeinsam als Phasenänderungs-Speicherzellen 104 bezeichnet), eine Vielzahl von Bitleitungen (BLs) 112a–112b (gemeinsam als Bitleitungen 112 bezeichnet) und eine Vielzahl von Wortleitungen (WLs) 110a–100b (gemeinsam als Wortleitungen 110 bezeichnet). Bei einer Ausführungsform werden die Phasenänderungs-Speicherzellen 104a–104d in Reihen und Spalten angeordnet.
Jede Phasenänderungs-Speicherzelle 104 umfasst eine L-förmige, durch Seitenwände definierte untere Elektrode. Durch die untere Elektrode werden enge Überlagerungstoleranzen vermieden. Außerdem wird die untere Elektrode mittels eines dielektrischen Abstandshalters hergestellt, um ein Isolationsmuster mit Eigenausrichtung in einer Richtung bereitzustellen, was die Anzahl der kritischen Lithographieschritte verringert. Die untere Elektrode umfasst einen sublithographischen Querschnitt an der Schnittstelle zwischen der unteren Elektrode und dem Phasenänderungsmaterial jeder Speicherzelle. Der sublithographische Querschnitt an der Schnittstelle verringert den Strom, der zum Programmieren jeder Speicherzelle verwendet wird.
Wie in diesem Dokument verwendet, bedeutet der Ausdruck „elektrisch gekoppelt" nicht, dass die Elemente direkt miteinander gekoppelt sein müssen, und dazwischen liegende Elemente können zwischen den „elektrisch gekoppelten" Elementen vorgesehen sein.
Das Speicherfeld 101 ist über den Signalweg 125 elektrisch mit der Schreibschaltung 124 gekoppelt, über den Signalweg 121 mit der Steuereinrichtung 120 und über den Signalweg 127 mit der Leseschaltung 126. Die Steuereinrichtung 120 ist über den Signalweg 128 elektrisch mit der Schreibschaltung 124 gekoppelt und über den Signalweg 130 mit der Leseschaltung 126. Jede Phasenänderungs-Speicherzelle 104 ist elektrisch mit ei ner Wortleitung 110, einer Bitleitung 112 und einem Sammelleiter oder einem Erdleiter 114 gekoppelt. Die Phasenänderungs-Speicherzelle 104a ist elektrisch mit der Bitleitung 112a, der Wortleitung 110a und dem Sammel- oder Erdleiter 114 gekoppelt, und die Phasenänderungs-Speicherzelle 104b ist elektrisch mit der Bitleitung 112a, der Wortleitung 110b und dem Sammel- oder Erdleiter 114 gekoppelt. Die Phasenänderungs-Speicherzelle 104c ist elektrisch mit der Bitleitung 112b, der Wortleitung 110a und dem Sammel- oder Erdleiter 114 gekoppelt, und die Phasenänderungs-Speicherzelle 104d ist elektrisch mit der Bitleitung 112b, der Wortleitung 110b und dem Sammel- oder Erdleiter 114 gekoppelt.
Jede Phasenänderungs-Speicherzelle 104 umfasst ein Phasenänderungselement 106 und einen Transistor 108. Während es sich bei dem Transistor 108 in der veranschaulichten Ausführungsform um einen Feldeffekttransistor (FET) handelt, kann es sich bei weiteren Ausführungsformen bei dem Transistor 108 um eine andere geeignete Vorrichtung handeln, wie beispielsweise einen bipolaren Transistor oder eine 3D-Transistorstruktur. Bei weiteren Ausführungsformen kann anstelle des Transistors 108 eine diodenartige Struktur verwendet werden. In diesem Fall werden eine Diode und ein Phasenänderungselement 106 zwischen allen Kreuzungspunkten von Wortleitungen 110 und Bitleitungen 112 in Reihe geschaltet.
Die Phasenänderungs-Speicherzelle 104a umfasst das Phasenänderungselement 106a und den Transistor 108a. Eine Seite des Phasenänderungselements 106a ist elektrisch mit der Bitleitung 112a gekoppelt, und die andere Seite des Phasenänderungselements 106a ist elektrisch mit einer Seite des Source-Drain-Pfads des Transistors 108a gekoppelt. Die andere Seite des Source-Drain-Pfads des Transistors 108a ist elektrisch mit dem Sammel- oder Erdleiter 114 gekoppelt. Das Gate des Transistors 108a ist elektrisch mit der Wortleitung 110a gekoppelt.
Die Phasenänderungs-Speicherzelle 104b umfasst das Phasenänderungselement 106b und den Transistor 108b. Eine Seite des Phasenänderungselements 106b ist elektrisch mit der Bitleitung 112a gekoppelt, und die andere Seite des Phasenänderungselements 106b ist elektrisch mit einer Seite des Source-Drain-Pfads des Transistors 108b gekoppelt. Die andere Seite des Source-Drain-Pfads des Transistors 108b ist elektrisch mit dem Sam mel- oder Erdleiter 114 gekoppelt. Das Gate des Transistors 108b ist elektrisch mit einer Wortleitung 110b gekoppelt.
Die Phasenänderungs-Speicherzelle 104c umfasst das Phasenänderungselement 106c und den Transistor 108c. Eine Seite des Phasenänderungselements 106c ist elektrisch mit der Bitleitung 112b gekoppelt, und die andere Seite des Phasenänderungselements 106c ist elektrisch mit einer Seite des Source-Drain-Pfads des Transistors 108c gekoppelt. Die andere Seite des Source-Drain-Pfads des Transistors 108c ist elektrisch mit dem Sammel- oder Erdleiter 114 gekoppelt. Das Gate des Transistors 108c ist elektrisch mit der Wortleitung 110a gekoppelt.
Die Phasenänderungs-Speicherzelle 104d umfasst das Phasenänderungselement 106d und den Transistor 108d. Eine Seite des Phasenänderungselements 106d ist elektrisch mit der Bitleitung 112b gekoppelt, und die andere Seite des Phasenänderungselements 106d ist elektrisch mit einer Seite des Source-Drain-Pfads des Transistors 108d gekoppelt. Die andere Seite des Source-Drain-Pfads des Transistors 108d ist elektrisch mit dem Sammel- oder Erdleiter 114 gekoppelt. Das Gate des Transistors 108d ist elektrisch mit der Wortleitung 110b gekoppelt.
Bei einer weiteren Ausführungsform ist jedes Phasenänderungselement 106 elektrisch mit einem Sammel- oder Erdleiter 114 gekoppelt, und jeder Transistor 108 ist elektrisch mit einer Bitleitung 112 gekoppelt. Zum Beispiel ist bei der Phasenänderungs-Speicherzelle 104a eine Seite des Phasenänderungselements 106a elektrisch mit dem Sammel- oder Erdleiter 114 gekoppelt. Die andere Seite des Phasenänderungselements 106a ist elektrisch mit einer Seite des Source-Drain-Pfads des Transistors 108a gekoppelt. Die andere Seite des Source-Drain-Pfads des Transistors 108a ist elektrisch mit der Bitleitung 112a gekoppelt.
Jedes Phasenänderungselement 106 weist ein Phasenänderungsmaterial auf, das aus einer Reihe von Materialien gemäß der vorliegenden Erfindung bestehen kann. Im Allgemeinen sind Chalcogenidlegierungen, die eines oder mehrere Elemente der Gruppe VI des Periodensystems enthalten, als solche Materialien geeignet. Bei einer Ausführungsform besteht das Phasenänderungsmaterial des Phasenänderungselements 106 aus einer Chalcogenidverbindung, wie GeSbTe, SbTe, GeTe oder AgInSbTe. Bei einer weiteren Ausführungsform ist das Phasenänderungsmaterial frei von Chalcogenid, beispielsweise GeSb, GaSb, InSb oder GeGaInSb. Bei weiteren Ausführungsformen besteht das Phasenänderungsmaterial aus einem beliebigen geeigneten Material, einschließlich eines oder mehrerer der Elemente Ge, Sb, Te, Ga, As, In, Se und S.
Jedes Phasenänderungselement 106 kann unter dem Einfluss einer Temperaturänderung aus einem amorphen Zustand in einen kristallinen Zustand geändert werden oder aus einem kristallinen Zustand in einen amorphen Zustand. Die Menge des kristallinen Materials, das neben dem amorphen Material im Phasenänderungsmaterial eines der Phasenänderungselemente 106a–106d vorliegt, definiert dadurch zwei oder mehr Zustände zum Speichern von Daten in der Speichervorrichtung 100. Im amorphen Zustand zeigt ein Phasenänderungsmaterial eine deutlich höhere Resistivität als im kristallinen Zustand. Daher unterscheiden sich die zwei oder mehr Zustände der Phasenänderungselemente 106a–106d in ihrer elektrischen Resistivität. Bei einer Ausführungsform handelt es sich bei den zwei oder mehr Zuständen um zwei Zustände, und es wird ein binäres System verwendet, in dem den beiden Zuständen die Bitwerte „0" und „1" zugeordnet werden. Bei einer weiteren Ausführungsform kann es sich bei den zwei oder mehr Zuständen um drei Zustände handeln, und es kann ein ternäres System verwendet werden, in dem den drei Zuständen die Bitwerte „0", „1" und „2" zugeordnet werden. Bei einer weiteren Ausführungsform handelt es sich bei den zwei oder mehr Zustanden um vier Zustände, denen Multibitwerte zugewiesen werden können, wie „00", „01", „10" und „11". Bei weiteren Ausführungsformen kann es sich bei den zwei oder mehr Zustanden um jede geeignete Anzahl von Zuständen im Phasenänderungsmaterial eines Phasenänderungselements handeln.
Die Steuereinrichtung 120 umfasst einen Mikroprozessor, einen Mikrocontroller oder eine andere geeignete logische Schaltung zum Steuern der Speichereinrichtung 100. Die Steuereinrichtung 120 steuert Lese- und Schreiboperationen der Speichereinrichtung 100 einschließlich des Anlegens von Steuer- und Datensignalen an das Speicherfeld 101 über eine Schreibschaltung 124 und eine Leseschaltung 126. Bei einer Ausführungsform stellt die Schreibschaltung 124 den Speicherzellen 104 über den Signalweg 125 und die Bitleitungen 112 Spannungsimpulse bereit, um die Speicherzellen zu programmieren. Bei weiteren Ausführungsformen stellt die Schreibschaltung 124 den Speicherzellen 104 über den Signalweg 125 und die Bitleitungen 112 Stromimpulse bereit, um die Speicherzellen zu programmieren.
Die Leseschaltung 126 liest über die Bitleitungen 112 und den Signalweg 127 jeden der zwei oder mehr Zustande der Speicherzellen 104. Bei einer Ausführungsform stellt die Leseschaltung 126, um den Widerstand einer der Speicherzellen 104 zu lesen, einen Strom bereit, der durch eine der Speicherzellen 104 fließt. Die Leseschaltung 126 liest dann die Spannung über dieser einen Speicherzelle 104. Bei einer Ausführungsform stellt die Leseschaltung 126 eine Spannung über eine der Speicherzellen 104 bereit und liest den Strom, der durch diese eine Speicherzelle 104 fließt. Bei einer Ausführungsform stellt die Schreibschaltung 124 eine Spannung über eine der Speicherzellen 104 bereit, und die Leseschaltung 126 liest den Strom, der durch diese eine Speicherzelle 104 fließt. Bei einer weiteren Ausführungsform stellt die Schreibschaltung 124 einen Strom bereit, der durch eine der Speicherzellen 104 fließt, und die Leseschaltung 126 liest die Spannung über dieser einen Speicherzelle 104.
Während einer Einstelloperation der Phasenänderungs-Speicherzelle 104a werden ein oder mehrere Einstellstrom- oder -spannungsimpulse durch die Schreibschaltung 124 selektiv zugelassen und durch die Bitleitung 112a zum Phasenänderungselement 106a geschickt, wodurch das Phasenänderungselement 106a über seine Kristallisationstemperatur hinaus (aber üblicherweise nicht bis zu seiner Schmelztemperatur) erwärmt wird, wobei die Wortleitung 110 ausgewählt wird, um den Transistor 108a zu aktivieren. Auf diese Weise erreicht das Phasenänderungselement 106a während dieser Einstelloperation seinen kristallinen Zustand oder einen teils kristallinen und teils amorphen Zustand.
Während einer Rückstelloperation der Phasenänderungs-Speicherzelle 104a wird ein Rückstellstrom- oder -spannungsimpuls von der Schreibschaltung 124 selektiv zugelassen und durch die Bitleitung 112a zum Phasenänderungselement 106a geschickt. Der Rückstellstrom oder die Rückstellspannung erwärmt das Phasenänderungselement 106a schnell über dessen Schmelztemperatur hinaus. Nachdem der Strom- oder Spannungsim puls abgestellt wurde, erstarrt das Phasenänderungselement 106a schnell im amorphen Zustand oder in einem teils amorphen und teils kristallinen Zustand. Die Phasenänderungs-Speicherzellen 104b–104d und andere Phasenänderungs-Speicherzellen 104 im Speicherfeld 101 werden ähnlich wie die Phasenänderungs-Speicherzelle 104a anhand eines ähnlichen Strom- oder Spannungsimpulses eingestellt und zurückgestellt.
3 veranschaulicht eine Draufsicht einer Ausführungsform des Speicherfelds 101. Das Speicherfeld 101 umfasst Bitleitungen 112, Kontakte 202, untere Elektroden 206, Phasenänderungsmaterial 240, Erdleiter 114, Kontakte 204, Wortleitungen 110 und eine flache Grabenisolierung (STI) 200. Ein Phasenänderungselement 106 (2) ist im Phasenänderungsmaterial 240 an der Schnittstelle zwischen dem Phasenänderungsmaterial 240 und jeder unteren Elektrode 206 vorgesehen. Jede untere Elektrode 206 umfasst einen Streifen von Elektrodenmaterial rechtwinklig zu einer Linie mit Phasenänderungsmaterial 240. Jedes Phasenänderungselement 106 ist über eine untere Elektrode 206 und einen Kontakt 202 elektrisch mit einer Seite des Source-Drain-Pfads eines Transistors 108 (2) gekoppelt. Die andere Seite des Source-Drain-Pfads jedes Transistors 108 ist über einen Kontakt 204 elektrisch mit einem Erdleiter 114 gekoppelt. Das Gate jedes Transistors 108 ist elektrisch mit einer Wortleitung 110 gekoppelt. Die STI 200 oder eine andere geeignete Transistorisolierung ist parallel zu den Bitleitungen 112 und zwischen diesen vorgesehen. Die Wortleitungen 110 verlaufen rechtwinklig zu den Bitleitungen 112 und parallel zu den Erdleitern 114. Bei einer Ausführungsform befinden sich die Bitleitungen 112 oberhalb der Erdleiter 114. Bei einer Ausführungsform handelt es sich beim Speicherfeld 101 um ein Dual-Gate-8F²-Speicherfeld, wobei „F" die minimale Strukturgröße ist, die durch Lithographie erzielt werden kann. Bei weiteren Ausführungsformen handelt es sich beim Speicherfeld 101 um ein Speicherfeld jedes beliebigen Typs und jeder beliebigen Größe.
Die folgenden 4 bis 29B veranschaulichen Ausführungsformen zum Herstellen eines Speicherfelds, wie beispielsweise des zuvor bereits unter Bezugnahme auf 2 und 3 beschriebenen und veranschaulichten Speicherfelds 101.
4 veranschaulicht eine Querschnittsansicht einer Ausführungsform eines vorbehandelten Wafers 210. Der vorbehandelte Wafer 210 umfasst ein Substrat 212, Transistoren 108 einschließlich Source-Drain-Bereichen 213 und Gate-Kontakten 214, Kontakte 204, Erdleiter 114, Kontakte 202 und dielektrisches Material 216 und 218. Die Transistoren 108 sind im Substrat 212 ausgebildet. Ein Source-Drain-Bereich 213 jedes Transistors 108 ist über einen Kontakt 204 elektrisch mit einem Erdleiter 114 gekoppelt. Der andere Source-Drain-Bereich 213 jedes Transistors 108 ist elektrisch mit einem Kontakt 202 gekoppelt. Der Gate-Kontakt 214 jedes Transistors 108 ist elektrisch mit einer Wortleitung 110 gekoppelt. Dielektrisches Material 216 umgibt die Transistoren 108, die Kontakte 204 und die ersten Abschnitte 208 der Kontakte 202. Dielektrisches Material 218 umgibt die Erdleiter 114 und die zweiten Abschnitte 209 der Kontakte 202.
Die Kontakte 202 und 204 umfassen TiN, TaN, W, Al, Ti, Ta, Cu, WN, C oder ein anderes geeignetes Kontaktmaterial. Die Erdleiter 114 umfassen W, Al, Cu oder ein anderes geeignetes Material. Die Gate-Kontakte 214 umfassen dotiertes Poly-Si, W, TiN, NiSi, CoSi, TiSi, WSi_x oder ein anderes geeignetes Material. Das dielektrische Material 216 und 218 umfasst SiO₂, SiO_x, SiN, fluoriertes Silicaglas (FSG), Borphosphor-Silicatglas (BPSG), Borsilicatglas (BSG) oder ein anderes geeignetes dielektrisches Material.
5 veranschaulicht eine Querschnittsdarstellung einer Ausführungsform des vorbehandelten Wafers 210, einer ersten dielektrischen Materialschicht 224a und einer zweiten dielektrischen Materialschicht 226a. Ein erstes dielektrisches Material, wie beispielsweise SiN oder ein anderes geeignetes dielektrisches Material wird über dem vorbehandelten Wafer 210 abgeschieden, um die erste dielektrische Materialschicht 224a bereitzustellen. Die erste dielektrische Materialschicht 224a wird mittels chemischer Dampfabscheidung (CVD), hochdichter Plasma-CVD (HDP-CVD), Atomschichtabscheidung (ALD), metallorganischer chemischer Dampfabscheidung (MOCVD), physikalischer Dampfabscheidung (PVD), Dampfstrahlabscheidung (JVD) oder einer anderen geeigneten Abscheidetechnik abgeschieden.
Ein zweites dielektrisches Material, das sich vom ersten dielektrischen Material unterscheidet, wie beispielsweise SiO₂, SiO_x, SiN, FSG, BPSG, BSG oder ein anderes geeig netes dielektrisches Material wird über der ersten dielektrischen Materialschicht 224a abgeschieden, um die zweite dielektrische Materialschicht 226a bereitzustellen. Die zweite dielektrische Materialschicht 226a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD, Abscheidung mittels Spin-on-Verfahren oder einer anderen geeigneten Abscheidungstechnik abgeschieden.
6A veranschaulicht eine Draufsicht, und 6B veranschaulicht eine Querschnittsansicht einer Ausführungsform des vorbehandelten Wafers 210, der ersten dielektrischen Materialschicht 224b und der zweiten dielektrischen Materialschicht 226 nach dem Ätzen der ersten dielektrischen Materialschicht 224a und der zweiten dielektrischen Materialschicht 226a. Die zweite dielektrische Materialschicht 226a und die erste dielektrische Materialschicht 224a werden geätzt, um Öffnungen 228 bereitzustellen, die Abschnitte des vorbehandelten Wafers 210 freilegen, einschließlich den Kontakten 202, und um die zweite dielektrische Materialschicht 226 und die erste dielektrische Materialschicht 224b bereitzustellen. Die erste dielektrische Materialschicht 224a und die zweite dielektrische Materialschicht 226a werden geätzt, indem ein RIE-Verfahren (reaktives Ionen-Ätzen) oder eine andere geeignete Ätztechnik verwendet wird. Bei einer Ausführungsform handelt es sich bei den Öffnungen 228 um Gräben.
7 veranschaulicht eine Querschnittsansicht einer Ausführungsform des vorbehandelten Wafers 210, der ersten dielektrischen Materialschicht 224b, der zweiten dielektrischen Materialschicht 226, einer Elektroden-Materialschicht 206a und einer Abstandshalter-Materialschicht 230a. Ein Elektrodenmaterial, wie beispielsweise TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, TaAlN, WN, C oder ein anderes geeignetes Elektrodenmaterial wird formtreu über freiliegenden Abschnitten des vorbehandelten Wafers 210, der ersten dielektrischen Materialschicht 224b und der zweiten dielektrischen Materialschicht 226 abgeschieden, um die Elektroden-Materialschicht 206a bereitzustellen. Die Elektroden-Materialschicht 206a wird anhand von CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik abgeschieden.
Ein Abstandshaltermaterial, wie beispielsweise SiN oder ein anderes Abstandshaltermaterial, wird formtreu über der Elektroden-Materialschicht 206a abgeschieden, um die Abstandshalter-Materialschicht 230a bereitzustellen. Die Abstandshalter-Materialschicht 230a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik abgeschieden.
8A veranschaulicht eine Draufsicht, und 8B veranschaulicht eine Querschnittsansicht einer Ausführungsform des vorbehandelten Wafers 210, der ersten dielektrischen Materialschicht 224b, der zweiten dielektrischen Materialschicht 226, der Elektroden-Materialschicht 206a und der Abstandshalter 230b nach dem Ätzen der Abstandshalter-Materialschicht 230a. Die Abstandshalter-Materialschicht 230a wird mittels Abstandshalter-Ätzung bzw. Spacer-Ätzung unter Verwendung von RIE oder einer anderen geeigneten Ätztechnik geätzt, um Abschnitte der Elektroden-Materialschicht 206a freizulegen und um die Abstandshalter 230b bereitzustellen.
9 veranschaulicht eine Querschnittsansicht einer Ausführungsform des vorbehandelten Wafers 210, der ersten dielektrischen Materialschicht 224b, der zweiten dielektrischen Materialschicht 226, der Elektroden-Materialschicht 206b und der Abstandshalter 230b nach dem Ätzen der Elektroden-Materialschicht 206a. Die Elektroden-Materialschicht 206a wird unter Eigenausrichtung an den Abstandshaltern 230b unter Verwendung von RIE oder einer anderen geeigneten Ätztechnik geätzt, um die zweite dielektrische Materialschicht 226 und Abschnitte des vorbehandelten Wafers 210 freizulegen.
10 veranschaulicht eine Querschnittsansicht einer Ausführungsform des vorbehandelten Wafers 210, der ersten dielektrischen Materialschicht 224b, der zweiten dielektrischen Materialschicht 226, der Elektroden-Materialschicht 206b, der Abstandshalter 230b und einer dritten dielektrischen Materialschicht 234a. Ein dielektrisches Material, wie beispielsweise SiO₂, SiO_x, SiN, FSG, BPSG, BSG oder ein anderes geeignetes dielektrisches Material wird über freiliegenden Abschnitten der zweiten dielektrischen Materialschicht 226, der Elektroden-Materialschicht 206b, der Abstandshalter 230b und des vorbehandelten Wafers 210 abgeschieden, um die dritte dielektrische Materialschicht 234a bereitzustellen. Die dritte dielektrische Materialschicht 234a wird anhand von CVD, HDP- CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik abgeschieden.
11A veranschaulicht eine Draufsicht, und 11B veranschaulicht eine Querschnittsansicht einer Ausführungsform des vorbehandelten Wafers 210, der ersten dielektrischen Materialschicht 224b, der Elektroden-Materialschicht 206c, der Abstandshalter 230c und der dritten dielektrischen Materialschicht 234b nach der Planarisierung. Das dritte dielektrische Materialschicht 234a, die zweite dielektrische Materialschicht 226, die Elektroden-Materialschicht 206b und die Abstandshalter 230b werden planarisiert, um die zweite dielektrische Materialschicht 226 zu entfernen, um die erste dielektrische Materialschicht 224b freizulegen und um die Elektroden-Materialschicht 206c und die dritte dielektrische Materialschicht 234b bereitzustellen. Die dritte dielektrische Materialschicht 234a, die zweite dielektrische Materialschicht 226, die Elektroden-Materialschicht 206b und die Abstandshalter 230b werden anhand einer chemisch-mechanischen Planarisierung (CMP) oder einer anderen geeigneten Planarisierungstechnik planarisiert.
12 veranschaulicht eine Draufsicht einer Ausführungsform des vorbehandelten Wafers 210, der ersten dielektrischen Materialschicht 224, der unteren Elektroden 206, der Abstandshalter 230 und der dritten dielektrischen Materialschicht 234 nach dem Ätzen der ersten dielektrischen Materialschicht 224b, der Elektroden-Materialschicht 206c, der Abstandshalter 230c und der dritten dielektrischen Materialschicht 234b. Die erste dielektrische Materialschicht 224b, die Elektroden-Materialschicht 206c, die Abstandshalter 230c und die dritte dielektrische Materialschicht 234b werden unter Verwendung von RIE oder einer anderer geeigneten Ätztechnik geätzt, um Abschnitte des vorbehandelten Wafers 210 freizulegen und um die erste dielektrische Materialschicht 224, die unteren Elektroden 206, die Abstandshalter 230 und die dritte dielektrische Materialschicht 234 bereitzustellen. Die Elektroden-Materialschicht 206c wird so geätzt, dass jede Elektrode 206 einen Kontakt 206 berührt.
13A veranschaulicht eine Draufsicht, und 13B veranschaulicht eine Querschnittsansicht einer Ausführungsform des vorbehandelten Wafers 210, der ersten dielektrischen Materialschicht 224, der unteren Elektroden 206, der Abstandshalter 230, der dritten dielektrischen Materialschicht 234, einer vierten dielektrischen Materialschicht 238, des Phasenänderungsmaterials 240 und der oberen Elektroden 242. Ein dielektrisches Material, wie beispielsweise SiO₂, SiO_x, SiN, FSG, BPSG, BSG oder ein anderes geeignetes dielektrisches Material wird über freiliegenden Abschnitten des vorbehandelten Wafers 210, der ersten dielektrischen Materialschicht 224, der dritten dielektrischen Materialschicht 234, der unteren Elektroden 206 und der Abstandshalter 230 abgeschieden, um eine vierte dielektrische Materialschicht bereitzustellen. Die vierte dielektrische Materialschicht wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik abgeschieden. Die vierte dielektrische Materialschicht wird dann mittels des CMP-Verfahrens oder einer anderen geeigneten Planarisierungstechnik planarisiert, um die erste dielektrische Materialschicht 224, die dritte dielektrische Materialschicht 234, die unteren Elektroden 206 und die Abstandshalter 230 freizulegen und die vierte dielektrische Materialschicht 238 bereitzustellen.
Optional wird ein Ätzstopp-Material, wie beispielsweise Al₂O₃, SiO₂, SiON oder ein anderes geeignetes Ätzstopp-Material über der vierten dielektrischen Materialschicht 238, der dritten dielektrischen Materialschicht 234, den unteren Elektroden 206 und den Abstandshaltern 230 abgeschieden, um eine optionale Ätzstopp-Materialschicht (nicht gezeigt) bereitzustellen. Die Ätzstopp-Materialschicht wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik abgeschieden.
Ein fünftes dielektrisches Material, wie beispielsweise SiN oder ein anderes geeignetes dielektrisches Material wird über der optionalen Ätzstopp-Materialschicht oder über der vierten dielektrischen Materialschicht 238, der ersten dielektrischen Materialschicht 224, der dritten dielektrischen Materialschicht 234, den unteren Elektroden 206 und den Abstandshaltern 230 abgeschieden, um eine fünfte dielektrische Materialschicht bereitzustellen. Die fünfte dielektrische Materialschicht wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik abgeschieden. Die fünfte dielektrische Materialschicht wird geätzt, um Gräben bereitzustellen, die Abschnitte der unteren Elektroden 206, der Abstandshalter 230, der ersten dielektrischen Materialschicht 224 und der dritten dielektrischen Materialschicht 234 freilegen. Bei einer Ausführungsform weisen die freiliegenden Abschnitte der unteren Elektroden 206 sublithographische Querschnitte auf.
Ein Phasenänderungsmaterial, wie beispielsweise eine Chalcogenidverbindung oder ein anderes geeignetes Phasenänderungsmaterial wird in die Gräben und über freiliegenden Abschnitten der fünften dielektrischen Materialschicht, der unteren Elektroden 206, der ersten dielektrischen Materialschicht 224 und der dritten dielektrischen Materialschicht 234 abgeschieden, um eine Phasenänderungs-Materialschicht bereitzustellen. Die Phasenänderungs-Materialschicht wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik abgeschieden. Bei einer weiteren Ausführungsform wird ein als „Damascene Process" bezeichnetes Verfahren verwendet, um das Phasenänderungsmaterial in den Gräben bereitzustellen.
Ein Elektrodenmaterial, wie beispielsweise TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, TaAlN, Cu, WN, C oder ein anderes geeignetes Elektrodenmaterial wird über der Phasenänderungs-Materialschicht abgeschieden, um eine Elektroden-Materialschicht bereitzustellen. Die Elektroden-Materialschicht wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik abgeschieden. Die Elektroden-Materialschicht und die Phasenänderungs-Materialschicht werden dann unter Verwendung von RIE oder einer anderen geeigneten Ätztechnik geätzt, um die vierte dielektrische Materialschicht 238 freizulegen und das Phasenänderungsmaterial 240 und die oberen Elektroden 242 bereitzustellen. An der Schnittstelle zwischen jeder unteren Elektrode 206 und dem Phasenänderungsmaterial 240 ist ein Phasenänderungselement vorgesehen. Bei einer Ausführungsform werden das Phasenänderungsmaterial 240 und/oder die oberen Elektroden 242 so geätzt, dass jeder Abschnitt des Phasenänderungsmaterials nach dem Ätzen eine, zwei, drei oder eine andere geeignete Anzahl von unteren Elektroden 206 berührt.
14A veranschaulicht eine Querschnittsansicht einer Ausführungsform eines Phasenänderungselements 248a. Bei einer Ausführungsform ist jedes Phasenänderungselement 106 ähnlich dem Phasenänderungselement 248a. Das Phasenänderungselement 248a umfasst eine untere Elektrode 206, das Phasenänderungsmaterial 240, die vierte di elektrische Materialschicht 238, die fünfte dielektrische Materialschicht 250, die Abstandshalter 254, die obere Elektrode 242 und die sechste dielektrische Materialschicht 252. Der Herstellungsprozess des Phasenänderungselements 248a beginnt, indem die fünfte dielektrische Materialschicht abgeschieden wird und die Gräben geätzt werden, um einen Abschnitt von jeder unteren Elektrode 206 freizulegen und um die fünfte dielektrische Materialschicht 250, wie zuvor bereits unter Bezugnahme auf 13A und 13B beschrieben, bereitzustellen.
Als Nächstes wird ein Abstandshaltermaterial, wie beispielsweise SiN oder ein anderes geeignetes Abstandshaltermaterial, formtreu über freiliegenden Abschnitten der fünften dielektrischen Materialschicht 250, der unteren Elektroden 206, der Abstandshalter 230, der ersten dielektrischen Materialschicht 224 und der vierten dielektrischen Materialschicht 238 abgeschieden, um eine Abstandshalter-Materialschicht bereitzustellen. Die Abstandshalter-Materialschicht wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik abgeschieden. Die Abstandshalter-Materialschicht 230a wird mittels Abstandshalter-Ätzung unter Verwendung von RIE oder einer anderen geeigneten Ätztechnik geätzt, um die fünfte dielektrische Materialschicht 250 freizulegen und die Abstandshalter 254 bereitzustellen. Die Abstandshalter 254 verringern den Querschnitt des freiliegenden Abschnitts jeder unteren Elektrode 206, um den Strom zwischen der unteren Elektrode 206 und der oberen Elektrode 242 zu begrenzen.
Das Phasenänderungsmaterial und das Elektrodenmaterial werden dann, wie zuvor bereits unter Bezugnahme auf 13A und 13B beschrieben und veranschaulicht, abgeschieden und geätzt, um das Phasenänderungsmaterial 240 und die oberen Elektroden 242 bereitzustellen. Das Phasenänderungsmaterial 240 umfasst erste Abschnitte 254 in den Gräben zwischen den Abstandshaltern 254 und zweite Abschnitte 246 oberhalb der Gräben. Bei einer Ausführungsform weisen die zweiten Abschnitte 246 des Phasenänderungsmaterials 240 dieselbe Querschnittsbreite auf wie die oberen Elektroden 242.
Ein dielektrisches Material, wie beispielsweise SiO₂, SiO_x, SiN, FSG, BPSG, BSG oder ein anderes geeignetes dielektrisches Material wird über freiliegenden Abschnitten der oberen Elektroden 242, des Phasenänderungsmaterials 240 und der fünften dielektrischen Materialschicht 250 abgeschieden, um eine sechste dielektrische Materialschicht bereitzustellen. Die sechste dielektrische Materialschicht wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik abgeschieden. Die sechste dielektrische Materialschicht wird dann mittels CMP oder einer anderen geeigneten Planarisierungstechnik planarisiert, um die oberen Elektroden 242 freizulegen und die sechste dielektrische Materialschicht 252 bereitzustellen.
14B veranschaulicht eine Querschnittsansicht einer weiteren Ausführungsform eines Phasenänderungselements 248b. Bei einer Ausführungsform ist jedes Phasenänderungselement 106 ähnlich dem Phasenänderungselement 248b. Das Phasenänderungselement 248b umfasst eine untere Elektrode 206, das Phasenänderungsmaterial 240, die vierte dielektrische Materialschicht 238, die fünfte dielektrische Materialschicht 250, die obere Elektrode 242 und die sechste dielektrische Materialschicht 252. Der Herstellungsprozess des Phasenänderungselements 248a beginnt, indem die fünfte dielektrische Materialschicht abgeschieden wird und die Gräben geätzt werden, um einen Abschnitt von jeder unteren Elektrode 206 freizulegen und um die fünfte dielektrische Materialschicht 250 bereitzustellen, wie zuvor bereits unter Bezugnahme auf 13A und 13B beschrieben. Bei dieser Ausführungsform jedoch sind die Gräben angeschrägt, wie dies durch den ersten Abschnitt 244 des Phasenänderungsmaterials 240 angedeutet ist, um den Strom zwischen der unteren Elektrode 206 und der oberen Elektrode 242 zu begrenzen. Die übrigen Herstellungsschritte sind den Schritten ähnlich, die zuvor bereits unter Bezugnahme auf 13A, 13B und 14A beschrieben und veranschaulicht wurden.
15 veranschaulicht eine Querschnittsansicht einer Ausführungsform des vorbehandelten Wafers 210, der ersten dielektrischen Materialschicht 224, der unteren Elektroden 206, der Abstandshalter 230, der dritten dielektrischen Materialschicht 234, einer optionalen Ätzstopp-Materialschicht 252, des Phasenänderungsmaterials 240 und der oberen Elektroden 242. Diese Ausführungsform ist ähnlich der zuvor bereits unter Bezugnahme auf 13A und 13B beschriebenen und veranschaulichten Ausführungsform, mit der Ausnahme, dass diese Ausführungsform die optionale Ätzstopp-Materialschicht 252 umfasst. Bei dieser Ausführungsform endet das Ätzen der Gräben in der fünften dielektri schen Materialschicht an der Ätzstopp-Materialschicht. Die freiliegenden Abschnitte der Ätzstopp-Materialschicht werden dann geätzt, um Abschnitte der unteren Elektroden 206, der Abstandshalter 230, der ersten dielektrischen Materialschicht 224 und der dritten dielektrischen Materialschicht 234 freizulegen und um die Ätzstopp-Materialschicht 252 bereitzustellen.
16 veranschaulicht eine Querschnittsansicht einer weiteren Ausführungsform eines Phasenänderungselements 248c für die Ausführungsform, welche die Ätzstopp-Materialschicht 252 umfasst. Bei einer Ausführungsform ist jedes Phasenänderungselement 106 ähnlich dem Phasenänderungselement 248c. Das Phasenänderungselement 248c umfasst eine untere Elektrode 206, die Ätzstopp-Materialschicht 252, das Phasenänderungsmaterial 240, die vierte dielektrische Materialschicht 238, die fünfte dielektrische Materialschicht 250 und die obere Elektrode 242. Bei dieser Ausführungsform ist der erste Abschnitt 244 des Phasenänderungsmaterials 240 aufgrund einer Ätzung mit abgeschrägtem Graben abgeschrägt. Bei einer weiteren Ausführungsform wird der erste Abschnitt 244 des Phasenänderungsmaterials 240, wie zuvor bereits unter Bezugnahme auf 14A beschrieben und veranschaulicht, durch Verwendung eines Prozesses mit Abstandshalter ausgebildet.
Die folgenden 17 bis 26 veranschaulichen eine weitere Ausführungsform zum Herstellen von Phasenänderungselementen, die anstelle der zuvor bereits unter Bezugnahme auf 14A, 14B und 16 beschriebenen Phasenänderungselemente 248a–248c verwendet werden kann.
17 veranschaulicht eine Querschnittsansicht einer Ausführungsform der unteren Elektroden 206 und der vierten dielektrischen Materialschicht 238, wie zuvor bereits unter Bezugnahme auf 13A und 13B beschrieben und veranschaulicht.
18 veranschaulicht eine Querschnittsansicht einer Ausführungsform der unteren Elektroden 206, der vierten dielektrische Materialschicht 238, einer Ätzstopp-Materialschicht 260a und einer fünften dielektrischen Materialschicht 262a. Ein Ätzstopp-Material, wie beispielsweise SiN oder ein anderes geeignetes Ätzstopp-Material wird über der vierten dielektrischen Materialschicht 238 und den unteren Elektroden 206 abgeschieden, um die Ätzstopp-Materialschicht 260a bereitzustellen. Die Ätzstopp-Materialschicht 260a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik abgeschieden.
Ein dielektrisches Material, wie beispielsweise SiO₂, SiO_x, SiN, FSG, BPSG, BSG oder ein anderes geeignetes dielektrisches Material wird über der Ätzstopp-Materialschicht 260a abgeschieden, um eine fünfte dielektrische Materialschicht 262a bereitzustellen. Die fünfte dielektrische Materialschicht 262a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik abgeschieden.
19 veranschaulicht eine Querschnittsansicht einer Ausführungsform der unteren Elektroden 206, der vierten dielektrischen Materialschicht 238, der Ätzstopp-Materialschicht 260a und der fünften dielektrischen Materialschicht 262 nach dem Ätzen der fünften dielektrischen Materialschicht 262a. Die fünfte dielektrische Materialschicht 262a wird geätzt, um Öffnungen 263 bereitzustellen, die Abschnitte der Ätzstopp-Materialschicht 260a freilegen, und um die fünfte dielektrische Materialschicht 262 bereitzustellen. Bei einer Ausführungsform handelt es sich bei den Öffnungen 263 um Gräben.
20 veranschaulicht eine Querschnittsansicht einer Ausführungsform der unteren Elektroden 206, der vierten dielektrischen Materialschicht 238, der Ätzstopp-Materialschicht 260a, der fünften dielektrischen Materialschicht 262 und einer Abstandshalter-Materialschicht 264a. Ein Abstandshaltermaterial, wie beispielsweise Polysilizium oder ein anderes geeignetes Abstandshaltermaterial, wird formtreu über freiliegenden Abschnitten der fünften dielektrischen Materialschicht 262 und der Ätzstopp-Materialschicht 260a abgeschieden, um eine Abstandshalter-Materialschicht 264a bereitzustellen. Die Abstandshalter-Materialschicht 264a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik abgeschieden.
21 veranschaulicht eine Querschnittsansicht einer Ausführungsform der unteren Elektroden 206, der vierten dielektrischen Materialschicht 238, der Ätzstopp-Materialschicht 260a, der fünften dielektrischen Materialschicht 262 und der Abstandshal ter 264 nach dem Ätzen der Abstandshalter-Materialschicht 264a. Die Abstandshalter-Materialschicht 264a wird mittels Abstandshalter-Ätzung geätzt, um die fünfte dielektrische Materialschicht 262 und Abschnitte der Ätzstopp-Materialschicht 260a freizulegen und um die Abstandshalter 254 bereitzustellen. Die Abstandshalter 264 befinden sich oberhalb der unteren Elektroden 206.
22 veranschaulicht eine Querschnittsansicht einer Ausführungsform der unteren Elektroden 206, der vierten dielektrischen Materialschicht 238, der Ätzstopp-Materialschicht 260a, der fünften dielektrischen Materialschicht 262, der Abstandshalter 264 und einer sechsten dielektrischen Materialschicht 266. Ein dielektrisches Material, wie beispielsweise SiO₂, SiO_x, SiN, FSG, BPSG, BSG oder ein anderes geeignetes dielektrisches Material wird über freiliegenden Abschnitten der Ätzstopp-Materialschicht 260a, der fünften dielektrischen Materialschicht 262 und der Abstandshalter 264 abgeschieden, um eine sechste dielektrische Materialschicht bereitzustellen. Die sechste dielektrische Materialschicht wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik abgeschieden. Die sechste dielektrische Materialschicht wird dann mittels CMP oder einer anderen geeigneten Planarisierungstechnik planarisiert, um die Abstandshalter 264 und die fünfte dielektrische Materialschicht 262 freizulegen und die sechste dielektrische Materialschicht 266 bereitzustellen.
23 veranschaulicht eine Querschnittsansicht einer Ausführungsform der unteren Elektroden 206, der vierten dielektrischen Materialschicht 238, der Ätzstopp-Materialschicht 260, der fünften dielektrischen Materialschicht 262 und der sechsten dielektrischen Materialschicht 266 nach dem Entfernen der Abstandshalter 264 und dem Ätzen der Ätzstopp-Materialschicht 260a. Die Abstandshalter 264 werden durch Verwendung von selektivem Ätzen oder eines anderen geeigneten Ätzverfahrens entfernt, um Abschnitte der Ätzstopp-Materialschicht 260a freizulegen. Die freiliegenden Abschnitte der Ätzstopp-Materialschicht 260a werden geätzt, um Abschnitte der unteren Elektroden 206 freizulegen und um die Ätzstopp-Materialschicht 260 bereitzustellen. Bei einer Ausführungsform weisen die freiliegenden Abschnitte der unteren Elektroden 206 sublithographische Querschnitte auf.
24 veranschaulicht eine Querschnittsansicht einer Ausführungsform der unteren Elektroden 206, der vierten dielektrischen Materialschicht 238 und der Ätzstopp-Materialschicht 260 nach dem Entfernen der fünften dielektrischen Materialschicht 262 und der sechsten dielektrischen Materialschicht 266. Die fünfte dielektrische Materialschicht 262 und die sechste dielektrische Materialschicht 266 werden entfernt, um die Ätzstopp-Materialschicht 260 freizulegen.
25 veranschaulicht eine Querschnittsansicht einer Ausführungsform der unteren Elektroden 206, der vierten dielektrischen Materialschicht 238, der Ätzstopp-Materialschicht 260, einer Phasenänderungs-Materialschicht 240a und einer Elektroden-Materialschicht 242a. Ein Phasenänderungsmaterial, wie beispielsweise eine Chalcogenidverbindung oder ein anderes geeignetes Phasenänderungsmaterial wird über der Ätzstopp-Materialschicht 260 und freiliegenden Abschnitten der unteren Elektroden 206 abgeschieden, um eine Phasenänderungs-Materialschicht 240a bereitzustellen. Die Phasenänderungs-Materialschicht 240a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik abgeschieden. Bei einer weiteren Ausführungsform wird ein als „Damascene Process" bezeichnetes Verfahren verwendet, um das Phasenänderungsmaterial bereitzustellen, das die unteren Elektroden 206 berührt.
Ein Elektrodenmaterial, wie beispielsweise TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, TaAlN, WN, C oder ein anderes geeignetes Elektrodenmaterial wird über der Phasenänderungs-Materialschicht 240a abgeschieden, um eine Elektroden-Materialschicht 242a bereitzustellen. Die Elektroden-Materialschicht 242a wird anhand von CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik abgeschieden.
26 veranschaulicht eine Querschnittsansicht einer Ausführungsform der unteren Elektroden 206, der vierten dielektrischen Materialschicht 238, der Ätzstopp-Materialschicht 260, des Phasenänderungsmaterials 240 und der oberen Elektroden 242 nach dem Ätzen der Phasenänderungs-Materialschicht 240a und der Elektroden-Materialschicht 242a. Die Elektroden-Materialschicht 242a und die Phasenänderungs-Materialschicht 240a werden unter Verwendung von RIE oder einer anderen geeigneten Ätztechnik geätzt, um Öffnungen 270 bereitzustellen, die Abschnitte der Ätz stopp-Materialschicht 260 freilegen, und um das Phasenänderungsmaterial 240 und die oberen Elektroden 242 bereitzustellen. Bei einer Ausführungsform handelt es sich bei den Öffnungen 270 um Gräben. An der Schnittstelle zwischen jeder unteren Elektrode 206 und dem Phasenänderungsmaterial 240 ist ein Phasenänderungselement vorgesehen. Ein dielektrisches Material wird dann, wie zuvor bereits unter Bezugnahme auf 14A beschrieben und veranschaulicht, abgeschieden und planarisiert, um das dielektrische Material 252 in den Öffnungen 270 bereitzustellen.
Die folgenden 27A bis 29B veranschaulichen eine weitere Ausführungsform zum Herstellen eines Speicherfelds, wie beispielsweise des zuvor bereits unter Bezugnahme auf 2 und 3 beschriebenen und veranschaulichten Speicherfelds 101. Bei dieser Ausführungsform wird zunächst der zuvor bereits unter Bezugnahme auf 4 bis 11B beschriebene und veranschaulichte Herstellungsprozess durchgeführt.
27A veranschaulicht eine Draufsicht, und 27B veranschaulicht eine Querschnittsansicht einer Ausführungsform des vorbehandelten Wafers 210, der ersten dielektrischen Materialschicht 224b, der Elektroden-Materialschicht 206c, der Abstandshalter 230c, der dritten dielektrischen Materialschicht 234b, des Phasenänderungsmaterials 240 und der oberen Elektroden 242. Bei dieser Ausführungsform werden das Phasenänderungsmaterial 240 und die oberen Elektroden 242 wie zuvor bereits unter Bezugnahme auf 13A bis 16 beschrieben und veranschaulicht hergestellt, bevor die Elektroden-Materialschicht 206c geätzt wird, um die unteren Elektroden 206 bereitzustellen. Bei einer weiteren Ausführungsform werden die oberen Elektroden 242 gemäß den Verarbeitungsschritten hergestellt, die weiter unten unter Bezugnahme auf 28 bis 29B beschrieben sind.
28 veranschaulicht eine Querschnittsansicht einer Ausführungsform des vorbehandelten Wafers 210, der Elektroden-Materialschicht 206c, der fünften dielektrischen Materialschicht 250a, des Phasenänderungsmaterials 240, der oberen Elektroden 242 und einer Abstandshalter-Materialschicht 280a. Die in 28 veranschaulichte Querschnittsansicht verläuft rechtwinklig zu der in 27B veranschaulichten Querschnittsansicht. Ein Abstandshaltermaterial, wie beispielsweise SiN oder ein anderes geeignetes Abstandshal termaterial, wird formtreu über freiliegenden Abschnitten der oberen Elektroden 242, des Phasenänderungsmaterials 240 und der fünften dielektrischen Materialschicht 250a abgeschieden, um eine Abstandshalter-Materialschicht 280a bereitzustellen. Die Abstandshalter-Materialschicht 280a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik abgeschieden.
29A veranschaulicht eine Draufsicht, und 29B veranschaulicht eine Querschnittsansicht einer Ausführungsform des vorbehandelten Wafers 210, der unteren Elektroden 206, der fünften dielektrischen Materialschicht 250, des Phasenänderungsmaterials 240, der oberen Elektroden 242 und der Abstandshalter 280b nach dem Ätzen der Abstandshalter-Materialschicht 280a, der fünften dielektrischen Materialschicht 250a und der Elektroden-Materialschicht 206c. Die Abstandshalter-Materialschicht 280a wird mittels Abstandshalter-Ätzung unter Verwendung von RIE oder einer anderen geeigneten Ätztechnik geätzt, um die oberen Elektroden 242 und Abschnitte der fünften dielektrischen Materialschicht 250a freizulegen und um die Abstandshalter 280b bereitzustellen.
Die fünfte dielektrische Materialschicht 250a und die Elektroden-Materialschicht 206c werden dann unter Verwendung von RIE oder einer anderen geeigneten Ätztechnik mit Eigenausrichtung an den Abstandshaltern 280b geätzt, um Abschnitte des vorbehandelten Wafers 210 freizulegen und die unteren Elektroden 206 und die fünfte dielektrische Materialschicht 250 bereitzustellen. Ein dielektrisches Material, wie beispielsweise SiO₂, SiO_x, SiN, FSG, BPSG, BSG oder ein anderes geeignetes dielektrisches Material wird über freiliegenden Abschnitten der oberen Elektroden 242, der Abstandshalter 280b, der fünften dielektrischen Materialschicht 250, der unteren Elektroden 206 und des vorbehandelten Wafers 210 abgeschieden, um eine dielektrische Materialschicht bereitzustellen. Die dielektrische Materialschicht wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik abgeschieden. Die dielektrische Materialschicht wird dann unter Verwendung von CMP oder einer anderen geeigneten Planarisierungstechnik planarisiert. Obere Metallisierungsschichten, welche die Bitleitungen 112 umfassenden, werden dann oberhalb der oberen Elektroden 242 hergestellt, um das Speicherfeld 101 bereitzustellen.
Ausführungsformen stellen ein Phasenänderungs-Speicherfeld einschließlich L-förmiger, unterer Elektroden, die durch Abscheidung an den Seitenwänden definiert sind, sowie eines dielektrischen Abstandshalters bereit. Durch den Prozess zur Herstellung der unteren Elektroden werden enge Überlagerungstoleranzen vermieden und unter Verwendung der dielektrischen Abstandshalter ein Isolationsmuster mit Eigenausrichtung eingeschlossen, um die Anzahl der kritischen Lithographieschritte zu verringern, die zum Herstellen des Speicherfelds verwendet werden.
Obwohl der Schwerpunkt bei den in diesem Dokument beschriebenen, spezifischen Ausführungsformen im Wesentlichen auf der Verwendung von Phasenänderungs-Speicherelementen liegt, kann die vorliegende Erfindung auf jeden beliebigen Typ von resistiven Speicherelementen oder die Resistivität ändernden Speicherelementen angewendet werden.
Obwohl in diesem Dokument spezifische Ausführungsformen veranschaulicht und beschrieben wurden, werden es die Durchschnittsfachleute auf dem Gebiet würdigen, dass die gezeigten und beschriebenen spezifischen Ausführungsformen durch eine Vielzahl von alternativen und/oder äquivalenten Implementierungen ersetzt werden können, ohne dass vom Schutzumfang der vorliegenden Erfindung abgewichen wird. Diese Anmeldung soll jegliche Adaptionen oder Variationen der in diesem Dokument erörterten, spezifischen Ausführungsformen umfassen. Daher soll die Erfindung nur durch die Ansprüche und deren Äquivalente beschränkt werden.

Claims

Integrierte Schaltung, die Folgendes aufweist: einen Kontakt; einen ersten Abstandshalter; eine erste Elektrode, die einen ersten Abschnitt und einen zweiten Abschnitt umfasst, wobei der zweite Abschnitt den Kontakt berührt und durch den ersten Abstandshalter definiert ist; eine zweite Elektrode; und die Resistivität änderndes Material zwischen der zweiten Elektrode und dem ersten Abschnitt der ersten Elektrode.
Integrierte Schaltung nach Anspruch 1, wobei der erste Abschnitt der ersten Elektrode durch eine Seitenwand definiert ist und einen sublithographischen Querschnitt aufweist.
Integrierte Schaltung nach Anspruch 1, wobei das die Resistivität ändernde Material einen ersten Abschnitt mit sublithographischem Querschnitt aufweist, der den ersten Abschnitt der ersten Elektrode berührt.
Integrierte Schaltung nach Anspruch 3, wobei der erste Abschnitt des die Resistivität ändernden Materials durch zweite Abstandshalter definiert ist.
Integrierte Schaltung nach Anspruch 3, wobei der erste Abschnitt des die Resistivität ändernden Materials durch einen abgeschrägten Graben definiert ist.
Integrierte Schaltung nach Anspruch 3, wobei der erste Abschnitt des die Resistivität ändernden Materials durch einen Graben definiert ist, der durch einen Opfer-Abstandshalter definiert ist.
Integrierte Schaltung nach Anspruch 1, wobei das die Resistivität ändernde Material ein Phasenänderungsmaterial aufweist.
System, das Folgendes aufweist: einen Host; und eine Speichervorrichtung, die kommunikativ mit dem Host gekoppelt ist, wobei die Speichervorrichtung Folgendes aufweist: einen ersten Abstandshalter; eine erste Elektrode, die einen ersten Abschnitt und einen zweiten Abschnitt umfasst, wobei der zweite Abschnitt durch den ersten Abstandshalter definiert ist; eine zweite Elektrode; und ein Phasenänderungselement zwischen der ersten Elektrode und der zweiten Elektrode.
System nach Anspruch 8, wobei der erste Abschnitt der ersten Elektrode durch eine Seitenwand definiert ist und einen sublithographischen Querschnitt aufweist.
System nach Anspruch 9, wobei das Phasenänderungselement einen ersten Abschnitt mit sublithographischem Querschnitt aufweist, der den ersten Abschnitt der ersten Elektrode berührt.
System nach Anspruch 10, wobei die Speichervorrichtung ferner Folgendes aufweist: eine mit der ersten Elektrode gekoppelte Zugriffsvorrichtung.
System nach Anspruch 8, wobei die Speichervorrichtung ferner Folgendes aufweist: eine Schreibschaltung, die so konfiguriert ist, dass sie das Phasenänderungselement programmiert; eine Leseschaltung, die so konfiguriert ist, dass sie einen Zustand des Phasenänderungselements liest; und eine Steuereinrichtung, die so konfiguriert ist, dass sie die Schreibschaltung und die Leseschaltung steuert.
Speicher, der Folgendes aufweist: eine erste Elektrode, die einen ersten Abschnitt und einen zweiten Abschnitt umfasst; Mittel zum Definieren einer Größe des zweiten Abschnitts der ersten Elektrode; eine zweite Elektrode; und Mittel zum Begrenzen des Stroms zwischen der ersten Elektrode und der zweiten Elektrode.
Speicher nach Anspruch 13, wobei das Mittel zum Begrenzen des Stroms durch Abstandshalter an Seitenwänden eines Grabens definiert ist.
Speicher nach Anspruch 13, wobei das Mittel zum Begrenzen des Stroms durch einen abgeschrägten Graben definiert ist.
Speicher nach Anspruch 13, wobei das Mittel zum Begrenzen des Stroms durch einen Graben definiert ist, der durch einen Opfer-Abstandshalter definiert ist.
Speicher nach Anspruch 13, wobei das Mittel zum Begrenzen des Stroms durch eine Bemusterung von die Resistivität änderndem Material mittels eines als „Damascene Process" bezeichneten Verfahrens definiert ist.
Verfahren zur Herstellung einer integrierten Schaltung mit einer Speicherzelle, wobei das Verfahren Folgendes umfasst: Herstellen einer ersten Elektrode, die einen ersten Abschnitt und einen zweiten Abschnitt umfasst, wobei der zweite Abschnitt einen Kontakt berührt und durch einen Abstandshalter aus dielektrischem Material definiert ist; Herstellen eines Phasenänderungselements, das den ersten Abschnitt der ersten Elektrode berührt; und Herstellen einer zweiten Elektrode, die mit dem Phasenänderungselement gekoppelt ist.
Speicher nach Anspruch 18, wobei das Herstellen des Phasenänderungselements das Bemustern des Phasenänderungselements mittels eines als „Damascene Process" bezeichneten Verfahrens umfasst.
Speicher nach Anspruch 18, wobei das Herstellen des Phasenänderungselements Folgendes umfasst: Abscheiden eines dielektrischen Materials über der ersten Elektrode; Ätzen eines abgeschrägten Grabens im dielektrischen Material, um einen Abschnitt der ersten Elektrode freizulegen; und Abscheiden von Phasenänderungsmaterial über dem freiliegenden Abschnitt der ersten Elektrode.
Speicher nach Anspruch 18, wobei das Herstellen des Phasenänderungselements Folgendes umfasst: Abscheiden eines dielektrischen Materials über der ersten Elektrode; Ätzen eines Grabens im dielektrischen Material, um einen Abschnitt der ersten Elektrode freizulegen; Ausbilden von Abstandshaltern an Seitenwänden des Grabens; und Abscheiden von Phasenänderungsmaterial zwischen den Abstandshaltern.
Speicher nach Anspruch 18, wobei das Herstellen des Phasenänderungselements Folgendes umfasst: Abscheiden eines ersten dielektrischen Materials über der ersten Elektrode; Abscheiden eines zweiten dielektrischen Materials über dem ersten dielektrischen Material; Ätzen des zweiten dielektrischen Materials, um einen Graben bereitzustellen, der einen Abschnitt des ersten dielektrischen Materials freilegt; Ausbilden von Mehrfach-Abstandshaltern an Seitenwänden des Grabens; Abscheiden eines dritten dielektrischen Materials zwischen den Abstandshaltern; Ätzen der Abstandshalter, um einen Abschnitt des ersten dielektrischen Materials freizulegen; Ätzen des freiliegenden Abschnitts des ersten dielektrischen Materials, um einen Abschnitt der ersten Elektrode freizulegen; und Abscheiden von Phasenänderungsmaterial über dem freiliegenden Abschnitt der ersten Elektrode.
Verfahren nach Anspruch 18, wobei das Herstellen der ersten Elektrode Folgendes umfasst: Abscheiden eines ersten dielektrischen Materials über dem Kontakt; Abscheiden eines zweiten dielektrischen Materials über dem ersten dielektrischen Material; Ätzen des zweiten dielektrischen Materials und des ersten dielektrischen Materials, um einen Graben bereitzustellen, der einen Abschnitt des Kontakts freilegt; formtreues Abscheiden einer Elektroden-Materialschicht über freiliegenden Abschnitten des geätzten zweiten dielektrischen Materials, des geätzten ersten dielektrischen Materials und des Kontakts einschließlich der Seitenwände des Grabens; Ausbilden von Abstandshaltern aus dielektrischem Material, die das Elektrodenmaterial an Seitenwänden des Grabens berühren; Ätzen der freiliegenden horizontalen Abschnitte des Elektrodenmaterials; Abscheiden eines dritten dielektrischen Materials zwischen den Abstandshaltern aus dielektrischem Material; Planarisieren des dritten dielektrischen Materials, der Abstandshalter aus dielektrischem Material, des Elektrodenmaterials und des zweiten dielektrischen Materials, um das erste dielektrische Material freizulegen; und Ätzen des Elektrodenmaterials, der Abstandshalter aus dielektrischem Material, des zweiten dielektrischen Materials und des dritten dielektrischen Materials, um rechtwinklig zu den Abstandshaltern aus dielektrischem Material Gräben auszubilden und die erste Elektrode bereitzustellen.
Verfahren zur Herstellung einer Speicherzelle, wobei das Verfahren Folgendes umfasst: Bereitstellen eines vorbehandelten Wafers, der einen Kontakt umfasst; Abscheiden einer ersten dielektrischen Materialschicht über dem vorbehandelten Wafer; Abscheiden einer zweiten dielektrischen Materialschicht über der ersten dielektrischen Materialschicht; Ätzen der zweiten dielektrischen Materialschicht und der ersten dielektrischen Materialschicht, um erste Gräben bereitzustellen, die einen Abschnitt des Kontakts freilegen; formtreues Abscheiden einer Elektroden-Materialschicht über freiliegenden Abschnitten der zweiten dielektrischen Materialschicht, der ersten dielektrischen Materialschicht und des vorbehandelten Wafers; Herstellen von ersten Abstandshaltern, welche die Elektroden-Materialschicht an den Seitenwänden der ersten Gräben berühren; Ätzen der freiliegenden horizontalen Abschnitte der Elektroden-Materialschicht, um eine Linie von unterem Elektrodenmaterial bereitzustellen; Abscheiden einer vierten dielektrischen Materialschicht über freiliegenden Abschnitten der zweiten dielektrischen Materialschicht, der Linie von unterem Elektrodenmaterial, der ersten Abstandshalter und des vorbehandelten Wafers; Planarisieren der vierten dielektrischen Materialschicht, der zweiten dielektrischen Materialschicht, der ersten Abstandshalter und der Linie von unterem Elektrodenmaterial, um die erste dielektrische Materialschicht freizulegen; Herstellen einer Linie von Phasenänderungsmaterial rechtwinklig zu der Linie von unterem Elektrodenmaterial; Herstellen einer Linie von oberem Elektrodenmaterial, das die Linie von Phasenänderungsmaterial berührt; Herstellen von zweiten Abstandshaltern an Seitenwänden der Linie von Phasenänderungsmaterial und der Linie von oberem Elektrodenmaterial; und Ätzen der ersten dielektrischen Materialschicht, der Linie von unterem Elektrodenmaterial, der ersten Abstandshalter und der vierten dielektrischen Material schicht in Eigenausrichtung zu den zweiten Abstandshaltern, um eine untere Elektrode bereitzustellen, die den Kontakt berührt.
Verfahren nach Anspruch 24, wobei das Herstellen der Linie des Phasenänderungselements Folgendes umfasst: Abscheiden einer fünften dielektrischen Materialschicht über freiliegenden Abschnitten der ersten dielektrischen Materialschicht, der Linie von unterem Elektrodenmaterial, der ersten Abstandshalter, der vierten dielektrischen Materialschicht und des vorbehandelten Wafers; Ätzen der fünften dielektrischen Materialschicht, um rechtwinklig zu den ersten Abstandshaltern einen zweiten Graben auszubilden, wodurch ein Abschnitt der Linie von unterem Elektrodenmaterial freigelegt wird; und Abscheiden von Phasenänderungsmaterial im zweiten Graben.
Verfahren nach Anspruch 24, wobei das Herstellen der Linie des Phasenänderungselements Folgendes umfasst: Abscheiden einer Ätzstopp-Materialschicht über freiliegenden Abschnitten der ersten dielektrischen Materialschicht, der Linie von unterem Elektrodenmaterial, der ersten Abstandshalter, der vierten dielektrischen Materialschicht und des vorbehandelten Wafers; Abscheiden einer fünften dielektrischen Materialschicht über der Ätzstopp-Materialschicht; Ätzen der fünften dielektrischen Materialschicht, um rechtwinklig zu den ersten Abstandshaltern einen zweiten Graben auszubilden, wodurch ein Abschnitt der Ätzstopp-Materialschicht freigelegt wird; Ätzen des freiliegenden Abschnitts der Ätzstopp-Materialschicht, um einen Abschnitt der Linie von unterem Elektrodenmaterial freizulegen; und Abscheiden von Phasenänderungsmaterial im zweiten Graben und über dem freiliegenden Abschnitt der Linie von unterem Elektrodenmaterial.
Integrierte Schaltung, die Folgendes aufweist: ein Speicherfeld mit Reihen und Spalten, wobei das Speicherfeld Folgendes aufweist: eine Vielzahl von ersten Elektroden, wobei jede erste Elektrode einen Streifen von Elektrodenmaterial aufweist, der durch Ätzen einer Linie von Elektrodenmaterial entlang jeder Reihe ausgebildet wurde; eine Vielzahl von Linien von Phasenänderungsmaterial, wobei jede Linie von Phasenänderungsmaterial entlang einer Spalte verläuft und die ersten Elektroden entlang der Spalte berührt; und eine Vielzahl von Linien von Elektrodenmaterial, wobei jede Linie von Elektrodenmaterial entlang einer Spalte verläuft und die Linie von Phasenänderungsmaterial entlang der Spalte berührt.