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Die
vorliegende Erfindung betrifft allgemein Halbleiterschaltungen und
insbesondere ein System und ein Verfahren zur Bitleitungssteuerung.
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Mit
immer kleiner werdenden Strukturgrößen von Halbleitern hat der
Spannungspegel, dem diese Bauelemente widerstehen können, entsprechend
abgenommen. Dünnere
Gateoxide und kürzere
Kanallängen
haben die üblichen
Versorgungsspannungen von den vor 10 Jahren auftretenden 5 V und
3,3 V auf 1,2 V und darunter verringert. Die höhere Anordnungsdichte und schnellere
Leistungsfähigkeit
von Submikrometerprozessen erfolgten zu Lasten von niedrigeren Anordnungs-Durchschlagspannungen. Die
hohe Nachfrage nach kleinen tragbaren Anordnungen wie etwa MP3-Playern
hat auch die Nachfrage nach Schaltungen erhöht, die effizient aus einer einzigen
Batteriezelle arbeiten können.
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Niedrigere
Stromversorgungsspannungen haben zu einer Anzahl von Schaltungsentwurfproblemen
und -schwierigkeiten geführt.
Eine dieser Schwierigkeiten ist in dem Entwurf von dichten nicht-flüchtigem
Speicher begründet.
Es sind sehr kleine Strukturgrößen erforderlich,
um nicht-flüchtige Speicheranordnungen,
die Milliarden Speicherzellen auf einer einzigen integrierten Schaltung
aufweisen, ökonomisch
herzustellen und zu produzieren. Die Programmierung und Löschung von
nicht-flüchtigen Speichern
wie etwa elektrisch löschbarem
Nur-Lesespeicher (EEPROM) und Flash-Speicher erfordert die Anwendung
von Spannungspegeln, die höher sind
als die Widerstandsfähigkeit
einer typischen Submikrometeranordnung minimaler Größe. Zum Beispiel
können
Schreibspannungen von etwa 6 V bis 7 V in einem Prozess erforderlich
sein, der nur einer Maximalspannung von etwa 2 V widerstehen kann.
Eine Lösung
dieses Problems bestand darin, Hochspannungsanordnungen herzustellen,
die höheren
Programmierspannungen widerstehen können, und diese Anordnungen
für Speichermatrix-Unterstützungsschaltkreise
wie etwa Ladungspumpen, Pegelumsetzer und Bitleitungstreiber, die
diesen hohen Spannungen widerstehen müssen, zu verwenden.
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Diese
Hohe-Spannung-Anordnungen (im Folgenden auch bezeichnet als Hochspannungsanordungen)
kommen auf Kosten dickerer Oxide und Anordnungsflächen, die
die Anordnungsflächen
von Niederspannungsanordnungen minimaler Geometrie signifikant übersteigen
können.
Es ist notwendig, die physischen Abmessungen dieser Hochspannungsanordnungen
zu vergrößern sowie
dickere Gateoxide bereitzustellen, die bei Anwesenheit dieser höheren Spannungen
nicht durchschlagen oder ausfallen. Die Integration dieser Hochspannungsanordnungen
in hochdichte nicht-flüchtige
Speicher erfordert, eine signifikante Menge von Siliziumfläche Hochspannungs-Unterstützungsschaltkreisen
zu widmen, wodurch die Maximalzahl nicht-flüchtiger Speicherzellen, die
auf einer gegebenen integrierten Schaltung hergestellt werden können, begrenzt
wird.
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Auf
dem Gebiet nicht-flüchtiger
Speicher werden Anordnungen und Verfahren zum Verringern der Hochspannungs-Unterstützungsschaltkreisen gewidmeten
Fläche
benötigt.
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Bei
einer Ausführungsform
wird ein Bitleitungstreiber offenbart. Der Treiber besitzt einen
ersten Treiber mit einem Sourceanschluss, der mit einem Hochspannungsversorgungsbus
gekoppelt ist, und einem Drainanschluss, der mit der Bitleitung
gekoppelt ist, und einen zweiten Treiber mit einem Sourceanschluss,
der mit einem Hochspannungs-Rückführungsbus
gekoppelt ist, und einem Drainanschluss, der mit der Bitleitung
gekoppelt ist. Der Treiber besitzt außerdem einen ersten Vortreiber, der
mit einem Gateanschluss des ersten Treibers gekoppelt ist, und einen
zweiten Vortreiber, der mit einem Gateanschluss des zweiten Treibers
gekoppelt ist. Der erste Treiber und der zweite Treiber weisen auf
eine erste Art von Transistor und der erste Vortreiber und der zweite
Vortreiber weisen auf eine zweite Art von Transistor. Die erste
Art von Transistor besitzt eine höhere Nennspannung als die zweite
Art von Transistor.
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Im
Obigen wurden Merkmale der vorliegenden Erfindung relativ allgemein
skizziert. Im Folgenden werden zusätzliche Merkmale der Erfindung
beschrieben, die den Gegenstand der Ansprüche der Erfindung bilden. Für Fachleute
ist erkennbar, dass die offenbarte Konzeption und spezifische Ausführungsform
ohne weiteres als Grundlage zum Modifizieren oder Entwerfen anderer
Strukturen oder Prozesse zum Ausführen derselben Zwecke der vorliegenden
Erfindung benutzt werden können.
Außerdem
ist für
Fachleute erkennbar, dass solche äquivalenten Konstruktionen
nicht von dem in den angefügten
Ansprüchen
dargelegten Gedanken und Schutzumfang der Erfindung abweichen.
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Für ein vollständigeres
Verständnis
der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden
Beschreibungen in Verbindung mit den beigefügten Zeichnungen Bezug genommen.
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Es
zeigen:
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1 eine
Ausführungsform
einer Speichermatrix und zugeordneter Unterstützungsschaltkreise;
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2 ein
Schaltbild einer Ausführungsform einer
Bitleitungssteuerschaltung;
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3a bis 3b Schaltbilder
einer alternativen Ausführungsform
einer Bitleitungssteuerschaltung;
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4 eine
Layoutanordnung für
eine Ausführungsform
einer Bitleitungssteuerschaltung;
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5a ein
Schaltbild einer Ausführungsform eines
Latches; und
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5b ein
Schaltbild einer Ausführungsform eines
Pegelumsetzers.
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Entsprechende
Bezugszahlen und Bezugssymbole in verschiedenen Figuren beziehen
sich im Allgemeinen auf entsprechende Teile, sofern es nicht anders
angegeben wird. Die Figuren sind so gezeichnet, dass die relevanten
Aspekte von Ausführungsformen
der vorliegenden Erfindung deutlich dargestellt werden, und sind
nicht notwendigerweise maßstabsgetreu.
Um bestimmte Ausführungsformen deutlicher
darzustellen, kann einer Figurenzahl ein Buchstabe folgen, der Varianten
derselben Struktur, desselben Materials oder desselben Prozessschrittes
angibt.
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Die
Herstellung und Verwendung von Ausführungsformen werden im Folgenden
ausführlich besprochen.
Es versteht sich jedoch, dass die vorliegende Erfindung viele anwendbare
erfindungsgemäße Konzepte
bereitstellt, die in vielfältigen
spezifischen Kontexten realisiert werden können. Die besprochenen spezifischen
Ausführungsformen
veranschaulichen lediglich spezifische Arten der Herstellung und
Verwendung der Erfindung und begrenzen nicht ihren Schutzumfang.
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Die
vorliegende Erfindung wird mit Bezug auf Ausführungsformen in einem spezifischen
Kontext beschrieben, nämlich
eine Bitleitungsschnittstelle für einen
nicht-flüchtigen
Speicher. Ausführungsformen der
vorliegenden Erfindung können
auch auf andere Schaltungen und Systeme angewandt werden, die flächeneffiziente
Verwendung von Hochspannungs-Unterstützungsschaltkreisen in hochdichten Schaltungsanwendungen
erfordern.
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1 zeigt
ein nicht-flüchtiges
Speichersystem 100 gemäß einer
Ausführungsform
der vorliegenden Erfindung. Die nicht- flüchtige
Speicherzellenmatrix 108 ist an einen Wortleitungsdekoder 102 und
einen Bitleitungsdekoder 106 angeschaltet. Im Allgemeinen
besteht die nicht-flüchtige
Speicherzellenmatrix 108 aus individuellen nicht-flüchtigen
Speicherzellen 114, die bei bevorzugten Ausführungsformen
als Floating-Gate-Speicherzellen oder als Ladungsfallen-Speicherzellen hergestellt
werden. Bei alternativen Ausführungsformen
können
andere Zellenarchitekturen verwendet werden, wie zum Beispiel Speicherzellen
mit programmierbarem Widerstand, bei denen typischerweise für den Betrieb
des Speichers eine Vorspannung verwendet wird, die größer als
die Versorgungsspannung ist.
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Bei
bevorzugten Ausführungsformen
der vorliegenden Erfindung ist das Speichersystem 100 ein
Flash-Speichersystem, in dem Daten in großen Blöcken geschrieben und gelöscht werden.
Bei alternativen Ausführungsformen
können
jedoch andere nicht-flüchtige Architekturen
verwendet werden, wie zum Beispiel EEPROM mit der Fähigkeit
zum byte-weisen Schreiben von Daten in die Speichermatrix 108.
Bevorzugte Ausführungsformen
verwenden zur Programmierung der Speicherzellen 114 Fowler-Nordheim-(FN-)Tunnelungstechniken.
Bei bestimmten Ausführungsformen
wird FN-Tunneln auch zum Löschen
verwendet. EN-Tunneln erfordert einen sehr niedrigen Programmierstrom
(z. B. 1 nA) für
jede Zelle auf Kosten einer längeren
Programmierzeit. Zum Beispiel erfordert ein FN-Tunneln typischerweise
eine Programmierzeit von zwischen etwa 1 ms und 20 ms, während schnellere,
aber hochstromigere Programmierverfahren wie etwa Source-seitige
Injektion (Source Side Injection (SSI)) möglicherweise nur zwischen etwa
10 μs und
etwa 50 μs
zum Programmieren einer Speicherzelle erfordern. Da die Speicherzellen 114 jedoch
in großen
Blöcken
beschrieben werden, ist die mittlere Programmierzeit pro Flash-Bit
mit der mittleren Programmierzeit bei Verwendung von Hochstromverfahren
vergleichbar oder sogar kleiner als diese. Die Verwendung von FN-Tunneln
ist bei Ausführungsformen
der vorliegenden Erfindung vorteilhaft, weil der niedrigere Programmierstrom
die Verwendung kleinerer Bauelemente in die Speicherzellenmatrix 108 umgebenden Unterstützungsschaltkreisen
ermöglicht.
Bei alternativen Ausführungsformen
der vorliegenden Erfindung können
andere nicht-flüchtige
Architekturen verwendet werden, wie zum Beispiel EEPROM, bei denen Daten
byte-weise geschrieben werden können.
Bei alternativen Ausführungsformen
können
auch andere Programmiertechniken wie zum Beispiel SSI verwendet
werden.
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Um
das Schreiben großer
Speicherblöcke
zu erleichtern, speichert der Assembly-Puffer 130 vorübergehend
einen großen
Block zu schreibender Daten. Bei bevorzugten Ausführungsformen
werden Daten vor dem Schreiben der Daten in die Speicherzellenmatrix 108 in
den Assembly-Puffer 130 geschrieben. Bei bevorzugten Ausführungsformen kann
die Größe dieses
Blocks zwischen etwa 1 Bit und etwa 2048 Bit betragen, bei alternativen
Ausführungsformen
können
jedoch auch andere Größen verwendet
werden.
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Der
Dekoder 106 auf Bitleitungsebene verbindet den Assembly-Puffer 130 mit
den Bitleitungen BL3 bis BL0. Zur einfacheren Darstellung sind nur vier
Bitleitungen gezeigt, obwohl bei Ausführungsformen der vorliegenden
Erfindung mehr Bitleitungen, z. B. 2048 Bitleitungen, verwendet
werden. Die Bitleitungen BL3 bis BL0 koppeln die Drainanschlüsse von Speichermatrixtransistoren 114 während Leseoperationen
mit dem Leseverstärker 112 und
während Schreib-
und Löschoperationen
mit durch die Ladungspumpe 120 erzeugten Programmierspannungen.
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Der
Dekoder 106 auf Bitleitungsebene enthält einen Bitleitungs-Steuerblock 110,
der die Schaltungen enthält,
die die Bitleitungen ansteuern. Da Programmierspannungen die maximalen
Betriebsspannungen für
Niederspannungsbauelemente überschreiten,
werden hohen Spannungen ausgesetzte Schaltungsbauelemente mit Hochspannungsbauelementen implementiert.
Diese Hochspannungsbauelemente besitzen ein dickeres Gateoxid und
längere Kanalbreiten
und Kanallängen
als Niederspannungsbauelemente minimaler Größe, um den höheren elektrischen
Feldern zu widerstehen und um Bauelemente vor Durchschlag und/oder
Zerstörung
zu schützen.
Bei Ausführungsformen,
die FN-Tunneln verwenden, werden Hochspannungsbauelemente in dem
Bitleitungssteuerblock jedoch aufgrund der niedrigeren verwendeten
Ströme
im Vergleich zu Kanal-Heiße-Elektronen-Programmiertechniken
wie etwa SSI für
kleinere Größe optimiert.
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Ein
zum Programmieren von Speicherzellen 114 verwendetes Verfahren
zum FN-Tunneln erfordert, das Drainpotential der Speicherzelle 114 auf eine
hohe Programmierspannung zu erhöhen.
Diese hohe Programmierspannung beträgt typischerweise zwischen
etwa 4 V und etwa 6 V gemäß Ausführungsformen
der vorliegenden Erfindung. Bei einer gegebenen konkreten Anwendung
und einem gegebenen konkreten Prozess können auch Spannungen außerhalb
dieses Bereichs, die zum Programmieren der Speicherzellenmatrix 108 ausreichen,
verwendet werden. Bei Ausführungsformen
der vorliegenden Erfindung dient die Steuerung 110 auf
Bitleitungsebene zum Anschalten abhängig von dem gewünschten
Programmierzustand entweder einer hohen Programmierspannung an die
Bitleitungen BL3 bis BL0 oder einer niedrigeren Referenzspannung
wie etwa Masse oder einer negativen Spannung.
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Der
Bitleitungssteuerblock 114 enthält ferner Schaltungen zum Latchen
der Inhalte des Assembly-Puffers 130 vor dem Beschreiben
der Speicherzellenmatrix 108. Bei bestimmten Ausführungsformen der
vorliegenden Erfindung ist die Schnittstelle zu dem Speicher schmal,
zum Beispiel 16 Bit breit. Um die Programmierung einer vollständigen Seite
von zum Beispiel 2048 Bit zu ermöglichen,
werden die Daten in einem Assembly-Puffer gespeichert. Bei herkömmlichen
Ausführungsformen
ist der Bitleitungssteuerblock 110 aufgrund der vielen
zum Latchen von Eingangsdaten und Ansteuern der Bitleitungen erforderlichen
Hochspannungsbauelemente physisch groß. Bei Ausführungsformen der vorliegenden
Erfindung werden Bauelemente, die Eingangsdaten latchen und die
Bitleitungen ansteuern, optimaler zwischen Hochspannungsbauelementen und
Niederspannungsbauelementen partitioniert, so dass die Gesamtbauelementfläche reduziert
wird.
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Der
Wortleitungsdekoder 102 steuert bei Ausführungsformen
der vorliegenden Erfindung die Wortleitungen WL3 bis W0, die mit
den Gates einer Zeile von Speicherzellen 114 gekoppelt
sind. Der Wortleitungsdekoder 102 dekodiert eine Eingangsadresse
und wählt
die richtige während
einer Speicheroperation zu setzende Wortleitung. In der Darstellung
von 1 sind nur vier Wortleitungen gezeigt, obwohl
bei bevorzugten Ausführungsformen
der vorliegenden Erfindung mehr Wortleitungen, zum Beispiel zwischen
etwa 128 und etwa 512, an den Wortleitungsdekoder angeschaltet werden
können.
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Das
nicht-flüchtige
Speichersystem 100 besitzt außerdem Steuerlogik, die Steuersignale
für den Betrieb
des Speichers erzeugt, und eine Ladungspumpe 120, die die
zum Schreiben und Löschen
des Speichers bei Ausführungsformen
der vorliegenden Erfindung erforderliche hohe Spannung erzeugt.
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Nunmehr
mit Bezug auf 2 ist ein Bitleitungssteuerblock 200 gemäß einer
Ausführungsform der
vorliegenden Erfindung gezeigt. Die Bitleitung BL wird durch ein
PMOS-Bauelement 202 und ein NMOS-Bauelement 204 angesteuert,
die Hochspannungsbauelemente oder Mittelspannungsbauelemente sind,
die höheren
Spannungen als Standard-Niederspannungslogik
der Ausführungsform des
Prozesses widerstehen können.
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Bei
bevorzugten Ausführungsformen
der vorliegenden Erfindung werden vorzugsweise Mittelspannungsbauelemente
für das
PMOS-Bauelement 202 und
das NMOS-Bauelement 204 verwendet. Solche Mittelspannungsbauelemente
können
Gatespannungen bis zu etwa 16 V und Drain-Source-Spannungen von
bis zu etwa 7 V widerstehen. Als Alternative können Hochspannungsbauelemente
verwendet werden. Diese Hochspannungsbauelemente können bei
Ausführungsformen
der vorliegenden Erfindung Gatespannungen von bis zu etwa 16 V und Drain-Source-Spannungen
von bis zu etwa 17 V widerstehen. Niederspannungsbauelemente können dagegen
nur Drain-Source-Spannungen von bis zu etwa 1,5 V widerstehen, bevor
sie durchschlagen.
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Die
Gates des PMOS-Bauelements 202 und des NMOS-Bauelements 204 werden
durch Niederspannungs-Latches 208 bzw. 212 auf
den Signalleitungen 218 und 220 angesteuert. Die
Niederspannungs-Latches 208 und 212 werden
durch Pegelumsetzer 206 und 210 angesteuert. Der
Sourceanschluss, des PMOS-Bauelements 202 teilt sich die Versorgungsschiene 230 mit
dem Versorgungsknoten des Niederspannungs-Latch 208, dem
Pegelumsetzer 206 und dem Sourceanschluss des NMOS-Bauelements 204.
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Bei
bevorzugten Ausführungsformen
der vorliegenden Erfindung sind die Niederspannungs-Latches 208 und 212 niedrigen
Versorgungsspannungen ausgesetzt, die für Niederspannungs-Standardlogik in
einer Ausführungsform
eines CMOS-Prozesses von zum Beispiel 1,5 V typisch sind. Die Bitleitung
BL steuert dagegen Spannungen an, die 1,5 V übersteigen. Zum Beispiel wird
im Schreibmodus die Bitleitung BL von etwa –3 V bis etwa 3 V angesteuert,
so dass sich eine Spitze-Spitze-Spannung
von 6 V ergibt. Bei herkömmlichen Ausführungsformen
werden die Latches 208 und 212 typischerweise
als Hochspannungsbauelemente implementiert. Bei Ausführungsformen
der vorliegenden Erfindung werden die Hochspannung oder Mittelspannung 202 und 204 durch
Vorspannen der Versorgungsschienen der Niederspannungs-Latches 208 und 212 mit
Spannungen ausreichend über
und unter den Schwellen (Vt) der PMOS- und NMOS-Bauelemente 202 und 204 angesteuert.
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Da
sich der Sourceanschluss des PMOS-Bauelements 202 die Versorgungsschiene 230 mit
dem Niederspannungs-Latch 208 teilt, ist die Gate-Source-Spannung
des PMOS-Bauelements 202 null und das Bauelement ist abgeschaltet,
wenn der Ausgang des Niederspannungs-Latch 208 auf sein
höchstes
Potential angesteuert wird. Wenn die untere Versorgungsschiene 232 des
Niederspannungs-Latch 208 auf eine Spannung vorgespannt wird,
die ausreicht, um das PMOS-Bauelement 202 einzuschalten,
zum Beispiel 1,5 V unter der Versorgungsschiene 230, zieht
das PMOS-Bauelement 202 die Spannung der Bitleitung BL
auf das Potential der Versorgungsschiene 230. Bei bevorzugten
Ausführungsformen
wird, wenn der Speicher beschrieben wird, die Spannung Vschreiben_n
von nominal etwa 3 V mit dem Versorgungsknoten 230 gekoppelt,
und die Spannung V_wr_hl von nominal etwa 1,5 V wird mit der Versorgungsschiene 232 gekoppelt.
Der Pegelumsetzer 206 verschiebt den Logikeingang In_h, der
nominal Logikpegel von etwa 0 V (GND) für ein logisches „Niedrig” („Low”) und etwa
1,5 V (VDD) für ein
logisches „Hoch” („High”) aufweist,
auf den Ausgang 214, der während Schreiboperationen nominal Logikpegel
von etwa 1,5 V (V_wr_hl) für
logisch „Niedrig” und etwa
3 V (den Wert von Vschreiben p) für logisch „Hoch” aufweist.
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Da
sich der Sourceanschluss des NMOS-Bauelements 204 die Versorgungsschiene 236 mit
dem Niederspannungs-Latch 212 teilt, ist ähnlich die
Gate-Source-Spannung des NMOS-Bauelements 204 null
und das Bauelement wird abgeschaltet, wenn der Ausgang des Niederspannungs-Latch 212 auf
sein niedrigstes Potential gesteuert wird. Wenn die obere Versorgungsschiene 234 des
Niederspannungs-Latch 212 auf eine Spannung vorgespannt
wird, die ausreicht, um das NMOS-Bauelement 204 einzuschalten,
zum Beispiel 1,5 V über
der Versorgungsschiene 236, zieht das NMOS-Bauelement 204 die
Spannung der Bitleitung BL auf das Potential der Versorgungsschiene 236. Bei
bevorzugten Ausführungsformen
wird, wenn der Speicher beschrieben wird, die Spannung Vschreiben
n von nominal etwa –3
V mit dem Versorgungsknoten 236 gekoppelt und die Spannung
V_wr_lh von nominal etwa –1,5
V wird mit der Versorgungsschiene 234 gekoppelt. Der Pegelumsetzer 210 verschiebt den
Logikeingang In_h, der nominal Logikpegel von etwa 0 V (GND) für ein logisches „Niedrig” und etwa 1,5
V (VDD) für
ein logisches „Hoch” aufweist,
auf den Ausgang 216, der während Schreiboperationen nominal
Logikpegel von etwa –3
V (Vschreiben_n) für logisch „Niedrig” und etwa –1,5 V (den
Wert von Vschreiben_n) für
logisch „Hoch” aufweist.
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Während Löschoperationen
wird der Versorgungsknoten 230 auf Vlöschen (Verase) von nominal etwa
5 V geschaltet, der Versorgungsknoten 236 wird auf Gnd,
nominal etwa 0 V, geschaltet, die Versorgung 232 wird auf
V_er_hl, nominal etwa 3,5 V, geschaltet und die Versorgung 236 wird
auf Vdd, nominal etwa 1,5 V, geschaltet. Die Spannungen an diesen
Knoten werden geschaltet, weil bei dieser Ausführungsform FN-Tunneln zum Löschen verwendet wird,
während
zum Schreiben SSI verwendet wird. Es ist zu sehen, dass im Löschmodus
die Spannung auf der Bitleitung BL im Bereich von etwa 0 V (Gnd) bis
zu etwa 5 V (Vlöschen)
liegen kann, die Spannung an dem Knoten 212, dem Ausgang
des Niederspannungs-Latch 208, im Bereich von etwa 3,5
V (V_er_hl) bis etwa 5 V (Vlöschen)
liegen kann und die Spannung an dem Knoten 220, dem Ausgang
des Niederspannungs-Latch 236, im Bereich von etwa 0 V
(Gnd) bis zu etwa 1,5 V (Vdd) liegen kann. Bei alternativen Ausführungsformen
der vorliegenden Erfindung können
abhängig
von den Spezifikationen, dem Prozess und dem physikalischen Programmiermechanismus
auch andere Spannungen verwendet werden.
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Während Leseoperationen
wird der Versorgungsknoten 230 auf VDD, nominal etwa 1,5
V, geschaltet, der Versorgungsknoten 236 wird auf Gnd, nominal
etwa 0 V, geschaltet, die Versorgung 232 wird auf V_rd_hl,
nominal etwa 3,5 V geschaltet, und die Versorgung 236 wird
auf Vdd, nominal etwa 1,5 V, geschaltet. Es ist zu sehen, dass im
Lesemodus die Spannung auf der Bitleitung BL im Bereich von etwa 0
V (Gnd) bis etwa 1,5 V (VDD) liegen kann, die Spannung an dem Knoten 218,
dem Ausgang des Niederspannungs-Latch 208, im Bereich von
etwa Gnd (V_rd_hl) bis VDD liegen kann und die Spannung an dem Knoten 220,
dem Ausgang des Niederspannungs-Latch 236 im Bereich von
etwa 0 V (Gnd) bis zu etwa 1,5 V (Vdd) liegen kann. Während Leseoperationen
wird die Bitleitung BL durch einen Leserverstärker vorgeladen, der durch
das Bauelement 204 mit der Bitleitung verbunden wird. Sobald
die Bitleitung geladen ist, wird die Bitleitung abhängig von dem
Zustand der bestimmten an die Bitleitung BL angeschlossenen Speicherzellen 114 durch
die Speichermatrix 108 entladen. Wenn zum Beispiel die Speicherzelle 114 auf
einen Stromleitungszustand programmiert ist, wenn die entsprechende
Wortleitung gesetzt wird, so wird die Bitleitung BL entladen. Wenn
dagegen die Speicherzelle 114 in einem Zustand programmiert
ist, der Stromleitung verhindert, wenn ihre entsprechende Wortleitung
gesetzt wird, so wird die Bitleitung BL nicht entladen. Sobald die Bitleitung
BL genug Zeit gehabt hat, sich zu entladen, misst der Leseverstärker 112 eine
Spannung oder einen Strom auf der Bitleitung BL und gibt den programmierten
Speicherzustand aus.
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Bei
alternativen Ausführungsformen
der vorliegenden Erfindung können
auch andere in der Technik bekannte Lese-, Schreibund Löschtechniken verwendet
werden. Außerdem
versteht sich, dass abhängig
von der Anwendung und dem verwendeten Prozess bei alternativen Ausführungsformen
der vorliegenden Erfindung andere Versorgungsspannungen als die
obenbeschriebenen Spannungen verwendet werden können. Zum Beispiel kann Vschreiben
p höher
oder niedriger als +5 V sein.
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Bei
Ausführungsformen,
die FN-Tunneltechniken benutzen, können der PMOS 202 und
der NMOS 204 wesentlich kleiner ausgeführt werden als ein vergleichbarer
Transistor in Ausführungsformen, die
SSI-Techniken mit höheren
Strömen
benutzen. Ferner wird zum Laden und Entladen der Gate-Source- Kapazität der Treiberbauelemente 202 und 204 erforderlicher
Strom gespart, indem die Gates des PMOS 202 und NMOS 204 mit
der Ausgabe mit verringerter Spannungsauslenkung der Niederspannungs-Latches 208 und 212 angesteuert
werden. Der Stromverbrauch kann durch Optimieren der Spannungen,
die die Gates der Treiberbauelemente 202 und 204 ansteuern,
weiter reduziert werden.
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Nunmehr
mit Bezug auf 3a ist eine alternative Ausführungsform
der vorliegenden Erfindung gezeigt. Die Bitleitungssteuerung 300 ist
der in 2 gezeigten Schaltung ähnlich, mit der Ausnahme, dass
die Hochspannungs- oder Mittelspannungsbauelemente 202 und 204 von
den Niederspannungs-Latches 208 und 212 separate
Stromversorgungen aufweisen. Zum Beispiel wird während des Schreibmodus der
Sourceanschluss des PMOS 202 an dem Hochspannungs-Versorgungsknoten 231 mit Vschreiben_p
gekoppelt. Das Niederspannungs-Latch 208 wird jedoch bei
bevorzugten Ausführungsformen
der vorliegenden Erfindung mit dem Versorgungsknoten 233 gekoppelt,
der mit V_w_r_hh. gekoppelt ist. Genauso wird der Sourceanschluss
des NMOS 204 an dem Hochspannungs-Versorgungsknoten 235 mit
Vschreiben_n gekoppelt, und das Niederspannungs-Latch 212 wird mit
dem Versorgungsknoten 237 gekoppelt, der mit V_wr_ll gekoppelt
ist. Durch Entkoppeln der Versorgungen der Niederspannungs-Latches 208 und 212 mit
den Hochspannungs- oder Mittelspannungstreibern 202 und 204 können die
Ansteuerspannungen an den Gates der Bauelemente 202 und 204 mit
einer niedrigeren Spannungsauslenkung als bei der Ausführungsform
von 2 angesteuert werden.
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Gute
Leistungsfähigkeit
kann aufrechterhalten und der Stromverbrauch reduziert werden, wenn die
Gates der Bauelemente 202 und 204 nicht mehr als
notwendig angesteuert werden, um sowohl Ansteuerleistungsfähigkeit,
wenn die Bauelemente eingeschaltet sind, als auch ausreichende Leck-Leistungsfähigkeit,
wenn die Bauelemente 202 und 204 ausgeschaltet
sind, aufrechtzuerhalten. Die Bauelemente 202 und 204 sollten
ausreichend unterhalb ihrer Schwelle angesteuert werden, um ein
Lecken und ein Unterschwellenleiten zu verhindern. Bei bevorzugten
Ausführungsformen
der vorliegenden Erfindung werden die Gates der Bauelemente 202 und 204 mit
einem Pegel angesteuert, bei dem jedes einzelne dieser Bauelemente
höchstens
einige wenige pA Strom leitet. Andererseits kann ausreichende Ansteuerleistungsfähigkeit
erhalten werden, wenn die Gates der Bauelemente 202 und 204 mit
mindestens etwa 200 mV über
der Schwelle angesteuert werden. Bei bevorzugten Ausführungsformen
der vorliegenden Erfindung werden die Versorgungen 233 und 232 des
Niederspannungs-Latch 208 und die Versorgungen 234 und 237 des
Niederspannungs-Latch 212 optimiert, um gerade eben genug
Spannungsansteuerung zum Einschalten und Ausschalten der Bauelemente 202 und 204 bereitzustellen.
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Nunmehr
mit Bezug auf 3b ist eine Ausführungsform
der vorliegenden Erfindung gezeigt, bei der die Gates der Bauelemente 202 und 204 im Schreibmodus
mit einer Spannungsauslenkung von 1 V Spitze-Spitze angesteuert
werden. Die Bauelemente 202 und 204 werden, wenn
sie abgeschaltet sind, mit einem Vgs von etwa 0,5 V vorgespannt,
und mit einem Vgs von etwa 1,5 V, wenn sie eingeschaltet sind. Zum
Beispiel wird im Schreibmodus der Sourceanschluss des Bauelements 202 auf
etwa 3 V und sein Gate auf etwa 2,5 V vorgespannt, wenn es ausgeschaltet
ist, und auf 1,5 V, wenn es eingeschaltet ist. Genauso wird der
Sourceanschluss des Bauelements 204 im ausgeschalteten
Zustand auf –3
V vorgespannt und sein Gate auf –2,5 V und im eingeschalteten
Zustand auf –1,5
V vorgespannt. Deshalb wird während
des Ladens und Entladens der Gates der Bauelemente 202 und 204 bei
dieser Ausführungsform
aufgrund der niedrigeren Spannungsauslenkung weniger Verlustleistung
erzeugt.
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Im
Löschmodus
muss jedoch eine gesamte Zeile von Speicherzellen gleichzeitig gelöscht werden,
während
die Bitleitung BL auf Vlöschen
gehalten wird, die nominal etwa 5 V beträgt. Bei bestimmten Ausführungsformen
der vorliegenden Erfindung ist während
des Löschmodus
das Bauelement 202 immer eingeschaltet und das Bauelement 204 immer ausgeschaltet.
Die Versorgungen 233 und 232 des Niederspannungs-Latch 208 werden
auf etwa 1,5 V bzw. etwa 0 V eingestellt, und die Versorgungen 231 und 235 der
Bauelemente 202 und 204 werden während des
Löschmodus
auf etwa 5 V bzw. etwa 0 V eingestellt. Wenn In_h aktiv ist, wird
das Gate des PMOS-Bauelements 202 auf etwa 0 V eingestellt, was
ein Gesamt-Vgs von etwa 5 V ergibt. Das vergrößerte Vgs stellt sicher, dass
der Bitleitung während einer
Löschoperation
genug Strom zugeführt
wird. Als Alternative kann ein Löschzyklus
durchgeführt werden,
während
das Gate des PMOS-Bauelements auf
1,5 V eingestellt ist. Hierbei wird das Vgs des PMOS-Bauelements 202 auf
etwa 2,5 V eingestellt, die bei bestimmten Ausführungsformen möglicherweise
immer noch ausreichen, um die Löschung durchzuführen. Die
Versorgungen 234 und 237 des Niederspannungs-Latch 212,
das das Gate des NMOS-Bauelements 204 ansteuert, wird auf
etwa 1,5 V bzw. etwa 0 V eingestellt. Das NMOS-Bauelement 204 ist
typischerweise während
des Löschmodus
nicht aktiv, weil der Bitleitung BL während Löschoperationen eine hohe Spannung
zugeführt
wird. Es ist deshalb nicht notwendig, die Ansteuerleistungsfähigkeit
des NMOS-Bauelements 204 zu optimieren, so wie es bei dem
PMOS-Bauelement 202 geschieht.
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Der
Lesemodus läuft
wie oben beschrieben ab. Um schnellen Lesebetrieb sicherzustellen,
werden die Mittelspannungsbauelemente wie etwa PMOS-Bauelement 202 und
NMOS-Bauelement 204 nicht geschaltet, sondern so vorgespannt,
dass sie leiten. Ein nachfolgender Niederspannungs-Mux 350 und
Leseverstärker 252 werden
verwendet, um Speicherzelleninhalte vorzuladen und auszuwerten.
Der Niederspannungs-Mux 350 und Leseverstärker 352 werden
gemäß in der
Technik bekannten Techniken implementiert. Bei alternativen Ausführungsformen der
vorliegenden Erfindung können
andere Lesemethodiken verwendet werden.
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Wieder
versteht sich, dass bei alternativen Ausführungsformen der vorliegenden
Erfindung den Versorgungen 231, 232, 233, 234, 235 und 237 wie oben
beschrieben zugewiesene Spannungspegel gemäß dem konkreten verwendeten
Prozess und der konkreten verwendeten Anwendung variieren können.
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Die
Versorgungsspannungserzeugung kann gemäß in der Technik bekannten
herkömmlichen Techniken
erzielt werden. Zum Beispiel können
die Versorgungen unter Verwendung von Onchip-Spannungsreferenzen und/oder Offchip-Versorgungsanschlüssen erzeugt
werden. Die zum Programmieren verwendeten hohen Spannungen, wie
etwa die Versorgungen von –3
V, 3 V und 5 V, werden vorzugsweise unter Verwendung von Onchip-Ladungspumpen erzeugt.
Versorgungsspannungen können
gemäß einer
festen Spannungsreferenz wie etwa einer Bandabstandreferenz oder
gemäß prozessabhängigen Spannungen
geregelt werden. Zum Beispiel können
prozessabhängige
Spannungen, die MOS-Schwellen
verfolgen, verwendet werden, um die Niederspannungs-Latches zu versorgen,
um die Einschalt- und Ausschaltspannungen zu optimieren und die
Ansteuerspannungsauslenkungen zu minimieren.
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Wieder
mit Bezug auf 4 ist eine Ausführungsform
einer Layoutanordnung 400 gezeigt, die die physische Platzierung
von Schaltungen und Versorgungsbussen in der Bitleitungssteuerung
veranschaulicht. Die Blöcke 406 und 408 repräsentieren die
Niederspannungs-Latches, die Blöcke 402 und 404 repräsentieren
die NMOS- und PMOS-Hochspannungs- oder -Mittelspannungsbauelemente
und die Blöcke 410 und 412 repräsentieren
die Pegelumsetzer. Die Versorgungsleitung 420 ist mit der
hohen Versorgung des PMOS-Treibers 402 gekoppelt und die
Versorgungsleitung 430 repräsentiert die niedrige Versorgung
des NMOS-Treibers 404. Die Versorgungen 422 und 424 versorgen
die hohe bzw. niedrige Versorgung des Niederspannungs-Pegelumsetzers 406,
und die Versorgungen 426 und 428 versorgen die
hohe bzw. niedrige Versorgung des Niederspannungs-Pegelumsetzers 408.
Block 416 repräsentiert die
Leseverstärker
und Steuerlogik. Das Vorladen der Sourceleitung erfolgt durch den
Dummy-Zellenvorladeblock 414, der eine Dummy-Zellenzeile
oder Zeilen von Dummy-Zellen aufweist, die verwendet werden, um
die Speichermatrix abzuschließen.
Der Dummy-Zellenvorladeblock 414 reduzierte auch den Effekt
einer Bauelementefehlanpassung aufgrund von Lithografieeffekten.
Bei bevorzugten Ausführungsformen
der vorliegenden Erfindung werden mehrere Instanzen der Bitleitungssteuerung 400 entlang
der Versorgungsleitungen 420, 422, 424, 426, 428 und 430 instantiiert
und verlaufen längsseits
der Speicherzellenmatrix 108. Bei alternativen Ausführungsformen
der vorliegenden Erfindung können
andere Layout- und Zellenanordnungen implementiert werden.
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Nunmehr
mit Bezug auf 5a ist das Niederspannungs-Latch 500 gemäß einer
Ausführungsform
der vorliegenden Erfindung gezeigt. Das Latch 500 besteht
aus PMOS-Bauelementen 502 und 506 und NMOS-Bauelementen 504 und 508,
die in einer über
Kreuz geschalteten Inverterkonfiguration geschaltet sind. Die Eingabe
aus dem Knoten wird dem Latch 500 vorgelegt. Wenn sich
zum Beispiel der Knoten In in einem erzwungenen Hoch (High) befindet,
wird der Knoten Out durch das NMOS-Bauelement 508 niedrig angesteuert.
Wenn sich der Knoten In in einem erzwungenen Niedrig (Low) befindet,
wird der Knoten Out dagegen durch das PMOS-Bauelement 506 auf
Hoch (High) gezwungen. Wenn die Eingabe entfernt oder in einem Hochimpedanzzustand versetzt
wird, wird der Zustand des Latch 500 aufrechterhalten.
Bei alternativen Ausführungsformen der
vorliegenden Erfindung kann das PMOS-Bauelement 502 weggelassen
werden, um einen Inverter mit einem Halten zu bilden. Ein Inverter
mit einem Halten hält
in diesem Fall einen Hoch(High)-Ausgangszustand, hält aber
nicht einen Niedrig(Low)-Ausgangszustand. Bei weiteren Ausführungsformen der
vorliegenden Erfindung können
andere in der Technik bekannte Latching-Strukturen verwendet werden.
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5b zeigt
den Pegelumsetzer 560, der aus über Kreuz geschalteten PMOS-Transistoren 562 und 566,
Niederspannungs-NMOS-Eingangstransistoren 564 und 568,
einem Inverter 574 und Mittel- oder Hochspannungs-NMOS-Abschirmtransistoren 570 und 572 besteht.
Die Eingabe an den Knoten In wird an dem Gate des NMOS 564 eingeführt, während die
logische Invertierung des Signals an dem Knoten In an dem Gate von
568 eingeführt wird.
Wenn die Eingabe an dem Knoten In Hoch (High) ist, wird der Drainanschluss
des PMOS-Transistors 652 heruntergezogen, wodurch das Gate
des PMOS-Transistor 566 eingeschaltet wird und dadurch
der Knoten Out in Richtung der Versorgungsspannung gezogen wird.
Die Gates der Abschirmtransistoren 570 und 572 werden
mit einer Spannung vorgespannt, die ausreicht, um zu verhindern,
dass die volle Stromversorgungsspannung an die Transistoren 562, 566, 564 und 568 angelegt
wird, wodurch Durchschlag und/oder Zerstörung von Bauelementen verhindert
wird. Bei alternativen Ausführungsformen können andere
Pegelumsetzertopologien verwendet werden.
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Es
versteht sich für
Fachleute außerdem ohne
weiteres, dass Materialien und Methoden variiert werden können, während der
Schutzumfang der vorliegenden Erfindung aufrechterhalten wird. Außerdem versteht
sich, dass die vorliegende Erfindung viele andere anwendbare erfindungsgemäße Konzepte
als die zur Darstellung von Ausführungsformen verwendeten
spezifischen Kontexte bereitstellt. Dementsprechend sollen die angefügten Ansprüche in ihrem
Schutzumfang solche Prozesse, Maschinen, Herstellung, Materialzusammensetzungen,
Mittel, Verfahren oder Schritte umfassen.