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Die Erfindung betrifft allgemein ein elektronisches Speichersystem und insbesondere ein System zum Speichern von Daten in einem anpassbar unterteilbaren Speicherfeld und ein Verfahren zum Speichern von Daten in einem anpassbar unterteilbaren Speicherfeld.
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Moderne Mikrocontroller-Systeme weisen in der Regel mehrere Typen von Speicher auf, der verschiedene Arten von Daten speichern kann. Herkömmlicherweise weist ein Mikrocontroller einen flüchtigen Speicherbereich (RAM) und einen nichtflüchtigen Speicherbereich, wie beispielsweise einen ROM-, EPROM-, EEPROM- oder Flash-Speicher auf. Der flüchtige Speicherbereich dient als Hauptspeicher des Mikrocontrollers und wird unter anderem zum Speichern von Programmen verwendet, die gerade ausgeführt werden. Der nichtflüchtige Speicherbereich wird zum Speichern von Programmdaten und Betriebsparameterdaten verwendet.
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Die nichtflüchtigen Speichersysteme solcher Mikrocontroller sind manchmal in zwei physisch getrennte Bereiche unterteilt. Derartige Mikrocontroller-Systeme werden zum Beispiel im Automobilbereich eingesetzt. Die beiden physisch getrennten Bereiche des nichtflüchtigen Speichers werden dann praktischerweise verwendet, um zwei unterschiedliche Arten von Daten zu speichern: Programmdaten und Anwendungsdaten. Daher kann der erste Bereich des nichtflüchtigen Speichers zum Speichern von Programmdaten vorgesehen sein, und der zweite Bereich des nichtflüchtigen Speichers kann zum Speichern von Anwendungsdaten vorgesehen sein. Die Programmdaten werden üblicherweise nur einmal in den Speicher geschrieben, und, nachdem sie geschrieben wurden, werden sie viele Male aus dem Speicher gelesen. Die Anwendungsdaten hingegen werden wiederholt in den Speicher geschrieben und aus diesem gelesen. Da die beiden Bereiche des nichtflüchtigen Speichers physisch voneinander getrennt sind, kann auf die beiden Bereiche unabhängig voneinander zugegriffen werden. Ein erster Teil von Daten kann zum Beispiel aus dem ersten Bereich gelesen werden, während gleichzeitig ein zweiter Teil von Daten in den zweiten Bereich geschrieben wird.
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Damit dieser unabhängige Zugriff auf die beiden Speicherbereiche optimal genutzt werden kann, sollte einer der beiden Bereiche ausschließlich zum Speichern von Programmdaten verwendet werden, während der andere Bereich ausschließlich zum Speichern von Anwendungsdaten verwendet werden sollte. Dann kann auf Programmdaten und Anwendungsdaten unabhängig voneinander zugegriffen werden. In vielen Anwendungen von Mikrocontrollern im Automobilbereich ist dies jedoch nicht der Fall, und die Programmdaten sind nicht sauber von den Anwendungsdaten getrennt. Motorsteuerungstabellen werden zum Beispiel oft in dem Speicherbereich gespeichert, der zum Speichern von Programmdaten vorgesehen ist.
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Ein Problem tritt auf, wenn auf Daten, die in dem zum Speichern von Programmdaten vorgesehenen Speicherbereich gespeichert sind, wie zum Beispiel die oben genannten Motorsteuerungstabellen, zugegriffen werden muss, während ein Programm von dem Mikrocontroller ausgeführt wird. Da die Motorsteuerungstabellen in dem Speicherbereich gespeichert sind, der auch die Programmdaten enthält, das heißt den Programmcode, auf den während der Ausführung eines Programms häufig zugegriffen wird, erfordert das Zugreifen auf die Motorsteuerungstabellen oft das Unterbrechen eines Lesezugriffs auf den Programmcode. Dies führt zu einer ineffizienten Programmausführung und einem allgemein geringeren Wirkungsgrad.
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Um das oben beschriebene Problem zu lösen, wird üblicherweise einer der beiden folgenden Ansätze angewendet. Entweder wird Flash-Speicher so ausgelegt, dass der Zugriff auf den Flash-Speicher sehr schnell unterbrochen werden kann. Um schnelle Unterbrechungen bzw. Interrupts zu bewirken, müssen die in dem Flash-Speicher vorgesehenen Leseverstärker konstant in Betrieb sein, und ziehen somit ständig Strom. Außerdem benötigt das Schaltungssystem, das zum Erlauben schneller Interrupts benötigt wird, zusätzlichen Platz. Oder ein zweiter schneller Cache-Speicher, der zwischen dem Flash-Speicher und dem Mikroprozessor des Mikrocontrollers angeordnet ist, wird vergrößert. Cache-Speicher besteht typischerweise aus SRAMs, die eine Menge Platz erfordern und eine Menge Strom ziehen.
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Mit dem ersten Ansatz werden die Nachteile eines Interrupt verringert, aber nicht beseitigt. Mit dem zweiten Ansatz kann die Häufigkeit der Interrupts verringert werden. Faktoren, welche die Häufigkeit von Interrupts beeinflussen, sind das ausgeführte Programm, die Trefferrate im Cache und die Größe des Cache. Mit dem zweiten Ansatz werden immer noch Interrupts vorhanden sein, aber diese treten weniger häufig auf.
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Aus diesen oder anderen Gründen besteht ein Bedarf an einem verbesserten System und Verfahren zum Speichern von Daten in einem anpassbar unterteilbaren Speicherfeld.
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Gemäß einer Erscheinungsform wird ein System zum Speichern von Daten in einem anpassbar unterteilbaren Speicherfeld vorgesehen, wobei das System Folgendes aufweist:
eine Vielzahl von Speicherzellen, die in einem Feld aus Reihen und Spalten angeordnet sind,
eine Vielzahl von Bitleitungen, und
eine Vielzahl von Schaltern,
wobei jede Bitleitung elektrisch mit einer Spalte von Speicherzellen gekoppelt ist und
jede Bitleitung einen Schalter aufweist, der so konfiguriert ist, dass er es erlaubt, die jeweilige Bitleitung mittels Öffnen des Schalters zu unterteilen.
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Zweckmäßigerweise weist jede Bitleitung wenigstens zwei Schalter auf.
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Zweckmäßigerweise sind die Schalter auf solche Weise in Schaltergruppen gruppiert, dass sich jede Schaltergruppe zwischen zwei benachbarten Reihen von Speicherzellen befindet.
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Zweckmäßigerweise ist jede Schaltergruppe so konfiguriert, dass sie zwischen einer ersten Konfiguration und einer zweiten Konfiguration übertragbar ist, wobei in der ersten Konfiguration alle Schalter der Schaltergruppe geschlossen sind und in der zweiten Konfiguration alle Schalter der Schaltergruppe offen sind.
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Zweckmäßigerweise ist das System so konfiguriert, dass es sicherstellt, dass zu einem Zeitpunkt jeweils nur eine Schaltergruppe die zweite Konfiguration annimmt.
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Zweckmäßigerweise weist das System des Weiteren eine erste Gruppe von Leseverstärkern und eine zweite Gruppe von Leseverstärkern auf, wobei die erste Gruppe von Leseverstärkern oberhalb der Vielzahl von Speicherzellen angeordnet ist und die zweite Gruppe von Leseverstärkern unterhalb der Vielzahl von Speicherzellen angeordnet ist.
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Gemäß einer Erscheinungsform wird ein System zum Speichern von Daten in einem anpassbar unterteilbaren Speicherfeld vorgesehen, wobei das System Folgendes aufweist:
eine Vielzahl von fortlaufenden Zellenfeldern und
einen Satz von Datenleitungen,
wobei jedes fortlaufende Zellenfeld mit dem Satz von Datenleitungen gekoppelt ist und
wobei der Satz von Datenleitungen einen Schalter aufweist, der so konfiguriert ist, dass er es erlaubt, den Satz von Datenleitungen mittels Öffnen des Schalters zu unterteilen.
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Zweckmäßigerweise weist der Satz von Datenleitungen wenigstens zwei Schalter auf.
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Zweckmäßigerweise weist das System ferner Folgendes auf:
eine Vielzahl von Gruppen von Leseverstärkern und
eine Vielzahl von Sätzen von Verbindungsleitungen,
wobei wenigstens eine Gruppe von Leseverstärkern mit jedem fortlaufenden Zellenfeld verbunden ist,
jede Gruppe von Leseverstärkern mittels eines Satzes von Verbindungsleitungen mit dem Satz von Datenleitungen verbunden ist, und
jeder Schalter sich zwischen zwei benachbarten Sätzen von Verbindungsleitungen befindet.
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Zweckmäßigerweise sind die fortlaufenden Zellenfelder auf getrennten Betten angeordnet.
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Gemäß einer Erscheinungsform weist ein anpassbar unterteilbares Speicherfeld Folgendes auf:
eine Vielzahl von Speicherzellen,
Mittel zum Zugreifen auf die Speicherzellen, und
Mittel zum Unterteilen der Mittel zum Zugreifen auf die Speicherzellen.
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Zweckmäßigerweise sind die Speicherzellen in Spalten angeordnet, wobei jedes Mittel zum Zugreifen auf die Speicherzellen mit einer Spalte von Speicherzellen gekoppelt ist. Zweckmäßigerweise umfasst das anpassbar unterteilbare Speicherfeld des Weiteren eine erste Gruppe von Leseverstärkern und eine zweite Gruppe von Leseverstärkern, wobei die erste Gruppe von Leseverstärkern oberhalb der Vielzahl von Speicherzellen angeordnet ist und wobei die zweite Gruppe von Leseverstärkern unterhalb der Vielzahl von Speicherzellen angeordnet ist.
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Zweckmäßigerweise weist jedes Mittel zum Zugreifen auf die Speicherzellen wenigstens zwei Mittel zum Unterteilen der Mittel zum Zugreifen auf die Speicherzellen auf.
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Zweckmäßigerweise weist das anpassbar unterteilbare Speicherfeld des Weiteren eine Vielzahl von Sätzen von Verbindungsleitungen auf, wobei die Speicherzellen in einer Vielzahl von fortlaufenden Zellenfeldern angeordnet sind,
wobei jedes fortlaufende Zellenfeld mittels eines Satzes von Verbindungsleitungen mit den Mitteln zum Zugreifen auf die Speicherzellen gekoppelt ist, und
wobei sich jedes Mittel zum Unterteilen der Mittel zum Zugreifen auf die Speicherzellen zwischen zwei benachbarten Sätzen von Verbindungsleitungen befindet.
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Gemäß einer Erscheinungsform wird ein Verfahren zum Speichern von Daten in einem anpassbar unterteilbaren Speicherfeld vorgesehen, wobei das Verfahren die folgenden Schritte umfasst:
Aufteilen der Daten in eine erste Klasse von Daten und in eine zweite Klasse von Daten;
Unterteilen des Speicherfelds in einen ersten Bereich mit einer ersten Größe und in einen zweiten Bereich mit einer zweiten Größe;
Speichern von Daten der ersten Klasse in dem ersten Bereich;
Speichern von Daten der zweiten Klasse in dem zweiten Bereich.
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Zweckmäßigerweise umfasst das Verfahren ferner die folgenden Schritte:
Bestimmen der Menge von Daten der ersten Klasse;
Bestimmen der Menge von Daten der zweiten Klasse.
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Zweckmäßigerweise wird die erste Größe auf der Grundlage der Menge von Daten der ersten Klasse gewählt, und die zweite Größe wird auf der Grundlage der Menge von Daten der zweiten Klasse gewählt.
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Zweckmäßigerweise umfasst der Schritt des Unterteilens des Speicherfelds in einen ersten Bereich mit einer ersten Größe und in einen zweiten Bereich mit einer zweiten Größe das Öffnen eines Schalters.
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Zweckmäßigerweise ist der Schalter in eine Bitleitung oder in eine Datenleitung integriert.
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Gemäß einer Erscheinungsform wird ein Verfahren zum Unterteilen eines Speicherfelds in einen ersten Bereich und in einen zweiten Bereich vorgesehen, wobei das Verfahren den Schritt des Öffnens eines Schalters umfasst.
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Zweckmäßigerweise weist das Speicherfeld eine Vielzahl von Bitleitungen mit einer Vielzahl von Bitleitungsschaltern auf, wobei der Schritt des Öffnens eines Schalters das Öffnen eines Bitleitungsschalters umfasst.
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Zweckmäßigerweise sind die Bitleitungsschalter in Gruppen von Bitleitungsschaltern gruppiert, wobei jede Gruppe von Bitleitungsschaltern so konfiguriert ist, dass sie zwischen einer ersten Konfiguration und einer zweiten Konfiguration übertragbar ist, wobei in der ersten Konfiguration alle Bitleitungsschalter der Gruppe von Bitleitungsschaltern geschlossen sind und in der zweiten Konfiguration alle Bitleitungsschalter der Gruppe von Bitleitungsschaltern offen sind. Zweckmäßigerweise weist das Speicherfeld einen Satz von Datenleitungen mit wenigstens zwei Datenleitungsschaltern auf, wobei der Schritt des Öffnens eines Schalters das Öffnen eines Datenleitungsschalters umfasst.
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Zweckmäßigerweise ist zu einem Zeitpunkt nur ein Datenleitungsschalter geöffnet.
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KURZE BESCHREIBUNG DER MEHREREN ANSICHTEN DER ZEICHNUNGEN
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Die begleitenden Zeichnungen sind beigefügt, um ein tieferes Verständnis der vorliegenden Erfindung zu ermöglichen, und sind in diese Schrift aufgenommen und bilden einen Teil davon. Die Zeichnungen veranschaulichen Ausführungsbeispiele der vorliegenden Erfindung und dienen zusammen mit der Beschreibung dazu, die Prinzipien der Erfindung zu erklären. Weitere Ausführungsbeispiele der vorliegenden Erfindung und viele der angestrebten Vorteile der vorliegenden Erfindung können ohne Weiteres gewürdigt werden, da sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden.
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1 zeigt eine schematische Darstellung einer herkömmlichen Speichervorrichtung, die ein fortlaufendes Zellenfeld aufweist, auf das über Bitleitungen und Wortleitungen zugegriffen wird;
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2a zeigt eine schematische Darstellung einer Speichervorrichtung gemäß einem erfindungsgemäßen Ausführungsbeispiel, die ein fortlaufendes Zellenfeld aufweist, das so konfiguriert ist, dass es flexibel in zwei Bereiche unterteilbar ist, auf die unabhängig voneinander zugegriffen werden kann;
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2b zeigt die Speichervorrichtung von 2a, wobei das fortlaufende Zellenfeld in einen ersten Bereich und einen zweiten Bereich unterteilt ist, wobei der erste Bereich kleiner ist als der zweite Bereich;
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2c zeigt die Speichervorrichtung von 2a, wobei das fortlaufende Zellenfeld in einen ersten Bereich und einen zweiten Bereich unterteilt ist, wobei der erste Bereich größer ist als der zweite Bereich;
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3 zeigt eine schematische Darstellung einer herkömmlichen Speichervorrichtung, die drei getrennte Bereiche von fortlaufenden Zellenfeldern aufweist, die mit einer gemeinsamen Datenleitung gekoppelt sind;
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4 zeigt eine schematische Darstellung einer Speichervorrichtung gemäß einem erfindungsgemäßen Ausführungsbeispiel, die drei getrennte Bereiche von fortlaufenden Zellenfeldern aufweist, welche mit einer in Bereiche unterteilbaren, gemeinsamen Datenleitung gekoppelt sind;
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5 zeigt eine schematische Darstellung eines Verfahrens zum Speichern von Daten in einem anpassbar unterteilbaren Speicherfeld gemäß einem erfindungsgemäßen Ausführungsbeispiel; und
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6 zeigt eine schematische Darstellung eines Verfahrens zum Speichern von Daten in einem anpassbar unterteilbaren Speicherfeld gemäß einem weiteren erfindungsgemäßen Ausführungsbeispiel.
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AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
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In der folgenden ausführlichen Beschreibung wird auf die begleitenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen zur Veranschaulichung spezifische Ausführungsbeispiele dargestellt sind, mit denen die Erfindung in die Praxis umgesetzt werden kann. Es versteht sich, dass weitere Ausführungsbeispiele verwendet werden können und strukturelle oder andere Änderungen vorgenommen werden können, ohne dass von dem Schutzumfang der vorliegenden Erfindung abgewichen wird. Die folgende ausführliche Beschreibung soll daher nicht in beschränkendem Sinn aufgefasst werden, und der Schutzumfang der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
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1 zeigt eine herkömmliche Speichervorrichtung 1 wie zum Beispiel ein Flash-Feld. Die Speichervorrichtung 1 weist ein fortlaufendes Zellenfeld 2 auf. Dieses fortlaufende Zellenfeld 2 weist eine Vielzahl von Speicherzellen (in 1 nicht gezeigt) auf, die so konfiguriert sind, dass sie Daten speichern. Die Speicherzellen sind in einem regelmäßigen Feld aus Reihen und Spalten angeordnet. Die Speichervorrichtung 1 weist des Weiteren eine Vielzahl von Wortleitungen 3 und eine Vielzahl von Bitleitungen 4 auf. Jede Wortleitung 3 ist mit einer Reihe von Speicherzellen gekoppelt, während jede Bitleitung 4 mit einer Spalte von Speicherzellen gekoppelt ist. Wenn zum Beispiel das fortlaufende Zellenfeld 2 n × m Spalten von Speicherzellen aufweist, weist die Speichervorrichtung 1 n × m Bitleitungen auf. Wenn analog das fortlaufende Zellenfeld 2 p Reihen von Speicherzellen aufweist, weist die Speichervorrichtung 1 p Wortleitungen auf. Das fortlaufende Zellenfeld 2 mit n × m Spalten von Speicherzellen und p Reihen von Speicherzellen weist dann insgesamt p × n × m Speicherzellen auf. Die Wortleitungen 3 und die Bitleitungen 4 werden zum Zugreifen auf Speicherzellen zum Lesen, Löschen und Programmieren genutzt. Allgemein wird eine Speicherzelle mittels Anlegen von bestimmten Spannungen an die Wortleitung 3 und an die Bitleitung 4, welche mit der Speicherzelle gekoppelt sind, gelesen, gelöscht oder programmiert.
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Die Speichervorrichtung 1 weist des Weiteren eine Vielzahl von Leseverstärkern 5 auf. Die Leseverstärker 5 werden verwendet, um die Logikpegel der Bitleitungen 4 durch Verstärken kleiner Spannungshübe auf erkennbare Pegel zu erkennen. Daher sind die Leseverstärker 5 entscheidend für das Auslesen der Speicherzellen.
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Die Speichervorrichtung 1 weist des Weiteren einen Leseverstärker-Bitleitungs-MUX-Block 6 auf. Dieser Leseverstärker-Bitleitungs-MUX-Block 6 koppelt die Leseverstärker 5 mit den Bitleitungen 4, die mit den Spalten der Speicherzellen in dem fortlaufenden Zellenfeld 2 gekoppelt sind. Der Leseverstärker-Bitleitungs-MUX-Block 6 wird eingesetzt, um die Anzahl von Leseverstärkern 5 zu verringern, die zum Betreiben einer bestimmten Anzahl von Spalten von Speicherzellen benötigt werden. Wenn, wie oben beschrieben, das fortlaufende Zellenfeld 2 n × m Spalten von Speicherzellen aufweist, das heißt n × m Bitleitungen 4 und einen Leseverstärker-Bitleitungs-MUX-Block 6, der ein l:m-Multiplexen erlaubt, eingesetzt wird, genügen n Leseverstärker 5, um die n × m Bitleitungen 4 zu betreiben. Jeder der n Leseverstärker 5 ist mit einer Datenleitung 7 gekoppelt. Daher weist die Speichervorrichtung 1 n Datenleitungen 7 auf.
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Typischerweise werden die Daten in Datenwörtern aus dem fortlaufenden Zellenfeld 2 gelesen und dorthin geschrieben. In der Speichervorrichtung 1 von 1 weist ein Datenwort n Bits auf. Daher wird typischerweise auf n Speicherzellen gleichzeitig zugegriffen. Diese n Speicherzellen sind im Allgemeinen mit einer gemeinsamen Wortleitung gekoppelt. Um auf eine solche Gruppe von Speicherzellen des fortlaufenden Zellenfelds 2 zuzugreifen, wird eine erste Spannung an eine der p Wortleitungen 3 angelegt, das heißt, an die Wortleitung 3, die mit den n Speicherzellen gekoppelt ist, auf die zugegriffen werden soll, und eine zweite Spannung wird an n der n × m Bitleitungen 4 angelegt, das heißt an die n Bitleitungen 4, die mit den n Speicherzellen gekoppelt sind, auf die zugegriffen werden soll. Der Leseverstärker-Bitleitungs-MUX-Block 6 koppelt dann diese n Bitleitungen 4 mit den n Leseverstärkern 5. Schließlich liefern die n Leseverstärker 5n Signale an die n Datenleitungen 7. Daher kann in der in 1 gezeigten und oben beschriebenen Speichervorrichtung l auf alle p × n × m Speicherzellen des fortlaufenden Zellenfelds 2 zugegriffen werden. Um das Verständnis für die Erfindung zu erleichtern, wird in der folgenden Beschreibung auf das Zugreifen auf einzelne Speicherzellen eines Zellenfelds Bezug genommen. In der Praxis wird jedoch im Allgemeinen nicht einzeln auf Speicherzellen zugegriffen. Statt dessen werden Datenwörter aus dem Zellenfeld gelesen und dorthin geschrieben, das heißt, es wird auf n Speicherzellen gleichzeitig zugegriffen.
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Eine beispielhafte herkömmliche Speichervorrichtung 1 mit der Kapazität, 1 MBit Daten zu speichern, kann ein fortlaufendes Zellenfeld 2 aufweisen, das 1.048.576 (= 1.024 × 1.024) Speicherzellen aufweist. Die 1.048.576 Speicherzellen können in einem regelmäßigen Feld angeordnet sein, das 512 Reihen, das heißt 512 Wortleitungen, und 2.048 Spalten, das heißt 2.048 Bitleitungen, aufweist. Wenn ein Leseverstärker-Bitleitungs-MUX-Block eingesetzt wird, der ein 1:64-Multiplexen erlaubt, genügen 32 Leseverstärker, um jede der 1.048.576 Speicherzellen (bei 32 Bit langen Datenwörtern) auszulesen. Wenn der Leseverstärker-Bitleitungs-MUX-Block ein 1:128-Multiplexen erlaubt, genügen 16 Leseverstärker (bei 16 Bit langen Datenwörtern).
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2a zeigt eine Speichervorrichtung 1 gemäß einem ersten erfindungsgemäßen Ausführungsbeispiel. Bei vielen Erscheinungsformen ist diese Speichervorrichtung 1 ähnlich der Speichervorrichtung 1 von 1. Im Gegensatz zu der Speichervorrichtung 1 von 1 weist jedoch die in 2a gezeigte Speichervorrichtung 1 zwei Sätze von Leseverstärkern 5a und 5b, zwei Leseverstärker-Bitleitungs-MUX-Blöcke 6a und 6b und zwei Sätze von Datenleitungen 7a und 7b auf. Des Weiteren weisen die Bitleitungen 4 der Speichervorrichtung 1 eine Vielzahl von Schaltern auf. Diese Bitleitungsschalter sind in Gruppen angeordnet. 2a zeigt beispielhaft eine erste Gruppe von Bitleitungsschaltern 8a und eine zweite Gruppe von Bitleitungsschaltern 8b. Die Bitleitungsschalter sind so konfiguriert, dass sie es erlauben, die Bitleitungen jeweils selektiv zu unterbrechen. Bei einem weiteren erfindungsgemäßen Ausführungsbeispiel weist die Speichervorrichtung 1 mehr als zwei Gruppen von Bitleitungsschaltern auf. Bei einem bevorzugten erfindungsgemäßen Ausführungsbeispiel ist jede Gruppe von Bitleitungsschaltern zwischen zwei benachbarten Wortleitungen barten Wortleitungen angeordnet, das heißt, eine erste Wortleitung ist direkt oberhalb der Gruppe von Bitleitungsschaltern positioniert, und eine zweite Wortleitung ist direkt unterhalb der Gruppe von Bitleitungsschaltern positioniert. Bei einem weiteren erfindungsgemäßen Ausführungsbeispiel können die Gruppen von Bitleitungsschaltern sicherstellen, dass die Bitleitungsschalter jeder Gruppe von Bitleitungsschaltern entweder insgesamt offen oder insgesamt geschlossen sind, das heißt, bei diesem erfindungsgemäßen Ausführungsbeispiel ist nicht beabsichtigt, dass die Bitleitungsschalter einzeln geöffnet oder geschlossen werden, sondern immer als Gruppe. Mit dieser Einschränkung wird sichergestellt, dass die Bitleitungen der Speichervorrichtung immer in Bereiche mit entsprechender Länge aufgeteilt sind.
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Die Speichervorrichtung 1 von 2a wird nun ausführlicher beschrieben. In der Speichervorrichtung 1 von 2a ist ein erster Satz von Leseverstärkern 5a oberhalb des fortlaufenden Zellenfelds 2 angeordnet, und ein zweiter Satz von Leseverstärkern 5b ist unterhalb des fortlaufenden Zellenfelds 2 angeordnet. Ein erster Leseverstärker-Bitleitungs-MUX-Block 6a ist zwischen dem ersten Satz von Leseverstärkern 5a und dem fortlaufenden Zellenfeld 2 angeordnet, und ein zweiter Leseverstärker-Bitleitungs-MUX-Block 6b ist zwischen dem zweiten Satz von Leseverstärkern 5b und dem fortlaufenden Zellenfeld 2 angeordnet. Der erste Leseverstärker-Bitleitungs-MUX-Block 6a koppelt die Bitleitungen 4 mit dem ersten Satz von Leseverstärkern 5a, während der zweite Leseverstärker-Bitleitungs-MUX-Block 6b die Bitleitungen 4 mit dem zweiten Satz von Leseverstärkern 5b koppelt. Die Speichervorrichtung 1 weist des Weiteren einen ersten Satz von Datenleitungen 7a auf, der mit dem ersten Satz von Leseverstärkern 5a gekoppelt ist, und einen zweiten Satz von Datenleitungen 7b, der mit dem zweiten Satz von Leseverstärkern 5b gekoppelt ist.
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Des Weiteren weist bei der Speichervorrichtung 1 von 2a jede Bitleitung 4 zwei Schalter auf, einen ersten Bitleitungsschalter 8a und einen zweiten Bitleitungsschalter 8b. Diese Bitleitungsschalter 8a und 8b können es erlauben, die Bitleitungen 4 in Bereiche aufzuteilen. Insbesondere wird, wenn der erste Bitleitungsschalter 8a offen ist, während der zweite Bitleitungsschalter 8b geschlossen ist, die Bitleitung 4 in einen kurzen, oberen Bereich und in einen langen, unteren Bereich aufgeteilt. Wenn hingegen der erste Bitleitungsschalter 8a geschlossen ist, während der zweite Bitleitungsschalter 8b offen ist, wird die Bitleitung 4 in einen langen, oberen Bereich und in einen kurzen, unteren Bereich aufgeteilt. Das Aufteilen der Bitleitungen 4 in Bereiche mit anpassbarer Länge erlaubt es, das fortlaufende Zellenfeld 2 in Bereiche mit einstellbarer Größe zu unterteilen.
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Das Unterteilen des Zellenfelds 2 der Speichervorrichtung 1 von 2a in Bereiche mit anpassbarer Größe wird nun unter Bezugnahme auf 2b und 2c ausführlicher beschrieben. 2b und 2c zeigen beide die Speichervorrichtung 1 von 2a. In 2b ist die erste Gruppe von Bitleitungsschaltern 8a offen, und die zweite Gruppe von Bitleitungsschaltern 8b ist geschlossen. Diese Konfiguration der Bitleitungsschalter unterteilt das fortlaufende Zellenfeld 2 in einen ersten Bereich 9a und in einen zweiten Bereich 9b. Der erste Bereich 9a des fortlaufenden Zellenfelds 2 umfasst alle Speicherzellen, die oberhalb der ersten Gruppe von Bitleitungsschaltern 8a positioniert sind, während der zweite Bereich 9b des fortlaufenden Zellenfelds 2 alle Speicherzellen umfasst, die unterhalb der ersten Gruppe von Bitleitungsschaltern 8a positioniert sind. Wie in 2b deutlich veranschaulicht, ist der erste Bereich 9a des fortlaufenden Zellenfelds 2 kleiner als der zweite Bereich 9b des fortlaufenden Zellenfelds 2. Durch Öffnen der ersten Gruppe von Bitleitungsschaltern 8a und Schließen der zweiten Gruppe von Bitleitungsschaltern 8b werden außerdem die Wortleitungen 3 in eine erste Gruppe von Wortleitungen 3a und in eine zweite Gruppe von Wortleitungen 3b unterteilt. Die erste Gruppe von Wortleitungen 3a umfasst alle Wortleitungen, die oberhalb der ersten Gruppe von Bitleitungsschaltern 8a positioniert sind, während die zweite Gruppe von Wortleitungen 3b alle Wortleitungen umfasst, die unterhalb der ersten Gruppe von Bitleitungsschaltern 8a positioniert sind. Des Weiteren teilt die in 2b gezeigte Konfiguration der Bitleitungsschalter jede Bitleitung 4 in einen kurzen, oberen Bereich und in einen langen, unteren Bereich auf.
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Um auf eine spezifische Speicherzelle in dem ersten Bereich 9a des fortlaufenden Zellenfelds 2 zuzugreifen, wird eine erste Spannung an eine der Wortleitungen der ersten Gruppe von Wortleitungen 3a angelegt, das heißt, an die mit dieser spezifischen Speicherzelle verbundene Wortleitung. Ferner wird über einen der Leseverstärker der ersten Gruppe von Leseverstärkern 5a und den ersten Leseverstärker-Bitleitungs-MUX-Block 6a eine zweite Spannung an den kurzen, oberen Bereich einer der Bitleitungen 4 angelegt, das heißt, an den kurzen, oberen Bereich der mit der spezifischen Speicherzelle verbundenen Bitleitung. Daten, die aus einer Speicherzelle in dem ersten Bereich 9a des fortlaufenden Zellenfelds 2 gelesen oder dorthin geschrieben werden, werden einer der Datenleitungen in dem ersten Satz von Datenleitungen 7a bereitgestellt.
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Um auf eine spezifische Speicherzelle in dem zweiten Bereich 9b des fortlaufenden Zellenfelds 2 zuzugreifen, wird eine erste Spannung an eine der Wortleitungen der zweiten Gruppe von Wortleitungen 3b angelegt, das heißt, an die mit dieser spezifischen Speicherzelle verbundene Wortleitung. Ferner wird über einen der Leseverstärker der zweiten Gruppe von Leseverstärkern 5b und den zweiten Leseverstärker-Bitleitungs-MUX-Block 6b eine zweite Spannung an den langen, unteren Bereich einer der Bitleitungen 4 angelegt, das heißt, an den langen, unteren Bereich der mit der spezifischen Speicherzelle verbundenen Bitleitung. Daten, die aus einer Speicherzelle in dem zweiten Bereich 9b des fortlaufenden Zellenfelds 2 gelesen oder dorthin geschrieben werden, werden einer der Datenleitungen in dem zweiten Satz von Datenleitungen 7b bereitgestellt.
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Dies führt dazu, dass auf die Bereiche 9a und 9b des fortlaufenden Zellenfelds 2 vollständig unabhängig voneinander zugegriffen werden kann. Daher ist es mit der Speichervorrichtung 1 von 2b möglich, zum Beispiel eine Speicherzelle in dem ersten Bereich 9a des fortlaufenden Zellenfelds 2 zu programmieren, während gleichzeitig eine Speicherzelle in dem zweiten Bereich 9b des fortlaufenden Zellenfelds 2 gelesen wird.
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2c zeigt eine weitere Konfiguration der Speichervorrichtung 1. In der in 2c gezeigten Konfiguration der Speichervorrichtung 1 ist die erste Gruppe von Bitleitungsschaltern 8a geschlossen, während die zweite Gruppe von Bitleitungsschaltern 8b offen ist. Diese Konfiguration der Bitleitungsschalter unterteilt das fortlaufende Zellenfeld 2 wiederum in einen ersten Bereich 9a und in einen zweiten Bereich 9b. Die Größen des ersten Bereichs 9a und des zweiten Bereichs 9b weichen jedoch von den Größen dieser Bereiche in der Konfiguration der in 2b gezeigten Speichervorrichtung 1 ab. Da der erste Bereich 9a des fortlaufenden Zellenfelds 2 wiederum alle Speicherzellen umfasst, die oberhalb der ersten Gruppe von Bitleitungsschaltern 8a positioniert sind, und der zweite Bereich 9b des fortlaufenden Zellenfelds 2 alle Speicherzellen umfasst, die unterhalb der ersten Gruppe von Bitleitungsschaltern 8a positioniert sind, ist in der in 2c gezeigten Konfiguration der Speichervorrichtung 1 der erste Bereich 9a größer als der zweite Bereich 9b, das heißt, das fortlaufende Zellenfeld 2 weist einen großen, ersten Bereich 9a und einen kleinen, zweiten Bereich 9b auf. Wie im Zusammenhang mit 2b beschrieben, kann auf die beiden Bereiche des fortlaufenden Zellenfelds 2 vollständig unabhängig voneinander zugegriffen werden.
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In der Speichervorrichtung 1 von 2a bis 2c weist jede Bitleitung 4 zwei Bitleitungsschalter auf. Daher kann die Speichervorrichtung 1 zwei unterschiedliche Konfigurationen annehmen: eine erste Konfiguration, bei welcher der erste Bitleitungsschalter jeder Bitleitung geöffnet ist und der zweite Bitleitungsschalter jeder Bitleitung geschlossen ist (2b) oder eine zweite Konfiguration, bei welcher der erste Bitleitungsschalter jeder Bitleitung geschlossen ist und der zweite Bitleitungsschalter jeder Bitleitung geöffnet ist (2c). Diese beiden Konfigurationen führen zu zwei unterschiedlichen Unterteilungskonfigurationen des fortlaufenden Zellenfelds 2.
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Folglich kann die Speichervorrichtung 1 von 2a bis 2c anpassbar in zwei Bereiche unterteilt werden. Auf jeden der beiden Bereiche kann unabhängig von dem anderen Bereich zugegriffen werden. Die Größe der Bereiche kann an den Bedarf des Nutzers der Speichervorrichtung 1 angepasst werden. Wenn zum Beispiel Bedarf besteht, eine geringe Menge von Daten in dem ersten Bereich 9a der Speichervorrichtung 1 zu speichern und eine große Menge von Daten in dem zweiten Bereich 9b der Speichervorrichtung 1 zu speichern, wird die Konfiguration von 2b gewählt, das heißt, die erste Gruppe von Bitleitungsschaltern 8a wird geöffnet, und die zweite Gruppe von Bitleitungsschaltern 8b wird geschlossen. Wenn andererseits Bedarf besteht, eine große Menge von Daten in dem ersten Bereich 9a der Speichervorrichtung 1 zu speichern und eine geringe Menge von Daten in dem zweiten Bereich 9b der Speichervorrichtung 1 zu speichern, wird die Konfiguration von 2c gewählt, das heißt, die erste Gruppe von Bitleitungsschaltern 8a wird geschlossen, und die zweite Gruppe von Bitleitungsschaltern 8b wird geöffnet.
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Bei einem weiteren erfindungsgemäßen Ausführungsbeispiel weist jede Bitleitung mehr als zwei Bitleitungsschalter auf. Eine solche Speichervorrichtung kann mehr als zwei unterschiedliche Konfigurationen annehmen. Im Allgemeinen ist in jeder Konfiguration einer der Bitleitungsschalter jeder Bitleitung offen, und der Rest der Bitleitungsschalter ist geschlossen. Daher kann jede Konfiguration durch die Position des offenen Bitleitungsschalters charakterisiert werden, das heißt, in der ersten Konfiguration ist der erste Bitleitungsschalter einer Bitleitung offen, in der zweiten Konfiguration ist der zweite Bitleitungsschalter einer Bitleitung offen, usw. Mittels Integrieren von mehr als zwei Bitleitungsschaltern in jede Bitleitung kann die Anpassbarkeit der Unterteilung der Speichervorrichtung in Bereiche verbessert werden.
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Bei einem weiteren erfindungsgemäßen Ausführungsbeispiel sind die Bitleitungsschalter so konfiguriert, dass sie einzeln auswählbar sind. Dann werden die Bitleitungsschalter in einem bevorzugten Ausführungsbeispiel nicht in Gruppen betätigt, sondern einzeln. In der Speichervorrichtung 1 von 2a zum Beispiel können einige der Bitleitungsschalter der ersten Gruppe von Bitleitungsschaltern 8a offen sein, und der Rest der Bitleitungsschalter der ersten Gruppe von Bitleitungsschaltern 8a kann geschlossen sein. Auf ähnliche Weise können in der zweiten Gruppe von Bitleitungsschaltern 8b einige Bitleitungsschalter offen sein und andere geschlossen. In einer beispielhaften Konfiguration der Speichervorrichtung 1 von 2a sind die ersten (ganz links befindlichen) drei Bitleitungsschalter der ersten Gruppe von Bitleitungsschaltern 8a geschlossen, während die letzten (ganz rechts befindlichen) beiden Bitleitungsschalter der ersten Gruppe von Bitleitungsschaltern 8a offen sind. Des Weiteren sind in dieser beispielhaften Konfiguration der Speichervorrichtung 1 die ersten (ganz links befindlichen) drei Bitleitungsschalter der zweiten Gruppe von Bitleitungsschaltern 8b offen, während die letzten (ganz rechts befindlichen) beiden Bitleitungsschalter der zweiten Gruppe von Bitleitungsschaltern 8b geschlossen sind.
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Diese Konfiguration der Bitleitungsschalter unterteilt das fortlaufende Zellenfeld 2 in drei Bereiche: einen ersten Bereich, der alle Speicherzellen umfasst, die oberhalb der ersten Gruppe von Bitleitungsschaltern 8a positioniert sind; einen zweiten Bereich, der alle Speicherzellen umfasst, die unterhalb der zweiten Gruppe von Bitleitungsschaltern 8b positioniert sind; und einen dritten Bereich, der alle Speicherzellen umfasst, die unterhalb der ersten Gruppe von Bitleitungsschaltern 8a und oberhalb der zweiten Gruppe von Bitleitungsschaltern 8b positioniert sind. Auf den ersten Bereich und auf den zweiten Bereich kann gleichzeitig und unabhängig voneinander zugegriffen werden, wie oben im Zusammenhang mit 2b und 2c beschrieben, das heißt, auf den ersten Bereich wird über den ersten Satz von Datenleitungen 7a (n Datenleitungen) zugegriffen, während auf den zweiten Bereich über den zweiten Satz von Datenleitungen 7b (n Datenleitungen) zugegriffen wird. Daher kann auf insgesamt 2 × n Datenleitungen gleichzeitig zugegriffen werden. Auf den dritten Bereich kann jedoch nicht gleichzeitig mit dem ersten oder zweiten Bereich zugegriffen werden. Statt dessen wird, wenn eine Wortleitung des dritten Bereichs aktiviert wird, das heißt, eine Wortleitung, die unterhalb der ersten Gruppe von Bitleitungsschaltern 8a und oberhalb der zweiten Gruppe von Bitleitungsschaltern 8b positioniert ist, über den ersten Satz von Datenleitungen 7a auf die ersten (ganz links befindlichen) drei Bitleitungen zugegriffen, während über den zweiten Satz von Datenleitungen 7b auf die letzten (ganz rechts befindlichen) zwei Bitleitungen zugegriffen wird. Dies führt dazu, dass in diesem Fall auf insgesamt nur n Datenleitungen zugegriffen wird.
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3 zeigt eine weitere herkömmliche Speichervorrichtung 1. Diese herkömmliche Speichervorrichtung 1 weist drei getrennte Bereiche von fortlaufenden Zellenfeldern auf: ein erstes fortlaufendes Zellenfeld 2a, ein zweites fortlaufendes Zellenfeld 2b und ein drittes fortlaufendes Zellenfeld 2c. Die Speichervorrichtung 1 weist des Weiteren drei Gruppen von Leseverstärkern auf: eine erste Gruppe von Leseverstärkern 5a, eine zweite Gruppe von Leseverstärkern 5b und eine dritte Gruppe von Leseverstärkern 5c. Diese drei Gruppen von Leseverstärkern 5a–c sind mit einem gemeinsamen Satz von Datenleitungen 7 gekoppelt. Ferner weist die Speichervorrichtung 1 fünf Leseverstärker-Bitleitungs-MUX-Blöcke 6a–e auf. Ein erster Leseverstärker-Bitleitungs-MUX-Block 6a ist zwischen dem ersten fortlaufenden Zellenfeld 2a und der ersten Gruppe von Leseverstärkern 5a positioniert. Ein zweiter Leseverstärker-Bitleitungs-MUX-Block 6b ist zwischen der ersten Gruppe von Leseverstärkern 5a und dem zweiten fortlaufenden Zellenfeld 2b positioniert. Ein dritter Leseverstärker-Bitleitungs-MUX-Block 6c ist zwischen dem zweiten fortlaufenden Zellenfeld 2b und der zweiten Gruppe von Leseverstärkern 5b positioniert. Ein vierter Leseverstärker-Bitleitungs-MUX-Block 6d ist zwischen der zweiten Gruppe von Leseverstärkern 5b und dem dritten fortlaufenden Zellenfeld 2c positioniert. Ein fünfter Leseverstärker-Bitleitungs-MUX-Block 6e ist zwischen dem dritten fortlaufenden Zellenfeld 2c und der dritten Gruppe von Leseverstärkern 5c positioniert. Ein weiterer, mit einer zusätzlichen Gruppe von (in 3 nicht gezeigten) Leseverstärkern gekoppelter Leseverstärker-Bitleitungs-MUX-Block kann oberhalb des ersten fortlaufenden Zellenfelds 2a hinzugefügt werden. Die zusätzliche Gruppe von Leseverstärkern ist dann ebenfalls mit dem gemeinsamen Satz von Datenleitungen 7 gekoppelt.
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Jedes der drei fortlaufenden Zellenfelder 2a–c weist eine Vielzahl von Speicherzellen (in 3 nicht gezeigt) auf, die in einem regelmäßigen Feld aus Spalten und Reihen angeordnet sind. Die Speichervorrichtung 1 weist drei Gruppen von Wortleitungen auf: eine erste Gruppe von Wortleitungen 3a, eine zweite Gruppe von Wortleitungen 3b und eine dritte Gruppe von Wortleitungen 3c. Die Wortleitungen der ersten Gruppe von Wortleitungen 3a sind mit den Reihen von Speicherzellen des ersten fortlaufenden Zellenfelds 2a gekoppelt, die Wortleitungen der zweiten Gruppe von Wortleitungen 3b sind mit den Reihen von Speicherzellen des zweiten fortlaufenden Zellenfelds 2b gekoppelt, und die Wortleitungen der dritten Gruppe von Wortleitungen 3c sind mit den Reihen von Speicherzellen des dritten fortlaufenden Zellenfelds 2c gekoppelt. Die Speichervorrichtung 1 weist des Weiteren eine Vielzahl von Bitleitungen 4 auf. Diese Bitleitungen 4 sind mit den Spalten von Speicherzellen des ersten, zweiten und dritten fortlaufenden Zellenfelds 2a–c gekoppelt. Die Wortleitungen 3a–c und die Bitleitungen 4 werden zum Zugreifen auf die Speicherzellen der Speichervorrichtung 1 verwendet, wie im Zusammenhang mit 1 beschrieben. Aus den fortlaufenden Zellenfeldern 2a–c gelesene Daten werden über die Leseverstärker-Bitleitungs-MUX-Blöcke 6a–e und die Gruppen von Leseverstärkern 5a–c an den gemeinsamen Satz von Datenleitungen 7 geliefert. Mittels Verwendung mehrerer getrennter Bereiche von fortlaufenden Zellenfeldern, wie bei der Speichervorrichtung 1 von 3, können die zum Zugreifen auf die Speicherzellen der Speichervorrichtung 1 erforderlichen Bitleitungen 4 kurz gehalten werden. Im Vergleich zu der Speichervorrichtung 1 von 1 verbessert dies die Zugriffszeit auf die Speicherzellen. Daher ist das Aufteilen der Speichervorrichtung 1, wie in 3 gezeigt, für große Speichervorrichtungen besonders vorteilhaft.
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4 zeigt eine Speichervorrichtung 1 gemäß einem weiteren erfindungsgemäßen Ausführungsbeispiel. Bei vielen Erscheinungsformen ist diese Speichervorrichtung 1 ähnlich der herkömmlichen Speichervorrichtung 1 von 3. Die Speichervorrichtung 1 von 4 weist wiederum drei getrennte Bereiche von fortlaufenden Zellenfeldern auf: ein erstes fortlaufendes Zellenfeld 2a, ein zweites fortlaufendes Zellenfeld 2b und ein drittes fortlaufendes Zellenfeld 2c. Jedes dieser fortlaufenden Zellenfelder 2a–c weist eine Vielzahl von Speicherzellen auf, die in einem regelmäßigen Feld aus Reihen und Spalten angeordnet sind. Die Speichervorrichtung 1 weist des Weiteren drei Gruppen von Wortleitungen 3a–c und drei Gruppen von Bitleitungen 4a–c auf. Eine erste Gruppe von Wortleitungen 3a ist mit den Reihen von Speicherzellen des ersten fortlaufenden Zellenfelds 2a gekoppelt, und eine erste Gruppe von Bitleitungen 4a ist mit den Spalten von Speicherzellen des ersten fortlaufenden Zellenfelds 2a gekoppelt. Eine zweite Gruppe von Wortleitungen 3b ist mit den Reihen von Speicherzellen des zweiten fortlaufenden Zellenfelds 2b gekoppelt, und eine zweite Gruppe von Bitleitungen 4b ist mit den Spalten von Speicherzellen des zweiten fortlaufenden Zellenfelds 2b gekoppelt. Eine dritte Gruppe von Wortleitungen 3c ist mit den Reihen von Speicherzellen des dritten fortlaufenden Zellenfelds 2c gekoppelt, und eine dritte Gruppe von Bitleitungen 4c ist mit den Spalten von Speicherzellen des dritten fortlaufenden Zellenfelds 2c gekoppelt.
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Die Speichervorrichtung 1 weist des Weiteren drei Gruppen von Leseverstärkern 5a–c und drei Leseverstärker-Bitleitungs-MUX-Blöcke 6a–c auf. Der erste Leseverstärker-Bitleitungs-MUX-Block 6a koppelt die erste Gruppe von Bitleitungen 4a mit der ersten Gruppe von Leseverstärkern 5a. Der zweite Leseverstärker-Bitleitungs-MUX-Block 6b koppelt die zweite Gruppe von Bitleitungen 4b mit der zweiten Gruppe von Leseverstärkern 5b. Der dritte Leseverstärker-Bitleitungs-MUX-Block 6c koppelt die dritte Gruppe von Bitleitungen 4c mit der dritten Gruppe von Leseverstärkern 5c. Alle drei Gruppen von Leseverstärkern 5a–c sind über Sätze von Verbindungsleitungen 10a, 10b und 10c mit einem gemeinsamen Satz von Datenleitungen 7 verbunden.
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Die Speichervorrichtung 1 weist des Weiteren zwei Datenleitungsschalter 8a und 8b auf. Diese Datenleitungsschalter 8a und 8b sind in den gemeinsamen Satz von Datenleitungen 7 integriert. Der erste Datenleitungsschalter 8a ist zwischen dem ersten Satz von Verbindungsleitungen 10a und dem zweiten Satz von Verbindungsleitungen 10b positioniert, während der zweite Datenleitungsschalter 8b zwischen dem zweiten Satz von Verbindungsleitungen 10b und dem dritten Satz von Verbindungsleitungen 10c positioniert ist. Die Datenleitungsschalter 8a und 8b sind so konfiguriert, dass sie den Satz von Datenleitungen 7 in einen ersten Bereich 7a und in einen zweiten Bereich 7b unterteilen. In der in 4 gezeigten Konfiguration ist der erste Datenleitungsschalter 8a offen, während der zweite Datenleitungsschalter 8b geschlossen ist. Diese Konfiguration unterteilt den Satz von Datenleitungen 7 in einen kurzen, oberen Bereich 7a und in einen langen, unteren Bereich 7b. Das erste fortlaufende Zellenfeld 2a ist mit dem kurzen, oberen Bereich 7a gekoppelt, während das zweite fortlaufende Zellenfeld 2b und das dritte fortlaufende Zellenfeld 2c mit dem langen, unteren Bereich 7b gekoppelt sind. Daher werden aus dem ersten fortlaufenden Zellenfeld 2a gelesene Daten dem kurzen, oberen Bereich 7a des Satzes von Datenleitungen 7 geliefert, während aus dem zweiten fortlaufenden Zellenfeld 2b oder aus dem dritten fortlaufenden Zellenfeld 2c gelesene Daten dem langen, unteren Bereich 7b des Satzes von Datenleitungen 7 geliefert werden. Dies führt dazu, dass in der in 4 gezeigten Konfiguration die Speichervorrichtung 1 in einen ersten Bereich 9a und in einen zweiten Bereich 9b unterteilt ist. Der erste Bereich 9a umfasst das erste fortlaufende Zellenfeld 2a, während der zweite Bereich 9b das zweite fortlaufende Zellenfeld 2b und das dritte fortlaufende Zellenfeld 2c umfasst. Auf beide Bereiche 9a und 9b kann unabhängig voneinander zugegriffen werden.
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Die Größe des ersten Bereichs 9a und des zweiten Bereichs 9b kann auf einfache Weise geändert werden, indem der erste Datenleitungsschalter 8a geschlossen und der zweite Datenleitungsschalter 8b geöffnet wird. Dann wird der Satz von Datenleitungen 7 in einen langen, oberen Bereich 7a und in einen kurzen, unteren Bereich 7b unterteilt. In dieser Konfiguration der Speichervorrichtung 1 sind das erste fortlaufende Zellenfeld 2a sowie das zweite fortlaufende Zellenfeld 2b mit dem langen, oberen Bereich 7a gekoppelt, während das dritte fortlaufende Zellenfeld 2c mit dem kurzen, unteren Bereich 7b gekoppelt ist.
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Gemäß einem weiteren erfindungsgemäßen Ausführungsbeispiel weist die Speichervorrichtung mehr als drei getrennte Bereiche von fortlaufenden Zellenfeldern auf. Zweckmäßigerweise weist die Speichervorrichtung dann mehr als zwei Datenleitungsschalter auf. Im Allgemeinen weist die Speichervorrichtung bei einem erfindungsgemäßen Ausführungsbeispiel, wobei eine Speichervorrichtung n getrennte Bereiche von fortlaufenden Zellenfeldern aufweist, vorzugsweise n – 1 Datenleitungsschalter auf. Vorzugsweise ist jeder der n – 1 Datenleitungsschalter zwischen zwei benachbarten Bereichen von fortlaufenden Zellenfeldern positioniert.
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Gemäß einem weiteren erfindungsgemäßen Ausführungsbeispiel sind die fortlaufenden Zellenfelder der Speichervorrichtung auf einem gemeinsamen Bett angeordnet. Gemäß einem bevorzugten erfindungsgemäßen Ausführungsbeispiel sind die fortlaufenden Zellenfelder auf getrennten Betten angeordnet, das heißt, jedes fortlaufende Zellenfeld weist ein eigenes Bett auf. Wenn jedes fortlaufende Zellenfeld ein eigenes Bett aufweist, können Störungen der Speicherzellen eines ersten fortlaufenden Zellenfelds, die auftreten, während auf eine Speicherzelle eines zweiten fortlaufenden Zellenfelds zugegriffen wird, auf ein Mindestmaß verringert werden. Gemäß einem weiteren erfindungsgemäßen Ausführungsbeispiel handelt es sich bei dem Speicherfeld um ein nichtflüchtiges Speicherfeld. Gemäß einem bevorzugten erfindungsgemäßen Ausführungsbeispiel handelt es sich bei dem Speicherfeld um ein Flash-Speicherfeld.
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5 zeigt eine schematische Darstellung eines Verfahrens zum Speichern von Daten in einem anpassbar unterteilbaren Speicherfeld gemäß einem erfindungsgemäßen Ausführungsbeispiel. Das Verfahren umfasst die folgenden Schritte: Aufteilen von Daten in eine erste Klasse von Daten und in eine zweite Klasse von Daten (Schritt 101); Unterteilen des Speicherfelds in einen ersten Bereich und in einen zweiten Bereich (Schritt 102); Speichern von Daten der ersten Klasse in dem ersten Bereich (Schritt 115); Speichern von Daten der zweiten Klasse in dem zweiten Bereich (Schritt 117).
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6 zeigt eine schematische Darstellung eines Verfahrens zum Speichern von Daten in einem anpassbar unterteilbaren Speicherfeld gemäß einem weiteren erfindungsgemäßen Ausführungsbeispiel. Das Verfahren umfasst die folgenden Schritte: Aufteilen von Daten in eine erste Klasse von Daten und in eine zweite Klasse von Daten (Schritt 101); Bestimmen der Menge von Daten der ersten Klasse (103); Bestimmen der Menge von Daten der zweiten Klasse (105); Wählen einer ersten Größe auf der Grundlage der Menge von Daten der ersten Klasse (Schritt 107); Wählen einer zweiten Größe auf der Grundlage der Menge von Daten der zweiten Klasse (Schritt 109); Unterteilen des Speicherfelds in einen ersten Bereich mit der ersten Größe (Schritt 111); Unterteilen des Speicherfelds in einen zweiten Bereich mit der zweiten Größe (Schritt 113); Speichern von Daten der ersten Klasse in dem ersten Bereich (115); Speichern von Daten der zweiten Klasse in dem zweiten Bereich (117).
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Durch Wählen der Größe des ersten Bereichs des Speicherfelds auf der Grundlage der Menge von Daten der ersten Klasse und durch Wählen der Größe des zweiten Bereichs des Speicherfelds auf der Grundlage der Menge von Daten der zweiten Klasse kann die Unterteilung des Speicherfelds optimal an spezifische Anforderungen angepasst werden. Daraus ergibt sich, dass ein Speicherfeld erhalten wird, das zwei Bereiche mit optimaler Größe aufweist.
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Obwohl in dem vorliegenden Dokument spezifische Ausführungsbeispiele veranschaulicht und beschrieben wurden, werden es die Durchschnittsfachleute auf dem Gebiet würdigen, dass die gezeigten und beschriebenen, spezifischen Ausführungsbeispiele durch eine Vielzahl von alternativen und/oder äquivalenten Implementierungen ersetzt werden können, ohne dass von dem Schutzumfang der vorliegenden Erfindung abgewichen wird. Diese Anmeldung soll jegliche Adaptionen oder Variationen der in dem vorliegenden Dokument erörterten, spezifischen Ausführungsbeispiele umfassen. Daher soll diese Erfindung nur durch die Ansprüche und deren Äquivalente beschränkt werden.
