DE102015004434B3 - Ein-Draht-Testdatenbus - Google Patents

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Abstract

Die Erfindung betrifft einen Datenbus und die entsprechenden Teilvorrichtungen und zwar insbesondere den Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave. Der Datenbus weist eine Bezugspotenzialleitung (GND) mit einem Bezugspotenzial (V0) und eine Datenleitung (TOW) zur Übertragung von Daten und einem Testsystemtakt zwischen Master und Slave auf. Über die Datenleitung (TOW) werden bidirektional Daten zwischen dem Master und dem Slave Übertragen. Über die Datenleitung (TOW) wird dabei zusätzlich ein Testsystemtakt mit einer Testsystemtaktperiode (T), die in eine erste Halbtaktperiode (T1H) und eine zweite Halbtaktperiode (T2H) unterteilt ist, zusätzlich übertragen. Der Slave verfügt über eine erste Einrichtung, insbesondere einen ersten Komparator (C2H) verfügt, der den Signalpegel in Form einer Signalspannung zwischen dem Bezugspotenzial (V0) der Bezugspotenzialleitung (GND) und dem Potenzial der Datenleitung (TOW) mit einem ersten Schwellwertsignal (V2H), vergleicht. Der Slave verfügt darüber hinaus über eine zweite Einrichtung, insbesondere einen zweiten Komparator (C2L), der den Signalpegel in Form einer Signalspannung zwischen dem Bezugspotenzial (V0) der Bezugspotenzialleitung (GND) und dem Potenzial der Datenleitung (TOW) mit einem zweiten Schwellwertsignal (V2L), vergleicht. Dabei ist der erste Schwellwert vom zweiten Schwellwert verschieden. Der erste und zweite Schwellwert definieren somit zwischen der Betriebsspannung (VIO, VIO2, VIO2) und dem Bezugspotenzial (V0) der Bezugspotenzialleitung (GND) drei Signalspannungsbereiche (VB1, VB2, VB3). Der mittlere Spannungsbereich wird als zweiter Spannungsbereich (VB2) von einem ersten Spannungsbereich (VB1) nach oben oder unten hin begrenzt wird und wobei glöleichzeitig der zweite Spannungsbereich (VB2) nach unten oder oben hin aber in jedem Fall anders als beim ersten Spannungsbereich (VB1) durch einen dritten Spannungsbereich (VB3) begrenzt wird. Die Daten auf der Datenleitung (TOW) werden in zeitlich beabstandeten oder aufeinander folgenden Zeitschlitzpaketen von zumindest drei aufeinander folgenden Zeitschlitzen (TIN0, TIN1, TDO) mit jeweils einer Dauer einer Testsystemtaktperiode (T) übertragen. Ein erster Zeitschlitz (TIN0) und ein zweiter Zeitschlitz (TIN1) enthalten dabei typischerweise ein Kontrolldatum und/oder ein erstes Datum, das jeweils vom Master zum Slave übertragen. Ein dritter Zeitschlitz (TDO) enthält ein zweites Datum, das vom Slave zum Master übertragen wird und wobei der Master dieses zweite Datum empfängt und wobei das zweite Datum nur im zweiten Spannungsbereich (VB2) und dritten Spannungsbereich (VB3) übertragen wird. Die Übertragung der Daten erfolgt dabei in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) einer Testsystemtaktperiode (T). Der Testsystemtakt wird durch ein Taktsignal im ersten Spannungsbereich (TB1) während der jeweils anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) der Testsystemtaktperiode (T) übertragen.

Description

  • Diese Erfindung bezieht sich allgemein auf den Test, die Programmierung und die Emulation von integrierten Schaltungen, und insbesondere, auf den Test, die Programmierung und Emulation von integrierten Schaltungen unter Verwendung des JTAG-Protokolls.
  • Das JTAG-Protokoll hat sich zu einer der führenden Hilfsmittel bei der Programmierung, dem Test, dem Debugging und der Emulation von integrierten Schaltkreisen entwickelt. In einem Verfahren, das als Boundary-Scan-Verfahren bezeichnet wird, kann ein Host-Prozessor, den Zustand einer integrierten Schaltung kontrollieren. Insbesondere ist der Host-Prozessor als Master über eine spezielle Schnittstelle, die JTAG_Schnittstelle nach IEEE 1149 Standard, in der Lage, die integrierte Schaltung als Slave geeignet zu programmieren und ggf. zu initialisieren. Des Weiteren ist der Host-Prozessor in der Lage, den Zustand der integrierten Schaltung nach einer vorbestimmten Anzahl von Testsystemtaktperioden der JTAG-Schnittstelle nach IEEE 1149 Standard oder bei Erkennung eines vorbestimmten Ereignisses auszulesen oder während des Betriebs der integrierten Schaltung, also des Slaves, abzuändern. Dies umfasst auch das Anhalten der integrierten Schaltung oder den zwangsweisen Wechsel in andere Zustände oder das Ändern von Speicherinhalten. Die Erfindung betrifft somit ein Verfahren und eine Vorrichtung zum Test und/oder zur Steuerung und/oder zur Programmierung integrierter Schaltungen und von Mikrosystemen incl. mikroelektromechanischen Systemen (MEMS) und integrierten mikroelektrooptischen Systemen (MEOS), wobei diese die Rolle des Slaves einnehmen. Bei solchen Systemen ist es üblich, diese über einen JTAG–Test-Bus nach IEEE 1149 Standard anzusteuern. Dieser verfügt über einen Testdaten-Port mit typischerweise vier Testanschlüssen:
    • 1. mindestens einen seriellen Testdateneingang TDI,
    • 2. mindestens einen seriellen Testausgang TDO,
    • 3. mindestens einen Testmode Eingang TMS,
    • 4. mindestens einen Testtakteingang TCK,
    • 5. einen optionalen Testrücksetzeingang TRST.
  • Da das Verfahren seit mehreren Jahrzehnten bekannt ist wird an dieser Stelle auf die entsprechende Fachliteratur verwiesen (IEEE 1149.1 4 wire JTAG protocol).
  • Hier sei nur so viel kurz beschrieben: Das JTAG-Protokoll nach IEEE 1149 Standard umfasst im Basisstandard fünf Signalgruppen, die zwischen der Emulationseinheit, die den Host-Prozessor enthält, und der integrierten Schaltung als Slave ausgetauscht werden. Das TCK-Signal stellt den Testsystemtakt dar und synchronisiert die interne Zustandsmaschine der JTAG-Testschnittstelle nach IEEE 1149 Standard der integrierten Schaltung. Das TMS-Signal steuert den Zustand des Test-Controllers der JTAG-Schnittstelle der integrierten Schaltung, die den Slave darstellt. Je nach Zustand des Test-Controllers führt die JTAG-Testschnittstelle der integrierten Schaltung unterschiedliche Operationen durch. Der TDI-Eingang stellt einen seriellen Eingang für Testdaten dar. Der TDO-Ausgang stellt einen seriellen Ausgang für Testdaten dar. Die beiden Eingänge TMS und TDI werden typischerweise aber nicht notwendigerweise mit der steigenden TCK Flanke abgetastet. Der TDO-Ausgang wechselt sein Datum typischerweise ebenfalls mit der fallenden Flanke des TCK-Signals. Die TCK-, TMS- und TDI-Einzelsignale bilden die Testdateneingangssignale. Das TDO-Signal stellt das Testdatenausgangssignal dar. Mit der steigenden TCK-Flanke und bei geeigneter Einstellung eines Test-Controller internen Testregisters werden die Testdaten seriell über den seriellen Testdateneingang TDI in verschiedene Schieberegisterketten, sogenannte Scan-Pfade, in die integrierte Schaltung als Slave hinein verschoben. Gleichzeitig wird der ursprüngliche Inhalt der betreffenden Scan-Kette am seriellen Testdatenausgang TDO ausgegeben. Hierbei können Zustandsvektoren endlicher Automaten innerhalb der integrierten Schaltung Teil der Scan-Kette sein. Somit ist eine Änderung der Inhalte und Zustände bzw. die Kontrolle dieser Inhalte und Zustände der Speicherzellen der Scan-Ketten über diese Schnittstelle im Stand der Technik leicht möglich. Hier sei nochmals auf die Fachliteratur verwiesen.
  • Die Halbleiterindustrie hat in den vergangenen Jahren mehrfach versucht, die Anzahl der zu verwendenden Anschlüsse zu reduzierten, um die Größe der benötigten Gehäuse und damit die Herstellkosten zu beschränken. Hierbei sind verschiedene relevante Dokumente offengelegt worden. Ein beispielhaftes Dokument ist das US-Schutzrecht US20070033465A1 . Die dort offengelegte Technik erlaubt keine konsistente Wandlung der Daten des IEEE 1149.1 4-Wire-JTAG-Protokolls in die Daten des dort beschriebenen Verfahrens und umgekehrt. Die dort beschriebene Vorrichtungsanordnung und das dort beschriebene Verfahren erfordern synchronisierte Zeitschlitze zwischen dem Test-Bus-Master, also dem Host-Prozessor und dem Test-Bus-Slave, also der integrierten Schaltung, die getestet, programmiert oder debuged werden soll. Im Falle einer fehlenden zeitlichen Synchronisation des Zugriffs von Testbus-Master und Testbus-Slave auf den Testdatenbus kann der TDO-Ausgangstreiber des Slaves und der Master-Ausgangstreiber (typischerweise eine Push-Pull-Stufe) bei gleichzeitigem sendenden Zugriff auf die Testdatenleitung einen Kurzschluss erzeugen.
  • Aus der US 2007/0 033 465 A1 ist eine Vorrichtung zur Übertragung von JTAG-Daten über eine Eindrahtbusschnittstelle bekannt. Hierbei wird der Takt (SCK-Signal der US 2007/0 033 465 A1 ) als O-Pegel über die Datenleitung übertragen und die Daten in den high-Phasen des Taktsignals. Hierbei wird eine Spannung oberhalb der Versorgungsspannung zur Übertragung der High-Pegel der Daten vom Bus-Master zum Bus-Slave verwendet. Dies hat den Nachteil, dass die in der US 2007/0 033 465 A1 offenbarte Technik nicht für die Übertragung zwischen integrierten Schaltungen geeignet ist. Außerdem muss das System exakt synchronisiert werden, um einen Buskonflikt durch einen gleichzeitig sendenden Slave und einen gleichzeitig sendenden Bus-Master zu vermeiden.
  • Aus der US 8 732 526 B1 ist die Programmierung von Mikrorechnern über eine Eindraht-Schnittstelle bekannt, bei der der Takt jedoch als „reference clock” (siehe Spalte 7 Zeile 65 bis 68 der US 8 732 526 B1 ) intern konstant erzeugt wird und nicht, wie vom JTAG-Protokoll gefordert, mit beliebiger Taktbandbreite übertragen wird. Eine JTAG-konforme Datenübertragung ist daher nicht möglich.
  • Aus der CN 102 708 087 A ist ebenfalls eine nicht JTAG konforme Eindraht-Datenübertragung bekannt.
  • Aufgabe der Erfindung
  • Es ist die Aufgabe der Erfindung eine Anordnung mit einem Eindraht-Testdatenbus vorzuschlagen und ein geeignetes Protokoll und Verfahren für die bidirektionale Übertragung auf diesem Testdaten-Bus, die diese Nachteile nicht aufweisen. Diese Aufgabe wird mit einer Vorrichtung gemäß dem Anspruch 1 gelöst.
  • Beschreibung der Erfindung
  • Die vorstehende und andere Aufgaben werden gemäß der vorliegenden Erfindung durch die Bereitstellung einer Schnittstelleneinheit mit einer JTAG-Einheit gelöst, die eine zeitliche Abfolge zeitlich gemultiplexter Signale mittels einer Schnittstelleneinrichtung mit der integrierten Schaltung austauschen kann. Die Signale werden so formatiert, dass alle Informationen, die durch die JTAG-TAP-Einheit für die Durchführung eines Tests benötigt werden, über diese Schnittstelle seriell übertragen werden. Hierbei werden alle Datenwerte des JTAG-Boundary-Protokolls in dafür vorgesehenen Zeitschlitzen übertragen. Neben dem zeitlichen Multiplexen der JTAG-Steuersignale, verwendet die erfindungsgemäße Schnittstellenvorrichtung drei verschiedene Spannungsbereiche (VB1, VB2, VB3) um
    • 1. mindestens die Daten des seriellen Testdateneingangs TDI und
    • 2. mindestens die Daten des einen seriellen Testausgangs TDO und
    • 3. mindestens die Steuerdaten des Testmode-Eingangs TMS zur Steuerung des Test-Controllers der integrierten Schaltung und
    • 4. mindestens den Testtakt zur Versorgung des Test-Controllers mit seinem Test-System-Takt TCK und
    • 5. ein optionalen Testrücksetzsignal TRST
    zu übertragen
  • Die Erfindung betrifft somit ein erster Linie einen Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave. Dabei ist der Slave identisch mit der zuvor erwähnten integrierten Schaltung, deren Zustände kontrolliert bzw. geändert werden sollen.
  • Dieser Datenbus weist vorzugsweise nur eine Masseleitung (GND) und eine einzelne Datenleitung (TOW) auf. Hierdurch benötigt die erfindungsgemäße Vorrichtung nur einen einzelnen zusätzlichen elektrischen Anschluss. Um nun sowohl Daten in die integrierte Schaltung, den Slave, hineinsenden zu können, als auch Daten aus der integrierten Schaltung auslesen zu können, können die Daten über die Datenleitung (TOW) bidirektional übertragen werden oder werden bidirektional übertragen. Dabei entsteht das Problem, dass neben der Datenübertragung auch ein Synchronisationssignal übertragen werden muss. Hierfür wird über die Datenleitung (TOW) der Testsystemtakt durch ein Taktsignal, das TCK-Signal, insbesondere vom Master zum Slave, also zur integrierten Schaltung, zusätzlich übertragen. Um diese Kommunikation zu ermöglichen, verfügt der Slave, also die integrierte Schaltung, über eine erste Einrichtung, die den Pegel auf der Datenleitung (TOW) mit einem ersten Schwellwert vergleicht. Bevorzugt ist eine Realisierung dieser ersten Einrichtung als erster Komparator (C2H), der den Pegel auf der Datenleitung (TOW) mit dem eines ersten Schwellwertsignals (V2H), vergleicht. Entsprechend verfügt der Slave, also der integrierte Schaltkreis, des Weiteren über eine zweite Einrichtung, die den Signalpegel in Form einer Signalspannung auf der Datenleitung (TOW) mit einem zweiten Schwellwert vergleicht. Dies geschieht bevorzugt durch, einen zweiten Komparator (C2L), der den Signalpegel in Form einer Signalspannung auf der Datenleitung (TOW) mit dem Spannungspegel eines zweiten Schwellwertsignals (V2L) vergleicht. Ist der erste Schwellwert (V2H) vom zweiten Schwellwert (V2L) verschieden und liegen die Schwellwerte innerhalb des Versorgungsspannungsbereiches, so werden durch diese zwei Schwellwerte (V2H, V2L) drei Spannungsbereiche (VB1, VB2, VB3) definiert und festgelegt. Dabei messen der erste und zweite Komparator (C2H, C2L) auf Slave-Seite, in welchem Spannungsbereich (VB1, VB2, VB3) sich die Datenleitung (TOW) gerade befindet. Der erste und zweite Schwellwert definieren somit zwischen der Betriebsspannung (VIO) und dem Bezugspotenzial (V0) der Bezugspotenzialleitung (GND) die drei besagten Signalspannungsbereiche (VB1, VB2, VB3). Zur besseren Klarheit benennen wir den mittleren Spannungsbereich als zweiten Spannungsbereich (VB2). Dieser wird von einem ersten Spannungsbereich (VB1) nach oben oder unten hin begrenzt. Wir lassen hierbei bewusst offen, ob es sich beim ersten Spannungsbereich (VB1) um einen Spannungsbereich mit positiveren oder negativeren Spannungen als die Spannungen des mittleren, zweiten Spannungsbereichs (VB2) handelt, da das System auch mit umgekehrten Spannungspolaritäten funktioniert. Gleichzeitig wird korrespondierend der zweite Spannungsbereich (VB2) zur anderen Spannungsseite hin, also nach unten oder oben hin, aber andersherum als beim ersten Spannungsbereich (VB1) durch einen dritten Spannungsbereich (VB3) begrenzt.
  • Um nun die Daten vom Master, also dem Host-Prozessor, zum Slave, also der integrierten Schaltung, zu übertragen, werden nun in mindestens drei aufeinander folgenden Zeitschlitzen (TIN0, TIN1, TDO) durch den Master oder den Slave Daten über die Datenleitung (TOW) übertragen. Wer dabei eine Sendeberechtigung hat, wird durch die zeitliche Position des jeweiligen Zeitschlitzes (TIN0, TIN1, TDO) festgelegt. Hierbei werden dem Master typischerweise zwei Zeitschlitze (TIN0, TIN1) und dem Slave typischerweise ein Zeitschlitz (TDO) in dem Paket der drei aufeinanderfolgenden Zeitschlitze (TIN0, TIN1, TDO) zugewiesen. Die relative Zeitschlitzposition innerhalb des Paketes aus mindestens drei Zeitschlitzen (TIN0, TIN1, TDO) ist dabei vorzugsweise, aber nicht notwendigerweise immer gleich. Besonders bevorzugt enthalten der erste Zeitschlitz (TIN0) und der zweite Zeitschlitz (TIN1) ein Kontrolldatum und/oder ein erstes Datum enthalten, das vom Master zum Slave übertragen wird, wobei das Kontrolldatum und das erste Datum insbesondere mit den Daten des IEEE 1149.1 4 Draht Testdatenbusses kompatibel sein können, und wobei der Slave das Kontrolldatum und das erste Datum empfängt.
  • Im Gegensatz zum Stand der Technik wird nun jedoch im dritten Zeitschlitz das Datum vom Slave zum Master nur im zweiten und dritten Spannungsbereich (VB3) und eben nicht im ersten Spannungsbereich (VB1) übertragen. Somit enthält der dritte Zeitschlitz erfindungsgemäß ein zweites Datum, das vom Slave zum Master übertragen wird und wobei der Master dieses zweite Datum empfängt und wobei das zweite Datum nur im zweiten Spannungsbereich (VB2) und im dritten Spannungsbereich (VB3) übertragen wird. Gleichzeitig wird der Takt in jedem Zeitschlitz übertragen. Das Taktsignal wird dabei durch ein Taktsignal signalisiert, das zwischen dem ersten Spannungsbereich (VB1) in einer ersten Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) einer Testsystemtaktperiode (T) auf der einen Seite und dem zweiten Spannungsbereich (VB2) oder dritten Spannungsbereich (VB3) in der zweiten Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) einer Testsystemtaktperiode (T) schwankt. Das Taktsignal kann daher dadurch detektiert werden, dass die Spannung auf der Datenleitung (TOW) aus dem zweiten Spannungsbereich (VB2) oder dritten Spannungsbereich (VB3) in den ersten Spannungsbereich (VB1) und umgekehrt wechselt. Das kreuzen der entsprechenden Schwellspannung (V2L) kann durch den zugehörigen Komparator (C2L) oder die entsprechende Einrichtung erkannt werden. Somit wird es möglich, den Testsystemtakt auf der Slave-Seite, also der Seite der integrierten Schaltung, sicher zu extrahieren. Hierbei ist die Konstruktion der Takteinprägung im Vergleich zur Konstruktion der Einprägung der anderen Signale erfindungsgemäß so gewählt, dass der Takt-Sender auf Seiten des Masters alle anderen Pegelquellen, die an der Datenleitung parallel aktiv sein können, überschreiben kann. Dies ist ein wesentlicher Unterschied zum Stand der Technik.
  • In einer besonderen Ausprägung der Erfindung zeichnet sich diese daher dadurch aus, dass drei logische Zustände beim bidirektionalen Senden der Daten auf dem Bus durch Master und Slave verwendet werden, wobei diese logischen Zustände eine Hierarchie haben und ein Taktzustand, hier der in dem die Datenleitung sich im ersten Spannungsbereich (VB1) befindet, die höchste Priorität hat und nicht durch andere Sendeeinrichtungen überschrieben werden kann. Hierdurch ist sichergestellt, dass beide Systeme zumindest hinsichtlich des Basistaktes stets synchron arbeiten können. Um diesen ersten logischen Zustand, bei dem die Datenleitung (TOW) in den ersten Spannungsbereich (VB1) gezwungen wird, herstellen zu können, weist die Testdatenbusschnittstelle des Masters, also des Host-Prozessors, vorzugsweise einen dominanten Schalter (S1L) auf, der den Datenbus (TOW) beispielsweise gegen das Bezugspotenzial (V0) der Bezugspotenzialleitung (GND) in den zugehörigen Halbtaktperioden der mindestens zwei Halbtaktperioden (T1H, T2H) der jeweiligen Testsystemtaktperiode (T) kurzschließt. Dieser periodische Kurzschluss kann dann durch andere Sender nicht mehr überschrieben werden, wenn deren Innenwiderstand erfindungsgemäß höher ist als der des dominanten Schalters (S1L). Beispielsweise durch einen Spannungsteiler aus einem ersten Spannungsteilerwiderstand (R0H) gegen eine Spannung, beispielsweise die Versorgungsspannung (VIO), und einen zweiten Spannungsteilerwiderstand (R0L) gegen eine andere Spannung, beispielsweise das Bezugspotenzial (V0), wird die Datenleitung (TOW) im zweiten Spannungsbereich (VB2) gehalten bzw. in diesen zurückgeführt, wenn keiner der anderen Sender (S1L, S1H, I1, S2H, I2) des Masters oder Slaves sendet. Um nun Daten zu übertragen, wir die Datenleitung (TOW) im Gegensatz zum Stand der Technik aus diesem zweiten Spannungsbereich (VB2) durch die Sender des Masters und/oder Slaves in den dritten Spannungsbereich (VB3) gebracht, wenn ein dem logischen Datenwert des zweiten Spannungsbereichs (VB2) entgegengesetzter logischer Wert übertragen werden soll. Hierzu speist die jeweilige sendende Einheit, also der Master oder der Slave, einen Strom in die Datenleitung (TOW) ein. Dieser führt zu einem geänderten Spannungsabfall über die Spannungsteilerwiderstände (R0H, R0L). Bei einer geeigneten Polarität des eingespeisten Stromes wird der Spannungspegel auf der Datenleitung (TOW) vom zweiten Spannungsbereich (VB2) in den dritten Spannungsbereich (VB3) verschoben. Sollte es zu einem gleichzeitigen Senden mittels eine solchen Datenstromes, und dem gleichzeitigen Schließen des dominanten Schalters (S1L) kommen, so wird der dominante Schalter, sofern er erfindungsgemäß niederohmig genug ausgelegt ist, den Sendestrom des jeweiligen Senders abführen und somit diesen Spannungspegel und ggf. auch den durch den Spannungsteiler (R0H, R0L) erzeugten Spannungspegel überschreiben. Es kommt jedoch nicht, wie im Stand der Technik, möglicherweise zu einem Kurzschluss. Insbesondere kommt es nicht zu dem aus der US20070033465A1 bekannten Kurzschluss zwischen der Slave-Seite und dem Master-Sender. Es ist somit ein besonderes Merkmal der Erfindung, dass ein zweiter der drei logischen Zustände auf dem Datenbus durch eine erste schaltbare Stromquelle (I1, S1H) in dem Master und/oder eine zweite schaltbare Stromquelle (I2, S2H) erzeugt wird. Gleichzeitig wird in einer Ausprägung der Erfindung ein dritter der drei logischen Zustände auf dem Datenbus durch einen Pull-Schaltkreis (R0H, R0L) in Form eines Spannungsteilers erzeugt. Natürlich sind auch andere Möglichkeiten für einen solchen Pull-Schaltkreis denkbar. Im Prinzip handelt es sich bei dem Pull-Schaltkreis in Form eines Spannungsteilers um eine Spannungsquelle, die die Datenleitung auf eine zweite Spannung legt, die innerhalb des zweiten Spannungsbereiches (VB2) liegt, und wobei diese Spannungsquelle einen Innenwiderstand aufweist, der so groß ist, dass der mögliche Eingangsstrom so begrenzt ist, dass die geschalteten Stromquellen (I1, SH1) und (I2, SH2) einen größeren Strom liefern, als dieser Pull-Schaltkreis (R0H, R0L) abführen kann. Somit ergibt sich eine klare Hierarchie:
    • • Es dominiert als erstes der Schaltzustand des dominierenden Schalters (S1L), dann folgen
    • • als zweites in der Hierarchie der spannungsbestimmenden Elemente für die Spannung auf der Datenleitung (TOW) die beiden geschalteten Stromquellen des Masters (I1, S1H) und des Slave (I2, S2H), die typischerweise untereinander gleichberechtigt sind, und als
    • • drittes und letztes mit niedrigster Priorität der Pull-Schaltkreis, hier in Form eines Spannungsteilers (R0H, R0L).
  • Bevorzugt korrespondiert der erste logische Zustand mit einem Spannungspegel (V0) im ersten Spannungsbereich (VB1) auf der Datenleitung (TOW), der zweite logische Zustand mit einem Spannungspegel (VM) im zweiten Spannungsbereich (VB2) auf der Datenleitung (TOW) und der dritte logische Zustand mit einem Spannungspegel (VIO) im dritten Spannungsbereich (VB3) auf der Datenleitung (TOW).
  • Erfindungsgemäß wird der erste logische Zustand auf der Datenleitung (TOW) ausschließlich zur Übertragung eines ersten logischen Zustands, beispielsweise „low”, eines Testsystemtaktes benutzt und der zweite und dritte logische Zustand auf der Datenleitung (TOW) für die Übertragung eines zweiten logischen Zustands, beispielsweise „high”, des Testsystemtaktes benutzt.
  • Erfindungsgemäß wird der zweite logische Zustand auf der Datenleitung (TOW) zur Übertragung eines ersten logischen Zustands, beispielsweise „low”, eines Datensignals benutzt und der dritte logische Zustand auf der Datenleitung (TOW) für die Übertragung eines zweiten logischen Zustands, beispielsweise „high”, des Datensignals benutzt. Befindet sich die Datenleitung im ersten logischen Zustand, so wird dieser für die Datenübertragung ignoriert.
  • Erfindungsgemäß wird der erste logische Zustand auf der Datenleitung (TOW) zur Übertragung eines ersten logischen Zustands, beispielsweise „low” eines Testsystemtaktsignals benutzt und der dritte oder zweite logische Zustand auf der Datenleitung (TOW) für die Übertragung eines zweiten logischen Zustands, beispielsweise „high” des Testsystemtaktsignals benutzt. Wechselt der logische Zustand auf der Datenleitung (TOW) zwischen dem zweiten oder dritten logischen Zustand auf der Datenleitung (TOW), so wird dieser Wechsel für die Übertragung des Testsystemtaktes ignoriert und typischerweise weiterhin als zweiter logischer Zustand, beispielsweise „high” interpretiert.
  • Beschreibung der Figuren
  • 1 zeigt die grundlegenden Signalformen des erfindungsgemäßen Datenprotokolls auf der Datenleitung (TOW)
  • 2 zeigt einen erfindungsgemäßen Realisierungsvorschlag in schematischer Form.
  • 3 zeigt beispielhafte Pegelfolgen für jeweils ein Zeitschlitzpaket aus drei aufeinanderfolgenden Zeitschlitzen.
  • 4 Die Figur zeigt beispielhaft die Extraktion der Daten im Slave für drei aufeinander folgende Zeitschlitze.
  • Fig. 1
  • 1 zeigt die grundlegenden Signalformen des erfindungsgemäßen Datenprotokolls auf der Datenleitung (TOW). Im oberen Teil der 1 sind die Signalformen für einen Zweidraht-Testbus gemäß IEEE 1149 Standard schematisch skizziert, wie sie aus dem Stand der Technik bekannt sind. Das oberste Signal (TDA) zeigt das Datensignal. Das zweite Signal (TCK) zeigt den zugehörigen Takt. Beide Signale sind als Stand der Technik markiert und gehören zum 2-Draht-JTAG-Standard. Darunter ist beispielhaft die digitale Kodierung vermerkt. Hierbei wird noch nicht dargestellt, ob der Slave oder der Master sendet. Hier ist nur die Signalform skizziert.
  • Darunter ist die erfindungsgemäße Signalform auf der Datenleitung (TOW) des Eindraht-Datenbusses skizziert, die den Takt und die Daten kombiniert.
  • Ganz unten sind die verschiedenen Spannungspegel skizziert. Das Signal weist beim Senden drei Spannungspegel auf:
    • 1. Einen ersten Spannungspegel, der typischerweise gleich einer Versorgungsspannung (VIO) ist. Dabei kann diese gleich der Versorgungsspannung (VIO2) auf Slave-Seite oder der Versorgungsspannung (VIO2) auf Masterseite sein. Im Folgenden meine VIO eine dieser beiden Versorgungsspannungen oder eine Kombination der beiden oder eine andere, vergleichbare Versorgungsspannung mit gleicher Wirkung. Vorzugsweise sollten Master und Slave die gleiche Versorgungsspannung als Referenz benutzen.
    • 2. Einen zweiten, mittleren Spannungspegel (VM).
    • 3. Einen dritten Spannungspegel, der typischerweise gleich einem Bezugspotenzial (V0) ist.
  • Für die Extraktion des Testsystemtaktes ist eine zweite Schwellspannung (V2L) definiert, die zwischen dem Bezugspotenzial (V0) und dem mittleren Potenzial (VM) liegt.
  • Für die Extraktion der Daten ist eine dritte Schwellspannung (V1H) des Masters und eine erste Schwellspannung (V2H) des Slaves definiert, die zwischen der Versorgungsspannung (VIO) und dem mittleren Potenzial (VM) liegen und in etwa gleich sein sollten.
  • Durch die zweite Schwellspannung (V2L) des Slaves und das Bezugspotenzial (V0) wird ein erster Spannungsbereich (VB1) definiert und begrenzt.
  • Durch die erste Schwellspannung (V2H) des Slaves bzw. die dritte Schwellspannung (V1H) des Masters auf der einen Seite und die zweite Schwellspannung (V2L) des Slaves wird ein zweiter Spannungsbereich (VB2) definiert und begrenzt.
  • Durch die Erste Schwellspannung (V2H) des Slaves bzw. die dritte Schwellspannung (V1H) des Masters auf der einen Seite und die Versorgungsspannung wird ein dritter Spannungsbereich (VB3) definiert und begrenzt.
  • Zeitlich gliedert sich das Signal auf der Datenleitung (TOW) in Zeitschlitzpakete mit mindestens drei Zeitschlitzen (TIN0, TIN1, TDO). Die Zeitschlitze eines Zeitschlitzpaketes folgen aufeinander mit einer Testsystemtaktperiode (T). Die Reihenfolge der Zeitschlitze innerhalb eines Zeitschlitzpaketes kann für ein System beliebig, aber vorzugsweise für alle Zeitschlitzpakete gleich gewählt werden. Jede Testsystemtaktperiode (T) gliedert sich in mindestens zwei Halbtaktperioden (T1H, T2H), deren Länge vorzugsweise aber nicht notwendigerweise gleich ist.
  • In einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) wird er Testsystemtakt übertragen.
  • Hierbei befindet sich der Pegel auf der Datenleitung (TOW) in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) im ersten Spannungsbereich (VB1). Hierdurch wird ein erster logischer Wert des Testsystemtaktes übertragen. In dem Beispiel reicht es aus, dass der Pegel auf der Datenleitung (TOW) sich unterhalb der zweiten Schwelle (V2L) befindet. Eine Begrenzung nach unten durch das Bezugspotenzial (V0) ist für die Entscheidung, ob der Pegel auf der Datenleitung (TOW) sich im ersten Spannungsbereich (VB1) befindet nicht relevant und wird daher in der Praxis nicht verwendet. Daher kann der erste Spannungsbereich (VB1) in vielen Anwendungsfällen auch als nach unten offen angesehen werden.
  • In der anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) befindet sich der Pegel auf der Datenleitung (TOW) im zweiten Spannungsbereich (VB2) oder dritten Spannungsbereich (VB3). Hierdurch wird ein zweiter logischer Wert des Testsystemtaktes übertragen, der vom ersten logischen Wert des Testsystemtaktes verschieden ist. In dem Beispiel reicht es aus, dass der Pegel auf der Datenleitung (TOW) sich oberhalb der zweiten Schwelle (V2L) befindet. Eine Begrenzung nach oben durch die Versorgungsspannung (VIO) ist für die Entscheidung, ob der Pegel auf der Datenleitung (TOW) sich im zweiten Spannungsbereich (VB2) oder dritten Spannungsbereich (VB3) befindet, nicht relevant und wird daher in der Praxis nicht verwendet. Daher kann der dritte Spannungsbereich (VB3) in vielen Anwendungsfällen auch als nach oben offen angesehen werden.
  • Da es für die Extraktion des Testsystemtaktes innerhalb dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) nicht relevant ist, ob der Pegel auf der Datenleitung sich im dritten Spannungsbereich (VB3) oder zweiten Spannungsbereich (VB2) befindet, können nun durch eine Unterscheidung zwischen dem dritten Spannungsbereich (VB3) und dem zweiten Spannungsbereich (VB2) innerhalb dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) Daten übertragen werden.
  • In dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) befindet sich der Pegel auf der Datenleitung (TOW) im zweiten Spannungsbereich (VB2), wenn ein erster logischer Datenwert übertragen wird. und im dritten Spannungsbereich (VB3), wenn ein zweiter logischer Datenwert übertragen wird.
  • Rechts neben dem unteren Signal sind zur besseren Verdeutlichung beispielhafte logische Zustände für die drei Pegel eingezeichnet.
  • Der obere Pegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts (TCK) von 1 und einem beispielhaften logischen Wert des Datensignals (TDA) von 1.
  • Der mittlere Pegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts (TCK) von 1 und einem beispielhaften logischen Wert des Datensignals (TDA) von 0.
  • Der untere Pegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Testsystemtakts (TCK) von 0 und einem beispielhaften logischen Wert des Datensignals (TDA) von 0.
  • Die Kombination eines beispielhaften logischen Wert des Testsystemtakts (TCK) von 1 und eines beispielhaften logischen Wert des Datensignals (TDA) von 0 ist nicht zulässig und deutet ggf. auf einen Systemfehler hin.
  • Fig. 2
  • In 2 sind die wichtigsten Teile der erfindungsgemäßen Schnittstelle zur Realisierung des erfindungsgemäßen Protokolls auf der Datenleitung (TOW) zwischen dem Master (Master) und dem Slave (Slave) dargestellt. Als Bezugspotenzial für die Signale auf der Datenleitung (TOW) dient hier beispielhaft die Masse mit der Bezugspotenzialleitung (GND), die auf dem Bezugspotenzial (V0) liegt. Durch den Spannungsteiler aus einem unteren Widerstand (R0L) zwischen Datenleitung (TOW) und Bezugspotenzial (GND) und einem oberen Widerstand (R0H) zwischen Datenleitung (TOW) und einem vom Bezugspotenzial (V0) verschiedenen Versorgungspotenzial (VIO) wird die Datenleitung (TOW) zunächst auf einem mittleren Potenzial (VM) zwischen diesen beiden Potenzialen (V0, VIO) gehalten. Auf der Masterseite wird nun immer in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) einer Testsystemtaktperiode (T) des Testsystemtaktes (TCKout1) der dominierende Schalter (S1L) geschlossen, der zwischen Datenleitung (TOW) und der Bezugspotenzialleitung (GND) geschaltet ist Da der Innenwiderstand des dominierenden Schalters (S1L) vorzugsweise kleiner als der Innenwiderstand des Spannungsteiles aus dem oberen Widerstand (ROH) und dem unteren Widerstand (R0L) ist, wird dadurch in der betreffenden Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) einer Testsystemtaktperiode (T) durch das Schließen des dominierenden Schalters (S1L) der Spannungspegel auf der Datenleitung (TOW) von dem besagten mittleren Potenzial (VM) in einem zweiten Spannungsbereich (VB2) auf das Potenzial des Bezugspotenzials (V0), das sich im ersten Spannungsbereich (VB1) befindet, gezogen. Der dominierende Schalter (S1L) wird dabei durch den Testsystemtakt auf Masterseite (TCKout1) angesteuert. Ist dieser dominierende Schalter (S1L) nicht geschlossen, so können Daten bidirektional in der anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) einer Testsystemtaktperiode (T) übertragen werden. Auf der Master-Seite speist dazu eine geschaltete Stromquelle (S1H, I1) Strom in die Datenleitung (TOW) ein, wenn die Sendeleitung (TDAout1) aus dem Inneren des Masters aktiv ist. Hierzu schließt die Sendeleitung (TDAout1) aus dem Inneren des Masters den Schalter (S1H) der steuerbaren Stromquelle (S1H, I1). Hierdurch liefert die Stromquelle (I1) der steuerbaren Stromquelle (S1H, I1) Strom in die Datenleitung (TOW). Vorzugsweise ist dieser Strom größer als der Strom, den der Pull-Schaltkreis bestehend aus dem oberen Widerstand (R0H) und dem unteren Widerstand (R0L) abführen kann. Somit wandert das Potenzial der Datenleitung (TOW) in diesem Fall vom mittleren Potenzial (VM) in einem zweiten Spannungsbereich (VB2) zu einem Potenzial nahe der Versorgungsspannung (VIO1) für die schaltbare Stromquelle (S1H, I1) des Masters in dem dritten Spannungsbereich (VB3). Wird jedoch der dominierende Schalter (S1L) geschlossen, so überschreibt dieser den Einfluss der schaltbaren Stromquelle (S1H, I1) des Masters und des Pull-Schaltkreises bestehend aus dem oberen Widerstand (R0H) und dem unteren Widerstand (R0L). Beide sind bei geeigneter Auslegung des dominierenden Schalters (S1L) nicht in der Lage, das Potenzial auf der Datenleitung (TOW) gegen den dominierenden Schalter (S1L) zu bestimmen.
  • In gleicher Weise arbeitet die zweite schaltbare Stromquelle auf der Slave-Seite. Auf der Slave-Seite speist dazu eine geschaltete Stromquelle (S2H, I2) Strom in die Datenleitung (TOW) ein, wenn die Sendeleitung (TDAout2) aus deminneren des Slaves aktiv ist. Hierzu schließt die Sendeleitung (TDAout2) aus dem Inneren des Slaves den Schalter (S2H) der steuerbaren Stromquelle (S2H, I2). Hierdurch liefert die Stromquelle (I2) der steuerbaren Stromquelle (S2H, I2) Strom in die Datenleitung (TOW). Vorzugsweise ist dieser Strom wieder größer als der Strom, den der Pull-Schaltkreis bestehend aus dem oberen Widerstand (R0H) und dem unteren Widerstand (R0L) abführen kann. Somit wandert das Potenzial der Datenleitung (TOW) in diesem Fall vom mittleren Potenzial (VM) in einem zweiten Spannungsbereich (VB2) zu einem Potenzial nahe der Versorgungsspannung (VIO2) für die schaltbare Stromquelle (S2H, I2) des Masters in dem dritten Spannungsbereich (VB3). Wird jedoch der dominierende Schalter (S1L) geschlossen, so überschreibt dieser wieder den Einfluss der schaltbaren Stromquelle (S2H, I2) des Slaves und des Pull-Schaltkreises bestehend aus dem oberen Widerstand (R0H) und dem unteren Widerstand (R0L). Beide sind bei geeigneter Auslegung des dominierenden Schalters (S1L) nicht in der Lage, das Potenzial auf der Datenleitung (TOW) gegen den dominierenden Schalter (S1L) zu bestimmen. Auch wenn die schaltbare Stromquelle (S1H, I1) des Masters ebenfalls hinzugeschaltet wird, wird bei geeigneter Auslegung des dominierenden Schalters (S1L) dieser das Potenzial auf der Datenleitung (TOW) weiterhin bestimmen.
  • Auf der Slave-Seite vergleicht ein erster Komparator (C2H) das Potenzial auf der Datenleitung (TOW) mit einem ersten Schwellwert (V2H). Gleichzeitig vergleicht ein zweiter Komparator (C2L) das Potenzial auf der Datenleitung mit einem zweiten Schwellwert (V2L). Der zweite Schwellwert (V2L) unterscheidet sich vom ersten Schwellwert (V2H) und bestimmt die Grenze zwischen dem ersten Spannungsbereich (VB1) und dem zweiten Spannungsbereich (VB2). Der erste Schwellwert (V2H) bestimmt die Grenze zwischen dem zweiten Spannungsbereich (VB2) und dem dritten Spannungsbereich (VB3). Der zweite Komparator (C2L) gewinnt den Testsystemtakt aus dem Signal auf der Datenleitung zurück. Dieses Signal wird ins Innere des Slaves als durch den Slave empfangenes Taktsignal (TCKin2) weitergegeben. Der erste Komparator (C2L) gewinnt die Dateninformation aus dem Signal auf der Datenleitung (TOW) als durch den Slave empfangene Daten (TDAin2) zurück. Dabei enthalten die durch den Slave empfangenen Daten auch noch Anteile des Testsystemtaktes. Dies kann durch einfaches Abtasten beispielsweise in einem Flip-Flop mit der Flanke eines leicht verzögerten Testsystemtakts oder alternativ durch Verzögerung der empfangenen Daten und Abtastung mit einem nicht verzögerten Testsystemtakt leicht behoben werden. Ggf. müssen die Signale vor der Verwendung noch aufbereitet werden (D2H, D2L).
  • In einer Ausprägung der Erfindung könnte das Datenausgangssignal (TDAin2) auf 1 durch den ersten Komparator (C2L) geschaltet werden, wenn das Potenzial auf der Datenleitung (TOW) kleiner als der erste Schwellwert (V2H) ist und umgekehrt, wenn das Potenzial niedriger als dieser Schwellwert ist. In einer Ausprägung der Erfindung könnte das Testsystemtaktsignal (TCKin2) auf 1 durch den zweiten Komparator (C2L) geschaltet werden, wenn das Potenzial auf der Datenleitung (TOW) kleiner als der zweite Schwellwert (V2L) ist und umgekehrt, wenn das Potenzial niedriger als dieser Schwellwert ist.
  • In ähnlicher Weise tastet der Master mittels eines dritten Komparators (C1H) den Zustand auf der Datenleitung (TOW) ab. Hierzu vergleicht der dritte Komparator (C1H) das Potenzial auf der Datenleitung (TOW) mit einem dritten Schwellwert (V1H) und gewinnt dadurch die auf der Datenleitung befindlichen Daten zurück, die jedoch auch hier noch Anteile des Testsystemtaktes aufweisen. Auch hier hilft eine geeignete Abtastung. Auf diese Weise werden die durch den Master empfangenen Daten (TDAin1) gewonnen. In einer Ausprägung der Erfindung könnte das Datenausgangssignal (TDAin1) auf 1 durch den dritten Komparator (C1H) geschaltet werden, wenn das Potenzial auf der Datenleitung (TOW) kleiner als der dritte Schwellwert (V1H) ist und umgekehrt, wenn das Potenzial niedriger als dieser Schwellwert ist. Der dritte Schwellwert (V1H) ist vorzugsweise bis auf einen kleinen Toleranzbereich von vorzugsweise deutlich kleiner 25% dieses Wertes gleich dem ersten Schwellwert (V2H).
  • In der weiteren Verarbeitung können nun Schaltungen aus dem Stand der Technik für einen Testdatenbus mit separater Testdatenleitung und Testsystemtaktleitung verwendet werden, sodass hier auf die Beschreibung verzichtet werden kann. Beispielhaft sei auf die WO 2006 102 284 A2 verwiesen.
  • Es ergibt sich nun folgende Tabelle der Spannungspegel und logischen Werte als eine mögliche Implementation der Erfindung. Andere Pegel und korrespondierende logische Werte sind natürlich möglich, wie dem Fachmann klar sein wird. Man beachte dass hier in diesem Beispiel TCKout1 = 0 den dominierenden Schalter (S1L) schließt. Dies kann natürlich auch invertiert implementiert werden.
    Senden Datenleitung Empfangen
    TCKout1 TDAout1 TDAout2 TOW TCKin2 TDAin1 TDAin2
    0 0 0 V0 0 0
    0 0 1 V0 0 0
    0 1 0 V0 0 0
    0 1 1 V0 0 0
    1 0 0 VM 1 0
    1 0 1 VIO2 1 1 1
    1 1 0 VIO2 1 1 1
    1 1 1 VIO1/2 1 1 1
  • Vorzugsweise stimmen der erste Schwellwert (V2H) und der dritte Schwellwert (V1H) überein, wodurch Master und Slave die gleiche Datensequenz erkennen. Durch entsprechend gesteuerte zeitliche Abtastung können diese Daten dann geeignet den Zeitschlitzen (TIN0, TIN1, TDO) zugeordnet werden.
  • Fig. 3
  • 3 zeigt eine beispielhafte Protokollsequenz von drei aufeinander folgenden Zeitschlitzen (TIN0, TIN1, TDO). In anderen Implementationen der Erfindung kann ein Zeitschlitzpaket auch mehr als drei Zeitschlitze (TIN0, TIN1, TDO) umfassen. Im ersten Zeitschlitz (TIN0) werden typischerweise Kontrolldaten übertragen, die dem TMS-Signal des Standard-Boundary-Scan (IEEE 1149) entsprechen. Im zweiten Zeitschlitz werden typischerweise die Daten übertragen, die dem TDI-Signals des Standard-Boundary-Scans (IEEE 1149) entsprechen. In diesen beiden Zeitschlitzen überträgt der Master Daten auf den Slave. Sollte parallel auch der Slave senden, so überschreibt der Slave den Master, wenn dessen schaltbare Stromquelle (S1H, I1) ausgeschaltet ist. Umgekehrt kann der Master den Slave überschreiben, wenn die schaltbare Stromquelle (S2H, I2) des Slaves ausgeschaltet ist. Ein Überschreiben des Masters durch den Slave kann der Master dadurch detektieren, dass die gesendeten Daten (TDAout1) im Hinblick auf ihren logischen Inhalt darauf durch eine Logik im Master überprüft werden, ob diese mit den empfangenen Daten (TDAin1) in der betreffenden Halbtaktperiode übereinstimmen, in der der Testsystemtakt (TCKout1) den dominierenden Schalter (S1L) nicht schließt. Im Falle einer solchen Asynchronizität kann der Master durch permanentes halten des Spannungspegels der Datenleitung (TOW) im dritten Spannungsbereich (VB3) bei geeigneter Auslegung der State-Machine des Slaves wieder re-synchronisieren. Hierzu muss die State-Machine des Test-Controllers des Slaves so ausgelegt sein, dass ein permanentes im dritten Spannungsbereich (VB3) im Kontrollfeld, also hier beispielsweise im ersten Zeitschlitz (TIN0), zu einem Reset in Form der Einnahme eines sogenannten „Idle-States” als einem abwartenden Zustand des Test-Controllers führt. Dieses permanente Halten des Spannungspegels der Datenleitung (TOW) im dritten Spannungsbereich (VB3) kann durch ein dauerhaftes Einschalten der schaltbaren Stromquelle (S1H, I1) des Masters für die Dauer des Reset-Vorgangs erfolgen
  • Fig. 4
  • 4 zeigt eine erfindungsgemäße, beispielhafte Abfolge von Signalen. Eingabe sind die mit „2 Draht Daten” bezeichneten Zweidraht basierenden Daten. In dem Beispiel werden drei aufeinanderfolgende Zeitschlitzpakete (n – 1, n, n + 1) mit beispielhaft je drei Zeitschlitzen (TIN0, TIN1, TDO) dargestellt. Die Verwendung von mehr als drei Zeitschlitzen je Zeitschlitzpakete ist natürlich denkbar. Die Bedeutung der jeweiligen Zeitschlitze innerhalb eines Zeitschlitzpakets hängt nur von der zeitlichen Position ab und ändert sich nicht. Wenn in dieser Beschreibung vom ersten Zeitschlitz (TIN0), zweiten Zeitschlitz (TIN1) und dritten Zeitschlitz (TDO) die Rede ist, so ist das eine reine Bezeichnung und bezieht sich nicht auf die Position innerhalb eines Zeitschlitzpaketes. Vorzugsweise ist die zeitliche Positionierung der einzelnen mindestens drei Zeitschlitze (TIN0, TIN1, TDO) innerhalb der Zeitschlitzpakete immer gleich oder zumindest durch einen Algorithmus vorhersagbar. Auch zeigt die Figur den zugehörigen Testsystemtakt (2 Draht Takt). Im Zeitschlitzpaket n – 1 liefert der Slave im Zeitschlitz TDOn-1 eine logische 1 und im Zeitschlitzpakte n im Zeitschlitz TDOn eine logische 1 und im Zeitschlitzpakte n + 1 im Zeitschlitz TDOn+1 eine logische 0. Die vom Master gesendeten Daten in den Zeitschlitzen TIN0n-1, TIN1n-1, TIN0n, TIN1n, TIN0n+1, TIN1n+1 sind in Ihrem logischen Gehalt nicht beispielhaft festgelegt und darum schraffiert. Das mit „TOW” bezeichnete Signal soll den Potenzialverlauf auf der Datenleitung (TOW) schematisch veranschaulichen. Aus diesem Potenzialverlauf auf der Datenleitung (TOW) erzeugt beispielhaft der erste Komparator (C2H) die durch den Slave empfangenen Daten (TDAin2). Der zweite Komparator (C2L) erzeugt beispielhaft aus dem Potenzialverlauf auf der Datenleitung (TOW) das durch den Slave empfangene Taktsignal (TCKin2), das dem rekonstruierten Testsystemtakt entspricht. Bei geeigneter Synchronisierung von Slave und Master, erzeugt der Slave einen internen Testsystembasistakt TCK, der erst in der zweiten Halbtaktperiode der Testsystemtaktperiode (T) des dritten Zeitschlitzes (TDOn) einen Puls mit der Dauer einer Halbtaktperiode zeigt. Mit der steigenden Flanke dieses Signals tastet in diesem Beispiel der Slave in diesem Beispiel die logischen Werte auf der Leitung (TDAin2) ab. Mit der fallenden Flanke zu Beginn des nächsten Zeitschlitzpaketes wird der in diesem Beispiel zu sendende Wert (TDO) geändert. TDAout2 wird jedoch erst im dritten Zeitschlitz (TDOn+1) des folgenden Zeitschlitzpaketes aktiv, wenn der Slave senden darf. Dem Fachmann ist klar, dass die Steuerung nicht nur mittels der in 4 dargestellten Steuerung über die fallende Flanke des Testsystemtaktes (TCK) möglich ist, sondern auch über die steigenden Flanke.
  • Vorteile der Erfindung
  • Die Erfindung stellt eine Anordnung mit einem Ein-Draht-Testdatenbus für die bidirektionale Übertragung auf diesem Testdaten-Bus bereit, die bei einem Verlust der Synchronisation keine Kurzschlüsse hervorrufen kann.
  • Merkmale der Erfindung
  • Die Erfindung weist folgende Merkmale auf. Die Ansprüche befinden sich unter der Überschrift „Ansprüche”:
  • Merkmal 1:
  • Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, wobei der Datenbus eine Bezugspotenzialleitung (GND) mit einem Bezugspotenzial (V0) und eine Datenleitung (TOW) zur Übertragung von Daten und einem Testsystemtakt zwischen Master und Slave aufweist und wobei über die Datenleitung (TOW) bidirektional Daten zwischen dem Master und dem Slave übertragen werden können oder übertragen werden und wobei über die Datenleitung (TOW) ein Testsystemtakt mit einer Testsystemtaktperiode (T), die in mindestens eine erste Halbtaktperiode (T1H) und eine zweite Halbtaktperiode (T2H), die eine unterschiedliche zeitliche Dauer haben können, unterteilt ist, insbesondere vom Master zum Slave, zusätzlich übertragen wird und wobei der Slave über eine erste Einrichtung, insbesondere einen ersten Komparator (C2H) verfügt, der den Signalpegel in Form einer Signalspannung zwischen dem Bezugspotenzial (V0) der Bezugspotenzialleitung (GND) und dem Potenzial der Datenleitung (TOW) mit einem ersten Schwellwert, insbesondere dem eines ersten Schwellwertsignals V2H, vergleicht und wobei der Slave über eine zweite Einrichtung, insbesondere einen zweiten Komparator (C2L) verfügt, der den Signalpegel in Form einer Signalspannung zwischen dem Bezugspotenzial (V0) der Bezugspotenzialleitung (GND) und dem Potenzial der Datenleitung (TOW) mit einem zweiten Schwellwert, insbesondere dem eines zweiten Schwellwertsignals (V2L), vergleicht und wobei der erste Schwellwert vom zweiten Schwellwert verschieden ist und wobei der erste und zweite Schwellwert zwischen der Betriebsspannung (VIO, VIO1, VIO2) und dem Bezugspotenzial (V0) der Bezugspotenzialleitung (GND) drei Signalspannungsbereiche (VB1, VB2, VB3) definieren und wobei ein mittlerer Spannungsbereich als zweiter Spannungsbereich (VB2) von einem ersten Spannungsbereich (VB1) nach oben oder unten hin begrenzt wird und wobei der zweite Spannungsbereich (VB2) nach unten oder oben hin aber andersherum als beim ersten Spannungsbereich (VB1) durch einen dritten Spannungsbereich (VB3) begrenzt wird und wobei Daten auf der Datenleitung (TOW) in zeitlich beabstandeten oder aufeinander folgenden Zeitschlitzpaketen von zumindest drei aufeinander folgenden Zeitschlitzen (TIN0, TIN1, TDO) mit jeweils einer Dauer einer Testsystemtaktperiode (T) übertragen werden und wobei ein erster Zeitschlitz (TIN0) und ein zweiter Zeitschlitz (TIN1) zumindest ein Kontrolldatum und/oder ein erstes Datum enthalten, das jeweils vom Master zum Slave übertragen wird, wobei das Kontrolldatum und das erste Datum insbesondere mit den Daten des IEEE 1149.1 4 Draht Testdatenbusses kompatibel sein können, und wobei der Slave das Kontrolldatum und das erste Datum empfängt gekennzeichnet dadurch, dass ein dritter Zeitschlitz (TDO) ein zweites Datum enthält, das vom Slave zum Master übertragen wird und wobei der Master dieses zweite Datum empfängt und wobei das zweite Datum nur im zweiten Spannungsbereich (VB2) und dritten Spannungsbereich (VB3) übertragen wird und dass die Übertragung der Daten in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) einer Testsystemtaktperiode (T) erfolgt und dass der Testsystemtakt durch ein Taktsignal im ersten Spannungsbereich (VB1) während der jeweils anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) der Testsystemtaktperiode (T) übertragen wird.
  • Merkmal 2.
  • Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend Merkmal 1 dadurch gekennzeichnet, dass mindestens drei logische Zustände beim bidirektionalen Senden der Daten auf der Datenleitung (TOW) durch Master und Slave verwendet werden.
  • Merkmal 3.
  • Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend Merkmal 2 dadurch gekennzeichnet, dass ein erster der mindestens drei logischen Zustände auf der Datenleitung (TOW) durch einen ersten dominanten Schalter (S1L) erzeugt wird, der das Potenzial der Datenleitung (TOW) in den ersten Spannungsbereich (VB1) zwingt.
  • Merkmal 4.
  • Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend den Merkmalen 2 oder 3 dadurch gekennzeichnet, dass ein zweiter der mindestens drei logischen Zustände auf der Datenleitung (TOW) durch Einschalten einer ersten schaltbaren Stromquelle (I1, S1H) in dem Master und/oder durch Einschalten einer zweiten schaltbaren Stromquelle (I2, S2H) erzeugt wird.
  • Merkmal 5.
  • Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, nach Merkmal 4 dadurch gekennzeichnet, dass das Einschalten der ersten schaltbaren Stromquelle (I1, S1H) in dem Master und/oder das Einschalten der zweiten schaltbaren Stromquelle (I2, S2H) das Potenzial auf der Datenleitung (TOW) auf ein Potenzial im dritten Spannungsbereich (VB3) zwingt sofern der erste dominante Schalter (S1L) nicht eingeschaltet ist, der das Potenzial der Datenleitung (TOW) in den ersten Spannungsbereich zwingt und die schaltbaren Stromquellen (I1, S1H, I2, S2H)) überschreibt.
  • Merkmal 6.
  • Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend einem oder mehreren der Merkmale 2 bis 5 dadurch gekennzeichnet, dass ein dritter der mindestens drei logischen Zustände auf der Datenleitung (TOW) durch einen Pull-Schaltkreis (R0H, R0L) erzeugt wird, wenn keiner der anderen logischen Zustände vorliegt, indem der Pull-Schaltkreis (R0H, R0L) das Potenzial der Datenleitung (TOW) auf ein mittleres Potenzial (VM) im zweiten Spannungsbereich (VB3) bringt.
  • Merkmal 7.
  • Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend einem oder mehreren der Merkmale 2 bis 6 dadurch gekennzeichnet, dass Wechsel vom einem zweiten oder einem dritten logischen Zustand auf der Datenleitung (TOW) auf der einen Seite zu einem ersten logischen Zustand auf der Datenleitung (TOW) auf der anderen Seite und Wechsel in die umgekehrte Richtung zur Übertragung eines Taktsignals benutzt werden.
  • Merkmal 8.
  • Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend einem oder mehreren der Merkmale 2 bis 7 dadurch gekennzeichnet, dass Wechsel vom einem ersten oder einem zweiten logischen Zustand auf der Datenleitung (TOW) auf der einen Seite zu einem dritten logischen Zustand auf der Datenleitung (TOW) auf der anderen Seite und Wechsel in die umgekehrte Richtung zur Übertragung eines Datensignals vom Master zum Slave und/oder vom Slave zum Master benutzt werden.
  • Merkmal 9.
  • Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend den Merkmalen 8 und 9 dadurch gekennzeichnet, dass die Daten in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) eines Zeitschlitzes übertragen werden und der Testsystemtakt in einer anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) eines Zeitschlitzes wobei der Zeitschlitz eine Länge einer Testsystemtaktperiode (T) mit mindestens zwei Halbtaktperioden (T1H, T2H) aufweist.
  • Merkmal 10.
  • Testdatenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, wobei der Datenbus eine Bezugspotenzialleitung (GND) mit einem Bezugspotenzial (V0) und eine Datenleitung (TOW) aufweist, dadurch gekennzeichnet, dass die Datenbusschnittstelle des Masters eine erste schaltbare Spannungsquelle (S1L) mit einem ersten Innenwiderstand (R1L) aufweist, die die Datenleitung (TOW) mit einem ersten Potenzial (V0) verbinden kann und dass die Datenbusschnittstelle des Masters eine zweite schaltbare Spannungsquelle (S1H, I1) mit einem zweiten Innenwiderstand (R1H) aufweist, die die Datenleitung (TOW) mit einem zweiten Potenzial (VIO1) verbinden kann, wobei die zweite schaltbare Spannungsquelle auch eine Stromquelle (S1H, I1) mit einem zweiten Innenwiderstand (R1H) und dem Stromwert (I1 = VIO1/R1H) sein kann, und dass die Datenbusschnittstelle des Slaves eine dritte schaltbare Spannungsquelle (S2H, I2) mit einem dritten Innenwiderstand (R2H) aufweist, die die Datenleitung (TOW) mit einem dritten Potenzial (VIO2) verbinden kann, das vorzugsweise gleich dem zweiten Potenzial (VIO1) ist und wobei die dritte schaltbare Spannungsquelle auch eine Stromquelle (S2H, I2) mit einem dritten Innenwiderstand (R2H) und dem Stromwert (I2 = VIO2/R2H) sein kann, und dass die Datenleitung (TOW) durch eine vierte Spannungsquelle, insbesondere einen Pull-Schaltkreis (R0H, R0L) zwischen einem vierten Potenzial (VIO), das vorzugsweise gleich dem zweiten und dritten Potenzial (VIO1, VIO2) ist, und dem ersten Potenzial (V0), mit einem vierten Innenwiderstand (R0) auf einem mittleren Potenzial (VM) gehalten wird und dass der Wert des mittleren Potenzials (VM) zwischen dem Wert des ersten Potenzials (V0) und dem Wert des zweiten Potenzials (VIO1) und/oder zwischen dem Wert des ersten Potenzials (V0) und dem Wert des dritten Potenzial s(VIO2) liegt und dass der erste Innenwiderstand (R1L) kleiner ist als die anderen Innenwiderstände (R1H, R2H, R0) und dass der vierte Innenwiderstand (R0) größer ist als die anderen Innenwiderstände (R1H, R1L, R2H).
  • Merkmal 11.
  • Verfahren zum Betreiben eines Datenbusses zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave wobei der Datenbus eine Bezugspotenzialleitung (GND) mit einem Bezugspotenzial (V0) und eine Datenleitung (TOW) aufweist umfassend die Schritte:
    bidirektionale Übertragung von Daten über die Datenleitung (TOW) zwischen Master und Slave; gleichzeitige Übertragung eines Taktsignals über die Datenleitung (TOW) vom Master zum Slave mit einer Testsystemtaktperiode (T), die in mindestens eine erste Halbtaktperiode (T1H) und eine zweite Halbtaktperiode (T2H) unterteilt ist; Vergleichen des Signalpegels auf der Datenleitung (TOW) in Form einer Signalspannung zwischen dem Bezugspotenzial (V0) der Bezugspotenzialleitung (GND) und dem Potenzial der Datenleitung (TOW) mit einem ersten Schwellwert, insbesondere dem eines ersten Schwellwertsignals (V2H), durch eine erste Einrichtung des Slaves, insbesondere einen ersten Komparator (C2H); Vergleichen des Signalpegels auf der Datenleitung (TOW) in Form einer Signalspannung zwischen dem Bezugspotenzial (V0) auf der Bezugspotenzialleitung (GND) und dem Potenzial der Datenleitung (TOW) mit einem zweiten, vom ersten Schwellwert verschiedenen Schwellwert, insbesondere dem eines zweiten Schwellwertsignals (V2L), durch eine zweite Einrichtung des Slaves, insbesondere einen zweiten Komparator (C2L), wobei der erste und zweite Schwellwert zwischen einer Betriebsspannung (VIO, VIO1, VIO2) und dem Bezugspotenzial (V0) der Bezugspotenzialleitung (GND) drei Signalspannungsbereiche (VB1, VB2, VB3) definieren, wobei ein mittlerer Spannungsbereich als zweiter Spannungsbereich (VB2) von einem ersten Spannungsbereich (VB1) nach oben oder unten hin begrenzt wird und wobei der zweite Spannungsbereich (VB2) nach unten oder oben hin aber andersherum als beim ersten Spannungsbereich (VB1) durch einen dritten Spannungsbereich (VB3) begrenzt wird; Übertragung der Daten auf der Datenleitung (TOW) in Zeitschlitzpaketen von zumindest drei aufeinander folgenden Zeitschlitzen (TIN0, TIN1, TDO) mit jeweils einer Dauer einer Testsystemtaktperiode (T), wobei die Reihenfolge der Zeitschlitze (TIN0, TIN1, TDO) innerhalb der Folge dieser mindestens drei Zeitschlitze (TIN0, TIN1, TDO) systemspezifisch gewählt werden kann; Übertragen zumindest eines Kontrolldatums und/oder eines ersten Datums in einem ersten Zeitschlitz (TIN0) und in einen zweiten Zeitschlitz (TIN1) vom Master zum Slave, wobei das Kontrolldatum und das erste Datum insbesondere mit den Daten des IEEE 1149.1 4 Draht Testdatenbusses kompatibel sein können und wobei der Slave das Kontrolldatum und das erste Datum empfängt; gekennzeichnet durch die zusätzlichen Schritte:
    Übertragen eines zweiten Datums in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) der Testsystemtaktperiode (T) im zweiten Spannungsbereich (VB2) und im dritten Spannungsbereich (VB3) auf der Datenleitung (TOW) vom Slave zum Master in einem dritten Zeitschlitz (TDO) der mindestens drei aufeinanderfolgenden Zeitschlitze (TIN0, TIN1, TDO), wobei der Master dieses zweite Datum empfängt; Übertragen eines Kontrolldatums und/oder eines ersten Datums in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) der Testsystemtaktperiode (T) des betreffenden Zeitschlitzes, im zweiten Spannungsbereich (VB2) und dritten Spannungsbereich (VB3) auf der Datenleitung (TOW) vom Slave zum Master in dem ersten und/oder zweiten Zeitschlitz (TIN0, TIN1) der mindestens drei aufeinanderfolgenden Zeitschlitze (TIN0, TIN1, TDO), wobei der Slave das Kontrolldatum und das erstes Datums empfängt, wobei die Übertragung der Daten durch Wechsel des Potenzials auf der Datenleitung (TOW) zwischen dem ersten Spannungsbereich (VB1) und/oder zweiten Spannungsbereich (VB2) auf der einen Seite und dem dritten Spannungsbereich (VB3) auf der anderen Seite und Wechsel in die Gegenrichtung erfolgt; Übertragen eines Testsystemtaktes in der jeweils anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) der Testsystemtaktperiode (T) des betreffenden Zeitschlitzes, typischerweise in jeden der mindestens drei Zeitschlitze (TIN0, TIN1, TDO), wobei in dieser Halbtaktperiode keine Daten gesendet werden und wobei die Übertragung des Testsystemtaktes in dem betreffenden Zeitschlitz durch einen Wechsel des Potenzials auf der Datenleitung (TOW) zwischen dem ersten Spannungsbereich (VB1) auf der einen Seite und dem zweiten Spannungsbereich (VB2) und/oder dritten Spannungsbereich (VB3) auf der anderen Seite und Wechsel in die Gegenrichtung erfolgt.
  • Merkmal 12.
  • Verfahren zum Betreiben eines Datenbusses zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend Merkmal 11 dadurch gekennzeichnet, dass drei logische Zustände beim bidirektionalen Senden der Daten auf der Datenleitung (TOW) durch Master und Slave verwendet werden, wobei jeder logische Zustand einem, typischerweise genau einem, Spannungsbereich (VB1, VB2, VB3) des Potenzials der Datenleitung (TOW) zugeordnet ist.
  • Merkmal 13.
  • Verfahren zum Betreiben eines Datenbusses zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend Merkmal 13 umfassend den Schritt eines zeitweises Schließens eines dominanten Schalters (S1L), der auch ein Transistor oder anderer Halbleiterschalter sein kann, zur zeitweisen Erzeugung eines ersten der drei logischen Zustände auf der Datenleitung (TOW), wobei das Potenzial der Datenleitung (TOW) in den ersten Spannungsbereich (VB1) gezwungen wird.
  • Merkmal 14.
  • Verfahren zum Betreiben eines Datenbusses zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend den Merkmalen 12 oder 13 umfassend den Schritt eines zeitweisen Einschaltens einer ersten schaltbaren Stromquelle (I1, S1H) in dem Master und/oder durch zeitweises Einschalten einer zweiten schaltbaren Stromquelle (I2, S2H) zur Erzeugung eines zweiten der drei logischen Zustände auf dem Datenbus (TOW).
  • Merkmal 15.
  • Verfahren zum Betreiben eines Datenbusses zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend Merkmal 14 dadurch gekennzeichnet, dass das Einschalten der ersten schaltbaren Stromquelle (I1, S1H) in dem Master und/oder das Einschalten der zweiten schaltbaren Stromquelle (I2, S2H) das Potenzial auf der Datenleitung (TOW) auf ein drittes Potenzial zwingt sofern der erste dominante Schalter (S1L) nicht eingeschaltet ist, der das Potenzial der Datenleitung (TOW) in den ersten Spannungsbereich (VB1) zwingt und die Stromquellen überschreibt.
  • Merkmal 16.
  • Verfahren zum Betreiben eines Datenbusses zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend einem oder mehreren der Merkmale 12 bis 15 umfassend den Schritt des Erzeugens eines dritten der drei logischen Zustände auf der Datenleitung (TOW), insbesondere durch einen Pull-Schaltkreis (R0H, R0L), wenn keiner der anderen logischen Zustände auf dem Datenbus (TOW) vorliegt, insbesondere indem der Pull-Schaltkreis (R0H, R0L) das Potenzial der Datenleitung (TOW) auf ein mittleres Potenzial (VM) im zweiten Spannungsbereich (VB2) hebt.
  • Merkmal 17.
  • Verfahren zum Betreiben eines Datenbusses zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend einem oder mehreren der Merkmale 12 bis 16 umfassend den Schritt einer Übertragung eines Testsystemtakts durch das Wechseln vom zweiten oder dritten logischen Zustand auf der Datenleitung (TOW) auf der einen Seite zu einem ersten logischen Zustand auf der Datenleitung (TOW) auf der anderen Seite und Wechsel in die umgekehrte Richtung.
  • Merkmal 18.
  • Verfahren zum Betreiben eines Datenbusses zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend einem oder mehreren der Merkmale 12 bis 17 dadurch gekennzeichnet, dass eine Übertragung von Daten durch das Wechseln vom ersten oder zweiten logischen Zustand auf der Datenleitung (TOW) auf der einen Seite zu einem dritten logischen Zustand auf der Datenleitung (TOW) auf der anderen Seite und Wechsel in die umgekehrte Richtung erfolgt.
  • Merkmal 19.
  • Verfahren zum Betreiben eines Datenbusses zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, entsprechend den Merkmalen 17 und 18 dadurch gekennzeichnet, dass ein erstes oder zweites Datum oder ein Kontrolldatum oder anderes Datum in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) eines Zeitschlitzes der mindestens drei aufeinander folgenden Zeitschlitze (TIN0, TIN1, TDO) übertragen wird und ein Testsystemtakt in der anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) dieses Zeitschlitzes der mindestens drei aufeinander folgenden Zeitschlitze (TIN0, TIN1, TDO) übertragen wird, wobei der Zeitschlitz eine Länge einer Testsystemtaktperiode (T) mit mindestens zwei Halbtaktperioden (T1H, T2H) aufweist.
  • Merkmal 20.
  • Verfahren zum Betreiben eines Testdatenbusses zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, wobei der Datenbus eine Bezugspotenzialleitung (GND) mit einem Bezugspotenzial (V0) und eine Datenleitung (TOW) aufweist, umfassend die Schritte:
    Zeitweises Verbinden der Datenleitung (TOW) mit einer ersten zuschaltbaren Spannungsquelle (S1L) des Masters mit einem ersten Innenwiderstand (R1L) mit einem ersten Potenzial (V0) und zeitweises Verbinden der Datenleitung (TOW) mit einer zweiten zuschaltbaren Spannungsquelle (S1H, I1) des Masters mit einem zweiten Innenwiderstand (R1H) mit einem zweiten Potenzial (VIO1), wobei die zweite zuschaltbare Spannungsquelle auch eine Stromquelle (S1H, I1) mit einem zweiten Innenwiderstand (R1H) und dem Stromwert (I1 = VIO1/R1H) sein kann, und zeitweises Verbinden der Datenleitung (TOW) mit einer dritten zuschaltbaren Spannungsquelle (S2H, I2) des Slaves, die einen dritten Innenwiderstand (R2H) besitzt, mit einem dritten Potenzial (VIO2), das vorzugsweise gleich dem zweiten Potenzial (VIO1) ist und wobei die dritte zuschaltbare Spannungsquelle auch eine Stromquelle (S2H, I2), die einem dritten Innenwiderstand (R2H) und den Stromwert (I2 = VIO2/R2H) vorzugsweise besitzt, und zeitweises Halten der Datenleitung (TOW) durch eine vierte Spannungsquelle, insbesondere einen Pull-Schaltkreis (R0H, R0L) zwischen einem vierten Potenzial (VIO), das vorzugsweise gleich dem zweiten und dritten Potenzial (VIO1, VIO2) ist, und dem ersten Potenzial (V0), mit einem vierten Innenwiderstand (R0) auf einem mittleren Potenzial (VM), wobei der Wert des mittleren Potenzials (VM) zwischen dem Wert des ersten Potenzials (V0) auf der einen Seite und dem Wert des zweiten Potenzials (VIO1) und/oder zwischen dem Wert des ersten Potenzials (V0) und/oder dem Wert des dritten Potenzials (VIO2) auf der anderen Seite liegt und wobei der erste Innenwiderstand (R1L) kleiner ist als die anderen Innenwiderstände (R1H, R2H, R0) und wobei der vierte Innenwiderstand (R0) größer ist als die anderen Innenwiderstände (R1H, R1L, R2H).
  • Bezugszeichenliste
    • C2H
      erster Komparator auf Slave Seite. Der erste Komparator vergleicht den Spannungspegel auf der Datenleitung (TOW) mit einem ersten Schwellwert (V2H) und gibt über eine erste Aufbereitung (D2H) das durch den Slave empfangene Datensignal an das Innere der Schaltung des Slaves, typischerweise der integrierten Schaltung oder des zu testenden oder zu steuernden Systems weiter. Der erste Komparator detektiert das Wechseln des Spannungspegels auf der Datenleitung (TOW) vom dritten Spannungsbereich (VB3) auf der einen Seite in den ersten Spannungsbereich (VB1) oder zweiten Spannungsbereich (VB2) auf der anderen Seite und umgekehrt.
      C2L
      zweiter Komparator auf Slave Seite. Der zweite Komparator vergleicht den Spannungspegel auf der Datenleitung (TOW) mit einem zweiten Schwellwert (V2L) und gibt über eine zweite Aufbereitung (D2L) das durch den Slave empfangene Taktsignal an das Innere der Schaltung des Slaves, typischerweise der integrierten Schaltung oder des zu testenden oder zu steuernden Systems weiter. Der zweite Komparator detektiert das Wechseln des Spannungspegels auf der Datenleitung (TOW) vom ersten Spannungsbereich (VB1) auf der einen Seite in den dritten Spannungsbereich (VB3) oder zweiten Spannungsbereich (VB2) auf der anderen Seite und umgekehrt.
      C1H
      dritter Komparator auf Master Seite. Der dritte Komparator vergleicht den Spannungspegel auf der Datenleitung (TOW) mit einem dritten Schwellwert (V1H) und gibt das durch den Master empfangene Datensignal an das Innere der Schaltung des Masters, typischerweise der Host-Prozessor, weiter. Der dritte Komparator detektiert das Wechseln des Spannungspegels auf der Datenleitung (TOW) vom dritten Spannungsbereich (VB3) auf der einen Seite in den ersten Spannungsbereich (VB1) oder zweiten Spannungsbereich (VB2) auf der anderen Seite und umgekehrt.
      D1H
      erste Aufbereitung.
      D2H
      zweite Aufbereitung.
      GND
      Bezugspotenzialleitung. Diese liegt typischerweise aber nicht notwendigerweise auf Masse. Sie besitzt das Bezugspotenzial (V0).
      I1
      Stromquelle der steuerbaren Stromquelle (S1H, I1) für den Sender des Masters, also typischerweise des Host-Prozessors.
      I2
      Stromquelle der steuerbaren Stromquelle (S2H, I2) für den Sender des Slave, also der integrierten Schaltung oder des zu testenden oder steuernden Systems.
      Master
      Masterschaltkreis. Der Master ist typischerweise der Host-Prozessor, über den der integrierte Schaltkreis, der Slave, gesteuert wird.
      R0
      Innenwiderstand des Pull-Schaltkreises (R0H, R0L), der als vierte reale Spannungsquelle die Datenleitung (TOW) auf einem mittleren Potenzial (VM) hält, wenn die anderen Sender (S1L, S1H, I1, S2H, I2) nicht aktiv sind.
      R0L
      unterer Widerstand des Spannungsteilerpaares, das beispielhaft den Pull-Schaltkreis bildet. Der Pull-Schaltkreis hält die Datenleitung (TOW) im zweiten Spannungsbereich (VB2) auf einem mittleren Potenzial (VM), wenn keiner der anderen Sender (S1L, S1H, I1, S2H, I2) aktiv ist.
      R0H
      oberer Widerstand des Spannungsteilerpaares, das beispielhaft den Pull-Schaltkreis bildet. Der Pull-Schaltkreis hält die Datenleitung (TOW) im zweiten Spannungsbereich (VB2) auf einem mittleren Potenzial (VM), wenn keiner der anderen Sender (S1L, S1H, I1, S2H, I2) aktiv ist.
      R1H
      Innenwiderstand der zweiten schaltbaren realen Spannungsquelle, die durch die schaltbare Stromquelle (S1H, I1) des Masters gebildet wird.
      R2H
      Innenwiderstand der dritten schaltbaren realen Spannungsquelle, die durch die Schaltbare Stromquelle (S1H, I1) des Slaves gebildet wird.
      S1L
      dominierender Schalter. Der dominierende Schalter zwingt typischerweise die Datenleitung (TOW) auf das Potenzial des Bezugspotenzials (V0), in dem er im Falle des Einschaltens die Datenleitung (TOW) mit der Bezugspotenzialleitung (GND) verbindet.
      S1H
      Schalter der steuerbaren Stromquelle (S1H, I1) für den Sender des Masters, also typischerweise des Host-Prozessors.
      S2H
      Schalter der steuerbaren Stromquelle (S2H, I2) für den Sender des Slave, also der integrierten Schaltung oder des zu testenden oder steuernden Systems.
      Slave
      Slave-Schaltkreis. Der Slave ist typischerweise der integrierte Schaltkreis oder ein sonstiges elektrisches System, das durch den Host-Prozessor, den Master, über die Datenleitung (TOW) gesteuert wird.
      T
      Testsystemtaktperiode
      T1H
      erste Halbtaktperiode von mindestens zwei Halbtaktperioden (T1H, T2H) der Testsystemtaktperiode (T)
      T2H
      zweite Halbtaktperiode von mindestens zwei Halbtaktperioden (T1H, T2H) der Testsystemtaktperiode (T)
      TCKin2
      durch den Slave empfangenes Taktsignal (rekonstruierter Testsystemtakt).
      TCKout1
      durch den Master zu sendendes Taktsignal (Testsystemtakt).
      TDAin1
      durch den Master empfangene Daten.
      TDAin2
      durch den Slave empfangene Daten.
      TDAout1
      Sendedaten aus dem Inneren des Masters.
      TDAout2
      Sendedaten aus dem Inneren des Slave.
      TIN0
      erster Zeitschlitz. Der erste Zeitschlitz wird typischerweise zur Übertragung des TMS-Signals des JTAG Test-Ports nach IEEE Standard 1149 vom Master zum Slave verwendet. Es ist aber nicht zwingend notwendig, dass dieser Zeitschlitz auch an der ersten zeitlichen Position platziert wird. Andere zeitliche Reihenfolgen sind möglich.
      TIN1
      zweiter Zeitschlitz. Der zweite Zeitschlitz wird typischerweise zur Übertragung des TDI-Signals des JTAG Test-Ports nach IEEE Standard 1149 vom Master zum Slave verwendet. Es ist aber nicht zwingend notwendig, dass dieser Zeitschlitz auch an der ersten zeitlichen Position platziert wird. Andere zeitliche Reihenfolgen sind möglich.
      TDO
      dritter Zeitschlitz. Der dritte Zeitschlitz wird typischerweise zur Übertragung des TDO-Signals des JTAG Test-Ports nach IEEE Standard 1149 vom Slave zum Master verwendet. Es ist aber nicht zwingend notwendig, dass dieser Zeitschlitz auch an der ersten zeitlichen Position platziert wird. Andere zeitliche Reihenfolgen sind möglich.
      TOW
      Datenleitung zwischen Master und Slave.
      V0
      Bezugspotenzial im ersten Spannungsbereich (VB1), das sich zumindest annähernd auf der Datenleitung (TOW) einstellt, wenn der dominierende Schalter (S1L) geschlossen ist. Die Bezugspotenzialleitung (GND) liegt auf dem Bezugspotenzial.
      VM
      Potenzial im zweiten Spannungsbereich (VB2), dass sich einstellt, wenn kein anderer Sender (S1L, S1H, I1, S2H, I2) aktiv ist und sich somit der Pull-Schaltkreis (R0H, R0L) durchsetzt.
      V1H
      dritter Schwellwert. Der dritte Schwellwert separiert den dritten Spannungsbereich (VB3) vom ersten Spannungsbereich (VB1) und zweiten Spannungsbereich (VB2) auf Master-Seite. Der dritte Schwellwert ist vorzugsweise gleich oder ähnlich dem ersten Schwellwert (V2H).
      V2H
      erster Schwellwert. Der erste Schwellwert separiert den dritten Spannungsbereich (VB3) vom ersten Spannungsbereich (VB1) und zweiten Spannungsbereich (VB2) auf Slave-Seite. Der erste Schwellwert ist vorzugsweise gleich oder ähnlich dem dritten Schwellwert (V1H).
      V2L
      zweiter Schwellwert. Der zweite Schwellwert separiert den ersten Spannungsbereich (VB1) vom dritten Spannungsbereich (VB3) und zweiten Spannungsbereich (VB2) auf Slave-Seite.
      VB1
      erster Spannungsbereich, der zum zweiten Spannungsbereich (VB2) hin durch den zweiten Schwellwert (V2L) begrenzt wird.
      VB2
      zweiter Spannungsbereich zwischen dem ersten Spannungsbereich (VB1) und dem dritten Spannungsbereich (VB3), der zum ersten Spannungsbereich (VB1) hin durch den zweiten Schwellwert (V2L) begrenzt wird und der zum dritten Spannungsbereich (VB1) hin durch den ersten Schwellwert (V2H) des Slaves und/oder durch den dritten Schwellwert (V1H) des Masters begrenzt wird.
      VB3
      dritter Spannungsbereich, der zum zweiten Spannungsbereich (VB2) hin durch den ersten Schwellwert (V2H) des Slaves und/oder durch den dritten Schwellwert (V1H) des Masters begrenzt wird.
      VIO
      Versorgungsspannung für den Pull-Schaltkreis, hier dem Spannungsteiler (R0H, R0L).
      VIO1
      Versorgungsspannung der schaltbaren Stromquelle (S1H, I1) des Masters, also des Host-Prozessors. Der Spannungspegel liegt im dritten Spannungsbereich (VB3).
      VIO2
      Versorgungsspannung der schaltbaren Stromquelle (S2H, I2) des Slave, also der integrierten Schaltung oder des zu testenden oder steuernden Systems. Der Spannungspegel liegt im dritten Spannungsbereich (VB3).
      Z0
      Zenerdiode zur Spannungsbegrenzung auf der Datenleitung (TOW).

Claims (9)

  1. Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave a. wobei der Datenbus eine Bezugspotenzialleitung (GND) mit einem Bezugspotenzial (V0) und eine Datenleitung (TOW) zur Übertragung von Daten und einem Testsystemtakt zwischen Master und Slave aufweist und b. wobei über die Datenleitung (TOW) bidirektional Daten zwischen dem Master und dem Slave übertragen werden können oder übertragen werden und c. wobei über die Datenleitung (TOW) ein Testsystemtakt mit einer Testsystemtaktperiode (T), die in mindestens eine erste Halbtaktperiode (T1H) und eine zweite Halbtaktperiode (T2H), die eine unterschiedliche zeitliche Dauer haben können, unterteilt ist, insbesondere vom Master zum Slave, zusätzlich übertragen wird und d. wobei der Slave über eine erste Einrichtung, insbesondere einen ersten Komparator (C2H) verfügt, der den Signalpegel in Form einer Signalspannung zwischen dem Bezugspotenzial (V0)) der Bezugspotenzialleitung (GND) und dem Potenzial der Datenleitung (TOW) mit einem ersten Schwellwert, insbesondere dem eines ersten Schwellwertsignals (V2H), vergleicht und e. wobei der Slave über eine zweite Einrichtung, insbesondere einen zweiten Komparator (C2L) verfügt, der den Signalpegel in Form einer Signalspannung zwischen dem Bezugspotenzial (V0) der Bezugspotenzialleitung (GND) und dem Potenzial der Datenleitung (TOW) mit einem zweiten Schwellwert, insbesondere dem eines zweiten Schwellwertsignals (V2L), vergleicht und f. wobei der erste Schwellwert vom zweiten Schwellwert verschieden ist und g. wobei der erste und zweite Schwellwert zwischen der Betriebsspannung (VIO, VIO1, VIO2) und dem Bezugspotenzial (V0) der Bezugspotenzialleitung (GND) drei Signalspannungsbereiche (VB1, VB2, VB3) definieren und h. wobei ein mittlerer Spannungsbereich als zweiter Spannungsbereich (VB2) von einem ersten Spannungsbereich (VB1) nach oben oder unten hin begrenzt wird und i. wobei der zweite Spannungsbereich (VB2) nach unten oder oben hin aber andersherum als beim ersten Spannungsbereich (VB1) durch einen dritten Spannungsbereich (VB3) begrenzt wird und j. wobei Daten auf der Datenleitung (TOW) in zeitlich beabstandeten oder aufeinander folgenden Zeitschlitzpaketen von zumindest drei aufeinander folgenden Zeitschlitzen (TIN0, TIN1, TDO) mit jeweils einer Dauer einer Testsystemtaktperiode (T) übertragen werden und k. wobei ein erster Zeitschlitz (TIN0) und ein zweiter Zeitschlitz (TIN1) zumindest ein Kontrolldatum und/oder ein erstes Datum enthalten, das jeweils vom Master zum Slave übertragen wird, wobei das Kontrolldatum und das erste Datum insbesondere mit den Daten des IEEE 1149.1 4 Draht Testdatenbusses kompatibel sein können, und wobei der Slave das Kontrolldatum und das erste Datum empfängt dadurch gekennzeichnet, l. dass ein dritter Zeitschlitz (TDO) ein zweites Datum enthält, das vom Slave zum Master übertragen wird und wobei der Master dieses zweite Datum empfängt und wobei das zweite Datum nur im zweiten Spannungsbereich (VB2) und dritten Spannungsbereich (VB3) übertragen wird und m. dass die Übertragung der Daten in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) einer Testsystemtaktperiode (T) erfolgt und n. dass der Testsystemtakt durch ein Taktsignal im ersten Spannungsbereich (VB1) während der jeweils anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) der Testsystemtaktperiode (T) übertragen wird.
  2. Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, nach Anspruch 1 dadurch gekennzeichnet, a dass mindestens drei logische Zustände beim bidirektionalen Senden der Daten auf der Datenleitung (TOW) durch Master und Slave verwendet werden.
  3. Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, nach Anspruch 2 dadurch gekennzeichnet, a dass ein erster der mindestens drei logischen Zustände auf der Datenleitung (TOW) durch einen ersten dominanten Schalter (S1L) erzeugt wird, der das Potenzial der Datenleitung (TOW) in den ersten Spannungsbereich (VB1) zwingt.
  4. Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, nach Anspruch 2 oder 3 dadurch gekennzeichnet, a dass ein zweiter der mindestens drei logischen Zustände auf der Datenleitung (TOW) durch Einschalten einer ersten schaltbaren Stromquelle (I1, S1H) in dem Master und/oder durch Einschalten einer zweiten schaltbaren Stromquelle (I2, S2H) erzeugt wird.
  5. Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, nach Anspruch 4 dadurch gekennzeichnet, a dass das Einschalten der ersten schaltbaren Stromquelle (I1, S1H) in dem Master und/oder das Einschalten der zweiten schaltbaren Stromquelle (I2, S2H) das Potenzial auf der Datenleitung (TOW) auf ein Potenzial im dritten Spannungsbereich (VB3) zwingt sofern b der erste dominante Schalter (S1L) nicht eingeschaltet ist, der das Potenzial der Datenleitung (TOW) in den ersten Spannungsbereich zwingt und die schaltbaren Stromquellen (I1, S1H, I2, S2H) überschreibt.
  6. Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, nach einem oder mehreren der Ansprüche 2 bis 5 dadurch gekennzeichnet, a dass ein dritter der mindestens drei logischen Zustände auf der Datenleitung (TOW) durch einen Pull-Schaltkreis (R0H, R0L) erzeugt wird, wenn keiner der anderen logischen Zustände vorliegt, indem der Pull-Schaltkreis (R0H, R0L) das Potenzial der Datenleitung (TOW) auf ein mittleres Potenzial (VM) im zweiten Spannungsbereich (VB3) bringt.
  7. Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, nach einem oder mehreren der Ansprüche 2 bis 6 dadurch gekennzeichnet, a dass Wechsel vom einem zweiten oder einem dritten logischen Zustand auf der Datenleitung (TOW) auf der einen Seite zu einem ersten logischen Zustand auf der Datenleitung (TOW) auf der anderen Seite und Wechsel in die umgekehrte Richtung zur Übertragung eines Taktsignals benutzt werden.
  8. Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, nach einem oder mehreren der Ansprüche 2 bis 7 dadurch gekennzeichnet, a dass Wechsel vom einem ersten oder einem zweiten logischen Zustand auf der Datenleitung (TOW) auf der einen Seite zu einem dritten logischen Zustand auf der Datenleitung (TOW) auf der anderen Seite und Wechsel in die umgekehrte Richtung zur Übertragung eines Datensignals vom Master zum Slave und/oder vom Slave zum Master benutzt werden.
  9. Datenbus zwischen einer ersten Teilvorrichtung, dem Master, und einer zweiten Teilvorrichtung, dem Slave, nach Anspruch 8 dadurch gekennzeichnet, a dass die Daten in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) eines Zeitschlitzes übertragen werden und der Testsystemtakt in einer anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T1H, T2H) eines Zeitschlitzes wobei der Zeitschlitz eine Länge einer Testsystemtaktperiode (T) mit mindestens zwei Halbtaktperioden (T1H, T2H) aufweist.
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