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Brevets

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Numéro de publicationDE102016100837 B3
Type de publicationOctroi
Numéro de demandeDE201610100837
Date de publication16 mars 2017
Date de dépôt19 janv. 2016
Date de priorité19 janv. 2016
Numéro de publication1610100837, 201610100837, DE 102016100837 B3, DE 102016100837B3, DE 2016/10100837 B3, DE-B3-102016100837, DE102016100837 B3, DE102016100837B3, DE1610100837, DE2016/10100837B3, DE201610100837
InventeursChristian Schmitz
DéposantElmos Semiconductor Aktiengesellschaft
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Liens externes: DPMA (Office allemand des brevets et des marques), Espacenet
Eindrahtlichtsteuerbus Eindrahtlichtsteuerbus Langue du texte original : Allemand
DE 102016100837 B3
Résumé  Langue du texte original : Allemand
Die Erfindung betrifft ein Datenbussystem mit einem Eindrahtdatenbus (b1, b2, b3) zur Übertragung von Daten zwischen einen Bus-Master (BM) und Busknoten (BS1, BS2, BS3). The invention relates to a data bus system with a Eindrahtdatenbus (b1, b2, b3) to transfer data between a bus master (BM) and the bus node (BS1, BS2, BS3). Der Bus-Master (BM) verfügt über einer Master-Eindrahtdatenbusschnittstelle (OWM), die dazu vorgesehen ist mittels eines Datenbusprotokolls mit mehr als zwei physikalischen Spannungs- und/oder Strompegeln bidirektional Daten über den Eindrahtdatenbus (b1, b2, b3) zu senden und von diesem zu empfangen. The bus master (BM) has a master Eindrahtdatenbusschnittstelle (OWM), which is provided by means of a Datenbusprotokolls with more than two physical voltage and / or current levels bidirectional data over the Eindrahtdatenbus (b1, b2, b3) to send and to receive therefrom. Der betrachtete Eindrahtdatenbusabschnitt (b1, b2, b3) umfasst nur eine einzige Signalleitung. The considered Eindrahtdatenbusabschnitt (b1, b2, b3) comprises only a single signal line. An den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) sind eine Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) eines Busknotens (BS1, BS2, BS3) der Busknoten (BS1, BS2, BS3) und ein erstes Transfer-Gate (TG1) des betrachteten Bus-Knotens (BS1, BS2, BS3) elektrisch angeschlossen. At the considered Eindrahtdatenbusabschnitt (b1, b2, b3) are a Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) of a bus node (BS1, BS2, BS3) of the bus node (BS1, BS2, BS3) and a first transfer gate (TG1) of the relevant bus node (BS1, BS2, BS3) is electrically connected. Die Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) des betrachteten Busknotens ist dazu vorgesehen, mittels des Datenbusprotokolls Daten von dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) zu empfangen. The Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) of the relevant bus node is provided, by means of the information of the considered Datenbusprotokolls Eindrahtdatenbusabschnitt (b1, b2, b3) to be received. Gleichzeitig ist die Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) des betrachteten Busknotens dazu vorgesehen, mittels des Datenbusprotokolls Daten über den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) zu senden. At the same time (b2, b1, b3) which is Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) provided the considered bus node to by means of the data on the considered Datenbusprotokolls Eindrahtdatenbusabschnitt to send. Das Transfer-Gate (TG1, TG2, TG3) des betrachteten Busknotens ist dazu vorgesehen, den betrachteten Eindrahtdatenbusabschnitt (b1, b2) von einem optionalen nachfolgenden Eindrahtdatenbusabschnitt (b2, b3) zu trennen und/oder mit diesem elektrisch zu verbinden. The transfer gate (TG1, TG2, TG3) of the relevant bus node is provided to the considered Eindrahtdatenbusabschnitt (b1, b2) of an optional subsequent Eindrahtdatenbusabschnitt (b2, b3) to separate and / or to be electrically connected therewith. Der betrachtete Bus-Konten (BS1, BS2, BS3) verfügt über ein erstes Transfer-Gate-Control-Register, das dazu ausgelegt ist, das erste Transfer-Gate (TG1) zu steuern. The considered Bus accounts (BS1, BS2, BS3) has a first transfer gate control register, which is designed to control the first transfer gate (TG1). Der Bus-Master kann über die Master-Eindrahtdatenbusschnittstelle (OWM) und den Eindrahtdatenbus (b1, b2, b3) oder den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) und die Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) des betrachteten Busknotens das Transfer-Gate-Control-Register (TGCR) des betrachteten Busknotens (BS1, BS2, BS3) beschreiben und somit den Zustand des Transfer-Gates (TG1) des betrachteten Busknotens (BS1, BS2, BS3) steuern. The bus master can via the master Eindrahtdatenbusschnittstelle (OWM) and the Eindrahtdatenbus (b1, b2, b3), or the considered Eindrahtdatenbusabschnitt (b1, b2, b3) and the Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) of the relevant transfer bus node which (TGCR) describe the observed bus node (BS1, BS2, BS3) and thus the state of the transfer gate (TG1) of the relevant bus node (BS1, BS2, BS3) control gate control register.
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Revendications(7)  Langue du texte original : Allemand
  1. Datenbussystem mit einer Bezugspotenzialleitung (GND) und einem Eindrahtdatenbus (b1, b2, b3) zur Übertragung von Daten zwischen einen Bus-Master (BM) und mindestens zwei Busknoten (BS1, BS2, BS3), insbesondere zu Leuchtmittel-Bus-Knoten, a wobei der Eindrahtdatenbus (b1, b2, b3) durch die Busknoten (BS1, BS2, BS3) in mindestens zwei Eindrahtdatenbusabschnitte (b1, b2, b3) unterteilt wird und durch einen Busknoten, den abschließenden Busknoten (BS3) abgeschlossen wird und b wobei jeder der Busknoten (BS1, BS2, BS3) bis auf einen ersten Busknoten (BS1) durch einen vorausgehenden Eindrahtdatenbusabschnitt (b2, b3) der Eindrahtdatenbusabschnitte (b1, b2, b3) mit einem vorausgehenden Busknoten (BS1, BS2) der Busknoten (BS1, BS2, BS3) und der eine erste Busknoten (BS1) durch einen vorausgehenden Eindrahtdatenbusabschnitt (b1) der Eindrahtdatenbusabschnitte (b1, b2, b3) mit dem Bus-Master (BM) verbunden ist und c wobei jeder Busknoten (BS1, BS2, BS3) bis auf einen abschließenden Busknoten A data bus system with a reference potential line (GND) and a Eindrahtdatenbus (b1, b2, b3) to transfer data between a bus master (BM) and at least two bus nodes (BS1, BS2, BS3), and in particular to lamp bus node, a wherein the Eindrahtdatenbus (b1, b2, b3) by the bus node (BS1, BS2, BS3) in at least two Eindrahtdatenbusabschnitte (b1, b2, b3) is divided, and by a bus node, the final bus node (BS3) is completed and b each the bus node (BS1, BS2, BS3) to a first bus node (BS1) by a preceding Eindrahtdatenbusabschnitt (b2, b3) of the Eindrahtdatenbusabschnitte (b1, b2, b3) (with a preceding bus node (BS1, BS2) of the bus nodes BS1, BS2 , BS3) and a first bus node (BS1) by a preceding Eindrahtdatenbusabschnitt (b1) of the Eindrahtdatenbusabschnitte (b1, b2, b3) (with the bus master BM) and c each said bus node (BS1, BS2, BS3) to on a final bus node (BS3) durch einen nachfolgenden Eindrahtdatenbusabschnitt (b2, b3) der Eindrahtdatenbusabschnitte (b1, b2, b3) mit einem nachfolgenden Busknoten (BS2, BS3) der Busknoten (BS1, BS2, BS3) verbunden ist, und d wobei es über einen Bus-Master (BM) mit einer Master-Eindrahtdatenbusschnittstelle (OWM) verfügt und e wobei die Master-Eindrahtdatenbusschnittstelle (OWM) dazu vorgesehen ist mittels eines Datenbusprotokolls mit mehr als zwei physikalischen Spannungs- und/oder Strompegeln bidirektional Daten über den Eindrahtdatenbus (b1, b2, b3) oder zumindest einen Eindrahtdatenbusabschnitt (b1, b2, b3) der Eindrahtdatenbusabschnitte (b1, b2, b3), im Folgenden als betrachteter Eindrahtdatenbusabschnitt (b1, b2, b3) bezeichnet, zu senden und von diesem zu empfangen und f wobei der betrachtete Eindrahtdatenbusabschnitt (b1, b2, b3) nur eine einzige Signalleitung umfasst und g wobei an den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) eine Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) e (BS3) by a subsequent Eindrahtdatenbusabschnitt (b2, b3) of the Eindrahtdatenbusabschnitte (b1, b2, b3) with a subsequent bus node (BS2, BS3) of the bus node (BS1, BS2, BS3) is connected, and wherein d is a bus Master (BM) with a master Eindrahtdatenbusschnittstelle (OWM) has and e wherein the master Eindrahtdatenbusschnittstelle (OWM) is provided by means of a Datenbusprotokolls with more than two physical voltage and / or current levels bidirectional data over the Eindrahtdatenbus (b1, b2, b3) or at least a Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusabschnitte (b1, b2, b3), hereinafter referred to as considered one Eindrahtdatenbusabschnitt (b1, b2, b3) means to send and to receive therefrom and f whereas the considered Eindrahtdatenbusabschnitt (b1, b2, b3) comprises only a single signal line and g being in the considered Eindrahtdatenbusabschnitt (b1, b2, b3) a Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) e ines Busknotens (BS1, BS2, BS3) der Busknoten (BS1, BS2, BS3), im Folgenden als betrachteter Busknoten bezeichnet, und ein Transfer-Gate (TG1, TG2, TG3) des betrachteten Bus-Knotens (BS1, BS2, BS3) elektrisch angeschlossen sind und h wobei die Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) des betrachteten Busknotens dazu vorgesehen ist mittels eines Datenbusprotokolls mit mindestens zwei physikalischen Spannungs- und/oder Strompegeln Daten von dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) zu empfangen und i wobei die Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) des betrachteten Busknotens dazu vorgesehen ist mittels eines Datenbusprotokolls mehr als zwei physikalischen Spannungs- und/oder Strompegeln Daten über den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) zu senden und j wobei das Transfer-Gate (TG1, TG2, TG3) des betrachteten Busknotens dazu vorgesehen ist den betrachteten Eindrahtdatenbusabschnitt (b1, b2) von einem optionalen nachfolgenden Eindrahtdatenb ines bus node (BS1, BS2, BS3) of the bus node (BS1, BS2, BS3), hereinafter referred to as considered one bus node, and a transfer gate (TG1, TG2, TG3) of the relevant bus node (BS1, BS2, BS3) are electrically connected and h wherein the Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) of the relevant bus node is provided by means of a Datenbusprotokolls with at least two physical voltage and / or current levels data of the considered Eindrahtdatenbusabschnitt (b1, b2, b3) to receive and i wherein the Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) of the relevant bus node is provided by means of a Datenbusprotokolls more than two physical voltage and / or current levels, data on the considered Eindrahtdatenbusabschnitt (b1, b2, b3) to send and j wherein the transfer gate (TG1, TG2, TG3) of the relevant bus node is provided to the considered Eindrahtdatenbusabschnitt (b1, b2) of an optional subsequent Eindrahtdatenb usabschnitt (b2, b3) zu trennen und/oder mit diesem elektrisch zu verbinden und k wobei der betrachtete Bus-Knoten (BS1, BS2, BS3) über ein Transfer-Gate-Control-Register (TGCR)verfügt, das dazu ausgelegt ist, das Transfer-Gate (TG1, TG2, TG3) zu steuern und l wobei der Bus-Master über die Master-Eindrahtdatenbusschnittstelle (OWM) und den Eindrahtdatenbus (b1, b2, b3) oder den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) und die Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) des betrachteten Busknotens das Transfer-Gate-Control-Register (TGCR) des betrachteten Busknotens (BS1, BS2, BS3) beschreiben kann und somit den Zustand des Transfer-Gates (TG1, TG2, TG3) des betrachteten Busknotens (BS1, BS2, BS3) steuern kann. usabschnitt (b2, b3) to separate and / or to be electrically connected therewith, and k the considered bus node (BS1, BS2, BS3) via a transfer gate control register (TGCR) has, which is adapted controlling the transfer gate (TG1, TG2, TG3) and l wherein the bus master via the master Eindrahtdatenbusschnittstelle (OWM) and the Eindrahtdatenbus (b1, b2, b3), or the considered Eindrahtdatenbusabschnitt (b1, b2, b3) and the Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) appearance of the bus node, the transfer gate control register (TGCR) can describe the observed bus node (BS1, BS2, BS3) and thus the state of the transfer gate (TG1, TG2, TG3) of the considered bus node (BS1, BS2, BS3) can control.
  2. Datenbussystem nach Anspruch 1 gekennzeichnet dadurch a dass der betrachtete Busknoten (BS1, BS2, BS3) intern mindestens eine IEEE 1149 konforme Schnittstelle, auch als JTAG-Schnittstelle bekannt, aufweist, die über die Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) des betrachteten Busknotens mit dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachten Eindrahtdatenbusabschnitt (b1, b2, b3) verbunden ist, sodass der Bus-Master (BM) über den Eindrahtdatenbus (b1, b2, b3) oder zumindest den betrachten Eindrahtdatenbusabschnitt (b1, b2, b3) diese JTAG-Schnittstelle bedienen kann, b wobei eine JTAG-Schnittstelle im Sinne dieses Anspruchs dadurch gekennzeichnet ist, dass sie einen Test-Contoller (TAPC) in Form eines endlichen Automaten – auch Finite-State-Machine genannt – aufweist, der ein IEEE 1149 konformes Zustandsdiagramm besitzt. A data bus system according to claim 1, characterized in a that the considered bus node (BS1, BS2, BS3) internally at least one IEEE 1149 compliant interface, also known as JTAG interface, which are connected via the Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) of the relevant bus node with the Eindrahtdatenbus (b1, b2, b3) or at least the look Eindrahtdatenbusabschnitt (b1, b2, b3) is connected, so that the bus master (BM) over the Eindrahtdatenbus (b1, b2, b3) or at least the look Eindrahtdatenbusabschnitt (b1, b2, b3) may use this JTAG interface, b where a JTAG interface as defined in this claim characterized in that it comprises a test contoller (TAPC) in the form of a finite state machines - also known as finite State Machine - having of an IEEE 1149 compliant state diagram has.
  3. Datenbussystem nach Anspruch 2 gekennzeichnet dadurch a dass das jeweilige Transfer-Gate-Control-Register (TGCR) des betrachteten Busknotens (BS1, BS2, BS3) mittels der mindestens einen JTAG-Test-Schnittstelle des betrachteten Busknotens (BS1, BS2, BS3) über den Eindrahtdatenbus (b1, b2, b3) oder zumindest den betrachten Eindrahtdatenbusabschnitt (b1, b2, b3) durch den Bus-Master (BM) beschrieben werden kann. A data bus system according to claim 2 characterized in that a that the respective transfer gate control register (TGCR) of the relevant bus node (BS1, BS2, BS3) via means of the at least one JTAG test interface of the subject bus node (BS1, BS2, BS3) the Eindrahtdatenbus (b1, b2, b3) or at least the look Eindrahtdatenbusabschnitt (b1, b2, b3) by the bus master (BM) can be described.
  4. Datenbussystem nach Anspruch 1 bis 3 gekennzeichnet dadurch a dass zumindest der betrachtete Busknoten, ein Leuchtmittel-Bus-Knoten, dazu vorgesehen ist, ihm zugeordnete Leuchtmittel, im Folgenden als betrachtete Leuchtmittel bezeichnet, in Abhängigkeit von Daten, die über den Eindrahtdatenbus (b1, b2, b3) oder den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) von dem Bus-Master (BM) zum betrachteten Busknoten (BS1, BS2, BS3) übertragen werden, anzusteuern A data bus system according to claim 1 to 3 characterized in a that is at least the considered bus node, an illuminant bus node adapted associated therewith lamps, referred to below as viewed lighting means, in dependence of data (via the Eindrahtdatenbus b1, b2 , b3), or the considered Eindrahtdatenbusabschnitt (b1, b2, b3) (from the bus master BM) (for consideration bus nodes BS1, BS2, BS3) is transmitted to drive,
  5. Datenbussystem nach Anspruch 2 und 4 gekennzeichnet dadurch, a dass die JTAG-Schnittstelle des betrachteten Busknotens mindestens ein Beleuchtungsregister (ILR) als Datenregister der JTAG-Schnittstelle des betrachteten Busknotens umfasst, von dessen zumindest zeitweiligem Inhalt zumindest zeitweilig die Ansteuerung der betrachteten Leuchtmittel, insbesondere in Helligkeit und/oder Farbtemperatur, durch den betrachteten Busknotens abhängt. A data bus system according to claim 2 and 4 characterized in a that the JTAG interface of the subject bus node comprises at least one illumination register (ILR) as a data register of the JTAG interface of the subject bus node, from which at least temporary content at least temporarily, the drive of the observed light emitting means, in particular in brightness and / or color temperature, depends considered by the bus node.
  6. Datenbussystem nach Anspruch 2 gekennzeichnet dadurch, a dass die JTAG-Schnittstelle des betrachteten Busknotens mindestens ein Beleuchtungskontrollregister (ILCR) als Datenregister der JTAG-Schnittstelle des betrachteten Busknotens und ein Beleuchtungsregister (ILR) als Datenregister der JTAG-Schnittstelle des betrachteten Busknotens umfasst und b dass zumindest von Teilen des Inhalts des Beleuchtungskontrollregisters (ILCR) abhängt, ob das Beleuchtungsregister (ILR) über die Testdatenschnittstelle (TMS_TDI) der JTAG-Schnittstelle des betrachteten Busknotens oder einen separaten Dateneingang (SILDI) des betrachteten Busknotens die Beleuchtungsdaten zur Steuerung der Ansteuerung der betrachteten Leuchtmittel von dem Bus-Master oder einem anderen Busknoten erhält und c dass vom dem zumindest zeitweiligem Inhalt des Beleuchtungsregisters (ILR) zumindest zeitweilig die Ansteuerung der betrachteten Leuchtmittel durch den betrachteten Bus-Knoten abhängt. A data bus system according to claim 2, characterized in a that the JTAG interface of the subject bus node, at least one lighting control register (ILCR) as a data register of the JTAG interface of the subject bus node and an illumination register (ILR) as a data register of the JTAG interface of the subject bus node and b that at least parts of the contents of the lighting control register (ILCR) depends on whether the illumination register (ILR) via the test data interface (TMS_TDI) of the JTAG interface of the subject bus node or a separate data input (SILDI) of the relevant bus node the illumination data for controlling the driving of the observed illuminant receives from the bus master or other bus nodes and c that of the at least temporary content of the illumination register (ILR) at least temporarily the driving of the lamps under consideration depends considered by the bus node.
  7. Datenbussystem nach Anspruch 5 gekennzeichnet dadurch, a dass zumindest von Teilen des Inhalts des Beleuchtungskontrollregisters (ILCR) abhängt, ob das Beleuchtungsregister (ILR) über die Testdatenschnittstelle (TMS_TDI) der JTAG-Schnittstelle des betrachteten Busknotens oder einen separaten Dateneingang (SILDI) des betrachteten Busknotens die Beleuchtungsdaten zur Steuerung der Ansteuerung der betrachteten Leuchtmittel von dem Bus-Master oder einem anderen Busknoten erhält. A data bus system according to claim 5, characterized in a that depends at least parts of the contents of the lighting control register (ILCR) whether the illumination register (ILR) via the test data interface (TMS_TDI) of the JTAG interface of the subject bus node or a separate data input (SILDI) of the relevant bus node the illumination data for controlling the driving of the considered lamps from the bus master or other bus node receives.
Description  Langue du texte original : Allemand
  • Einleitung introduction
  • [0001] [0001]
    In der Automobilindustrie sollen in Zukunft Leuchtbänder aus Leuchtdioden (LEDs) mit vorzugsweise mehreren Farben eingesetzt werden können. In the automotive industry should in future light strips of light emitting diodes (LEDs) can be used with preferably a plurality of colors. Diese LEDs sollen mittels den bekannten Puls-Modulations-Verfahren wie Puls-Weiten-Modulation (PWM), Puls-Code-Modulation (PCM), Puls-Count-Modulation (PCM), Phasen-Offset-Modulation (POM), Puls-Dichte-Modulation (PDM), Puls-Frequenz-Modulation (PFM) etc. angesteuert und mit Energie versorgt werden. These LEDs are using the known pulse-modulation schemes, such as pulse width modulation (PWM), pulse-code modulation (PCM), pulse-count modulation (PCM), phase-offset-modulation (POM), pulse are density modulation (PDM), pulse-frequency modulation (PFM), etc. controlled and supplied with power. Die entsprechenden Modulationsarten kann der Fachmann der einschlägigen Literatur entnehmen. The corresponding modulation types can refer to the expert in the relevant literature. Wenn im Folgenden von PWM die Rede ist sind damit innerhalb dieser Offenbarung alle Pulsmodulationsarten gemeint, die derzeit im Stand der Technik bekannt sind. If in the following PWM is talk are meant all pulse modulation types throughout this disclosure that are currently known in the art. Je nach dem mittleren Spannungs- oder Strompegel, der an die jeweilige LED gelegt wird, kann die LED in der Helligkeit und ggf. in gewissem Umfang auch in der Farbtemperatur eingestellt werden. Depending on the average voltage or current level that is applied to the respective LED, the LED in the brightness, and if necessary, adjusted to some extent in the color temperature. Somit bestimmen beispielsweise im Falle einer PWM-Modulation Duty-Cycle und Pegel Helligkeitserscheinung und wahrgenommene Farbtemperatur. Thus, a PWM modulation duty cycle and determine brightness level appearance and perceived color temperature, for example in the case.
  • [0002] [0002]
    Die LEDs des Leuchtbandes sind üblicherweise über die Länge des Leuchtbandes gleichverteilt. The LEDs of the light strip are usually evenly distributed over the length of the light-strip.
  • [0003] [0003]
    Im Stand der Technik ist es üblich, mehrere integrierte Schaltungen, die sich als Busknoten mehr oder weniger ebenfalls gleichverteilt auf dem Leuchtband befinden, zur Ansteuerung der LEDs zu benutzen. In the prior art it is common to a plurality of integrated circuits as bus node, more or less equally distributed also be located on the light band to use for controlling the LEDs. Typischerweise sind jedem Busknoten dabei mehrere Leuchtmittel, vorzugsweise LEDs, zugeordnet, die von einem Busknoten dann jeweils gesteuert werden. Typically, each bus node are a number of lamps, preferably LEDs, associated with which are then controlled by a bus node, respectively.
  • [0004] [0004]
    Diese Ansteuerung erfolgt für die einzelne integrierte Schaltung für eine einzelne LED oder für mehrere auf dem Leuchtband typischerweise hintereinander angeordnete LEDs, also für einen Leuchtbandabschnitt, der dieser integrierten Schaltung zugeordnet ist. This control is performed for the single integrated circuit for a single LED or multiple light on the tape typically arranged behind each other LEDs, so for a light band portion which is associated with this integrated circuit.
  • [0005] [0005]
    Im Stand der Technik ist es nun üblich, diese integrierten Schaltungen jeweils mit einem Schieberegister mit einem Eingang und einem Ausgang zu versehen. In the prior art, it is now usual to provide these integrated circuits each including a shift register having an input and an output. Der Eingang eines nachfolgenden Schieberegisters einer auf dem Leuchtband nachfolgenden integrierten Schaltung ist dabei mit dem Ausgang des Schieberegisters der auf dem Leuchtband vorausgehenden integrierten Schaltung verbunden. The input of a subsequent shift register subsequent to the light band integrated circuit is connected to the output of the shift register of the preceding on the fluorescent band integrated circuit. Die erste integrierte Schaltung des Leuchtbandes ist statt mit einer vorausgehenden integrierten Schaltung mit einem Bus-Master (BM) verbunden, der die Daten und den Schiebetakt erzeugt. The first integrated circuit of the light-strip is connected instead of a preceding integrated circuit including a bus master (BM), which generates the data and the shift clock. Typischerweise handelt es sich um einen Micro-Controller. Typically, there is a micro-controller.
  • [0006] [0006]
    Der Bus-Master (BM) versorgt über eine Taktleitung (TCK) alle Schieberegistersegmente aller integrierten Schaltungen entlang einer dermaßen zusammengesetzten Schieberegisterkette mit dem notwendigen Schiebetakt und einem Übernahmesignal, das über eine Testdatenleitung (TDI) im Zeitmultiplex oder eine Test-Mode-Signalleitung (TMS) im Raummultiplex übermittelt wird, mit dem die aktuellen Werte in den Segmenten der Schieberegisterkette in Schatten-Register der integrierten Schaltungen geladen werden. The bus master (BM) supplied via a clock line (TCK) all shift register segments of all integrated circuits along a so composite shift register chain with the necessary shift clock and a transfer signal that has a test data line (TDI) in a time division or a test mode signal line (TMS ) is transmitted in space multiplexing, with which the current values are loaded in the segments of the shift register chain in the shadow registers of the integrated circuits.
  • [0007] [0007]
    Um die benötigten Informationen zu übertragen, erzeugt der Bus-Master (BM) also einen seriellen Datenstrom, der die Informationen über Helligkeit und/oder Farbtemperatur enthält, schiebt diese in der bit-richtigen Reihenfolge in die Schieberegisterkette und signalisiert im korrekten Takt den integrierten Schaltkreisen die Übernahme, woraufhin diese ihre Schattenregister entsprechend laden und die PWM-Modulation der LED-Treiber in Amplitude und Duty-Cycle bzw. Füllfaktor entsprechend den somit geladenen Helligkeits- und Farbtemperaturwerten einstellen. In order to transmit the required information, the bus master (BM) thus generates a serial data stream containing the information about brightness and / or color temperature, this pushes in the bit-right order in the shift register chain, and signaled in the correct clock integrated circuits the acquisition, after which their view the shadow register accordingly and adjust the PWM modulation of the LED driver in amplitude and duty cycle or fill factor according to the thus charged brightness and color temperature values.
  • [0008] [0008]
    Hierbei treten bei der Verwendung im Automobil mehrere Probleme auf, die zu lösen sind. Here, when used in the automotive several problems that must be solved.
  • [0009] [0009]
    Zum ersten erfordert die aus dem Stand der Technik bekannte Vorgehensweise und die aus dem Stand der Technik bekannte Anordnung zur Steuerung eines derartigen Leuchtbandes eine Versorgungsspannungsleitung, eine Masseleitung, eine Taktleitung, eine Signalisierungsleitung und eine Datenleitung, also insgesamt fünf Leitungen. First, the known from the prior art approach and known from the prior art arrangement for controlling such a light strip requires a supply voltage line, a ground line, a clock line, a signaling link and a data line, a total of five lines. Als Masseleitung kann ggf. die Karosserie des Autos genutzt werden, wenn diese nicht aus nicht leitendem Kunststoff oder einem anderen Isolator ist. As a ground line, the body of the car can be used if necessary, if it is not made of nonconductive plastic or another insulator. Es verbleibt dann immer noch die Notwendigkeit von vier Leitungen. still it remains a need of four lines. Dies führt zu Kosten und einer Gewichtszunahme. This results in cost and weight gain.
  • [0010] [0010]
    Zum zweiten ist kein Rückkanal vorgesehen, um beispielsweise Fehlerfälle erkennen zu können, die Temperatur am Ort der LED messen zu können, einen Selbsttest durchführen zu können etc. Secondly, no return channel is provided in order to detect, for example, faults to be able to measure the temperature at the location of the LED, to perform a self-test etc.
  • [0011] [0011]
    Es ist also eine Lösung erforderlich, die die Programmierung und das Auslesen der integrierten Schaltungen über eine einzige Datenleitung ermöglicht. It is therefore necessary a solution that enables the programming and reading of integrated circuits over a single data line.
  • [0012] [0012]
    Aus dem Stand der Technik ist das JTAG-Protokoll bekannt. From the prior art, the JTAG protocol is known. Das JTAG-Protokoll hat sich zu einer der führenden Hilfsmittel bei der Programmierung, dem Test, dem Debugging und der Emulation von integrierten Schaltkreisen entwickelt. The JTAG protocol has developed into one of the leading tools for programming, testing, debugging and emulating integrated circuits. In einem Verfahren, das als Boundary-Scan-Verfahren bezeichnet wird, kann ein Host-Prozessor den Zustand einer integrierten Schaltung kontrollieren. In one method, referred to as boundary scan method, a host processor may control the condition of an integrated circuit. Insbesondere ist der Host-Prozessor als Bus-Master über eine spezielle Schnittstelle, die JTAG-Schnittstelle nach IEEE 1149 Standard, in der Lage, die integrierte Schaltung als Busknoten geeignet zu programmieren und ggf. zu initialisieren. In particular, the host processor as a bus master via a special interface, the JTAG interface according to IEEE 1149 standard, in a position suitable for the integrated circuit as a bus node to program and initialize if necessary. Des Weiteren ist der Host-Prozessor als Bus-Master in der Lage, den Zustand der integrierten Schaltung nach einer vorbestimmten Anzahl von Systemtaktperioden der JTAG-Schnittstelle nach IEEE 1149 Standard oder bei Erkennung eines vorbestimmten Ereignisses auszulesen oder während des Betriebs der integrierten Schaltung, also des Busknotens, abzuändern. Further, the host processor as a bus master capable of the state of the integrated circuit after a predetermined number of system clock periods of the JTAG interface according to IEEE 1149 standard or read out or upon detection of a predetermined event during operation of the integrated circuit, so the bus node to change. Dies umfasst auch das Anhalten der integrierten Schaltung oder den zwangsweisen Wechsel in andere Zustände oder das Ändern von Speicherinhalten. This includes stopping the integrated circuit or the forcible transfer to other states or changing memory contents. Das JTAG-Protokoll ist aber eine Punkt-zu-Punkt-Verbindung und damit für die Steuerung automobiler Leuchtbänder ungeeignet. but the JTAG protocol is a point-to-point connection, and thus unsuitable for the control of automotive lighting strips. Aus dem Stand der Technik ist zwar eine Verkettung von JTAG-Testschnittstellen mit dem Schutzrecht From the prior art is indeed a chain of JTAG test interface with the trademark EP 0 503 117 B1 EP 0503117 B1 seit langem bekannt. long been known. Die The EP 0 503 117 B1 EP 0503117 B1 offenbart aber die Verkettung von 4-Draht-JTAG-Schnittstellen. but discloses the concatenation of 4-wire JTAG interface. Damit erfüllt die Technik der Thus fulfilling the technique of EP 0 503 117 B1 EP 0503117 B1 die Anforderung eines Eindrahtdatenbusses für die Steuerung automobile LED basierender Lichtbänder nicht. not requesting a Eindrahtdatenbusses for controlling automotive LED based light strips.
  • [0013] [0013]
    Die im weiteren Verlauf beschriebene Erfindung betrifft somit eine Vorrichtung zur verketteten Steuerung und/oder zur Programmierung mehrerer integrierter Schaltungen, Mikrosystemen incl. mikroelektromechanischen Systemen (MEMS) und integrierten mikroelektrooptischen Systemen (MEOS) mittels eines Eindrahtdatenbusses, wobei die zu steuernden integrierten Schaltungen, Mikrosysteme incl. mikroelektromechanischen Systemen (MEMS) und integrierten mikroelektrooptischen Systeme (MEOS) jeweils die Rolle eines Busknotens einnehmen. The invention described in the further course thus relates to a device for chained control and / or for programming a plurality of integrated circuits, micro-systems incl. Microelectromechanical systems (MEMS), integrated micro-electromechanical optical systems (MEOS) by means of a Eindrahtdatenbusses, said to be controlled, integrated circuits, micro-systems incl . microelectromechanical each occupying systems (MEMS), integrated micro-electromechanical optical systems (MEOS) the role of a bus node. Bei solchen Systemen ist es bereits heute üblich, diese für den Fertigungstest über einen JTAG-Test-Bus nach IEEE 1149 Standard in reiner Punkt-zu-Punkt-Konfiguration anzusteuern. In such systems, it is common today, this to control the manufacturing test via a JTAG test bus IEEE 1149 standard in pure point-to-point configuration. Diese standardgemäße JTAG-Schnittstelle verfügt über einen Testdaten-Port mit typischerweise vier Testanschlüssen: These both standard JTAG interface has a test data port with typically four test ports:
    • 1. mindestens einem seriellen Dateneingang (Testdateneingang) TDI, 1. at least one serial data input (test data input) TDI,
    • 2. mindestens einem seriellen Datenausgang (Testausgang) TDo, 2. at least one serial data output (Test Output) TDo,
    • 3. mindestens einem Mode-Eingang (Testmode-Eingang) TMS, 3. at least one mode input (Test Mode) input TMS,
    • 4. mindestens einem Takteingang (Testtakteingang) TCK, 4. at least one clock input (test clock input) TCK,
    • 5. einem optionalen Rücksetzeingang (Testrücksetzeingang) TRST. 5. an optional reset input (test reset input) TRST.
  • [0014] [0014]
    Da das Verfahren seit mehreren Jahrzehnten bekannt ist wird an dieser Stelle auf die entsprechende Fachliteratur und auf die entsprechenden Patent- und Offenlegungsschriften verwiesen (IEEE 1149 Standards). Since the process has been known for several decades, is at this point to the corresponding literature and to the corresponding patent and published patent applications referenced (IEEE 1149 standard).
  • [0015] [0015]
    Hier sei nur so viel kurz beschrieben: Das JTAG-Protokoll nach IEEE 1149 Standard umfasst im Basisstandard fünf Signalgruppen, die zwischen der Emulationseinheit, die den Host-Prozessor enthält und damit als Bus-Master fungiert, und der integrierten Schaltung als Slave, im Folgenden jeweils mit Busknoten bezeichnet, ausgetauscht werden. Here is just as much a brief description: The JTAG protocol IEEE 1149 standard includes basic standard five signal groups between the emulation unit that contains the host processor and thus acts as a bus master, and the integrated circuit as a slave, hereinafter designated by the bus node, be replaced. Das TCK-Signal stellt den Systemtakt dar und synchronisiert zeitlich die interne Zustandsmaschine des Test-Controllers (TAPC) der JTAG-Testschnittstelle nach IEEE 1149 Standard der integrierten Schaltung. The TCK signal is the system clock and synchronized in time, the internal state machine of the test controller (TAPC) of the JTAG test interface according to IEEE 1149 standard of the integrated circuit. Das TMS-Signal steuert den Zustand dieses Test-Controllers (TAPC) der JTAG-Schnittstelle des Busknotens. The TMS signal controls the state of this test controller (TAPC) of the JTAG interface of the bus node. Je nach Zustand des Test-Controllers (TAPC) führt die JTAG-Testschnittstelle des Busknotens unterschiedliche Operationen durch. Depending on the condition of the test controller (TAPC), the JTAG test interface of the bus node carries out different operations. Der TDI-Eingang stellt einen seriellen Dateneingang dar. Der TDo-Ausgang stellt einen seriellen Datenausgang dar. Die beiden Eingänge TMS und TDI werden typischerweise aber nicht notwendigerweise mit der steigenden TCK-Flanke abgetastet. The TDI input provides a serial data input. The TDO output is a serial data output. The two inputs TMS and TDI are typically but not necessarily sampled at the rising edge of TCK. Der Datenausgang (TDo) wechselt sein Datum typischerweise mit der fallenden Flanke des TCK-Signals. The data output (TDO) changes its date typically on the falling edge of the TCK signal. Die TCK-, TMS- und TDI-Einzelsignale bilden im Stand der Technik die Testdateneingangssignale. The TCK, TMS and TDI individual signals form the test data input signals in the prior art. In dem Zusammenhang dieser Offenbarung bilden sie die Dateneingangssignale. In the context of this disclosure, they form the data input signals. Das TDo-Signal stellt das Ausgangssignal dar. Mit der steigenden Systemtaktflanke (TCK-Flanke) und bei geeigneter Einstellung eines Test-Controller (TAPC) internen Instruktionsregisters (IR) werden die Daten seriell über den seriellen Dateneingang TDI in verschiedene Schieberegisterketten, sogenannte Scan-Pfade, in die integrierte Schaltung als Busknoten hinein verschoben. The TDO signal represents the output signal. With the rising system clock edge (TCK edge) and at a suitable adjustment of a test controller (TAPC) internal instruction register (IR) the data serially through the serial data input TDI in different shift register chains, so-called scan paths, moved as bus node into the integrated circuit. Gleichzeitig wird der ursprüngliche Inhalt der betreffenden Scan-Kette am seriellen Datenausgang (TDo) ausgegeben. At the same time, the original content of the relevant scan chain on the serial data output (TDO) is output. Hierbei können Zustandsvektoren endlicher Automaten innerhalb des Busknotens Teil der Scan-Kette sein. Here, the state vectors of finite state machines within the bus node can be part of the scan chain. Somit ist eine Änderung der Inhalte und Zustände bzw. die Kontrolle dieser Inhalte und Zustände der Speicherzellen der Scan-Ketten über diese Schnittstelle im Stand der Technik leicht möglich. Thus, a change of the contents and conditions or control these contents and states of the memory cells of the scan chain via this interface in the prior art is easily possible. Hier sei nochmals auf die Fachliteratur verwiesen. Here is again made to the technical literature.
  • Fig. 1 (Stand der Technik) Fig. 1 (prior art)
  • [0016] [0016]
    1 1 zeigt das standardisierte Zustandsdiagramm für einen JTAG-Test-Controller (TAPC) entsprechend dem Stand der Technik und der relevanten Normen. shows the standard state diagram for a JTAG test controller (TAPC) according to the prior art and the relevant standards. Nach dem Zurücksetzen des Systems befindet sich der Test-Controller (TAPC) in dem Zustand „Test-Logik zurücksetzen” (TLR). After resetting the system, the test controller (TAPC) is "reset testing logic" in the state (TLR). In diesem verbleibt er, solange das Test-Mode-Signal (TMS) 1 ist. In this, it remains as long as the test mode signal (TMS) 1. Wird das Test-Mode-Signal (TMS) 0, so wechselt der Test-Controller (TAPC) synchron zum Systemtakt (TCK) in den „Wartezustand” (RUN). When the test mode signal (TMS) is 0, the test controller (TAPC) changes in synchronism with the system clock (TCK) in the "wait state" (RUN). In diesem verbleibt der Test-Controller (TAPC), bis am Test-Mode-Signal (TMS) eine 1 anliegt. In this, the test controller (TAPC) remains until the test mode signal (TMS) a 1 is present. Dann wechselt der Test-Controller (TAPC) in den Zustand „Start des Datenregisterschiebens” (SDRS). Then, the test controller (TAPC) changes to the state "Start of the data register shifting" (SDRS). Sofern das Test-Mode-Signal (TMS) auch beim nächsten Mal wieder eine 1 zeigt, wechselt der Test-Controller (TAPC) dann in den Zustand „Start Instruktionsregisterschieben” (SIRS). Unless the test mode signal (TMS) again a 1 also shows the next time, the test controller (TAPC) then changes to the state "Start instruction register pushing" (SIRS). Sofern auch dann mit dem nächsten Takt wieder eine 1 auf dem Test-Mode-Signal (TMS) anliegt, wechselt der Test-Controller (TAPC) wieder in den Zustand „Testlogik zurücksetzen” (TLR) und setzt die Datenschnittstellenlogik zurück. also be provided with the next clock again receives a 1 on the test mode signal (TMS) applied, the test controller (TAPC) switches back to the "Test logic reset" (TLR) and resets the data interface logic.
  • [0017] [0017]
    Liegt jedoch im Zustand „Start des Instruktionsregisterschiebens” (SIRS) eine 0 auf dem Test-Mode-Signal (TMS) vor, so wechselt der Test-Controller (TAPC) in den Zustand „Instruktionsregisterdaten laden” (CIR) in dem die Daten, die in einem Instruktionsschattenregister verfügbar sind, in das Instruktionsregister (IR) geladen werden. However, if in the "start of the instruction register shifting" (SIRS), a 0 on the test mode signal (TMS), so the test controller changes (TAPC) to the "Instruction Register Data Load" (CIR) in which the data, that are available in an instruction shadow register are loaded into the instruction register (IR). Insofern ist das Instruktionsregister (IR) ein zweistufiges Register, bei dem der Vordergrund durch ein Schieberegister gebildet wird und die eigentlichen Daten sich in einem Schattenregister befinden, das nur in diesem Zustand gelesen wird. Insofar as the instruction register (IR) is a two-stage register in which the foreground is formed by a shift register and the actual data is located in a shadow register which is read only in this state. Das Schieberegister des Instruktionsregisters (IR) dient der Zu- und Abführung der Daten, während das Schattenregister des Instruktionsregisters (IR) die eigentlichen, gültigen Daten enthält. The shift register of the instruction register (IR) is used for the supply and discharge of the data while the shadow registers of the instruction register (IR) contains the actual, valid data. Diese Zweistufigkeit gilt für alle Register, insbesondere auch die Datenregister (DR), der JTAG-Schnittstelle, auch die im Folgenden beschriebenen erfindungsgemäßen Register der erfindungsgemäßen Schnittstelle. This two-stage applies to all registers, in particular the data register (DR) of the JTAG interface, the register of the interface according to the invention invention as described below. Ggf. Possibly. Kann das Schattenregister des Instruktionsregisters (IR) noch ganz oder teilweise in eines für Lese- und eines für Schreibvorgänge unterteilt sein. Can the shadow register of the instruction register (IR) still wholly or partly in one for reading and one be divided for write operations. Weitere Sichtbarkeits- und Zugriffsmöglichkeitenänderungen in Abhängigkeit von inneren Zuständen sind natürlich möglich. More visibility and accessibility changes as a function of internal states are of course possible. Liegt im Zustand „Instruktionsregisterdaten laden” (CIR) beim nächsten Takt des Test-Mode-Signals (TMS) eine 1 an, so springt der Test-Controller (TAPC) direkt in den später beschriebenen Zustand „Instruktionsregister Exit 1” (EIR1). Is located in the "Instruction Register Load Data" (CIR) at the next clock of the test mode signal (TMS), a 1, so the test controller (TAPC) jumps directly in the later-described state "instruction register Exit 1" (EIR1). Liegt jedoch eine 0 an, so wechselt der Test-Controller (TAPC) in den Zustand „Schieben Instruktionsregister” (SIR) in dem er verbleibt, solange eine 0 am Test-Mode-Signal (TMS) anliegt. However, there is a 0, then the test controller (TAPC) changes to the state "pushing instruction register" (SIR) in which it remains as long as a 0 to the test mode signal (TMS) applied. Nur in diesem Zustand wird das Schieberegister des Instruktionsregisters (IR) in der Funktion eines Schieberegisters betrieben und sein Dateninhalt mit jedem Takt des Systemtakts (TCK) um ein Bit in Richtung auf den seriellen Datenausgang (TDI) verschoben, mit dem die letzte Speicherzelle des Schieberegisters des Instruktionsregisters (IR) verbunden ist. Only in this state, the shift register of the instruction register (IR) is operated in the function of a shift register, and its data content with each cycle of the system clock (TCK) by one bit in the direction of the serial data output (TDI) shifted to the last memory cell of the shift register of the instruction register (IR) is connected. Das Schattenregister des Instruktionsregisters (IR) wird natürlich nicht diesem Schiebevorgang unterworfen. The shadow registers of the instruction register (IR) is of course not subject to this shifting operation. Die am Dateneingang (TDI) anliegende Dateninformation wird mit jedem Takt des Systemtakts (TCK) in die erste Zelle des Schieberegisters des Instruktionsregisters (IR) geladen und von dort während des Schiebens mit jedem weiteren Takt weiterbefördert. The at the data input (TDI) data information is applied to each clock of the system clock loaded (TCK) in the first cell of the shift register of the instruction register (IR) and conveyed from there during sliding with each subsequent clock. Sofern aber bei einem Takt eine 1 an dem Test-Mode-Signal anliegt, verlässt der Test-Controller (TAPC) den Zustand „Instruktionsregister schieben” (SIR) und wechselt in den schon zuvor erwähnten Zustand „Instruktionsregister Exit 1” (EIR1). a 1 is present on the test mode signal but provided with a clock, the test controller (TAPC) exits the state "instruction register push" (SIR) and changes to the previously mentioned state "instruction register Exit 1" (EIR1). Sofern wieder eine 1 beim nächsten Takt des Systemtakts (TCK) anliegt, wechselt der Test-Controller (TAPC) in den Zustand „Instruktionsregister schreiben” (UIR2) bei dem der Wert des Schieberegisterteils des Instruktionsregisters (IR) in das Schattenregister des Instruktionsregisters (IR) geschrieben wird. Unless again a 1 at the next clock of the system clock (TCK) is applied, the test controller (TAPC) changes to the state "instruction register write" (UIR2) in which the value of the shift register part of the instruction register (IR) in the shadow registers of the instruction register (IR ) is written. Liegt jedoch im Zustand „Instruktionsregister Exit 1” (EIR1) eine 0 am Test-Mode-Signal (TMS) an, so wechselt der Test-Controller (TAPC) in den Zustand „Pause Instruktionsregister” (PIR), wo er verbleibt, solange eine 0 am Test-Mode-Signal (TMS) anliegt. However, if the state "instruction register Exit 1" (EIR1) a 0 in the test mode signal (TMS), so the test controller (TAPC) changes to the state "pause instruction register" (PIR), where it remains as long as a 0 at the test mode signal (TMS) applied. Liegt im Zustand „Pause Instruktionsregister” (PIR) eine 1 auf dem Test-Mode-Signal (TMS) an, so wechselt der Test-Controller (TAPC) in den Zustand „Instruktionsregister Exit 2” (EIR2). Is in state "pause instruction register" (PIR) is a 1 on the test mode signal (TMS), so the test controller (TAPC) changes to the state "Exit instruction register 2" (EIR2). Sofern mit dem nächsten Systemtakt (TCK) eine 0 auf dem Test-Mode-Signal (TMS) anliegt, wechselt der Test-Controller (TAPC) wieder zum bereits beschriebenen Zustand „Instruktionsregister schieben” (SIR) zurück. Provided with the next system clock (TCK) is a 0 on the test mode signal (TMS) applied, the test controller (TAPC) will return to the already described state "instruction register push" (SIR) returned. Sofern jedoch im Zustand „Instruktionsregister Exit 2” (EIR2) mit dem nächsten Systemtakt (TCK) eine 1 auf dem Test-Mode-Signal (TMS) anliegt, wechselt der Test-Controller (TAPC) in den Zustand „Instruktionsregister schreiben” (UIR2). However, if the state "instruction register Exit 2" (EIR2) with the next system clock (TCK) is a 1 on the test mode signal (TMS) applied, the test controller (TAPC) changes to the state "instruction register write" (UIR2 ). Im darauf folgenden Takt wechselt der Test-Controller (TAPC) in den Zustand „Start des Datenregisterschiebens” (SDRS), wenn bei diesem Takt eine 1 auf dem Test-Mode-Signal (TMS) anliegt, und in den Zustand „Warten” (RUN), wenn eine 0 anliegt. In the next clock, the test controller (TAPC) changes to the state "Start of the data register shifting" (SDRS) when a 1 on the test mode signal (TMS) applied at this timing, and (in the state of "waiting" RUN) when a 0 is applied.
  • [0018] [0018]
    Liegt im Zustand „Start des Datenregisterschiebens” (SDRS) eine 0 auf dem Test-Mode-Signal (TMS) vor, so wechselt der Test-Controller (TAPC) in den Zustand „Datenregisterdaten laden” (CDR) in dem die Daten, die in einem Datenschattenregister verfügbar sind, in das jeweilige Datenregister (DR) geladen werden. Is in the state "Start of the data register shifting" (SDRS) a 0 on the test mode signal (TMS), so the test controller (TAPC) changes to the state "data register data Load" (CDR) in which the data are available in a data shadow register, into the respective data register (DR) to be loaded. Welches Datenregister (DR) von mehreren Datenregistern ausgewählt wird, bestimmen dabei standardgemäß zumindest ein Teil der gültigen Bits des Schattenregisters des Datenregisters (DR). Which data register (DR) is selected from a plurality of data registers, thereby determining standard in accordance with at least some of the valid bits of the shadow register of the data register (DR). Auch hier ist typischerweise das Datenregister (DR) ein zweistufiges Register, bei dem der Vordergrund durch ein Schieberegister gebildet wird und die eigentlichen Daten sich in einem Schattenregister sich befinden, das nur in diesem Zustand gelesen wird. Again, the data register (DR) is typically a two-stage register in which the foreground is formed by a shift register and the actual data is located in a shadow register which is read only in this state. Das Schieberegister des Datenregisters (DR) dient auch hier der Zu- und Abführung der Daten, während das Schattenregister des Datenregisters (DR) die eigentlichen Daten enthält. The shift register of the data register (DR) serves for the supply and discharge of the data here, while the shadow registers of the data register (DR) contains the actual data. Diese Zweistufigkeit gilt ja, wie gesagt, für alle Register der JTAG-Schnittstelle, auch die im Folgenden beschriebenen erfindungsgemäßen Register der erfindungsgemäßen Schnittstelle, die standardgemäß als Datenregister (DR) ausgeführt werden. This two-stage applies, as I said, for all registers of the JTAG interface, the register of the interface according to the invention, which are executed by default as a data register (DR) invention as described below. Ggf. Possibly. kann das Schattenregister des Datenregisters (DR) wieder ganz oder teilweise in eines für Lese- und eines für Schreibvorgänge unterteilt sein. , the shadow registers of the data register (DR) back completely or partly in one for reading and one for write operations may be divided. Weitere Sichtbarkeits- und Zugriffsmöglichkeitenänderungen in Abhängigkeit von inneren Zuständen sind natürlich auch hier möglich. More visibility and accessibility changes depending on internal conditions are of course also possible. Liegt im Zustand „Datenregisterdaten laden” (CDR) beim nächsten Takt des Test-Mode-Signals (TMS) eine 1 an, so springt der Test-Controller (TAPC) direkt in den später beschriebenen Zustand „Datenregister Exit 1” (EDR1). Is located in the "data register data Load" (CDR) of the next cycle of the test mode signal (TMS), a 1, so the test controller (TAPC) jumps directly in the later-described state "data register Exit 1" (EDR1). Liegt jedoch eine 0 an, so wechselt der Test-Controller (TAPC) in den Zustand „Schieben Datenregister” (SDR) in dem er verbleibt, solange eine 0 am Test-Mode-Signal (TMS) anliegt. However, there is a 0, then the test controller (TAPC) changes to the state "pushing data register" (SDR) in which it remains as long as a 0 to the test mode signal (TMS) applied. Nur in diesem Zustand und sonst nicht wird das Schieberegister des Datenregisters (DR) in der Funktion eines Schieberegisters betrieben und sein Dateninhalt mit jedem Takt des Systemtakts (TCK) um ein Bit in Richtung auf den seriellen Datenausgang (TDI) verschoben, mit dem die letzte Speicherzelle des Schieberegisters des Datenregisters (DR) verbunden ist. only shifted in this state, and otherwise, the shift register of the data register (DR) is operated in the function of a shift register, and its data content with each cycle of the system clock (TCK) by one bit in the direction of the serial data output (TDI), with which the last memory cell of the shift register of the data register (DR) is connected. Das Schattenregister des Datenregisters (DR) wird natürlich nicht diesem Schiebevorgang unterworfen. The shadow register of the data register (DR) is of course not subject to this shifting operation. Die am Dateneingang (TDI) anliegende Dateninformation wird mit jedem Takt des Systemtakts (TCK) in die erste Zelle des Schieberegisters des Datenregisters (DR) geladen und von dort während des Schiebens mit jedem weiteren Takt weiterbefördert. The at the data input (TDI) data information is applied to each clock of the system clock loaded (TCK) in the first cell of the shift register of the data register (DR) and conveyed from there during sliding with each subsequent clock. Sofern aber bei einem Takt eine 1 an dem Test-Mode-Signal (TMS) anliegt, verlässt der Test-Controller (TAPC) den Zustand „Datenregister schieben” (SDR) und wechselt in den schon zuvor erwähnten Zustand „Datenregister Exit 1” (EDR1). applied but provided with a clock, a 1 on the test mode signal (TMS), the test controller leaves (TAPC) to state "data registers push" (SDR) and changes to the previously mentioned state "data register Exit 1" ( EDR1). Sofern wieder eine 1 beim nächsten Takt des Systemtakts (TCK) anliegt, wechselt der Test-Controller (TAPC) in den Zustand „Datenregister schreiben” (UIR2) bei dem der Wert des Schieberegisterteils des Datenregisters (DR) in das Schattenregister des Datenregisters (DR) geschrieben wird. Unless again a 1 at the next clock of the system clock (TCK) is applied, the test controller (TAPC) changes to the state "write data register" (UIR2) in which the value of the shift register portion of the data register (DR) (in the shadow register of the data register DR ) is written. Liegt jedoch im Zustand „Datenregister Exit 1” (EDR1) eine 0 am Test-Mode-Signal (TMS) an, so wechselt der Test-Controller (TAPC) in den Zustand „Pause Datenregister” (PDR), wo er verbleibt, solange eine 0 am Test-Mode-Signal (TMS) anliegt. However, if the state "data register Exit 1" (EDR1) a 0 in the test mode signal (TMS), so the test controller (TAPC) changes to the state "pause data register" (PDR), where it remains as long as a 0 at the test mode signal (TMS) applied. Liegt im Zustand „Pause Datenregister” (PDR) eine 1 auf dem Test-Mode-Signal (TMS) an, so wechselt der Test-Controller (TAPC) in den Zustand „Datenregister Exit 2” (EDR2). Is in state "pause data register" (PDR), a 1 on the test mode signal (TMS), so the test controller (TAPC) changes to the state "data register Exit 2" (EDR2). Sofern mit dem nächsten Systemtakt (TCK) eine 0 auf dem Test-Mode-Signal (TMS) anliegt, wechselt der Test-Controller (TAPC) wieder zum bereits beschriebenen Zustand „Datenregister schieben” (SDR) zurück. Provided with the next system clock (TCK) is a 0 on the test mode signal (TMS) applied, the test controller (TAPC) will return to the already described state "data registers push" (SDR) back. Sofern jedoch im Zustand „Datenregister Exit 2” (EDR2) mit dem nächsten Systemtakt (TCK) eine 1 auf dem Test-Mode-Signal (TMS) anliegt, wechselt der Test-Controller (TAPC) in den Zustand „Datenregister schreiben” (UDR2). However, if the state "data register Exit 2" (EDR2) with the next system clock (TCK) is a 1 on the test mode signal (TMS) applied, the test controller (TAPC) changes to the state "data register write" (UDR2 ). Im darauf folgenden Takt wechselt der Test-Controller (TAPC) in den Zustand „Start des Datenregisterschiebens” (SDRS), wenn bei diesem Takt eine 1 auf dem Test-Mode-Signal (TMS) anliegt, und in den Zustand „Warten” (RUN), wenn eine 0 anliegt. In the next clock, the test controller (TAPC) changes to the state "Start of the data register shifting" (SDRS) when a 1 on the test mode signal (TMS) applied at this timing, and (in the state of "waiting" RUN) when a 0 is applied.
  • [0019] [0019]
    Es ist besonders sinnvoll dieses Zustandsschema des IEEE 1149 JTAG-Standards zu verwenden, um kompatibel zu dem bereits großflächig im Einsatz befindlichen Standard auf Software-Ebene zu bleiben. It is particularly useful to use this state scheme of the IEEE 1149 JTAG standards to remain compatible to the already large area in use default on the software level. Natürlich sind Abweichungen von diesem JTAG-Standard denkbar. Of course, deviations from this JTAG standard are conceivable. Bei der Beschreibung der Erfindung setzen wir aber voraus, dass dieser JTAG-Standard für das Zustandsdiagramm des test-Controllers (TAPC) eingehalten wird. In describing the invention, but we assume that this JTAG standard for the state diagram of the test controller (TAPC) is maintained.
  • [0020] [0020]
    Die Halbleiterindustrie hat in den vergangenen Jahren mehrfach versucht, die Anzahl der zu verwendenden Anschlüsse für solche JTAG-Schnittstellen zu reduzierten, um die Größe der benötigten Gehäuse und damit die Herstellkosten zu beschränken. The semiconductor industry has repeatedly tried in recent years to reducing the number of ports to be used for such JTAG interfaces to the size of the required housing and thus to limit the production costs. Hierbei sind verschiedene relevante Dokumente offengelegt worden. Here, various relevant documents have been disclosed. Ein beispielhaftes Dokument ist das US-Schutzrecht An exemplary document is the US property right US 2007/0 033 465 A1 US 2007/0 033 465 A1 . , Die dort offengelegte Technik erlaubt keine konsistente Wandlung der Daten des IEEE 1149.1 4-Wire-JTAG-Protokolls in die Daten des dort beschriebenen Verfahrens und umgekehrt. The there disclosed technique does not allow a consistent conversion of the data of the IEEE 1149.1 4-wire JTAG protocol in the data of the process described there, and vice versa. Die dort beschriebene Vorrichtungsanordnung und das dort beschriebene Verfahren erfordern synchronisierte Zeitschlitze zwischen dem Bus-Master, also dem Host-Prozessor und dem Busknoten als Slave, also der integrierten Schaltung, die getestet, programmiert oder debuged werden soll. The apparatus arrangement and described therein, the method described there requires synchronized time slots between the bus master, so the host processor and the bus nodes as a slave, that is, the integrated circuit tested, programmed or is to be debuged. Im Falle einer fehlenden zeitlichen Synchronisation des Zugriffs von Bus-Master und Busknoten auf den Testdatenbus kann der TDo-Ausgangstreiber des Busknotens und der Bus-Master-Ausgangstreiber (typischerweise eine Push-Pull-Stufe) bei gleichzeitigem sendenden Zugriff auf die Testdatenleitung einen Kurzschluss erzeugen. In the case of a missing time synchronization of access from bus master and bus node to the test data bus, the TDO output driver of the bus node and the bus master output driver (typically a push-pull stage) create a short circuit at the same time sending access to the test data line , Außerdem offenbart sie nur eine Punkt-zu-Punkt-Verbindung. Moreover, it reveals only a point-to-point connection.
  • [0021] [0021]
    Aus der From the US 2007/0 033 465 A1 US 2007/0 033 465 A1 ist eine Mehrpegel-Eindraht-Punkt-zu-Punkt-Anordnung bekannt, die bereits nur mit einer Datenleitung auskommt, aber nicht für eine Ansteuerung mehrere Busknoten geeignet ist. discloses a multi-level single-wire point-to-point configuration, which already manages only to a data line, but is not suitable for controlling several bus nodes. Die Erweiterung durch die in der The expansion by the EP 0 503 117 B1 EP 0503117 B1 ist nicht möglich, da diese keine geeignete Methode zur bidirektionalen Weiterschaltung der Zwischenpegel offenbart. is not possible because this does not disclose any suitable method for bidirectional forwarding the intermediate level.
  • [0022] [0022]
    Aus der From the US 2008/0 255 791 A1 US 2008/0 255 791 A1 ist ein Verfahren und eine Konfiguration für den gemischen Betrieb mehrerer Eindraht- und Mehrdraht-JTAG-Testbusse aus einer gedruckten Schaltung bekannt. discloses a method and a configuration for the operation of several mixtures and single-wire multi-wire JTAG test bus from a printed circuit. Die Topologie der von der The topology of the US 2008/0 255 791 A1 US 2008/0 255 791 A1 offenbarten Busstruktur ist im Wesentlichen eine Sternstruktur, die über einen speziellen JTAG-Sternkoppler ermöglicht wird. disclosed bus structure is essentially a star structure, which is made possible through a special JTAG star coupler. Eine solche Konfiguration ist nicht autoadressierungsfähig, da die Positionsinformation des einzelenen Busknotens verloren geht. Such a configuration is not auto addressing, particularly as the position information of the einzelenen bus node is lost.
  • [0023] [0023]
    Aus der From the US 2009/0 252 210 A1 US 2009/0 252 210 A1 ist ein Eindrahtdatenbus für eine Punkt-zu-Punkt-Verbindung mit einer Mehrpegeldatenübertragung bekannt. discloses a Eindrahtdatenbus for a point-to-point connection with a multi-level data transmission. Aus der From the US 2014/0 281 076 A1 US 2014/0 281 076 A1 ist eine Eindrahtdatenbus mit einer Mehrpegeldatenübertragung mit einer nicht autoadressierungsfähigen Sterntopologie bekannt. discloses a Eindrahtdatenbus with a multi-level data transmission with a non-auto addressing enabled star topology. Aus der From the DE 19 643 013 C1 DE 19643013 C1 ist ein unidirektionales Datenbussystem bekannt, dass prinzipiell autoadressierungsfähig wäre. discloses a unidirectional data bus system that in principle would be addressing car capable. Es benötigt aufgrund der Unidirektionalität in jedem Fall gegenüber einem echten Eindrahtdatenbussystem eine Rückleitung, was den Aufwand erhöht. It required due to the uni-directionality in any case and a real Eindrahtdatenbussystem a return line, which increases the cost. Aus der From the DE 10 2007 060 441 B3 DE 10 2007 060 441 B3 ist ein Datenbussystem bekannt, bei dem Informationen durch Lastmodulation übertragen werden. discloses a data bus system, is transmitted by load modulation in the information.
  • Aufgabe der Erfindung OBJECT OF THE INVENTION
  • [0024] [0024]
    Es ist die Aufgabe der Erfindung eine bidirektionale, frei konfigurierbare Übertragung von Beleuchtungsdaten mit nur einer Datenleitung für mehr als einen Busknoten (BS1, BS2, BS3) als Slave eines Bus-Masters (BM) zu ermöglichen. It is the object of the invention to allow bi-directional, freely configurable transmission illumination data with only one data line for more than one bus node (BS1, BS2, BS3) as a slave of a bus master (BM).
  • [0025] [0025]
    Diese Aufgabe wird durch eine Vorrichtung nach Anspruch 1 gelöst. This object is achieved by a device according to Claim. 1
  • Beschreibung der Erfindung Description of the Invention
  • [0026] [0026]
    Erfindungsgemäß wurde erkannt, dass sich ein Eindraht-Test-Bus, wie er mit dem zugehörigen Betriebsverfahren beispielsweise in den deutschen Patenten According to the invention it has been recognized that a single-wire test bus as with the related operating method, for example, in German Patents DE 2015 004 434 B3 DE 2015 004 434 B3 , . DE 2015 004 433 B3 DE 2015 004 433 B3 , . DE 2015 004 435 B3 DE 2015 004 435 B3 und and DE 2015 004 436 B3 DE 2015 004 436 B3 beschrieben ist, ganz besonders für die Übertragung solcher Daten, insbesondere für die Steuerung der Leuchtmittel von Leuchtbändern, eignet, wenn jeder Busknoten eine geeignete Teilvorrichtung zur bidirektionalen Weiterschaltung aufweist. is described, particularly for the transmission of such data, especially for the control of lamps of strips, is, when each bus node has a suitable supply apparatus for bidirectional forwarding. Der Offenbarungsgehalt dieser deutschen Patentanmeldungen ist somit vollumfänglicher Teil dieser Offenbarung. The disclosure of this German patent applications is therefore, entirely part of this disclosure.
  • [0027] [0027]
    Im Gegensatz zu den deutschen Patenten Unlike the German Patents DE 10 2015 004 434 B3 DE 10 2015 004 434 B3 , . DE 10 2015 004 433 B3 DE 10 2015 004 433 B3 , . DE 10 2015 004 435 B3 DE 10 2015 004 435 B3 und and DE 10 2015 004 436 B3 DE 10 2015 004 436 B3 werden nun jedoch keine Testdaten, sondern Nutzdaten insbesondere zur Beleuchtungssteuerung übertragen. However, no test data, but user data are now transferred in particular for lighting control. Des Weiteren ist auch der in den deutschen Patenten Furthermore, also in German Patents DE 10 2015 004 434 B3 DE 10 2015 004 434 B3 , . DE 10 2015 004 433 B3 DE 10 2015 004 433 B3 , . DE 10 2015 004 435 B3 DE 10 2015 004 435 B3 und and DE 10 2015 004 436 B3 DE 10 2015 004 436 B3 offenbarte Test-Bus nur für eine Punkt-zu-Punkt-Verbindung ausgelegt. disclosed test bus only designed for a point-to-point connection. Es ist also notwendig, diesen Test-Bus so zu modifizieren, dass mehrere Bus-Slaves als Busknoten angesteuert und betrieben werden können. So it is necessary to modify this test bus so that several bus slaves can be controlled as a bus node and operated. Die Steuerdaten werden dabei erfindungsgemäß in ein spezielles Datenregister (DR) einer JTAG-Schnittstelle geschrieben bzw. von einem solchen gelesen. The control data is written according to the invention in a specific data register (DR) of a JTAG interface or read from such a material.
  • [0028] [0028]
    Die vorstehende und andere Aufgaben werden gemäß der vorliegenden Erfindung durch die Bereitstellung einer Schnittstelleneinheit mit einer JTAG-Schnittstelle gelöst, die eine zeitliche Abfolge zeitlich gemultiplexter Signale mittels einer Schnittstelleneinrichtung mit der integrierten Schaltung austauschen kann. The foregoing and other objects are achieved according to the present invention through the provision of an interface unit with a JTAG interface which can exchange a time sequence of time-multiplexed signals by means of an interface device with the integrated circuit. Die Signale werden so formatiert, dass alle Informationen, die durch die JTAG-Schnittstelle für die Steuerung des Datenflusses und die Einstellung der Beleuchtungsparameter der angeschlossenen Leuchtmittel benötigt werden, über diese Schnittstelle seriell übertragen werden. The signals are formatted so that all information needed by the JTAG interface for controlling the flow of data and the setting of the illumination parameter of the connected lamps, are serially transmitted through this interface. Hierbei werden alle Datenwerte des JTAG-Boundary-Protokolls in dafür vorgesehenen Zeitschlitzen übertragen. Here, all data values of the JTAG boundary protocol are transmitted in designated time slots. Neben dem zeitlichen Multiplexen der JTAG-Steuersignale, verwendet die erfindungsgemäße Schnittstellenvorrichtung drei verschiedene Spannungsbereiche (V B1 , V B2 , V B3 ), siehe In addition to the temporal multiplexing of the JTAG control signals, the interface device according to the invention uses three different voltage ranges (V B1, V B2, V B3), see 2 2 , um , around
    • 1. mindestens die Daten des seriellen Testdateneingangs TDI und 1. at least the data of the serial test data input TDI and
    • 2. mindestens die Daten des einen seriellen Testausgangs TDo und 2. at least the data of a serial test output TDo and
    • 3. mindestens die Steuerdaten des Testmode-Eingangs TMS zur Steuerung des Test-Controllers der integrierten Schaltung und 3. at least the control data of the test mode input TMS to control the test controller of the integrated circuit, and
    • 4. mindestens den Testtakt zur Versorgung des Test-Controllers mit seinem Test-System-Takt TCK und 4. at least the test clock to supply the test controller with its test system clock TCK and
    • 5. ein optionalen Testrücksetzsignal TRST 5. an optional test reset signal TRST
    zu übertragen transferred to
  • [0029] [0029]
    Die Erfindung betrifft somit in erster Linie einen bidirektionalen Datenbus zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und mindestens zwei weiteren Teilvorrichtungen, den Busknoten (BS1, BS2, BS3), siehe The invention thus relates primarily to a bidirectional data bus between a first sub-device, the bus master (BM), and at least two further sub-devices, the bus node (BS1, BS2, BS3), see 6 6 . , Dabei ist der Busknoten identisch mit der zuvor erwähnten integrierten Schaltung zur Steuerung von Leuchtmitteln mittels PWM im weitesten Sinne, deren Zustände kontrolliert bzw. geändert werden sollen. In this case the bus node is identical to the aforementioned integrated circuit for controlling the light sources by means of PWM in the broadest sense, the states of which are to be controlled or changed. Natürlich ist der in dieser Offenbarung beschriebene bidirektionale Datenbus auch für die Steuerung anderer Verbraucher elektrischer Energie geeignet. Of course, the bidirectional data bus described in this disclosure is also suitable for controlling other consumers of electrical energy. Dieser bidirektionale Datenbus weist vorzugsweise nur eine Masseleitung (GND) und eine einzelne Datenleitung in Form eines Eindrahtdatenbusses (b1, b2, b3) auf, der durch die Busknoten (BS1, BS2, BS3) in verschiedene Eindrahtdatenbusabschnitte (b1, b2, b3) unterteilt wird. This bi-directional data bus preferably has only a ground line (GND) and a single data line in the form of a Eindrahtdatenbusses (b1, b2, b3) which by the bus node (BS1, BS2, BS3) in various Eindrahtdatenbusabschnitte (b1, b2, b3) divided becomes. Hierdurch benötigen die Busknoten jeweils nur zwei einzelne zusätzliche elektrische Anschlüsse. Thereby, the bus node each require only two single additional electrical connections. Um nun sowohl Daten in einen der Busknoten (BS1, BS2, BS3), im Folgenden betrachteter Busknoten genannt, hineinsenden zu können, als auch Daten aus dem betreffenden Busknoten auslesen zu können, können die Daten über den Eindrahtdatenbus (b1, b2, b3) bidirektional übertragen werden. In order to both data into one of the bus node (BS1, BS2, BS3), considered one of the hereinafter bus node called into end to be able to have the also read out data from the respective bus node, data about the Eindrahtdatenbus can (b1, b2, b3) be transmitted bidirectionally. Dabei entsteht das Problem, dass neben der Datenübertragung auch ein Synchronisationssignal übertragen werden muss. This creates the problem that in addition to data transmission, a synchronization signal to be transmitted. Hierfür wird über den Eindrahtdatenbus (b1, b2, b3) der Systemtakt durch ein Taktsignal, das TCK-Signal, insbesondere vom Bus-Master zu den Busknoten zusätzlich übertragen. For this purpose, on the Eindrahtdatenbus (b1, b2, b3) are transmitted to the system clock by a clock signal TCK signal, in particular by the bus master to the bus node addition. Um diese Kommunikation zu ermöglichen, verfügen die Busknoten (BS1, BS2, BS3) über eine erste Einrichtung, die den Pegel auf dem Eindrahtdatenbus (b1, b2, b3) oder auf einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) mit einem ersten Schwellwert vergleicht. To enable this communication, the bus node (BS1, BS2, BS3) are equipped with a first device corresponding to the level on the Eindrahtdatenbus (b1, b2, b3) or on a connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1 , b2, b3) compares with a first threshold. Bevorzugt ist eine Realisierung dieser ersten Einrichtung als erster Komparator (C 2H ), der den besagten Pegel mit dem eines ersten Schwellwertsignals (V 2H ), vergleicht. A first realization of this device as a first comparator (C 2 H), which compares said level with a first threshold signal (V 2H) is preferred. Entsprechend verfügt der Busknoten des Weiteren über eine zweite Einrichtung, die den Signalpegel in Form einer Signalspannung auf dem Eindrahtdatenbus (b1, b2, b3) oder auf einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) mit einem zweiten Schwellwert vergleicht. According to the bus node further has a second means, in the form of a signal voltage on the Eindrahtdatenbus the signal level (b1, b2, b3) or on a connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) with a second threshold comparison. Dies geschieht bevorzugt durch, einen zweiten Komparator (C 2L ), der den Signalpegel in Form einer Signalspannung auf Eindrahtdatenbus (b1, b2, b3) oder auf einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) mit dem Spannungspegel eines zweiten Schwellwertsignals (V 2L ) vergleicht. This is preferably done by, a second comparator (C 2 L), which in the form of a signal voltage on Eindrahtdatenbus the signal level (b1, b2, b3) or on a connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) with the voltage level of a second threshold signal (V 2L) compares. Ist der erste Schwellwert (V 2H ) vom zweiten Schwellwert (V 2L ) verschieden und liegen die Schwellwerte innerhalb des Versorgungsspannungsbereiches, so werden durch diese zwei Schwellwerte (V 2H , V 2L ) drei Spannungsbereiche (V B1 , V B2 , V B3 ) definiert und festgelegt. Is the first threshold value (V 2H) of the second threshold value (V 2L) different and are the threshold values within the supply voltage range, so (V 2H, V 2L) three voltage ranges (V B1, V B2, V B3) defined by these two threshold values and determined. Dabei messen der erste und zweite Komparator (C 2H , C 2L ) auf Busknoten-Seite, in welchem Spannungsbereich (V B1 , V B2 , V B3 ) sich der Eindrahtdatenbus (b1, b2, b3) oder der jeweils an den betreffenden Busknoten angeschlossene Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) gerade befindet. Here, the first and second comparator, the Eindrahtdatenbus (b1 b2, b3) measure (C 2 H, C 2L) on bus node side, in which voltage (V B1, V B2, V B3) or the connected respectively to the respective bus node Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) is currently located. Der erste und zweite Schwellwert definieren somit zwischen der Betriebsspannung (V IO ) und dem Bezugspotenzial (V 0 ) der Bezugspotenzialleitung (GND) die drei besagten Signalspannungsbereiche (V B1 , V B2 , V B3 ). The first and second threshold thus define between the operating voltage (V IO) and the reference potential (V 0) of the reference potential line (GND), the three said regions signal voltage (V B1, V B2, V B3). Zur besseren Klarheit benennen wir den mittleren Spannungsbereich als zweiten Spannungsbereich (V B2 ). For greater clarity, we will call the average voltage range as the second voltage (V B2). Dieser wird von einem ersten Spannungsbereich (V B1 ) nach oben oder unten hin begrenzt. This is of a first voltage range (V B1) upwards or limited towards the bottom. Wir lassen hierbei bewusst offen, ob es sich beim ersten Spannungsbereich (V B1 ) um einen Spannungsbereich mit positiveren oder negativeren Spannungen als die Spannungen des mittleren, zweiten Spannungsbereichs (V B2 ) handelt, da das System auch mit umgekehrten Spannungspolaritäten funktioniert. We let this deliberately unclear whether this is the first voltage (V B1) to a voltage range with more positive or more negative voltages than the voltage of the middle, the second voltage range (V B2), as the system works also with reverse voltage polarities. Gleichzeitig wird korrespondierend der zweite Spannungsbereich (V B2 ) zur anderen Spannungsseite hin, also nach unten oder oben hin, aber andersherum als beim ersten Spannungsbereich (V B1 ) durch einen dritten Spannungsbereich (V B3 ) begrenzt. Simultaneously, the second voltage (V B2) to the other voltage side, that is downward or upward, but the other way round than in the first voltage range (V B1) by a third voltage range (V B3) is limited correspondingly.
  • [0030] [0030]
    Um nun die Daten vom Bus-Master (BM), also dem Host-Prozessor, zu einem Busknoten (BS1, BS2, BS3) zu übertragen, werden nun in mindestens drei aufeinander folgenden Zeitschlitzen (TIN0, TIN1, TDO) durch den Bus-Master (BM) oder den betreffenden Busknoten (BS1, BS2, BS3) Daten über den Eindrahtdatenbus (b1, b2, b3) oder den an den Busknoten (BS1, BS2, BS3) angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) übertragen, siehe To the data is now the bus master (BM), that the host processor to a bus node (BS1, BS2, BS3) to be transmitted, are now in at least three successive time slots (Tin0, TIN1, TDO) through the bus Master (BM) or the respective bus node (BS1, BS2, BS3) data about the Eindrahtdatenbus (b1, b2, b3), or to the bus node (BS1, BS2, BS3) connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses ( b1, b2, b3) transferred, see 4 4 . , Wer dabei eine Sendeberechtigung hat, wird durch die zeitliche Position des jeweiligen Zeitschlitzes (TIN0, TIN1, TDO) sowie durch den Inhalt der Busknotenregister (BKADR) der Busknoten und die durch den Busmaster (BM) zuvor übermittelte Sendeadresse festgelegt. Who it has a transmission authorization is determined by the temporal position of the respective time slot (Tin0, TIN1, TDO) and by the content of Busknotenregister previously set (BKADR) of the bus node and by the bus master (BM) transmitted broadcast address. Hierbei werden dem Bus-Master (BM) typischerweise zwei Zeitschlitze (TIN0, TIN1) und dem betreffenden Busknoten (BS1, BS2, BS3) typischerweise ein Zeitschlitz (TDO) in dem Paket der drei aufeinanderfolgenden Zeitschlitze (TIN0, TIN1, TDO) zugewiesen. Here, the bus master (BM) typically two time slots (Tin0, TIN1) and the respective bus node (BS1, BS2, BS3) is typically a time slot (TDO) in the package of three consecutive time slots (Tin0, TIN1, TDO) assigned. Welche Busknoten (BS1, BS2, BS3) unter den Busknoten (BS1, BS2, BS3) senden dürfen, wird erfindungsgemäß durch ein Datum, die Sendeadresse des betreffenden Busknotens (BS1, BS2, BS3), festgelegt, das der Bus-Master in allen Senderegistern (SR) aller erreichbaren Busknoten gleichzeitig übermittelt und ablegt, deren Einzeldrahtdatenbusabschnitte gerade eine Verbindung zum Bus-Master (BM) ermöglichen. Which bus node (BS1, BS2, BS3) are allowed to send under the bus node (BS1, BS2, BS3) is, according to the invention defined by a date, the broadcast address of the respective bus node (BS1, BS2, BS3), the bus master in all transmitting registers (SR) sent simultaneously to all accessible bus node and deposits, allowing their Einzeldrahtdatenbusabschnitte just connect to the bus master (BM). Alle Busknoten vergleichen diese Sendeadresse in ihren jeweiligen Senderegistern (SR) mit einer ihnen in ihren Busknotenadressregistern (BKADR) während der Businitialisierung eingespeicherten eigenen Busknotenadresse und senden nur dann, wenn die übermittelte Sendeadresse in ihrem Senderegister (SR) mit der eigenen eingespeicherten Busknotenadresse in ihrem Busknotenadressregister (BKADR) übereinstimmt und dann auch nur zu den vorbestimmten Zeiten. Compare all bus nodes this broadcast address in their respective transmission registers (SR) with them in their Busknotenadressregistern (BKADR) is stored during the bus initialization own bus node and only if the transmission address transmitted in its transmission register (SR) with the Send own the stored bus node in their Busknotenadressregister matches (BKADR) and then only at the predetermined times. Die relative Zeitschlitzposition innerhalb des Paketes aus mindestens drei Zeitschlitzen (TIN0, TIN1, TDO) ist dabei vorzugsweise, aber nicht notwendigerweise für vorzugsweise alle Busknoten immer gleich. The relative time slot position within the package of at least three time slots (Tin0, TIN1, TDO) is preferably here, but not necessarily for all bus nodes preferably always the same. Besonders bevorzugt enthalten der erste Zeitschlitz (TIN0) und der zweite Zeitschlitz (TIN1) ein Kontrolldatum und/oder ein erstes Datum, das vom Bus-Master (BM) zu den Busknoten (BS1, BS2, BS3) übertragen wird, wobei das Kontrolldatum und das erste Datum insbesondere und vorzugsweise mit den Daten des IEEE 1149.1 4 Draht Testdatenbusses kompatibel sein sollten, und wobei die Busknoten das Kontrolldatum und das erste Datum empfangen. More preferably, the first time slot containing (Tin0) and the second time slot (TIN1) a control date and / or a first date (BM) is transmitted to the bus node (BS1, BS2, BS3) from the bus master, wherein the control date and the first date 1149.1 4-wire test data bus should particularly and preferably with the data of the IEEE be compatible, and wherein the bus node the check datum and the first data received. Hierdurch können beispielsweise Busknotenadressen, Sendeadressen und Beleuchtungswerte übertragen werden. In this way, for example Busknotenadressen, broadcast addresses and lighting values can be transferred.
  • [0031] [0031]
    Im Gegensatz zum Stand der Technik wird nun jedoch im dritten Zeitschlitz das Datum vom betreffenden Busknoten (BS n ) zum Bus-Master (BM) nur im zweiten und dritten Spannungsbereich (V B2 und V B3 ) und eben nicht im ersten Spannungsbereich (V B1 ) übertragen, wenn die übermittelte und im Senderegister (SR) der JTAG-Schnittstelle des Busknotens abgelegte Sendeadresse mit der im Busknotenadressregister (BKADR) des Busknotens während der Businitialisierung abgelegten eingespeicherten Busknotenadresse übereinstimmt. Unlike the prior art, however, will now be the third time slot, the date from the respective bus node (BS s) to the bus master (BM) only in the second and third voltage range (V B2 and V B3), and not (in the first voltage range V B1 ) is transmitted, if the transmitted and (SR) in the transmitting register of the JTAG interface of the bus node stored transmission address coincides with the (in Busknotenadressregister BKADR) of the bus node during the bus initialization stored the stored bus node. Somit enthält der dritte Zeitschlitz erfindungsgemäß ein zweites Datum, das vom betreffenden Busknoten (BS1, BS2, BS3) zum Bus-Master (BM) übertragen wird und wobei der Bus-Master (BM) dieses zweite Datum empfängt und wobei das zweite Datum nur im zweiten Spannungsbereich (V B2 ) und im dritten Spannungsbereich (V B3 ) übertragen wird. Thus, the third time slot in the present invention includes a second date from the respective bus node (BS1, BS2, BS3) to the bus master (BM) is transmitted, and wherein the bus master (BM) receives this second date and the second date only in second voltage range (V B2) and the third voltage range (V B3) is transmitted. Gleichzeitig wird der Takt durch den Bus-Master (BM) in jedem Zeitschlitz übertragen. At the same time, the clock is transmitted in each time slot by the bus master (BM). Das Taktsignal (TCK) wird dabei durch ein Taktsignal signalisiert, das zwischen dem ersten Spannungsbereich (V B1 ) in einer ersten Halbtaktperiode der mindestens zwei Halbtaktperioden (T 1H , T 2H ) einer Systemtaktperiode (T) auf der einen Seite und dem zweiten Spannungsbereich (V B2 ) oder dritten Spannungsbereich (V B3 ) in der zweiten Halbtaktperiode der mindestens zwei Halbtaktperioden (T 1H , T 2H ) einer Systemtaktperiode (T) schwankt. The clock signal (TCK) is then signaled by a clock signal between the first voltage range (V B1) in a first half-cycle period of the at least two half clock periods (T 1H, t 2H) of a system clock period (T) on one side and the second voltage range ( V B2) or the third voltage range (V B3) in the second half of the clock period of the at least two half clock periods (T 1H, t 2H) of a system clock period (T) to fluctuate. Das Taktsignal kann daher dadurch detektiert werden, dass die Spannung auf der auf dem Eindrahtdatenbus (b1, b2, b3) oder auf einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) aus dem zweiten Spannungsbereich (V B2 ) oder dritten Spannungsbereich (V B3 ) in den ersten Spannungsbereich (V B1 ) und umgekehrt wechselt. The clock signal can therefore be detected by the fact that the voltage on the on the Eindrahtdatenbus (b1, b2, b3) or on a connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) (from the second voltage range V B2) or the third voltage range (V B3) (in the first voltage range V B1), and vice versa. Das kreuzen der entsprechenden Schwellspannung (V 2L ) kann durch den zugehörigen Komparator (C 2L ) oder die entsprechende Einrichtung erkannt werden. The crossing of the corresponding threshold voltage (V 2L), the corresponding device are detected by the associated comparator (C 2L) or. Somit wird es möglich, den Systemtakt (TCK) auf der Busknoten-Seite, also der Seite der integrierten Schaltung, sicher zu extrahieren. Thus, it is possible the system clock (TCK) on the bus node-side, ie the side of the integrated circuit to safely extract. Hierbei ist die Konstruktion der Takteinprägung im Vergleich zur Konstruktion der Einprägung der anderen Signale erfindungsgemäß so gewählt, dass der Takt-Sender auf Seiten des Bus-Masters (BM) alle anderen Pegelquellen, die an der Datenleitung parallel aktiv sein können, überschreiben kann. Here, the construction of the Takteinprägung compared to the embossment of the other signals construction according to the invention chosen such that the clock transmitter (BM) can all other level sources that can be active in parallel to the data line overwriting, on the side of the bus master. Dies ist ein wesentlicher Unterschied zum Stand der Technik. This is a major difference from the prior art. In der Realität kann es daher erforderlich sein, externe größere Transistoren für die Einprägung des Taktes auf dem Eindrahtdatenbus (b1, b2, b3) oder auf einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) vorzusehen, um möglichst viele Busknoten mit einem Takt versorgen zu können. In reality, it may therefore be necessary, external larger transistors for imprinting the clock on the Eindrahtdatenbus (b1, b2, b3) or on a connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) provide, , highest bus node to supply a clock.
  • [0032] [0032]
    In einer besonderen Ausprägung der Erfindung zeichnet sich diese daher dadurch aus, dass drei logische Zustände beim bidirektionalen Senden der Daten auf dem Eindrahtdatenbus (b1, b2, b3) oder auf einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) durch den Bus-Master (B) und die Busknoten (BS1, BS2, BS3) verwendet werden, wobei diese logischen Zustände eine Hierarchie haben und ein Taktzustand, hier der, in dem der Eindrahtdatenbus (b1, b2, b3) oder ein angeschlossener Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) sich im ersten Spannungsbereich (V B1 ) befindet, die höchste Priorität hat und nicht durch andere Sendeeinrichtungen überschrieben werden kann. In a particular aspect of the invention, these therefore is characterized in that three logic states during bi-directional transmission of the data on the Eindrahtdatenbus (b1, b2, b3) or on a connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2 , b3) (by the bus master B) and the bus node (BS1, BS2, be used BS3), these logic states have a hierarchy and a clock state, in this case in which the Eindrahtdatenbus (b1, b2, b3) or a connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) to (V B1) is in the first voltage range, has the highest priority and can not be overwritten by other transmitter devices. Hierdurch ist sichergestellt, dass der Bus-Master und die Busknoten zumindest hinsichtlich des Basistaktes stets synchron arbeiten können. This ensures that the bus master and the bus node can work always in sync in terms of the basic clock at least. Um diesen ersten logischen Zustand, bei dem der Eindrahtdatenbus (b1, b2, b3) oder ein angeschlossener Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) in den ersten Spannungsbereich (V B1 ) gezwungen wird, herstellen zu können, weist die Master-Eindrahtdatenbusschnittstelle (OWM) des Bus-Masters (BM) vorzugsweise einen dominanten Schalter (S 1L ) auf, der den Eindrahtdatenbus (b1, b2, b3) oder einen angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) beispielsweise gegen das Bezugspotenzial (V 0 ) der Bezugspotenzialleitung (GND) in den zugehörigen Halbtaktperioden der mindestens zwei Halbtaktperioden (T 1H , T 2H ) der jeweiligen Systemtaktperiode (T) kurzschließt, siehe To this first logic state, wherein the Eindrahtdatenbus (b1, b2, b3) or a connected Eindrahtdatenbusabschnitt (b1, b2, b3) producing the Eindrahtdatenbusses (b1, b2, b3) in the first voltage range (V B1) is forced can, has the master Eindrahtdatenbusschnittstelle (OWM) of the bus master (BM) is preferably a dominant switch (S 1L) that the Eindrahtdatenbus (b1, b2, b3) or a connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) (GND) for example, against the reference potential (V 0) of the reference potential line in the associated half clock periods of the at least two half clock periods (T 1H, t 2H) of the respective system clock period (T), see 3 3 . , Dieser periodische Kurzschluss kann dann durch andere Sender nicht mehr überschrieben werden, wenn deren Innenwiderstand erfindungsgemäß höher ist, als der des dominanten Schalters (S 1L ). This periodic short circuit can not be overwritten by other transmitter if its internal resistance is according to the invention is higher than that of the dominant switch (S 1L). Beispielsweise durch einen Spannungsteiler aus einem ersten Spannungsteilerwiderstand (R 0H ) gegen eine Spannung, beispielsweise die Versorgungsspannung (V IO ), und einen zweiten Spannungsteilerwiderstand (R 0L ) gegen eine andere Spannung, beispielsweise das Bezugspotenzial (V 0 ), der Eindrahtdatenbus (b1, b2, b3) oder ein angeschlossener Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) im zweiten Spannungsbereich (V B2 ) gehalten bzw. in diesen zurückgeführt, wenn keiner der anderen Sender (S 1L , S 1H , I 1 , S 2H , I 2 ) des Bus-Masters (BM) oder der Busknoten (BS1, BS2, BS3) sendet. For example, by a voltage divider consisting of a first voltage divider resistor (R 0H) against a voltage, for example the supply voltage (V IO), and a second voltage divider resistor (R 0L) against another voltage, for example the reference potential (V 0), the Eindrahtdatenbus (b1, b2, b3) or a connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) in the second voltage range (V B2) held or brought back into that if none of the other transmitter (S 1L, S 1H, I 1, S 2 H, I 2) of the bus master (BM) or the bus node (BS1, BS2, BS3) transmits. Um nun Daten zu übertragen, wird der Eindrahtdatenbus (b1, b2, b3) oder ein angeschlossener Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) im Gegensatz zum Stand der Technik aus diesem zweiten Spannungsbereich (V B2 ) durch die Sender des Bus-Masters (BM) und/oder der Busknoten (BS1, BS2, BS3) in den dritten Spannungsbereich (V B3 ) gebracht, wenn ein dem logischen Datenwert des zweiten Spannungsbereichs (V B2 ) entgegengesetzter logischer Wert übertragen werden soll. In order to transmit data, the Eindrahtdatenbus is (b1, b2, b3) or a connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3), in contrast to the prior art from this second voltage range (V B2) by the transmitter of the bus master (BM) and / or the bus node (BS1, BS2, BS3) (V B3) in the third voltage range brought when a logical data value of the second voltage range (V B2) to be transmitted of opposite logic value , Hierzu speist die jeweilige sendende Einheit, also der Bus-Master oder der betreffende Busknoten (BS1, BS2, BS3), einen Strom in den Eindrahtdatenbus (b1, b2, b3) oder den betreffenden, angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) ein. For this purpose, feeds the respective transmitting unit, thus, the bus master or the bus node in question (BS1, BS2, BS3), a current in the Eindrahtdatenbus (b1, b2, b3), or the respective, connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) a. Dieser eingespeiste Strom führt zu einem geänderten Spannungsabfall über die Spannungsteilerwiderstände (R 0H , R 0L ). This injected current leads to a changed voltage drop across the voltage dividing resistors (R 0H, R 0L). Bei einer geeigneten Polarität des eingespeisten Stroms wird der Spannungspegel auf dem Eindrahtdatenbus (b1, b2, b3) oder auf einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) vom zweiten Spannungsbereich (V B2 ) in den dritten Spannungsbereich (V B3 ) verschoben. At an appropriate polarity of the injected current, the voltage level on the Eindrahtdatenbus (b1, b2, b3) or on a connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) from the second voltage (V B2) in the third voltage range (V B3) moved. Sollte es zu einem gleichzeitigen Senden mittels eines solchen Datenstromes, und dem gleichzeitigen Schließen des dominanten Schalters (S 1L ) kommen, so wird der dominante Schalter, sofern er erfindungsgemäß niederohmig genug ausgelegt ist, den Sendestrom des jeweiligen Senders abführen und somit diesen Spannungspegel und ggf. auch den durch den Spannungsteiler (R 0H , R 0L ) erzeugten Spannungspegel überschreiben. Should there be a simultaneous transmission by means of such data stream, and the simultaneous closing of the dominant switch (S 1L) come, the dominant switch is provided it is designed according to the invention a low enough to dissipate the transmission power of the respective transmitter, and thus this voltage level and, if necessary also. overwrite the voltage level by the voltage divider (R 0H, R 0L) generated. Es kommt jedoch nicht, wie im Stand der Technik, möglicherweise zu einem Kurzschluss. It does not come, however, as in the prior art, possibly leading to a short circuit. Insbesondere kommt es nicht zu dem aus der In particular, it does not come to that of the US 2007/0 033 465 A1 US 2007/0 033 465 A1 bekannten Kurzschluss zwischen der Busknoten-Seite und dem Bus-Master-Sender. known short circuit between the bus node side and the bus master channel. Es ist somit ein besonderes Merkmal der Erfindung, dass ein zweiter der drei logischen Zustände auf dem Datenbus durch eine erste schaltbare Stromquelle (I 1 , S 1H ) in dem Bus-Master und/oder eine zweite schaltbare Stromquelle (I 2 , S 2H ) und nicht durch eine Spannungsquelle erzeugt wird. It is therefore a particular feature of the invention that a second of the three logic states on the data bus by a first switchable current source (I 1, S 1 H) to the bus master and / or a second switchable current source (I 2, S 2H) and is not generated by a voltage source. Gleichzeitig wird in einer Ausprägung der Erfindung ein dritter der drei logischen Zustände auf dem Datenbus durch einen Pull-Schaltkreis (R 0H , R 0L ) in Form eines Spannungsteilers erzeugt. At the same in an aspect of the invention, a third of the three logic states on the data bus through a pull-circuit (R 0H, R 0L) is produced in the form of a voltage divider. Natürlich sind auch andere Möglichkeiten für einen solchen Pull-Schaltkreis denkbar. Of course, other options for such a pull circuit are conceivable. Im Prinzip handelt es sich bei dem Pull-Schaltkreis in Form eines Spannungsteilers um eine Spannungsquelle, die die Datenleitung auf eine zweite Spannung legt, die innerhalb des zweiten Spannungsbereiches (V B2 ) liegt, und wobei diese Spannungsquelle einen Innenwiderstand aufweist, der so groß ist, dass der mögliche Eingangsstrom so begrenzt ist, dass die geschalteten Stromquellen (I 1 , S H1 ) und (I 2 , S H2 ) einen größeren Strom liefern, als dieser Pull-Schaltkreis (R 0H , R 0L ) abführen kann. In principle it is in the pull circuit in the form of a voltage divider to provide a voltage source, which sets the data line to a second voltage, which is within the second voltage range (V B2), and wherein said voltage source having an internal resistance, which is so large that the possible input current is limited so that the switched current sources (I 1, S H1) and (I 2, S H2) provide a larger current than this pull circuit can dissipate (R 0H, R 0L). Somit ergibt sich eine klare Hierarchie: Thus, a clear hierarchy gives:
    • • Es dominiert als erstes der Schaltzustand des dominierenden Schalters (S 1L ) des Bus-Masters (BM), dann folgen • It dominated the first of the switching state of the dominant switch (S 1L) of the bus master (BM), then follow
    • • als zweites in der Hierarchie der spannungsbestimmenden Elemente für die Spannung auf dem Eindrahtdatenbus (b1, b2, b3) oder dem betreffenden, angeschlossener Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) die beiden geschalteten Stromquellen des Bus-Masters (I 1 , S 1H ) und des betreffenden Busknotens (I 2 , S 2H ), die typischerweise untereinander gleichberechtigt sind, und als • as second in the hierarchy of the voltage determining elements for the voltage on the Eindrahtdatenbus (b1, b2, b3), or the respective, connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) the two switched current sources of the bus -Masters (I 1, S 1 H) and the respective bus node (I 2, S 2H), typically equal among themselves, and as
    • • drittes und letztes mit niedrigster Priorität der Pull-Schaltkreis, hier in Form eines Spannungsteilers (R 0H , R 0L ), der typischerweise nur einmal pro Eindrahtdatenbussystem vorgesehen wird. • third and last with the lowest priority of the pull circuit, here in the form of a voltage divider (R 0H, R 0L), which is typically provided only once per Eindrahtdatenbussystem.
  • [0033] [0033]
    Bevorzugt korrespondiert der erste logische Zustand mit einem Spannungspegel (V 0 ) im ersten Spannungsbereich (V B1 ) auf dem Eindrahtdatenbus (b1, b2, b3) oder einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3), der zweite logische Zustand mit einem Spannungspegel (V M ) im zweiten Spannungsbereich (V B2 ) auf dem Eindrahtdatenbus (b1, b2, b3) oder einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) und der dritte logische Zustand mit einem Spannungspegel (V IO ) im dritten Spannungsbereich (V B3 ) auf dem Eindrahtdatenbus (b1, b2, b3) oder einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3), siehe Preferably, the first logical state corresponds to a voltage level (V 0) in the first voltage range (V B1) on the Eindrahtdatenbus (b1, b2, b3) or a connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) , the second logic state with a voltage level (V M) in the second voltage range (V B2) on the Eindrahtdatenbus (b1, b2, b3) or a connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) and the third logic state with a voltage level (V IO) in the third voltage range (V B3) at the Eindrahtdatenbus (b1, b2, b3) or a connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3), see 2 2 . ,
  • [0034] [0034]
    Erfindungsgemäß wird der zweite logische Zustand auf dem Eindrahtdatenbus (b1, b2, b3) oder einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) zur Übertragung eines ersten logischen Zustands, beispielsweise „low”, eines Datensignals benutzt und der dritte logische Zustand auf dem Eindrahtdatenbus (b1, b2, b3) oder einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) für die Übertragung eines zweiten logischen Zustands, beispielsweise „high”, des Datensignals benutzt. According to the invention the second logical state on the Eindrahtdatenbus (b1, b2, b3) or a connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) for transmitting a first logic state, for example, "low", a data signal used, and the third logic state on the Eindrahtdatenbus (b1, b2, b3) or a connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) for the transmission of a second logic state, for example, "high", the data signal used. Befindet sich die Datenleitung im ersten logischen Zustand, so wird dieser für die Datenübertragung ignoriert. the data line in the first logic state, so it is ignored for data transmission.
  • [0035] [0035]
    Erfindungsgemäß wird der erste logische Zustand auf dem Eindrahtdatenbus (b1, b2, b3) oder einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) zur Übertragung eines ersten logischen Zustands, beispielsweise „low” eines Systemtaktsignals benutzt und der dritte oder zweite logische Zustand auf dem Eindrahtdatenbus (b1, b2, b3) oder einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) für die Übertragung eines zweiten logischen Zustands, beispielsweise „high” des Systemtaktsignals benutzt. According to the invention the first logic state is on the Eindrahtdatenbus (b1, b2, b3) or a connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) used to transmit a first logic state, for example, "low" a system clock signal and the third or second logical state on the Eindrahtdatenbus (b1, b2, b3) or a connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) for the transmission of a second logic state, for example, "high" of the system clock signal used. Wechselt der logische Zustand auf dem Eindrahtdatenbus (b1, b2, b3) oder einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) zwischen dem zweiten oder dritten logischen Zustand auf dem Eindrahtdatenbus (b1, b2, b3) oder einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3), so wird dieser Wechsel für die Übertragung des Systemtaktes ignoriert und typischerweise weiterhin als zweiter logischer Zustand, beispielsweise „high” interpretiert. Changes the logic state on the Eindrahtdatenbus (b1, b2, b3) or a connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) (between the second or third logical state on the Eindrahtdatenbus b1, b2, b3 ) or a connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3), so this change is ignored for the transmission of the system clock, and typically still interpreted as a second logic state, such as "high".
  • [0036] [0036]
    Erfindungsgemäß handelt es sich bei der offenbarten Technologie also in einer Ausprägung um ein Datenbussystem mit einer Bezugspotenzialleitung (GND) und einem Eindrahtdatenbus (b1, b2, b3) zur Übertragung von Daten zwischen einen Bus-Master (BM) und mindestens zwei Busknoten (BS1, BS2, BS3), insbesondere zu Leuchtmittel-Busknoten. According to the invention it is, in the disclosed technology, that is, in an aspect to a data bus system with a reference potential line (GND) and a Eindrahtdatenbus (b1, b2, b3) to transfer data between a bus master (BM) and at least two bus nodes (BS1, BS2, BS3), in particular to lamps bus node. Dabei ist der Eindrahtdatenbus (b1, b2, b3) durch die Busknoten (BS1, BS2, BS3) in mindestens zwei Eindrahtdatenbusabschnitte (b1, b2, b3) unterteilt. Here, the Eindrahtdatenbus is (b1, b2, b3) by the bus node (BS1, BS2, BS3) in at least two Eindrahtdatenbusabschnitte (b1, b2, b3) divided. Er wird durch einen Busknoten, den abschließenden Busknoten (BS3) abgeschlossen. It is completed by a bus node, the final bus node (BS3). Jeder der Busknoten (BS1, BS2, BS3) ist bis auf einen ersten Busknoten (BS1) durch einen vorausgehenden Eindrahtdatenbusabschnitt (b1, b2, b3) der Eindrahtdatenbusabschnitte (b1, b2, b3) mit einem vorausgehenden Busknoten (BS1, BS2) der Busknoten (BS1, BS2, BS3) verbunden. Each of the bus node (BS1, BS2, BS3) is to a first bus node (BS1) by a preceding Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusabschnitte (b1, b2, b3) with a preceding bus node (BS1, BS2) of the bus node (BS1, BS2, BS3), respectively. Der eine erste Busknoten (BS1) ist durch einen vorausgehenden Eindrahtdatenbusabschnitt (b1) der Eindrahtdatenbusabschnitte (b1, b2, b3) mit dem Bus-Master (BM) verbunden. A first bus node (BS1) is formed by a preceding Eindrahtdatenbusabschnitt (b1) of the Eindrahtdatenbusabschnitte (b1, b2, b3) (BM) coupled to the bus master. Jeder Busknoten (BS1, BS2, BS3) ist bis auf einen abschließenden Busknoten (BS3) durch einen nachfolgenden Eindrahtdatenbusabschnitt (b2, b3) der Eindrahtdatenbusabschnitte (b1, b2, b3) mit einem nachfolgenden Busknoten (BS3, BS4) der Busknoten (BS1, BS2, BS3) verbunden. Each bus node (BS1, BS2, BS3) is up to a final bus node (BS3) by a subsequent Eindrahtdatenbusabschnitt (b2, b3) of the Eindrahtdatenbusabschnitte (b1, b2, b3) (with a subsequent bus node (BS3, BS4) of the bus nodes BS1, BS2, BS3), respectively. Dies gilt nicht für den abschließenden Busknoten (B3). This does not include the final bus node (B3). Der Bus-Master (BM) ist mit einer Master-Eindrahtdatenbusschnittstelle (OWM) versehen, wobei die Master-Eindrahtdatenbusschnittstelle (OWM) dazu vorgesehen ist, mittels eines Datenbusprotokolls mit mehr als zwei physikalischen Spannungs- und/oder Strompegeln bidirektional Daten über den Eindrahtdatenbus (b1, b2, b3) oder zumindest einen Eindrahtdatenbusabschnitt (b1, b2, b3) der Eindrahtdatenbusabschnitte (b1, b2, b3), im Folgenden als betrachteter Eindrahtdatenbusabschnitt (b1, b2, b3) bezeichnet, zu senden und von diesem zu empfangen. The bus master (BM) is provided with a master Eindrahtdatenbusschnittstelle (OWM), wherein the master Eindrahtdatenbusschnittstelle (OWM) is provided for bi-directional (data about the Eindrahtdatenbus means of a Datenbusprotokolls with more than two physical voltage and / or current levels b1, b2, b3) or at least a Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusabschnitte (b1, b2, b3), hereinafter referred to as considered one Eindrahtdatenbusabschnitt (b1, b2, b3) means to send and receive this. Der betrachtete Eindrahtdatenbusabschnitt (b1, b2, b3) umfasst dabei nur eine einzige Signalleitung. The considered Eindrahtdatenbusabschnitt (b1, b2, b3) includes doing only a single signal line. An den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) sind eine Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) eines Busknotens (BS1, BS2, BS3) der Busknoten (BS1, BS2, BS3), im Folgenden als betrachteter Busknoten bezeichnet, und ein Transfer-Gate (TG1, TG2, TG3) des betrachteten Bus-Knotens (BS1, BS2, BS3) elektrisch angeschlossen. At the considered Eindrahtdatenbusabschnitt (b1, b2, b3) are a Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) of a bus node (BS1, BS2, BS3) of the bus node (BS1, BS2, BS3), hereinafter referred to as considered one bus node, and a transfer -gate (TG1, TG2, TG3) of the relevant bus node (BS1, BS2, BS3) is electrically connected. Die Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) des betrachteten Busknotens ist dazu vorgesehen, mittels eines Datenbusprotokolls mit mehr als zwei physikalischen Spannungs- und/oder Strompegeln bidirektional Daten über den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) zu senden und von diesem zu empfangen. The Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) of the relevant bus node is provided, by means of a Datenbusprotokolls with more than two physical voltage and / or current levels bidirectional data over the observed Eindrahtdatenbusabschnitt (b1, b2, b3) to send and receive this , Das Transfer-Gate (TG1, TG2, TG3) des betrachteten Busknotens ist dazu vorgesehen, den betrachteten Eindrahtdatenbusabschnitt (b1, b2) von einem optionalen nachfolgenden Eindrahtdatenbusabschnitt (b2, b3) zu trennen und/oder mit diesem elektrisch zu verbinden. The transfer gate (TG1, TG2, TG3) of the relevant bus node is provided to the considered Eindrahtdatenbusabschnitt (b1, b2) of an optional subsequent Eindrahtdatenbusabschnitt (b2, b3) to separate and / or to be electrically connected therewith. Der betrachtete Bus-Knoten (BS1, BS2, BS3) verfügt über ein Transfer-Gate-Control-Register (TGCR), das dazu ausgelegt ist, das Transfer-Gate (TG1, TG2, TG3) des betrachteten Busknotens (BS1, BS2, BS3) zusteuern. Contemplated bus node (BS1, BS2, BS3) has a transfer gate control register (TGCR) which is adapted to the transfer gate (TG1, TG2, TG3) of the relevant bus node (BS1, BS2, BS3) heading. Der Bus-Master (BM) kann über die Master-Eindrahtdatenbusschnittstelle (OWM) und den Eindrahtdatenbus (b1, b2, b3) oder den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) und die Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) des betrachteten Busknotens das Transfer-Gate-Control-Register (TGCR) des betrachteten Busknotens (BS1, BS2, BS3) beschreiben. The bus master (BM), via the master Eindrahtdatenbusschnittstelle (OWM) and the Eindrahtdatenbus (b1, b2, b3), or the considered Eindrahtdatenbusabschnitt (b1, b2, b3) and the Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) of the relevant bus node (TGCR) describe the observed bus node (BS1, BS2, BS3), the transfer gate control register. Somit ist der Bus-Master in der Lage, den Zustand des Transfer-Gates (TG1, TG2, TG3) des betrachteten Busknotens (BS1, BS2, BS3) zu steuern. Thus, the bus master is capable of the state of the transfer gates (TG1, TG2, TG3) for controlling the considered bus node (BS1, BS2, BS3).
  • [0037] [0037]
    In einer weiteren Ausprägung weist der betrachtete Busknoten (BS1, BS2, BS3) intern mindestens eine IEEE 1149 konforme Schnittstelle, auch als JTAG-Schnittstelle bekannt, auf, die über die Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) des betrachteten Busknotens mit dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachten Eindrahtdatenbusabschnitt (b1, b2, b3) verbunden ist, sodass der Bus-Master (BM) über den Eindrahtdatenbus (b1, b2, b3) oder zumindest den betrachten Eindrahtdatenbusabschnitt (b1, b2, b3) diese JTAG-Schnittstelle bedienen kann. In a further embodiment, the considered bus node (BS1, BS2, BS3) internally at least one IEEE 1149 compliant interface, also known as JTAG interface known, which on the Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) of the relevant bus node with the Eindrahtdatenbus ( b1, b2, b3) or at least the look Eindrahtdatenbusabschnitt (b1, b2, b3) is connected, so that the bus master (BM) over the Eindrahtdatenbus (b1, b2, b3) or at least the look Eindrahtdatenbusabschnitt (b1, b2, b3 ) can use this JTAG interface. Dabei ist eine JTAG-Schnittstelle im Sinne dieser Offenbarung dadurch gekennzeichnet, dass sie einen Test-Controller (TAPC) in Form eines endlichen Automaten – auch Finite-State-Machine genannt – aufweist, der ein IEEE 1149 konformes Zustandsdiagramm entsprechend In this case, a JTAG interface within the meaning of this disclosure is characterized in that it comprises a test controller (TAPC) in the form of a finite state machines - also referred to as finite state machine - which has an IEEE 1149 compliant state diagram corresponding 1 1 und der Einleitungsbeschreibung besitzt. and the introduction description has.
  • [0038] [0038]
    In einer weiteren Ausprägung ist ein erfindungsgemäßer Datenbus dadurch gekennzeichnet, dass das jeweilige Transfer-Gate-Control-Register (TGCR) des betrachteten Busknotens (BS1, BS2, BS3) mittels der mindestens einen JTAG-Test-Schnittstelle des betrachteten Busknotens (BS1, BS2, BS3) über den Eindrahtdatenbus (b1, b2, b3) oder zumindest den betrachten Eindrahtdatenbusabschnitt (b1, b2, b3) durch den Bus-Master (BM) beschrieben werden kann. In a further embodiment, an inventive data bus being characterized in that the respective transfer gate control register (TGCR) of the relevant bus node (BS1, BS2, BS3) (by means of the at least one JTAG test interface of the subject bus node BS1, BS2 , BS3) over the Eindrahtdatenbus (b1, b2, b3) or at least the look Eindrahtdatenbusabschnitt (b1, b2, b3) (by the bus master BM) can be described.
  • [0039] [0039]
    In einer weiteren Ausprägung ist ein erfindungsgemäßes Datenbussystem dadurch gekennzeichnet, dass zumindest der betrachtete Busknoten, ein Leuchtmittel-Bus-Knoten, dazu vorgesehen ist, ihm zugeordnete Leuchtmittel, im Folgenden als betrachtete Leuchtmittel bezeichnet, in Abhängigkeit von Daten, die über den Eindrahtdatenbus (b1, b2, b3) oder den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) von dem Bus-Master (BM) zum betrachteten Busknoten (BS1, BS2, BS3) übertragen werden, anzusteuern. In a further embodiment, an inventive data bus system is characterized in that is provided to at least the considered bus node, an illuminant bus nodes assigned to it lamps, referred to below as viewed lighting means, in dependence of data (via the Eindrahtdatenbus b1 , b2, b3), or the considered Eindrahtdatenbusabschnitt (b1, b2, b3) (from the bus master BM) (for consideration bus nodes BS1, BS2, BS3) is transmitted to control.
  • [0040] [0040]
    In einer weiteren Ausprägung ist ein erfindungsgemäßes Datenbussystem dadurch gekennzeichnet, dass die JTAG-Schnittstelle des betrachteten Busknotens mindestens ein Beleuchtungsregister (ILR) als Datenregister (DR) der JTAG-Schnittstelle des betrachteten Busknotens umfasst, von dessen zumindest zeitweiligem Inhalt zumindest zeitweilig die Ansteuerung der betrachteten Leuchtmittel, insbesondere in Helligkeit und/oder Farbtemperatur, durch den betrachteten Busknotens mittels der PWM-Einheiten (PWM1, PWM2, PWM3) des betrachteten Busknotens abhängt. In a further embodiment, an inventive data bus system is characterized in that the JTAG interface of the subject bus node comprises at least one illumination register (ILR) and data register (DR) of the JTAG interface of the subject bus node, from which at least temporary content at least temporarily, the drive of the considered Lamp, in particular brightness and / or color temperature, by the considered bus node means of the PWM units (PWM1, PWM2, PWM3) of the relevant bus node depends.
  • [0041] [0041]
    In einer weiteren Ausprägung ist ein erfindungsgemäßes Datenbussystem dadurch gekennzeichnet, dass die JTAG-Schnittstelle des betrachteten Busknotens mindestens ein Beleuchtungskontrollregister (ILCR) als Datenregister (DR) der JTAG-Schnittstelle des betrachteten Busknotens und ein Beleuchtungsregister (ILR) als Datenregister (DR) der JTAG-Schnittstelle des betrachteten Busknotens umfasst. In a further embodiment, an inventive data bus system is characterized in that the JTAG interface of the subject bus node, at least one lighting control register (ILCR) and data register (DR) of the JTAG interface of the subject bus node and an illumination register (ILR) and data register (DR) of the JTAG includes interface of the subject bus node. Zumindest von Teilen des Inhalts des Beleuchtungskontrollregisters (ILCR) hängt ab, ob das Beleuchtungsregister (ILR) über die JTAG-Schnittstelle mittels des kombinierten TMS-TDI-Signals (TMS_TDI) der JTAG-Schnittstelle des betrachteten Busknotens oder einen separaten Dateneingang (SILDI) des betrachteten Busknotens die seriellen Beleuchtungsdaten zur Steuerung der Ansteuerung der betrachteten Leuchtmittel von dem Bus-Master (BM) oder einem anderen Busknoten erhält. At least parts of the content of the illumination control register (ILCR) depends on whether the illumination register (ILR) via the JTAG interface by means of the combined TMS-TDI signal (TMS_TDI) of the JTAG interface of the subject bus node or a separate data input (SILDI) of considered bus node receives the serial illumination data for controlling the driving of the considered lamps from the bus master (BM) or another bus node. Vom dem zumindest zeitweiligen Inhalt des Beleuchtungsregisters (ILR) hängt in diesem Fall zumindest zeitweilig die Ansteuerung der betrachteten Leuchtmittel durch den betrachteten Bus-Knoten ab. From which at least temporarily content of the illumination register (ILR) the control of the considered lamps with the considered bus nodes depends at least temporarily, in this case.
  • [0042] [0042]
    Das erfindungsgemäße Datenbussystem ist mit einer Bezugspotenzialleitung (GND) und einem Eindrahtdatenbus (b1, b2, b3) zur Übertragung von Daten zwischen einen Bus-Master (BM) und mindestens zwei Busknoten (BS1, BS2, BS3), insbesondere Leuchtmittel-Bus-Knoten, versehen. The data bus system according to the invention is connected to a reference potential line (GND) and a Eindrahtdatenbus (b1, b2, b3) to transfer data between a bus master (BM) and at least two bus nodes (BS1, BS2, BS3), in particular lamps bus node provided. Dabei wird der Eindrahtdatenbus (b1, b2, b3) durch die Busknoten (BS1, BS2, BS3) in mindestens zwei Eindrahtdatenbusabschnitte (b1, b2, b3) unterteilt. Here, the Eindrahtdatenbus is (b1, b2, b3) by the bus node (BS1, BS2, BS3) in at least two Eindrahtdatenbusabschnitte (b1, b2, b3) divided. Er wird durch einen Busknoten, den abschließenden Busknoten (BS3) abgeschlossen. It is completed by a bus node, the final bus node (BS3). Jeder der Busknoten (BS1, BS2, BS3) bis auf einen ersten Busknoten (BS1) wird durch einen vorausgehenden Eindrahtdatenbusabschnitt (b2, b3) der Eindrahtdatenbusabschnitte (b1, b2, b3) mit einem vorausgehenden Busknoten (BS1, BS2) der Busknoten (BS1, BS2, BS3) verbunden. Each of the bus node (BS1, BS2, BS3) to a first bus node (BS1) is formed by a preceding Eindrahtdatenbusabschnitt (b2, b3) of the Eindrahtdatenbusabschnitte (b1, b2, b3) with a preceding bus node (BS1, BS2) (the bus node BS1 , BS2, BS3), respectively. Der eine erste Busknoten (BS1) wird durch einen vorausgehenden Eindrahtdatenbusabschnitt (b1) der Eindrahtdatenbusabschnitte (b1, b2, b3) mit dem Bus-Master (BM) verbunden. A first bus node (BS1) is formed by a preceding Eindrahtdatenbusabschnitt (b1) of the Eindrahtdatenbusabschnitte (b1, b2, b3) connected to the bus master (BM). Jeder Busknoten (BS1, BS2, BS3) bis auf den abschließenden Busknoten (BS3) ist durch einen nachfolgenden Eindrahtdatenbusabschnitt (b2, b3) der Eindrahtdatenbusabschnitte (b1, b2, b3) mit einem nachfolgenden Busknoten (BS3, BS4) der Busknoten (BS1, BS2, BS3) verbunden. Each bus node (BS1, BS2, BS3) to the final bus node (BS3) is by a subsequent Eindrahtdatenbusabschnitt (b2, b3) of the Eindrahtdatenbusabschnitte (b1, b2, b3) (with a subsequent bus node (BS3, BS4) of the bus nodes BS1, BS2, BS3), respectively. Das Datenbussystem verfügt über den Bus-Master (BM) mit einer Master-Eindrahtdatenbusschnittstelle (OWM). The data bus system has a bus master (BM) with a master Eindrahtdatenbusschnittstelle (OWM). Die Master-Eindrahtdatenbusschnittstelle (OWM) ist dabei wie beschrieben dazu vorgesehen, mittels eines Datenbusprotokolls mit mehr als zwei physikalischen Spannungs- und/oder Strompegeln bidirektional Daten über den Eindrahtdatenbus (b1, b2, b3) oder zumindest einen Eindrahtdatenbusabschnitt (b1, b2, b3) der Eindrahtdatenbusabschnitte (b1, b2, b3), im Folgenden als betrachteter Eindrahtdatenbusabschnitt (b1, b2, b3) bezeichnet, zu senden und von diesem zu empfangen. The master Eindrahtdatenbusschnittstelle (OWM) is provided as described thereto, by means of a Datenbusprotokolls with more than two physical voltage and / or current levels bidirectional data over the Eindrahtdatenbus (b1, b2, b3) or at least a Eindrahtdatenbusabschnitt (b1, b2, b3 ) of the Eindrahtdatenbusabschnitte (b1, b2, b3), hereinafter referred to as considered one Eindrahtdatenbusabschnitt (b1, b2, b3) means to send and receive this. Der betrachtete Eindrahtdatenbusabschnitt (b1, b2, b3) umfasst nur eine einzige Signalleitung. The considered Eindrahtdatenbusabschnitt (b1, b2, b3) comprises only a single signal line. An den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) ist eine Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) eines Busknotens (BS1, BS2, BS3) der Busknoten (BS1, BS2, BS3), im Folgenden als betrachteter Busknoten bezeichnet, elektrisch angeschlossen. At the considered Eindrahtdatenbusabschnitt (b1, b2, b3) is a Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) of a bus node (BS1, BS2, BS3) of the bus node (BS1, BS2, BS3), hereinafter referred to as considered one bus node, electrically connected. Die Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) des betrachteten Busknotens ist dazu vorgesehen mittels eines Datenbusprotokolls mit mehr als zwei physikalischen Spannungs- und/oder Strompegeln Daten von dem den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) zu empfangen. The Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) of the relevant bus node is provided by means of a Datenbusprotokolls with more than two physical voltage and / or current levels of the data under consideration Eindrahtdatenbusabschnitt (b1, b2, b3) to be received. Der betrachtete Busknoten (BS1, BS2, BS3) umfasst ein Adressregister (BKADR) als Datenregister (DR) einer JTAG-Schnittstelle, das durch den Bus-Master (BM) vorzugsweise nur bei geöffnetem Transfer-Gate (TG) beschrieben werden kann und von dessen Inhalt und vom Inhalt des Senderegisters (SR) der JTAG-Schnittstelle des Busknotens abhängt, ob die Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) des betrachteten Busknotens Daten zu dafür vorgesehenen Zeitpunkten und/oder nach Übersendung spezifischer Daten, beispielsweise einer Sendeadresse für die Senderegister (SR) der Busknoten, durch den Bus-Master (BM) oder einen anderen Busknoten der Busknoten (BS1, BS2, BS3) auf den Eindrahtdatenbus (b1, b2, b3) und/oder den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) Daten ausgeben darf. Contemplated bus node (BS1, BS2, BS3) comprises an address register (BKADR) and data register (DR), the (TG) can be described by the bus master (BM) preferably only opened transfer gate, and a JTAG interface, its content and the content of the transmitting register (SR) of the JTAG interface of the bus node depends on whether the Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) of the relevant bus node data to designated time points and / or by sending specific data, such as a broadcast address for the transmit register (SR) of the bus nodes, by the bus master (BM) or another bus node of the bus node (BS1, BS2, BS3) to the Eindrahtdatenbus (b1, b2, b3) and / or the considered Eindrahtdatenbusabschnitt (b1, b2, b3) must output data. Die Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) des betrachteten Busknotens ist dazu vorgesehen, mittels eines Datenbusprotokolls mit mindestens zwei physikalischen Spannungs- und/oder Strompegeln Daten über den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) zu senden. The Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) of the relevant bus node is provided, by means of a Datenbusprotokolls with at least two physical voltage and / or current levels over the observed data Eindrahtdatenbusabschnitt (b1, b2, b3) to be sent.
  • [0043] [0043]
    In einer weiteren Ausprägung ist ein erfindungsgemäßes Datenbussystem dadurch gekennzeichnet, dass der betrachtete Busknoten (BS1, BS2, BS3) intern mindestens eine IEEE 1149 konforme Schnittstelle, auch als JTAG-Schnittstelle bekannt, aufweist, die über die Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) des betrachteten Busknotens mit dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachten Eindrahtdatenbusabschnitt (b1, b2, b3) verbunden ist, sodass der Bus-Master (BM) über den Eindrahtdatenbus (b1, b2, b3) oder zumindest den betrachten Eindrahtdatenbusabschnitt (b1, b2, b3) diese JTAG-Schnittstelle bedienen kann. In a further embodiment, an inventive data bus system is characterized in that the considered bus node (BS1, BS2, BS3) internally has at least one IEEE 1149 compliant interface, also known as JTAG interface, which on the Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) of the considered bus node with the Eindrahtdatenbus (b1, b2, b3) or at least the look Eindrahtdatenbusabschnitt (b1, b2, b3) is connected, so that the bus master (BM) over the Eindrahtdatenbus (b1, b2, b3) or at least consider the Eindrahtdatenbusabschnitt (b1, b2, b3) can use this JTAG interface. Dabei ist eine JTAG-Schnittstelle im Sinne dieser Offenbarung dadurch gekennzeichnet, dass sie einen Test-Controller (TAPC) in Form eines endlichen Automaten – auch Finite-State-Machine genannt – aufweist, der ein IEEE 1149 konformes Zustandsdiagramm entsprechend In this case, a JTAG interface within the meaning of this disclosure is characterized in that it comprises a test controller (TAPC) in the form of a finite state machines - also referred to as finite state machine - which has an IEEE 1149 compliant state diagram corresponding 1 1 besitzt. has.
  • [0044] [0044]
    In einer weiteren Ausprägung ist ein erfindungsgemäßes Datenbussystem dadurch gekennzeichnet, dass an den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) ein Transfer-Gate (TG1, TG2, TG3) des betrachteten Bus-Knotens (BS1, BS2, BS3) elektrisch angeschlossen ist. In a further embodiment, an inventive data bus system is characterized in that, at the considered Eindrahtdatenbusabschnitt (b1, b2, b3) a transfer gate (TG1, TG2, TG3) of the relevant bus node (BS1, BS2, BS3) is electrically connected. Das Transfer-Gate (TG1, TG2, TG3) des betrachteten Busknotens ist dazu vorgesehen, den betrachteten Eindrahtdatenbusabschnitt (b1, b2) von dem optionalen nachfolgenden Eindrahtdatenbusabschnitt (b2, b3) zu trennen und/oder mit diesem elektrisch zu verbinden. The transfer gate (TG1, TG2, TG3) of the relevant bus node is provided to the considered Eindrahtdatenbusabschnitt (b1, b2) of the optional subsequent Eindrahtdatenbusabschnitt (b2, b3) to separate and / or to be electrically connected therewith. Der betrachtete Bus-Knoten (BS1, BS2, BS3) verfügt über ein Transfer-Gate-Control-Register (TGCR) als Datenregister (DR) der JTAG-Schnittstelle, das dazu ausgelegt ist, das Transfer-Gate (TG1, TG2, TG3) zu steuern. Contemplated bus node (BS1, BS2, BS3) has a transfer gate control register (TGCR) and data register (DR) of the JTAG interface, which is adapted to the transfer gate (TG1, TG2, TG3 ) to control. Das jeweilige Transfer-Gate-Control-Register (TGCR) des betrachteten Busknotens (BS1, BS2, BS3) kann mittels der mindestens einen JTAG-Test-Schnittstelle des betrachteten Busknotens (BS1, BS2, BS3) über den Eindrahtdatenbus (b1, b2, b3) oder zumindest den betrachten Eindrahtdatenbusabschnitt (b1, b2, b3) zumindest durch den Bus-Master (BM) beschrieben werden. The respective transfer gate control register (TGCR) of the relevant bus node (BS1, BS2, BS3), by means of at least a JTAG test interface of the subject bus node (BS1, BS2, BS3) over the Eindrahtdatenbus (b1, b2, b3) or at least the look Eindrahtdatenbusabschnitt (b1, b2, b3) are described at least by the bus master (BM).
  • [0045] [0045]
    In einer weiteren Ausprägung ist ein erfindungsgemäßes Datenbussystem dadurch gekennzeichnet, dass zumindest der betrachtete Busknoten, ein Leuchtmittel-Bus-Knoten, dazu vorgesehen ist, ihm zugeordnete Leuchtmittel (LM), im Folgenden als betrachtete Leuchtmittel (LM) bezeichnet, in Abhängigkeit von Daten, die über den Eindrahtdatenbus (b1, b2, b3) oder den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) von dem Bus-Master (BM) zum betrachteten Busknoten (BS1, BS2, BS3) übertragen werden, anzusteuern. In a further embodiment, an inventive data bus system is characterized in that is provided to at least the considered bus node, an illuminant bus nodes assigned to it lamp (LM), hereinafter referred to as considered lamp (LM) denotes a function of data, via the Eindrahtdatenbus (b1, b2, b3), or the considered Eindrahtdatenbusabschnitt (b1, b2, b3) are transmitted from the bus master (BM) to the viewed bus node (BS1, BS2, BS3) to control.
  • [0046] [0046]
    In einer weiteren Ausprägung ist ein erfindungsgemäßes Datenbussystem dadurch gekennzeichnet, dass die JTAG-Schnittstelle des betrachteten Busknotens mindestens ein Beleuchtungsregister (ILR) als Datenregister (DR) der JTAG-Schnittstelle des betrachteten Busknotens umfasst, von dessen zumindest zeitweiligem Inhalt zumindest zeitweilig die Ansteuerung der betrachteten Leuchtmittel (LM) durch den betrachteten Busknotens abhängt. In a further embodiment, an inventive data bus system is characterized in that the JTAG interface of the subject bus node comprises at least one illumination register (ILR) and data register (DR) of the JTAG interface of the subject bus node, from which at least temporary content at least temporarily, the drive of the considered lighting means (LM) by the bus node under consideration depends. Dies kann z. B. den Duty-Cycle, die Amplitude, die Frequenz und andere Parameter der PWM-Ansteuerung betreffen. This may, for. Example, the duty cycle, amplitude, relate to the frequency and other parameters of the PWM control.
  • [0047] [0047]
    In einer weiteren Ausprägung ist ein erfindungsgemäßes Datenbussystem dadurch gekennzeichnet, dass die JTAG-Schnittstelle des betrachteten Busknotens mindestens ein Beleuchtungskontrollregister (ILCR) als Datenregister der JTAG-Schnittstelle des betrachteten Busknotens und ein Beleuchtungsregister (ILR) als Datenregister der JTAG-Schnittstelle des betrachteten Busknotens umfasst. In a further embodiment, an inventive data bus system is characterized in that the JTAG interface of the subject bus node, at least one lighting control register (ILCR) as a data register of the JTAG interface of the subject bus node and an illumination register (ILR) as a data register of the JTAG interface of the subject bus node , Zumindest von Teilen des Inhalts des Beleuchtungskontrollregisters (ILCR) hängt ab, ob das Beleuchtungsregister (ILR) über die Testdatenschnittstelle (TMS_TDI) der JTAG-Schnittstelle des betrachteten Busknotens oder einen separaten Dateneingang (SILDI) des betrachteten Busknotens die vorzugsweise seriellen Beleuchtungsdaten zur Steuerung der Ansteuerung der betrachteten Leuchtmittel von dem Bus-Master oder einem anderen Busknoten erhält. At least parts of the content of the illumination control register (ILCR) depends on whether the illumination register (ILR) via the test data interface (TMS_TDI) of the JTAG interface of the subject bus node or a separate data input (SILDI) of the relevant bus node which is preferably serial illumination data for controlling the driving of the considered lamps from the bus master or other bus node receives. Vom dem zumindest zeitweiligem Inhalt des Beleuchtungsregisters (ILR) hängt dabei zumindest zeitweilig die Ansteuerung der betrachteten Leuchtmittel (LM) durch den betrachteten Bus-Knoten ab. From which at least temporary contents of the illumination register (ILR) depends at least temporarily, from the control of the considered lamps (LM) by the considered bus nodes.
  • [0048] [0048]
    Eine erfindungsgemäße JTAG Schnittstelle eines Busknotens (BS1, BS2, BS3) zur Steuerung der Ansteuerung von Leuchtmitteln (LM) durch einen Busknoten (BS1, BS2, BS3) einer Leuchtkette ist erfindungsgemäß dadurch gekennzeichnet, dass sie mindestens ein Beleuchtungsregister (ILR) als Datenregister (DR) dieser JTAG-Schnittstelle umfasst, von dessen zumindest zeitweiligem Inhalt zumindest zeitweilig die Ansteuerung der Leuchtmittel (LM) durch den Busknoten (BS1, BS2, BS3) abhängt. An inventive JTAG interface of a bus node (BS1, BS2, BS3) for controlling the driving of light sources (LM) by a bus node (BS1, BS2, BS3) of a light chain according to the invention characterized in that it (at least one illumination register (ILR) and data register DR) of this JTAG interface includes, of which at least temporary content at least temporarily, the control of the luminous means (LM) by the bus node (BS1, BS2, BS3) depends. Wie zuvor ist eine JTAG-Schnittstelle dadurch gekennzeichnet, dass der Test-Controller (TAPC) ein Zustandsdiagramm entsprechend dem IEEE 1149 Standard (siehe auch As before, a JTAG interface is characterized in that the test controller (TAPC) is a state diagram corresponding to the IEEE 1149 standard (see also 1 1 ) und insbesondere einem oder mehreren dessen Unterstandards IEEE 1149.1 bis IEEE 1149.8 und deren Weiterentwicklungen umfasst. ) And particularly one or more of its sub-standards IEEE 1149.1 and IEEE 1149.8 and includes developments thereof. Diese Definition des Kennzeichens einer JTAG-Schnittstelle gilt für das ganze Dokument. This definition of the license plate of a JTAG interface applies to the entire document.
  • [0049] [0049]
    Ein erfindungsgemäßes Verfahren zur Ansteuerung eines Leuchtmittels (LM) mittels einer elektrischen Regelvorrichtung innerhalb eines Busknotens (BS1, BS2, BS3) von mehreren Busknoten (BS1, BS2, BS3), des betrachteten Busknotens, umfasst danach folgende Schritte: Übertragung von Steuerdaten für die Einstellung von Leuchtwerten für mindestens ein Leuchtmittel durch Ansteuerung eines JTAG-Controllers (TAPC) einer JTAG-Schnittstelle innerhalb des betrachteten Busknotens (BS n ), der mindestens ein Leuchtmittel (LM) mit steuerbarer elektrischer Energie in Abhängigkeit von diesen Steuerdaten versorgt. An inventive method for driving a luminous means (LM) by means of an electric control device within a bus node (BS1, BS2, BS3) of a plurality of bus nodes (BS1, BS2, BS3) of the considered bus node, then comprises the steps of: transmitting control data for adjustment of light values for at least one light source by controlling a JTAG controller (TAPC) of a JTAG interface within the considered bus node (BS n) of the (LM) provides at least one light source with a controllable electric power in dependence on these control data. Dabei ist die JTAG-Schnittstelle wieder – wie in dieser gesamten Offenbarung – dadurch gekennzeichnet, dass der Test-Controller (TAPC) ein Zustandsdiagramm entsprechend dem IEEE 1149 Standard und/oder insbesondere einem oder mehreren der Unterstandards IEEE 1149.1 bis IEEE 1149.8 und deren Weiterentwicklungen umfasst. The JTAG interface is again - as in this disclosure, - characterized in that the test controller (TAPC) is a state diagram corresponding to the IEEE 1149 standard and / or in particular one or more of sub-standards IEEE 1149.1 and IEEE 1149.8 and includes developments thereof ,
  • [0050] [0050]
    Eine erfindungsgemäße JTAG-Schnittstelle zur Steuerung der Ansteuerung von Leuchtmitteln durch einen Busknoten (BS1, BS2, BS3) einer Leuchtkette kann auch so gekennzeichnet werden, dass sie mindestens ein Beleuchtungskontrollregister (ILCR) als Datenregister der JTAG-Schnittstelle und ein Beleuchtungsregister (ILR) als Datenregister der JTAG-Schnittstelle umfasst. An inventive JTAG interface to control the activation of illuminants by a bus node (BS1, BS2, BS3) of a light chain can also be marked so that it comprises at least a lighting control register (ILCR) as a data register of the JTAG interface, and an illumination register (ILR) as includes data register of the JTAG interface. Zumindest von Teilen des Inhalts des Beleuchtungskontrollregisters (ILCR) hängt dann erfindungsgemäß ab, ob das Beleuchtungsregister (ILR) über die Testdatenschnittstelle (TMS_TDI) der JTAG-Schnittstelle oder einen separaten Dateneingang (SILDI) die Beleuchtungsdaten zur Steuerung der Ansteuerung der Leuchtmittel durch den Busknoten erhält. At least parts of the content of the lighting control register (ILCR) then depends on the invention whether the illumination register (ILR) on the test data interface (TMS_TDI) of the JTAG interface or a separate data input (SILDI) receives the illumination data for controlling the driving of the lamps by the bus node , Diese Register können auch Teilregister des Instruktionsregisters (IR) oder eines anderen Datenregisters der JTAG-Schnittstelle sein. These registers can also be part of registers of the instruction register (IR) or other data register of the JTAG interface. Die separate Realisierung ist aber in der Regel vorzuziehen. The separate realization is but usually preferable. Vom zumindest zeitweiligen Inhalt des Beleuchtungsregisters (ILR) hängt dann zumindest zeitweilig die Ansteuerung der Leuchtmittel durch den Busknoten (BS1, BS2, BS3) ab. From at least temporarily content of the illumination register (ILR) then depends, at least temporarily, from the control of the lamps by the bus node (BS1, BS2, BS3). Dabei ist wie zuvor wieder die JTAG-Schnittstelle dadurch gekennzeichnet, dass sie einen Test-Controller (TAPC) umfasst, der ein Zustandsdiagramm entsprechend dem IEEE 1149 Standard und insbesondere einem oder mehreren der Unterstandards IEEE 1149.1 bis IEEE 1149.8 und deren Weiterentwicklungen aufweist. Here, as before, again the JTAG interface characterized in that it comprises a test controller (TAPC) including a state diagram corresponding to the IEEE 1149 standard, and in particular one or more of sub-standards IEEE 1149.1 and IEEE 1149.8 and developments thereof.
  • [0051] [0051]
    Ein erfindungsgemäßer Datenbus zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und mindestens zwei weiteren Teilvorrichtungen, den Busknoten (BS1, BS2, BS3) weist eine Bezugspotenzialleitung (GND) mit einem Bezugspotenzial (V 0 ) und einen Eindrahtdatenbus (b1, b2, b3) zur Datenübertragung und zur Systemtaktübertragung zwischen dem Bus-Master (BM) und den Busknoten (BS1, BS2, BS3) auf. An inventive data bus between a first sub-device, the bus master (BM), and at least two further sub-devices, the bus node (BS1, BS2, BS3) has a reference potential line (GND) to a reference potential (V 0) and a Eindrahtdatenbus (b1, b2, b3) for data transmission and the system clock transmission between the bus master (BM) and the bus node (BS1, BS2, BS3) on. Dabei wird der Eindrahtdatenbus (b1, b2, b3) durch die Busknoten (BS1, BS2, BS3) in mindestens zwei Eindrahtdatenbusabschnitte (b1, b2, b3) unterteilt. Here, the Eindrahtdatenbus is (b1, b2, b3) by the bus node (BS1, BS2, BS3) in at least two Eindrahtdatenbusabschnitte (b1, b2, b3) divided. Jeder dieser Busknoten (BS1, BS2, BS3) ist bis auf einen ersten Busknoten (BS1) über einen vorausgehenden Eindrahtdatenbusabschnitt (b1, b2, b3) mit einem vorausgehenden Busknoten (BS1, BS2) der Busknoten (B1, B2, B3) verbunden. Each of the bus node (BS1, BS2, BS3) is to a first bus node (BS1) over a preceding Eindrahtdatenbusabschnitt (b1, b2, b3) with a preceding bus node (BS1, BS2) of the bus node (B1, B2, B3) connected. Der erste Busknoten (BS1) ist über einen vorausgehenden Eindrahtdatenbusabschnitt (b1) mit dem Bus-Master (BM) verbunden. The first bus node (BS1) is connected via a preceding Eindrahtdatenbusabschnitt (b1) to the bus master (BM). Jeder dieser Busknoten (BS1, BS2, BS3) ist bis auf einen abschließenden Busknoten (BS3) über einen nachfolgenden Eindrahtdatenbusabschnitt (b2, b3) mit einem nachfolgenden Busknoten (BS2, BS3) verbunden. Each of the bus node (BS1, BS2, BS3) is up to a final bus node (BS3) via a subsequent Eindrahtdatenbusabschnitt (b2, b3) connected to a subsequent bus node (BS2, BS3). Dies gilt, wenn der Busknoten nicht der letzte Busknoten (B3) der Kette der Busknoten (BS1, BS2, BS3) vom Bus-Master (BM) aus in der Folge der Busknoten (BS1, BS2, BS3) ist. This is true when the bus node is not the last bus node (B3) of the chain of the bus node (BS1, BS2, BS3) from the bus master (BM) from the result of the bus node (BS1, BS2, BS3) is. Über den Eindrahtdatenbus (b1, b2, b3) oder zumindest über einen Eindrahtdatenbusabschnitt (b1, b2, b3) der Eindrahtdatenbusabschnitte (b1, b2, b3), im Folgenden betrachteter Eindrahtdatenbusabschnitt (b1, b2, b3) genannt, werden bidirektional Daten zwischen dem Bus-Master (BM) und einem Busknoten (BS1 BS2, BS3), im Folgenden betrachteter Busknoten (BS1, BS2, BS3) genannt, übertragen oder können übertragen werden. About the Eindrahtdatenbus (b1, b2, b3) or at least over a Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusabschnitte (b1, b2, b3), considered one of the hereinafter Eindrahtdatenbusabschnitt (b1, b2, b3) may be mentioned, bidirectional data between the bus master (BM) and a bus node (BS1 BS2, BS3), considered one of the hereinafter bus node (BS1, BS2, BS3) known, transmitted, or can be transmitted. Über den Eindrahtdatenbus (b1, b2, b3) oder zumindest über den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) wird ein Systemtakt mit einer Systemtaktperiode (T), die in mindestens eine erste Halbtaktperiode (T 1H ) und eine zweite Halbtaktperiode (T 2H ) unterteilt ist, die eine unterschiedliche zeitliche Dauer haben können, vom Bus-Master (M) zu dem betrachteten Busknoten (BS1, BS2, BS3) zusätzlich übertragen. About the Eindrahtdatenbus (b1, b2, b3) or at least over the observed Eindrahtdatenbusabschnitt (b1, b2, b3) is a system clock of a system clock period (T), in at least a first half clock period (T 1 H) and a second half clock period (T 2H is divided) which may have a different time duration (from the bus master M) to the considered bus node (BS1, BS2, BS3) is additionally transmitted. Mindestens der betrachtete Busknoten (BS1, BS2, BS3) verfügt über eine erste Einrichtung, insbesondere einen ersten Komparator (C 2H ), der den Signalpegel in Form einer Signalspannung zwischen dem Bezugspotenzial (V 0 ) der Bezugspotenzialleitung (GND) und dem Potenzial des betrachteten Eindrahtdatenbusabschnitts (b1, b2, b3) mit einem ersten Schwellwert, insbesondere dem eines ersten Schwellwertsignals (V 2H ), vergleicht. At least the considered bus node (BS1, BS2, BS3) comprises a first device, in particular a first comparator (C 2 H), of the signal level in the form of a signal voltage between the reference potential (V 0) of the reference potential line (GND) and the potential of the observed Eindrahtdatenbusabschnitts (b1, b2, b3) with a first threshold value, in particular that of a first threshold signal (V 2H), compares. Der betrachtete Busknoten verfügt über eine zweite Einrichtung, insbesondere einen zweiten Komparator (C 2L ), der den Signalpegel in Form einer Signalspannung zwischen dem Bezugspotenzial (V 0 ) der Bezugspotenzialleitung (GND) und dem Potenzial des betrachteten Eindrahtdatenbusabschnitts (b1, b2, b3) mit einem zweiten Schwellwert, insbesondere dem eines zweiten Schwellwertsignals (V 2L ), vergleicht. Contemplated bus node has a second device, in particular a second comparator (C 2L) of the signal level in the form of a signal voltage between the reference potential (V 0) of the reference potential line (GND) and the potential of the considered Eindrahtdatenbusabschnitts (b1, b2, b3) with a second threshold value, in particular that of a second threshold signal (V 2L), compares. Der erste Schwellwert ist dabei vom zweiten Schwellwert verschieden. The first threshold value is different thereby from the second threshold value. Der erste und zweite Schwellwert definieren dabei zwischen der Betriebsspannung (V IO , V IO1 , V IO2 ) und dem Bezugspotenzial (V 0 ) der Bezugspotenzialleitung (GND) drei Signalspannungsbereiche (V B1 , V B2 , V B3 ). The first and second threshold thereby define between the operating voltage (V IO, V IO1, V IO2) and the reference potential (V 0) of the reference potential line (GND) three signal voltage ranges (V B1, V B2, V B3). Dabei wird ein mittlerer Spannungsbereich als zweiter Spannungsbereich (V B2 ) von einem ersten Spannungsbereich (V B1 ) nach oben oder unten hin begrenzt. Here, a medium voltage range as the second voltage (V B2) of a first voltage range (V B1) upwards or limited towards the bottom. Der zweite Spannungsbereich (V B2 ) wird nach unten oder oben hin aber andersherum als beim ersten Spannungsbereich (V B1 ) durch einen dritten Spannungsbereich (V B3 ) begrenzt. The second voltage range (V B2) but is limited downwards or upwards towards the other way round than in the first voltage range (V B1) by a third voltage range (V B3). Dabei werden Daten auf dem betrachteten Eindrahtdatenbusabschnitt (b2, b3) in zeitlich beabstandeten oder aufeinander folgenden Zeitschlitzpaketen mit jeweils einer Dauer einer Systemtaktperiode (T) mit zumindest drei aufeinander folgenden Zeitschlitzen (TIN0, TIN1, TDO) übertragen. In this case, data on the considered Eindrahtdatenbusabschnitt (b2, b3) in temporally spaced or consecutive time slot packets, each with a duration of a system clock period (T) having at least three successive time slots (Tin0, TIN1, TDO) transmitted. Ein erster Zeitschlitz (TIN0) und ein zweiter Zeitschlitz (TIN1) enthalten zumindest ein Kontrolldatum und/oder ein erstes Datum, das jeweils vom Bus-Master (BM) zum betrachteten Busknoten (BS1, BS2, BS3) übertragen wird, wobei das Kontrolldatum und das erste Datum insbesondere mit den Daten des IEEE 1149.14 Draht Testdatenbusses oder zu einem anderen Unterstandard des IEEE 1149 Standards kompatibel sein können, und wobei der betrachtete Busknoten (BS1, BS2, BS3) das Kontrolldatum und das erste Datum empfängt. A first time slot (Tin0) and a second time slot (TIN1) comprise at least one control date and / or a first date from the bus master in each case (BM) to the viewed bus node (BS1, BS2, BS3) is transmitted, wherein the control date and the first date, in particular with data from the IEEE to another sub-standard of the IEEE 1149 standards can be compatible 1149.14 wire test data bus or bus node, and wherein the viewed (BS1, BS2, BS3) receive the check date and the first date. Ein dritter Zeitschlitz (TDO) enthält ein zweites Datum, das der betrachtete Busknoten (BS1, BS2, BS3) zum Bus-Master (BM) überträgt, wobei der Bus-Master (BM) dieses zweite Datum empfängt und wobei das zweite Datum nur im zweiten Spannungsbereich (V B2 ) und dritten Spannungsbereich (V B3 ) übertragen wird. A third time slot (TDO) includes a second date that the considered bus node (BS1, BS2, BS3) to the bus master (BM) transmits, said bus master (BM) receives this second date and the second date only in second voltage range (V B2) and third voltage (V B3) is transmitted. Die Übertragung der Daten erfolgt in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T 1H , T2 H ) einer Systemtaktperiode (T). The transmission of data occurs in a half cycle period of the at least two half clock periods (T 1H, T2 H) of a system clock period (T). Der Systemtakt wird durch ein Taktsignal im ersten Spannungsbereich (V B1 ) während der jeweils anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T 1H , T 2H ) der Systemtaktperiode (T) übertragen. The system clock is transmitted by a clock signal in the first voltage range (V B1) while the other half-cycle period of the at least two half clock periods (T 1H, t 2H) of the system clock period (T).
  • [0052] [0052]
    In einer anderen Ausprägung der Erfindung zeichnet sich der erfindungsgemäße Datenbus zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und weiteren mindestens zwei Teilvorrichtungen, den Busknoten (BS1, BS2, BS3) dadurch aus, dass mindestens drei logische Zustände beim bidirektionalen Senden der Daten auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) durch den Bus-Master (BM) und die Busknoten (BS1, BS2, BS3) verwendet werden. In another aspect of the invention, the data bus according to the invention between a first portion of device maps, the bus master (BM), and further comprising at least two sub-devices, the bus node (BS1, BS2, BS3), characterized in that at least three logic states during bi-directional transmission the data on the Eindrahtdatenbus (b1, b2, b3) or at least the considered Eindrahtdatenbusabschnitt (b1, b2, b3) are used by the bus master (BM) and the bus node (BS1, BS2, BS3).
  • [0053] [0053]
    In einer anderen Ausprägung der Erfindung zeichnet sich der erfindungsgemäße Datenbus zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und weiteren mindestens zwei Teilvorrichtungen, den Busknoten (BS1, BS2, BS3) dadurch aus, dass ein erster der mindestens drei logischen Zustände auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) durch einen ersten dominanten Schalter (S 1L ) des Bus-Masters (BM) erzeugt wird, der das Potenzial des Eindrahtdatenbusses (b1, b2, b3) oder zumindest des betrachteten Eindrahtdatenbusabschnitts (b1, b2, b3) in den ersten Spannungsbereich (V B1 ) zwingt. In another aspect of the invention, the data bus according to the invention between a first portion of device maps, the bus master (BM), and further comprising at least two sub-devices, the bus node (BS1, BS2, BS3) is characterized in that a first of the at least three logic states on the Eindrahtdatenbus (b1, b2, b3) or at least the considered Eindrahtdatenbusabschnitt (b1, b2, b3) is generated by a first dominant switch (S 1L) of the bus master (BM), which (the potential of the Eindrahtdatenbusses b1, b2 , b3) or at least of the considered Eindrahtdatenbusabschnitts (b1, b2, b3) forces (in the first voltage range V B1).
  • [0054] [0054]
    In einer anderen Ausprägung der Erfindung zeichnet sich der erfindungsgemäße Datenbus zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und weiteren mindestens zwei Teilvorrichtungen, den Busknoten (BS1, BS2, BS3) dadurch aus, dass ein zweiter der mindestens drei logischen Zustände auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) durch Einschalten einer ersten schaltbaren Stromquelle (I 1 , S 1H ) in dem Bus-Master (BM) und/oder durch Einschalten einer zweiten schaltbaren Stromquelle (I 2 , S 2H ) in dem Bus-Knoten (BS1, BS2, BS3) erzeugt wird, siehe In another aspect of the invention, the data bus according to the invention between a first portion of device maps, the bus master (BM), and further comprising at least two sub-devices, the bus node (BS1, BS2, BS3) by the fact that a second of the at least three logic states on the Eindrahtdatenbus (b1, b2, b3) or at least the considered Eindrahtdatenbusabschnitt (b1, b2, b3) by turning on a first switchable current source (I 1, S 1 H) in the bus master (BM) and / or by turning on a second switchable current source (I 2, S 2H) generated in the bus nodes (BS1, BS2, BS3), see 3 3 . ,
  • [0055] [0055]
    In einer anderen Ausprägung der Erfindung zeichnet sich der erfindungsgemäße Datenbus zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und weiteren mindestens zwei Teilvorrichtungen, den Busknoten (BS1, BS2, BS3) dadurch aus, dass das Einschalten der ersten schaltbaren Stromquelle (I 1 , S 1H ) in dem Bus-Master (BM) und/oder das Einschalten der zweiten schaltbaren Stromquelle (I 2 , S 2H ) in dem Bus-Knoten (BS1, BS2, BS3) das Potenzial auf dem Eindrahtdatenbus oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) auf ein Potenzial im dritten Spannungsbereich (V B3 ) zwingt sofern der erste dominante Schalter (S 1L ) des Bus-Masters (BM) nicht eingeschaltet ist, der das Potenzial des Eindrahtdatenbusses oder zumindest des betrachteten Eindrahtdatenbusabschnitts (b1) bei Einschalten in den ersten Spannungsbereich zwingt und die schaltbaren Stromquellen (I 1 , S 1H , I 2 , S 2H ) überschreibt. In another aspect of the invention, the data bus according to the invention between a first portion of device maps, the bus master (BM), and further comprising at least two sub-devices, the bus node (BS1, BS2, BS3), characterized in that the switching on of the first switchable current source ( I 1, S 1 H) in the bus master (BM) and / or the switching of the second switchable current source (I 2, S 2H) in the bus nodes (BS1, BS2, BS3) the potential on the Eindrahtdatenbus or at least the considered Eindrahtdatenbusabschnitt (b1, b2, b3) forces to a potential in the third voltage range (V B3) if the first dominant switch (S 1L) of the bus master (BM) is not turned on, the potential of the Eindrahtdatenbusses or at least of the considered Eindrahtdatenbusabschnitts (b1) forces when turning in the first voltage range and the switchable current sources (I 1, S 1H, I 2, S 2H) overwrites.
  • [0056] [0056]
    In einer anderen Ausprägung der Erfindung zeichnet sich der erfindungsgemäße Datenbus zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und weiteren mindestens zwei Teilvorrichtungen, den Busknoten (BS1, BS2, BS3) dadurch aus, dass ein dritter der mindestens drei logischen Zustände auf der dem Eindrahtdatenbus (b1, b3, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) durch einen Pull-Schaltkreis (R 0H , R 0L ) erzeugt wird, wenn keiner der anderen logischen Zustände vorliegt, indem der Pull-Schaltkreis (R 0H , R 0L ) das Potenzial des Eindrahtdatenbusses oder zumindest des betrachteten Eindrahtdatenbusabschnitts (b1, b2, b3) auf ein mittleres Potenzial (VM) im zweiten Spannungsbereich (V B2 ) bringt. In another aspect of the invention, the data bus according to the invention between a first portion of device maps, the bus master (BM), and further comprising at least two sub-devices, the bus node (BS1, BS2, BS3), characterized in that a third of the at least three logic states on the Eindrahtdatenbus (b1, b3, b3) or at least the considered Eindrahtdatenbusabschnitt (b1, b2, b3) by a pull-circuit (R 0H, R 0L) is generated when none of the other logical states present by the pull- circuit (R 0H, R 0L) the potential of the Eindrahtdatenbusses or at least of the considered Eindrahtdatenbusabschnitts (b1, b2, b3) takes on an intermediate potential (VM) in the second voltage range (V B2).
  • [0057] [0057]
    In einer anderen Ausprägung der Erfindung zeichnet sich der erfindungsgemäße Datenbus zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und weiteren mindestens zwei Teilvorrichtungen, den Busknoten (BS1, BS2, BS3) dadurch aus, dass Wechsel vom einen zweiten oder einen dritten logischen Zustand auf dem Eindrahtdatenbus (b1, b3, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) auf der einen Seite zum einen ersten logischen Zustand auf dem Eindrahtdatenbus (b1, b3, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) auf der anderen Seite und Wechsel in die umgekehrte Richtung zur Übertragung eines Taktsignals benutzt werden. In another aspect of the invention, the data bus according to the invention between a first portion of device maps, the bus master (BM), and further comprising at least two sub-devices, the bus node (BS1, BS2, BS3) by the fact that change from a second or a third logic state on the Eindrahtdatenbus (b1, b3, b3) or at least the considered Eindrahtdatenbusabschnitt (b1, b2, b3) on the one hand to a first logic state on the Eindrahtdatenbus (b1, b3, b3) or at least the considered Eindrahtdatenbusabschnitt (b1 , b3) are used on the other side, and change in the reverse direction for transmitting a clock signal b2.
  • [0058] [0058]
    In einer anderen Ausprägung der Erfindung zeichnet sich der erfindungsgemäße Datenbus zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und weiteren mindestens zwei Teilvorrichtungen, den Busknoten (BS1, BS2, BS3) dadurch aus, dass Wechsel vom einen ersten oder einen zweiten logischen Zustand auf dem Eindrahtdatenbus (b1, b3, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) auf der einen Seite zum einen dritten logischen Zustand auf dem Eindrahtdatenbus (b1, b3, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) auf der anderen Seite und Wechsel in die umgekehrte Richtung zur Übertragung eines Datensignals vom Bus-Master (BM) zum betrachteten Busknoten und/oder von dem betrachteten Busknoten zum Bus-Master (BM) benutzt werden. In another aspect of the invention, the data bus according to the invention between a first portion of device maps, the bus master (BM), and further comprising at least two sub-devices, the bus node (BS1, BS2, BS3), characterized in that switching from a first or a second logic state on the Eindrahtdatenbus (b1, b3, b3) or at least the considered Eindrahtdatenbusabschnitt (b1, b2, b3) on the one hand to a third logic state on the Eindrahtdatenbus (b1, b3, b3) or at least the considered Eindrahtdatenbusabschnitt (b1 , b3) are used on the other side, and change in the reverse direction for transmitting a data signal from the bus master (BM) to the bus node under consideration and / or (by the considered bus node to the bus master BM) b2.
  • [0059] [0059]
    In einer anderen Ausprägung der Erfindung zeichnet sich der erfindungsgemäße Datenbus zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und weiteren mindestens zwei Teilvorrichtungen, den Busknoten (BS1, BS2, BS3) dadurch aus, dass die Daten in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T 1H , T 2H ) eines Zeitschlitzes übertragen werden und der Systemtakt in einer anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T 1H , T 2H ) eines Zeitschlitzes übertragen wird, wobei ein Zeitschlitzpaket eine Länge einer Systemtaktperiode (T) mit mindestens zwei Halbtaktperioden (T 1H , T 2H ) aufweist. In another aspect of the invention, the data bus according to the invention between a first portion of device maps, the bus master (BM), and further comprising at least two sub-devices, the bus node (BS1, BS2, BS3) by the fact that the data in a half-cycle period of at least two half clock periods (T 1H, t 2H) one time slot is transferred and the system clock in another half clock period of the at least two half clock periods (T 1H, t 2H) is transferred a time slot, wherein a time slot packet has a length of one system clock period (T) having at least two half clock periods (t 1H, t 2H) comprising.
  • [0060] [0060]
    Ein erfindungsgemäßer Datenbus erstreckt sich zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und mindestens zwei weiteren Teilvorrichtungen, den Busknoten (BS1, BS2, BS3), wobei der Datenbus eine Bezugspotenzialleitung (GND) mit einem Bezugspotenzial (V 0 ) und einen Eindrahtdatenbus (b1, b2, b3) mit einer einzelnen Datenleitung aufweist, der durch die Busknoten (BS1, BS2, BS3) in mehrere Eindrahtdatenbusabschnitte (b1, b2, b3) unterteilt wird und durch einen letzten Busknoten (BS3) der Busknoten (BS1, BS2, BS3), den abschließenden Busknoten (BS3), abgeschlossen wird, und kann auch wie folgt gekennzeichnet werden: Der Bus-Master (BM) weist eine Master-Eindrahtdatenbusschnittstelle (OWM) auf. An inventive data bus extending between a first sub-device, the bus master (BM), and at least two further sub-devices, the bus node (BS1, BS2, BS3), wherein the data bus, a reference potential line (GND) to a reference potential (V 0), and a Eindrahtdatenbus (b1, b2, b3) having a single data line, by the bus node (BS1, BS2, BS3) in several Eindrahtdatenbusabschnitte (b1, b2, b3) is divided, and by a last bus node (BS3) of the bus node (BS1 , BS2, BS3), the final bus node (BS3) is completed, and also may be characterized as follows: the bus master (BM) comprises a master Eindrahtdatenbusschnittstelle (OWM) on. Die Master-Eindrahtdatenbusschnittstelle (OWM) weist weiter eine erste schaltbare Spannungsquelle (S 1L ) mit einem ersten Innenwiderstand auf, die den Eindrahtdatenbus (b1, b2, b3) oder zumindest einen Eindrahtdatenbusabschnitt (b1, b2, b3), im Folgenden betrachteter Eindrahtdatenbusabschnitt (b1, b2, b3) genannt, mit einem ersten Potenzial (V0) verbinden kann. The master Eindrahtdatenbusschnittstelle (OWM) further comprises a first switchable voltage source (S 1L) having a first internal resistance that the Eindrahtdatenbus (b1, b2, b3) or at least a Eindrahtdatenbusabschnitt (b1, b2, b3), considered one of the hereinafter Eindrahtdatenbusabschnitt ( b1, b2, b3 called) can connect to a first potential (V0). Die Master-Eindrahtdatenbusschnittstelle (OWM) weist eine zweite schaltbare Spannungsquelle (S 1H , I 1 ) mit einem zweiten Innenwiderstand auf, die zumindest den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) oder den Eindrahtdatenbus (b1, b2, b3) mit einem zweiten Potenzial (V IO1 ) verbinden kann, wobei die zweite schaltbare Spannungsquelle auch eine Stromquelle (S 1H , I 1 ) mit einem zweiten Innenwiderstand (R 1H ) und dem Stromwert (I 1 = V IO1 /R 1H ) sein kann. The master Eindrahtdatenbusschnittstelle (OWM) comprises a second switchable voltage source (S 1H, I 1) to a second internal resistance, at least the considered Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) or Eindrahtdatenbus ( b1, b2, b3) may connect IO1) with a second potential (V, wherein the second switchable voltage source, a current source (S 1 H, I 1) (having a second internal resistance R 1 H) and the current value (I 1 = V IO1 / R 1 H) can be. Zumindest einer der Busknoten (BS1, BS2, BS3), im Folgenden als betrachteter Busknoten bezeichnet, weist eine Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3), im Folgenden mit betrachteter Eindrahtdatenbusschnittstelle bezeichnet, auf. At least one of the bus node (BS1, BS2, BS3), hereinafter referred to as considered one bus node, has a Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3), referred to hereinafter as considered one Eindrahtdatenbusschnittstelle on. Zumindest diese betrachtete Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) des betrachteten Busknotens weist eine dritte schaltbare Spannungsquelle (S 2H , I 2 ) mit einem dritten Innenwiderstand auf, die zumindest den betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) oder den Eindrahtdatenbus (b1, b2, b3) mit einem dritten Potenzial (V IO2 ) verbinden kann, das vorzugsweise gleich dem zweiten Potenzial (V IO1 ) ist und wobei die dritte schaltbare Spannungsquelle auch eine Stromquelle (S 2H , I 2 ) mit einem dritten Innenwiderstand (R 2H ) und dem Stromwert (I 2 = V IO2 /R 2H ) sein kann. At least these regarded Eindrahtdatenbusschnittstelle (OWS1, OWS2, OWS3) of the relevant bus node comprises a third switchable voltage source (S 2H, I 2) having a third internal resistance, at least the considered Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2 , b3) or Eindrahtdatenbus (b1, b2, b3 V IO2) may connect) (with a third potential, which is preferably equal to (the second potential V is IO1), and wherein the third switchable voltage source, a current source (S 2H, I 2 may be) having a third internal resistance (R 2 H) and the current value (I 2 = V IO2 / R 2H). Zumindest der betrachtete Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) oder der Eindrahtdatenbus (b1, b2, b3) wird durch eine vierte Spannungsquelle, insbesondere einen Pull-Schaltkreis (R 0H , R 0L ) zwischen einem vierten Potenzial (V IO ), das vorzugsweise gleich dem zweiten und dritten Potenzial (V IO1 , V IO2 ) ist, und dem ersten Potenzial (V 0 ), mit einem vierten Innenwiderstand auf einem mittleren Potenzial (V M ) gehalten. At least the considered Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) or Eindrahtdatenbus (b1, b2, b3) is obtained by a fourth voltage source, in particular a pull-circuit (R 0H, R 0L) between a fourth potential (V IO), which is preferably equal to the second and third potential (V IO1, IO2 V), and the first potential (V 0), with a fourth internal resistance at an intermediate potential (V M) is held. Der Wert des mittleren Potenzials (V M ) liegt dabei zwischen dem Wert des ersten Potenzials (V 0 ) und dem Wert des zweiten Potenzials (V IO1 ) und/oder zwischen dem Wert des ersten Potenzials (V 0 ) und dem Wert des dritten Potenzial s(V IO2 ). The value of the average potential (V M) is between the value of the first potential (V 0) and the value of the second potential (V IO1) and / or between the value of the first potential (V 0) and the value of the third potential s (V IO2). Der erste Innenwiderstand ist dabei kleiner als die anderen Innenwiderstände. The first internal resistance is smaller than the other internal resistances. Der vierte Innenwiderstand ist größer als die anderen Innenwiderstände. The fourth internal resistance is larger than the other internal resistances.
  • [0061] [0061]
    Entsprechend lässt sich ein erfindungsgemäßes Verfahren zum Betreiben eines Datenbusses zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und mindestens zwei weiteren Teilvorrichtungen, den Busknoten (BS1, BS2, BS3) formulieren. Accordingly, an inventive method allows for operating a data bus between a first sub-device, the bus master (BM), and at least two further sub-devices, the bus node (BS1, BS2, BS3) formulate. Dabei weist der Datenbus eine Bezugspotenzialleitung (GND) mit einem Bezugspotenzial (V0) und einen Eindrahtdatenbus (b1, b2, b3) auf, der durch die mindestens zwei Busknoten (BS1, BS2, BS3) in mindestens zwei Eindrahtdatenbusabschnitte (b1, b2, b3) unterteilt wird und durch mindestens einen Busknoten (BS3) der Busknoten (BS1, BS2, BS3), den abschließenden Busknoten (BS3), abgeschlossen wird. In this case, b2 b3, the data bus, a reference potential line (GND) to a reference potential (V0) and a Eindrahtdatenbus (b1, b2, b3) which through the at least two bus nodes (BS1, BS2, BS3) in at least two Eindrahtdatenbusabschnitte (b1, ) and is divided by at least one bus node (BS3) of the bus node (BS1, BS2, BS3), the final bus node (BS3) is completed. Das Verfahren umfasst die Schritte: Als ersten Schritt eine bidirektionale Übertragung von Daten über den Eindrahtdatenbus (b1, b2, b3) oder zumindest einen Eindrahtdatenbusabschnitt (b1, b2, b3) der Eindrahtdatenbusabschnitte (b1, b2, b3), im Folgenden betrachteter Eindrahtdatenbusabschnitt genannt, zwischen dem Bus-Master (BM) und mindestens einem Busknoten (BS1, BS2, BS3), im Folgenden betrachteter Busknoten (BS1, BS2, BS3) genannt; The method comprises the steps of: as a first step, a bi-directional transmission of data over the Eindrahtdatenbus (b1, b2, b3) or at least a Eindrahtdatenbusabschnitt (b1, b2, b3) (b1, b2, b3) called the Eindrahtdatenbusabschnitte, considered one of the hereinafter Eindrahtdatenbusabschnitt called, between the bus master (BM) and at least one bus node (BS1, BS2, BS3), considered one of the hereinafter bus node (BS1, BS2, BS3); Als zweiten Schritt die gleichzeitige Übertragung eines Taktsignals über den Eindrahtdatenbus (b1, b2, b3) oder zumindest dem besagten Eindrahtdatenbusabschnitt (b1, b2, b3) vom Bus-Master (BM) zu zumindest dem betrachteten Busknoten (BS1, BS2, BS3) mit einer Systemtaktperiode (T), die in mindestens eine erste Halbtaktperiode (T 1H ) und eine zweite Halbtaktperiode (T 2H ) unterteilt ist; As a second step, the simultaneous transmission of a clock signal via the Eindrahtdatenbus (b1, b2, b3) or at least said Eindrahtdatenbusabschnitt (b1, b2, b3) from the bus master (BM) to at least the considered bus node (BS1, BS2, BS3) with a system clock period (T), (T 2 H) is divided into at least a first half clock period (T 1 H) and a second half clock period; Als dritten Schritt das Vergleichen des Signalpegels auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) in Form einer Signalspannung zwischen dem Bezugspotenzial (V0) der Bezugspotenzialleitung (GND) und dem Potenzial des Eindrahtdatenbusses (b1, b2, b3) oder zumindest des betrachteten Eindrahtdatenbusabschnitts (b1, b2, b3) mit einem ersten Schwellwert, insbesondere dem eines ersten Schwellwertsignals (V 2H ), durch eine erste Einrichtung des betrachteten Busknotens (BS1, BS2, BS3), insbesondere einen ersten Komparator (C 2H ); As a third step includes comparing the signal level on the Eindrahtdatenbus (b1, b2, b3) or at least the considered Eindrahtdatenbusabschnitt (b1, b2, b3) in the form of a signal voltage between the reference potential (V0) (the reference potential line (GND) and the potential of the Eindrahtdatenbusses b1, b2, b3) or at least of the considered Eindrahtdatenbusabschnitts (b1, b2, b3) with a first threshold value, in particular that of a first threshold signal (V 2H), (through a first device of the considered bus node BS1, BS2, BS3), in particular a first comparator (C 2 H); Als vierten Schritt das Vergleichen des Signalpegels auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) in Form einer Signalspannung zwischen dem Bezugspotenzial (V 0 ) auf der Bezugspotenzialleitung (GND) und dem Potenzial des Eindrahtdatenbusses (b1, b2, b3) oder zumindest des betrachteten Eindrahtdatenbusabschnitts (b1, b2, b3) mit einem zweiten, vom ersten Schwellwert verschiedenen Schwellwert, insbesondere dem eines zweiten Schwellwertsignals (V 2L ), durch eine zweite Einrichtung des betrachteten Busknotens (BS1, BS2, BS3), insbesondere einen zweiten Komparator (C 2L ). As a fourth step, the comparing the signal level on the Eindrahtdatenbus (b1, b2, b3) or at least the considered Eindrahtdatenbusabschnitt (b1, b2, b3) in the form of a signal voltage between the reference potential (V 0) to the reference potential line (GND) and the potential of the Eindrahtdatenbusses (b1, b2, b3) or at least of the considered Eindrahtdatenbusabschnitts (b1, b2, b3) with a second, different from the first threshold value threshold value, in particular that of a second threshold signal (V 2L), (through a second device of the considered bus node BS1, BS2, BS3), in particular a second comparator (C 2L). Dabei definieren der erste und zweite Schwellwert zwischen einer Betriebsspannung (I IO , V IO1 , V IO2 ) und dem Bezugspotenzial (V 0 ) der Bezugspotenzialleitung (GND) drei Signalspannungsbereiche (V B1 , V B2 , V B3 ). Here, the first and second threshold value is between an operating voltage (I IO, V IO1, V IO2) and the reference potential (V 0) of the reference potential line (GND) three signal voltage ranges (V B1, V B2, V B3) define. Ein mittlerer Spannungsbereich wird dabei als zweiter Spannungsbereich (V B2 ) von einem ersten Spannungsbereich (V B1 ) nach oben oder unten hin begrenzt wird und wobei der zweite Spannungsbereich (V B2 ) nach unten oder oben hin aber andersherum als beim ersten Spannungsbereich (V B1 ) durch einen dritten Spannungsbereich (V B3 ) begrenzt wird; A medium voltage range is in this case as the second voltage (V B2) of a first voltage range (V B1) upwards or downwards is limited to and the second voltage (V B2) downward or upward direction but the other way round than in the first voltage range (V B1 ) by a third voltage range (V B3) is limited; Als fünften Schritt die Übertragung der Daten auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) in Zeitschlitzpaketen mit jeweils einer Dauer einer Systemtaktperiode (T) mit zumindest drei aufeinander folgenden Zeitschlitzen (TIN0, TIN1, TDO), wobei die Reihenfolge der Zeitschlitze (TIN0, TIN1, TDO) innerhalb der Folge dieser mindestens drei Zeitschlitze (TIN0, TIN1, TDO) systemspezifisch gewählt werden kann; As a fifth step, the transmission of the data on the Eindrahtdatenbus (b1, b2, b3) or at least the considered Eindrahtdatenbusabschnitt (b1, b2, b3) in time slot packets, each with a duration of a system clock period (T) (at least three successive time slots Tin0, TIN1 , TDO), whereby the sequence of time slots (Tin0, TIN1, TDO) (within the sequence of said at least three time slots Tin0, TIN1, TDO) can be selected specific to the system; Als sechsten Schritt das Übertragen zumindest eines Kontrolldatums und/oder eines ersten Datums in einem ersten Zeitschlitz (TIN0) und in einen zweiten Zeitschlitz (TIN1) vom Bus-Master (BM) zum betrachteten Busknoten (BS1, BS2, BS3), wobei das Kontrolldatum und das erste Datum insbesondere mit den Daten des IEEE 1149 Standards kompatibel sein können und wobei der betrachte Busknoten (BS1, BS2, BS3) das Kontrolldatum und das erste Datum empfängt; As a sixth step, transmitting at least one control date and / or of a first datum in a first time slot (Tin0) and in a second time slot (TIN1) from the bus master (BM) to the viewed bus node (BS1, BS2, BS3), wherein the control date and the first date of the IEEE 1149 standards can be particularly compatible with the data and wherein the look bus node (BS1, BS2, BS3) receive the check datum and the first data; Als siebten Schritt das Übertragen eines zweiten Datums in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T 1H , T 2H ) der Systemtaktperiode (T) im zweiten Spannungsbereich (V B2 ) und im dritten Spannungsbereich (V B3 ) auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) vom betrachteten Busknoten (BS1, BS2, BS3) zum Bus-Master (BM) in einem dritten Zeitschlitz (TDO) der mindestens drei aufeinanderfolgenden Zeitschlitze (TIN0, TIN1, TDO), wobei der Bus-Master (BM) dieses zweite Datum empfängt; As a seventh step, transmitting a second datum to a half clock period of the at least two half clock periods (T 1H, t 2H) of the system clock period (T) in the second voltage range (V B2) and (V B3) in the third voltage range to the Eindrahtdatenbus (b1, b2, b3) or at least the considered Eindrahtdatenbusabschnitt (b1, b2, b3) (from consideration bus nodes BS1, BS2, BS3) to the bus master (BM) (in a third time slot TDO) of the at least three successive time slots (Tin0, TIN1, TDO) wherein the bus master (BM) receives this second data; Als achten Schritt das Übertragen eines weiteren Kontrolldatums und/oder eines weiteren ersten Datums in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T 1H , T 2H ) der Systemtaktperiode (T) des betreffenden Zeitschlitzes, im zweiten Spannungsbereich (V B2 ) und dritten Spannungsbereich (V B3 ) auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) vom Bus-Master (BM) zum betrachteten Busknoten (BS1, BS2, BS3) in dem ersten und/oder zweiten Zeitschlitz (TIN0, TIN1) der mindestens drei aufeinanderfolgenden Zeitschlitze (TIN0, TIN1, TDO), wobei der betrachtete Busknoten (BS1, BS2, BS3) das weitere Kontrolldatum und das weitere erste Datum empfängt, wobei die Übertragung der Daten durch Wechsel des Potenzials auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) zwischen dem zweiten Spannungsbereich (V B2 ) auf der einen Seite und dem dritten Spannungsbereich (V B3 As a eighth step, transmitting a further control date and / or a further first data in a half-cycle period of the at least two half clock periods (T 1H, t 2H) of the system clock period (T) of the relevant time slot, in the second voltage range (V B2) and third voltage (V B3) on the Eindrahtdatenbus (b1, b2, b3) or at least the considered Eindrahtdatenbusabschnitt (b1, b2, b3) (from the bus master BM) (for consideration bus nodes BS1, BS2, BS3) (in the first and / or second time slot Tin0, TIN1) of the at least three successive time slots (Tin0, TIN1, TDO), where the considered bus node (BS1, BS2, BS3) receives the further control the date and the further first data, wherein the transmission of the data by changing the potential on the Eindrahtdatenbus (b1, b2, b3) or at least the considered Eindrahtdatenbusabschnitt (b1, b2, b3) between the second voltage (V B2) on one side and (the third voltage range V B3 ) auf der anderen Seite über den ersten Spannungsbereich (V B1 ) und über den ersten Spannungsbereich (V B1 ) Wechsel in die Gegenrichtung erfolgt; Takes place) on the other side via the first voltage (V B1) and (via the first voltage range V B1) change in the opposite direction; Als neunten Schritt das Übertragen eines Systemtaktes in der jeweils anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T 1H , T 2H ) der Systemtaktperiode (T) des betreffenden Zeitschlitzes, typischerweise in jeden der mindestens drei Zeitschlitze (TIN0, TIN1, TDO), wobei in dieser Halbtaktperiode keine Daten gesendet werden und wobei die Übertragung des Systemtaktes in dem betreffenden Zeitschlitz durch einen Wechsel des Potenzials auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) zwischen dem ersten Spannungsbereich (V B1 ) auf der einen Seite und dem zweiten Spannungsbereich (V B2 ) und/oder dritten Spannungsbereich (V B3 ) auf der anderen Seite und Wechsel in die Gegenrichtung erfolgt. As a ninth step, the transmission of a system clock in the other half-cycle period of the at least two half clock periods (T 1H, t 2H) of the system clock period (T) of the relevant time slot, typically in each of the at least three time slots (Tin0, TIN1, TDO), whereby in this half clock period no data is sent, and wherein the transmission of the system clock in the relevant time slot by a change of the potential on the Eindrahtdatenbus (b1, b2, b3) or at least the considered Eindrahtdatenbusabschnitt (b1, b2, b3) between the first voltage range (V B1) on the one hand and the second voltage range (V B2) and / or the third voltage range (V B3) is carried out on the other side, change in the opposite direction.
  • [0062] [0062]
    Eine Variante dieses Verfahren zeichnet sich dadurch aus, dass drei logische Zustände beim bidirektionalen Senden der Daten auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) durch den Bus-Master (BM) und dem betrachteten Busknoten verwendet werden, wobei jeder logische Zustand einem, typischerweise genau einem, Spannungsbereich (V B1 , V B2 , V B3 ) des Potenzials des Eindrahtdatenbusses (b1, b2, b3) oder zumindest des betrachteten Eindrahtdatenbusabschnitts (b1, b2, b3) zugeordnet ist. A variant of this method is characterized in that three logic states during bi-directional transmission of the data on the Eindrahtdatenbus (b1, b2, b3) or at least the considered Eindrahtdatenbusabschnitt (b1, b2, b3) by the bus master (BM) and the considered bus nodes are used, each logic state of a, typically just one voltage (V B1, V B2, V B3) of the potential of Eindrahtdatenbusses (b1, b2, b3) or at least of the considered Eindrahtdatenbusabschnitts (b1, b2, b3) associated is.
  • [0063] [0063]
    Eine weitere Variante dieses Verfahren zeichnet sich durch ein zeitweises Schließen eines dominanten Schalters (S 1L ) des Bus-Masters (BM), der auch ein Transistor oder anderer Halbleiterschalter sein kann, zur zeitweisen Erzeugung eines ersten der drei logischen Zustände auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3), wobei das Potenzial des Eindrahtdatenbusses (b1, b2, b3) oder zumindest des betrachteten Eindrahtdatenbusabschnitts (b1, b2, b3) in den ersten Spannungsbereich (V B1 ) gezwungen wird. A further variant of this process is characterized by a temporary closing of a dominant switch (S 1L) of the bus master (BM), which may also be a transistor or other semiconductor switch, for temporarily generating a first of the three logic states on the Eindrahtdatenbus (b1 , b2, b3) or at least the considered Eindrahtdatenbusabschnitt (b1, b2, b3), the potential of the Eindrahtdatenbusses (b1, b2, b3) or at least of the considered Eindrahtdatenbusabschnitts (b1, b2, b3) (in the first voltage range V B1) is forced.
  • [0064] [0064]
    Eine weitere Variante dieses Verfahren zeichnet sich durch ein zeitweises Einschalten einer ersten schaltbaren Stromquelle (I 1 , S 1H ) in dem Bus-Master (BM) und/oder durch zeitweises Einschalten einer zweiten schaltbaren Stromquelle (I 2 , S 2H ) in dem betrachteten Busknoten zur Erzeugung eines dritten der drei logischen Zustände auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) aus. A further variant of this process is characterized by a temporary switching of a first switchable current source (I 1, S 1 H) in the bus master (BM) and / or by temporarily turning on a second switchable current source (I 2, S 2H) in the considered Bus node for producing a third of the three logic states on the Eindrahtdatenbus (b1, b2, b3) or at least the considered Eindrahtdatenbusabschnitt (b1, b2, b3) from.
  • [0065] [0065]
    Eine weitere Variante dieses Verfahren zeichnet sich dadurch aus, dass das Einschalten der ersten schaltbaren Stromquelle (I 1 , S 1H ) in dem Bus-Master (BM) und/oder das Einschalten der zweiten schaltbaren Stromquelle (I 2 , S 2H ) in dem betrachteten Busknoten das Potenzial auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) auf ein drittes Potenzial zwingt sofern der erste dominante Schalter (S 1L ) des Bus-Masters (BM) nicht eingeschaltet ist, der das Potenzial des Eindrahtdatenbusses (b1, b2, b3) oder zumindest des betrachteten Eindrahtdatenbusabschnitts (b1, b2, b3) in den ersten Spannungsbereich (V B1 ) zwingt und die Stromquellen überschreibt. Another variant of this method is characterized in that the switching on of the first switchable current source (I 1, S 1 H) in the bus master (BM) and / or the switching of the second switchable current source (I 2, S 2H) in the considered bus node the potential on the Eindrahtdatenbus (b1, b2, b3) or at least the considered Eindrahtdatenbusabschnitt (b1, b2, b3) forcing a third potential is provided that the first dominant switch (S 1L) of the bus master (BM) is not switched of the potential of the Eindrahtdatenbusses (b1, b2, b3) or at least of the considered Eindrahtdatenbusabschnitts (b1, b2, b3) forces in the first voltage range (V B1), and overwrites the current sources.
  • [0066] [0066]
    Eine weitere Variante dieses Verfahren zeichnet sich durch das Erzeugen eines zweiten der drei logischen Zustände auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3), insbesondere durch einen Pull-Schaltkreis (R 0H , R 0L ), aus, wenn keiner der anderen logischen Zustände auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) vorliegt, insbesondere indem der Pull-Schaltkreis (R 0H , R 0L ) das Potenzial des Eindrahtdatenbusses (b1, b2, b3) oder zumindest des betrachteten Eindrahtdatenbusabschnitts (b1, b2, b3) auf einem mittleren Potenzial (V M ) im zweiten Spannungsbereich (V B2 ) hält. A further variant of this process is characterized by generating a second of the three logic states on the Eindrahtdatenbus (b1, b2, b3) or at least the considered Eindrahtdatenbusabschnitt (b1, b2, b3), in particular by a pull-circuit (R 0H, R 0L) of, when none of the other logical states on the Eindrahtdatenbus (b1, b2, b3) or at least the considered Eindrahtdatenbusabschnitt (b1, b2, b3) is present, in particular by the pull circuit (R 0H, R 0L) the potential Eindrahtdatenbusses of (b1, b2, b3) or at least of the considered Eindrahtdatenbusabschnitts (b1, b2, b3) stops at an intermediate potential (V M) in the second voltage range (V B2).
  • [0067] [0067]
    Eine weitere Variante dieses Verfahren zeichnet sich durch die Übertragung eines Systemtakts durch das Wechseln vom zweiten oder dritten logischen Zustand auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) auf der einen Seite zu einem ersten logischen Zustand auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) auf der anderen Seite und Wechsel in die umgekehrte Richtung aus. A further variant of this process is characterized by the transmission of a system clock by switching from the second or third logical state on the Eindrahtdatenbus (b1, b2, b3) or at least the considered Eindrahtdatenbusabschnitt (b1, b2, b3) on the one hand to a first logic state on the Eindrahtdatenbus (b1, b2, b3) or at least the considered Eindrahtdatenbusabschnitt (b1, b2, b3) on the other side, change in the reverse direction.
  • [0068] [0068]
    Eine weitere Variante dieses Verfahren zeichnet sich durch die Übertragung von Daten durch das Wechseln vom zweiten logischen Zustand auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) auf der einen Seite zu einem dritten logischen Zustand auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem betrachteten Eindrahtdatenbusabschnitt (b1, b2, b3) auf der anderen Seite und Wechsel in die umgekehrte Richtung aus. A further variant of this process is characterized by the transmission of data by switching the second logic state on the Eindrahtdatenbus (b1, b2, b3) or at least the considered Eindrahtdatenbusabschnitt (b1, b2, b3) on the one hand to a third logic state on the Eindrahtdatenbus (b1, b2, b3) or at least the considered Eindrahtdatenbusabschnitt (b1, b2, b3) on the other side, change in the reverse direction.
  • [0069] [0069]
    Eine weitere Variante dieses Verfahren zeichnet sich dadurch aus, dass ein erstes oder zweites Datum oder ein Kontrolldatum oder anderes Datum in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T 1H , T 2H ) eines Zeitschlitzes der mindestens drei aufeinander folgenden Zeitschlitze (TIN0, TIN1, TDO) übertragen wird und ein Systemtakt in der anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T 1H , T 2H ) dieses Zeitschlitzes der mindestens drei aufeinander folgenden Zeitschlitze (TIN0, TIN1, TDO) übertragen wird, wobei ein Zeitschlitzpaket eine Länge einer Systemtaktperiode (T) mit mindestens zwei Halbtaktperioden (T 1H , T 2H ) aufweist. Another variant of this method is characterized in that a first or second date or a check date or other dates in a half cycle period of the at least two half clock periods (T 1H, t 2H) one time slot of the successive at least three time slots (Tin0, TIN1, TDO ) is transmitted and a system clock in the other half-cycle period of the at least two half clock periods (T 1H, t 2H) transmitted this time slot of the successive at least three time slots (Tin0, TIN1, TDO), a time slot packet has a length of one system clock period (T) with at least two half clock periods (T 1H, t 2H) comprising.
  • [0070] [0070]
    Ein anderer Aspekt der Erfindung betrifft ein Verfahren zum Betreiben eines Datenbusses zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und mindestens zwei weiteren Teilvorrichtungen, den Busknoten (BS1, BS2, BS3), wobei der Datenbus eine Bezugspotenzialleitung (GND) mit einem Bezugspotenzial (V 0 ) und einen Eindrahtdatenbus (b1, b2, b3), der durch die mindestens zwei Busknoten in mindestens zwei Eindrahtdatenbusabschnitte (b1, b2, b3) unterteilt wird und durch mindestens einen Busknoten (BS3) der Busknoten (BS1, BS2, BS3), den abschließenden Busknoten (BS3), abgeschlossen wird, aufweist. Another aspect of the invention relates to a method for operating a data bus between a first sub-device, the bus master (BM), and at least two further sub-devices, the bus node (BS1, BS2, BS3), wherein the data bus, a reference potential line (GND) with a reference potential (V 0) and a Eindrahtdatenbus (b1, b2, b3) defined by the at least two bus nodes in at least two Eindrahtdatenbusabschnitte (b1, b2, b3) is divided, and by at least one bus node (BS3) of the bus node (BS1, BS2 , BS3), the final bus node (BS3) is finished, comprising. Das Verfahren umfasst als ersten Schritt das zeitweise Verbinden des Eindrahtdatenbusses (b1, b2, b3) oder zumindest eines Eindrahtdatenbusabschnitts der Eindrahtdatenbusabschnitte (b1, b2, b3), im Folgenden als betrachteter Eindrahtdatenbusabschnitt (b1, b2, b3) bezeichnet, mit einer ersten zuschaltbaren Spannungsquelle (S 1L ) des Bus-Masters (BM), die einen ersten Innenwiderstand hat, mit einem ersten Potenzial (V 0 ). The process as the first step comprises temporarily connecting the Eindrahtdatenbusses (b1, b2, b3) or at least one Eindrahtdatenbusabschnitts the Eindrahtdatenbusabschnitte (b1, b2, b3), hereinafter referred to as considered one Eindrahtdatenbusabschnitt (b1, b2, b3) means, connectable with a first voltage source (S 1L) of the bus master (BM) having a first internal resistor, with a first potential (V 0). Als zweiten Schritt umfasst es das zeitweise Verbinden des Eindrahtdatenbusses (b1, b2, b3) oder zumindest des betrachteten Eindrahtdatenbusabschnitts (b1, b2, b3) mit einer zweiten zuschaltbaren Spannungsquelle (S 1H , I 1 ) des Bus-Masters (BM), die einen zweiten Innenwiderstand besitzt, mit einem zweiten Potenzial (V IO1 ), wobei die zweite zuschaltbare Spannungsquelle auch eine Stromquelle (S 1H , I 1 ), die einen zweiten Innenwiderstand (R 1H ) und den Stromwert (I 1 = V IO1 /R 1H ) besitzt, sein kann. As a second step comprises temporarily connecting the Eindrahtdatenbusses (b1, b2, b3) or at least of the considered Eindrahtdatenbusabschnitts (b1, b2, b3) having a second switchable voltage source (S 1H, I 1) of the bus master (BM) has a second internal resistance, with a second potential (V IO1), wherein the second switchable voltage source, a current source (S 1 H, I 1), the second internal resistance (R 1 H) and the current value (I 1 = V IO1 / R 1H ) which can be. Als dritten Schritt umfasst das Verfahren das zeitweise Verbinden des Eindrahtdatenbusses (b1, b2, b3) oder zumindest des betrachteten Eindrahtdatenbusabschnitts (b1, b2, b3) mit einer dritten zuschaltbaren Spannungsquelle (S 2H , I 2 ) eines Busknotens (BS1, BS2, BS3), im Folgenden betrachteter Buskonten genannt, mit einem dritten Potenzial (V IO2 ), das vorzugsweise gleich dem zweiten Potenzial (V IO1 ) ist und wobei die dritte zuschaltbare Spannungsquelle (S 2H , I 2 ) einen dritten Innenwiderstand besitzt und wobei die dritte zuschaltbare Spannungsquelle auch eine Stromquelle (S 2H , I 2 ), die einen dritten Innenwiderstand (R 2H ) und den Stromwert (I 2 = V IO2 /R 2H ) besitzt, sein kann. As a third step, the method comprises temporarily connecting the Eindrahtdatenbusses (b1, b2, b3) or at least of the considered Eindrahtdatenbusabschnitts (b1, b2, b3) having a third switchable voltage source (S 2H, I 2) of a bus node (BS1, BS2, BS3 ), considered one of the hereinafter Buskonten called (with a third potential V IO2), which is preferably equal to the second potential (V IO1) and wherein the third switchable power supply (S 2H, I 2) having a third internal resistance and wherein the third switchable voltage source, a current source (S 2H, I 2) having a third internal resistance (R 2H), and the current value (I 2 = V IO2 / R 2H) which can be. Als vierten Schritt umfasst das Verfahren das zeitweise Halten des Eindrahtdatenbusses (b1, b2, b3) oder zumindest des betrachteten Eindrahtdatenbusabschnitts (b1, b2, b3) durch eine vierte Spannungsquelle, insbesondere einen Pull-Schaltkreis (R 0H , R 0L ) zwischen einem vierten Potenzial (V IO ), das vorzugsweise gleich dem zweiten und dritten Potenzial (V IO1 , V IO2 ) ist, und dem ersten Potenzial (V 0 ), mit einem vierten Innenwiderstand auf einem mittleren Potenzial (V M ). As a fourth step, the method includes temporarily holding the Eindrahtdatenbusses (b1, b2, b3) or at least of the considered Eindrahtdatenbusabschnitts (b1, b2, b3) by a fourth voltage source, in particular a pull-circuit (R 0H, R 0L) between a fourth potential (V IO), which is preferably equal to the second and third potential (V IO1, IO2 V), and the first potential (V 0), with a fourth internal resistance at an intermediate potential (V M). Dabei liegt der Wert des mittleren Potenzials (V M ) zwischen dem Wert des ersten Potenzials (V 0 ) und dem Wert des zweiten Potenzials (V IO1 ) und/oder zwischen dem Wert des ersten Potenzials (V 0 ) und dem Wert des dritten Potenzials (V IO2 ). Here, the value of the average potential (V M) (0 V) and the value of the second potential (V IO1) and / or between the value of the first potential (0 V) and the value of the third potential is between the value of the first potential (V IO2). Der erste Innenwiderstand ist dabei kleiner als die anderen Innenwiderstände. The first internal resistance is smaller than the other internal resistances. Der vierte Innenwiderstand ist dabei größer als die anderen Innenwiderstände. The fourth internal resistance is larger than the other internal resistances.
  • [0071] [0071]
    Die Erfindung umfasst auch ein Verfahren zur Initialisierung eines solchen Eindrahtdatenbusses, wie er hier beschrieben wurde, zwischen einer ersten Teilvorrichtung, dem Bus-Master (BM), und mindestens zwei weiteren Teilvorrichtungen, den Busknoten (BS1, BS2, BS3). The invention also comprises a method for initializing such a Eindrahtdatenbusses, as described here, between a first part device, the bus master (BM), and at least two further sub-devices, the bus node (BS1, BS2, BS3). Dabei weist der Datenbus eine Bezugspotenzialleitung (GND) mit einem Bezugspotenzial (V 0 ) und einen Eindrahtdatenbus (b1, b2, b3), der durch die mindestens zwei Busknoten in mindestens zwei Eindrahtdatenbusabschnitte (b1, b2, b3) unterteilt wird und durch mindestens einen Busknoten (BS3) der Busknoten (BS1, BS2, BS3), den abschließenden Busknoten (BS3), abgeschlossen wird, auf. Here, the data bus, a reference potential line (GND) to a reference potential (V 0) and a Eindrahtdatenbus (b2 b1, b3) by the at least two bus nodes in at least two Eindrahtdatenbusabschnitte (b1, b2, b3) is divided, and by at least one bus node (BS3) of the bus node (BS1, BS2, BS3), the final bus node (BS3) is completed on. Das erfindungsgemäße Verfahren umfasst als ersten Schritt das Ermitteln einer neuen Busknotenadresse durch den Bus-Master. The inventive method as a first step comprises determining a new bus node address by the bus master. Dies kann beispielsweise durch einfaches Hochzählen eines Bus-Master internen Wertes erfolgen. This can be done for example by simply incrementing a bus master internal value. Es folgt als zweiter Schritt das Ablegen dieser Busknotenadresse in einem Busknotenadressregister (BKADR) eines Busknotens (BS1, BS2, BS3), des betreffenden Busknotens, durch den Bus-Master (BM). as the second step is followed by the deposition of this bus node in a Busknotenadressregister (BKADR) of a bus node (BS1, BS2, BS3) of the respective bus node, by the bus master (BM). Dabei sind der Bus-Master (BM) und der betreffende Busknoten durch einen oder mehrere Eindrahtdatenbusabschnitte (b1, b2, b3) miteinander datenmäßig verbunden. Here, the bus master (BM) and the bus node in question by one or more Eindrahtdatenbusabschnitte (b1, b2, b3) data connected to each other. Vorzugsweise wird das Busknotenadressregister (BKADR) als eigenständiges Datenregister (DR) im Busknoten realisiert. Preferably, the Busknotenadressregister (BKADR) as an independent data register (DR) is realized in the bus nodes. Es kann aber auch als Teil eines Daten- oder Instruktionsregisters (IR) der erfindungsgemäßen JTAG-Schnittstelle des betreffenden Busknotens realisiert werden. but it can also as part of a data or instruction register (IR) of the present invention JTAG interface of the respective bus node can be realized. Die Programmierung wird dann aber ggf. komplizierter. The programming is then but possibly more complicated. Wie zuvor ist wieder eine JATG-Schnittstelle im Sinne dieser Offenbarung dadurch gekennzeichnet, dass sie einen Test-Controller (TAPC) mit einem Zustandsdiagram entsprechend dem IEEE 1149 Standard oder eines seiner Unterstandards, wie im Zusammenhang mit As before, a JATG interface for the purposes of this disclosure is again characterized in that it with a test controller (TAPC) with a state diagram according to the IEEE 1149 standard or any of its standards, as described in connection 1 1 erläutert, aufweist. explained, has. Als dritter Schritt folgt nach dieser Busknotenadressvergabe das Verbinden der bereits mit dem betreffenden Busknoten und dem Bus-Mater (BM) verbundenen einen oder mehrere Eindrahtdatenbusabschnitte (b1, b2, b3) mit einem oder mehreren weiteren Eindrahtdatenbusabschnitten (b1, b2, b3) durch das Schließen des Transfer-Gates (TG) des betreffenden Busknotens. As a third step after this Busknotenadressvergabe follows the connection of the respective already with the bus nodes and the bus mater (BM) associated one or more Eindrahtdatenbusabschnitte (b1, b2, b3) with one or more further Eindrahtdatenbusabschnitten (b1, b2, b3) by the closing the transfer gates (TG) of the respective bus node. Um bei der nächsten Busknotenadressvergabe ein Überschreiben der zuvor vergebenen Busknotenadresse im Busknotenadressregister (BKADR) des betreffenden Busknotens zu verhindern, verhindert eine Logik innerhalb des Busknotens eine solche Ablage einer Busknotenadresse in dem Busknotenadressregister (BKADR) des betreffenden Busknotens (BS1, BS2, BS3) solange, wie das Transfer-Gate (TG) des betreffenden Busknotens geschlossen ist. By overwriting the previously assigned bus node at the next Busknotenadressvergabe in Busknotenadressregister to prevent (BKADR) of the respective bus node, a logic within the bus node prevents such storage of a bus node in the Busknotenadressregister (BKADR) of the respective bus node (BS1, BS2, BS3) while as the transfer gate (TG) is closed the bus node in question. Ein Beschreiben des Busknotenadressregisters ist daher erfindungsgemäß nur mit geöffnetem Transfer-Gate möglich. Writing to the Busknotenadressregisters is therefore inventively only possible with open transfer gate.
  • [0072] [0072]
    Eine weitere Ausprägung des Verfahrens umfasst als weiteren Schritt das Ablegen eines Befehls zum Öffnen eines Transfer-Gatters (TG) in dem Instruktionsregister (IR) oder einem Transfer-Gate-Control-Register (TGCR) der JTAG-Schnittstelle des betrachteten Busknotens. A further embodiment of the method a further step comprises depositing a command to open a transfer gate (TG) in the instruction register (IR) or a transfer gate control register (TGCR) of the JTAG interface of the subject bus node. Hierdurch kann der Bus-Master (BM) den Bus jederzeit neu initialisieren. This allows any time to re-initialize the bus, the bus master (BM). Vorzugsweise wird das Transfer-Gate-Control-Register (TGCR) hierfür benutzt und mit einer identischen Instruktion im Instruktionsregister (IR) angesprochen. Preferably, the transfer gate control register (TGCR) is used for this purpose and addressed to an identical instruction in the instruction register (IR).
  • [0073] [0073]
    Eine weitere Ausprägung des Verfahrens umfasst als weiteren Schritt das Überprüfen der korrekten Adressierung zumindest eines Busknotens durch zyklisches Schreiben und Lesen, insbesondere eines Bypass-Registers. A further embodiment of the method a further step comprises the checking of the correct addressing of at least one bus node by cyclically reading and writing, in particular a bypass register.
  • [0074] [0074]
    Eine weitere Ausprägung des Verfahrens umfasst als ersten weiteren Schritt das Ermitteln der Anzahl korrekt adressierbarer Busknoten durch den Bus-Master (BM). A further embodiment of the method, as a first step further comprises determining the number of addressable bus node correctly by the bus master (BM). Es folgt dann das Vergleichen der Anzahl korrekt adressierbarer Busknoten mit einer Sollanzahl und Auslösung mindestens eines Signals oder einer Maßnahme in Abhängigkeit von der Anzahl durch den Bus-Master oder ein angeschlossenes System. This is followed by comparing the number of addressable bus node correctly with a target number and triggering at least one signal or an action in dependence on the number of the bus master or a connected system.
  • [0075] [0075]
    Eine weitere Ausprägung des Verfahrens umfasst als weiteren Schritt das gleichzeitige Übermitteln einer Sendeadresse an alle erreichbaren Busknoten durch beschreiben von Senderegistern (SR) aller Busknoten durch den Busmaster (BM) mit dieser Sendeadresse, wobei das jeweilige Senderegister (SR) eines jeweiligen Busknotens ein Datenregister oder ein Teil eines Datenregisters oder ein Teil des Instruktionsregisters (IR) der JTAG-Schnittstelle dieses Busknotens ist, und wobei das Busadressregister (BKADR) kein Teil des betreffenden Registers ist. A further embodiment of the method a further step comprises simultaneously transmitting a broadcast address to all available bus node by writing transmitting registers (SR) of all bus nodes by the bus master (BM) with the transmission address, the respective transmitting register (SR) of a respective bus node a data register or a part of a data register, or a part of the instruction register (IR) of the JTAG interface is this bus node, and wherein the Busadressregister (BKADR) is not a part of the relevant register. Als zweiter Schritt folgt der Vergleich der Sendeadresse im Senderegister (SR) mit der Busknotenadresse im Busknotenadressregister (BKADR) durch jeden Busknoten mittels eines vorbestimmten Vergleichsalgorithmus. As a second step of comparing the transmitting address in the transmitting register (SR) to the bus node in Busknotenadressregister (BKADR) is followed by each bus node by means of a predetermined comparison algorithm. Vorzugsweise wird auf Gleichheit geprüft. Preferably, it is checked for equality. Andere Algorithmen sind aber denkbar. but other algorithms are also possible. Als dritter Schritt folgt entweder die Aktivierung der Sendefähigkeit für den jeweiligen Busknoten zu den dafür vorgesehenen Zeitpunkten, wenn der Vergleichsalgorithmus des zuvor durch diesen jeweiligen Busknoten ausgeführten Vergleiches eine ausreichende Übereinstimmung mit der für die Sendeerlaubnis erwarteten Kombination aus der in seinem Busknotenregister (BKADR) abgelegten Busknotenadresse und der in seinem Senderegister (SR) abgelegten Sendeadresse ergibt oder als alternativer dritter Schritt die Deaktivierung der Sendefähigkeit für den jeweiligen Busknoten, wenn der Vergleichsalgorithmus des zuvor durch diesen jeweiligen Busknoten ausgeführten Vergleiches keine ausreichende Übereinstimmung mit der für die Sendeerlaubnis erwarteten Kombination aus der in seinem Busknotenregister (BKADR) abgelegten Busknotenadresse und der in seinem Senderegister (SR) abgelegten Sendeadresse ergibt. As a third step is followed either by the activation of the transmission capacity for the respective bus node to the designated points in time when the comparison algorithm of comparison previously performed by these respective bus node a sufficient match stored with the expected for the transmission permission combination of the in its Busknotenregister (BKADR) bus node and in its transmit register (SR) stored transmission address is obtained, or as an alternative third step, the deactivation of the transmit capability for the respective bus node if the comparison algorithm of comparison previously performed by these respective bus node sufficient agreement with the expected for the transmission permission combination of the in its Busknotenregister (BKADR) stored bus node and in its transmit register (SR) stored transmission address is obtained.
  • [0076] [0076]
    Um sicherzustellen, dass nur der Busknoten die für ihn bestimmten Daten erhält ist es sinnvoll, wenn nicht nur das Senden des Busknotens gesteuert wird, sondern auch das Empfangen des Busknotens. To ensure that only the bus node receives the data intended for it, it is useful if not only sending the bus node is controlled, but also receiving the bus node. Hierzu werden bestimmte Register ganz oder teilweise für ein Beschreiben durch den Bus-Master gesperrt, bis die Sendeadresse im Senderegister (SR) mit der Busknotenadresse (BKADR) übereinstimmt. For this purpose, certain registers are completely or partially closed for a writing operation by the bus master until the transmitting address in the transmitting register (SR) with the bus node (BKADR) matches. Diese Sperrung kann die Sperrung des Schieberegisterteils eines oder mehrerer Datenregister (DR) oder die Datenübernahme vom Schieberegisterteil eines oder mehrerer Datenregister (DR) oder des Instruktionsregisters in das Schattenregister betreffen. This blocking, the blocking of the shift register part concerning one or more data registers (DR) or the data transfer from the shift register portion of one or more data registers (DR) or the instruction register into the shadow register. Dabei können ggf. auch nur einzelne oder mehrere Bits durch eine Sperrung der Datenübernahme betroffen sein. Here may be just one or several bits affected by a blocking of the data acquisition if necessary. Es ist ja notwendig, stets die Übertragung bestimmter Befehle, zumindest das Schreiben des Senderegisters (SR) zuzulassen. It is indeed necessary to always transmitting certain commands, at least the writing of the transmitting register (SR) allow. Daher beginnt die Übertragung eines Kommandos oder von Daten an einen zuvor nicht angesprochenen Busknoten wie zuvor mit dem gleichzeitigen Übermitteln einer Sendeadresse an alle erreichbaren Busknoten durch Beschreiben der Senderegister (SR) aller Busknoten durch den Busmaster (BM) mit dieser Sendeadresse. Therefore, the transmission of a command or data starts to a previously not addressed bus node as before with the simultaneous transmission of a broadcast address to all available bus node by describing the transmit register (SR) of all bus nodes by the bus master (BM) with this sending address. Dabei ist das jeweilige Senderegister (SR) des betreffenden Busknotens ein Datenregister oder ein Teil eines Datenregisters oder ein Teil des Instruktionsregisters (IR) der JTAG-Schnittstelle dieses Busknotens. Here, the respective transmitting register (SR) of the respective bus node is a data register, or a part of a data register, or a part of the instruction register (IR) of the JTAG interface this bus node. Wie zuvor darf das Busadressregister (BKADR) kein Teil des betreffenden Registers sein. As before, the Busadressregister (BKADR) can not be a part of that register. Es folgt wieder der Vergleich der Sendeadresse im Senderegister (SR) mit der Busknotenadresse im Busknotenadressregister (BKADR) durch jeden Busknoten mittels des besagten vorbestimmten Vergleichsalgorithmus. It follows again the comparison of the sender address in the transmitting register (SR) to the bus node in Busknotenadressregister (BKADR) through each bus node means of said predetermined comparison algorithm. Schließlich folgt die Aktivierung der Empfangsfähigkeit des jeweiligen Busknotens für den Inhalt vorbestimmter Datenregister des jeweiligen Busknotens, wenn der Vergleichsalgorithmus des zuvor durch diesen jeweiligen Busknoten ausgeführten Vergleiches eine ausreichende Übereinstimmung mit der für die Sendeerlaubnis erwarteten Kombination aus der in seinem Busknotenregister (BKADR) abgelegten Busknotenadresse und der in seinem Senderegister (SR) abgelegten Sendeadresse ergibt. Finally, the activation of the reception capability of the respective bus node for the content of predetermined data register of the respective bus node follows when the comparison algorithm of comparison previously performed by these respective bus node a sufficient match stored with the expected for the transmission permission combination of the in its Busknotenregister (BKADR) bus node and which in its transmitting register (SR) stored transmission address is obtained. Im anderen Fall folgt die Deaktivierung der Empfangsfähigkeit des jeweiligen Busknotens für den Inhalt vorbestimmter Datenregister des jeweiligen Busknotens, wenn der Vergleichsalgorithmus des zuvor durch diesen jeweiligen Busknoten ausgeführten Vergleiches keine ausreichende Übereinstimmung mit der für die Sendeerlaubnis erwarteten Kombination aus der in seinem Busknotenregister (BKADR) abgelegten Busknotenadresse und der in seinem Senderegister (SR) abgelegten Sendeadresse ergibt. In the other case, the deactivation of the reception capability of the respective bus node for the content of predetermined data register of the respective bus node follows when the comparison algorithm of comparison previously performed by these respective bus node Insufficient match stored with the expected for the transmission permission combination of the in its Busknotenregister (BKADR) and the bus node in its transmit register (SR) stored transmission address is obtained.
  • [0077] [0077]
    Sofern das Beschreiben von Teilen des Instruktionsregisters (IR) oder von Teilen von Datenregistern gesperrt bzw. entsperrt werden soll beginnt das entsprechende Verfahren mit dem gleichzeitigen Übermitteln einer Sendeadresse an alle erreichbaren Busknoten durch Beschreiben der Senderegister (SR) aller Busknoten durch den Busmaster (BM) mit dieser Sendeadresse, wobei das jeweilige Senderegister (SR) eines jeweiligen Busknotens ein Datenregister oder ein Teil eines Datenregisters oder ein Teil des Instruktionsregisters (IR) der JTAG-Schnittstelle dieses Busknotens ist, und wobei das Busadressregister (BKADR) kein Teil des betreffenden Registers ist. Provided to be locked describing parts of the instruction register (IR) or parts of data registers or unlocks the corresponding method with the simultaneous transmission of a broadcast address begins to all available bus node by describing the transmit register (SR) of all bus nodes by the bus master (BM) with this broadcast address, wherein the respective transmitting register (SR) of a respective bus node is a data register, or a part of a data register, or a part of the instruction register (IR) of the JTAG interface this bus node, and wherein the Busadressregister (BKADR) is not a part of the relevant register , Es folgt wieder der Vergleich der Sendeadresse im Senderegister (SR) mit der Busknotenadresse im Busknotenadressregister (BKADR) durch jeden Busknoten mittels des besagten vorbestimmten Vergleichsalgorithmus. It follows again the comparison of the sender address in the transmitting register (SR) to the bus node in Busknotenadressregister (BKADR) through each bus node means of said predetermined comparison algorithm. Ja nach Ergebnis des Vergleiches folgt die Aktivierung der Empfangsfähigkeit des jeweiligen Busknotens für den Inhalt vorbestimmter Inhalte des Instruktionsregisters (IR) des jeweiligen Busknotens zur Zulassung vorbestimmter Befehle für einen Instruktionsdecoder (IRDC) der JTAG-Schnittstelle des jeweiligen Busknotens, wenn der Vergleichsalgorithmus des zuvor durch diesen jeweiligen Busknoten ausgeführten Vergleichs eine ausreichende Übereinstimmung mit der für die Sendeerlaubnis erwarteten Kombination aus der in seinem Busknotenregister (BKADR) abgelegten Busknotenadresse und der in seinem Senderegister (SR) abgelegten Sendeadresse ergibt. Yes on the result of the comparison follows the activation of the reception capability of the respective bus node for the content of predetermined content of the instruction register (IR) of the respective bus node for approval predetermined commands for an instruction decoder (IRDC) of the JTAG interface of the respective bus node if the comparison algorithm of the previously these respective bus node comparison performed results in a sufficient match with the expected transmission permission for the combination of the in its Busknotenregister (BKADR) stored bus node and in its transmit register (SR) stored transmission address. Im anderen Fall erfolgt die Deaktivierung der Empfangsfähigkeit des jeweiligen Busknotens für den Inhalt vorbestimmter Inhalte des Instruktionsregisters (IR) des jeweiligen Busknotens zur Unterdrückung vorbestimmter Befehle für einen Instruktionsdecoder (IRDC) der JTAG-Schnittstelle des jeweiligen Busknotens, wenn der Vergleichsalgorithmus des zuvor durch diesen jeweiligen Busknoten ausgeführten Vergleiches keine ausreichende Übereinstimmung mit der für die Sendeerlaubnis erwarteten Kombination aus der in seinem Busknotenregister (BKADR) abgelegten Busknotenadresse und der in seinem Senderegister (SR) abgelegten Sendeadresse ergibt. In the other case, the deactivation of the reception capability of the respective bus node for the content is carried out a predetermined content of the instruction register (IR) of the respective bus node for the suppression of predetermined commands for an instruction decoder (IRDC) of the JTAG interface of the respective bus node if the comparison algorithm of the above respective through this Bus node comparison executed does not yield sufficient agreement with the expected stored for transmission permission from the combination in its Busknotenregister (BKADR) and the bus node in its transmit register (SR) stored transmission address.
  • Beschreibung der Figuren DESCRIPTION OF THE FIGURES
  • [0078] [0078]
    1 1 zeigt das Zustandsdiagramm eines Test-Controllers gemäß dem IEEE 1149 Standard. shows the state diagram of a test controller in accordance with the IEEE 1149 standard. Die The 1 1 wurde in der Einleitung erläutert. was explained in the introduction.
  • [0079] [0079]
    2 2 zeigt die grundlegenden Signalformen des erfindungsgemäßen Datenprotokolls auf dem Eindrahtdatenbus (b1, b2, b3) oder einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) shows the basic waveforms of the data protocol according to the invention on the Eindrahtdatenbus (b1, b2, b3) or a connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3)
  • [0080] [0080]
    3 3 zeigt einen erfindungsgemäßen Realisierungsvorschlag in schematischer Form. shows a realization of the proposal according to the invention in schematic form.
  • [0081] [0081]
    4 4 zeigt beispielhafte Pegelfolgen für jeweils ein Zeitschlitzpaket aus drei aufeinanderfolgenden Zeitschlitzen. shows exemplary level consequences for one time slot package of three successive time slots.
  • [0082] [0082]
    5 5 zeigt beispielhaft die Extraktion der Daten im betreffenden Busknoten für drei aufeinander folgende Zeitschlitze. exemplifies the extraction of data in the respective bus node for three consecutive time slots.
  • [0083] [0083]
    6 6 zeigt schematisch ein beispielhaftes Eindrahtdatenbussystem schematically shows an exemplary Eindrahtdatenbussystem
  • [0084] [0084]
    7 7 zeigt ein Detail aus dem beispielhaften Eindrahtdatenbussystem: Die Verbindung zweier aufeinanderfolgender Busknoten. shows a detail of the exemplary Eindrahtdatenbussystem: The connection of two successive bus node.
  • [0085] [0085]
    8 8th zeigt schematisch vereinfacht eine beispielhafte Implementierung einer Bus-Master-Eindrahtdatenbusschnittstelle shows a simplified schematic representation an exemplary implementation of a bus master Eindrahtdatenbusschnittstelle
  • [0086] [0086]
    9 9 zeigt schematisch vereinfacht eine beispielhafte Implementierung einer Busknoten-Eindrahtdatenbusschnittstelle shows a simplified schematic representation an exemplary implementation of a bus node Eindrahtdatenbusschnittstelle
  • [0087] [0087]
    10 10 zeigt vereinfacht eine erfindungsgemäße JTAG-Schnittstelle mit Beleuchtungsregister (ILR) schematically shows an inventive JTAG interface with illumination register (ILR)
  • [0088] [0088]
    11 11 zeigt vereinfacht eine erfindungsgemäße JTAG-Schnittstelle mit Beleuchtungsregister (ILR) und separatem zuschaltbaren seriellen Dateneingang für das Beleuchtungsregister schematically shows an inventive JTAG interface with illumination register (ILR) and separate shiftable serial data input for the illumination register
  • [0089] [0089]
    12 12 zeigt schematisch ein beispielhaftes Eindrahtdatenbussystem mit separatem seriellem Datenbus für Beleuchtungsdaten schematically shows an exemplary Eindrahtdatenbussystem with separate serial data bus for illumination data
  • [0090] [0090]
    13 13 zeigt vereinfacht eine erfindungsgemäße JTAG-Schnittstelle mit Beleuchtungsregister (ILR) und Transfer-Gate-Control-Register (TGCR) schematically shows an inventive JTAG interface with illumination register (ILR) and transfer gate control register (TGCR)
  • Fig. 2 Fig. 2
  • [0091] [0091]
    2 2 zeigt die grundlegenden Signalformen des erfindungsgemäßen Datenprotokolls auf dem Eindrahtdatenbus (b1, b2, b3) oder einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3). shows the basic waveforms of the data protocol according to the invention on the Eindrahtdatenbus (b1, b2, b3) or a connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3). Im oberen Teil der In the upper part of the 2 2 sind die Signalformen für einen Zweidraht-Test-Bus gemäß IEEE 1149 Standard schematisch skizziert, wie sie aus dem Stand der Technik bekannt sind. the waveforms for a two wire test bus in accordance with IEEE 1149 Standard are outlined schematically as they are known from the prior art. Das oberste Signal (TDA) zeigt das Datensignal. The top signal (TDA) shows the data signal. Das zweite Signal (TCK) zeigt den zugehörigen Takt. The second signal (TCK) illustrates the associated clock. Beide Signale sind als Stand der Technik markiert und gehören zum 2-Draht-JTAG-Standard. Both signals are labeled as prior art and belong to the 2-wire JTAG standard. Darunter ist beispielhaft die digitale Kodierung vermerkt. Including the digital encoding is exemplary noted. Hierbei wird noch nicht dargestellt, ob der betreffende Busknoten oder der Master sendet. Here, not yet shown whether the bus node in question or the master sends. Hier ist nur die Signalform skizziert. Here, the waveform is only outlined.
  • [0092] [0092]
    Darunter ist die erfindungsgemäße Signalform auf dem Eindrahtdatenbus (b1, b2, b3) oder einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) skizziert, die den Takt und die Daten kombiniert. Including the waveform of the present invention is on the Eindrahtdatenbus (b1, b2, b3) or a connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) outlines that combines the clock and the data.
  • [0093] [0093]
    Ganz unten sind die verschiedenen Spannungspegel skizziert. the different voltage levels are outlined at the bottom. Das Signal weist beim Senden drei Spannungspegel auf: The signal is sending three voltage levels to:
    • 1. Einen ersten Spannungspegel, der typischerweise gleich einer Versorgungsspannung (V IO ) ist. 1. A first voltage level (V IO) is typically equal to a supply voltage. Dabei kann diese gleich der Versorgungsspannung (V IO2 ) auf Busknoten-Seite oder der Versorgungsspannung (V IO1 ) auf Bus-Masterseite sein. In this case, this is equal to the supply voltage (V IO2) on bus node side or the supply voltage (V IO1) on the bus master side to be. Im Folgenden meint V IO eine dieser beiden Versorgungsspannungen oder eine Kombination der beiden oder eine andere, vergleichbare Versorgungsspannung mit gleicher Wirkung. Below V IO said one of these supply voltages or a combination of both or other similar power supply with equivalent effect. Vorzugsweise sollten Bus-Master (BM) und Busknoten (BS1, bS2, BS3) die gleiche Versorgungsspannung als Referenz benutzen. Preferably, the bus master should (BM) and bus node (BS1, BS2, BS3) use the same supply voltage as a reference.
    • 2. Einen zweiten, mittleren Spannungspegel (V M ). 2. A second, intermediate voltage level (V M).
    • 3. Einen dritten Spannungspegel, der typischerweise gleich einem Bezugspotenzial (V 0 ) ist. 3. A third voltage level, which is typically equal to a reference potential (V 0).
  • [0094] [0094]
    Für die Extraktion des Systemtaktes ist eine zweite Schwellspannung (V 2L ) definiert, die zwischen dem Bezugspotenzial (V 0 ) und dem mittleren Potenzial (V M ) liegt. For the extraction of the system clock, a second threshold voltage (V 2L) is defined which lies between the reference potential (V 0) and the middle potential (V M).
  • [0095] [0095]
    Für die Extraktion der Daten ist eine dritte Schwellspannung (V 1H ) des Bus-Masters (BM) und eine erste Schwellspannung (V 2H ) der Busknoten (BS1, BS2, BS3) definiert, die zwischen der Versorgungsspannung (V IO ) und dem mittleren Potenzial (V M ) liegen und in etwa gleich sein sollten. For the extraction of the data, a third threshold voltage (V 1H) of the bus master (BM) and a first threshold voltage (V 2H) of the bus node (BS1, BS2, BS3) defined between the supply voltage (V IO) and the middle potential (V M) are and should be about the same.
  • [0096] [0096]
    Durch die zweiten Schwellspannungen (V 2L ) der Busknoten (BS1, BS2, BS3) und das Bezugspotenzial (V 0 ) wird ein erster Spannungsbereich (V B1 ) definiert und begrenzt. By the second threshold voltages (V 2L) of the bus node (BS1, BS2, BS3) and the reference potential (V 0) is defined a first voltage (V B1) and limited.
  • [0097] [0097]
    Durch die erste Schwellspannung (V 2H ) der Busknoten (BS1, BS2, BS3) bzw. die dritte Schwellspannung (V 1H ) des Bus-Masters (BM) auf der einen Seite und die zweite Schwellspannung (V 2L ) der Busknoten (BS1, BS2, BS3) wird ein zweiter Spannungsbereich (V B2 ) definiert und begrenzt. By the first threshold voltage (V 2H) (the bus node (BS1, BS2, BS3) and the third threshold voltage (V 1H) of the bus master (BM) on the one side and the second threshold voltage (V 2L) of the bus nodes BS1, BS2, BS3), a second voltage range defined and limited (V B2).
  • [0098] [0098]
    Durch die erste Schwellspannung (V 2H ) der Busknoten (BS1, BS2, BS3) bzw. die dritte Schwellspannung (V 1H ) des Bus-Masters (BM) auf der einen Seite und die Versorgungsspannung wird ein dritter Spannungsbereich (V B3 ) definiert und begrenzt. By the first threshold voltage (V 2H) of the bus node (BS1, BS2, BS3) and the third threshold voltage (V 1H) of the bus master (BM) on the one hand and the supply voltage is defined a third voltage range (V B3), and limited.
  • [0099] [0099]
    Zeitlich gliedert sich das Signal auf dem Eindrahtdatenbus (b1, b2, b3) oder einem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) in Zeitschlitzpakete mit mindestens drei Zeitschlitzen (TIN0, TIN1, TDO). Time the signal is divided on the Eindrahtdatenbus (b1, b2, b3) or a connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) in time slot packets with at least three time slots (Tin0, TIN1, TDO). Die Zeitschlitzpakete folgen typischerweise aufeinander mit einer Systemtaktperiode (T). The timeslot packets typically follow each other with a system clock period (T). Die Reihenfolge der Zeitschlitze innerhalb eines Zeitschlitzpaketes kann für ein System beliebig, aber vorzugsweise für alle Zeitschlitzpakete gleich gewählt werden. The order of the time slots within a time slot packet can be any of a system, but preferably selected to be equal for all time slot packets. Jede Systemtaktperiode (T) gliedert sich in mindestens zwei Halbtaktperioden (T 1H , T 2H ), deren Länge vorzugsweise aber nicht notwendigerweise gleich ist. Each system clock period (T) is divided into at least two half clock periods (T 1H, t 2H), whose length is preferably but not necessarily equal.
  • [0100] [0100]
    In einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T 1H , T 2H ) wird der Systemtakt übertragen. In a half-cycle period of the at least two half clock periods (T 1H, t 2H) is transmitted to the system clock.
  • [0101] [0101]
    Hierbei befindet sich der Pegel auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T 1H , T 2H ) im ersten Spannungsbereich (V B1 ). Here, the level is on the Eindrahtdatenbus (b1, b2, b3) or the connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) in a half cycle period of the at least two half clock periods (T 1H, t 2H) in first voltage (V B1). Hierdurch wird ein erster logischer Wert des Systemtaktes übertragen. In this way, a first logic value of the system clock is transmitted. In dem Beispiel reicht es aus, dass der Pegel auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) sich unterhalb der zweiten Schwelle (V 2L ) befindet. In the example, it is sufficient that the level on the Eindrahtdatenbus (b1, b2, b3) or the connected Eindrahtdatenbusabschnitt (b1, b2, b3) is the Eindrahtdatenbusses (b1, b2, b3) is below the second threshold (V 2L) , Eine Begrenzung nach unten durch das Bezugspotenzial (V 0 ) ist für die Entscheidung, ob der Pegel auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) sich im ersten Spannungsbereich (V B1 ) befindet, nicht relevant und wird daher in der Praxis nicht verwendet. A limitation downwardly through the reference potential (V 0) is for deciding whether the level on the Eindrahtdatenbus (b1, b2, b3) or the connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) located in the first voltage range (V B1) is not relevant and will not be used in practice. Daher kann der erste Spannungsbereich (V B1 ) in vielen Anwendungsfällen auch als nach unten offen angesehen werden. Therefore, the first voltage (V B1) can also be regarded as open downwards in many applications.
  • [0102] [0102]
    In der anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T 1H , T 2H ) befindet sich der Pegel auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) im zweiten Spannungsbereich (V B2 ) oder dritten Spannungsbereich (V B3 ). In the other half-cycle period of the at least two half clock periods (T 1H, t 2H), the level is on the Eindrahtdatenbus (b1, b2, b3) or the connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) in second voltage range (V B2) or the third voltage range (V B3). Hierdurch wird ein zweiter logischer Wert des Systemtaktes übertragen, der vom ersten logischen Wert des Systemtaktes verschieden ist. In this way, a second logic value of the system clock is transmitted, which is different from the first logic value of the system clock. In dem Beispiel reicht es aus, dass der Pegel auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) sich oberhalb der zweiten Schwelle (V 2L ) befindet. In the example, it is sufficient that the level on the Eindrahtdatenbus (b1, b2, b3) or the connected Eindrahtdatenbusabschnitt (b1, b2, b3) is the Eindrahtdatenbusses (b1, b2, b3) located above the second threshold (V 2L) , Eine Begrenzung nach oben durch die Versorgungsspannung (V IO ) ist für die Entscheidung, ob der Pegel auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) sich im zweiten Spannungsbereich (V B2 ) oder dritten Spannungsbereich (V B3 ) befindet, nicht relevant und wird daher in der Praxis nicht verwendet. A limitation upwards by the supply voltage (V IO) for deciding whether the level on the Eindrahtdatenbus (b1, b2, b3) or the connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) located in the second voltage range (V B2) or the third voltage range (V B3) is not relevant and will not be used in practice. Daher kann der dritte Spannungsbereich (V B3 ) in vielen Anwendungsfällen auch als nach oben offen angesehen werden. Therefore, the third voltage range (V B3) can also be regarded as an open upward in many applications.
  • [0103] [0103]
    Da es für die Extraktion des Systemtaktes innerhalb dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T 1H , T 2H ) nicht relevant ist, ob der Pegel auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) sich im dritten Spannungsbereich (V B3 ) oder zweiten Spannungsbereich (V B2 ) befindet, können nun durch eine Unterscheidung zwischen dem dritten Spannungsbereich (V B3 ) und dem zweiten Spannungsbereich (V B2 ) innerhalb dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T 1H , T 2H ) Daten übertragen werden. Since it is for the extraction of the system clock within the other half-cycle period of the at least two half clock periods (T 1H, t 2H) is not relevant whether the level on the Eindrahtdatenbus (b1, b2, b3) or the connected Eindrahtdatenbusabschnitt (b1, b2, b3) the Eindrahtdatenbusses (b1, b2, b3) to (V B3) in the third voltage range or the second voltage (V B2) is, can now discriminate between the third voltage range (V B3), and the second voltage range (V B2) within these other half-clock period of the at least two half clock periods (T 1H, t 2H) data is transmitted.
  • [0104] [0104]
    In dieser anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T 1H , T 2H ) befindet sich der Pegel auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) im zweiten Spannungsbereich (V B2 ), wenn ein erster logischer Datenwert übertragen wird. In this other half-cycle period of the at least two half clock periods (T 1H, t 2H), the level is on the Eindrahtdatenbus (b1, b2, b3) or the connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) in second voltage range (V B2) when a first logical data value is transmitted. und im dritten Spannungsbereich (V B3 ), wenn ein zweiter logischer Datenwert übertragen wird. and in the third voltage range (V B3), when a second logical data value is transmitted.
  • [0105] [0105]
    Rechts neben dem unteren Signal sind zur besseren Verdeutlichung beispielhafte logische Zustände für die drei Pegel eingezeichnet. The right of the lower signal are shown exemplary logic states for the three levels for greater clarity.
  • [0106] [0106]
    Der obere Pegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Systemtakts (TCK) von 1 und einem beispielhaften logischen Wert des Datensignals (TDA) von 1. The upper level of which corresponds in the example to an exemplary logical value of the system clock (TCK) of 1 and an exemplary logical value of the data signal (TDA) of Figure 1.
  • [0107] [0107]
    Der mittlere Pegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Systemtakts (TCK) von 1 und einem beispielhaften logischen Wert des Datensignals (TDA) von 0. The mean level corresponding to the example in an exemplary logical value of the system clock (TCK) of 1 and an exemplary logical value of the data signal (TDA) from the 0th
  • [0108] [0108]
    Der untere Pegel entspricht in dem Beispiel einem beispielhaften logischen Wert des Systemtakts (TCK) von 0. The lower level corresponds to the example in an exemplary logical value of the system clock (TCK) of the 0th
  • Fig. 3 Fig. 3
  • [0109] [0109]
    In In 3 3 sind die wichtigsten Teile der erfindungsgemäßen Schnittstelle zur Realisierung des erfindungsgemäßen Protokolls auf dem Eindrahtdatenbus (b1, b2, b3) oder dem hier beispielhaft angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) zwischen dem Bus-Master und dem betreffenden Busknoten dargestellt. are the most important parts of the interface according to the invention for implementing the protocol according to the invention on the Eindrahtdatenbus (b1, b2, b3) or exemplified herein connected first Eindrahtdatenbusabschnitt (b1) of the Eindrahtdatenbusses (b1, b2, b3) between the bus master and the bus node in question shown. Als Bezugspotenzial für die Signale auf dem Eindrahtdatenbus (b1, b2, b3) und dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) dient hier beispielhaft die Masse mit der Bezugspotenzialleitung (GND), die auf dem Bezugspotenzial (V 0 ) liegt. As a reference potential for signals on the Eindrahtdatenbus (b1, b2, b3) and the connected first Eindrahtdatenbusabschnitt (b1) of the Eindrahtdatenbusses (b1, b2, b3) is used here as an example, the mass to the reference potential line (GND), which (at the reference potential V 0) lies. Durch den Spannungsteiler aus einem unteren Widerstand (R 0L ) zwischen auf dem Eindrahtdatenbus (b1, b2, b3) und damit dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) und Bezugspotenzial (GND) und einem oberen Widerstand (R 0H ) zwischen dem Eindrahtdatenbus (b1, b2, b3) und damit dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) und einem vom Bezugspotenzial (V 0 ) verschiedenen Versorgungspotenzial (V IO ) wird der Eindrahtdatenbus (b1, b2, b3) in Form des angeschlossenen ersten Eindrahtdatenbusabschnitts (b1) zunächst auf einem mittleren Potenzial (V M ) zwischen diesen beiden Potenzialen (V 0 , V IO ) gehalten. By the voltage divider consisting of a lower resistance (R 0L) between on the Eindrahtdatenbus (b1, b2, b3) and thus the connected first Eindrahtdatenbusabschnitt (b1) of the Eindrahtdatenbusses (b1, b2, b3) and reference potential (GND) and an upper resistance ( R 0H) between the Eindrahtdatenbus (b1, b2, b3) and thus the connected first Eindrahtdatenbusabschnitt (b1) of the Eindrahtdatenbusses (b1, b2, b3) and one (from the reference potential V 0) different supply potential (V IO) is the Eindrahtdatenbus (b1 , b2, b3) in the form of the connected first Eindrahtdatenbusabschnitts (b1) initially to an intermediate potential (V M) between these two potentials (V 0, V IO) held. Auf der Masterseite wird nun immer in einer Halbtaktperiode der mindestens zwei Halbtaktperioden (T 1H , T 2H ) einer Systemtaktperiode (T) des Systemtaktes (TCKout 1 ) der dominierende Schalter (S 1L ) geschlossen, der zwischen dem Eindrahtdatenbus (b1, b2, b3) in Form des angeschlossenen ersten Eindrahtdatenbusabschnitts (b1) und der Bezugspotenzialleitung (GND) geschaltet ist. On the master side (T 1H, t 2H) of a system clock period (T) of the system clock (TCKout 1) the dominant switch (S 1L) will be always closed in a half cycle period of the at least two half clock periods, the (between the Eindrahtdatenbus b1, b2, b3 is connected) in the form of the connected first Eindrahtdatenbusabschnitts (b1) and the reference potential line (GND). Da der Innenwiderstand des dominierenden Schalters (S 1L ) vorzugsweise kleiner als der Innenwiderstand des Spannungsteiles aus dem oberen Widerstand (R 0H ) und dem unteren Widerstand (R 0L ) ist, wird dadurch in der betreffenden Halbtaktperiode der mindestens zwei Halbtaktperioden (T 1H , T 2H ) einer Systemtaktperiode (T) durch das Schließen des dominierenden Schalters (S 1L ) der Spannungspegel auf dem Eindrahtdatenbus (b1, b2, b3) von dem besagten mittleren Potenzial (V M ) in einem zweiten Spannungsbereich (V B2 ) auf das Potenzial des Bezugspotenzials (V 0 ), das sich im ersten Spannungsbereich (V B1 ) befindet, gezogen. Since the internal resistance of the dominant switch (S 1L) is smaller than the internal resistance of the tension member from the upper resistor (R 0H) and the lower resistor (R 0L), characterized, in the respective half-cycle period of the at least two half clock periods (T 1H, T 2H) of a system clock period (T) by the closing of the dominant switch (S 1L) of the voltage level on the Eindrahtdatenbus (b1, b2, b3) (of said medium potential V M) (in a second voltage range V B2) on the potential of the reference potential (V 0) (V B1) is located in the first voltage range, drawn. Der dominierende Schalter (S 1L ) wird dabei durch den Systemtakt auf Masterseite (TCKout 1 ) angesteuert. The dominant switch (S 1L) is then driven by the system clock on the master side (TCKout 1). Ist dieser dominierende Schalter (S 1L ) nicht geschlossen, so können Daten bidirektional in der anderen Halbtaktperiode der mindestens zwei Halbtaktperioden (T 1H , T 2H ) einer Systemtaktperiode (T) übertragen werden. If this dominant switch (S 1L) is not closed, data can bi-directionally in the other half-cycle period of the at least two half clock periods (T 1H, t 2H) of a system clock period (T) is transmitted. Auf der Bus-Master-Seite speist dazu eine geschaltete Stromquelle (S 1H , I 1 ) Strom in den Eindrahtdatenbus (b1, b2, b3) ein, wenn die Sendeleitung (TDAout 1 ) aus dem Inneren des Bus-Masters (BM) aktiv ist. On the bus master side to a switched current source (S 1 H, I 1) feeds power into the Eindrahtdatenbus (b1, b2, b3) when the transmission line (TDAout 1) from the interior of the bus master (BM) is active is. Hierzu schließt die Sendeleitung (TDAout 1 ) aus dem Inneren des Bus-Masters (BM) den Schalter (S 1H ) der steuerbaren Stromquelle (S 1H , I 1 ). To this end, the transmission line includes (TDAout 1) from the interior of the bus master (BM) the switch (S 1 H) of the controllable current source (S 1 H, I 1). Hierdurch liefert die Stromquelle (I 1 ) der steuerbaren Stromquelle (S 1H , I 1 ) Strom in den Eindrahtdatenbus (b1, b2, b3). In this way, the current source (I 1) of the controllable current source (S 1 H, I 1) supplies power to the Eindrahtdatenbus (b1, b2, b3). Vorzugsweise ist dieser Strom größer als der Strom, den der Pull-Schaltkreis bestehend aus dem oberen Widerstand (R OH ) und dem unteren Widerstand (R 0L ) abführen kann. Preferably, this current is greater than the current which the pull circuit consisting of the upper resistor (R OH) and the lower resistor (R 0L) can dissipate. Somit wandert das Potenzial des Eindrahtdatenbusses (b1, b2, b3) oder zumindest des angeschlossenen ersten Eindrahtdatenbusabschnitts (b1) des Eindrahtdatenbusses (b1, b2, b3) in diesem Fall vom mittleren Potenzial (V M ) in einem zweiten Spannungsbereich (V B2 ) zu einem Potenzial nahe der Versorgungsspannung (V IO1 ) für die schaltbare Stromquelle (S 1H , I 1 ) des Bus-Masters (BM) in dem dritten Spannungsbereich (V B3 ). Thus, the potential of the Eindrahtdatenbusses migrates (b1, b2, b3) or at least the connected first Eindrahtdatenbusabschnitts (b1) of the Eindrahtdatenbusses (b1, b2, b3) in this case from the central potential (V M) in a second voltage range (V B2) to a potential close to the supply voltage (V IO1) for the switchable current source (S 1 H, I 1) of the bus master (BM) in the third voltage range (V B3). Wird jedoch der dominierende Schalter (S 1L ) geschlossen, so überschreibt dieser den Einfluss der schaltbaren Stromquelle (S 1H , I 1 ) des Bus-Masters (BM) und des Pull-Schaltkreises bestehend aus dem oberen Widerstand (R 0H ) und dem unteren Widerstand (R 0L ). However, if the dominant switch (S 1L) is closed, so that overrides the effect of the switchable current source (S 1 H, I 1) of the bus master (BM) and the pull circuit consisting of the upper resistor (R 0H) and the lower resistance (R 0L). Beide sind bei geeigneter Auslegung des dominierenden Schalters (S 1L ) nicht in der Lage, das Potenzial auf dem Eindrahtdatenbus (b1, b2, b3) oder zumindest dem beispielhaft angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) gegen den dominierenden Schalter (S 1L ) zu bestimmen. Both are a suitable design of the dominant switch (S 1L) is not capable of the potential on the Eindrahtdatenbus (b1, b2, b3) or at least the example connected first Eindrahtdatenbusabschnitt (b1) of the Eindrahtdatenbusses (b1, b2, b3) against the dominant switch (S 1L) to be determined.
  • [0110] [0110]
    In gleicher Weise arbeitet die zweite schaltbare Stromquelle auf der Busknoten-Seite. Similarly, the second switchable current source is operating on the bus node side. Auf der Busknoten-Seite speist dazu eine geschaltete Stromquelle (S 2H , I 2 ) Strom in den Eindrahtdatenbus (b1, b2, b3) bzw. den angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) des Eindrahtdatenbusses (b1, b2, b3) ein, wenn die Sendeleitung (TDAout 2 ) aus dem Inneren des Busknotens aktiv ist. On the bus node side to feeds a switched current source (S 2H, I 2) current in the Eindrahtdatenbus (b1, b2, b3) and the connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the Eindrahtdatenbusses (b1, b2, b3) a when the transmission line (TDAout 2) from the interior of the bus node is active. Hierzu schließt die Sendeleitung (TDAout 2 ) aus dem Inneren des Busknotens den Schalter (S 2H ) der steuerbaren Stromquelle (S 2H , I 2 ). To this end, the transmission line includes (TDAout 2) from the interior of the bus node switch (S 2 H) of the controllable current source (S 2H, I 2). Hierdurch liefert die Stromquelle (I 2 ) der steuerbaren Stromquelle (S 2H , I 2 ) Strom in den Eindrahtdatenbus (b1, b2, b3) bzw. den angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3). In this way, the current source (I 2) of the controllable current source provides (S 2H, I 2) current in the Eindrahtdatenbus (b1, b2, b3) and the connected first Eindrahtdatenbusabschnitt (b1) of the Eindrahtdatenbusses (b1, b2, b3). Vorzugsweise ist dieser Strom wieder größer als der Strom, den der Pull-Schaltkreis bestehend aus dem oberen Widerstand (R 0H ) und dem unteren Widerstand (R 0L ) abführen kann. Preferably, this current is again greater than the current which the pull circuit consisting of the upper resistor (R 0H) and the lower resistor (R 0L) can dissipate. Somit wandert das Potenzial des Eindrahtdatenbusses (b1, b2, b3) bzw. des angeschlossenen Eindrahtdatenbusabschnitts (b1) in diesem Fall vom mittleren Potenzial (V M ) in einem zweiten Spannungsbereich (V B2 ) zu einem Potenzial nahe der Versorgungsspannung (V IO2 ) für die schaltbare Stromquelle (S 2H , I 2 ) des Bus-Knotens (BS1, BS2, BS3) in dem dritten Spannungsbereich (V B3 ). Thus, the potential of the Eindrahtdatenbusses migrates (b1, b2, b3) or of the connected Eindrahtdatenbusabschnitts (b1) in this case from the central potential (V M) in a second voltage range (V B2) to a potential close to the supply voltage (V IO2) for the switchable current source (S 2H, I 2) of the bus node (BS1, BS2, BS3) in the third voltage range (V B3). Wird jedoch der dominierende Schalter (S 1L ) geschlossen, so überschreibt dieser wieder den Einfluss der schaltbaren Stromquelle (S 2H , I 2 ) des Bus-Knotens und des Pull-Schaltkreises bestehend aus dem oberen Widerstand (R 0H ) und dem unteren Widerstand (R 0L ). However, if the dominant switch (S 1L) is closed, this overwrites again the influence of the switchable current source (S 2H, I 2) of the bus node and the pull circuit consisting of the upper resistor (R 0H) and the lower resistor ( R 0L). Beide sind bei geeigneter Auslegung des dominierenden Schalters (S 1L ) nicht in der Lage, das Potenzial auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) gegen den dominierenden Schalter (S 1L ) zu bestimmen. Both are a suitable design of the dominant switch (S 1L) is not capable of the potential on the Eindrahtdatenbus (b1, b2, b3) or the connected first Eindrahtdatenbusabschnitt (b1) of the Eindrahtdatenbusses (b1, b2, b3) against the dominant switch (S 1L) to be determined. Auch wenn die schaltbare Stromquelle (S 1H , I 1 ) des Bus-Masters (BM) ebenfalls hinzugeschaltet wird, wird bei geeigneter Auslegung des dominierenden Schalters (S 1L ) dieser das Potenzial auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) weiterhin bestimmen. Even if the switchable current source (S 1 H, I 1) of the bus master (BM) is also switched in, is given a suitable design of the dominant switch (S 1L) of the potential on the Eindrahtdatenbus (b1, b2, b3) or the connected Eindrahtdatenbusabschnitt first (b1) of the Eindrahtdatenbusses (b1, b2, b3) further determined.
  • [0111] [0111]
    Auf der Busknoten-Seite vergleicht ein erster Komparator (C 2H ) das Potenzial auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) mit einem ersten Schwellwert (V 2H ). On the bus node side compares a first comparator (C 2 H), the potential on the Eindrahtdatenbus (b1, b2, b3) or the connected first Eindrahtdatenbusabschnitt (b1) of the Eindrahtdatenbusses (b1, b2, b3) with a first threshold (V 2H) , Gleichzeitig vergleicht ein zweiter Komparator (C 2L ) das Potenzial auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) mit einem zweiten Schwellwert (V 2L ). Simultaneously, a second comparator compares (C 2L) the potential on the Eindrahtdatenbus (b1, b2, b3) or the connected first Eindrahtdatenbusabschnitt (b1) of the Eindrahtdatenbusses (b1, b2, b3) with a second threshold value (V 2L). Der zweite Schwellwert (V 2L ) unterscheidet sich vom ersten Schwellwert (V 2H ) und bestimmt die Grenze zwischen dem ersten Spannungsbereich (V B1 ) und dem zweiten Spannungsbereich (V B2 ). The second threshold value (V 2L) different from the first threshold value (V 2H), and determines the boundary between the first voltage range (V B1) and the second voltage range (V B2). Der erste Schwellwert (V 2H ) bestimmt die Grenze zwischen dem zweiten Spannungsbereich (V B2 ) und dem dritten Spannungsbereich (V B3 ). The first threshold value (V 2H) determines the boundary between the second voltage (V B2) and the third voltage range (V B3). Der zweite Komparator (C 2L ) gewinnt den Systemtakt aus dem Signal auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) zurück. The second comparator (C 2L) wins the system clock from the signal on the Eindrahtdatenbus (b1, b2, b3) or the connected first Eindrahtdatenbusabschnitt (b1) of the Eindrahtdatenbusses (b1, b2, b3) back. Dieses Signal wird ins Innere des Busknotens als durch den Busknoten empfangenes Taktsignal (TCKin 2 ) weitergegeben. This signal is passed into the interior of the bus node a signal received by the bus node clock signal (TCKin 2). Der erste Komparator (C 2H ) gewinnt die Dateninformation aus dem Signal auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) als durch den Busknoten empfangene Daten (TDAin 2 ) zurück. The first comparator (C 2 H) recovers the data information from the signal on the Eindrahtdatenbus (b1, b2, b3) or the connected first Eindrahtdatenbusabschnitt (b1) of the Eindrahtdatenbusses (b1, b2, b3) as received by the bus node data (TDAin 2) back. Dabei enthalten die durch den Busknoten empfangenen Daten auch noch Anteile des Systemtaktes. The signals received by the bus node data still contain portions of the system clock. Dies kann durch einfaches Abtasten beispielsweise in einem Flip-Flop mit der Flanke eines leicht verzögerten Systemtakts oder alternativ durch Verzögerung der empfangenen Daten und Abtastung mit einem nicht verzögerten Systemtakt leicht behoben werden. This may be by simply sampling, for example, in a flip-flop having the edge of a slightly delayed system clock or alternatively be easily remedied by delaying the received data and scanning with a non-delayed system clock. Ggf. Possibly. müssen die Signale vor der Verwendung noch aufbereitet werden (D 2H , D 2L ). the signals need to be prepared prior to use (D 2H, D 2L).
  • [0112] [0112]
    In einer Ausprägung der Erfindung könnte das Datenausgangssignal (TDAin2) auf 1 durch den ersten Komparator (C 2H ) geschaltet werden, wenn das Potenzial auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) höher als der erste Schwellwert (V 2H ) ist, und umgekehrt auf 0 geschaltet werden, wenn das Potenzial niedriger als dieser Schwellwert ist. In an aspect of the invention, the data output signal (TDAin2) could be shifted to 1 by the first comparator (C 2 H), when the potential on the Eindrahtdatenbus (b1, b2, b3) or the connected first Eindrahtdatenbusabschnitt (b1) of the Eindrahtdatenbusses (b1, b2, b3) is higher than the first threshold value (V 2H), and vice versa switched to 0 when the potential is lower than this threshold value. In einer Ausprägung der Erfindung könnte das Systemtaktsignal (TCKin 2 ) auf 1 durch den zweiten Komparator (C 2L ) geschaltet werden, wenn das Potenzial auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) höher als der zweite Schwellwert (V 2L ) ist, und umgekehrt auf 0 geschaltet werden, wenn das Potenzial niedriger als dieser Schwellwert ist. In an aspect of the invention, the system clock signal (TCKin 2) could be shifted to 1 by the second comparator (C 2 L) when the potential on the Eindrahtdatenbus (b1, b2, b3) or the connected first Eindrahtdatenbusabschnitt (b1) of the Eindrahtdatenbusses (b1 , b2, b3) is higher than the second threshold value (V 2L), and vice versa switched to 0 when the potential is lower than this threshold value.
  • [0113] [0113]
    In ähnlicher Weise tastet der Bus-Master (BM) mittels eines dritten Komparators (C 1H ) den Zustand auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) ab. Similarly, the bus master (BM) samples by means of a third comparator (C 1H) state on the Eindrahtdatenbus (b1, b2, b3) or the connected first Eindrahtdatenbusabschnitt (b1) of the Eindrahtdatenbusses (b1, b2, b3) from. Hierzu vergleicht der dritte Komparator (C 1H ) das Potenzial auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) mit einem dritten Schwellwert (V 1H ) und gewinnt dadurch die auf der Datenleitung befindlichen Daten zurück, die jedoch auch hier noch Anteile des Systemtaktes aufweisen. For this purpose, the third comparator (C 1H) compares the potential on the Eindrahtdatenbus (b1, b2, b3) or the connected first Eindrahtdatenbusabschnitt (b1) of the Eindrahtdatenbusses (b1, b2, b3) with a third threshold value (V 1H) and thereby gains the on the data line located back data, but still contain proportions of the system clock as well. Auch hier hilft eine geeignete Abtastung. Here, too, helps a suitable sample. Auf diese Weise werden die durch den Bus-Master (BM) empfangenen Daten (TDAin 1 ) gewonnen. In this way, by the bus master (BM) received data (TDAin 1) are obtained. In einer Ausprägung der Erfindung könnte das Datenausgangssignal (TDAin 1 ) auf 1 durch den dritten Komparator (C 1H ) geschaltet werden, wenn das Potenzial auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) höher als der dritte Schwellwert (V 1H ) ist, und umgekehrt auf 0 geschaltet werden, wenn das Potenzial niedriger als dieser Schwellwert ist. In an aspect of the invention, the data output signal (TDAin 1) could be shifted to 1 by the third comparator (C 1H), when the potential on the Eindrahtdatenbus (b1, b2, b3) or the connected first Eindrahtdatenbusabschnitt (b1) (the Eindrahtdatenbusses b1 , b2, b3) is higher than the third threshold value (V 1H), and vice versa switched to 0 when the potential is lower than this threshold value. Der dritte Schwellwert (V 1H ) ist vorzugsweise bis auf einen kleinen Toleranzbereich von vorzugsweise deutlich kleiner 25% dieses Wertes gleich dem ersten Schwellwert (V 2H ). The third threshold value (V 1 H) is preferably up to a small tolerance range of, preferably, significantly less than 25% of this value equal to the first threshold value (V 2H).
  • [0114] [0114]
    In der weiteren Verarbeitung können nun Schaltungen aus dem Stand der Technik für einen Datenbus mit separater Datenleitung und Systemtaktleitung verwendet werden, sodass hier auf die Beschreibung verzichtet werden kann. In the further processing circuits of the prior art for a data bus with separate data line and clock line system can now be used, so may be omitted the description here. Beispielhaft sei auf die By way of example to the WO 2006/102284 A2 WO 2006/102284 A2 verwiesen. directed.
  • [0115] [0115]
    Es ergibt sich nun folgende Tabelle der Spannungspegel und logischen Werte als eine mögliche Implementierung der Erfindung. It now results in the following table, the voltage level and logical values as a possible implementation of the invention. Andere Pegel und korrespondierende logische Werte sind natürlich möglich, wie dem Fachmann klar sein wird. Other levels and corresponding logical values are of course possible, as the skilled artisan will appreciate. Man beachte dass hier in diesem Beispiel TCKout 1 = 0 den dominierenden Schalter (S 1L ) schließt. It should be noted that here in this example TCKout 1 = 0 the dominating switch (S 1L) closes. Dies kann natürlich auch invertiert implementiert werden. This can of course be inverted implemented.
    Senden Send betrachtete Eindrahtdatenleitung/-Zeitungsabschnitt looked Eindrahtdatenleitung / -Zeitungsabschnitt Empfangen Receive
    TCKout 1 TCKout 1 TDAout 1 TDAout 1 TDAout 2 TDAout 2 b1, b2, b3, b n b1, b2, b3, b n TCKin 2 TCKin 2 TDAin 1 TDAin 1 TDAin 2 TDAin 2
    0 0 0 0 0 0 V 0 V 0 0 0 0 0 0 0
    0 0 0 0 1 1 V 0 V 0 0 0 0 0 0 0
    0 0 1 1 0 0 V 0 V 0 0 0 0 0 0 0
    0 0 1 1 1 1 V 0 V 0 0 0 0 0 0 0
    1 1 0 0 0 0 V M V M 1 1 0 0 0 0
    1 1 0 0 1 1 V IO2 V IO2 1 1 1 1 1 1
    1 1 1 1 0 0 V IO1 V IO1 1 1 1 1 1 1
    1 1 1 1 1 1 V IO1/2 V IO1 / 2 1 1 1 1 1 1
  • [0116] [0116]
    Vorzugsweise stimmen der erste Schwellwert (V 2H ) und der dritte Schwellwert (V 1H ) überein, wodurch Bus-Master und Busknoten die gleiche Datensequenz erkennen. Preferably, the first threshold value (V 2H), and the third threshold value (V 1H) coincide, whereby the bus master and bus nodes detect the same data sequence. Durch entsprechend gesteuerte zeitliche Abtastung können diese Daten dann geeignet den Zeitschlitzen (TIN0, TIN1, TDO) zugeordnet werden. By correspondingly controlled temporal sampling of this data can then suitable time slots (Tin0, TIN1, TDO) are assigned.
  • [0117] [0117]
    Im Gegensatz zu den deutschen Patenten Unlike the German Patents DE 10 2015 004 434 B3 DE 10 2015 004 434 B3 , . DE 10 2015 004 433 B3 DE 10 2015 004 433 B3 , . DE 10 2015 004 435 B3 DE 10 2015 004 435 B3 und and DE 10 2015 004 436 B3 DE 10 2015 004 436 B3 weist der erfindungsgemäße Busknoten typischerweise ein Transfer-Gate (TG) auf, das die Funktion eines Schalters hat und den ersten Eindrahtdatenbusabschnitt (b1) mit einem nachfolgenden zweiten Eindrahtdatenbusabschnitt (b2) verbinden kann. has the bus node according to the invention typically a transfer gate (TG), which has the function of a switch, and can connect the first Eindrahtdatenbusabschnitt (b1) with a subsequent second Eindrahtdatenbusabschnitt (b2). Ist das Transfer-Gate (TG) geöffnet, so verbindet vorzugsweise ein zweiter Schalter (S 3L ) den nachfolgenden zweiten Eindrahtdatenbusabschnitt (b2) mit dem Bezugspotenzial (GND) oder einem anderen geeigneten Potenzial. If the transfer gate (TG) is opened, preferably, a second switch (S 3L) connects the subsequent second Eindrahtdatenbusabschnitt (b2) to the reference potential (GND) or another suitable potential. Hierdurch liegt der nachfolgende Eindrahtdatenbus (b2, b3) auf einem definierten Potenzial ohne dass ein Systemtakt und damit Daten übertragen werden. In this way is the following Eindrahtdatenbus (b2, b3) without a system clock and data is transferred to a defined potential.
  • Fig. 4 Fig. 4
  • [0118] [0118]
    4 4 zeigt eine beispielhafte Protokollsequenz von drei aufeinander folgenden Zeitschlitzen (TIN0, TIN1, TDO). shows an exemplary protocol sequence of three consecutive time slots (Tin0, TIN1, TDO). In anderen Implementierungen der Erfindung kann ein Zeitschlitzpaket auch mehr als drei Zeitschlitze (TIN0, TIN1, TDO) umfassen. In other implementations of the invention, a time slot package may also include more than three time slots (Tin0, TIN1, TDO). Im ersten Zeitschlitz (TIN0) werden typischerweise Kontrolldaten übertragen, die dem TMS-Signal des Standard-Boundary-Scan (IEEE 1149) entsprechen. In the first time slot (Tin0) control data are typically transmitted to the TMS signal of the standard boundary scan (IEEE 1149), respectively.
  • [0119] [0119]
    Dieses Signal steuert typischerweise den Zustand des endlichen Automaten gemäß Zustandsdiagram This signal typically controls the state of the finite state machine according to state diagram 1 1 . , Im zweiten Zeitschlitz (TIN1) werden typischerweise die Daten übertragen, die dem TDI – Signals des Standard-Boundary-Scans (IEEE 1149) entsprechen. In the second time slot (TIN1) the data are transferred typically to the TDI - corresponding signal of the standard boundary scan (IEEE 1149). In diesen beiden Zeitschlitzen überträgt der Bus-Master (BM) Daten auf den Busknoten. In these two time slots of the bus masters (BM) transmits data to the bus node. Sollte parallel auch der Busknoten senden, so überschreibt der Busknoten den Bus-Master (BM), wenn dessen schaltbare Stromquelle (S 1H , I 1 ) ausgeschaltet ist. If parallel also send the bus node, the bus node overwrites the bus master (BM) when the switchable current source (S 1 H, I 1) is turned off. Umgekehrt kann der Bus-Master (BM) den Busknoten überschreiben, wenn die schaltbare Stromquelle (S 2H , I 2 ) des Busknotens ausgeschaltet ist. Conversely, the bus master (BM) can override the bus node when the switchable current source (S 2H, I 2) of the bus node is turned off. Ein Überschreiben des Bus-Masters (BM) durch den Busknoten kann der Bus-Master (BM) dadurch detektieren, dass die gesendeten Daten (TDAout 1 ) im Hinblick auf ihren logischen Inhalt darauf durch eine Logik im Bus-Master (BM) überprüft werden, ob diese mit den empfangenen Daten (TDAin 1 ) in der betreffenden Halbtaktperiode übereinstimmen, in der der Systemtakt (TCKout 1 ) den dominierenden Schalter (S 1L ) nicht schließt. Overwriting the bus master (BM) by the bus node, the bus master (BM) detect the fact that the transmitted data (TDAout 1) with regard to their logical content it, by a logic in the bus master (BM) are checked whether these with the received data (TDAin 1) defined in the respective half-clock period in which the system clock (TCKout 1) the dominant switch (S 1L) will not close. Im Falle einer solchen Asynchronizität kann der Bus-Master durch permanentes Halten des Spannungspegels auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) im dritten Spannungsbereich (V B3 ) bei geeigneter Auslegung der State-Machine des Test-Controllers (TAPC) der Busknoten diese wieder re-synchronisieren. In the event of such asynchronism of the bus masters can by permanently keeping the voltage level on the Eindrahtdatenbus (b1, b2, b3) or the connected first Eindrahtdatenbusabschnitt (b1) of the Eindrahtdatenbusses (b1, b2, b3) in the third voltage range (V B3) at suitable design of the state machine of the test controller (TAPC) the bus node, this re-synchronize again. Hierzu muss die State-Machine des Test-Controllers (TAPC) des Busknotens so ausgelegt sein, dass ein permanentes Halten im dritten Spannungsbereich (V B3 ) im Kontrollfeld, also hier beispielsweise im ersten Zeitschlitz (TIN0), zu einem Reset in Form der Einnahme eines sogenannten „Idle-States” (TLR) als einem abwartenden Zustand des Test-Controllers (TAPC) führt. For this, the state machine of the test controller must be designed to (TAPC) of the bus node that a permanent hold in the third voltage range (V B3) in the control panel, here, for example, in the first time slot (Tin0) to a reset in the form of income a so-called "idle States" (TLR) as a wait-state of the test controller (TAPC) leads. Dies ist bei einem Zustandsdiagramm eines JTAG-Controllers gemäß IEEE 1149 Standard der Fall. This is the 1149 standard in the case of a state diagram of a JTAG controller according to IEEE. Dieses permanente Halten des Spannungspegels auf dem Eindrahtdatenbus (b1, b2, b3) oder dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) des Eindrahtdatenbusses (b1, b2, b3) im dritten Spannungsbereich (V B3 ) kann durch ein dauerhaftes Einschalten der schaltbaren Stromquelle (S 1H , I 1 ) des Bus-Masters (BM) für die Dauer des Reset-Vorgangs erfolgen. This permanent holding the voltage level on the Eindrahtdatenbus (b1, b2, b3) or the connected first Eindrahtdatenbusabschnitt (b1) of the Eindrahtdatenbusses (b1, b2, b3) in the third voltage range (V B3) may be (by a constant switching of the switchable current source S 1H take place, I 1) of the bus master (BM) for the duration of the reset operation.
  • Fig. 5 Fig. 5
  • [0120] [0120]
    5 5 zeigt eine erfindungsgemäße, beispielhafte Abfolge von Signalen. shows an inventive exemplary sequence of signals. Eingabe sind die mit „2 Draht Daten” bezeichneten Zweidraht basierenden Daten. Input is the two-wire "2 wire data" designated based data. In dem Beispiel werden drei aufeinanderfolgende Zeitschlitzpakete (n – 1, n, n + 1) mit beispielhaft je drei Zeitschlitzen (TIN0, TIN1, TDO) dargestellt. In the example, three consecutive time-slot packets (n - 1, n, n + 1) with, for example three time slots (Tin0, TIN1, TDO) shown. Die Verwendung von mehr als drei Zeitschlitzen je Zeitschlitzpakete ist natürlich denkbar. The use of more than three time slots per time slot packages is of course conceivable. Die Bedeutung der jeweiligen Zeitschlitze innerhalb eines Zeitschlitzpakets hängt nur von der zeitlichen Position ab und ändert sich nicht. The meaning of the time slots within a time slot package depends only on the position in time and does not change. Wenn in dieser Beschreibung vom ersten Zeitschlitz (TIN0), zweiten Zeitschlitz (TIN1) und dritten Zeitschlitz (TDO) die Rede ist, so ist das eine reine Bezeichnung und bezieht sich nicht auf die Position innerhalb eines Zeitschlitzpaketes. When in this specification, from the first time slot (Tin0), the second time slot (TIN1) and third slot (TDO) is mentioned, this is a mere designation and does not refer to the position within a time slot packet. Vorzugsweise ist die zeitliche Positionierung der einzelnen mindestens drei Zeitschlitze (TIN0, TIN1, TDO) innerhalb der Zeitschlitzpakete immer gleich oder zumindest durch einen Algorithmus vorhersagbar. Preferably, the temporal positioning of the individual at least three time slots (Tin0, TIN1, TDO) is always equal or at least predictable by an algorithm within the time slot packets. Auch zeigt die Figur den zugehörigen Systemtakt (2 Draht Takt). Also, the figure shows the associated system clock (2 wire clock). Im Zeitschlitzpaket n – 1 liefert der Busknoten im Zeitschlitz TDO n-1 eine logische 1 und im Zeitschlitzpakte n im Zeitschlitz TDO n eine logische 1 und im Zeitschlitzpakte n + 1 im Zeitschlitz TDO n +1 eine logische 0. Die vom Bus-Master (BM) gesendeten Daten in den Zeitschlitzen TIN0 n-1 , TIN1 n-1 , TIN0 n , TIN1 n , TIN0 n+1 , TIN1 n+1 sind in Ihrem logischen Gehalt nicht beispielhaft festgelegt und darum schraffiert. In the time slot packet n - 1 of the bus node provides in the time slot TDO n-1 is a logical 1 and in the time slot pacts a logical 1 and n in the time slot packets n + 1 in the time slot TDO n in time slot TDO n +1 a logic 0. The (from the bus master BM) data transmitted in the time slots Tin0 n-1, n-1 TIN1, Tin0 n, n TIN1, Tin0 n + 1, n + 1 TIN1 are not specified by way of example in their logical content and therefore hatched. Das mit „TOW” bezeichnete Signal soll den Potenzialverlauf auf dem Eindrahtdatenbus (b1, b2, b3...b n , ... b m ) oder einem angeschlossenen n-ten Eindrahtdatenbusabschnitt (b n ) des Eindrahtdatenbusses (b1, b2, b3...b n , ... b m ) schematisch veranschaulichen. The labeled "TOW" signal to the potential profile on the Eindrahtdatenbus (b1, b2, b3 ... b n ... b m) or a connected n-th Eindrahtdatenbusabschnitt (b n) of the Eindrahtdatenbusses (b1, b2, b3 ... b n ... b m) illustrate schematically. Aus diesem Potenzialverlauf auf dem betroffenen Eindrahtdatenbusabschnitt (b n ) erzeugt beispielhaft der erste Komparator (C 2H ) die durch den betroffenen Busknoten empfangenen Daten (TDAin 2 ). For this potential profile on the affected Eindrahtdatenbusabschnitt (b n) by way of example, the first comparator (C 2 H) generates the signals received by the relevant bus node data (TDAin 2). Der zweite Komparator (C 2L ) erzeugt beispielhaft aus dem Potenzialverlauf auf dem betroffenen Eindrahtdatenbusabschnitt (b n ) das durch den Busknoten empfangene Taktsignal (TCKin 2 ), das dem rekonstruierten Systemtakt entspricht. The second comparator (C 2 L) generated by way of example of the potential curve on the affected Eindrahtdatenbusabschnitt (b n) by the bus node the received clock signal (TCKin 2) corresponding to the reconstructed system clock. Bei geeigneter Synchronisierung von betroffenem Busknoten und Bus-Master, erzeugt der betroffene Busknoten einen internen Systembasistakt (TCK), der erst in der zweiten Halbtaktperiode des dritten Zeitschlitzes (TDO n ) der Systemtaktperiode (T) einen Puls mit der Dauer einer Halbtaktperiode zeigt. With a suitable synchronization of the affected bus node and bus master, the affected bus node generates an internal system base clock (TCK), the first in the second half of the clock period of the third time slot (TDO n) of the system clock period (T) shows a pulse with the duration of a half clock period. Mit der steigenden Flanke dieses Signals übernimmt der Busknoten in diesem Beispiel die logischen Werte der vom Bus-Master gesendeten Daten (TDAin 2 mittels der fallenden Flanke von TCKin 2 ausgelesen). With the rising edge of this signal the bus node takes over the logical values of the data sent by the bus master in this example (TDAin 2 by means of the falling edge of TCKin 2 read). Mit der fallenden Flanke des Systemtakts (TCK) zu Beginn des nächsten Zeitschlitzpaketes wird der in diesem Beispiel vom Busknoten zu sendende Wert (TDO) geändert. With the falling edge of the system clock (TCK) to the beginning of the next time slot of the packet by the bus node value to be transmitted in this example (TDO) is changed. TDAout 2 wird jedoch erst im dritten Zeitschlitz (TDO n+1 ) des folgenden Zeitschlitzpaketes aktiv, wenn der betroffene Busknoten senden darf. TDAout 2, however, (n TDO + 1) until the third time slot of the following timeslot packet active when the bus node concerned is allowed to send. Dem Fachmann ist klar, dass die Steuerung nicht nur mittels der in The skilled artisan will appreciate that the controller not only by means of in 5 5 dargestellten Steuerung über die fallende Flanke des Systemtaktes (TCK) möglich ist, sondern auch über die steigenden Flanke. Controller shown on the falling edge of the system clock (TCK) is possible, but also the rising edge.
  • Fig. 6 Fig. 6
  • [0121] [0121]
    6 6 zeigt einen beispielhaften Eindrahtdatenbus (b1, b2, b3) mit drei Busknoten (BS1, BS2, BS3) und drei Eindrahtdatenbusabschnitten (b1, b2, b3) und einem Busmaster (BM). shows an exemplary Eindrahtdatenbus (b1, b2, b3) with three bus node (BS1, BS2, BS3) and three Eindrahtdatenbusabschnitten (b1, b2, b3) and a bus master (BM). Der erste Eindrahtdatenbusabschnitt (b1) verbindet den Busmaster (BM) mit dem ersten Busknoten (BS1). The first Eindrahtdatenbusabschnitt (b1) connecting said bus master (BM) with the first bus node (BS1).
  • [0122] [0122]
    Der zweite Eindrahtdatenbusabschnitt (b2) verbindet den zweiten Busknoten (BS2) mit dem ersten Busknoten (BS1). The second Eindrahtdatenbusabschnitt (b2) connecting the second bus node (BS2) to the first bus node (BS1). Der dritte Eindrahtdatenbusabschnitt (b3) verbindet den dritten Busknoten (BS3) mit dem zweiten Busknoten (BS2). The third Eindrahtdatenbusabschnitt (b3) connecting the third bus node (BS3) to the second bus node (BS2).
  • [0123] [0123]
    Der Eindrahtdatenbus wird durch einen Bus-Master (BM) mittels einer Master-Eindrahtdatenbusschnittstelle (OWM) gesteuert, an die der erste Eindrahtdatenbusabschnitt (b1) angeschlossen ist. The Eindrahtdatenbus is a bus master (BM) by means of a master Eindrahtdatenbusschnittstelle (OWM) is controlled, to which the first Eindrahtdatenbusabschnitt (b1) is connected.
  • [0124] [0124]
    Die erste Eindrahtdatenbusschnittstelle (OWS1) ist mit dem ersten Eindrahtdatenbusabschnitt (b1) verbunden. The first Eindrahtdatenbusschnittstelle (OWS1) is connected to the first Eindrahtdatenbusabschnitt (b1). Sie empfängt über diesen ersten Eindrahtdatenbusabschnitt (b1) Daten vom Bus-Master und sendet solche zu diesem. It receives over these first Eindrahtdatenbusabschnitt (b1) data from the bus master and sends those to this. Intern stellt sie einen ersten rekonstruierten Systemtakt (TCK1) bereit, mit dem die interne JTAG-Schnittstelle des ersten Busknotens betrieben wird. Internally, it provides a first reconstructed system clock (TCK1) with which the internal JTAG interface of the first bus node is operated. Des Weiteren stellt sie das erste kombinierte TMS-TDI-Signal (TMS_TDI1) bereit, das in diesem Beispiel im Zeitmultiplex das Test-Mode-Signal (TMS) und das Dateneingangssignal (TDI) umfasst. Furthermore, it provides the first combined TMS-TDI signal (TMS_TDI1), which comprises in this example in the time-division multiplex the test mode signal (TMS) and the data input signal (TDI). Mit dem Test-Mode-Signal (TMS) wird der endliche Automat (finite state machine) des Test-Controllers (TAPC) der JTAG-Schnittstelle des ersten Busknotens gesteuert. With the test mode signal (TMS) is the finite state machine (finite state machine) of the test controller (TAPC) controlling the JTAG interface of the first bus node. Die Daten des TDI-Signalanteils werden zum Beschicken der Schieberegister der JTAG-Schnittstelle des ersten Busknotens benutzt. The data from the TDI signal component to be used for loading the shift register of the JTAG interface of the first bus node. Umgekehrt liefert die JTAG-Schnittstelle mit dem seriellen TDO Ausgangssignal Daten aus den Registern der JTAG-Schnittstelle des ersten Busknotens zurück. Conversely delivers the JTAG interface back to the serial output signal TDO data from the registers of the JTAG interface of the first bus node. Durch ein erstes Transfer-Gate (TG1) kann der erste Eindrahtdatenbusabschnitt (b1) mit dem nachfolgenden zweiten Eindrahtdatenbusabschnitt (b2) verbunden werden. By a first transfer gate (TG1), the first Eindrahtdatenbusabschnitt (b1) are connected to the subsequent second Eindrahtdatenbusabschnitt (b2). Hierzu beschreibt der Bus-Master ein hier nicht gezeichnetes Transfergate-Control-Register (TGCR) über den JTAG-Bus und setzt ein Flag, das die erste Enable-Leitung (en1) setzt oder löscht. To this end, the bus master describes a non-signed here transfer gate control register (TGCR) over the JTAG bus and sets a flag that the first enable line (en1) sets or clears. In Abhängigkeit von dieser ersten Enable-Leitung (en1) wird das erste Transfer-Gate (TG1) des ersten Busknotens geöffnet und geschlossen. In response to this first enable line (EN1), the first transfer gate (TG1) of the first bus node is opened and closed. Somit kann mittels eines Befehls vom Bus-Master (BM) der Eindrahtdatenbus (b1, b2, b3) verlängert und verkürzt werden. Thus, by means of a command from the bus master (BM) of the Eindrahtdatenbus (b1, b2, b3) are lengthened and shortened.
  • [0125] [0125]
    Die zweite Eindrahtdatenbusschnittstelle (OWS2) ist mit dem zweiten Eindrahtdatenbusabschnitt (b2) verbunden. The second Eindrahtdatenbusschnittstelle (OWS2) is connected to the second Eindrahtdatenbusabschnitt (b2). Sie empfängt über diesen ersten Eindrahtdatenbusabschnitt (b2) Daten vom Bus-Master (BM), wenn der erste Busknoten (BS1) sein Transfer-Gate (TG1) geschlossen hat. It receives over these first Eindrahtdatenbusabschnitt (b2) data from the bus master (BM), when the first bus node (BS1) has closed its transfer gate (TG1). Die zweite Eindrahtdatenbusschnittstelle (OWS2) sendet auch solche Daten zu dem Bus-Master (BM). The second Eindrahtdatenbusschnittstelle (OWS2) also sends such data to the bus master (BM). Intern stellt sie einen zweiten rekonstruierten Systemtakt (TCK2) bereit, mit dem die interne JTAG-Schnittstelle des zweiten Busknotens (BS2) betrieben wird. Internally, it provides a second reconstructed system clock (tCK2) with which the internal JTAG interface of the second bus node (BS2) is operated. Des Weiteren stellt sie das zweite kombinierte TMS-TDI-Signal (TMS_TDI2) bereit, das in diesem Beispiel im Zeitmultiplex das Test-Mode-Signal (TMS) und das Dateneingangssignal (TDI) umfasst. Furthermore, it provides the second combined TMS-TDI signal (TMS_TDI2), which comprises in this example in the time-division multiplex the test mode signal (TMS) and the data input signal (TDI). Mit dem Test-Mode-Signal (TMS) wird der endliche Automat (finite state machine) des Test-Controllers (TAPC) der JTAG-Schnittstelle des zweiten Busknotens (BS2) gesteuert. With the test mode signal (TMS) is the finite state machine (finite state machine) of the test controller (TAPC) controlling the JTAG interface of the second bus node (BS2). Die Daten des TDI-Signalanteils werden zum Beschicken der Schieberegister der JTAG-Schnittstelle des zweiten Busknotens benutzt. The data from the TDI signal component to be used for loading the shift register of the JTAG interface of the second bus node. Umgekehrt liefert die JTAG-Schnittstelle des zweiten Busknotens mit dem seriellen TDO Ausgangssignal Daten aus den Registern der JTAG-Schnittstelle des zweiten Busknotens zurück. Conversely returns the JTAG interface of the second bus node to the serial output signal TDO data from the registers of the JTAG interface of the second bus node. Durch ein zweites Transfer-Gate (TG2) kann der zweite Eindrahtdatenbusabschnitt (b2) mit dem dritten Eindrahtdatenbusabschnitt (b3) verbunden werden. Through a second transfer gate (TG2), the second Eindrahtdatenbusabschnitt (b2) are connected to the third Eindrahtdatenbusabschnitt (b3). Hierzu beschreibt der Bus-Master ein hier nicht gezeichnetes Transfergate-Control-Register (TGCR) über den JTAG-Bus und setzt ein Flag, das die zweite Enable-Leitung (en2) setzt oder löscht. To this end, the bus master describes a non-signed here transfer gate control register (TGCR) over the JTAG bus and sets a flag that the second enable line (en2) sets or clears. In Abhängigkeit von dieser zweiten Enable-Leitung (en2) wird das zweite Transfer-Gate (TG2) des zweiten Busknotens geöffnet und geschlossen. In response to this second enable line (en2), the second transfer gate (TG2) of the second bus node is opened and closed. Somit kann mittels eines Befehls vom Bus-Master (BM) der Eindrahtdatenbus (b1, b2, b3) noch weiter verlängert und verkürzt werden. Thus, by means of a command from the bus master (BM) of the Eindrahtdatenbus (b1, b2, b3) to be further lengthened and shortened.
  • [0126] [0126]
    Die dritte Eindrahtdatenbusschnittstelle (OWS3) ist mit dem dritten Eindrahtdatenbusabschnitt (b3) verbunden. The third Eindrahtdatenbusschnittstelle (OWS3) is connected to the third Eindrahtdatenbusabschnitt (b3). Sie empfängt über diesen dritten Eindrahtdatenbusabschnitt (b3) Daten vom Bus-Master (BM), wenn der erste Busknoten (BS1) sein Transfer-Gate (TG1) geschlossen hat und wenn der zweite Busknoten (BS2) ebenfalls sein zweites Transfer-Gate (TG2) geschlossen hat. It receives via this third Eindrahtdatenbusabschnitt (b3) data from the bus master (BM) when the first bus node (BS1) has its transfer gate (TG1) is closed and when the second bus node (BS2) also his second transfer gate (TG2 ) has closed. Die dritte Eindrahtdatenbusschnittstelle (OWS3) sendet auch solche Daten zu dem Bus-Master (BM). The third Eindrahtdatenbusschnittstelle (OWS3) also sends such data to the bus master (BM). Intern stellt sie einen dritten rekonstruierten Systemtakt (TCK3) bereit, mit dem die interne JTAG-Schnittstelle des dritten Busknotens (BS2) betrieben wird. Internally, it provides a third reconstructed system clock (tCK3) with which the internal JTAG interface of the third bus node (BS2) is operated. Des Weiteren stellt sie das dritte kombinierte TMS-TDI-Signal (TMS_TDI3) bereit, das in diesem Beispiel im Zeitmultiplex das Test-Mode-Signal (TMS) und das Dateneingangssignal (TDI) für die JTAG-Schnittstelle des dritten Busknotens (BS3) umfasst. Furthermore, it provides the third combined TMS-TDI signal (TMS_TDI3) prepared in this example in the time-division multiplex the test mode signal (TMS) and the data input signal (TDI) for the JTAG interface of the third bus node (BS3) comprises , Mit dem Test-Mode-Signal (TMS) wird der endliche Automat (finite state machine) des Test-Controllers (TAPC) der JTAG-Schnittstelle des dritten Busknotens (BS3) gesteuert. With the test mode signal (TMS) is the finite state machine (finite state machine) of the test controller (TAPC) controlling the JTAG interface of the third bus node (BS3). Die Daten des TDI-Signalanteils werden zum Beschicken der Schieberegister der JTAG-Schnittstelle des dritten Busknotens (BS3) benutzt. The data from the TDI signal component to be used for loading the shift register of the JTAG interface of the third bus node (BS3). Umgekehrt liefert die JTAG-Schnittstelle des dritten Busknotens (BS3) mit dem seriellen TDO-Ausgangssignal Daten aus den Registern der JTAG-Schnittstelle des dritten Busknotens (BS3) zurück. Conversely delivers the JTAG interface of the third bus node (BS3) to the serial TDO output data from the registers of the JTAG interface of the third bus node (BS3) back. Durch ein drittes Transfer-Gate (TG3) kann der dritte Eindrahtdatenbusabschnitt (b3) mit weiteren Eindrahtdatenbusabschnitten (b n ) verbinden. Through a third transfer gate (TG3) can connect the third Eindrahtdatenbusabschnitt (b3) with further Eindrahtdatenbusabschnitten (b n). Hier soll der dritte Busknoten aber beispielhaft den Eindrahtdatenbus (b1, b2, b3) abschließen. Here, however, the third bus node to an example of the Eindrahtdatenbus (b1, b2, b3) complete.
  • [0127] [0127]
    Jeder der Busknoten ist mit Gruppen von Leuchtmitteln (LM1, LM2, LM3) verbunden, die durch den jeweiligen Busknoten (BS1, BS2, BS3) gesteuert werden. Each of the bus node is connected to groups of light-emitting means (LM1, LM2, LM3), which are controlled by the respective bus node (BS1, BS2, BS3). Andere Verbraucher elektrischer Energie sind natürlich denkbar. Other consumers of electrical energy are conceivable.
  • Fig. 7 Fig. 7
  • [0128] [0128]
    7 7 entspricht der Aneinanderreihung zweier Busknotendatenbusschnittstellen in Form von zwei rechten Hälften der corresponding to the juxtaposition of two Busknotendatenbusschnittstellen in the form of two right halves of the 3 3 . , Ein vorausgehender n-ter Eindrahtdatenbusabschnitt (b n ) ist mit einem n-ten Busknoten (BS n ) verbunden. A preceding n th Eindrahtdatenbusabschnitt (b n) is connected to an n-th bus node (BS n). Dieser n-te Busknoten (BS n ) kann mittels seines Transfergatters (TG) diesen vorausgehenden n-ten Eindrahtdatenbusabschnitt (b n ) mit dem n + 1-ten Eindrahtdatenbusabschnitt (b (n+1) ) verbinden. This n-th bus node (BS n) can connect by means of its transfer gate (TG) preceding them nth Eindrahtdatenbusabschnitt (b n) to the n + 1-th Eindrahtdatenbusabschnitt (b (n + 1)). Sofern das Transfer-Gatter des n-ten Busknotens (BS n ) geöffnet ist, legt ein dritter Schalter (S 3L ) das Potenzial des n + 1-ten Eindrahtdatenbusabschnitts (b (n+1) ) und damit aller nachfolgenden Eindrahtdatenbusabschnitte (b (n+2) ) auf ein definiertes Potenzial (GND) und verhindert damit die versehentliche Datenübertragung. Provided that the transfer gate of the n-th bus node (BS n) is open, a third switch sets (S 3L) the potential of the n + 1-th Eindrahtdatenbusabschnitts (b (n + 1)), and thus all subsequent Eindrahtdatenbusabschnitte (b ( n + 2)) to a defined potential (GND), thereby preventing the inadvertent data transfer.
  • [0129] [0129]
    Der n + 1-te Busknoten (BS (n+1) ) kann mittels seines Transfergatters (TG) wieder diesen vorausgehenden n + 1-ten Eindrahtdatenbusabschnitt (b (n+1) ) mit dem n + 2-ten Eindrahtdatenbusabschnitt (b (n+2) ) verbinden. The n + 1-th bus node (BS (n + 1)) can (TG) again this preceding n + by means of its transfer gate 1-th Eindrahtdatenbusabschnitt (b (n + 1)) (with the n + 2-th Eindrahtdatenbusabschnitt (b connect n + 2)). Sofern das Transfer-Gatter des n + 1-ten Busknotens (BS (n+1) ) geöffnet ist, legt ein dritter Schalter (S 3L ) wieder das Potenzial des n + 2-ten Eindrahtdatenbusabschnitts (b (n+2) ) und damit aller nachfolgenden Eindrahtdatenbusabschnitte (b (n+3) ), sofern vorhanden, auf ein definiertes Potenzial (GND) und verhindert damit die versehentliche Datenübertragung. Provided that the transfer gate of the n + 1-th bus node (BS (n + 1)) is opened, a third switch sets (S 3L) again the potential of the n + 2-th Eindrahtdatenbusabschnitts (b (n + 2)) and thus all subsequent Eindrahtdatenbusabschnitte (b (n + 3)), if present, at a defined potential (GND), thereby preventing the inadvertent data transfer.
  • Fig. 8 Fig. 8
  • [0130] [0130]
    8 8th zeigt einen Implementierungsvorschlag für eine Master-Eindrahtdatenbusschnittstelle (OWM) mit beispielhaft umgekehrten Spannungsvorzeichen gegenüber dem in den bisherigen Figuren gezeigten Realisierungsvorschlag. shows a proposal for implementing a master Eindrahtdatenbusschnittstelle (OWM) with exemplary reverse voltage sign from that shown in the previous figures realization proposal. Ein Spannungsregler (PS) erzeugt aus einer externen Versorgungsspannung (V ext1 ) eine Referenzspannung (VREF). A voltage regulator (PS) is generated from an external supply voltage (V ext1) a reference voltage (VREF). Der nur einmal notwendige untere Widerstand (R 0L ) und der obere Widerstand (R 0H ) des Spannungsteilerpaares, das beispielhaft den Pull-Schaltkreis bildet, werden durch den ersten Widerstand (R1) und den zweiten Widerstand (R2) gebildet. The only once necessary lower resistance (R 0L) and the upper resistor (R 0H) of the voltage divider pair which forms an example of the pull-circuit are formed by the first resistor (R1) and the second resistor (R2). Der Pull-Schaltkreis hält den Eindrahtdatenbus (b1, b2, b3) im zweiten Spannungsbereich (V B2 ) auf einem mittleren Potenzial (V M ), wenn keiner der anderen Sender (S 1L , S 1H , I 1 , S 2H , I 2 ) aktiv ist. The pull circuit holds the Eindrahtdatenbus (b1, b2, b3) in the second voltage range (V B2) at an intermediate potential (V M) when none of the other transmitter (S 1L, S 1H, I 1, S 2 H, I 2 ) is active. Hier ist beispielhaft der erste Eindrahtdatenbusabschnitt (b1) am Ausgang der Master-Eindrahtdatenbusschnittstelle (OWM) angeschlossen. Here, the first Eindrahtdatenbusabschnitt (b1) is exemplary (OWM) connected to the output of the master Eindrahtdatenbusschnittstelle. Der Schalter (S 1H ) der steuerbaren Stromquelle (S 1H , I 1 ) für den Sender des Bus-Masters wird durch den zweiten Transistor (T2) gebildet. The switch (S 1 H) of the controllable current source (S 1 H, I 1) for the transmitter of the bus master is formed by the second transistor (T2). Der dominierende Schalter (S 1L ) wird durch den ersten Transistor (T1) gebildet. The dominant switch (S 1L) is formed by the first transistor (T1). Der zweite Transistor (T2) ist in diesem Beispiel ein N-Kanal-Transistor. The second transistor (T2) is an N-channel transistor in this example. Der erste Transistor (T1) ist in diesem Beispiel ein P-Kanal-Transistor. The first transistor (T1) is a P-channel transistor in this example. Über einen beispielhaften invertierenden Pufferschaltkreis (buf) wird der erste Transistor (T1) mit dem Systemtakt (TCK) angesteuert. About an exemplary inverting buffer circuit (BUF) is driven, the first transistor (T1) with the system clock (TCK). Über ein NOR-Gatter (NOR) wird der zweite Transistor (T2) mit dem kombinierten TMS-TDI Signal (TMS_TDI) angesteuert, wenn das Systemtaktsignal (TCK) inaktiv ist. A NOR gate (NOR), the second transistor (T2) with the combined TMS-TDI signal (TMS_TDI) is driven when the system clock signal (TCK) is inactive. Durch den Spannungsteiler (R3) wird eine Referenzspannung erzeugt, mit der der Komparator (cmp) den Spannungspegel auf dem angeschlossenen ersten Eindrahtdatenbusabschnitt (b1) vergleicht und das Datensignal (TDO) für die weitere Verarbeitung innerhalb des Busmasters (BM) erzeugt. By the voltage divider (R3) is generated a reference voltage, the comparator (CMP) compares the voltage level on the connected first Eindrahtdatenbusabschnitt (b1) and the data signal (TDO) for further processing within the bus master (BM) is generated.
  • Fig. 9 Fig. 9
  • [0131] [0131]
    9 9 zeigt eine beispielhafte Implementierung der n-ten Eindrahtdatenbusschnittstelle (OWS n ) eines n-ten Busknotens (BS n ) der Busknoten (BS1, BS2, BS3) mit beispielhaft umgekehrten Spannungsvorzeichen passend zur Master-Eindrahtdatenbusschnittstelle (OWM) der shows an exemplary implementation of the n-th Eindrahtdatenbusschnittstelle (OWS n) of an n-th bus node (BS n) of the bus node (BS1, BS2, BS3) with exemplary reverse voltage sign to match the master Eindrahtdatenbusschnittstelle (OWM) of 8 8th . , Die Eindrahtdatenbusschnittstelle (OWS n ) des n-ten Busknotens (BS n ) ist beispielhaft an den n-ten Eindrahtdatenbusabschnitt (b n ) angeschlossen. The Eindrahtdatenbusschnittstelle (OWS n) of the n-th bus node (BS n) is connected by way of example to the n-th Eindrahtdatenbusabschnitt (b n). Der Schalter der steuerbaren Stromquelle (S 2H , I 2 ) für den Sender des Busknotens wird durch den dritten Transistor (T3) gebildet. The switch of the controllable current source (S 2H, I 2) for the transmitter of the bus node is formed by the third transistor (T3). Dessen Innenwiderstand wird durch den seriell geschalteten siebten Widerstand (R7) bestimmt. Whose internal resistance is determined by the series-connected seventh resistor (R7). Durch den Spannungsteiler aus dem vierten Widerstand (R4), dem fünften Widerstand (R5) und den sechsten Widerstand (R6) werden zwei Referenzspannungen aus der Versorgungsspannung (V bat ) des Busknotens erzeugt. By the voltage divider of the fourth resistor (R4), the fifth resistor (R5) and the sixth resistor (R6), two reference voltages from the supply voltage (V bat) generates the bus node. Mit diesen zwei Referenzspannungen vergleichen ein zweiter Komparator (cmp2) und ein dritter Komparator (cmp3) das Potenzial auf dem beispielhaft angeschlossenen n-ten Eindrahtdatenbusabschnitt (b n ). Comparing these two reference voltages, a second comparator (CMP2) and a third comparator (CMP3) the potential on the way of example connected nth Eindrahtdatenbusabschnitt (b n). Sie erzeugen hieraus den rekonstruierten Systemtakt (TCK n ) des n-ten Busknotens (BS n ) und das n-te kombinierte TMS-TDI-Signal (TMS_TDI n ) innerhalb des n-ten Busknotens (BS n ) für die Ansteuerung des Test-Controllers (TAPC) der JTAG-Schnittstelle innerhalb des n-ten Busknotens (BS n ). They therefrom generate the reconstructed system clock (TCK n) of the n-th bus node (BS n) and the n-th combined TMS-TDI signal (TMS_TDI n) within the n-th bus node (BS n) for the actuation of the test controller (TAPC) of the JTAG interface within the n-th bus node (BS n). Hierbei werden Takt und Daten durch eine Verzögerungseinheit (Δt) für das kombinierte TMS-TDI-Signal (TMS_TDI n ) wieder synchronisiert. Here, clock and data through a delay unit (.DELTA.t) are used for the combined TMS-TDI signal (TMS_TDI n) are synchronized again. Das Ausgangssignal der JTAG-Schnittstelle des n-ten Busknotens (BS n ) wird in diesem Beispiel genutzt, um über einen invertierenden zweiten Pufferschaltkreis (buf2) den dritten Transistor (T3) anzusteuern. The output signal of the JTAG interface of the n-th bus node (BS n) is used in this example to drive a second inverting buffer circuit (BUF2) the third transistor (T3). Dem Fachmann wird es ein Leichtes sein, die zeitliche Struktur der Signale durch eine geeignete Logik sicherzustellen. The skilled person will be easy to ensure the temporal structure of the signals by a suitable logic.
  • Fig. 10 Fig. 10
  • [0132] [0132]
    10 10 zeigt die innere Struktur einer erfindungsgemäßen JTAG-Schnittstelle. showing the internal structure of an inventive JTAG interface. Diese ist zu der in dem IEEE 1149 Standard vorgesehenen Architektur kompatibel, sodass die auf dem Markt erhältliche Software genutzt werden kann, was einen erheblichen Vorteil darstellt. This is compatible with the provided in the IEEE 1149 standard architecture, so that on the market software can be used, which is a considerable advantage.
  • [0133] [0133]
    In diesem Beispiel wird das kombinierte TMS-TDI-Signal (TMS_TDI n ) in einer Testdatenaufbereitung (TB) synchron zum Systemtakt (TCK) in das Test-Mode-Signal (TMS) und die seriellen Eingangsdaten (TDI) zerlegt. In this example, the combined TMS-TDI signal (TMS_TDI n) in a test data processing (TB) in synchronism with the system clock (TCK) in the test mode signal (TMS) and the serial input data (TDI) is decomposed. Mit dem Test-Mode-Signal (TMS) wird wieder der Test-Controller (TAPC) synchron zum Takt entsprechend dem bereits aus dem Stand der Technik bekannten und bei der Beschreibung der With the test mode signal (TMS), the test controller (TAPC) is again synchronized to the clock in accordance with the already known from the prior art and in the description 1 1 besprochen Zustandsdiagramm gesteuert. state diagram discussed controlled. Dieses Zustandsdiagramm eines Test-Controllers (TAPC) kennzeichnet im Sinne dieser Offenbarung eine JTAG-Schnittstelle, da durch Einhaltung dieses Zustandsdiagramms erst Software-Kompatibilität hergestellt wird. This state diagram of a test controller (TAPC) denotes a JTAG interface for the purposes of this disclosure, as only software compatibility is established by compliance with this state diagram. Durch das Steuersignal (sir_sdr) für den ersten Multiplexer (MUX1) schaltet der Test-Controller zwischen dem Instruktionsregister (IR) und den Datenregistern (BR, IDCR, RX, ILR) mittels des ersten Multiplexers (MUX1) um. By the control signal (sir_sdr) for the first multiplexer (MUX1) switches the test controller between the instruction register (IR) and the data registers (BR, IDCR, RX, ILR) by means of the first multiplexer to (MUX1). Der serielle Dateneingang (TDI) wird auf alle Datenregister (BR, IDCR, RX, ILR), das Instruktionsregister (IR) und ggf. weitere Datenregister geleitet. The serial data input (TDI) is directed to all the data register (BR, IDCR, RX, ILR), the instruction register (IR) and possibly other data registers. Alle diese Register sind typischerweise zweistufig ausgeführt. All of these registers are typically carried out in two stages. Das bedeutet, dass sie über ein Schieberegister einer Bit-Länge m und parallel dazu über ein Schattenregister der gleichen Länge m verfügen. This means that they have a shift register a bit length m and parallel to a shadow register of the same length m. Das Schieberegister dient dem Datentransport, währen das Schattenregister die gültigen Daten enthält. The shift register is used for data transfer while using the shadow register contains valid data. Wie oben beschrieben, werden die Daten in Abhängigkeit vom Zustand des Test-Controllers (TAPC) in das Schattenregister vom Schieberegister geladen oder vom Schattenregister in das Schieberegister geladen oder geschoben oder ruhen. As described above, the data (TAPC) is loaded into the shadow register from the shift register or loaded from the shadow register into the shift register or pushed or rest depending on the state of the test controller. In dem Beispiel der In the example of 10 10 steuert ein Instruktionsdekoder (IRDC) in Abhängigkeit vom Inhalt des Instruktionsregisters (IR) die JTAG-Schnittstelle. controls an instruction decoder (IRDC) depending on the contents of the instruction register (IR), the JTAG interface. Beispielsweise ist es denkbar, dass der betreffende Busknoten nur dann senden darf, wenn das Schattenregister des Instruktionsregisters (IR) an bestimmten Bit-Positionen bestimmte Werte, also eine bestimmte Sendeadresse enthält. For example, it is conceivable that the bus node in question is allowed to transmit only if the shadow registers of the instruction register (IR) at specific bit positions of certain values, that contains a particular sending address. Eine solche Adressierung kann aber auch in einem separaten Senderegister (SR) vorgenommen werden. but such addressing may be performed in a separate transmission register (SR).
  • [0134] [0134]
    Besonders bevorzugt verfügt die JTAG-Schnittstelle über ein Busknotenadressregister (BKADR). Particularly preferably, the JTAG interface has a Busknotenadressregister (BKADR). Dieses gibt die Identifikationsnummer des Busknotens an. This gives the identification number of the bus node. Des Weiteren verfügt die JTAG Schnittstelle bevorzugt über ein Senderegister (SR). Furthermore, the JTAG interface preferably has a transmission register (SR). Dieses Senderegister (SR) wird durch den Busmaster (BM) gesetzt und gibt die Nummer des Busknotens an, der senden soll/darf. This transmission register (SR) is set by the bus master (BM) and indicates the number of the bus node that is sending / may. Nur, wenn beide Adressen, die Adresse im Busknotenadressregister (BKADR) und die Adresse im Senderegister (SR) übereinstimmen, darf der betreffende Busknoten (BS n ) zur vorbestimmten Zeit senden. Only if both the address and the address in Busknotenadressregister (BKADR) and the address in the transmit register (SR) match, then the bus node in question is allowed to transmit at the predetermined time (BS n). Um die Busknotenadressen in den Busknotenadressregistern (BKADR) der Busknoten bei der Initialisierung des Eindrahtdatenbussystems zu setzen, sind zu Anfang alle Transfer-Gates (TG) aller Busknoten geöffnet. To Busknotenadressen in Busknotenadressregistern (BKADR) to set the bus node during the initialization of Eindrahtdatenbussystems, all transfer gates (TG) opened all bus nodes at the beginning. Dies kann vorzugsweise durch einen speziellen Befehl an alle erreichbaren Instruktionsregister (IR) aller an den Eindrahtdatenbus (b1, b2, b3) angeschlossenen erfindungsgemäßen JTAG-Schnittstellen und erreichbaren Busknoten geschehen. This may preferably by a special command to all accessible instruction register (IR) of all the Eindrahtdatenbus (b1, b2, b3) according to the invention done connected JTAG interfaces and reachable bus node. Hierfür müssen die Instruktionsregister (IR) dieser JTAG Schnittstellen in den niederwertigsten Bits, das sind die zuerst beschriebenen Schieberegisterbits, übereinstimmen. For this purpose, the instruction register must (IR) of the JTAG interface in the least significant bits, the shift register are the first-described match. Der Busmaster (BM) vergibt nach einem festgelegten Algorithmus dann die erste Busadresse an den ersten und einzigen Busknoten (BS1), der direkt mit ihm verbunden ist durch Beschreiben des ersten Busknotenadressregister (BKADR) des ersten Busknotens (BS1). The bus master (BM) according to a specified algorithm assigns then the first bus address to the first and one bus node (BS1) which is directly connected to it by writing the first Busknotenadressregister (BKADR) of the first bus node (BS1). Dann testet der Busmaster (BM) typischer-, aber nicht notwendiger Weise die Verbindung. Then, the bus master (BM) typically, but not necessarily tests the connection. Vorzugsweise kann das Busknotenadressregister (BKADR) des betreffenden Busknotens nur beschrieben werden, wenn das Transfer-Gate (TG) des betreffenden Busknotens nicht geschlossen ist. Preferably, the Busknotenadressregister (BKADR) of the respective bus node can only be written if the transfer gate (TG) of the respective bus node is not closed. Hierdurch wird sichergestellt, dass nur der letzte Busknoten, also der erste Busknoten in der Folge von Busknoten vom Busmaster aus, der sein Transfer-Gate (TG) nicht geschlossen hat, eine Busknotenadresse in sein Busknotenadressregister (BKADR) übernimmt. This ensures that only the last bus node, which is the first bus node in the sequence of bus node from the bus master of which has its transfer gate (TG) is not closed, a bus node in his Busknotenadressregister (BKADR) takes over. Nach einer solchen Übernahme wird das Transfer-Gate (TG) typischerweise automatisch oder per Software-Befehl des Bus-Masters geschlossen. After such acquisition, the transfer gate (TG) is typically closed automatically or via software command of the bus master. Damit wird die im Busadressregister gespeicherte Busknotenadresse eingefroren. Thus stored in the Busadressregister bus node is frozen. Gleichzeitig kann nun die Adressierung des nachfolgenden Busknotens erfolgen. At the same time addressing the following bus node can now take place. Um ein geordnetes Rücksetzen des Bussystems zu ermöglichen, wird beispielsweise ein für alle Busknoten gleicher Befehl im Instruktionsregister (IR) vorgesehen, der alle Transfer-Gatter aller Busknoten öffnet, sodass eine Neuvergabe von Adressen erfolgen kann. In order to enable an orderly reset the bus system, an equal for all bus node command in the instruction register (IR) is provided, for example, that opens all the transfer gates of all bus nodes, so that a re-allocation of addresses can be done. Sofern nach einer Adressvergabe der Busknoten mit dieser Busknotenadresse nicht antwortet, ist der Busknoten entweder defekt oder existiert nicht. does not respond unless after addressing of the bus node with this bus node, the bus node is either defective or does not exist. Im letzteren Fall kennt dann der Bus-Master die Position aller Busknoten und deren Anzahl. In the latter case, the bus master knows the location of all bus nodes and their number.
  • [0135] [0135]
    Die beispielhafte JTAG-Schnittstelle der The exemplary JTAG interface 10 10 umfasst ein Standard gemäße Bypass-Register (BR), das zum Vorbeileiten von Daten durch die JTAG-Schnittstelle dient. includes a standard modern bypass register (BR) which is used for bypassing of data through the JTAG interface. Darüber hinaus umfasst es in diesem Beispiel ein Identifikationsregister (IDCR) zum Auslesen einer Seriennummer des Schaltkreises und weitere Datenregister (RX), die dem JTAG-Standard entsprechen. In addition, it comprises in this example an identification register (IDCR) for reading a serial number of the circuit and another data register (RX) corresponding to the JTAG standard. Diese können beispielsweise Testregister und andere Register sein. These can be, for example test registers and other registers.
  • [0136] [0136]
    Erfindungsgemäß ist nun ein Beleuchtungsregister (ILR) vorgesehen. According to the invention, an illumination register (ILR) is now provided. Im Beleuchtungsregister (ILR) legt der Bus-Master (BM) Daten zur Einstellung der Energieversorgungen für die Leuchtmittel (LM) ab. In lighting register (ILR), the bus master (BM) places data for the power supplies for the illuminant setting (LM). Typischerweise handelt es sich bei den Energieversorgungen um ein oder mehrere (hier drei) Puls-Weiten-Modulations-(PWM-)Treiber (PWM1, PWM2, PWM3), die eine puls-weiten-(PWM-)modulierte Ausgangsspannung oder einen entsprechend modulierten Strom erzeugen. Typically, in power supplies to one or more (here three) pulse-width modulation (PWM) driver (PWM1, PWM2, PWM3), the modulated pulse-width-a (PWM) modulated output voltage or an appropriately Generate electricity.
  • Fig. 11 Fig. 11
  • [0137] [0137]
    11 11 zeigt die show the 10 10 mit dem Unterschied, dass die JTAG-Schnittstelle zusätzlich ein Beleuchtungsinstruktionsregister (ILIR) aufweist. with the difference that the JTAG interface further comprises an illumination instruction register (ILIR). Dieses steuert einen dritten Multiplexer (MUX3). This controls a third multiplexer (MUX3). Dieser kann die seriellen Eingabedaten für das Beleuchtungsregister (ILR) zwischen einem seriellen Eingang für Beleuchtungsdaten (SILDI n ) und dem seriellen Dateneingang (TDI) mittels eines Beleuchtungsdatenauswahlsignals (ilds) umschalten. This can switch the serial input data for the illumination register (ILR) between a serial input for illumination data (SILDI n) and the serial data input (TDI) by means of a lighting data selection signal (ILD). Gleichzeitig wird der Ausgang des Beleuchtungsregisters (ILR) auf den seriellen Ausgang für Beleuchtungsdaten (SILDO n ) kopiert. Simultaneously, the output of the illumination register (ILR) to the serial output for lighting data (SILDO n) is copied.
  • Fig. 12 Fig. 12
  • [0138] [0138]
    12 12 zeigt die mögliche direkte Verbindung mehrerer Schaltkreise mit JTAG-Controllern entsprechend shows the possible direct connection of several circuits with JTAG controllers according to 11 11 über eine Verkettung mittels der Eingänge für Beleuchtungsdaten (SILDI1, SILDI2, SILDI3) und entsprechender Ausgänge für Beleuchtungsdaten (SILDO1, SILDO2, SILDO3). via a chain by means of the inputs for lighting data (SILDI1, SILDI2, SILDI3) and the appropriate outputs for illumination data (SILDO1, SILDO2, SILDO3).
  • [0139] [0139]
    Hierdurch ist es möglich, ohne komplizierte Adressierung schnell Daten für ganze Gruppen von Leuchtmitteln zu übertragen, da nur noch ein Baustein adressiert werden muss. This makes it possible to transfer without complicated addressing fast data for entire groups of bulbs, because only one block must be addressed.
  • Fig. 13 Fig. 13
  • [0140] [0140]
    13 13 zeigt eine JTAG-Schnittstelle wie in shows a JTAG interface as in 10 10 mit dem Unterschied, dass Sie ein separates Transfer-Gate-Control-Register (TGCR) aufweist. with the difference that you have a separate transfer gate control register (TGCR). Anstatt das Flag für das Öffnen und Schließen des Transfer-Gate (TG) im Instruktionsregister (IR) zu platzieren, kann auch ein separates Transfer-Gate-Control-Register (TGCR) vorgesehen werden, das die entsprechende Enable-Leitung (en n ) des entsprechenden Busknotens (BS n ) erzeugt. Instead of placing the flag for the opening and closing of the transfer gate (TG) in the instruction register (IR), and a separate transfer gate control register (TGCR) can be provided that (n s) the appropriate Enable line produces the corresponding bus node (BS n).
  • Bezugszeichenliste LIST OF REFERENCE NUMBERS
  • b1 b1
    erster Eindrahtdatenbusabschnitt first Eindrahtdatenbusabschnitt
    b2 b2
    zweiter Eindrahtdatenbusabschnitt second Eindrahtdatenbusabschnitt
    b3 b3
    dritter Eindrahtdatenbusabschnitt third Eindrahtdatenbusabschnitt
    b n b n
    n-ter Eindrahtdatenbusabschnitt nth Eindrahtdatenbusabschnitt
    BKADR BKADR
    Busknotenadressregister Busknotenadressregister
    BM BM
    Bus-Master Bus master
    BR BR
    Bypass-Register Bypass Register
    BS1 BS1
    beispielhafter erster Busknoten exemplary first bus node
    BS2 BS2
    beispielhafter zweiter Busknoten exemplary second bus node
    BS3 BS3
    beispielhafter dritter Busknoten exemplary third bus node
    BS n BS n
    beispielhafter n-ter Busknoten (Der relevante Busknoten wird an verschiedenen Stellen dieser Offenbarung mit BS n bezeichnet) exemplary n-th bus node (The relevant bus node is referred to in various places of this disclosure with BS n)
    buf buf
    Pufferschaltkreis. Buffer circuit.
    buf2 buf2
    zweiter Pufferschaltkreis. the second buffer circuit.
    Busknoten bus node
    Busknoten-Schaltkreis. Bus node circuit. Der Busknoten ist typischerweise der integrierte Schaltkreis oder ein sonstiges elektrisches System, das durch den Host-Prozessor, den Bus-Master, über die Eindrahtdatenbus (b1, b2, b3) bzw. zumindest einen angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) gesteuert wird. The bus node is typically the integrated circuit or other electrical system by the host processor, the bus master via the Eindrahtdatenbus (b1, b2, b3) or at least a connected Eindrahtdatenbusabschnitt (b1, b2, b3) is controlled ,
    Bus-Master Bus master
    Masterschaltkreis. Master circuit. Der Bus-Master ist typischerweise der Host-Prozessor, über den der integrierte Schaltkreis, der Busknoten, gesteuert wird. The bus master is typically the host processor on the integrated circuit, the bus node, is controlled.
    C 2H C 2H
    erster Komparator auf Busknoten Seite. first comparator on bus node side. Der erste Komparator vergleicht den Spannungspegel auf dem Eindrahtdatenbus (b1, b2, b3) bzw. auf dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) mit einem ersten Schwellwert (V 2H ) und gibt über eine erste Aufbereitung (D 2H ) das durch den Busknoten empfangene Datensignal an das Innere der Schaltung des Busknotens, typischerweise der integrierten Schaltung oder des zu testenden oder zu steuernden Systems weiter. The first comparator compares the voltage level on the Eindrahtdatenbus (b1, b2, b3) and on the connected Eindrahtdatenbusabschnitt (b1, b2, b3) with a first threshold (V 2H), and outputs through a first treatment (D 2 H) passing through the Bus node received data signal further to the interior of the circuit of the bus node, typically the integrated circuit or of the test or system to be controlled. Der erste Komparator detektiert das Wechseln des Spannungspegels auf dem Eindrahtdatenbus (b1, b2, b3) bzw. auf dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) vom dritten Spannungsbereich (V B3 ) auf der einen Seite in den ersten Spannungsbereich (V B1 ) oder zweiten Spannungsbereich (V B2 ) auf der anderen Seite und umgekehrt. The first comparator detects the change of the voltage level on the Eindrahtdatenbus (b1, b2, b3) and on the connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the third voltage range (V B3) on one side in the first voltage range (V B1) or second voltage (V B2) on the other side and vice versa.
    C 2L C 2L
    zweiter Komparator auf Busknoten Seite. second comparator on bus node side. Der zweite Komparator vergleicht den Spannungspegel auf dem Eindrahtdatenbus (b1, b2, b3) bzw. auf dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) mit einem zweiten Schwellwert (V 2L ) und gibt über eine zweite Aufbereitung (D 2L ) das durch den Busknoten empfangene Taktsignal an das Innere der Schaltung des Busknotens, typischerweise der integrierten Schaltung oder des zu testenden oder zu steuernden Systems weiter. The second comparator compares the voltage level on the Eindrahtdatenbus (b1, b2, b3) and on the connected Eindrahtdatenbusabschnitt (b1, b2, b3) with a second threshold value (V 2L) and returns via a second treatment (D 2L) represented by the Bus node clock signal received on to the inside of the circuit of the bus node, typically the integrated circuit or of the test or system to be controlled. Der zweite Komparator detektiert das Wechseln des Spannungspegels auf dem Eindrahtdatenbus (b1, b2, b3) bzw. auf dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) vom ersten Spannungsbereich (V B1 ) auf der einen Seite in den dritten Spannungsbereich (V B3 ) oder zweiten Spannungsbereich (V B2 ) auf der anderen Seite und umgekehrt. The second comparator detects the change of the voltage level on the Eindrahtdatenbus (b1, b2, b3) and on the connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the first voltage range (V B1) on one side in the third voltage range (V B3) or second voltage (V B2) on the other side and vice versa.
    C 1H 1H C
    dritter Komparator auf Master Seite. third comparator to master page. Der dritte Komparator vergleicht den Spannungspegel auf dem Eindrahtdatenbus (b1, b2, b3) bzw. auf dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) mit einem dritten Schwellwert (V 1H ) und gibt das durch den Master empfangene Datensignal an das Innere der Schaltung des Masters, typischerweise den Host-Prozessor, weiter. The third comparator compares the voltage level on the Eindrahtdatenbus (b1, b2, b3) and on the connected Eindrahtdatenbusabschnitt (b1, b2, b3) with a third threshold value (V 1H), and outputs the data signal received by the master to the interior of the circuit of the master, typically the host processor further. Der dritte Komparator detektiert das Wechseln des Spannungspegels auf dem Eindrahtdatenbus (b1, b2, b3) bzw. auf dem angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) vom dritten Spannungsbereich (V B3 ) auf der einen Seite in den ersten Spannungsbereich (V B1 ) oder zweiten Spannungsbereich (V B2 ) auf der anderen Seite und umgekehrt. The third comparator detects the change of the voltage level on the Eindrahtdatenbus (b1, b2, b3) and on the connected Eindrahtdatenbusabschnitt (b1, b2, b3) of the third voltage range (V B3) on one side in the first voltage range (V B1) or second voltage (V B2) on the other side and vice versa.
    CIR CIR
    Zustand „Instruktionsregisterdaten laden” des Test-Controllers State "load instruction register data" of the test controller
    CDR CDR
    Zustand „Datenregisterdaten laden” des Test-Controllers State "load data register data" of the test controller
    cmp cmp
    Komparator comparator
    cmp2 CMP2
    zweiter Komparator second comparator
    cmp3 CMP 3
    dritter Komparator third comparator
    D 1H D 1H
    erste Aufbereitung. the first treatment.
    D 2H D 2H
    zweite Aufbereitung. second conditioning.
    DR DR
    Datenregister der JTAG-Schnittstelle (Es sind typischerweise mehrere Datenregister parallel geschaltet und werden über den zweiten Multiplexer (MUX2) während der Lesens der Datenregister (DR) ausgewählt.) Data register of the JTAG interface (There are typically connected in parallel and a plurality of data registers are selected (DR) via the second multiplexer (MUX2) during the reading of the data register.)
    drs drs
    Auswahlsignal für das Datenregister, das gelesen werden soll. Select signal for the data register to be read.
    Δt .delta.t
    Verzögerungseinheit für das kombinierte TMS-TDI-Signal (TMS_TDI n ) Delay unit for the combined TMS-TDI signal (TMS_TDI n)
    EDR1 EDR1
    Zustand „Datenregister Exit 1” des Test-Controllers (TAPC) State "data register Exit 1" of the test controller (TAPC)
    EDR2 EDR2
    Zustand „Datenregister Exit 2” des Test-Controllers (TAPC) State "data register Exit 2" of the test controller (TAPC)
    EIR1 EIR1
    Zustand „Instruktionsregister Exit 1” des Test-Controllers (TAPC) State "instruction register Exit 1" of the test controller (TAPC)
    EIR2 EIR2
    Zustand „Instruktionsregister Exit 2” des Test-Controllers (TAPC) State "Exit instruction register 2" of the test controller (TAPC)
    en1 en1
    erste Enable-Leitung zum Öffnen und Schließen des ersten Transfer-Gates (TG1) des ersten Busknotens (BS1) first enable line for opening and closing the first transfer gate (TG1) of the first bus node (BS1)
    en2 en2
    zweite Enable-Leitung zum Öffnen und Schließen des zweiten Transfer-Gates (TG2) des zweiten Busknotens (BS2) second enable line for opening and closing the second transfer gate (TG2) of the second bus node (BS2)
    en3 en3
    dritte Enable-Leitung zum Öffnen und Schließen des dritten Transfer-Gates (TG3) des dritten Busknotens (BS3) third enable line for opening and closing the third transfer gate (TG3) of the third bus node (BS3)
    en n s n
    n-te Enable-Leitung zum Öffnen und Schließen des dritten Transfer-Gates (TG3) des n-ten Busknotens (BS n ) n-th enable line for opening and closing the third transfer gate (TG3) of the n-th bus node (BS n)
    GND GND
    Bezugspotenzialleitung. Reference potential line. Diese liegt typischerweise aber nicht notwendigerweise auf Masse. This is typically but not necessarily grounded. Sie besitzt das Bezugspotenzial (V0). It has the reference potential (V0).
    I 1 I 1
    Stromquelle der steuerbaren Stromquelle (S 1H , I 1 ) für den Sender des Masters, also typischerweise des Host-Prozessors. Current source of the controllable current source (S 1 H, I 1) for the transmitter of the master, that is typically of the host processor.
    I 2 I 2
    Stromquelle der steuerbaren Stromquelle (S 2H , I 2 ) für den Sender des Busknotens, also der integrierten Schaltung oder des zu testenden oder steuernden Systems. Current source of the controllable current source (S 2H, I 2) for the transmitter of the bus node, that the integrated circuit or of the test or controlling system.
    IDCR IDCR
    Identifikationsregister identification register
    Ilds ilds
    Beleuchtungsdatenauswahlsignal Lighting data select signal
    ILR ILR
    Beleuchtungsregister lighting register
    ILIR ILIR
    Beleuchtungsinstruktionsregister Lighting instruction register
    IR IR
    Instruktionsregister der JTAG-Schnittstelle Instruction register of the JTAG interface
    IRDC IRDC
    Instruktionsdekoder instruction decoder
    LED LED
    Leuchtdiode. Led. Es kann sich im Sinne dieser Erfindung auch um die Parallel- und/oder Serienschaltung mehrerer LEDs handeln. It may be the purpose of this invention, the parallel and / or series connection of several LEDs.
    LM1 LM1
    Leuchtmittelgruppe 1, die durch den ersten Busknoten (BS1) gesteuert wird. Lamp group 1 through the first bus node (BS1) is controlled.
    LM2 LM2
    Leuchtmittelgruppe 2, die durch den zweiten Busknoten (BS2) gesteuert wird. Lamp group 2 through the second bus node (BS2) is controlled.
    LM3 LM3
    Leuchtmittelgruppe 3, die durch den dritten Busknoten (BS3) gesteuert wird. Lamp group 3 through the third bus node (BS3) is controlled.
    MUX1 MUX1
    erster Multiplexer innerhalb der JTAG Schnittstelle zum Umschalten zwischen den Datenregistern (DR) und dem Instruktionsregister (IR) first multiplexer within the JTAG interface for switching between the data registers (DR) and the instruction register (IR)
    MUX2 MUX2
    zweiter Multiplexer innerhalb der JTAG-Schnittstelle zum Auswählen des aktiven Datenregisters (DR) second multiplexer within the JTAG interface for selecting the active data register (DR)
    MUX3 MUX 3
    dritter Multiplexer zum Umschalten zwischen einem seriellen Eingang für Beleuchtungsdaten (SILDI n ) und den seriellen Eingangsdaten (TDI). third multiplexer for switching between a serial input for illumination data (SILDI n) and the input serial data (TDI).
    NOR NOR
    invertierender ODER-Schaltkreis inverting OR circuit
    OWM OWM
    Master-Eindrahtdatenbusschnittstelle Master Eindrahtdatenbusschnittstelle
    OWS1 OWS1
    erste Eindrahtdatenbusschnittstelle first Eindrahtdatenbusschnittstelle
    OWS2 OWS2
    zweite Eindrahtdatenbusschnittstelle second Eindrahtdatenbusschnittstelle
    OWS3 OWS3
    dritte Eindrahtdatenbusschnittstelle third Eindrahtdatenbusschnittstelle
    OWS n OWS n
    Eindrahtdatenbusschnittstelle des n-ten Busknotens Eindrahtdatenbusschnittstelle the nth bus node
    PCM PCM
    Puls-Code-Modulation Pulse-code modulation
    PDM PDM
    Puls-Dichte-Modulation Pulse density modulation
    PDR PDR
    Zustand „Pause Datenregister” des Test-Controllers (TAPC) State "pause data register" of the test controller (TAPC)
    PFM PFM
    Puls Frequenz Modulation Pulse frequency modulation
    PIR PIR
    Zustand „Pause Instruktionsregister” des Test-Controllers (TAPC) State "pause instruction register" of the test controller (TAPC)
    POM POM
    Pulse-On-Time Modulation und/oder Pulse-Off-Time-Modulation Pulse-On-Time Modulation and / or pulse-off time modulation
    PS PS
    Spannungsregler voltage regulators
    PWM PWM
    Puls-Weiten-Modulation. Pulse-width modulation. (Dieser Begriff umfasst im Sinne dieser Offenbarung alle bekannten Arten der Puls-Modulation wie beispielsweise PFM, PCM, PDM, POM etc.) (This term as used in this disclosure, all known types of pulse modulation such as PFM, PCM, PDM, POM, etc.)
    PWM1 PWM1
    erste PWM-Einheit first PWM unit
    PWM2 PWM 2
    zweite PWM-Einheit second PWM unit
    PWM3 PWM3
    dritte PWM-Einheit third PWM unit
    R 0 R 0
    Innenwiderstand des Pull-Schaltkreises (R 0H , R 0L ), der als vierte reale Spannungsquelle den Eindrahtdatenbus (b1, b2, b3) bzw. den angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) auf einem mittleren Potenzial (V M ) hält, wenn die anderen Sender (S 1L , S 1H , I 1 , S 2H , I 2 ) nicht aktiv sind. Internal resistance of the pull-circuit (R 0H, R 0L) serving as a fourth real voltage source the Eindrahtdatenbus (b1, b2, b3) and the connected Eindrahtdatenbusabschnitt (b1, b2, b3) stops at an intermediate potential (V M) when the other transmitters (S 1L, S 1H, I 1, S 2 H, I 2) are not active. (Nicht in den Figuren eingezeichnet) (Not drawn in the figures)
    R 0L R 0L
    unterer Widerstand des Spannungsteilerpaares, das beispielhaft den Pull-Schaltkreis bildet. lower resistance of the voltage divider pair which forms an example of the pull circuit. Der Pull-Schaltkreis hält den Eindrahtdatenbus (b1, b2, b3) bzw. den angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) im zweiten Spannungsbereich (V B2 ) auf einem mittleren Potenzial (V M ), wenn keiner der anderen Sender (S 1L , S 1H , I 1 , S 2H , I 2 ) aktiv ist. The pull circuit holds the Eindrahtdatenbus (b1, b2, b3) and the connected Eindrahtdatenbusabschnitt (b1, b2, b3) in the second voltage range (V B2) at an intermediate potential (V M) when none of the other transmitter (S 1L , S 1H, I 1, S 2 H, I 2) is active.
    R 0H R 0H
    oberer Widerstand des Spannungsteilerpaares, das beispielhaft den Pull-Schaltkreis bildet. upper resistance of the voltage divider pair which forms an example of the pull circuit. Der Pull-Schaltkreis hält den Eindrahtdatenbus (b1, b2, b3) bzw. den angeschlossenen Eindrahtdatenbusabschnitt (b1, b2, b3) im zweiten Spannungsbereich (V B2 ) auf einem mittleren Potenzial (V M ), wenn keiner der anderen Sender (S 1L , S 1H , I 1 , S 2H , I 2 ) aktiv ist. The pull circuit holds the Eindrahtdatenbus (b1, b2, b3) and the connected Eindrahtdatenbusabschnitt (b1, b2, b3) in the second voltage range (V B2) at an intermediate potential (V M) when none of the other transmitter (S 1L , S 1H, I 1, S 2 H, I 2) is active.
    R1 R1
    erster Widerstand first resistor
    R 1H R 1 H
    Innenwiderstand der zweiten schaltbaren realen Spannungsquelle, die durch die schaltbare Stromquelle (S 1H , I 1 ) des Masters gebildet wird. Internal resistance of the second switchable real voltage source, which is determined by the switchable current source (S 1 H, I 1) of the master formed. (Nicht in den Figuren eingezeichnet) (Not drawn in the figures)
    R2 R2
    zweiter Widerstand second resistor
    R 2H R 2H
    Innenwiderstand der dritten schaltbaren realen Spannungsquelle, die durch die schaltbare Stromquelle (S 1H , I 1 ) des Busknotens gebildet wird. Is formed internal resistance of the third switchable real voltage source generated by the switchable current source (S 1 H, I 1) of the bus node. (Nicht in den Figuren eingezeichnet) (Not drawn in the figures)
    R3 R3
    Spannungsteiler voltage divider
    R4 R4
    vierter Widerstand fourth resistor
    R5 R5
    fünfter Widerstand fifth resistor
    R6 R6
    sechster Widerstand sixth resistor
    R7 R7
    siebter Widerstand zur Einstellung des Innenwiderstands des Schalters der steuerbaren Stromquelle (S 2H , I 2 ) für den Sender des Busknotens seventh resistor for adjusting the internal resistance of the switch of the controllable current source (S 2H, I 2) for the transmitter of the bus node
    RUN RUN
    Zustand „Warten” des Test-Controllers (TAPC) "Waiting" of the test controller (TAPC)
    RX RX
    weitere Datenregister (DR), die dem JTAG-Standard entsprechen more data register (DR) corresponding to the JTAG standard
    S 1L S 1L
    dominierender Schalter. dominant switch. Der dominierende Schalter zwingt typischerweise die Datenleitung (TOW) auf das Potenzial des Bezugspotenzials (V 0 ), indem er im Falle des Einschaltens die Datenleitung (TOW) mit der Bezugspotenzialleitung (GND) verbindet. The dominant forces typically switch the data line (TOW) to the potential of the reference potential (V 0) by, in the case of switching the data line connecting he (TOW) to the reference potential line (GND).
    S 1H S 1H
    Schalter der steuerbaren Stromquelle (S 1H , I 1 ) für den Sender des Masters, also typischerweise des Host-Prozessors. Switch the controllable current source (S 1 H, I 1) for the transmitter of the master, that is typically of the host processor.
    S 2H S 2H
    Schalter der steuerbaren Stromquelle (S 2H , I 2 ) für den Sender des Busknotens. Switch the controllable current source (S 2H, I 2) for the transmitter of the bus node.
    SDRS SDRS
    Zustand „Start des Datenregisterschiebens” im Test-Controller (TAPC) State "start of the data register shifting" in the test controller (TAPC)
    SILDI n SILDI n
    serieller Eingang für Beleuchtungsdaten serial input data for lighting
    SILDI1 SILDI1
    erster serieller Eingang für Beleuchtungsdaten des ersten Busknotens (BS1) first serial input for lighting data of the first bus node (BS1)
    SILDI2 SILDI2
    zweiter serieller Eingang für Beleuchtungsdaten des zweiten Busknotens (BS2) second serial input for lighting data of the second bus node (BS2)
    SILDI3 SILDI3
    dritter serieller Eingang für Beleuchtungsdaten des dritten Busknotens (BS3) third serial input for lighting data of the third bus node (BS3)
    SILDO n SILDO n
    serieller Ausgang für Beleuchtungsdaten serial output for illumination data
    SILDO1 SILDO1
    erster serieller Ausgang für Beleuchtungsdaten des ersten Busknotens (BS1) first serial output for lighting of the first data bus node (BS1)
    SILDO2 SILDO2
    zweiter serieller Ausgang für Beleuchtungsdaten des zweiten Busknotens (BS2) second serial output for illumination of the second data bus node (BS2)
    SILDO3 SILDO3
    dritter serieller Ausgang für Beleuchtungsdaten des dritten Busknotens (BS3) third serial output for illumination of the third data bus node (BS3)
    SIRS SIRS
    Zustand „Start des Instruktionsregisterschiebens” im Test-Controller (TAPC) State "start of the instruction register shifting" in the test controller (TAPC)
    SIR SIR
    Zustand „Schieben Instruktionsregister” des Test-Controllers (TAPC) State "Move Instruction Register" of the test controller (TAPC)
    sir_sdr sir_sdr
    Steuersignal für den ersten Multiplexer (MUX1) zwischen Instruktionsregister (IR) und Datenregistern (DR) Control signal for the first multiplexer (MUX1) between instruction register (IR) and data registers (DR)
    SDR SDR
    Zustand „Schieben Datenregister” des Test-Controllers (TAPC) State "Slide Data Tab" of the test controller (TAPC)
    SR SR
    Senderegister transmit register
    T T
    Systemtaktperiode System clock period
    T1 T1
    erster Transistor the first transistor
    T 1H T 1H
    erste Halbtaktperiode von mindestens zwei Halbtaktperioden (T 1H , T 2H ) der Systemtaktperiode (T) first half clock period of at least two half clock periods (T 1H, t 2H) of the system clock period (T)
    T2 T2
    zweiter Transistor second transistor
    T 2H T 2H
    zweite Halbtaktperiode von mindestens zwei Halbtaktperioden (T 1H , T 2H ) der Systemtaktperiode (T) second half of the clock period of at least two half clock periods (T 1H, t 2H) of the system clock period (T)
    T3 T3
    dritter Transistor the third transistor
    TAPC TAPC
    Test-Controller Test controller
    TB TB
    Datenaufbereitung data preparation
    TCK TCK
    Takteingang (Testtakteingang) und Systemtakt Clock input (test clock input), and the system clock
    TCK1 TCK1
    erster rekonstruierter Systemtakt innerhalb des ersten Busknotens (BS1) first reconstructed system clock within the first bus node (BS1)
    TCK2 tCK2
    zweiter rekonstruierter Systemtakt innerhalb des zweiten Busknotens (BS2) second reconstructed system clock within the second bus node (BS2)
    TCK3 tCK3
    dritter rekonstruierter Systemtakt innerhalb des dritten Busknotens (BS3) third reconstructed system clock within the third bus node (BS3)
    TCK n TCK n
    n-ter rekonstruierter Systemtakt innerhalb des n-ten Busknotens (BS n ) nth reconstructed system clock within the n-th bus node (BS n)
    TCKin 2 TCKin 2
    durch den betrachteten Busknoten empfangenes Taktsignal (rekonstruierter Systemtakt). by the bus node considered received clock signal (reconstructed system clock).
    TCKout 1 TCKout 1
    durch den Bus-Master zu sendendes Taktsignal (Systemtakt). by the bus master to be transmitted clock signal (system clock).
    TDAin 1 TDAin 1
    durch den Bus-Master (BM) empfangene Daten. by the bus master (BM) data received.
    TDAin 2 TDAin 2
    durch den Busknoten (BS1, BS2, BS3) empfangene Daten. Data received by the bus node (BS1, BS2, BS3).
    TDAout 1 TDAout 1
    Sendedaten aus dem Inneren des Bus-Masters (BM). Transmitting data from the interior of the bus master (BM).
    TDAout 2 TDAout 2
    Sendedaten aus dem Inneren des Busknotens (BS1, BS2, BS3). Transmitting data from the interior of the bus node (BS1, BS2, BS3).
    TDI TDI
    serieller Dateneingang (Testdateneingang) serial data input (test data input)
    TDO TDO
    dritter Zeitschlitz. the third time slot. Der dritte Zeitschlitz wird typischerweise zur Übertragung des TDO-Signals des JTAG Test-Ports nach IEEE Standard 1149 vom Busknoten zum Bus-Master verwendet. The third time slot is typically used by the bus node for the transmission of the TDO signal of the JTAG test ports in accordance with IEEE Standard 1149 to the bus master. Es ist aber nicht zwingend notwendig, dass dieser Zeitschlitz an der dritten zeitlichen Position platziert wird. However, it is not absolutely necessary that this time slot is placed at the third position in time. Andere zeitliche Reihenfolgen sind möglich. Other temporal sequences are possible.
    TDo TDo
    serieller Datenausgang (Testdatenausgang) serial data output (test data output)
    TIN0 Tin0
    erster Zeitschlitz. the first time slot. Der erste Zeitschlitz wird typischerweise zur Übertragung des TMS-Signals des JTAG Test-Ports nach IEEE Standard 1149 vom Bus-Master (BM) zum jeweiligen Bus-Knoten (BS1, BS2, BS3) verwendet. The first time slot is typically used for transmitting the TMS signal of the JTAG test ports in accordance with IEEE Standard 1149 by the bus master (BM) to the respective bus node (BS1, BS2, BS3). Es ist aber nicht zwingend notwendig, dass dieser Zeitschlitz an der ersten zeitlichen Position platziert wird. but it is not imperative that this time slot is placed at the first position in time. Andere zeitliche Reihenfolgen sind möglich. Other temporal sequences are possible.
    TIN1 TIN1
    zweiter Zeitschlitz. the second time slot. Der zweite Zeitschlitz wird typischerweise zur Übertragung des TDI-Signals des JTAG Test-Ports nach IEEE Standard 1149 vom Bus-Master zum Busknoten (BS1, BS2, BS3) verwendet. The second time slot is typically used for transmitting the signal of the JTAG TDI-test ports in accordance with IEEE Standard 1149 by the bus master to the bus node (BS1, BS2, BS3). Es ist aber nicht zwingend notwendig, dass dieser Zeitschlitz an der zweiten zeitlichen Position platziert wird. However, it is not absolutely necessary that this time slot is placed at the second temporal position. Andere zeitliche Reihenfolgen sind möglich. Other temporal sequences are possible.
    TLR TLR
    Zustand „Testlogik zurücksetzen”. State "test logic reset".
    TMS TMS
    Mode-Eingang (Testmode-Eingang) bzw. Test-Mode-Signal Mode input (test mode input) or the test mode signal
    TMS_TDI1 TMS_TDI1
    erstes kombiniertes TMS-TDI-Signal innerhalb des ersten Busknotens (BS1) first combined TMS-TDI signal within the first bus node (BS1)
    TMS_TDI2 TMS_TDI2
    zweites kombiniertes TMS-TDI-Signal innerhalb des zweiten Busknotens (BS2) second combined TMS-TDI signal within the second bus node (BS2)
    TMS_TDI3 TMS_TDI3
    drittes kombiniertes TMS-TDI-Signal innerhalb des dritten Busknotens (BS3) third combined TMS-TDI signal within the third bus node (BS3)
    TMS_TDI n TMS_TDI n
    n-tes kombiniertes TMS-TDI-Signal innerhalb des n-ten Busknotens (BS n ) n-th combined TMS-TDI signal within the n-th bus node (BS n)
    TRST TRST
    optionaler Rücksetzeingang (Testrücksetzeingang) optional reset input (test reset input)
    TG1 TG1
    erstes Transfer-Gate des beispielhaft ersten Busknotens (BS1) first transfer gate of the exemplary first bus node (BS1)
    TG2 TG2
    zweites Transfer-Gate des beispielhaft zweiten Busknotens (BS2) second transfer gate of the exemplary second bus node (BS2)
    TG3 TG3
    drittes Transfer-Gate des beispielhaft dritten Busknotens (BS3) third transfer gate of the third example of the bus node (BS3)
    TGCR TGCR
    Transfer-Gate-Control-Register Transfer gate control register
    UDR2 UDR2
    Zustand „Datenregister schreiben” des Test-Mode-Controllers State "write data register" of the test-mode controller
    UIR2 UIR2
    Zustand „Instruktionsregister schreiben” des Test-Mode-Controllers State "write instruction register" of the test-mode controller
    V 0 V 0
    Bezugspotenzial im ersten Spannungsbereich (V B1 ), das sich zumindest annähernd auf einem Eindrahtdatenbusabschnitt (b1, b2, b3) oder dem Eindrahtdatenbus (b1, b2, b3) einstellt, wenn der dominierende Schalter (S 1L ) geschlossen ist. Reference potential in the first voltage range (V B1), which extends at least approximately on a Eindrahtdatenbusabschnitt (b1, b2, b3) or Eindrahtdatenbus (b1, b2, b3) adjusting, if the dominant switch (S 1L) is closed. Die Bezugspotenzialleitung (GND) liegt auf dem Bezugspotenzial. The reference potential line (GND) is at the reference potential.
    V bat V bat
    Versorgungsspannung des Busknotens Supply voltage of the bus node
    V M V M
    Potenzial im zweiten Spannungsbereich (V B2 ), dass sich einstellt, wenn kein anderer Sender (S 1L , S 1H , I 1 , S 2H , I 2 ) aktiv ist und sich somit der Pull-Schaltkreis (R 0H , R 0L ) durchsetzt. (R 0H, R 0L) through which potential in the second voltage range (V B2) that is established when no other transmitter (S 1L, S 1H, I 1, S 2 H, I 2) is active and thus the pull circuit ,
    V 1H V 1H
    dritter Schwellwert. third threshold. Der dritte Schwellwert separiert den dritten Spannungsbereich (V B3 ) vom ersten Spannungsbereich (V B1 ) und zweiten Spannungsbereich (V B2 ) auf Bus-Master-Seite. The third threshold value separates the third voltage range (V B3) from the first voltage (V B1) and the second voltage (V B2) on the bus master side. Der dritte Schwellwert ist vorzugsweise gleich oder ähnlich dem ersten Schwellwert (V 2H ). The third threshold is preferably the same or similar to the first threshold value (V 2H).
    V 2H V 2H
    erster Schwellwert. first threshold value. Der erste Schwellwert separiert den dritten Spannungsbereich (V B3 ) vom ersten Spannungsbereich (V B1 ) und zweiten Spannungsbereich (V B2 ) auf Busknoten-Seite. The first threshold value separates the third voltage range (V B3) from the first voltage (V B1) and the second voltage (V B2) on bus node side. Der erste Schwellwert ist vorzugsweise gleich oder ähnlich dem dritten Schwellwert (V 1H ). The first threshold is preferably equal to or similar to the third threshold value (V 1 H).
    V 2L V 2L
    zweiter Schwellwert. second threshold value. Der zweite Schwellwert separiert den ersten Spannungsbereich (V B1 ) vom dritten Spannungsbereich (V B3 ) und zweiten Spannungsbereich (V B2 ) auf der Busknoten-Seite. The second threshold separates the first voltage range (V B1) from the third voltage range (V B3) and second voltage (V B2) on the bus node side.
    V B1 V B1
    erster Spannungsbereich, der zum zweiten Spannungsbereich (V B2 ) hin durch den zweiten Schwellwert (V 2L ) begrenzt wird. first voltage range is limited to the second voltage (V B2) out through the second threshold value (V 2L).
    V B2 V B2
    zweiter Spannungsbereich zwischen dem ersten Spannungsbereich (V B1 ) und dem dritten Spannungsbereich (V B3 ), der zum ersten Spannungsbereich (V B1 ) hin durch den zweiten Schwellwert (V 2L ) begrenzt wird und der zum dritten Spannungsbereich (V B1 ) hin durch den ersten Schwellwert (V 2H ) des Busknotens und/oder durch den dritten Schwellwert (V 1H ) des Masters begrenzt wird. second voltage range between the first voltage range (V B1) and the third voltage range (V B3), the first voltage (V B1) out through the second threshold value (V 2L) is limited and the third voltage range (V B1) out through the first threshold value (V 2H) of the bus node and / or the third threshold value (V 1H) of the master is limited.
    V B3 V B3
    dritter Spannungsbereich, der zum zweiten Spannungsbereich (V B2 ) hin durch den ersten Schwellwert (V 2H ) des Busknotens und/oder durch den dritten Schwellwert (V 1H ) des Bus-Masters begrenzt wird. third voltage range to the second voltage (V B2) back by the first threshold value (V 2H) of the bus node and / or the third threshold value (V 1 H) of the bus master is limited.
    V ext1 V ext1
    externe Versorgungsspannung external power supply
    V IO V IO
    Versorgungsspannung für den Pull-Schaltkreis, hier den Spannungsteiler (R 0H , R 0L ). Supply voltage for the pull circuit, here the voltage divider (R 0H, R 0L).
    V IO1 V IO1
    Versorgungsspannung der schaltbaren Stromquelle (S 1H , I 1 ) des Bus-Masters, also des Host-Prozessors. Supply voltage of the switchable current source (S 1 H, I 1) of the bus master, so the host processor. Der Spannungspegel liegt im dritten Spannungsbereich (V B3 ). The voltage level is in the third voltage range (V B3).
    V IO2 V IO2
    Versorgungsspannung der schaltbaren Stromquelle (S 2H , I 2 ) des Busknotens, also der integrierten Schaltung oder des zu testenden oder steuernden Systems. Supply voltage of the switchable current source (S 2H, I 2) of the bus node, that the integrated circuit or of the test or controlling system. Der Spannungspegel liegt im dritten Spannungsbereich (V B3 ). The voltage level is in the third voltage range (V B3).
    VREF VREF
    Referenzspannung reference voltage
    Z 0 Z 0
    Zenerdiode zur Spannungsbegrenzung auf einem Eindrahtdatenbusabschnitt (b1, b2, b3) oder dem Eindrahtdatenbus (b1, b2, b3). Zener diode for limiting the voltage on a Eindrahtdatenbusabschnitt (b1, b2, b3) or Eindrahtdatenbus (b1, b2, b3).
Citations de brevets
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Référencé par
Brevet citant Date de dépôt Date de publication Déposant Titre
DE102016125290A121 déc. 201614 sept. 2017Elmos Semiconductor AktiengesellschaftVerketteter Zweidrahtdatenbus bestehend aus zwei Eindrahtdatenbussen mit jeweils mehreren differentiellen Pegeln zur bidirektionalen Übertragung von Beleuchtungsdaten auf Basis des JTAG-Protokolls
DE102017100718A116 janv. 201720 juil. 2017Elmos Semiconductor AktiengesellschaftVerketteter Zweidrahtdatenbus bestehend aus zwei Eindrahtdatenbussen mit jeweils mehreren differentiellen Pegeln zur bidirektionalen Übertragung von Beleuchtungsdaten auf Basis des JTAG-Protokolls
Classifications
Classification internationaleH05B37/02, G06F13/42, G06F13/40, G06F13/00, F21S8/10, F21S4/24, H04L12/403
Classification coopérativeH05B37/02, G06F13/00, G06F13/40, H04L12/403, G06F13/42
Événements juridiques
DateCodeÉvénementDescription
19 janv. 2016R012Request for examination validly filed
10 nov. 2016R016Response to examination communication
29 nov. 2016R018Grant decision by examination section/examining division