DE10214304B4

DE10214304B4 - Verfahren und Vorrichtung zur Erzeugung zweier Signale mit einem vorbestimmten Abstand sich entsprechender Signalflanken zueinander

Info

Publication number: DE10214304B4
Application number: DE10214304A
Authority: DE
Inventors: Martin Brox; Alessandro Minzoni
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2002-03-28
Filing date: 2002-03-28
Publication date: 2004-10-21
Anticipated expiration: 2022-03-29
Also published as: US20040027182A1; DE10214304A1; US6765421B2

Abstract

Vorrichtung zur Erzeugung zweier Signale (11, 12) mit einem vorbestimmten Abstand sich entsprechender Signalflanken zueinander mit:
einer ersten steuerbaren Verzögerungseinrichtung (5A) zum Erzeugen eines verzögerten internen Taktsignals (11) aus einem Taktsignal (3) in Abhängigkeit von einem ersten Steuersignal (19, 20);
einer zweiten steuerbaren Verzögerungseinrichtung (5B) zum Erzeugen eines verschobenen invertierten verzögerten internen Taktsignals (12) aus einem zu dem Taktsignal (3) komplementären Taktsignal (4) in Abhängigkeit von einem zweiten Steuersignal (15, 16);
einer ersten Steuersignal-Erzeugungseinrichtung (8, 7, 6) zum Erzeugen des ersten Steuersignals (19, 20) in Abhängigkeit vom Taktsignal (3) und vom verzögerten internen Taktsignal (11); und
einer zweiten Steuersignal-Erzeugungseinrichtung (10, 9) zum Erzeugen des zweiten Steuersignals (15, 16) in Abhängigkeit vom verzögerten internen Taktsignal (11) und vom verschobenen invertierten verzögerten internen Taktsignal (12);
wobei die zweite Steuersignal-Erzeugungseinrichtung (10, 9) derart gestaltet ist, dass die sich entsprechenden Flanken des verzögerten internen Taktsignals (11) und des verschobenen...

Description

Die vorliegende Erfindung betrifft ein Verfahren und eine Vorrichtung zur Erzeugung zweier Signale mit einem vorbestimmten Abstand sich entsprechender Signalflanken zueinander.

Halbleitereinrichtungen, wie beispielsweise DRAM-Speicherelemente oder andere mikroelektronische Vorrichtungen, sind in der Regel mit Delay-locked-loops (DLLs) versehen, um den Datenausgang mit einem externen Taktsignal zu synchronisieren bzw. in Phase zueinander zu bringen.

Im sogenannten doppelten Datenratenschema (double data-rate scheme) wird ein Datenbit mit der ansteigenden Taktflanke und eines mit der abfallenden Taktflanke angesteuert. Nimmt man das Tastverhältnis (duty-cycle) zu 0,5 an, d. h. der HIGH-Pegel des Taktsignals weist dieselbe Länge auf wie der LOW-Pegel des Taktsignals, beträgt die maximale Bitdauer die Hälfte der Taktperiode im doppelten Datenratenschema (DDR). Der Takt weist typischerweise jedoch nicht ein präzises Tastverhältnis von 50 % auf. Wenn dann die Daten einfach von den Flanken angesteuert werden, führt dies zu einer Verschiebung der Länge der Bitdauer, d. h. der Zeitspanne, in der die Daten gültig sind.

Um die Gleichmäßigkeit der Bitdauer zu verbessern, sind Tastverhältnis-Korrekturschaltungen in der Vergangenheit vorgeschlagen worden. Das Ziel einer Tastverhältnis-Korrekturschaltung besteht darin, einen Takt auf einem Chip mit einem Tastverhältnis von 0,5 vorzusehen, selbst wenn ein unpräzises externes Taktsignal vorliegt, welches ein davon abweichendes Tastverhältnis aufweist. Die bisher bekannten Verfahren sind jedoch schwierig umzusetzen und verbrauchen viel Strom, wie z. B. in einem DLL mit differenziellem Strommodus, in dem der Kreuzungspunkt der internen Takte durch Addieren eines analogen Stroms auf beispielsweise den wahren, jedoch nicht den komplementären Taktpfad, verschoben wird.

Die U.S. 6,326,827 B1 beschreibt ein Verfahren zum Regulieren des Tastverhältnisses eines Eingangssignals, wobei ein zweites Taktsignal durch eine erste gesteuerte Verzögerungsschaltung mit variablem Tastverhältnis generiert wird, und das zweite Taktsignal an eine erste und eine zweite Schaltung zum jeweiligen Steigern und Herabsetzen des Tastverhältnisses des zweiten Taktsignals bereitgestellt wird. Dabei weist das Ausgangssignal lediglich ein korrigiertes Tastverhältnis von 0,5, jedoch kein voreinstellbares Tastverhältnis sich entsprechender Flanken auf.

In dem Artikel von Lee, J.-B.; Kim K.-H,; Yoo C. u.a.: "Digitally-Controlled DLL and I/O Circuits for 500 Mb/s × 16 DDR SDRAM", erschienen im Digest of Technical Paper ISSCC, 2001 IEEE International, Seiten 68 bis 69 wird ein digital gesteuerter DLL mit einer inhärenten Tastverhältnis- Korrekturfähigkeit beschrieben. Demgemäß wird ein erstes internes Taktsignal zum Einrasten mit der ansteigenden Flanke eines zweiten internen Rückführungstaktsignals eingesetzt. Ein zweites internes Taktsignal wird zum Einrasten mit der fallenden Flanke ebenfalls des zweiten internen Rückführungstaktsignals eingesetzt. Die Phasen der beiden Signale werden gemittelt, um die fallende Flanke des Rückführungstaktsignals zu erzeugen, während die ansteigende Flanke dieses Rückführungstaktsignals von der ansteigenden Flanke des internen Taktsignals verwendet wird. Auf diese Weise weist das Rückführungstaktsignal, welches Ausgangsdaten triggert, ein Tastverhältnis von 0,5, unabhängig von dem Tastverhältnis des externen Taktsignals, auf.

Weder ist dabei ein vorbestimmtes Tastverhältnis generierbar, da die Mittelung nur ein Tastverhältnis von 50 % erlaubt, noch wird auf ein einstellbares Tastverhältnis zwischen sich entsprechenden Flanken, d.h. ein voreinstellbares Taktverhältnis zwischen der ansteigenden Flanke eines Signals und der ansteigenden Flanke eines zweiten Signals bzw. der abfallenden Flanke eines ersten Signals und der abfallenden Flanke eines zweiten Signals hingewiesen.

Eine bereits in Delay-locked-loops (DLLs) eingesetzte Architektur weist zwei Verzögerungsleitungen (delay lines) auf, um die Sensibilität gegenüber Ausbreitungsverzögerungsunterschieden zwischen der ansteigenden und der abfallenden Taktflanke zu eliminieren. In 5 ist eine solche Architektur mit zwei Verzögerungseinrichtungen 5 (delay lines) dargestellt. Zwei Empfänger 22A, 22B (receiver), welche in komplementärer Weise mit einem wahren Taktsignal 1 und einem komplementären Taktsignal 2 verbunden sind, sind in dieser Anordnung vorgesehen. Diese erzeugen ein Taktsignal 3 und ein dazu komplementäres Taktsignal 4, welche durch identisch gesteuerte Verzögerungseinrichtungen 5 (delay lines) laufen. Nach Durchlaufen einer Treiberstufe 23 liegt ein verzögertes internes Taktsignal 11 und ein invertiertes verzögertes Taktsignal 12 vor. Das verzögerte interne Taktsignal 11 wird über eine Rückführung 8, welche zwangsläufig eine gewisse Verzögerung (feedback-delay) aufweist, in Form eines verzögerten Signals 21 einem Phasendetektor 7 zugeführt, welcher die Phase des verzögerten Signals 21 mit der Phase des Taktsignals 3 vergleicht und entsprechend ein Steuersignal 17 (FASTER) bzw. ein Steuersignal 18 (bSLOWER) an eine herkömmliche Pumpeinrichtung 6 (charge pump) weitergibt. Ein Steuersignal 19, 20 wird in der Pumpeinrichtung 6 (charge pump) bereitgestellt, mit dem die beiden Verzögerungseinrichtungen 5 (delay lines) quasi parallel gesteuert werden.

6 zeigt einen Teil einer herkömmlichen Pumpeinrichtung 6 (charge pump) in schematischer Darstellung, in der das Steuersignal 17 (FASTER) einem n-Kanal Feldeffekttransistor 25 zur Ansteuerung dient, wobei das Steuersignal 18 (bSLOWER) einen p-Kanal Feldeffekttransistor 24 ansteuert. Ein Steuersignal 20, z. B. ein Spannungspegel, wird durch Auf- bzw. Entladen einer Kapazität 28 über die Schalteinrichtungen 24, 25 bewerkstelligt, welche eine Spannungsquelle 27 bzw. Masse 26 nach Maßgabe der Steuersignale 17, 18 mit einer Elektrode der Kapazität verbindet, während die andere Elektrode mit der Versorgungsspannung 27 beaufschlagt ist.

7 zeigt einen Stromspiegel, welcher ebenfalls Teil der herkömmlichen Pumpeinrichtung 6 (charge pump) ist, um aus dem Steuersignal 20 ein Steuersignal 19 zu generieren. Dazu wird das Steuersignal 20 der Ansteuerelektrode eines p-Kanal Feldeffekttransistors 24 zugeführt, welcher eine Versorgungsspannungsquelle 27 mit einer Elektrode einer Kapazität 28 zum Aufladen dieser Kapazität verbinden kann, wobei die andere Elektrode der Kapazität 28 mit Masse 26 verbunden ist. Die Spannung am Kondensator entspricht dem Steuersignal 19, welches der Ansteuerelektrode eines n-Kanal Feldeffekttransistors 25 zugeführt wird, um den Kondensator 28 entladen zu können.

In 8 ist die schematische Darstellung einer Verzögerungseinrichtung 5 (delay live) verdeutlicht, in welcher ein Eingangssignal 29 parallel einem p-Kanal Feldeffekttransistor 24 und einem n-Kanal Feldeffekttransistor 25 zugeführt wird. Die Weiterleitung des Signals 29 ist sowohl abhängig von dem Steuersignal 20, welches der Ansteuerelektrode eines p-Kanal Feldeffekttransistors 24 zugeführt wird, als auch von einem Signal 19 abhängig, welches einem n-Kanal Feldeffekttransistor 25 zugeführt wird. Über die p-Kanal Feldeffekttransistoren 24 ist eine Versorgungsspannung 27 nach Maßgabe des Eingangssignals 29 und des Steuersignals 20 weiterleitbar, wo hingegen über die n-Kanal Feldeffekttransistoren 25 nach Maßgabe des Eingangssignals 29 und des Steuersignals 19 das Potential des Masseanschlusses 26 weiterleitbar ist. Dieses weitergeleitete Signal wird nochmals einer im wesentlichen identisch aufgebauten Stufe zugeführt, welche das Ausgangssignal 30 der steuerbaren Verzögerungseinrichtung 5 (delay line) generiert. Das Eingangssignal 29 wird abhängig von den Steuersignalen 19, 20 um eine bestimmte Zeitspanne verzögert bzw. gestreckt und somit kontrolliert steuerbare Flanken im Ausgangssignal 30 erzeugt.

9 zeigt die Signalverläufe eines Delay-locked-loops nach 5 mit einer doppelten Verzögerungseinrichtung 5 (dual delay line). Das externe Taktsignal 1 weist ein verschobenes Tastverhältnis (duty-cycle) auf, da der HIGH-Pegel des Taktsignals zeitlich unterschiedlich lang anliegt wie der LOW-Pegel des Taktsignals. Das komplementäre externe Taktsignal 2 entspricht dem invertierten externen Taktsignal 1. Im Vergleich zum externen Taktsignal 1 ist ein auf dem Chip erzeugtes Taktsignal 3, welches den Empfänger 22A durchlaufen muss, leicht verzögert, welches ebenso für das auf einem Chip erzeugte komplementäre Taktsignal 4 gilt. Das über die Rückführung 8 verzögerte Signal 21 weist im dargestellten eingerasteten Zustand keine Phasendifferenz zu dem auf dem Chip erzeugten Taktsignal 3 auf. Die Verschiebung zwischen dem verzögerten Signal 21 der Rückführung und dem verzögerten internen Taktsignal 11 ergibt sich aus der Rückführungsverzögerung (feedback delay), wobei das verschobene verzögerte Taktsignal 12 hier invertiert zum verzögerten internen Taktsignal 11 verläuft.

Folglich kann mit einer Vorrichtung nach 5 zwar ein verzögertes internes Taktsignal 11 und ein dazu komplementäres Taktsignal 12 mit präzise übereinstimmenden Flankenzeitpunkten erzeugt werden, jedoch keine Korrektur des Tastverhältnisses (duty-cycle) vorgenommen werden, wenn das Tastver hältnis des externen Taktsignals 1 vom gewünschten Wert 0,5 abweicht.

Das Steuersignal der Verzögerungseinrichtung 5 (delay line) wird in einer herkömmlichen Weise durch Einrasten der Phase des verzögerten internen Taktsignals 11 mit dem empfangenen Taktsignal 3 und dem Einsatz einer Pumpeinrichtung 6 entsprechend der 2 und 3 (charge pump) erzeugt. Dadurch, dass beide Verzögerungseinrichtungen 5 (delay lines) mit denselben Steuerspannungen 19, 20 angesteuert werden, resultiert daraus eine identische Verzögerungszeit für beide Einrichtungen.

Es ist Aufgabe der vorliegenden Erfindung, ein Verfahren zur Erzeugung zweier Signale mit einem vorbestimmten Abstand sich entsprechender Signalflanken zueinander und eine entsprechende Vorrichtung bereitzustellen, womit ein unpräzises Tastverhältnis eines externen Taktsignals zu einem präzisen internen Taktsignal mit einem Tastverhältnis von insbesondere 0,5 korrigierbar wird.

Erfindungsgemäß wird diese Aufgabe durch die im Anspruch 1 angegebene Vorrichtung zur Erzeugung zweier Signale mit einem vorbestimmten Abstand sich entsprechender Signalflanken zueinander und durch das Verfahren nach Anspruch 11 gelöst.

Die der vorliegenden Erfindung zugrunde liegende Idee besteht darin, ein internes Taktsignal und ein verschobenes internes Taktsignal gegeneinander so zu verschieben, dass insbesondere die ansteigenden Flanken des internen Taktsignals und des verschobenen internen Taktsignals insbesondere eine halbe Taktperiode der Periodendauer des Eingangstakts auseinanderliegen.

In der vorliegenden Erfindung wird das eingangs erwähnte Problem insbesondere dadurch gelöst, dass die zweite Verzögerungseinrichtung (delay line) von einer unabhängigen zweiten Pumpeinrichtung (charge pump) angesteuert wird, welche eine leicht modifizierte Pumpschaltung aufweist.

In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Erfindungsgegenstandes.

Gemäß einer bevorzugten Weiterbildung weist eine zweite Einrichtung zum Erzeugen eines zweiten Steuersignals einen Tastverhältnisdetektor auf.

Gemäß einer weiteren bevorzugten Weiterbildung weist die zweite Einrichtung zum Erzeugen des zweiten Steuersignals eine Pumpeinrichtung auf, durch welche das zweite Steuersignal in Abhängigkeit eines Ausgangssignals des Testverhältnisdetektors erzeugbar ist.

Gemäß einer weiteren bevorzugten Weiterbildung weist die Pumpeinrichtung Schalteinrichtungen und mindestens eine Kapazität auf.

Gemäß einer weiteren bevorzugten Weiterbildung weisen die Schalteinrichtungen sowohl p-Kanal Feldeffekttransistoren als auch n-Kanal Feldeffekttransistoren auf.

Gemäß einer weiteren bevorzugten Weiterbildung sind die Ausgangssignale des Tastverhältnisdetektors lediglich an Steuerelektroden der n-Kanal Feldeffekttransistoren angekoppelt, wobei diese n-Kanal Feldeffekttransistoren insbesondere doppelt (parallel) ausgeführt sind.

Gemäß einer weiteren bevorzugten Weiterbildung führt der Tastverhältnisdetektor eine Flankendetektion durch, dessen Ausgangssignal einen HIGH-Pegel zwischen einer ansteigenden Flanke des verzögerten internen Taktsignals und einer ansteigenden Flanke des verschobenen invertierten verzögerten internen Taktsignals und einen LOW-Pegel zwischen einer ansteigenden Flanke des verschobenen invertierten verzögerten in ternen Taktsignals und einer ansteigenden Flanke des verzögerten internen Taktsignals aufweist.

Gemäß einer weiteren bevorzugten Weiterbildung setzt das Verfahren einen analogen Delay-locked-loop (DLL) ein.

Gemäß einer weiteren bevorzugten Weiterbildung setzt das Verfahren einen digitalen, taktgesteuerten Delay-locked-loop (DLL) ein.

Gemäß einer weiteren bevorzugten Weiterbildung wird mit dem Verfahren ein Taktsignal auf einer Halbleitereinrichtung erzeugt, welches ein Tastverhältnis von 0,5 aufweist.

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
Es zeigen:
1 das Blockschaltbild einer Vorrichtung zur Erläuterung einer Ausführungsform der vorliegenden Erfindung;
2 die schematische Schaltung eines Teils einer ersten modifizierten Pumpeinrichtung zur Erläuterung eines Details einer Ausführungsform der vorliegenden Erfindung;
3 die schematische Schaltung eines Teils einer zweiten modifizierten Pumpeinrichtung zur Erläuterung eines Details einer Ausführungsform der vorliegenden Erfindung;
4 ein Signalschaubild zur Erläuterung der Funktion einer Ausführungsform der vorliegenden Erfindung;
5 das Blockschaltbild einer DLL-Schaltung mit zweifacher Verzögerungseinrichtung zur Erläuterung einer herkömmlichen Schaltung;
6 die schematische Schaltung eines Teils einer üblichen Pumpeinrichtung;
7 die schematische Schaltung eines üblichen Stromspiegels einer Pumpeinrichtung;
8 die schematische Schaltung einer Verzögerungselementeinheit einer üblichen Verzögerungseinrichtung; und
9 das Signalschaubild einer herkömmlichen DLL-Schaltung nach 5 zur Erläuterung der Funktion dieser Schaltung.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
1 zeigt das Blockschaltbild einer Vorrichtung zur Erläuterung einer Ausführungsform der vorliegenden Erfindung.
In 1 ist ein Empfänger 22A (receiver), welcher ein externes Taktsignal 1 und ein dazu komplementäres externes Taktsignal 2 zu einem insbesondere auf einem Chip erzeugten Taktsignal 3 verarbeitet, dargestellt. In dieser Anordnung ist ebenfalls ein zweiter Empfänger 22B (receiver) vorgesehen, welcher in komplementärer Weise mit dem externen Eingangssignal 1 und dem komplementären externen Taktsignal 2 verbunden ist und folglich ein komplementäres, insbesondere auf dem Chip erzeugtes Taktsignal 4 generiert. Das Taktsignal 3 wird einer ersten Verzögerungseinrichtung 5A (delay line) zugeführt, welche das Taktsignal 3 in Abhängigkeit von Steuersignalen 19, 20 verzögert. Über eine Treiberstufe 23 geführt, erhält man ein verzögertes internes Taktsignal 11, welches über eine Rückführung 8 verzögert wird zu einem verzögerten Signal 21. Das verzögerte Signal 21 und das insbesondere auf dem Chip erzeugte Taktsignal 3 werden in einem Phasendetektor 7 miteinander verglichen, welcher ein Steuersignal 17, 18 an eine herkömmliche Pumpeinrichtung 6 (charge pump) weitergibt. In Abhängigkeit der Steuersignale 17, 18 erzeugt die Pumpeinrichtung 6 die Steuersignale 19, 20, insbesondere Steuerspannungen, die der ersten Verzögerungseinrichtung 5A (delay line) zur Steuerung der Verzögerungszeitspanne zugeführt werden.
Das komplementäre, insbesondere auf dem Chip erzeugte Taktsignal 4 wird einer zweiten Verzögerungseinrichtung 5B (delay line) zugeführt, welche in Abhängigkeit eines Steuersignals 15, 16 das komplementäre Taktsignal 4 verzögert an eine Treiberstufe 23 weitergibt, welche ein verschobenes invertiertes verzögertes internes Taktsignal 12 bereitstellt. Das verzögerte interne Taktsignal 11 und das verschobene invertierte verzögerte interne Taktsignal 12 werden einem Tastverhältnisdetektor 10 (duty-cycle detector) zugeführt, der ein Steuersignal 13, 14 an eine modifizierte Pumpeinrichtung 9 (modified charge pump) abgibt. Jede Art von Flankendetektionsschaltung kann eingesetzt werden, um das Steuersignal 13, 14 zu erzeugen. Die modifizierte Pumpeinrichtung 9 (modified charge pump) generiert aus dem Steuersignal 13, 14 ein Steuersignal 15, 16, insbesondere eine Steuerspannung, zur Steuerung der Verzögerungszeitspanne der zweiten Verzögerungseinrichtung 5B.
In der Schaltung wird das verzögerte interne Taktsignal 11 beabsichtigt gegen ein invertiertes verzögertes internes Taktsignal 12 verschoben, so dass die ansteigenden Flanken der Signale 11, 12 jeweils eine halbe Taktperiode T/2 der Taktperiode T des Taktsignals 1, 2, 3, 4 entfernt voneinander liegen. Da auf einem Chip beispielsweise lediglich die ansteigenden Flanken genutzt werden, garantiert diese Modifikation die Korrektur des Tastverhältnisses.
2 zeigt die schematische Schaltung eines Teils einer ersten modifizierten Pumpeinrichtung zur Erläuterung eines Details einer Ausführungsform der vorliegenden Erfindung.
Im linken Bild von 2 wird das Steuersignal parallel sowohl einem Ansteueranschluss eines p-Kanal Feldeffekttransistors 24, als auch einem Steueranschluss eines n-Kanal Feldeffekttransistors 25 zugeführt. Über den vom Steuersignal 13 angesteuerten p-Kanal Feldeffekttransistor 24 und einen weiteren p-Kanal Feldeffekttransistor 24, dessen Steueranschluss mit einem Steuersignal 16 beaufschlagt ist, kann eine Spannungsquelle 27 mit einer Elektrode eines Kondensators 28 verbunden werden, dessen andere Elektrode mit dem Potential der Spannungsquelle 27 verbunden ist. Der über das Steuersignal 13 angesteuerte n-Kanal Feldeffekttransistor 25 und ein über ein Steuersignal 15 angesteuerter n-Kanal Feldeffekttransistor 25 stellt eine Verbindung zwischen Masse 26 und einer Elektrode des Kondensators 28 bereit. Das Steuersignal 16, welches hier erzeugt wird, ist abhängig vom Ladezustand der Kapazität 28 bzw. der Potentialdifferenz zwischen den Elektroden des Kondensators 28.
Das rechte Bild der 2 verdeutlicht einen Stromspiegel zur Generierung eines Steuersignals 15 aus einem Steuersignal 16. Hier ist die eine Elektrode der Kapazität 28 auf Masse 26 gelegt und die andere Elektrode des Kondensators 28 ist in Abhängigkeit des Steuersignals 16 über einen p-Kanal Feldeffekttransistor 24 mit einer Spannungsquelle 27 verbindbar, wodurch der Kondensator 28 aufgeladen werden kann. Die Spannung über dem Kondensator 28 entspricht dem Ausgangssignal 15 des Stromspiegels, welches der Ansteuerelektrode eines n-Kanal Feldeffekttransistors 25 zugeführt wird, um den Kondensator 28 über Masse 26 entladen zu können. Zur Symmetrierung ist jeweils ein durchgeschalteter p-Kanal Feldeffekttransistor 24, dessen Steueranschluss auf Masse 26 liegt, und ein n- Kanal Feldeffekttransistor 25, dessen Steueranschluss mit der Versorgungsspannung 27 verbunden ist, vorgesehen.
Die modifizierte Pumpeinrichtung 9 bzw. deren Ausgangssignale 15, 16, d. h. deren Ausgangsspannungen, ist durch das folgende Gleichungssystem beschrieben: dVl6/dT = 1/C × [(1 – dc) × I16 – dc × I15] dV15/dt = 1/C × (I16 – I15),wobei dc für das Tastverhältnis des Steuersignals 13, 14 steht, d. h. die Dauer des HIGH-Pegels dividiert durch die Taktperiodendauer, und C für die Kapazität des Kondensators 28 steht. I16 bezeichnet den Sättigungsstrom, welcher durch den p-Kanal Feldeffekttransistor 24 durch die am Gate anliegende Steuerspannung 16 getrieben wird, und I15 steht für den Sättigungsstrom, welcher durch den n-Kanal Feldeffekttransistor 25 durch die am Gate anliegende Steuerspannung 15 getrieben wird. Der linke und der rechte Teil der modifizierten Pumpeinrichtung 9 (modified charge pump) nach 2 sind über Kreuz miteinander verkoppelt.
Durch die Rückführung über den Tastverhältnisdetektor 10 und die modifizierte Pumpeinrichtung 9 nach 1 versucht die zweite Verzögerungseinrichtung einen stabilen Zustand zu erreichen. Der einzige stabile Zustand fällt mit der Lösung des obigen Gleichungssystems zusammen und ist bei einem Tastverhältnis dc = 0,5 gegeben. Folglich korrigiert der zweite Kreis, d. h. der untere Kreis nach 1, die Tastverhältnisabweichung des externen Taktsignals 1 zu einem gleichen Abstand zwischen der ansteigenden Flanke des verzögerten internen Taktsignals 11 und des verschobenen invertierten verzögerten internen Taktsignals 12.
Die Realisierung einer modifizierten Pumpeinrichtung 9 nach 2 kann unter dem Nachteil leiden, dass sowohl ein p- als auch ein n-Kanal Feldeffekttransistor 24, 25 mit der Taktfrequenz geschaltet werden muss. Differenzen in der Schaltzeit der Schalteinrichtungen 24, 25 können zu einer kleinen Abweichung vom gewünschten idealen Verhalten einer gleichschnellen Schaltzeit führen.
3 zeigt die schematische Schaltung eines Teils einer zweiten modifizierten Pumpeinrichtung zur Erläuterung eines Details einer Ausführungsform der vorliegenden Erfindung.
Um den mit Bezug auf 2 dargelegten Nachteil zu umgehen, ist in 3 eine alternative Pumpeinrichtung 9 dargestellt, welche lediglich schaltende n-Kanal Feldeffekttransistoren 25_<0:1> aufweisen. Ein Steuersignal 13 wird der Ansteuerelektrode eines n-Kanal Feldeffekttransistors 25_<0:1> zugeführt, welcher zusammen mit einem von einem Steuersignal 15 angesteuerten n-Kanal Feldeffekttransistor 25_<0:1>, eine Elektrode eines Kondensators 28 mit Masse 26 verbinden kann, wobei die andere Elektrode des Kondensators das Potential einer Versorgungsspannung 27 aufweist. Das Ausgangssignal 16 dieses linken Teils der 3 ist proportional zur Spannung über dem Kondensator 28, welcher nach Maßgabe der Steuersignale 13, 15 auf- bzw. entladen wird.
Der rechte Teil der schematischen Schaltung nach 3 stellt in Abhängigkeit des Signals 14 und des Signals 16 ein Steuersignal 15 bereit, welches ebenfalls abhängig von der Spannung über dem Kondensator 28 ist.
Vorzugsweise werden alle mit <0:1> indexierten Schalteinrichtungen doppelt ausgeführt und jeweils parallel geschaltet. Durch diese Dimensionierung wird garantiert, dass der Arbeitspunkt der beiden Verzögerungseinrichtungen 5 (delay lines) identisch ist, wenn das externe Taktsignal 1 ein ideales Tastverhältnis von 0,5 aufweisen sollte. Der p-Kanal Feldeffekttransistor 24 in Kaskadenanordnung ist nicht zwingend erforderlich, kann jedoch eingesetzt werden, um den Strompfad im Falle eines Rücksetzens abzuschalten.
Der Grund für die Verdopplung der mit <0:1> indexierten Schalteinrichtungen wird aus dem nachfolgenden Gleichungssystem ersichtlich: dVl6/dT = 1/C × [I16 – dc × 2 × I15] dV15/dt = 1/C × [I16 – (1 – dc) × 2 × I15],wobei die mit Bezug auf 2 dargelegten Bezeichnungen ebenfalls Gültigkeit haben. Die Lösung zum Erreichen eines stabilen Zustands ist hier wiederum ein Tastverhältnis von dc = 0,5. Durch das Verdoppeln der mit <0:1> indexierten Schalteinrichtungen 25, wodurch der Faktor 2 in dem Term mit I15 herrührt, wird die Bedingung I16 = I15 im stabilen Zustand erreicht. Folgleich werden beide Verzögerungseinrichtungen 5A, 5B im gleichen Arbeitspunkt betrieben, auch wenn das externe Taktsignal 1 ein perfektes Tastverhältnis von 50% aufweist, da hier I16 = I15 = I20 = I19 gilt.
4 zeigt ein Signalschaubild zur Erläuterung der Funktionsweise der Vorrichtung nach 1.
Für die Schaubilder der Signale 1, 2, 3, 4, 21, 11 gilt das mit Bezug auf 9 Erläuterte. Das Steuersignal 13 weist einen HIGH-Pegel zwischen der ansteigenden Flanke des verzögerten internen Taktsignals 11 und der ansteigenden Flanke des verschobenen invertierten verzögerten internen Taktsignals 12 und einen LOW-Pegel zwischen der ansteigenden Flanke des verschobenen invertierten verzögerten internen Taktsignals 12 und der ansteigenden Flanke des verzögerten internen Taktsignals 11 auf. Daraus ergibt sich, dass das Signal 13 und das dazu komplementäre Signal 14 jeweils während einer halben Periodenbreite T/2 einen HIGH-Pegel und einen LOW-Pegel und folglich ein Tastverhältnis von 0,5 aufweisen. Im Gegensatz zum Schaubild nach 9 ist das verschobene invertierte verzögerte interne Taktsignal 12 hier nicht komplementär zum verzögerten internen Taktsignal 11, sondern leicht verschoben zu einem komplementären verzögerten internen Taktsignal (nicht dargestellt).
Die vorliegende Erfindung stellt eine Vorrichtung und ein Verfahren bereit, welches die Korrektur eines Tastverhältnisses (duty-cycle) mit verhältnismäßig einfachen Mitteln und ohne großen Stromverbrauch realisiert.
Wenngleich sich die obigen Beispiele auf eine Schaltung für einen analogen Delay-locked-loop bezieht, ist der Einsatz desselben Prinzips ebenfalls in einem digitalen, d.h. taktgesteuerten, Delay-locked-loop realisierbar.

1: externes Taktsignal (CLK) bzw. true-clock
2: komplementäres externes Taktsignal (bCLK) compl.-clock
3: auf Chip erzeugtes Taktsignal (CRcv)
4: auf Chip erzeugtes komplementäres Taktsignal (bCRcv)
5: Verzögerungseinrichtung, z.B. eine Delayline
6: herkömmliche Pumpeinrichtung (chargepump)
7: Phasendetektor
8: Rückführungseinrichtung (mit feedback-delay)
9: modifizierte Pumpeinrichtung (modified chargepump)
10: Tastverhältnisdetektor (duty-cycle detektor)
11: verzögertes internes Taktsignal
12: invertiertes verzögertes internes Taktsignal, insbeson
: dere verschoben
13: Steuersignal (dcCLKt) der modifizierten Pumpeinrichtung
14: Steuersignal (dcCLKc) der modifizierten Pumpeinrichtung
15: Steuersignal (vN2) der zweiten Verzögerungseinrichtung
16: Steuersignal (vP2) der zweiten Verzögerungseinrichtung
17: Steuersignal (FASTER) der Pumpeinrichtung (chargepump)
18: Steuersignal (bSLOWER) der Pumpeinrichtung (chargepump)
19: Steuersignal (vN) der ersten Verzögerungseinrichtung
20: Steuersignal (vP) der ersten Verzögerungseinrichtung
21: verzögertes Signal (ICD) der Rückführung
22: Empfänger (receiver), z.B. differentieller receiver
23: Takttreibereinrichtung
24: Schalteinrichtung, z.B. p-Kanal Feldeffekttransistor
25: Schalteinrichtung, z.B. n-Kanal Feldeffekttransistor
26: Bezugspotential, z.B. Masse
27: Bezugspotential, z.B. positive Versorgungsspannung
28: Kondensator, insbesondere der Kapazität C
<0:1>: Elemente sind insbesondere doppelt vorgesehen
T: Periodendauer eines Signals

Claims

Vorrichtung zur Erzeugung zweier Signale (11, 12) mit einem vorbestimmten Abstand sich entsprechender Signalflanken zueinander mit: einer ersten steuerbaren Verzögerungseinrichtung (5A) zum Erzeugen eines verzögerten internen Taktsignals (11) aus einem Taktsignal (3) in Abhängigkeit von einem ersten Steuersignal (19, 20); einer zweiten steuerbaren Verzögerungseinrichtung (5B) zum Erzeugen eines verschobenen invertierten verzögerten internen Taktsignals (12) aus einem zu dem Taktsignal (3) komplementären Taktsignal (4) in Abhängigkeit von einem zweiten Steuersignal (15, 16); einer ersten Steuersignal-Erzeugungseinrichtung (8, 7, 6) zum Erzeugen des ersten Steuersignals (19, 20) in Abhängigkeit vom Taktsignal (3) und vom verzögerten internen Taktsignal (11); und einer zweiten Steuersignal-Erzeugungseinrichtung (10, 9) zum Erzeugen des zweiten Steuersignals (15, 16) in Abhängigkeit vom verzögerten internen Taktsignal (11) und vom verschobenen invertierten verzögerten internen Taktsignal (12); wobei die zweite Steuersignal-Erzeugungseinrichtung (10, 9) derart gestaltet ist, dass die sich entsprechenden Flanken des verzögerten internen Taktsignals (11) und des verschobenen invertierten verzögerten internen Taktsignals (12) im eingeschwungenen Zustand einen vorbestimmten Abstand aufweisen.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass der Abstand, der sich entsprechenden Flanken eine halbe Periodendauer (T/2) der Periodendauer (T) des Taktsignals (3, 4) aufweist.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die Vorrichtung einen ersten Empfänger (22A) und einen zweiten Empfänger (22B) aufweist, in welchen das Taktsignal (3) und das komplementäre Taktsignal (4) aus einem externen Taktsignal (1) und einem komplementären externen Taktsignal (2) erzeugbar ist.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die erste Steuersignal-Erzeugungseinrichtung (8, 7, 6) zum Erzeugen des ersten Steuersignals (19, 20) eine Pumpeinrichtung (6) aufweist, durch welche in Abhängigkeit von einem Ausgangssignal (17, 18) eines Phasendetektors (7) das erste Steuersignal (19, 20) erzeugbar ist.
Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die zweite Steuersignal-Erzeugungseinrichtung (10, 9) zum Erzeugen des zweiten Steuersignals (15, 16) einen Tastverhältnisdetektor (10) aufweist.
Vorrichtung nach Anspruch 5, dadurch gekennzeichnet, dass die zweite Steuersignal-Erzeugungseinrichtung (10, 9) zum Erzeugen des zweiten Steuersignals (15, 16) eine Pumpeinrichtung (9) aufweist, durch welche das zweite Steuersignal (15, 16) in Abhängigkeit von einem Aus gangssignal (13, 14) des Tastverhältnisdetektors (10) erzeugbar ist.
Vorrichtung nach Anspruch 6, dadurch gekennzeichnet, dass die Pumpeinrichtung (9) Schalteinrichtungen (24, 25) und/oder mindestens eine Kapazität (28) aufweisen.
Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, dass die Schalteinrichtungen (24, 25) p-Kanal Feldeffekttransistoren (24) und n-Kanal Feldeffekttransistoren (25) aufweisen.
Vorrichtung nach Anspruch 7, dadurch gekennzeichnet, dass die Schalteinrichtungen (24, 25) n-Kanal Feldeffekttransistoren (25) aufweisen.
Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, dass die Ausgangssignale (13, 14) des Tastverhältnisdetektors (10) lediglich an Steuerelektroden von n-Kanal Feldeffekttransistoren (25) angekoppelt sind, wobei diese n-Kanal Feldeffekttransistoren (25) doppelt ausgeführt sind.
Verfahren zur Erzeugung zweier Signale (11, 12) mit einem vorbestimmten Abstand sich entsprechender Signalflanken zueinander, mit den Schritten: Erzeugen eines verzögerten internen Taktsignals (11) aus einem Taktsignal (3) in Abhängigkeit von einem ersten Steuersignal (19, 20) in einer ersten steuerbaren Verzögerungseinrichtung (5A); Erzeugen eines verschobenen invertierten verzögerten internen Taktsignals (12) aus dem komplementären Taktsignal (4) in Abhängigkeit von einem zweiten Steuersignal (15, 16) in einer zweiten steuerbaren Verzögerungseinrichtung (5B); Erzeugen des ersten Steuersignals (19, 20) in Abhängigkeit vom Taktsignal (3) und vom verzögerten internen Taktsignal (11) in einer ersten Steuersignal- Erzeugungseinrichtung (8, 7, 6); und Erzeugen des zweiten Steuersignals (15, 16) in Abhängigkeit vom verzögerten internen Taktsignal (11) und vom verschobenen invertierten verzögerten internen Taktsignal (12) in einer zweiten Steuersignal- Erzeugungseinrichtung (10, 9); wobei sich entsprechende Flanken des verzögerten internen Taktsignals (11) und des verschobenen invertierten verzögerten internen Taktsignals (12) im eingeschwungenen Zustand einen vorbestimmten Abstand aufweisen.
Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass das Taktsignal (3) und das dazu komplementäre Taktsignal (4) aus einem externen Taktsignal (1) und einem komplementären externen Taktsignal (2) in einem differentiellen Empfänger (22A, 22B) erzeugt wird.
Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass das zweite Steuersignal (15, 16) in einer Pumpeinrichtung (9) erzeugt wird, welche von einem Ausgangssig nal (13, 14) eines Tastverhältnisdetektors (10) gesteuert wird.
Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass der Tastverhältnisdetektor (10) eine Flankendetektion durchführt, deren Ausgangssignal (13, 14) einen high- Pegel zwischen einer ansteigenden Flanke des verzögerten internen Taktsignals (11) und einer ansteigenden Flanke des verschobenen invertierten verzögerten internen Taktsignals (12) und einen low- Pegel zwischen einer ansteigenden Flanke des verschobenen invertierten verzögerten internen Taktsignals (12) und einer ansteigenden Flanke des verzögerten internen Taktsignals (11) aufweist.
Verfahren nach einem oder mehreren der vorangehenden Ansprüche 11 bis 14, dadurch gekennzeichnet, dass das Verfahren einen analogen delay-locked-loop einsetzt.
Verfahren nach einem oder mehreren der vorangehenden Ansprüche 11 bis 15, dadurch gekennzeichnet, dass das Verfahren einen digitalen delay-locked-loop einsetzt.
Verfahren nach einem oder mehreren der vorangehenden Ansprüche 11 bis 16, dadurch gekennzeichnet, dass mit dem Verfahren ein Taktsignal auf einer Halbleitereinrichtung erzeugt wird, welches ein Tastverhältnis von 0,5 aufweist.
Verfahren nach einem oder mehreren der vorangehenden Ansprüche 11 bis 17, dadurch gekennzeichnet, dass entsprechende Flanken des verzögerten internen Taktsignals (11) und des verschobenen invertierten verzögerten internen Taktsignals (12) im eingeschwungenen Zustand einen vorbestimmten Abstand von einer halben Periodendauer (T/2) der Periodendauer (T) des Taktsignals (3, 4) aufweisen.