DE10226568A1 - Struktur und Verfahren zur Prozessintegration bei der Herstellung vertikaler DRAM-Zellen - Google Patents

Struktur und Verfahren zur Prozessintegration bei der Herstellung vertikaler DRAM-Zellen

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DE10226568A1
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Rajeeb Malik
Larry Nesbit
Jochen Beintner
Rama Divakaruni
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    • H10B12/01—Manufacture or treatment
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    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate

Abstract

Es wird ein Verfahren zum Bearbeiten eines Halbleiterspeicherbauelements offenbart, wobei das Speicherbauelement einen Arraybereich und einen Unterstützungsbereich darauf enthält. Bei einem Ausführungsbeispiel der Erfindung beinhaltet das Verfahren das Entfernen eines auf dem Bauelement ausgebildeten Anfangspadnitridmaterials von dem Arraybereich. Das Anfangspadnitridmaterial im Unterstützungsbereich wird jedoch weiter beibehalten. Dann werden im Arraybereich aktive Bauelementbereiche ausgebildet, wobei das im Unterstützungsbereich beibehaltene Anfangspadnitrid hilft, den Unterstützungsbereich vor Naßätzprozessen zu schützen, die während der Ausbildung aktiver Bauelementbereiche im Arraybereich implementiert werden.

Description

  • Allgemeiner Stand der Technik
  • Die vorliegende Erfindung betrifft allgemein die Halbleiterbauelementbearbeitung und insbesondere Verfahren zum Bearbeiten von Array- und Unterstützungsbereichen eines Bauelements mit vertikaler DRAM-Zelle.
  • Die Herstellung und das Design integrierter Schaltungen ist in den letzten Jahren, insbesondere im Hinblick auf die Zunahme der Integrationsdichte, stark verfeinert worden. Die erhöhte Integrationsdichte führt zu wirtschaftlichen Vorteilen, da eine höhere Anzahl von Bauelementen und Schaltungen auf einem einzelnen Chip und/oder in einem einzelnen Baustein (der mehrere Chips enthalten kann) angeordnet werden können. Mit vergrößerter Integrationsdichte kann man wegen der Reduzierung der Länge von Signalwegen, der Kapazität zwischen Verbindungen und dergleichen üblicherweise Verbesserungen bei der Leistung, wie etwa eine reduzierte Signallaufzeit und Rauschunempfindlichkeit, erzielen. Dieser Leistungsgewinn ist in integrierten Schaltungen besonders wichtig.
  • Integrierte Schaltungen, wie etwa dynamische Direktzugriffsspeicher (DRAM), können auf einem einzelnen Chip Millionen ähnlicher Bauelemente aufweisen (oftmals kollektiv als Array oder Arrayteil des Chipdesigns bezeichnet), die durch Schaltungen wie etwa Adressierschaltungen, Meßverstärker und dergleichen, die allgemein als Unterstützungsschaltungen bezeichnet werden, über den ganzen Chip hinweg oder Unterteilungen davon gesteuert werden. Die Schaltungsanforderungen sind im allgemeinen leider für den Array- und den Unterstützungsbereich des Chips verschieden und würden im Idealfall während der Herstellung unterschiedliche Prozesse erfordern. So werden beispielsweise zum Minimieren des Reihenwiderstands in den Unterstützungsbereichen Übergänge mit selbstjustierten Siliziden (Saliziden) gewünscht. Andererseits werden flache Übergänge mit Implantationen mit niedriger Dosis und ohne Silizide in dem Array erwünscht, um Übergangskriechströme zu minimieren.
  • Als weiteres Beispiel wird während der herkömmlichen Bearbeitung des Arrays ein Arraydeckoxid abgeschieden, und bestimmte Teile werden danach entfernt. Allgemein wird das Deckoxid völlig aus dem Unterstützungsbereich entfernt. (Siehe beispielsweise R. Divakaruni et al. "In ULSI Process Integration II", Electrochemical Society Proceeding Band [2001]-2). Existierende Naßätzprozesse können jedoch bewirken, daß Shallow-Trench- Isolations-(STI)-Bereiche in dem Unterstützungsbereich einer Überätzung unterworfen werden, die wiederum zu Hohlräumen an den Grabenkanten, Gatekurzschlüssen und dergleichen führen kann.
  • KURZE DARSTELLUNG
  • Die oben erörterten Nachteile und Mängel des Stands der Technik werden durch ein Verfahren zum Bearbeiten eines Halbleiterspeicherbauelements überwunden oder gemildert, wobei das Speicherbauelement einen Arraybereich und einen Unterstützungsbereich darauf enthält. Bei einem Ausführungsbeispiel der Erfindung beinhaltet das Verfahren das Entfernen eines auf dem Bauelement ausgebildeten Anfangspadnitridmaterials von dem Arraybereich. Das Anfangspadnitridmaterial im Unterstützungsbereich wird jedoch weiter beibehalten. Dann werden im Arraybereich aktive Bauelementbereiche ausgebildet, wobei das im Unterstützungsbereich beibehaltene Anfangspadnitrid oder die hinzugefügte Anfangsnitridschicht helfen, den Unterstützungsbereich vor chemisch-mechanischen Polier- bzw. Naßätzprozessen zu schützen, die während der Ausbildung aktiver Bauelementbereiche in dem Arraybereich implementiert werden.
  • Bei einer bevorzugten Ausführungsform beinhaltet das Verfahren das Ausbilden eines ersten Kappenoxids über dem Unterstützungsbereich, wobei das erste Kappenoxid das Entfernen des im Unterstützungsbereich enthaltenen Anfangspadnitridmaterials während des Entfernens des im Arraybereich enthaltenen Anfangspadnitridmaterials verhindert. Nach der Ausbildung aktiver Bauelementbereiche im Arraybereich wird über dem Arraybereich ein Kappennitrid ausgebildet. Ein zweites Kappenoxid wird über dem Kappennitrid ausgebildet, und das im Unterstützungsbereich enthaltene Anfangspadnitridmaterial wird entfernt. Das zweiten Kappenoxid verhindert das Entfernen des über dem Arraybereich ausgebildeten Kappennitrids.
    • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Unter Bezugnahme auf die beispielhaften Zeichnungen, in denen in den mehreren Figuren gleiche Elemente mit gleichen Nummern versehen sind, zeigen:
  • Fig. 1 eine Querschnittsansicht sowohl des Array- als auch des Unterstützungsbereichs eines auf herkömmliche Weise bearbeiteten DRAM-Bauelements, die insbesondere eine Divot-Ausbildung in einem Isoliergraben in dem Unterstützungsbereich veranschaulicht;
  • Fig. 2 bis 13 Teilquerschnittsansichten sowohl des Array- als auch des Unterstützungsbereichs eines DRAM- Bauelements während verschiedener Stufen seiner Bearbeitung gemäß einer Ausführungsform der Erfindung;
  • Fig. 14 und 15 eine alternative Ausführungsform zum Bearbeiten einer Arraydeckoxidschicht; und
  • Fig. 16 eine Teilquerschnittsansicht eines Halbleiterbauelements, das durch die beschriebenen Ausführungsformen der Erfindung ausgebildet werden kann.
    • AUSFÜHRLICHE BESCHREIBUNG
  • Unter anfänglicher Bezugnahme auf Fig. 1 wird eine Querschnittsansicht sowohl des Array- als auch des Unterstützungsbereichs eines auf herkömmliche Weise bearbeiteten DRAM-Bauelements gezeigt. Insbesondere enthält das Bauelement 10 einen Arraybereich 12 und einen Unterstützungsbereich 14. Der Arraybereich 12 weist die einzelnen Speicherzellen in einem DRAM-Array auf (wobei die einzelnen Zellen einen Speicherkondensator und einen MOS-Transistor enthalten). In der gezeigten Ausführungsform sind der Speicherkondensator und Transistor (nicht gezeigt) für jede Speicherzelle in einem tiefen vertikalen Graben (DT) 16 im Substrat 18 des Bauelements 10 ausgebildet. Zu Veranschaulichungszwecken ist nur der oberste Teil der tiefen Gräben 16 gezeigt. Neben einem der tiefen Gräben im Arraybereich 12 des Bauelements 10 ist eine Shallow- Trench-Isolation (STI) oder ein Isolationsgraben (IT) 20 gezeigt. Der Isolationsgraben 20 dient zur Bereitstellung einer Isolation zwischen aktiven Bereichen des DRAM-Bauelements 10. Außerdem enthält der Unterstützungsbereich auch Isolationsgräben 20 zur Bereitstellung einer Isolation zwischen aktiven Bereichen darin.
  • Bei der herkömmlichen Bearbeitung von auf Gräben basierenden DRAM-Bauelementen wird über dem Wafer eine Arraydeckoxidschicht (ATO) 22 ausgebildet. Die ATO 22 wird später zur weiteren Bauelementbearbeitung in diesem Bereich aus dem Unterstützungsbereich 14 entfernt. Wegen des üblicherweise beim Entfernen von Oxidschichten verwendeten Naßätzprozesses sind auch die Isolationsgräben 20 im Unterstützungsbereich 14 (die mit einem Oxidmaterial gefüllt sind) gegenüber Naßätzen empfindlich. Daher kann auch ein Teil des Isolationsgrabens entfernt werden, wodurch ein Hohlraum oder Divot 24 ausgebildet wird. Dies kann sich wiederum im Hinblick auf die Kurzschlußbildung im Bauelement nachteilig auswirken und so zu einer insgesamt niedrigeren Bauelementausbeute führen.
  • Gemäß einer Ausführungsform der Erfindung wird deshalb ein Verfahren zum Bearbeiten eines Halbleiterspeicherbauelements offenbart, wobei das Speicherbauelement einen Arraybereich und einen Unterstützungsbereich darauf enthält, wobei das Entfernen eines Padnitrids von dem Arraybereich und dem Unterstützungsbereich getrennt vorgenommen wird. Dabei können bestimmte Aspekte der Arraybearbeitung (z. B. Abstandshalterausbildung im oberen Teil der tiefen Gräben) so ausgeführt werden, daß die Isolationsgrabengebiete im Unterstützungsbereich nur minimal naßgeätzt werden.
  • Nunmehr unter Bezugnahme auf Fig. 2 wird ein Paar beispielhafter tiefer Gräben 102 gezeigt, die in einem DRAM-Arraybereich 104 eines Halbleiterwafersubstrats 106 ausgebildet sind. Eine dicke Nitridschicht 110 wird auf dem Substrat 106 abgeschieden. Dann werden die tiefen Gräben 102 strukturiert und geätzt und mit einem Polygatematerial 108 (z. B. Silizium) gefüllt, wobei das Material 108 dann bis auf die Nitridschicht 110 hinunter planarisiert wird. Zur Veranschaulichung zeigt Fig. 2 auch einen Bitleitungsübergang 103, der an eine der Diffusionen der FET-Strukturen angeschlossen ist, die in jeder DRAM-Speicherzelle enthalten sind. Außerdem befindet sich unter dem Transistorteil der tiefen Gräben 102 ein Kragenoxid 105, um einen Kriechstrom von Ladung, die in dem nicht gezeigten, im unteren Teil des Grabens 102 angeordneten Kondensator gespeichert ist, nach außen zu verhindern. Eine vergrabene Brücke 107 wird in einem frühen Stadium des Prozesses hergestellt und weist eine diffundierte Verbindung auf, die durch Erzeugen eines Seitenwandkontakts an einer Kante des Grabenkondensators ausgebildet wird. Der Bitleitungsübergang 103, das Kragenoxid 105 und die vergrabene Brücke 107 sind in Fig. 2 enthalten, um die allgemeine Beziehung zwischen dem Transistor und dem Kondensator im tiefen Graben 102 darzustellen, und in späteren Figuren nicht gezeigt.
  • Nach der Ausbildung der Gräben 102 wird dann über der ganzen Waferoberfläche, einschließlich dem Unterstützungsbereich 114 des Wafers, ein Padnitrid 112 abgeschieden, wie in Fig. 3 gezeigt. Fig. 4 veranschaulicht die Ausbildung der Shallow-Trench-Isolation (STI) sowohl im Arraybereich 104 als auch im Unterstützungsbereich 114. STI-Bereiche 116 werden durch herkömmliche Fotolithographietechniken strukturiert und ausgebildet, wonach Teile der Nitridschichten 110, 112 und des Substrates 106 zur Ausbildung der Isolationsgräben 118 durch Ätzen entfernt werden. Nach der Herstellung eines Liners in den Isolationsgräben durch Oxidation werden die Isolationsgräben 118 dann mit einer Oxidfüllung gefüllt (z. B. eine HDP-(high density plasma)-Oxidfüllung). Die Isolationsgräben 118 erstrecken sich mit ungefähr der gleichen Höhe wie die Dicke der Nitridschicht 110 und der Padnitridschicht 112 über dem Substrat 106.
  • Nach der Ausbildung der Isolationsgräben 118 wird sowohl über dem Unterstützungs- als auch dem Arraybereich der Waferstruktur ein Abdeckungs- oder Kappenoxid 120 ausgebildet. Der Unterstützungsbereich 114 wird dann jedoch mit einer nicht gezeigten Fotoresistmaske strukturiert, so daß bei späterer Naßätzung des Abdeckungsoxids 120 von dem Arraybereich 104 der Unterstützungsbereich 114 immer noch mit dem Abdeckungsoxid 120 bedeckt ist. Dies ist in Fig. 5 gezeigt.
  • Fig. 6 veranschaulicht das Entfernen der Nitridschicht 110 und Padnitridschicht 112 von dem Arraybereich 104. Es sei angemerkt, daß die Nitridschicht 110 und die Padnitridschicht 112 im Unterstützungsbereich 114 zurückbleiben, da sie weiterhin von dem Abdeckungsoxid 120 bedeckt werden, das einem Nitridablösungsprozeß widersteht. In Fig. 7 wird eine Arraydeckoxidschicht 122 abgeschieden und dann planarisiert. Durch den Planarisierungsschritt wird auch das Abdeckungsoxid 120 über dem Unterstützungsbereich 114 entfernt, wodurch die Nitridschicht 110 und die Padnitridschicht 112 darin freigelegt werden.
  • Danach werden durch eine Oxidnaßätzung (mit oder ohne Maskierungsschritt) diese Teile der Arraydeckoxidschicht 122 über den tiefen Gräben 102 entfernt. Dies geschieht, um einen Teil des Polygatematerials 108 darin auszunehmen, wie in Fig. 8 gezeigt. Teile des Polygatematerials 108 werden ausgenommen, um die Abstandshalter in den tiefen Gräben auszubilden.
  • Die Ausbildung der Abstandshalter 124, bevorzugt Siliziumnitrid (SiN), ist in Fig. 9 dargestellt. Nach der Abscheidung wird das Nitridabstandshaltermaterial anisotrop geätzt, wodurch man vertikale Seitenwandabstandshalter in den tiefen Gräben 102 erhält. Nach der Ausbildung der Abstandshalter 124 werden die tiefen Gräben 102 mit einem zusätzlichen Polygatepfropfenmaterial 108 gefüllt, um vertikale Gatekontakte darin zu definieren. Das überschüssige Polygatepfropfenmaterial 108 wird dann zurückgeätzt, so daß es bezüglich der Arraydeckoxidschicht 122 planarisiert ist, wie in Fig. 10 gezeigt. Es sei angemerkt, daß die Abstandshalter 124 vor der Ausbildung der Isolationsgräben 118 in Fig. 4 ausgebildet werden können.
  • An diesem Punkt können die Nitridschicht 110 und die Padnitridschicht 112 im Unterstützungsbereich 114 nun entfernt werden. Unter Bezugnahme auf Fig. 11 wird über dem Arraybereich 104 eine Arraykappennitridschicht 126 abgeschieden, die sich bis zu einem Übergangsgebiet 128 über den Isolationsgraben 118 erstreckt, der an den Arraybereich 104 und den Unterstützungsbereich 114 angrenzt. Dann wird eine weitere Kappenoxidschicht 130 abgeschieden, maskiert und so von dem Unterstützungsbereich 114 geätzt, daß das verbleibende Kappenoxid 130 (mit der Padnitridschicht darunter) den bearbeiteten Arraybereich 104 bis in . das Übergangsgebiet 128 abdeckt. In Fig. 12 sind die Nitridschicht 110 und die Padnitridschicht 112 im Unterstützungsbereich 114 weggeätzt. Es sei angemerkt, daß die Nitridätzung zu einem gewissen seitlichen Entfernen der Arraykappennitridschicht 126 unter der Kappenoxidschicht 130 führen kann.
  • Schließlich kann in Fig. 13 die DRAM-Bearbeitung im Unterstützungsbereich 114 fortgeführt werden. Nach dem Entfernen der Kappenoxidschicht 130 (und der Nitridschicht 110 und Padnitridschicht 112 im Unterstützungsbereich 114), der Implantation von Diffusionsbereichen und der Gateoxidationsausbildung wird über dem Arraybereich und dem Unterstützungsbereich eine Polysiliziumschicht 132 abgeschieden. Es versteht sich, daß durch die Bearbeitung des Arraybereichs 104 unter gleichzeitiger Beibehaltung der Nitridschicht 110 und Padnitridschicht 112 im Unterstützungsbereich 114 ausgewählte Bereiche des Deckoxids 122 entfernt und somit die Abstandshalter 124 in den tiefen Gräben 102 ausgebildet werden können. Dadurch gestattet das vorliegende Verfahren, daß die Isolationsgräben 118 im Unterstützungsbereich 114 nur minimal naßgeätzt werden. Die Polysiliziumschicht 132 wird später schließlich von dem Arraybereich 104 entfernt, und der Rest der Bauelementbearbeitungsschritte wird ausgeführt, wie in der Technik bekannt ist.
  • Die Fig. 14 und 15 zeigen eine alternative Ausführungsform für die Ausbildung der Arraydeckoxidschicht 122. In Fig. 14 werden nach dem Definieren und Bearbeiten der Isolationsgräben 118 (Fig. 4) die Nitridschicht 110 und die Padnitridschicht 112 weggeätzt. Vor der Abscheidung der Arraydeckoxidschicht 122 werden jedoch, wie oben bereits beschrieben, die Abstandshalter 124 ausgebildet. Dann werden weitere Arraybearbeitungsschritte ausgeführt (z. B. eine Implantation von Dotierungssubstanzspezies), wonach über dem Arraybereich und dem Unterstützungsbereich ein Siliziumnitridliner 134 abgeschieden wird. In Fig. 15 wird dann die Arraydeckoxidschicht 122 abgeschieden und bis hinunter auf den Nitridliner 134 (oder darüber) über den Isolationsgräben 118 planarisiert. In dieser Ausführungsform ist der Unterstützungsbereich 114 vor der Naßätzung geschützt, da nach dem Wegätzen des Deckoxids 122 von dem Unterstützungsbereich 114 der Nitridliner 134 eine Ätzstoppoberfläche liefert. Es sei weiter angemerkt, daß sich diese Ausführungsform von der früheren Ausführungsform dadurch unterscheidet, daß unter dem Arraydeckoxid 122 der Nitridliner 134 vorliegt.
  • Es sei darauf hingewiesen, daß die oben beschriebenen Ausführungsformen der Erfindung nicht ausschließlich auf die Herstellung vertikaler DRAM-Zellen oder sogar anderer Arten von Speicherzellen beschränkt sind. Die Ausführungsformen der Erfindung lassen sich vielmehr auch auf andere Arten von Halbleiterbauelementen mit einem ersten und zweiten Bauelementbereich anwenden, die verschieden bearbeitet werden können. Fig. 16 zeigt beispielsweise ein Halbleiterbauelement 200 mit einem ersten Bereich 202 und einem zweiten Bereich 204, die auf benachbarten Gebieten eines Substrats 205 definiert sind. Der erste Bereich enthält eine Deckoxidschicht 206, die ähnlich zu dem Arraybereich der oben beschriebenen Ausführungsformen ausgebildet und bearbeitet werden kann. Analog kann der zweite Bereich 204 auf ähnliche Weise wie der Unterstützungsbereich der oben beschriebenen Ausführungsformen bearbeitet werden. Sowohl im ersten Bereich 202 als auch im zweiten Bereich 204 kann man ein Gatematerial 208 antreffen. Im zweiten Bereich 204 ist das Gatematerial 208 als ein Gate dargestellt, wie etwa für einen FET, und über einem dünnen Gateoxid 210 ausgebildet. Umgekehrt wird das Gatematerial 208 im ersten Bereich 202, der über dem Arraydeckoxid 206 ausgebildet ist, offensichtlich nicht als Gate für einen FET verwendet, sondern kann stattdessen beispielsweise als Teil einer Verdrahtungsebene verwendet werden. Man kann somit sehen, daß die obenerwähnten Prozeßbeschreibungen sich zusätzlich zu Speicherbauelementen auch in anderen Halbleiterbauelementen anwenden lassen.
  • Wenngleich die Erfindung unter Bezugnahme auf eine bevorzugte Ausführungsform beschrieben worden ist, versteht der Fachmann, daß verschiedene Änderungen vorgenommen und Äquivalente für Elemente davon substituiert werden können, ohne vom Schutzbereich der Erfindung abzuweichen. Außerdem können viele Modifikationen vorgenommen werden, um eine bestimmte Situation oder ein bestimmtes Material an die Lehren der Erfindung anzupassen, ohne von deren wesentlichen Umfangsbereich abzuweichen. Die Erfindung soll deshalb nicht auf die bestimmte Ausführungsform beschränkt sein, die als die beste zum Ausführen der vorliegenden Erfindung in Betracht gezogene Weise offenbart ist, sondern die Erfindung soll alle in den Schutzbereich der beigefügten Ansprüche fallenden Ausführungsformen einschließen.

Claims (27)

1. Verfahren zum Bearbeiten eines Halbleiterbauelements, wobei das Bauelement einen ersten Bereich und einen zweiten Bereich darauf enthält, wobei das Verfahren folgendes umfaßt:
Entfernen eines auf dem Bauelement ausgebildeten Anfangspadnitridmaterials von dem ersten Bereich;
Beibehalten des Anfangspadnitridmaterials im zweiten Bereich; und
Ausbilden aktiver Bauelementbereiche im ersten Bereich;
wobei das im zweiten Bereich beibehaltene Anfangspadnitrid hilft, den zweiten Bereich vor Naßätzprozessen zu schützen, die während der Ausbildung aktiver Bauelementbereiche im ersten Bereich implementiert werden.
2. Verfahren nach Anspruch 1, weiterhin umfassend:
Ausbilden eines ersten Kappenoxids über dem zweiten Bereich, wobei das erste Kappenoxid über dem zweiten Bereich das Entfernen des im zweiten Bereich enthaltenen Anfangspadnitridmaterials während des Entfernens des im ersten Bereich enthaltenen Anfangspadnitridmaterials verhindert;
nach der Ausbildung aktiver Bauelementbereiche im ersten Bereich, Ausformen eines Kappennitrids über dem ersten Bereich;
Ausbilden eines zweiten Kappenöxids über dem Kappennitrid; und
Entfernen des im zweiten Bereich enthaltenen Anfangspadnitridmaterials, wobei das zweite Kappenoxid das Entfernen des über dem ersten Bereich ausgebildeten Kappennitrids verhindert.
3. Verfahren nach Anspruch 2, das weiterhin folgendes umfaßt:
Ausbilden von Isolationsgräben im ersten Bereich und im zweiten Bereich vor dem Ausbilden des ersten Kappenoxids.
4. Verfahren nach Anspruch 3, das weiterhin folgendes umfaßt:
Ausbilden einer Oxidschicht über dem ersten Bereich und dem zweiten Bereich;
Maskieren des zweiten Bereichs mit einem Fotoresistmaterial; und
Entfernen von Teilen der Oxidschicht über dem ersten Bereich und dadurch Ausbilden des ersten Kappenoxids.
5. Verfahren nach Anspruch 3, wobei das Ausbilden aktiver Bauelemente im ersten Bereich weiterhin folgendes umfaßt:
Ausbilden einer Deckoxidschicht über dem ersten Bereich und dem zweiten Bereich; und
Planarisieren der Deckoxidschicht, wobei das im zweiten Bereich enthaltene Anfangspadnitridmaterial als Stoppfläche wirkt, wodurch die Deckoxidschicht von dem zweiten Bereich entfernt werden kann.
6. Verfahren nach Anspruch 3, wobei die Isolationsgräben ausgebildet werden durch:
Strukturieren von Isolationsgrabenöffnungen im ersten und zweiten Bereich;
Ätzen durch das Anfangspadnitridmaterial und ein Substratmaterial des Bauelements, wodurch die Isolationsgrabenöffnungen ausgebildet werden; und
Füllen der Isolationsgrabenöffnungen mit einem Oxidmaterial.
7. Verfahren zum Bearbeiten eines Halbleiterbauelements, wobei der Speicher einen ersten Bereich und einen zweiten Bereich darauf enthält, wobei das Verfahren folgendes umfaßt:
Entfernen eines in dem ersten Bereich und dem zweiten Bereich enthaltenen Anfangspadnitridmaterials;
Ausbilden aktiver Bauelementbereiche in dem ersten Bereich;
Ausbilden eines Nitridliners über dem ersten Bereich und dem zweiten Bereich;
Ausbilden einer Deckoxidschicht über dem Nitridliner; und
Entfernen der Deckoxidschicht von dem zweiten Bereich;
wobei der Nitridliner während des Entfernens der Deckoxidschicht von dem zweiten Bereich als Stoppfläche dient.
8. Verfahren nach Anspruch 7, wobei die Deckoxidschicht durch Naßätzen von dem zweiten Bereich entfernt wird.
9. Verfahren nach Anspruch 7, das weiterhin folgendes umfaßt:
Ausbilden von Isolationsgräben in dem ersten Bereich und dem zweiten Bereich vor dem Entfernen eines in dem ersten Bereich und dem zweiten Bereich enthaltenen Anfangspadnitridmaterials.
10. Verfahren nach Anspruch 9, wobei die Isolationsgräben ausgebildet werden durch:
Strukturieren von Isolationsgrabenöffnungen im ersten und zweiten Bereich;
Ätzen durch das Anfangspadnitridmaterial und ein Substratmaterial des Bauelements, wodurch die Isolationsgrabenöffnungen ausgebildet werden; und
Füllen der Isolationsgrabenöffnungen mit einem Oxidmaterial.
11. Verfahren nach Anspruch 9, weiterhin mit dem Planarisieren der Deckoxidschicht bis hinunter auf den über den Isolationsgräben angeordneten Nitridliner.
12. Verfahren zum Bearbeiten eines Halbleiterspeicherbauelements, wobei das Speicherbauelement einen Arraybereich und einen Unterstützungsbereich darauf enthält, wobei das Verfahren folgendes umfaßt:
Entfernen eines auf dem Bauelement ausgebildeten Anfangspadnitridmaterials von dem Arraybereich;
Beibehalten des Anfangspadnitridmaterials im Unterstützungsbereich; und
Ausbilden aktiver Bauelementbereiche im Arraybereich;
wobei das im Unterstützungsbereich beibehaltene Anfangspadnitrid hilft, den Unterstützungsbereich vor Naßätzprozessen zu schützen, die während der Ausbildung aktiver Bauelementbereiche im Arraybereich implementiert werden.
13. Verfahren nach Anspruch 12, weiterhin umfassend:
Ausbilden eines ersten Kappenoxids über dem Unterstützungsbereich, wobei das erste Kappenoxid über dem Unterstützungsbereich das Entfernen des im Unterstützungsbereich enthaltenen Anfangspadnitridmaterials während des Entfernens des im Arraybereich enthaltenen Anfangspadnitridmaterials verhindert;
nach der Ausbildung aktiver Bauelementbereiche im Arraybereich, Ausformen eines Kappennitrids über dem Arraybereich;
Ausbilden eines zweiten Kappenoxids über dem Kappennitrid; und
Entfernen des im Unterstützungsbereich enthaltenen Anfangspadnitridmaterials, wobei das zweite Kappenoxid das Entfernen des über dem Arraybereich ausgebildeten Kappennitrids verhindert.
14. Verfahren nach Anspruch 13, das weiterhin folgendes umfaßt:
Ausbilden von Isolationsgräben in dem Arraybereich und dem Unterstützungsbereich vor dem Ausbilden des ersten Kappenoxids.
15. Verfahren nach Anspruch 14, das weiterhin folgendes umfaßt:
Ausbilden einer Oxidschicht über dem Arraybereich und dem Unterstützungsbereich;
Maskieren des Unterstützungsbereichs mit einem Fotoresistmaterial; und
Entfernen von Teilen der Oxidschicht über dem Arraybereich und dadurch Ausbilden des ersten Kappenoxids.
16. Verfahren nach Anspruch 14, wobei das Ausbilden aktiver Bauelemente im Arraybereich weiterhin folgendes umfaßt:
Ausbilden einer Deckoxidschicht über dem Arraybereich und dem Unterstützungsbereich; und
Planarisieren der Deckoxidschicht, wobei das im Unterstützungsbereich enthaltene Anfangspadnitridmaterial als Stoppfläche wirkt, wodurch die Deckoxidschicht von dem Unterstützungsbereich entfernt werden kann.
17. Verfahren nach Anspruch 14, wobei die Isolationsgräben ausgebildet werden durch:
Strukturieren von Isolationsgrabenöffnungen in dem Arraybereich und dem Unterstützungsbereich;
Ätzen durch das Anfangspadnitridmaterial und ein Substratmaterial des Bauelements, wodurch die Isolationsgrabenöffnungen ausgebildet werden; und
Füllen der Isolationsgrabenöffnungen mit einem Oxidmaterial.
18. Verfahren zum Bearbeiten eines Halbleiterspeicherbauelements, wobei das Speicherbauelement einen Arraybereich und einen Unterstützungsbereich darauf enthält, wobei das Verfahren folgendes umfaßt:
Entfernen eines in dem Arraybereich und dem Unterstützungsbereich enthaltenen Anfangspadnitridmaterials;
Ausbilden aktiver Bauelementbereiche in dem Arraybereich;
Ausbilden eines Nitridliners über dem Arraybereich und dem Unterstützungsbereich;
Ausbilden einer Deckoxidschicht über dem Nitridliner; und
Entfernen der Deckoxidschicht von dem Unterstützungsbereich;
wobei der Nitridliner während des Entfernens der Deckoxidschicht von dem Unterstützungsbereich als Stoppfläche dient.
19. Verfahren nach Anspruch 18, wobei die Deckoxidschicht durch Naßätzen von dem Unterstützungsbereich entfernt wird.
20. Verfahren nach Anspruch 18, das weiterhin folgendes umfaßt:
Ausbilden von Isolationsgräben in dem Arraybereich und dem Unterstützungsbereich vor dem Entfernen eines in dem Arraybereich und dem Unterstützungsbereich enthaltenen Anfangspadnitridmaterials.
21. Verfahren nach Anspruch 20, wobei die Isolationsgräben ausgebildet werden durch:
Strukturieren von Isolationsgrabenöffnungen in dem Arraybereich und dem Unterstützungsbereich;
Ätzen durch das Anfangspadnitridmaterial und ein Substratmaterial des Bauelements, wodurch die Isolationsgrabenöffnungen ausgebildet werden; und
Füllen der Isolationsgrabenöffnungen mit einem Oxidmaterial.
22. Verfahren nach Anspruch 20, weiterhin mit dem Planarisieren der Deckoxidschicht bis hinunter auf den über den Isolationsgräben angeordneten Nitridliner.
23. Halbleiterspeicherbauelement, das folgendes umfaßt:
in einem Arraybereich ausgebildete aktive Bauelementbereiche;
einen über dem Arraybereich und einem Unterstützungsbereich ausgebildeten Nitridliner; und
eine Deckoxidschicht über dem Nitridliner, wobei die Deckoxidschicht weiterhin von dem Unterstützungsbereich entfernt wird;
wobei der Nitridliner während des Entfernens der Deckoxidschicht von dem Unterstützungsbereich als Stoppfläche dient.
24. Bauelement nach Anspruch 23, wobei die Deckoxidschicht durch Naßätzen von dem Unterstützungsbereich entfernt wird.
25. Bauelement nach Anspruch 23, das weiterhin folgendes umfaßt:
Isolationsgräben, die vor dem Entfernen eines in dem Arraybereich und dem Unterstützungsbereich enthaltenen Anfangspadnitridmaterials in dem Arraybereich und dem Unterstützungsbereich ausgebildet werden.
26. Bauelement nach Anspruch 25, wobei die Isolationsgräben weiterhin folgendes umfassen:
in dem Arraybereich und dem Unterstützungsbereich strukturierte Isolationsgrabenöffnungen, die durch Ätzen durch das Anfangspadnitridmaterial und ein Substratmaterial des Bauelements ausgebildet werden; und
ein in den Isolationsgrabenöffnungen ausgebildetes Oxidmaterial.
27. Bauelement nach Anspruch 25, wobei die Deckoxidschicht bis hinunter auf den über den Isolationsgräben angeordneten Nitridliner planarisiert wird.
DE10226568A 2001-06-29 2002-06-14 Struktur und Verfahren zur Prozessintegration bei der Herstellung vertikaler DRAM-Zellen Withdrawn DE10226568A1 (de)

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