DE10231130A1 - Circuit structure for processing data packets with voice data has a central processor, a memory store, an interface to trigger a peripheral module and a digital signal processor - Google Patents

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Abstract

A central processor (CPU) (10) processes data packets. A memory for storing data packets links to the CPU. A first interface controller (IC) (16) triggers a peripheral module. A first bus (14) links to the CPU on the one side and the first IC on the other side. A digital signal processor (22) processes voice data and links to the CPU. A second IC (18) transmits data packets with voice data.

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Verarbeiten von Datenpaketen mit Sprachdaten nach dem Oberbegriff von Anspruch 1.The invention relates to a circuit arrangement for processing data packets with voice data according to the generic term of claim 1.

Eine derartige Schaltungsanordnung wird beispielsweise im Bereich der Internet- oder IP (Internet Protokoll)-Telefonie eingesetzt. Bei der Internet-Telefonie werden Sprachdaten in Form von Datenpaketen vorzugsweise über TCP/IP-Netze zwischen mindestens zwei Kommunikationsendgeräten übertragen. Die Kommunikationsendgeräte können Personal-Computer mit Internet-Anschluss sein, die eine Software für die Internet-Telefonie ausführen. Da jedoch die bei der IP-Telefonie eingesetzten Algorithmen zur Komprimierung von Sprachdaten insbesondere nach ITU-T G.723 rechenintensiv sind und dadurch die Datenrate auf Systembussen des Personal Computers erhöhen, werden zunehmend Hardware-Lösungen für die Internet-Telefonie insbesondere in Form von Chip-Sets eingesetzt.Such a circuit arrangement for example in the area of Internet or IP (Internet Protocol) telephony used. In Internet telephony, voice data is in the form of data packets preferably over Transfer TCP / IP networks between at least two communication terminals. The communication terminals can personal computer with internet connection be a software for perform Internet telephony. There however, the compression algorithms used in IP telephony of voice data are computationally intensive, in particular according to ITU-T G.723 and thereby the data rate on system buses of the personal computer increase, are becoming increasingly hardware solutions for the Internet telephony is used in particular in the form of chip sets.

Mit derartigen Chip-Sets kann ein Internet- oder IP-Telefon aufgebaut werden. Das IP-Telefon kann direkt an ein Rechnernetz mit packetorientierter Datenübertragung, insbesondere ein LAN mit TCP/IP als Übertragungsprotokoll angeschlossen werden. Das Telefon umfasst in der Regel einen LAN-Port oder Ethernet-Switch, über den vom Rechnernetz Datenpakete mit Sprachdaten empfangen und in einem Speicher, insbesondere einem synchronen DRAM (SDRAM) zur weiteren Verarbeitung durch einen Zentralprozessor abgelegt werden. Der Zentralprozessor überträgt die Sprachdaten zu einem digitalen Signalprozessor, der sie zur akustischen Wiedergabe über einen Lautsprecher aufbereitet. Umgekehrt wandelt der Zentralprozessor von dem digitalen Sig nalprozessor empfangene Sprachdaten in Datenpakete um und legt diese im externen Speicher ab, von wo aus sie über den Ethernet-Switch als Datenpakete in ein TCP/IP-Netz eingespeist werden. Allerdings tritt bei einem Internet-Telefon mit Java-Anwendungen oder einem Internet-Browser ein im Wesentlichen konstanter hoher Datenstrom auf, beispielsweise aufgrund des Transfers von Daten zu einer Anzeigevorrichtung zur optischen Wiedergabe. Daher treten bei Hardware-Lösungen für die Internet-Telefonie auf den Systembussen der Chips sehr hohe Datenraten auf.With such chip sets one can Internet or IP phone can be set up. The IP phone can directly to a computer network with packet-oriented data transmission, in particular a LAN with TCP / IP as the transmission protocol connected become. The phone usually includes a LAN port or Ethernet switch through which Receive data packets with voice data from the computer network and in one Memory, in particular a synchronous DRAM (SDRAM) for further Processing can be stored by a central processor. The central processor transmits the voice data to a digital signal processor, which they use for acoustic reproduction Speakers processed. Conversely, the central processor converts voice data received by the digital signal processor in data packets and stores it in external memory, from where it can be accessed via the Ethernet switches can be fed as data packets into a TCP / IP network. However, an Internet phone with Java applications or an essentially constant high data stream for an Internet browser on, for example, due to the transfer of data to a display device for optical reproduction. Therefore, hardware solutions for Internet telephony occur very high data rates on the system buses of the chips.

Bei bekannten gattungsgemäßen integrierten Schaltungen ist ein Systembus vorgesehen, der zum Übertragen der gesamten Anwendungsdaten eines Internet-Telefons dient. Diesen Systembus teilen sich ein Zentralprozessor, ein digitaler Signalprozessor, ein Ethernet-Switch sowie serielle synchrone Schnittstellenkontroller. Dadurch wird die verfügbare Bandbreite für jede dieser Einrichtungen wesentlich verringert. Greifen zudem mehrere Master auf einen Bus zu, ist eine Arbiterschaltung erforderlich, die unvorhersagbare Latenzen verursacht. Um diese Probleme zu beseitigen, wird bei den vorgenannten Produkten der Firma Broadcom Corporation der Systembus mit einer hohen Frequenz von 100 MHz getaktet. Zudem ist der Zentralprozessor mit einem großen Befehls- und Daten-Cachespeicher ausgestattet. Ebenso sind der digitale Signalprozessor und der Ethernet-Switch mit ausreichend Speicher versehen. Die seriellen synchronen Schnittstellenkontroller weisen FIFO (First in – First out)-Speicher auf. Wenn allerdings die synchronen seriellen Schnittstellenkontroller, insbesondere ein SSC (Seriell Synchronous Channel)-Schnittstellenkontroller, Daten mit einer Breite von 16 Bit anstelle von Daten mit einer Breite von 32 Bit, wie sie ein typischer Systembus übertragen kann, verarbeiten, halbiert dies zudem die theoretisch erreichbare Bandbreite des Systembusses.In known generic integrated A system bus is provided for switching purposes the entire application data of an Internet telephone. this System bus share a central processor, a digital signal processor, an Ethernet switch and serial synchronous interface controller. This will reduce the available bandwidth for every of these facilities significantly reduced. Also grab several Master to a bus, an arbiter circuit is required, that causes unpredictable latencies. To solve these problems is used for the aforementioned products from Broadcom Corporation the system bus is clocked at a high frequency of 100 MHz. moreover is the central processor with a large instruction and data cache fitted. The digital signal processor and the Ethernet switch are also provided with sufficient memory. The serial synchronous interface controller assign FIFO (First in - First out) memory. However, if the synchronous serial interface controllers, in particular an SSC (serial synchronous channel) interface controller, Data with a width of 16 bits instead of data with a width of Process 32 bits as a typical system bus can transmit, this also halves the theoretically achievable bandwidth of the system bus.

Integrierte Schaltungen wie die Chip-Sets BCM1100 und BCM1101, bei denen alle Einrichtungen über einen gemeinsamen Systembus miteinander verbunden sind, verarbeiten Daten in der Regel wie folgt. Ein Ethernet-Switch empfängt Datenpakete und transferiert diese durch einen direkten Speicherzugriff über den Systembus in einen externen Speicher. Ein Zentralprozessor verarbeitet dann die in dem externen Speicher abgelegten Datenpakete, indem er aus diesen die Sprachdaten insbesondere durch Entfernen der Kontrollinformationen von TCP/IP entfernt. Die Sprachdaten werden dann wiederum durch einen direkten Speicherzugriff über den Systembus zu einem digitalen Signalprozessor transferiert, der sie zur akustischen Wiedergabe über einen Lautsprecher aufbereitet. Der Systembus ist bei diesen Lösungen demnach stark belastet. Um Latenzprobleme und eine Verringerung des Datendurchsatzes zu vermeiden, müssen die an den Systembus gekoppelten Module große Speicher aufweisen. Hierdurch werden diese Lösungen bei einer Implementierung entsprechend teuer.Integrated circuits such as the BCM1100 chip sets and BCM1101, where all devices have a common system bus data are usually connected as follows. An Ethernet switch is receiving Data packets and transfers them through direct memory access via the System bus in an external memory. A central processor processes then the data packets stored in the external memory by the voice data from these, in particular by removing the control information removed from TCP / IP. The voice data is then again through direct memory access via transfers the system bus to a digital signal processor that them for acoustic playback prepared a speaker. The system bus is accordingly with these solutions heavily burdened. To latency problems and a reduction in data throughput to avoid the modules coupled to the system bus have large memories. hereby become these solutions accordingly expensive to implement.

Aufgabe der vorliegenden Erfindung ist es daher, eine Schaltungsanordnung zum Verarbeiten von Datenpaketen mit Sprachdaten vorzuschlagen, die kostengünstig zu realisieren ist und insbesondere einen hohen Datendurchsatz bei geringen Latenzproblemen ermöglicht.Object of the present invention is therefore a circuit arrangement for processing data packets propose with voice data that is inexpensive to implement and especially high data throughput with low latency problems allows.

Diese Aufgabe wird durch eine Schaltungsanordnung mit den Merkmalen nach Anspruch 1 gelöst. Bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.This object is achieved by a circuit arrangement solved with the features of claim 1. Preferred configurations the invention result from the dependent claims.

Ein wesentlicher Gedanke der Erfindung besteht darin, anstelle eines einzigen Systembusses, über den alle Module einer Schaltungsanordnung zum Verarbeiten von Datenpaketen mit Sprachdaten kommunizieren, einen weiteren Bus zur Entlastung des Systembusses vorzusehen. Vorzugsweise führt dieser weitere Bus parallel zum ersten Bus Datenpakete, die nicht direkt zu einem Zentralprozessor transferiert werden müssen.An essential idea of the invention consists of replacing a single system bus via the all modules of a circuit arrangement for processing data packets communicate with voice data, another bus to relieve the System bus. This further bus preferably runs in parallel to the first bus data packets that are not directly transferred to a central processor Need to become.

Konkret betrifft die Erfindung eine Schaltungsanordnung zum Verarbeiten von Datenpaketen mit Sprachdaten mit

  • – einem Zentralprozessor, der zum Verarbeiten der Datenpakete ausgebildet ist,
  • – einem Speicher, der zum Speichern der Datenpakete dient und mit dem Zentralprozessor verbunden ist,
  • – einem ersten Schnittstellenkontroller zum Ansteuern von mindestens einem Peripheriemodul,
  • – einem ersten Bus, der einerseits mit dem Zentralprozessor und andererseits mit dem ersten Schnittstellenkontroller verbunden ist,
  • – einem digitalen Signalprozessor, der zum Verarbeiten der Sprachdaten ausgebildet und mit dem Zentralprozessor verbunden ist, und
  • – einem zweiten Schnittstellenkontroller, der zum Übertragen der Datenpakete mit Sprachdaten vorgesehen ist.
Specifically, the invention relates to a circuit arrangement for processing data packets with voice data
  • - A central processor, which is used to process the Data packets is formed,
  • A memory which serves to store the data packets and is connected to the central processor,
  • A first interface controller for controlling at least one peripheral module,
  • A first bus, which is connected on the one hand to the central processor and on the other hand to the first interface controller,
  • A digital signal processor which is designed to process the voice data and is connected to the central processor, and
  • - A second interface controller, which is provided for transmitting the data packets with voice data.

Erfindungsgemäß ist nunmehr ein zweiter Bus vorgesehen, der den Speicher mit dem zweiten Schnittstellenkontroller verbindet und über den Datenpakete zwischen Speicher und zweiten Schnittstellenkontroller ausgetauscht werden. Mit anderen Worten können also die über den zweiten Schnittstellenkontroller übertragenen Datenpakete mit Sprachdaten direkt in den Speicher geschrieben oder von diesem gelesen werden, ohne den ersten Bus zu belasten. Dadurch entlastet der zweite Bus den ersten Bus von Datenverkehr, der direkt zwischen dem zweiten Schnittstellenkontroller und dem Speicher abgewickelt werden kann. Datenpakete werden also im Wesentlichen autonom zwischen dem zweiten Schnittstellenkontroller und dem Speicher ausgetauscht, wodurch sie ohne Interferenz mit dem ersten Bus übertragen werden und hierdurch im Wesentlichen auch keine zusätzliche Last für den Zentralprozessor verursachen. Ferner wird hierdurch ermöglicht, dass der Zentralprozessor und andere mit dem ersten Bus verbundene Master parallel zu der Datenübertragung auf dem zweiten Bus arbeiten können und ihnen dadurch die nahezu vollständige Bandbreite des ersten Busses zur Verfügung steht. Latenzprobleme auf dem ersten Bus werden minimiert oder gar vollständig eliminiert, da in typischen Anwendungen in der Regel lediglich ein Master, insbesondere der Zentralprozessor, mit dem ersten Bus verbunden ist. Alle weiteren, mit dem ersten Bus verbundenen Module sind in der Regel Slaves. Datenpakete mit Sprachdaten werden zudem nicht mehr über den ersten Bus übertragen, sondern direkt vom Zentralprozessor aus dem Speicher gelesen oder in diesen geschrieben.According to the invention, there is now a second bus provided the memory with the second interface controller connects and about the data packets between the memory and the second interface controller be replaced. In other words, you can use the second interface controller with transmitted data packets Voice data written directly into the memory or read from it without burdening the first bus. This relieves the second Bus the first bus of data traffic that is directly between the second Interface controller and the memory can be handled. Data packets thus become essentially autonomous between the second interface controller and exchanged the memory, which means that they can be used without interference transferred to the first bus and essentially no additional Load for cause the central processor. This also enables that the central processor and others connected to the first bus Master parallel to the data transmission can work on the second bus and the almost complete Bandwidth of the first bus is available. latency issues on the first bus are minimized or even completely eliminated, since in typical applications usually only one master, in particular the central processor connected to the first bus. All further, modules connected to the first bus are usually slaves. Data packets with voice data are also no longer available via the transfer the first bus, but read directly from the memory by the central processor or written in this.

Vorzugsweise umfasst die Schaltungsanordnung einen DMA (Direct Memory Access bzw. direkter Speicherzugriffs)-Kontroller, der Zugriffe auf den Speicher für den zweiten Bus steuert. Ein DMA-Kontroller besitzt den Vorteil, dass mehrere Module bzw. Einrichtungen auf den zweiten Bus zugreifen können. Der Zugriff auf den zweiten Bus wird durch den DMA-Kontroller überwacht und gesteuert.The circuit arrangement preferably comprises a DMA (Direct Memory Access) controller, access to memory for controls the second bus. A DMA controller has the advantage that several modules or devices access the second bus can. The Access to the second bus is monitored by the DMA controller and controlled.

Um eine Kommunikation zwischen dem ersten Schnittstellenkontroller und dem DMA-Kontroller ohne Umweg über den Zentralprozessor zu ermöglichen, ist der DMA-Kontroller vorzugsweise mit einem Bus-Multiplexer verbunden. Der Bus-Multiplexer wiederum ist mit dem ersten Schnittstellenkontroller und dem ersten Bus verbunden und ermöglicht eine Verbindung des ersten Schnittstellenkontrollers mit dem ersten Bus oder dem DMA-Kontroller. Um beispielsweise dem DMA-Kontroller einen Zugriff auf den ersten Schnittstellenkontroller zu ermöglichen, schaltet der Bus-Multiplexer derart um, dass der erste Schnittstellenkontroller mit dem DMA-Kontroller verbunden ist. Möglich wäre auch ein Zugriff vom ersten Schnittstellenkontroller auf den zweiten Bus. In diesem Fall merkt der DMA-Kontroller, wenn der erste Schnittstellenkontroller auf den zweiten Bus zugrei fen will, und steuert den Zugriff des ersten Schnittstellenkontrollers auf den zweiten Bus und damit den Speicher.To establish communication between the first interface controller and the DMA controller without going through the Central processor to allow the DMA controller is preferably connected to a bus multiplexer. The bus multiplexer in turn is with the first interface controller and the first bus and enables a connection of the first interface controller with the first bus or the DMA controller. For example the DMA controller has access to the first interface controller to allow the bus multiplexer switches over in such a way that the first interface controller connected to the DMA controller. Access from the first would also be possible Interface controller on the second bus. In this case, notice the DMA controller when the first interface controller is on wants to access the second bus and controls the access of the first Interface controller on the second bus and thus the memory.

In einer bevorzugten Ausführungsform weist der DMA-Kontroller einen Datenkonverter auf, der zum Umwandeln von Daten von einem ersten in ein zweites Datenformat und umgekehrt ausgebildet ist. Dadurch wirkt der DMR-Kontroller sozusagen als eine Art Brücke oder Schnittstelle, die bei Übertragung von Daten eine Datenformatumwandlung vornimmt. Dies erweist sich insbesondere dann als vorteilhaft, wenn die Datenbreite der übertragenen Daten auf dem zweiten Bus sich von der Datenbreite der übertragenen Daten auf dem ersten Bus oder vom Datenformat der Daten für den ersten Schnittstellenkontroller unterscheidet.In a preferred embodiment the DMA controller has a data converter which is used for conversion of data from a first to a second data format and vice versa is trained. As a result, the DMR controller acts as one Kind of bridge or interface when transmitting of data performs a data format conversion. This turns out to be the case particularly advantageous if the data width of the transmitted Data on the second bus is different from the data width of the transmitted Data on the first bus or from the data format of the data for the first Interface controller differs.

In einer konkreten Ausführungsform wandelt der Datenkonverter 32 oder 64 Bit-Eingangsdaten in 8, 16 oder 32 Bit-Ausgangsdaten und umgekehrt um und/oder nimmt eine Big- zu Little-Endian-Umwandlung oder umgekehrt vor. Hierdurch wird der Einsatz von Standard-Modulen, wie beispielsweise eines SSCs (Serial Synchronous Channels)-Kontrollers in Verbindung mit einem Standard-Ethernet-Switch und einem synchronen DRAM, ermöglicht. Eine schaltungstechnische Änderung dieser Standard-Module zur Anpassung an verschiedene Datenformate ist dadurch nicht mehr erforderlich.In a specific embodiment, the data converter converts 32 or 64 Bit input data in 8th . 16 or 32 Bit output data and vice versa and / or performs a big to little endian conversion or vice versa. This enables the use of standard modules, such as an SSC (Serial Synchronous Channels) controller in conjunction with a standard Ethernet switch and a synchronous DRAM. A change in the circuitry of these standard modules to adapt to different data formats is no longer necessary.

Vorzugsweise ist der Zentralprozessor dazu ausgebildet, Datenpakete aus dem Speicher zu entnehmen, Sprachdaten aus den Datenpaketen zu extrahieren und die extrahierten Sprachdaten an den digitalen Signalprozessor zu übermitteln. Ferner ist er dazu ausgebildet, Sprachdaten vom digitalen Signalprozessor zu empfangen, diese in Datenpakete zu transformieren und die Datenpakete im Speicher abzulegen. Insbesondere entfernt der Zentralprozessor beim Extrahieren der Sprachdaten Protokollinformationen von den Datenpaketen, die für die Weiterverarbei tung durch den digitalen Signalprozessor nicht benötigt werden. Umgekehrt „verpackt" der Zentralprozessor Sprachdaten vom digitalen Signalprozessor in Datenpakete, in dem er die Sprachdaten in Pakete einteilt und jedes Paket mit Protokollinformationen für die Übertragung über ein insbesondere paketorientiertes Datennetz versieht.The central processor is preferably designed to remove data packets from the memory, to extract speech data from the data packets and to transmit the extracted speech data to the digital signal processor. It is also designed to receive voice data from the digital signal processor, to transform it into data packets and to store the data packets in the memory. In particular, when extracting the voice data, the central processor removes protocol information from the data packets that is not required for further processing by the digital signal processor. Conversely, the central processor "packs" voice data from the digital signal processor into data packets by dividing the voice data into packets and providing each packet with protocol information for transmission via a packet-oriented data network in particular.

Der Zentralprozessor kann weiterhin dazu ausgebildet sein, aus den Datenpaketen Daten zum Übertragen über den ersten Bus zu extrahieren und/oder Daten vom ersten Bus in Datenpakete zu transformieren und die Datenpakete im Speicher abzulegen. Mit anderen Worten dient der Zentralprozessor als zentrale Schaltstelle, welche Sprachdaten und andere Daten in Datenpakete transferiert und umgekehrt. Hierzu kennt der Zentralprozessor die unterschiedlichen Datenformate, kann insbesondere Sprachdaten von anderen Daten unterscheiden und diese unterschiedlich verarbeiten. Er steuert damit den Datenfluss vom und zum digitalen Signalprozessor sowie über den ersten Bus, auf dem Daten insbesondere für Peripheriemodule übertragen werden, beispielsweise zum ersten Schnittstellenkontroller.The central processor can continue be designed to transfer data from the data packets via the extract the first bus and / or data from the first bus into data packets to transform and store the data packets in memory. With in other words, the central processor serves as a central switching point, which voice data and other data are transferred into data packets and vice versa. For this, the central processor knows the different ones Data formats, in particular can distinguish voice data from other data and process them differently. It controls the data flow from and to the digital signal processor and via the first bus on which Data especially for Transfer peripheral modules become, for example, the first interface controller.

In einer bevorzugten Ausführungsform ist der zweite Schnittstellenkontroller ein Ethernet-Switch. In diesem Fall werden Datenpakete von einem Ethernet, das mit dem Ethernet-Switch verbunden ist, empfangen oder über dieses gesendet. Eine derartige Schaltungsanordnung wird vorzugsweise in einem Internet-Telefon eingesetzt, das mit einem Ethernet verbunden werden kann. Da das Ethernet sowohl im Heim- als auch im Bürobereich eine der am weitesten verbreiteten Familien von LAN (Local Area Network)-Konzepten ist, kann ein derartiges Internet-Telefon in vielen Rechnernetzen flexibel eingesetzt werden. Insbesondere ist ein Ethernet-Switch eine Standard-Komponente, die erprobt und kostengünstig erhältlich ist.In a preferred embodiment the second interface controller is an Ethernet switch. In In this case, data packets are sent from an Ethernet to the Ethernet switch connected, received or via this sent. Such a circuit arrangement is preferred used in an internet phone that is connected to an ethernet can be. Since the Ethernet is one in the home as well as in the office area of the most widespread families of LAN (Local Area Network) concepts is, such an Internet phone can be flexible in many computer networks be used. In particular, an Ethernet switch is a standard component, the tried and tested and inexpensive available is.

Der erste Schnittstellenkontroller kann ein serieller synchroner Schnittstellenkontroller sein, der insbesondere zum Ansteuern von Peripheriemodulen mit seriellen Schnittstellen dient. Ein derartiger serieller synchroner Schnittstellenkontroller ist auch unter der Abkürzung SSC-IF bekannt, was Serial Synchronous Channel Interface bedeutet. Er ermöglicht insbesondere aufgrund der Synchronität eine hohe Datenrate und kann dadurch vorteilhaft in Schaltungen und Geräten eingesetzt werden, bei denen über eine serielle Verbindung sehr viele Daten übertragen werden, beispielsweise in einem Internet-Telefon mit einer Anzeigevorrichtung, auf der Daten aus dem Internet angezeigt werden.The first interface controller can be a serial synchronous interface controller, in particular for controlling peripheral modules with serial interfaces serves. Such a serial synchronous interface controller is also under the abbreviation SSC-IF knows what Serial Synchronous Channel Interface means. It enables due to the synchronicity in particular a high data rate and can thereby advantageously used in circuits and devices those over a serial connection very much data can be transmitted, for example in an internet phone with a display device on which data from the Internet is displayed become.

Der erste Bus ist in einer bevorzugten Ausführungsform ein flexibler Peripheriebus, der auch unter der Bezeichnung Flexible Peripheral Interfacebus (FPI-Bus) bekannt ist. Dieser Bustyp eignet sich insbesondere zur Anbindung von Peripheriemodulen an einen Prozessor und kann hohe Datenraten zwischen dem Prozessor und den Peripheriemodulen bewältigen. Insbesondere ist er multi-Master-fähig, d.h. ermöglicht den Anschluss mehrerer Master.The first bus is in a preferred one embodiment a flexible peripheral bus, also called Flexible Peripheral interface bus (FPI bus) is known. This type of bus is suitable in particular for connecting peripheral modules to a processor and can handle high data rates between the processor and the peripheral modules. In particular, it is multi-master capable, i.e. enables the Connection of several masters.

Bei einem bevorzugten Einsatzgebiet der erfindungsgemäßen Schaltungsanordnung in einem Internet-Telefon können die Datenpakete TCP/IP (Transmission Control Protocol/Internet Protocol)-Pakete sein. Mit anderen Worten ist die Schaltungsanordnung dazu fähig, Datenpakete im TCP/IP-Format zu verarbeiten. Hierdurch kann ein Internet-Telefon mit einer derartigen Schaltungsanordnung einfach in ein bestehendes Rechnernetz integriert werden, in dem Daten gemäß TCP/IP ausgetauscht werden. Vorzugsweise eignet sich diese Schaltungsanordnung zum Einsatz in herkömmlichen Heim- und Büronetzen, vorzugsweise Rechnernetzen, oder auch direkt zur Anbindung an das Internet. Denkbar wäre beispielsweise der Einsatz in einem Unternehmer, bei dem sowohl die interne als auch die externe Telekommunika tion kostengünstig über das Internet bzw. ein Intranet abgewickelt werden soll. Da ohnehin TCP/IP ein für Rechnernetze bevorzugtes Protokoll ist, kann ein Internet-Telefon mit einer derartigen Schaltungsanordnung ohne großen Aufwand ähnlich wie ein Personal Computer mit einer Netzwerkkarte in das Rechnernetz eingebunden werden.In a preferred area of application the circuit arrangement according to the invention can in an internet phone the data packets TCP / IP (Transmission Control Protocol / Internet Protocol) packets his. In other words, the circuit arrangement is capable of carrying data packets to process in TCP / IP format. This allows an Internet phone with such a circuit arrangement simply into an existing one Computer network can be integrated, in which data is exchanged according to TCP / IP. This circuit arrangement is preferably suitable for use in usual Home and office networks, preferably computer networks, or directly to connect to the Internet. Would be conceivable For example, the assignment in an entrepreneur, where both internal and external telecommunications via the Internet or an intranet should be processed. Since TCP / IP anyway one for Computer protocols are preferred protocol, an Internet phone can use such a circuit arrangement without much effort similar to a personal computer with a network card in the computer network be involved.

Schließlich ist bevorzugt, die erfindungsgemäße Schaltungsanordnung als integrierte Schaltung auszuführen. Insbesondere soll die Schaltungsanordnung als Einzelchip oder wenigstens als ein Chipset für Internet-Telefone vorgesehen sein.Finally, the circuit arrangement according to the invention is preferred run as an integrated circuit. In particular, the circuit arrangement should be a single chip or at least as a chipset for Internet phones may be provided.

Obwohl die erfindungsgemäße Schaltungsanordnung für eine Vielzahl von Anwendungen geeignet ist, beispielsweise für eine Einsteckkarte für einen Personal-Computer, um diesen in ein leistungsfähiges Internet-Telefon zu verwandeln, wird sie bevorzugt in einem Internet-(Protokoll)-Telefon oder kurz IP-Telefon eingesetzt. Durch die erfindungsgemäße Schaltungsanordnung lässt sich ein IP-Telefon kostengünstig herstellen, da sie im Wesentlichen die herkömmlichen analogen Schaltungen, insbesondere die Sprechschaltung und die Übertragungsschaltung in herkömmlichen Telefonen ersetzt. Zudem ermöglicht die erfindungsgemäße Schaltungsanordnung durch den Zentralprozessor und den ersten Bus, über den verschiedene Peripheriemodule mit dem Zentralprozessor einfach zu verbinden sind, zusätzlich zur Sprachkommunikation Funktionen des Internet-Protokoll-Telefons, wie beispielsweise einen Internet-Zugriff, und die Darstellung von Internet-Inhalten auf einer Anzeigevorrichtung. Hierdurch kann ein IP-Telefon mit der erfindungsgemäßen Schaltungsanordnung zu einer Art Internet-Terminal ausgebaut werden.Although the circuit arrangement according to the invention for one Numerous applications are suitable, for example for a plug-in card for a personal computer, to turn this into a powerful Transforming internet phone is preferred in an internet (protocol) phone or IP telephone for short used. The circuit arrangement according to the invention allows an IP phone inexpensively because they are essentially the traditional analog circuits, especially the speech circuit and the transmission circuit in conventional ones Phones replaced. Also enables the circuit arrangement according to the invention the central processor and the first bus, via which various peripheral modules easy to connect to the central processor, in addition to voice communication Internet protocol telephone functions, such as Internet access, and the display of Internet content on a display device. This allows an IP telephone with the circuit arrangement according to the invention be expanded into a kind of internet terminal.

Demgemäß ist am ersten Schnittstellenkontroller vorzugsweise eine Anzeigevorrichtung, insbesondere eine LCD- oder TFT-Anzeige angeschlossen. Eine derartige Anzeigevorrichtung kann eine hohe Auflösung besitzen, da der erste Schnittstellenkontroller eine hohe Datenrate vom Zentralprozessor über den ersten Bus an die Anzeigevorrichtung zulässt.Accordingly, it is at the first interface controller preferably a display device, in particular an LCD or TFT display connected. Such a display device can have a high resolution, because the first interface controller has a high data rate from the central processor to the first bus to the display device.

Am ersten Bus kann aber auch mindestens ein weiteres Peripheriemodul angeschlossen sein, das insbesondere zum Ansteuern einer Eingabeeinheit wie einer Tastatur dient. Denkbar wäre auch der Anschluss einer weiteren Eingabevorrichtung wie einer Maus oder eines Trackballs, um ein Internet-Telefon mit einer derartigen Schaltungsanordnung zu einem komfortablen Terminal für das Surfen im Internet auszubilden.However, at least one additional peripheral module can also be connected to the first bus, which is used in particular to control an input unit such as a keyboard. It would also be conceivable to connect a further input device such as a mouse or a trackball to an Internet tele Training with such a circuit arrangement to a comfortable terminal for surfing the Internet.

Weitere Vorteile, Merkmale und Anwendungsmöglichkeiten der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung in Verbindung mit den in den Zeichnungen dargestellten Ausführungsbeispielen.Further advantages, features and possible applications of the present invention result from the following description in connection with the embodiments shown in the drawings.

Die Erfindung wird im Folgenden anhand der in den Zeichnungen dargestellten Ausführungsbeispiele näher beschrieben. Dabei zeigt:The invention is explained below of the embodiments shown in the drawings. It shows:

1 ein Blockschaltbild eines ersten Ausführungsbeispiels der erfindungsgemäßen Schaltungsanordnung; 1 a block diagram of a first embodiment of the circuit arrangement according to the invention;

2 ein Blockschaltbild eines Ausführungsbeispiels eines DMA-Kontrollers in Zusammenschaltung mit einem Bus-Multiplexer gemäß der Erfindung; 2 a block diagram of an embodiment of a DMA controller interconnected with a bus multiplexer according to the invention;

3 ein Blockschaltbild eines Ausführungsbeispiels der Zusammenschaltung eines DMA-Kontrollers mit einem Bus-Multiplexer und einem seriellen synchronen Schnittstellenkontroller gemäß der Erfindung; 3 a block diagram of an embodiment of the interconnection of a DMA controller with a bus multiplexer and a serial synchronous interface controller according to the invention;

4 ein Blockschaltbild eines Ausführungsbeispiels des Datenpfades zwischen einem DMA-Kontroller und einem seriellen synchronen Schnittstellenkontroller gemäß der Erfindung; 4 a block diagram of an embodiment of the data path between a DMA controller and a serial synchronous interface controller according to the invention;

5 ein Blockschaltbild eines Ausführungsbeispiels des als „DMA2FPI" bezeichneten Blocks in 4; 5 a block diagram of an embodiment of the block designated as "DMA2FPI" in 4 ;

6 ein Blockschaltbild eines Ausführungsbeispiels der Zusammenschaltung der mit „DMA2FPI", „FPI-Bus-MUX" und „SSC2" bezeichneten Module von 4 und die zum Steuern der Module verwendeten Signale; 6 a block diagram of an embodiment of the interconnection of the modules labeled "DMA2FPI", "FPI-Bus-MUX" and "SSC2" 4 and the signals used to control the modules;

7 ein Zeitdiagramm mit verschiedenen Signalen der in den 4 bis 6 dargestellten Schaltungen; 7 a timing diagram with various signals in the 4 to 6 illustrated circuits;

8 ein Zeitdiagramm mit verschiedenen Signalen von den in den 4 bis 6 dargestellten Schaltungen; und 8th a timing diagram with different signals from those in the 4 to 6 illustrated circuits; and

9 ein Blockschaltbild eines Ausführungsbeispiels des Bus-Multiplexers „FPI-Bus-MUX" von 4. 9 a block diagram of an embodiment of the bus multiplexer "FPI-Bus-MUX" from 4 ,

Im Folgenden werden zum Teil gleiche, funktional gleiche und/oder gleich wirkende Elemente mit den selben Bezugszeichen bezeichnet.In the following, some of the same functionally identical and / or identical elements with the same Reference numerals.

In 1 ist ein Zentralprozessor 10 (CPU: Central Processing Unit) mit einem Speicherkontroller 12 verbunden, der zum Ansteuern eines (nicht dargestellten) externen synchronen DRAMs (SDRAM) dient. Der Zentralprozessor 10 ist ferner mit einem ersten Bus 14 gekoppelt, der ein flexibler Peripherie-Bus ist. Der Zentralprozessor 10 ist am ersten Bus 14 ein Master. Mit dem ersten Bus 14 ist ferner ein erster Schnittstellenkontroller 16 verbunden, der ein serieller synchroner Schnittstellenkontroller oder ein SSC-IF ist. Über den ersten Schnittstellenkontroller 16 sind über serielle Verbindungen Peripheriemo dule oder -geräte wie beispielsweise eine Anzeigevorrichtung mit dem ersten Bus 14 koppelbar.In 1 is a central processor 10 (CPU: Central Processing Unit) with a memory controller 12 connected, which is used to drive an (not shown) external synchronous DRAM (SDRAM). The central processor 10 is also on a first bus 14 coupled, which is a flexible peripheral bus. The central processor 10 is on the first bus 14 a master. With the first bus 14 is also a first interface controller 16 connected, which is a serial synchronous interface controller or an SSC-IF. Via the first interface controller 16 are peripheral modules or devices via serial connections such as a display device with the first bus 14 coupled.

Bei der in 1 dargestellten Schaltungsanordnung ist ferner ein zweiter Schnittstellenkontroller 18 vorgesehen, der ein Ethernet-Switch ist. Der zweite Schnittstellenkontroller 18 dient zum Ankoppeln der Schaltungsanordnung von 1 an ein nicht dargestelltes LAN (Local Area Network). Der zweite Schnittstellenkontroller 18 kann über einen zweiten Bus 20 Datenpakete mit dem Speicherkontroller 12 austauschen, insbesondere Datenpakete im nicht dargestellten externen SDRAM bzw. Speicher über den Speicherkontroller 12 ablegen oder aus diesem lesen.At the in 1 circuit arrangement shown is also a second interface controller 18 provided, which is an Ethernet switch. The second interface controller 18 serves to couple the circuit arrangement of 1 to a LAN (not shown) (Local Area Network). The second interface controller 18 can via a second bus 20 Data packets with the memory controller 12 exchange, in particular data packets in the external SDRAM or memory (not shown) via the memory controller 12 store or read from it.

Beispielsweise können vom LAN empfangene Datenpakete, die an die Schaltungsanordnung von 1 adressiert sind, über den zweiten Schnittstellenkontroller 18 und den zweiten Bus 20 sowie den Speicherkontroller 12 im externen Speicher abgelegt werden. Der Zentralprozessor 10 kann dann aus dem externen Speicher über den Speicherkontroller 12 die darin abgelegten Datenpakete auslesen, daraus Sprachdaten extrahieren und diese an einen digitalen Signalprozessor 22 übermitteln. Der digitale Signalprozessor 22 dient dann zur Aufbereitung der Sprachdaten zur akustischen Wiedergabe über einen (nicht dargestellten) Lautsprecher und eine Verstärkerschaltung, die dem Lautsprecher vorgeschaltet ist.For example, data packets received by the LAN that are sent to the circuit arrangement of 1 are addressed via the second interface controller 18 and the second bus 20 as well as the memory controller 12 stored in external memory. The central processor 10 can then from the external memory via the memory controller 12 Read out the data packets stored therein, extract voice data from them and send them to a digital signal processor 22 to transfer. The digital signal processor 22 then serves to process the speech data for acoustic reproduction via a loudspeaker (not shown) and an amplifier circuit which is connected upstream of the loudspeaker.

Um den Zugriff auf den Speicherkontroller 12 über den zweiten Bus 20 steuern zu können, ist ferner ein DMA-Kontroller 24 vorgesehen, der in den zweiten Bus 20 geschaltet ist. Zur Datenformat-Umwandlung dient ein Datenkonverter 28 im DMA-Kontroller 24. Die Funktion dieses Datenkonverters 28 wird weiter unten in Zusammenhang mit 2 noch genauer erläutert.To access the memory controller 12 over the second bus 20 To be able to control is also a DMA controller 24 provided that in the second bus 20 is switched. A data converter is used for data format conversion 28 in the DMA controller 24 , The function of this data converter 28 is related below 2 explained in more detail.

Um dem DMA-Kontroller 24 einen Zugriff auf den ersten Schnittstellenkontroller 16 zu ermöglichen, ist ein Bus-Multiplexer 26 vorgesehen, der mit dem ersten und zweiten Bus 14 bzw. 20 und über einen dritten Bus 15 mit dem ersten Schnittstellenkontroller 16 verbunden ist. Über den Bus-Multiplexer 26 wird der Zugriff auf Register des ersten Schnittstellenkontrollers 16 über den ersten oder zweiten Bus 14 bzw. 20 gesteuert. Dadurch kann entweder der Zentralprozessor 10 oder der DMA-Kontroller 24 auf die Register des ersten Schnittstellekontrollers 16 zugreifen.To the DMA controller 24 access to the first interface controller 16 a bus multiplexer is required 26 provided that with the first and second bus 14 respectively. 20 and a third bus 15 with the first interface controller 16 connected is. Via the bus multiplexer 26 access to registers of the first interface controller 16 over the first or second bus 14 respectively. 20 controlled. This allows either the central processor 10 or the DMA controller 24 on the registers of the first interface controller 16 access.

Schließlich können mit dem ersten Bus 14 weitere Peripheriemodule 30 verbunden sein. Beispielsweise können diese Peripheriemodule zum Ansteuern von Eingabevorrichtungen wie einer Tastatur, einer Maus oder eines Trackballs dienen. Die Peripheriemodule 30 sind am ersten Bus 14 in der Regel Slaves.Finally, the first bus 14 further peripheral modules 30 be connected. For example, these peripheral modules can be used to control input devices such as a keyboard, a mouse or a trackball. The peripheral modules 30 are on the first bus 14 usually slaves.

2 zeigt den Aufbau des DMA-Kontrollers 24 und des darin enthaltenen Datenkonverters 28, der zur Datenformat-Umwandlung dient. Der DMA-Kontroller 24 umfasst einen DMA-Kernel 32, der im Wesentlichen wie ein herkömmlicher DMA-Kontroller arbeitet, und den Datenkonverter 28. 2 shows the structure of the DMA controller 24 and the data converter contained therein 28 which is used for data format conversion. The DMA controller 24 includes a DMA kernel 32 which is essentially like a conventional one DMA controller works, and the data converter 28 ,

Der Datenkonverter 28 wandelt Daten im Format des zweiten Busses 20 in Daten im Format des ersten Busses 14 um und umgekehrt. Daten des zweiten Busses 20 werden hierzu vom DMA-Kernel 32 an ein Eingangsregister 38 des Datenkonverters 28 übertragen. Eine Byte-Auswahl-Logik 36 liest dann die im Eingangsregister 38 gespeicherten Daten aus und wandelt diese in das Datenformat auf dem ersten Bus 14 um. Der Übertragungsvorgang vom DMA-Kernel 32 in das Eingangsregister 38 und die Byte-Auswahl-Logik 36 werden von einem Zustandsautomaten 34 gesteuert. Der Datenkonverter 28 weist ein Ausgangsregister 40 zum Speichern der umgewandelten Daten auf. Das Ausgangsregis ter 40 ist über einen vierten Bus 21 mit dem Bus-Multiplexer 26 verbunden.The data converter 28 converts data in the format of the second bus 20 in data in the format of the first bus 14 around and vice versa. Data of the second bus 20 are used by the DMA kernel 32 to an input register 38 of the data converter 28 transfer. A byte selection logic 36 then reads those in the input register 38 stored data and converts it into the data format on the first bus 14 around. The transfer process from the DMA kernel 32 into the input register 38 and the byte selection logic 36 are from a state machine 34 controlled. The data converter 28 has an output register 40 to save the converted data. The exit register 40 is over a fourth bus 21 with the bus multiplexer 26 connected.

Wie in 2 dargestellt ist, werden vom DMA-Kernel 32 Daten mit 32 oder 64 Bit Breite in das Eingangsregister 38 geschrieben. Diese Daten werden in Daten mit einer Breite von 8, 16 oder 32 umgewandelt. In 2 ist der Datenkonverter 28 zur Umwandlung in Daten mit 16 Bit Breite ausgebildet. Mit anderen Worten werden Daten mit 32 oder 64 Bitbreite in zwei bzw. vier Daten mit 16 Bit Breite umgewandelt. Die Daten mit 16 Bit Breite können dann direkt an den ersten Schnittstellenkontroller 16 übertragen werden, der lediglich Daten mit 16 Bit Breite verarbeiten kann. Die in 2 dargestellte Schaltung kann auch die Umwandlung von Daten im Big- in das Little-Edian-Format bewerkstelligen.As in 2 is shown by the DMA kernel 32 Data with 32 or 64 Bit width in the input register 38 written. This data is divided into data with a width of 8th . 16 or 32 converted. In 2 is the data converter 28 trained for conversion into 16-bit data. In other words, data with 32 or 64 bit width is converted into two or four data with 16 bit width. The 16-bit data can then be sent directly to the first interface controller 16 are transmitted, which can only process data with a width of 16 bits. In the 2 circuit shown can also convert data from Big to Little Edian format.

3 zeigt unter anderem Steuerleitungen mit Signalen, die zwischen dem DMA-Kernel 32 und dem Datenkonverter 28 im DMA-Kontroller 24 und zwischen dem Datenkonverter 28 und dem ersten Schnittstellenkontroller 16 ausgetauscht werden. Wie in 3 dargestellt ist, gehen einige der Signale zu dem Zentralprozessor 10 oder kommen von diesem, wie das als „SSC2 Transmit Interrupt" und das als „MX_Tx_IAL" bezeichnete Signal. 3 shows, among other things, control lines with signals between the DMA kernel 32 and the data converter 28 in the DMA controller 24 and between the data converter 28 and the first interface controller 16 be replaced. As in 3 some of the signals go to the central processor 10 or come from it, such as the signal referred to as "SSC2 Transmit Interrupt" and the signal referred to as "MX_Tx_IAL".

Insbesondere ermöglicht der Bus-Multiplexer 26, dass der DMA-Kontroller 24 den Datenverkehr, beispielsweise den Empfang von Daten des Übertragungs- und Empfangs-Registers des ersten Schnittstellenkontrollers 16 verarbeiten kann und der Zentralprozessor 10 Zugriff auf alle Register des ersten Schnittstellenkontrollers 16 hat. Eine (nicht dargestellte) Arbiter-Logik im Bus-Multiplexer 26 erteilt entweder dem Zentralprozessor 10 oder dem DMA-Kontroller 24 Zugriff auf die Register des ersten Schnittstellekontrollers 16. Die vom DMA-Kontroller 24 zugreifbaren Register sind programmierbar, so dass im Prinzip jedes denkbare Modul mit programmierbaren Registern über jeweils einen Bus-Multiplexer mit entweder dem ersten Bus oder dem DMA-Kontroller 24 verbunden werden kann.In particular, the bus multiplexer enables 26 that the DMA controller 24 the data traffic, for example the reception of data from the transmission and reception register of the first interface controller 16 can process and the central processor 10 Access to all registers of the first interface controller 16 Has. Arbiter logic (not shown) in the bus multiplexer 26 issued either to the central processor 10 or the DMA controller 24 Access to the registers of the first interface controller 16 , The one from the DMA controller 24 Accessible registers are programmable, so that in principle every conceivable module with programmable registers via a bus multiplexer with either the first bus or the DMA controller 24 can be connected.

4 zeigt den Datenpfad zwischen dem Zentralprozessor 10 und dem DMA-Kontroller 32 sowie dem ersten Schnittstellenkontroller 16 im Detail. Der Zentralprozessor 10 ist über ein Modul BU mit S-Bussen mit dem Speicherkontroller 12 und einer Bus-Brücke 42 gekoppelt. Die Bus-Brücke 42 bildet den Übergang vom S-Bus auf den ersten Bus 14. Ferner ist dargestellt, dass der erste Schnittstellenkontroller 16 ein erstes, als „FPI Bus BPI" bezeichnetes Modul 44 sowie einen SSC2-Kernel 46 umfasst. Das Modul 44 dient zum Umwandeln von Daten des Busses 15, der dem ersten Bus 14 entspricht, in Daten für einen internen, als BPI bezeichneten (nicht dargestellten) Bus des ersten Schnittstellenkontrollers 16. 4 shows the data path between the central processor 10 and the DMA controller 32 and the first interface controller 16 in detail. The central processor 10 is via a BU module with S-buses to the memory controller 12 and a bus bridge 42 coupled. The bus bridge 42 forms the transition from the S-Bus to the first bus 14 , It is also shown that the first interface controller 16 a first module called "FPI Bus BPI" 44 and an SSC2 kernel 46 includes. The module 44 is used to convert bus data 15 , the first bus 14 corresponds to data for an internal bus (not shown) of the first interface controller, designated as BPI 16 ,

Der Takt fDMA auf dem zweiten Bus 20 beträgt ein Vielfaches des Taktes fFPI des ersten Busses 14. Es gilt die folgende Beziehung: fDMA = N fFPI. Im Wesentlichen hat der erste Bus 14 die Funktion, dass der Zentralprozessor 10 auf die Register des ersten Schnittstellenkontrollers 16 zugreifen kann. Der zweite Bus 20 hat unter anderem die Funktion, dass der DMA-Kernel 32 eine Übertragungsanforderung des ersten Schnittstellenkontrollers 16 verarbeiten und Daten über den Datenkonverter 28 und den Bus-Multiplexer 26 an den ersten Schnittstellenkontroller 16 übertragen kann.The clock f DMA on the second bus 20 is a multiple of the clock f FPI of the first bus 14 , The following relationship applies: f DMA = N f FPI . In essence, the first bus 14 the function that the central processor 10 on the registers of the first interface controller 16 can access. The second bus 20 has the function that the DMA kernel 32 a transfer request from the first interface controller 16 process and data through the data converter 28 and the bus multiplexer 26 to the first interface controller 16 can transmit.

5 zeigt im Detail einen weiteren Aufbau des Datenkonverters 28. Dieser Aufbau gleicht im Wesentlichen dem in der 2 dargestellten Aufbau. In 5 werden jedoch im Unterschied zu 2 vom DMA-Kernel Daten mit 32 Bit Breite empfangen und in einem Eingangsregister für 32 Bits abgelegt. Das Eingangsregister 38 umfasst hierzu vier Teilregister SB0, SB1, SB2 und SB3, die jeweils 8 Bit speichern können. Das Eingangsregister ist in 5 als WLC Register bezeichnet. 5 shows in detail another structure of the data converter 28 , This structure is essentially the same as that in the 2 shown structure. In 5 are different, however 2 Receive data with a width of 32 bits from the DMA kernel and store it in an input register for 32 bits. The input register 38 includes four sub-registers SB0, SB1, SB2 and SB3, each of which can store 8 bits. The input register is in 5 referred to as the WLC register.

Daten vom Eingangsregister 38 werden einem Multiplexer zugeführt, der als Byte-Auswahl-Logik 36 funktioniert. Hierzu wird der Multiplexer vom Zustandsautomaten 34 angesteuert. Der Multiplexer wählt aus den vier, im Eingangsregister 38 abgelegten Bytes zwei Byte aus und gibt diese an das Ausgangsregister 40 aus, das eine Breite von 16 Bits aufweist. Die beiden im Ausgangsregister 40 gespeicherten Bytes werden dann als Ausgangsdaten 21 mit einer Breite von 16 Bit an den Bus-Multiplexer 26 ausgegeben. Der Zustandsautomat 34 umfasst auch einen (nicht dargestellten) internen, programmierbaren Zähler, der zur Umwandlung vom Big- in das Little-Endian-Format und umgekehrt dient.Data from the input register 38 are fed to a multiplexer, which acts as byte selection logic 36 works. For this purpose, the multiplexer from the state machine 34 driven. The multiplexer selects from the four in the input register 38 stored bytes from two bytes and outputs them to the output register 40 which has a width of 16 bits. The two in the output register 40 stored bytes are then used as output data 21 with a width of 16 bits to the bus multiplexer 26 output. The state machine 34 also includes an internal programmable counter (not shown) used to convert from big to little endian format and vice versa.

Die Hauptaufgaben des Datenkonverters 28 bestehen in einer Wortlängenumwandlung und der Umwandlung vom Big- in das Little-Endian-Format sowie umgekehrt im Verarbeiten von Handshake-Signalen des DMA-Kernels 32. Der Datenkonverter 28 wird vom DMA-Kernel 32 mit einzelnen 32-Bit-Worten jedesmal beschrieben, wenn im DMA-Kernel 32 Daten vorhanden sind und das Signal „data_ready" aktiv ist. Der Datenkonverter 28 überträgt Ausgangsdaten 21 an den ersten Schnittstellenkontroller 16, wenn er vom ersten Schnittstellenkontroller 16 ein „SSC2 Transmit-Interrupt"-Signal empfängt. Schließlich hat der Datenkonverter 28 auch die Aufgabe, Signale des ersten Busses 14 zu erzeugen.The main tasks of the data converter 28 consist of a word length conversion and the conversion from big to little endian format and vice versa in the processing of handshake signals from the DMA kernel 32 , The data converter 28 is from the DMA kernel 32 written with individual 32-bit words each time in the DMA kernel 32 Data is available and the signal "data_ready" is active. The data converter 28 transmits output data 21 to the first interface controller 16 if it is from the first interface controller 16 receives an "SSC2 transmit interrupt" signal. Finally, the data converter 28 also the task, Si gnale of the first bus 14 to create.

Wie bereits erwähnt, dient der Datenkonverter 28 auch zum Aushandeln eines Handshakes zwischen dem DMA-Kernel 32 und dem ersten Schnittstellenkontroller 16. Hierzu sind die folgenden Anforderungs- und Bestätigungsleitungen sowie -signale vorgesehen, die in 6 genauer dargestellt sind: Anforderungs-Leitungen bzw. -signale: As already mentioned, the data converter is used 28 also for negotiating a handshake between the DMA kernel 32 and the first interface controller 16 , For this purpose, the following request and confirmation lines and signals are provided, which in 6 are shown in more detail: Request lines or signals:

  • – „Tx_IR": Jedes Mal, wenn über den ersten Schnittstellenkontroller 16 ein 16 Bit Datenwort übertragen wird, wird ein Übertragungs-Unterbrechungsanforderungssignal erzeugt und als Signal „Tx_IR" vom SSC2-Kernel 46 an ein Modul IRN 47 übertragen, das wiederum ein Signal „SSC2 Transmit Interrupt" an den Zentralprozessor 10 und den Datenkonverter 28 ausgibt.- "Tx_IR": Every time when using the first interface controller 16 on 16 Bit data word is transmitted, a transmission interrupt request signal is generated and as a signal "Tx_IR" from the SSC2 kernel 46 to a module IRN 47 transmitted, which in turn sends an "SSC2 Transmit Interrupt" signal to the central processor 10 and the data converter 28 outputs.
  • – „dma_ready": Dieses in 6 nicht dargestellte Aktivierungssignal fordert das nächste Datenwort zur Übertragung vom DMA-Kernel 32 an den Datenkonverter 28 an.- "dma_ready": This in 6 Activation signal, not shown, requests the next data word for transmission from the DMA kernel 32 to the data converter 28 on.

Bestätigungs-Leitungen bzw. -signale:Confirmation lines or signals:

  • – „DMA Tx_IAL": Diese Bestätigungs-Leitung wird unmittelbar bei einem Anforderungssignal SSC2 Transmit-Interrupt aktiviert.- "DMA Tx_IAL": This confirmation line is immediately upon a request signal SSC2 transmit interrupt activated.
  • – „dma_ack": Dieses Signal wird wie ein Write-Strobe Signal genutzt, um das Datenwort in das Wortlängen-Umwandlungsregister bzw. Eingangsregister 38 des Datenkonverters 28 zu schreiben.- "dma_ack": This signal is used like a write strobe signal to transfer the data word into the word length conversion register or input register 38 of the data converter 28 to write.

An dieser Stelle sei noch angemerkt, dass ein weiteres Unterbrechungssignal „IMx_Tx_IAL" von einem Unterbrechungsmodul eines (nicht dargestellten) Unterbrechungskontrollers zusätzlich mit dem Signal „DMA_Tx_IAL" mittels der Oder-Funktion logisch verknüpft werden kann.At this point it should be noted that another interrupt signal "IMx_Tx_IAL" from an interrupt module an interruption controller (not shown) additionally with the signal "DMA_Tx_IAL" using the OR function logically linked can be.

In 7 ist der Verlauf einiger Signale der in den 4 bis 6 abgebildeten Schaltungen dargestellt. Durch Vorgabe schaltet der Bus-Multiplexer 26 den Datenpfad derart, dass der DMA-Kontroller 24 Zugriff auf den ersten Schnittstellenkontroller 16 hat. Wünscht der Zentralprozessor 10 einen Zugriff auf irgendein Register des ersten Schnittstellenkontrollers 16, schaltet er das Signal „cpu_cs#" für einen Takt auf logisch 0. Im darauf folgenden Takt legt der Zentralprozessor 10 Daten „cpu_data" auf den ersten Bus 14, die an den ersten Schnittstellellenkontroller 16 übertragen werden. Nahezu gleichzeitig mit dem Aktivieren des Signals „cpu_cs#" wird das Signal „dma_ready" auf logisch 0 geschaltet. Dieses Signal wird erst wieder logisch 1, wenn der Zugriff des Zentralprozessors 10 auf den ersten Schnittstellenkontroller 16 beendet ist. Mit anderen Worten steuert also das Signal „cpu_cs#" den Bus-Multiplexer 26. Es wird über den ersten Bus 14 übertragen.In 7 is the course of some signals in the 4 to 6 illustrated circuits shown. The bus multiplexer switches by default 26 the data path such that the DMA controller 24 Access to the first interface controller 16 Has. The central processor wishes 10 access to any register of the first interface controller 16 , it switches the "cpu_cs #" signal to logic 0 for one cycle. The central processor sets the next cycle 10 Data "cpu_data" on the first bus 14 that to the first interface controller 16 be transmitted. Almost simultaneously with the activation of the "cpu_cs #" signal, the "dma_ready" signal is switched to logic 0. This signal only becomes logic 1 again when the central processor has access 10 to the first interface controller 16 is finished. In other words, the signal "cpu_cs #" controls the bus multiplexer 26 , It will be over the first bus 14 transfer.

Greifen der Zentralprozessor 10 und der DMA-Kontroller 24 gleichzeitig auf den ersten Schnittstellenkontroller 16 zu, tritt ein Zugriffsfehler auf. Dieser Fall ist in dem Zeitdiagramm in 8 dargestellt. Das Signal „dma_cs#" wird kurz vor dem Signal „cpu_cs#" aktiviert. Mit der Aktivierung des Signals „cpu_cs#" wird auch das Signal „dma_ready" deaktiviert, während Daten „dma_data" vom DMA-Kontroller 24 zum ersten Schnittstellenkontroller 16 übertragen werden. Hierdurch tritt ein Zugriffsfehler auf, der durch das Signal „select_error" signalisiert wird.Grab the central processor 10 and the DMA controller 24 to the first interface controller at the same time 16 an access error occurs. This case is shown in the timing diagram in 8th shown. The "dma_cs #" signal is activated shortly before the "cpu_cs #" signal. With the activation of the signal "cpu_cs #", the signal "dma_ready" is also deactivated, while data "dma_data" from the DMA controller 24 to the first interface controller 16 be transmitted. As a result, an access error occurs, which is signaled by the "select_error" signal.

Schließlich zeigt 9 einen Aufbau des Bus-Multiplexer 26. Der Bus-Multiplexer 26 ermöglicht zwei verschiedene Verbindungen. Zum einen verbindet er den ersten Bus 14 direkt mit dem ersten Schnittstellenkontroller 16, um dem Zentralprozessor 10 einen Zugriff über den ersten Bus 14 auf den Schnittstellenkontroller 16 zu ermöglichen. Zum anderen kann der Bus-Multiplexer 26 den Datenkonverter 28 im DMA-Kontroller 24 mit dem ersten Schnittstellenkontroller 16 verbinden.Finally shows 9 a structure of the bus multiplexer 26 , The bus multiplexer 26 enables two different connections. First, it connects the first bus 14 directly with the first interface controller 16 to the central processor 10 access via the first bus 14 to the interface controller 16 to enable. On the other hand, the bus multiplexer 26 the data converter 28 in the DMA controller 24 with the first interface controller 16 connect.

Hierzu weist der Bus-Multiplexer 26 mehrere Module auf: An ein mit Port 1 bezeichnetes Modul wird der Datenkonverter 28 des DMA-Kontrollers 24 angeschlossen. An ein mit Port 0 bezeichnetes Modul wird der erste Bus 14, genauer gesagt die Leitungen „FPI_data" und „FPI_contr" des ersten Busses 14 angeschlossen. An ein als SMIF bezeichnendes Modul, das als Schnittstelle ausgebildet ist, wird der erste Schnittstellenkontroller 16, also das Modul SSC2 angeschlossen. Zur Ablaufsteuerung des Bus-Multiplexer 26 ist ein Zustandsautomat State Machine vorgesehen. Tritt ein Zugriffsfehler wie in Zusammenhang mit 8 beschrieben auf, gibt der Bus-Multiplexer 26 ein Signal „Access Error" aus. Schließlich erhält der Bus-Multiplexer 26 Signale von einem Adressdekoder 48, der die Adresssignale „FPI_Addr" des ersten Busses 14 auswertet.The bus multiplexer has this purpose 26 several modules on: one with port 1 designated module is the data converter 28 of the DMA controller 24 connected. To a port 0 designated module becomes the first bus 14 , more precisely the lines "FPI_data" and "FPI_contr" of the first bus 14 connected. The first interface controller is connected to a module called SMIF, which is designed as an interface 16 , i.e. the SSC2 module connected. For sequential control of the bus multiplexer 26 a state machine is provided. An access error like related occurs 8th the bus multiplexer 26 an "Access Error" signal. Finally, the bus multiplexer receives 26 Signals from an address decoder 48 which the address signals "FPI_Addr" of the first bus 14 evaluates.

Claims (15)

Schaltungsanordnung zum Verarbeiten von Datenpaketen mit Sprachdaten, mit – einem Zentralprozessor (10), der zum Verarbeiten der Datenpakete ausgebildet ist, – einem Speicher, der zum Speichern der Datenpakete dient und mit dem Zentralprozessor (10) verbunden ist, – einem ersten Schnittstellenkontroller (16) zum Ansteuern von mindestens einem Peripheriemodul, – einem ersten Bus (14), der einerseits mit dem Zentralprozessor (10) und andererseits mit dem ersten Schnittstellenkontroller (16) verbunden ist, – einem digitalen Signalprozessor (22), der zum Verarbeiten der Sprachdaten ausgebildet und mit dem Zentralprozessor (10) verbunden ist, und – einem zweiten Schnittstellenkontroller (18), der zum Übertragen der Datenpakete mit Sprachdaten vorgesehen ist, gekennzeichnet durch – einen zweiten Bus (20), der den Speicher mit dem zweiten Schnittstellenkontroller (18) verbindet und über den Datenpakete zwischen Speicher und zweitem Schnittstellenkontroller (18) ausgetauscht werden können.Circuit arrangement for processing data packets with voice data, with - a central processor ( 10 ), which is designed to process the data packets, - a memory which serves to store the data packets and with the central processor ( 10 ) is connected, - a first interface controller ( 16 ) to control at least one peripheral module, - a first bus ( 14 ) on the one hand with the central processor ( 10 ) and on the other hand with the first interface controller ( 16 ) is connected, - a digital signal processor ( 22 ), who is trained to process the voice data and with the central processor ( 10 ) is connected, and - a second interface controller ( 18 ), which is provided for transmitting the data packets with voice data, characterized by - a second bus ( 20 ), the memory with the second interface controller ( 18 ) connects and over the data packets between the memory and the second interface controller ( 18 ) can be exchanged. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch einen DMA-Kontroller (24), der Zugriffe auf den Speicher über den zweiten Bus (20) steuern kann.Circuit arrangement according to claim 1, characterized by a DMA controller ( 24 ), which accesses the memory via the second bus ( 20 ) can control. Schaltungsanordnung nach Anspruch 2, gekennzeichnet durch, dass der DMA-Kontroller (24) mit einem Bus-Multiplexer (26) verbunden ist, der mit dem ersten Schnittstellenkontroller (16) und dem ersten Bus (14} verbunden ist und den ersten Schnittstel lenkontroller (16) mit dem ersten Bus (14) oder dem DMA-Kontroller (24) verbinden kann.Circuit arrangement according to claim 2, characterized in that the DMA controller ( 24 ) with a bus multiplexer ( 26 ) connected to the first interface controller ( 16 ) and the first bus ( 14 } is connected and the first interface controller ( 16 ) with the first bus ( 14 ) or the DMA controller ( 24 ) can connect. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, dass der DMA-Kontroller (24) einen Datenkonverter (28) aufweist, der zum Umwandeln von Daten von einem ersten in ein zweites Datenformat und umgekehrt ausgebildet ist.Circuit arrangement according to claim 3, characterized in that the DMA controller ( 24 ) a data converter ( 28 ) which is designed to convert data from a first to a second data format and vice versa. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, dass der Datenkonverter (28) 32 oder 64 Bit-Eingangsdaten in 8, 16, oder 32 Bit-Ausgangsdaten oder umgekehrt und/oder eine Big- zu Little-Endian-Umwandlung oder umgekehrt vornehmen kann.Circuit arrangement according to claim 4, characterized in that the data converter ( 28 ) 32 or 64 bit input data into 8, 16, or 32 bit output data or vice versa and / or can perform a big to little endian conversion or vice versa. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Zentralprozessor (10) dazu ausgebildet ist, Datenpakete aus dem Speicher zu entnehmen, Sprachdaten aus den Datenpaketen zu extrahieren und die extrahierten Sprachdaten an den digitalen Signalprozessor (22) zu übermitteln sowie Sprachdaten vom digitalen Signalprozessor (22) zu empfangen, diese in Datenpakete zu transformieren und die Datenpakete im Speicher abzulegen.Circuit arrangement according to one of the preceding claims, characterized in that the central processor ( 10 ) is designed to extract data packets from the memory, to extract speech data from the data packets and to extract the extracted speech data to the digital signal processor ( 22 ) and voice data from the digital signal processor ( 22 ) to receive, transform them into data packets and store the data packets in memory. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Zentralprozessor (10) dazu ausgebildet ist, aus den Datenpaketen Daten zum Übertragen über den ersten Bus (14) zu extrahieren und/oder Daten vom ersten Bus (14) in Datenpakete zu transformieren und die Datenpakete im Speicher abzulegen.Circuit arrangement according to one of the preceding claims, characterized in that the central processor ( 10 ) is designed to use the data packets to transmit data via the first bus ( 14 ) extract and / or data from the first bus ( 14 ) to transform into data packets and to store the data packets in the memory. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der zweite Schnittstellenkontroller (18) ein Ethernet-Switch ist.Circuit arrangement according to one of the preceding claims, characterized in that the second interface controller ( 18 ) is an Ethernet switch. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der erste Schnittstellenkontroller (16) ein serieller synchroner Schnittstellenkontroller ist.Circuit arrangement according to one of the preceding claims, characterized in that the first interface controller ( 16 ) is a serial synchronous interface controller. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der erste Bus (14) ein flexibler Peripherie-Bus ist.Circuit arrangement according to one of the preceding claims, characterized in that the first bus ( 14 ) is a flexible peripheral bus. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Datenpakete TCP/IP-Pakete sind.Circuit arrangement according to one of the preceding claims, characterized characterized that the data packets are TCP / IP packets. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass sie als integrierte Schaltung ausgeführt ist.Circuit arrangement according to one of the preceding claims, characterized characterized that it is designed as an integrated circuit. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass sie in einem Internet-(Protokoll-)Telefon eingesetzt ist.Circuit arrangement according to one of the preceding claims, characterized characterized that they are used in an Internet (protocol) phone is. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass am ersten Schnittstellenkontroller (16) eine Anzeigevorrichtung, insbesondere eine LCD- oder TFT-Anzeige, angeschlossen ist.Circuit arrangement according to one of the preceding claims, characterized in that on the first interface controller ( 16 ) a display device, in particular an LCD or TFT display, is connected. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass am ersten Bus (14) mindestens ein weiteres Peripheriemodul angeschlossen ist, insbesondere zum Ansteuern einer Eingabeeinheit wie einer Tastatur, einer Maus oder eines Trackballs.Circuit arrangement according to one of the preceding claims, characterized in that on the first bus ( 14 ) at least one further peripheral module is connected, in particular for controlling an input unit such as a keyboard, a mouse or a trackball.
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* Cited by examiner, † Cited by third party
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4523055A (en) * 1983-11-25 1985-06-11 Pitney Bowes Inc. Voice/text storage and retrieval system
DE69328710T2 (en) * 1992-11-05 2000-10-26 Canon Kk Communication terminal and communication method

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