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Die vorliegende Erfindung betrifft
einen integrierten Schaltkreis.
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In integrierten Schaltkreisen werden
mehr und mehr unterschiedliche Funktionseinheiten integriert, wobei
die Integrationsdichte ständig
zunimmt. Das bedeutet, daß beispielsweise
die unterschiedlichen Sende- und Empfängerbaugruppen, welche in Mobilfunkgeräten zu integrieren
sind, in lediglich einem, voll integrierten Transceiver-Chip angeordnet sind.
In diesem integrierten Schaltkreis sind ein oder mehrere Phasenregelkreise
(PLL), spannungsgesteuerte Oszillatoren (VCO), Mischerzellen, teilweise sogar
Filtereinheiten integriert.
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Jede dieser zahlreich auf einem Chip
vorhandenen Baugruppen wird üblicherweise
beim Einschalten des Chips oder auch im Betrieb mit Steuersignalen
von außen,
beispielsweise von einem Basisband-Chip, beaufschlagt, um bestimmte
Betriebsarten zu wählen,
Frequenzen einzustellen, Kalibrierungen vorzunehmen et cetera. Es
ist offensichtlich, daß all
diese Steuerleitungen nicht nach außen geführt werden können. Vielmehr
ist normalerweise eine Programmierschnittstelle vorgesehen, über die die
internen Funktionen angesprochen werden können. Da die einzelnen Baugruppen
im Chip zwar gesteuert werden sollen, jedoch keine Informationen aus
dem Chip herausgelesen werden müssen,
ist diese Schnittstelle normalerweise als serielle, unidirektionelle
Schnittstelle ausgebildet.
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Eine Möglichkeit, einen derartigen
Steuerbus mit geringem Aufwand zu realisieren, ist der sogenannte
Drei-Leiter-Bus. Dieser bietet ausreichende Geschwindigkeit, geringen
Protokollaufwand in der Bedienung und verhältnismäßig einfache Implementierung.
Die drei Leitungen des Drei-Leiter-Busses um fassen normalerweise
eine Taktleitung, eine Datenleitung sowie eine Freigabeleitung.
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Ein integrierter Schaltkreis mit
mehreren, wie beschrieben über
einen Drei-Leiter-Bus programmierbaren Funktionsgruppen ist in 3 gezeigt. Dort ist ein
Drei-Leiter-Bus 1, 2, 3 umfassend eine Datenleitung 1,
eine Taktleitung 2 und eine Freigabeleitung 3 zur
Programmierung mehrerer, verschiedener Baugruppen vorgesehen. Beispielhaft
sind hier lediglich zwei Baugruppen gezeigt. Jeder Baugruppe ist
ein Schieberegister 4, 5 zugeordnet zur Programmierung
der Baugruppe, welches einen Adreßteil und einen Datenteil umfaßt. Beispielhaft
umfaßt
der Adreßteil
3 Bit und der Datenteil 21 Bit. An den parallelen Ausgang der 21
Datenbits ist jeweils ein Übernahmeregister 6, 7 angeschlossen
zum Auslesen der Daten aus den Schieberegistern 4, 5 in
Abhängigkeit von
einem Übernahmesignal,
welches von je einem Decoder 8, 9 bereitgestellt
wird. Die Decoder haben jeweils vier Eingänge, die zum einen mit der
Freigabeleitung 3 des Drei-Leiter-Busses und zum anderen mit
den drei Adreßbits
des zugeordneten Schieberegisters 4, 5 verbunden
ist. Ausgangsseitig wird von den Decodern 8, 9 je
ein Übernahmesignal
bereitgestellt und dem an den Ausgang angeschlossenen Steuereingang
des Übernahmeregisters 6, 7 zugeführt. Dieses Übernahmesignal
wird gerade dann bereitgestellt, wenn das Freigabesignal des Drei-Leiter-Busses
vorliegt und die Adresse mit der Adresse des jeweiligen Schieberegisters 4, 5 übereinstimmt.
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Die Zuordnung von Programmierdaten
zu einer bestimmten Baugruppe erfolgt demnach mittels Adreßbits in
einem sogenannten Programmierwort. Die eigentliche Übernahme
der Daten in die internen Register der Baugruppen erfolgt durch
das inaktiv werden der Freigabeleitung. Die Schieberegister 4, 5 übernehmen
bei der vorliegenden Ausführung
jeweils alle das gleiche und jedes Programmierwort. Die Zuordnung
eines Programmierwortes zu der jeweiligen Baugruppe erfolgt in Abhängigkeit
von der Adresse, wobei jeweils immer nur ein ausgewähltes Übernahmeregister
die Daten in die jeweilige Baugruppe übernimmt.
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Aufgrund der Chip-Architektur ist
normalerweise die maximale Anzahl der Bits, die ein Programmierwort
umfassen kann, begrenzt, beispielsweise vorliegend auf 24 Bit. Eine
weitere Einschränkung der
maximal übertragbaren
Informationsmenge für den
zu programmierenden Chip ergibt sich aufgrund der in den jeweiligen
Spezifikationen festgelegten Zeitabfolgebedingungen, die die Übertragung
lediglich einer verhältnismäßig geringen
Zahl von Programmierworten nacheinander in einem definierten zeitlichen
Rahmen zulassen.
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Andererseits ist wie bereits erläutert die
Zahl der verschiedenen, auf einem Chip integrierten Funktionseinheiten
groß und
zunehmend, und zudem ist es gewünscht,
diese Funktionseinheiten unabhängig voneinander
programmieren zu können.
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Durch die zunehmende Komplexität der auf einem
Chip integrierten Funktionen einerseits, mit dem Ziel, viele betriebsabhängige Parameter
einzustellen, und der begrenzten Anzahl von Adreß- und Datenbits andererseits
werden die für
Test-Betriebsarten des integrierten Schaltkreises zur Verfügung stehenden
Bits immer geringer.
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Andererseits muß aber ein integrierter Schaltkreis
normalerweise während
der Fertigung in all seinen Funktionen getestet werden können. Hierfür ist es
erforderlich, bestimmte Funktionseinheiten in geeignete Betriebszustände zu versetzen,
um Messungen zu erlauben. Weiterhin ist es oftmals nötig, Funktionseinheiten
einer Signalkette einzeln und unabhängig voneinander auszumessen.
Hierfür
müssen
diese Funktionseinheiten in speziellen Testbetriebsarten aktivierbar
sein. Zu Testzwecken ist es weiterhin gewünscht, zahlreiche Sonderbetriebszustände einschalten
zu können.
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Eine Lösung dieses Problems könnte dadurch
erzielt werden, daß bei
der Fertigung des integrierten Schaltkreises entsprechende Einstellungen durch
Verändern
der Metallisierungsschichten erzielt werden dahingehend, daß durch
Hinzufügen
oder Weglassen von Leiterbahnstücken
bestimmte Funktionen zu- oder
weggeschaltet werden. Dies erfordert jedoch einen zusätzlichen,
unerwünschten
Aufwand in der Fertigung und einen weiteren Nachteil dadurch, daß die Testmöglichkeiten
hinsichtlich der Flexibilität
deutlich eingeschränkt
werden.
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Aufgabe der vorliegenden Erfindung
ist es, einen integrierten Schaltkreis anzugeben, dessen Funktionsblöcke unabhängig voneinander
in einen Testbetrieb versetzbar sind und die mit einem seriellen
Bus programmierbar sind, wobei der Schaltkreis dabei mit geringem
Aufwand hergestellt werden können
soll.
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Erfindungsgemäß wird die Aufgabe gelöst durch
einen integrierten Schaltkreis, aufweisend
- – einen
ersten Funktionsblock mit einem Steuereingang,
- – einen
zweiten Funktionsblock mit einem Steuereingang,
- – einen
ersten Multiplexer mit einem Ausgang, der an den Steuereingang des
ersten Funktionsblocks angeschlossen ist, mit einem Dateneingang,
mit einem Testeingang und mit einem Umschalteingang zum Umschalten
zwischen einer Normalbetriebsart und einer Testbetriebsart,
- – einen
zweiten Multiplexer mit einem Ausgang, der an den Steuereingang
des zweiten Funktionsblocks angeschlossen ist, mit einem Dateneingang,
mit einem Testeingang und mit einem Umschalteingang zum Umschalten
zwischen einer Normalbetriebsart und einer Testbetriebsart,
- – ein
erstes Testregister mit einem seriellen Dateneingang, der an einen
seriellen Bus angeschlossen ist und der mit dem Testeingang des ersten
Multiplexers gekoppelt ist,
- – ein
zweites Testregister mit einem seriellen Dateneingang, der an den
seriellen Bus angeschlossen ist und der mit dem Testeingang des
zweiten Multiplexers gekoppelt ist, und
- – eine
Steuereinheit, die das erste Testregister und das zweite Testregister
mit den Umschalteingängen
des ersten und des zweiten Multiplexers koppelt zur Übernahme
der Daten des ersten Testregisters oder des zweiten Testregisters
zu dem Steuereingang des ersten oder zweiten Funktionsblocks in
Abhängigkeit
von dem Zustand einer Betriebsart-Speicherzelle im jeweiligen Testregister.
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Die Funktionsblöcke können entweder in einem Normalbetrieb
oder in einer Testbetriebsart betrieben werden. Im Normalbetrieb
werden zugeordnete Steuerausgänge
in den jeweiligen Funktionsblocks oder externe Steuereingänge über den
zugeordneten Multiplexer in entsprechende Steuereingänge des
Funktionsblocks geleitet. Befindet sich der Funktionsblock jedoch
in dem Testbetrieb, so können mit
dem Multiplexer Testdaten aus dem Testregister in den Steuereingang
des Funktionsblocks geleitet werden.
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Die Datenübernahme von dem jeweiligen
Testregister in den zugeordneten Funktionsblock wird dabei durch
eine Steuereinheit angestoßen.
Hierfür ist
in jedem Testregister eine dedizierte Speicherstelle vorgesehen,
deren Zustand anzeigt, ob in dem jeweiligen Funktionsblock ein Testbetrieb
vorliegt oder nicht und entsprechend die Übernahme von Testdaten bewirkt.
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Der integrierte Schaltkreis gemäß vorliegendem
Prinzip ermöglicht
mit geringem Aufwand das Versetzen einzelner Funktionsblöcke in einen
Testbetrieb und das Programmieren dieser ausgewählten Funktionsblöcke mit
gewünschten
Testdaten. Somit ist, beispielsweise bei der fertigungsbegleitenden Entwicklung,
eine beliebige Kombination von Testbetrieb und Normalbetrieb unterschiedlichster
Funktionsblöcke
möglich.
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In einer bevorzugten Ausführungsform
des vorliegenden Prinzips sind erstes und zweites Testregister zur
Bildung einer Schieberegisterkette miteinander in einer Serienschaltung
gekoppelt. Das Bilden einer Schieberegisterkette bringt zum ei nen
den Vorteil, daß lediglich
eine Adresse zur Adressierung aller Testregister benötigt wird.
Somit wird knapper Adreßraum
eingespart. Aufgrund der jedem Testregister zugeordneten Betriebsart-Speicherzelle
ist gemäß vorliegendem
Prinzip dennoch ein gezieltes Versetzen einzelner Funktionsblöcke in einen
Testbetrieb möglich,
während
die übrigen
Funktionsblöcke
im Normalbetrieb arbeiten können.
Somit ist eine weitere deutliche Verbesserung der Flexibilität im Testen und
der Erprobungsphase sichergestellt.
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Gemäß einer weiteren, bevorzugten
Ausführungsform
des vorliegenden Prinzips ist zur Kopplung von Testregister mit
zugeordnetem Multiplexer je ein Übernahmeregister
vorgesehen. Die Steuerung des Übernahmeregisters
erfolgt dabei in Abhängigkeit
von einem Übernahmesignal.
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Das Übernahmesignal wird bevorzugt
von einem Adreßdecoder
in Abhängigkeit
von Adreßbits
eines jeweiligen Programmierwortes erzeugt.
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In einer mit besonders geringem Aufwand implementierbaren
Ausführungsform
des integrierten Schaltkreises ist der serielle Bus als Drei-Leiter-Bus ausgebildet,
umfassend eine Datenleitung, eine Taktleitung und eine Freigabeleitung.
Die Freigabeleitung wird dabei auch als sogenannte Strobe-Leitung
bezeichnet.
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Bevorzugt ist vorgesehen, daß der Adreßdecoder
das Übernahmesignal
in Abhängigkeit
von dem Freigabesignal erzeugt und hierfür geeignet mit dem Drei-Leiter-Bus,
nämlich
dessen Freigabeleitung, an einem Eingang verkoppelt ist.
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Gemäß einer weiteren, bevorzugten
Ausführungsform
umfaßt
die Steuereinheit einen Testbetriebsart-Decoder, der mit einem Testregister
oder einem weiteren Register, welches an den seriellen Bus angeschlossen
ist, gekoppelt ist. Der Decoder ist dabei so ausgelegt, daß der Zustand
einer speziell hierfür vorgesehenen
Speicherzelle, die einen globalen Testbetrieb anzeigt, ausgewertet
wird und ein an jedem Multiplexer vorgesehenes UND-Glied an einem Eingang
ansteuert. Der Ausgang des UND-Gliedes ist dabei mit dem Umschalteingang
des zugeordneten Multiplexers verbunden. Durch das Definieren eines
derartigen, globalen Testbetriebs, der einen Testbetrieb einzelner
Funktionsblöcke
erst ermöglicht,
ist die Wahrscheinlichkeit, daß ein
Testbetrieb zufällig oder
versehentlich aktiviert wird, deutlich verringert.
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Weitere Einzelheiten und vorteilhafte
Ausgestaltungen des vorgeschlagenen Prinzips sind in den Unteransprüchen angegeben.
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Die Erfindung wird nachfolgend an
mehreren Ausführungsbeispielen
anhand der Zeichnungen näher
erläutert.
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Es zeigen:
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1 ein
Schaltbild eines ersten Ausführungsbeispiels
des vorliegenden Prinzips,
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2 ein
zweites Ausführungsbeispiel
des vorliegenden Prinzips anhand eines Schaltplans und
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3 einen
mittels Drei-Leiter-Bus programmierbaren Chip gemäß Stand
der Technik.
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1 zeigt
einen integrierten Schaltkreis, der beispielhaft zwei Funktionsgruppen
umfaßt,
nämlich
einen ersten Funktionsblock 10 und einen zweiten Funktionsblock 11.
Der erste und der zweite Funktionsblock 10, 11 haben
je einen Steuereingang mit einer Vielzahl von Eingangsanschlüssen, an
denen Steuerbefehle, Funktionsparameter et cetera zugeführt werden
können.
An die Steuereingänge
der Funktionsblöcke 10, 11 ist
je ein Multiplexer 12, 13 mit seinem Ausgang angeschlossen,
wobei jedem Eingangsanschluß der
Funktionsblöcke
je ein Aus gangsanschluß der
Multiplexer 12, 13 zugeordnet ist, vorliegend
20 Anschlüsse
für 20
parallele Datenbits. Der erste Multiplexer 12 und der zweite
Multiplexer 13 haben je einen Dateneingang und einen Testeingang,
zwischen denen umgeschaltet werden kann. Dateneingang und Testeingang
umfassen jeweils eine den Ausganganschlüssen entsprechende Anzahl von
Eingangsanschlüssen,
vorliegend je 20. Die Testeingänge der Multiplexer 12, 13 sind
mit je einem zugeordneten Übernahmeregister 14, 15 verbunden, während die
Dateneingänge
der Multiplexer 12, 13 die Eingänge für die normalen
digitalen Steuersignale der Funktionsblöcke 10, 11 repräsentieren.
Diese sind mit Bezugszeichen 16, 17 versehen.
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Eingangsseitig an den Übernahmeregistern 14, 15,
die 21 Bit Breite aufweisen, ist je ein Testregister 18, 19 angeschlossen.
Die Testregister 18, 19 sind dabei miteinander
in einer Serienschaltung zur Bildung eines Schieberegisters verbunden
und haben folglich einen gemeinsamen Adreßteil 20. An den Adreßteil 20 des
ersten Testregisters 18 ist ein Adreßdecoder 21 angeschlossen,
der mit einem weiteren Eingang an den Freigabeanschluß 3 des Drei-Leiter-Busses 1, 2, 3 angekoppelt
ist. Der Ausgang des Decoders 21, an dem ein Übernahmesignal bereitgestellt
wird, ist zum einen mit einem Steuereingang des ersten Übernahmeregisters 14 und
zum anderen mit dem Steuereingang des Übernahmeregisters 15 verbunden. Übernahmeregister 14 und Übernahmeregister 15 sowie
die Testregister 18, 19 weisen, abgesehen vom
Adreßfeld 20,
je eine Speicherstelle mehr auf als die Funktionsblöcke 10, 11 Eingangsanschlüsse haben.
Diese zusätzliche
Speicherzelle dient zum Anzeigen eines lokalen, das heißt auf den
zugeordneten Funktionsblock 10, 11 beschränkten Testbetriebs
und ist als Betriebsart-Speicherzelle 22 bezeichnet. Der
parallele Ausgangsanschluß dieser
Betriebsart-Speicherzelle 22 im Testregister 18, 19 ist
jeweils über
das Übernahmeregister 14, 15,
mit einem Eingang eines UND-Gliedes 23, 24 verbunden.
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Die weiteren Eingänge der UND-Glieder 23, 24 sind
miteinander verbunden und ausgelegt zur Zuführung eines globalen Testbetriebsignals.
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Ein weiteres Schieberegister 25 ist,
ebenso wie die Schieberegisterkette 18, 19, an
den seriellen Bus 1, 2, 3 angeschlossen.
Dem Adreßfeld 26 des Schieberegisters 25 ist
ein Adreßdecoder 27 zugeordnet,
der mit drei seiner Eingänge
an drei Adreßbit-Ausgänge des
Adreßfelds 26 und
mit einem weiteren Eingang an die Freigabeleitung 3 des
seriellen Busses 1 bis 3 angeschlossen ist. Der
Ausgang des Adreßdecoders 27 ist
mit dem Übernahmeeingang eines Übernahmeregisters 28 verbunden,
dessen 21 Eingangsanschlüsse mit 21 parallelen
Ausgangsanschlüssen
des Registers 25 verbunden sind. Der parallele Datenausgang
des Übernahmeregisters 29 ist mit
einem zugeordneten oder mehreren zugeordneten Funktionsblöcken des
integrierten Schaltkreises, die hier nicht eingezeichnet sind, verbunden.
Ein Ausgangsanschluß des Übernahmeregisters 28 stellt das
globale Testbetriebssignal bereit und ist mit je einem Eingang der
UND-Gatter 23, 24 verbunden. Zur Bereitstellung
des globalen Testbetriebssignals ist eine festgelegte Speicherstelle 30 im
Register 25 vorgesehen, die ein globales Testbit bereitstellt.
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Die Adresse des Schieberegisters 18 ist
vorliegend disjunkt zu den Adressen aller anderen funktionalen Wörter des
integrierten Schaltkreises, beispielsweise des Registers 25.
Um die Wahrscheinlichkeit einer unabsichtlichen Adressierung der
Testregisterkette 18, 19 mit Testregistern 18, 19 weiter
zu verringern, ist das Bit 30 als globales Testbit ausgelegt,
das die die Wirksamkeit beziehungsweise Aktivierung von Testdaten
aus den Testregistern 18, 19 steuert.
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Das Testregister 18, 19 ist
aufgrund seiner einzigartigen Adresse von beliebiger Länge. Dem Schieberegister
ist dabei ein entsprechend weites Übernahmeregister zugeordnet,
dem wiederum ein 2:1-Multiplexer für jedes Nutzdatenbit nachge schaltet
ist. Der Multiplexer 12, 13 leitet entweder die
normalen digitalen Steuersignale an die chipinternen Schaltungsblöcke 10, 11 weiter
oder aber die Testbits aus dem jeweils aktivierten Übernahmeregister 14, 15.
Welche Datenquelle jeweils ausgewählt ist, bestimmt die Verknüpfung des
globalen Testbetriebssignals, das heißt der Zustand der Speicherzelle 30, mit
dem Zustand der jeweiligen Betriebsart-Speicherzelle 22 des
zugeordneten Testregisters 18, 19, die über den
Chip verteilt an den jeweiligen Schaltungsblöcken 10, 11 untergebracht
sind.
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Gemäß dem vorgestellten Prinzip
können verschiedene
Schaltungsteile 10, 11 im Chip ihre regulären Steuersignale
bekommen, während
andere Schaltungsteile durch Testbits in definierten Testbetriebsarten
gehalten werden können.
Insgesamt eröffnet
dies eine besonders große
Flexibilität
im Test und in der Evaluierungsphase.
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Nach einem Einschalten der Versorgungsspannung
der integrierten Schaltung gemäß 1 werden die einzelnen Funktionsblöcke zunächst initialisiert.
Hierfür
ist das als Initialisierungsregister ausgelegte Schieberegister 25 vorgesehen,
welches den Testbetrieb global für
den gesamten Chip durch Rücksetzen
des globalen Testbits deaktiviert. Bis zu diesem Zeitpunkt könnte zufällig ein
Testbetrieb eingeschaltet sein, allerdings ohne Folgen, da der Chip vor
der Initialisierung sowieso nicht betrieben werden kann. Demnach
wird für
die offengelegten Adreßfelder
des Chips lediglich die Programmierung eines einzigen Bits, nämlich das
der Speicherzelle 30, auf Null vorgeschrieben, um den Chip
im Normalbetrieb arbeiten zu lassen. Die weiteren Programmierworte wie
PLL-Wort zur Frequenzprogrammierung, Sender-Wort, Empfänger-Wort
et cetera, die in einem Sendeempfänger üblich sind, transportieren
dabei nur Nutzdaten und können
völlig
frei von Testbits sein.
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2 zeigt
eine alternative Ausführungsform
zu der Schaltung von 1,
für den
Fall, daß zur
Funktionsprogrammie rung des Chips bereits alle Adressen vergeben
sind und für
das Testen keine eigene Adresse zur Verfügung gestellt werden kann. Die
Schaltung von 2 unterscheidet
sich in wesentlichen Merkmalen, deren Verschaltung sowie ihrer Funktion
und den damit verbundenen Vorteilen, nicht von der 1, insofern wird die diesbezügliche Beschreibung
nicht noch einmal wiederholt.
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Bei der Darstellung von 2 haben die Testdaten die
gleiche Adresse wie das sowieso vorhandene Initialisierungswort
im Schieberegister 25. Das globale Testbetriebssignal kann
folglich nicht unmittelbar aus dem Schieberegister 25,
genauer aus der Speicherzelle 30, abgeleitet und den UND-Gliedern 23, 24 zugeführt werden,
sondern wird zunächst in
einer Aufbereitungsschaltung 31 aufbereitet.
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Die Aufbereitungsschaltung 31 umfaßt ein RS-Flip-Flop 32,
einen Inverter 33 sowie drei UND-Gatter 34, 35, 36.
An die Speicherzelle 30 zum Ablegen des globalen Testbits
im Register 25 ist ein Inverter 33 angeschlossen,
der das UND-Glied 36 ansteuert. Dieses verknüpft das
Ausgangssignal des Decoders 27 mit dem globalen Testbit,
welches invertiert ist, und steuert entsprechend den Übernahmeanschluß des Übernahmeregisters 28 an.
Folglich findet eine Übernahme
im Register 28 nur dann statt, wenn die Registeradresse
mit der Adresse des Initialisierungswortes übereinstimmt und kein globaler Testbetrieb
aktiviert ist. Das globale Testbetriebssignal wird im RS-Flip-Flop 32 gespeichert,
welches einen Setz-Eingang
und einen Rücksetz-Eingang
hat. An den Setz- den und Rücksetz-Eingang
ist je ein UND-Gatter 34, 35 mit seinem Ausgang
angeschlossen. Die Eingänge
des UND-Gatters 34 sind mit dem Ausgang des Decoders 27 und
mit der Speicherzelle 30 im Register 25 verbunden,
während
die Eingänge des
UND-Gliedes 35 mit dem Ausgang des Decoders 27 und
dem Ausgang des Inverters 33 verbunden sind.
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Diejenige Speicherstelle im Register 18,
die der Speicherzelle 30 im Register 25 bezüglich ihrer Position
im Register entspricht und Bezugszeichen 37 trägt, kann
im Register 18 selbstverständlich nicht zur Übermittlung
von Testdaten verwendet werden, da die Adressen von Testregister 18, 19 und
Initialisierungsregister 25 übereinstimmen. Die Speicherstelle 37 dient
hier nur als Platzhalter. Das globale Testbit 30 im Initialisierungsregister 25 und
das Platzhalterbit 37 stehen auf der gleichen Bitposition.
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Im Testregister 18, 19 wird
die Übernahmebedingung
für den
Transfer von Daten aus dem Schieberegister in das Übernahmeregister 12, 13 nicht
vom Zustand des globalen Testbits abhängig gemacht, da entweder vorher
das globale Testbit gesetzt wurde und dann natürlich die Daten bei Programmierung
auf die gemeinsame Adresse in das Testregister übernommen werden sollen und
sich auch auswirken sollen oder vorher oder gleichzeitig mit der Programmierung
das globale Testbit gelöscht
wurde/wird und sich somit die Inhalte der Übernahmeregister der Testbuskette
sowieso nicht auswirken können.
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In einer weiteren Vereinfachung kann
die Schaltung von 2 im
Rahmen der Erfindung dahingehend weitergebildet werden, daß die Auswertelogik 31 auch
direkt an den entsprechenden Stellen des Testregisters 18 angeschlossen
sein kann, das heißt
am Adreßdecoder 21 und
an der der Speicherzelle 30 entsprechenden Speicherzelle 37 im
Testregister 18.
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Für
die Ausführungsbeispiele
von 1 und 2 gilt gemeinsam, daß anstelle
von zwei Funktionsblöcken 10, 11 eine
beliebige Anzahl weiterer Funktionsblöcke vorgesehen sein kann, denen
ebenfalls je ein Multiplexer, ein Übernahmeregister und ein Testregister
zugeordnet sein können,
die mit den übrigen Testregistern
in einer Schieberegisterkette mit gemeinsamem Adreßfeld verknüpft sind.
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- 1
- Datenleitung
- 2
- Taktleitung
- 3
- Freigabeleitung
- 4
- Register
- 5
- Register
- 6
- Übernahmeregister
- 7
- Übernahmeregister
- 8
- Adreßdecoder
- 9
- Adreßdecoder
- 10
- Funktionsblock
- 11
- Funktionsblock
- 12
- Multiplexer
- 13
- Multiplexer
- 14
- Übernahmeregister
- 15
- Übernahmeregister
- 16
- Dateneingang
- 17
- Dateneingang
- 18
- Testregister
- 19
- Testregister
- 20
- Adreßfeld
- 21
- Decoder
- 22
- Betriebsart-Speicherzelle
- 23
- UND-Gatter
- 24
- UND-Gatter
- 25
- Initialisierungsregister
- 26
- Adreßfeld
- 27
- Decoder
- 28
- Übernahmeregister
- 29
- Initialisierungsdatenausgang
- 30
- Speicherzelle
für globalen
Testbetrieb
- 31
- Aufbereitungsschaltung
- 32
- RS-Flip-Flop
- 33
- Inverter
- 34
- UND-Glied
- 35
- UND-Glied
- 36
UND-Glied
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