DE10246343A1 - Semiconductor memory cell field used in SONOS and NPROM technology has isolation regions formed by recesses filled with dielectric material in a semiconductor body arranged between the bit lines and between the word lines - Google Patents

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Abstract

Semiconductor memory cell field comprises planar memory cells in a semiconductor body each having two source/drain regions with a channel region between them. A gate dielectric with a gate electrode are arranged on the channel region. The source/drain regions are connected by bit lines (2) formed in the semiconductor material and the gate electrodes are connected over each other in lines by word lines (4) which run across the bit lines. The bit lines are electrically insulated from the word lines by bit line isolations (3) and the gate electrode. Isolation regions (9) formed by recesses filled with dielectric material in the semiconductor body are arranged between the bit lines and between the word lines. An Independent claim is also included for a process for the production of a semiconductor memory cell field.

Description

Halbleiterspeicherzellenfeld und Verfahren zur Herstellung eines HalbleiterspeicherzellenfeldesSemiconductor memory cell array and Method for producing a semiconductor memory cell array

Die vorliegende Erfindung betrifft ein Halbleiterspeicherzellenfeld mit planaren Speicherzellen, die gegeneinander durch Isolationsbereiche im Halbleiterkörper isoliert sind. Außerdem wird ein zugehöriges Herstellungsverfahren angegeben.The present invention relates to a semiconductor memory cell array with planar memory cells that isolated from each other by isolation areas in the semiconductor body are. Moreover becomes an associated Manufacturing process specified.

Planare Speicherzellen, insbesondere Charge-trapping-Speicherzellen in SONOS-Technologie oder speziell NROM-Technologie, werden durch elektrisch isolierende Bereiche zwischen den Wortleitungen und zwischen den Bitleitungen elektrisch voneinander isoliert. Diese elektrisch isolierenden Bereiche werden dadurch hergestellt, dass von der Oberfläche her Dotierstoff als Isolationsimplantation eingebracht wird. Die Implantation von Dotierstoff beeinflusst jedoch besonders bei Speicherzellen sehr kleiner Abmessungen das elektrische Verhalten der Zellen.Planar memory cells, in particular Charge trapping memory cells in SONOS technology or special NROM technology, are separated by electrically insulating areas the word lines and between the bit lines electrically from each other isolated. This will make these electrically insulating areas made that from the surface Her dopant is introduced as an insulation implantation. The However, implantation of dopant particularly affects memory cells very small dimensions the electrical behavior of the cells.

Aufgabe der vorliegenden Erfindung ist es, eine verbesserte Möglichkeit zur elektrischen Isolation planarer Speicherzellen in einem Halbleiterspeicherzellenfeld anzugeben.Object of the present invention is an improved way for the electrical isolation of planar memory cells in a semiconductor memory cell array specify.

Diese Aufgabe wird mit dem Halbleiterspeicherzellenfeld mit den Merkmalen des Anspruches 1 bzw. mit dem Verfahren zur Herstellung eines Halbleiterspeicherzellenfeldes mit den Merkmalen des Anspruches 3 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.This task is accomplished with the semiconductor memory cell array with the features of claim 1 or with the method for manufacturing a semiconductor memory cell array with the features of the claim 3 solved. Refinements result from the dependent claims.

Die Erfindung löst das genannte Problem, indem in die Zwischenbereiche zwischen den Bitleitungen und zwischen den Wortleitungen eine Oxidisolation eingebracht wird. Dazu wird nach der Strukturierung der Wortleitungen eine Grabenätzung in den Halbleiterkörper, z.B. ein Siliziumsubstrat, durchgeführt, um Aussparungen in dem Halbleiterkörper herzustellen.The invention solves the above problem by in the intermediate areas between the bit lines and between the Word lines an oxide insulation is introduced. This will be done after a trench etching into the semiconductor body, e.g. a silicon substrate, performed to create recesses in the semiconductor body.

Bei dieser Ätzung werden die vergrabenen Bitleitungen, die als dotierte Bereiche in dem Halbleiterkörper ausgebildet sind, durch darüber angeordnete Bitleitungsisolationen, insbesondere ein Oxid, geschützt. Die geätzten Aussparungen werden mit Oxid gefüllt. In den Bereichen, die jeweils zwischen zwei Wortleitungen in dem Halbleitermaterial des Halbleiterkörpers an denjenigen Stellen vorhanden sind, an denen keine vergrabenen Bitleitungen vorhanden sind, werden auf diese Weise Isolationen hergestellt, ohne dass die mit implantierten Dotierstoffen verbundenen Probleme auftreten.With this etching, the buried bit lines, which are formed as doped regions in the semiconductor body, by about that arranged bit line insulation, in particular an oxide, protected. The etched Gaps are filled with oxide. In the areas between two word lines in the Semiconductor material of the semiconductor body at those points are present on which there are no buried bit lines insulation is produced in this way without the problems associated with implanted dopants occur.

Es folgt eine genauere Beschreibung von Beispielen des Halbleiterspeicherzellenfeldes und des Herstellungsverfahrens anhand der 1 bis 5.The following is a more detailed description of examples of the semiconductor memory cell array and the production method using the 1 to 5 ,

Die 1 zeigt einen Querschnitt eines Ausschnittes des Halbleiterspeicherzellenfeldes quer zu den Wortleitungen und längs einer Bitleitung nach der Herstellung der Isolationsbereiche.The 1 shows a cross section of a section of the semiconductor memory cell array transverse to the word lines and along a bit line after the production of the isolation regions.

Die 2 zeigt einen Querschnitt eines Ausschnittes des Halbleiterspeicherzellenfeldes quer zu den Wortleitungen und zwischen zwei Bitleitungen nach der Herstellung der Isolationsbereiche.The 2 shows a cross section of a section of the semiconductor memory cell array transverse to the word lines and between two bit lines after the isolation regions have been produced.

Die 3 zeigt einen Querschnitt eines Ausschnittes des Halbleiterspeicherzellenfeldes quer zu den Bitleitungen und längs einer Wortleitung nach der Herstellung der Isolationsbereiche.The 3 shows a cross section of a section of the semiconductor memory cell array transverse to the bit lines and along a word line after the production of the isolation regions.

Die 4 zeigt einen Querschnitt eines Ausschnittes des Halbleiterspeicherzellenfeldes quer zu den Bitleitungen und zwischen zwei Wortleitungen nach der Herstellung der Isolationsbereiche.The 4 shows a cross section of a section of the semiconductor memory cell array transverse to the bit lines and between two word lines after the production of the isolation regions.

Die 5 zeigt eine schematische Aufsicht auf das Halbleiterspeicherzellenfeld.The 5 shows a schematic plan view of the semiconductor memory cell array.

Der Aufbau des Halbleiterspeicherzellenfeldes wird nachfolgend anhand der wesentlichen Herstellungsschritte eines bevorzugten Herstellungsverfahrens beschrieben. In der 1 ist ein Ausschnitt aus einem Halbleiterspeicherzellenfeld im Querschnitt dargestellt. Auf einem Halbleiterkörper 1 befinden sich die Bitleitungen 2, die als vergrabene Bitleitungen durch Einbringen von Dotierstoff in das Halbleitermaterial ausgebildet sind und parallel im Abstand zueinander verlaufen. Die Bitleitungen 2 verbinden die Source-/Drain-Bereiche 20 miteinander. Die Source-/Drain-Bereiche 20 sind Anteile der vergrabenen Bitleitungen und befinden sich in dem Querschnitt der 1 jeweils unterhalb der Wortleitung 4 in der Bitleitung 2.The structure of the semiconductor memory cell array is described below on the basis of the essential manufacturing steps of a preferred manufacturing method. In the 1 a section of a semiconductor memory cell array is shown in cross section. On a semiconductor body 1 are the bit lines 2 which are formed as buried bit lines by introducing dopant into the semiconductor material and run parallel and at a distance from one another. The bit lines 2 connect the source / drain areas 20 together. The source / drain areas 20 are parts of the buried bit lines and are in the cross section of the 1 each below the word line 4 in the bit line 2 ,

Auf den Bitleitungen 2 sind Bitleitungsisolationen 3 angeordnet, die vorzugsweise ein Oxid des Halbleitermaterials, speziell Siliziumdioxid, sind. Quer zu den Bitleitungen sind auf der Oberseite ebenfalls parallel im Abstand zueinander angeordnete Wortleitungen 4 aufgebracht, die jeweils mit einer Deckschicht 5 und mit Seitenwandisolationen 6 versehen sind. Die Deckschicht 5 ist vorzugsweise ein Nitrid; die Seitenwandisolationen 6 sind vorzugsweise ein Oxid. Die Wortleitungen selbst sind vorzugsweise Polysilizium.On the bit lines 2 are bit line isolations 3 arranged, which are preferably an oxide of the semiconductor material, especially silicon dioxide. Word lines are also arranged parallel to one another at a distance from one another across the top of the bit lines 4 applied, each with a top layer 5 and with side wall insulation 6 are provided. The top layer 5 is preferably a nitride; the side wall insulation 6 are preferably an oxide. The word lines themselves are preferably polysilicon.

Die 2 zeigt den Ausschnitt des Halbleiterspeicherzellenfeldes gemäß der 1 senkrecht zu der Zeichenebene coplanar etwas verschoben, so dass der Querschnitt der 2 zwischen zwei zueinander benachbarten Bitleitungen 2 liegt. Es sind in der 2 die Gate-Dielektrika 7 zwischen einem jeweiligen Kanalbereich und den Wortleitungen 4 eingezeichnet, die an diesen Stellen die jeweiligen Gate-Elektroden bilden. Die Source-/Drain-Bereiche befinden sich vor und hinter der Zeichenebene der 2 jeweils anschließend an den unter dem Gate-Dielektrikum 7 vorhandenen Kanalbereich.The 2 shows the section of the semiconductor memory cell array according to the 1 perpendicular to the plane of the drawing coplanar, so that the cross section of the 2 between two adjacent bit lines 2 lies. It is in the 2 the gate dielectrics 7 between a respective channel area and the word lines 4 drawn in, which form the respective gate electrodes at these locations. The source / drain areas are located in front of and behind the drawing level of the 2 in each case after the under the Gate dielectric 7 existing channel area.

In Bereichen zwischen den Wortleitungen 4 und zwischen den Bitleitungen 2 und daher in der 2 erkennbar befinden sich Aussparungen in dem Halbleitermaterial des Halbleiterkörpers 1, die vorzugsweise durch anisotropes Ausätzen des Halbleitermateriales hergestellt werden. Um Ätzschäden an der Oberseite der Aussparungen auszuheilen, kann dort eine dünne Oxidschicht 8 durch thermische Oxidation hergestellt werden. Diese Oxidschicht 8 ist aber nicht unbedingt erforderlich. Die Aussparungen werden vorzugsweise nach der Herstellung der Wortleitungen 4 und insbesondere nach dem Aufbringen der Deckschichten 5 hergestellt, so dass sie selbstjustiert zu den Wortleitungen und zu den Bitleitungen ausgebildet werden. Zur Ausbildung von Isolationsbereichen 9 sind die Aussparungen mit dielektrischem Material, vorzugsweise mit Oxid, gefüllt.In areas between the word lines 4 and between the bit lines 2 and therefore in the 2 Recesses are recognizable in the semiconductor material of the semiconductor body 1 , which are preferably produced by anisotropic etching of the semiconductor material. A thin oxide layer can be healed there to heal etching damage on the top of the recesses 8th can be produced by thermal oxidation. This oxide layer 8th but is not absolutely necessary. The recesses are preferably made after the production of the word lines 4 and especially after the application of the cover layers 5 made so that they are self-aligned to the word lines and the bit lines. For the formation of isolation areas 9 the recesses are filled with dielectric material, preferably with oxide.

Die 3 zeigt einen Ausschnitt aus dem Halbleiterspeicherzellenfeld im Querschnitt längs einer Wortleitung 4 und quer zu den Bitleitungen 2. Es ist hier erkennbar, dass die Bitleitungsisolationen 3 und das Gate-Dielektrikum 7 die Bitleitungen 2 von den Wortleitungen 4 elektrisch isolieren. Die Bitleitungen bilden seitlich zu den Kanalbereichen unterhalb der Wortleitungen 4 die jeweiligen Source-/Drain-Bereiche 20 der Speicherzellentransistoren. Links außen ist eine Grabenisolation 10 des Halbleiterspeicherzellenfeldes zur Peripherie hin eingezeichnet.The 3 shows a section of the semiconductor memory cell array in cross section along a word line 4 and across the bit lines 2 , It can be seen here that the bit line isolations 3 and the gate dielectric 7 the bit lines 2 from the word lines 4 isolate electrically. The bit lines form laterally to the channel areas below the word lines 4 the respective source / drain regions 20 of the memory cell transistors. Trench isolation is on the left 10 of the semiconductor memory cell array to the periphery.

Die 4 zeigt einen zu dem Querschnitt der 3 coplanaren Querschnitt, der in dem Bereich zwischen zwei Wortleitungen 4 vor bzw, hinter der Zeichenebene der 3 liegt. In dem Querschnitt der 4 sind daher die Isolationsbereiche 9 erkennbar, die in den Aussparungen des Halbleiterkörpers 1 hergestellt sind. Die Isolationsbereiche 9 befinden sich zwischen den Bitleitungen 2 in dem Halbleiterkörper 1 und isolieren dort jeweils zwei zueinander benachbarte Bitleitungen 2 gegeneinander. Bei dem Ätzen der Aussparungen werden die Bitleitungen 2 durch die darüber vorhandenen Bitleitungsisolationen 3 geschützt.The 4 shows one to the cross section of FIG 3 coplanar cross section that is in the area between two word lines 4 in front of or behind the drawing level of the 3 lies. In the cross section of the 4 are therefore the isolation areas 9 recognizable in the recesses of the semiconductor body 1 are made. The isolation areas 9 are located between the bit lines 2 in the semiconductor body 1 and isolate two adjacent bit lines there 2 up to today. When the recesses are etched, the bit lines 2 due to the existing bit line insulation 3 protected.

Die 5 zeigt die Anordnung der Speicherzellen in dem Halbleiterspeicherzellenfeld in einer schematisierten Aufsicht. Die Bitleitungen 2 sind als vergrabene Bitleitungen mit gestrichelten Konturen und spaltenweisem Verlauf eingezeichnet. Die Wortleitungen 4 sind vorzugsweise Polysiliziumstege auf der Oberseite und quer zu den Bitleitungen verlaufend zeilenweise angeordnet. Die Isolationsbereiche 9 befinden sich jeweils zwischen zwei zueinander benachbarten Bitleitungen 2 und zwischen zwei zueinander benachbarten Wortleitungen 4 an der Oberseite und innerhalb des Halbleiterkörpers 1.The 5 shows the arrangement of the memory cells in the semiconductor memory cell array in a schematic plan view. The bit lines 2 are shown as buried bit lines with dashed contours and a columnar course. The word lines 4 polysilicon webs are preferably arranged in rows on the upper side and transverse to the bit lines. The isolation areas 9 are located between two adjacent bit lines 2 and between two adjacent word lines 4 on the top and inside the semiconductor body 1 ,

11
HalbleiterkörperSemiconductor body
22
Bitleitungbit
33
BitleitungsisolationBitleitungsisolation
44
Wortleitungwordline
55
Deckschichttopcoat
66
SeitenwandisolationSidewall insulation
77
Gate-DielektrikumGate dielectric
88th
Oxidschichtoxide
99
IsolationsbereichQuarantine
1010
Grabenisolationgrave insulation
2020
Source-/Drain-BereichSource / drain region

Claims (7)

Halbleiterspeicherzellenfeld mit planaren Speicherzellen in einem Halbleiterkörper (1), die jeweils zwei Source-/Drain-Bereiche (20) und einen dazwischen vorhandenen Kanalbereich umfassen, wobei auf dem Kanalbereich ein jeweiliges Gate-Dielektrikum (7) und darüber eine jeweilige Gate-Elektrode vorhanden sind, die Source-/Drain-Bereiche (20) durch in Halbleitermaterial ausgebildete Bitleitungen (2) spaltenweise und die Gate-Elektroden durch quer zu den Bitleitungen verlaufende Wortleitungen (4) zeilenweise untereinander verbunden sind, die Bitleitungen (2) durch darüber aufgebrachte Bitleitungsisolationen (3) und das Gate-Dielektrikum (7) von den Wortleitungen (4) elektrisch isoliert sind und zwischen den Bitleitungen (2) und zwischen den Wortleitungen (4) in dem Halbleiterkörper (1) Isolationsbereiche (9) ausgebildet sind, dadurch gekennzeichnet, dass die Isolationsbereiche (9) durch mit dielektrischem Material gefüllte Aussparungen in dem Halbleiterkörper (1) gebildet sind.Semiconductor memory cell array with planar memory cells in a semiconductor body ( 1 ), each with two source / drain areas ( 20 ) and a channel area between them, a respective gate dielectric ( 7 ) and above that there is a respective gate electrode, the source / drain regions ( 20 ) by bit lines formed in semiconductor material ( 2 ) in columns and the gate electrodes through word lines running transversely to the bit lines ( 4 ) are interconnected line by line, the bit lines ( 2 ) due to bitline insulation ( 3 ) and the gate dielectric ( 7 ) from the word lines ( 4 ) are electrically insulated and between the bit lines ( 2 ) and between the word lines ( 4 ) in the semiconductor body ( 1 ) Isolation areas ( 9 ) are formed, characterized in that the insulation areas ( 9 ) through recesses in the semiconductor body filled with dielectric material ( 1 ) are formed. Halbleiterspeicherzellenfeld nach Anspruch 1, bei dem die Speicherzellen als Charge-trapping-Speicherzellen mit einer für das Einfangen heißer Elektronen aus dem Kanalbereich vorgesehenen Speicherschichtfolge als Gate-Dielektrikum (7) ausgebildet sind.Semiconductor memory cell array according to Claim 1, in which the memory cells as charge-trapping memory cells with a memory layer sequence provided as a gate dielectric for capturing hot electrons from the channel region ( 7 ) are trained. Verfahren zur Herstellung eines Halbleiterspeicherzellenfeldes, bei dem planare Speicherzellen in einem Halbleiterkörper (1) ausgebildet werden, die jeweils zwei Source-/Drain-Bereiche und einen dazwischen vorhandenen Kanalbereich umfassen, wobei auf dem Kanalbereich ein jeweiliges Gate-Dielektrikum (7) und darüber eine jeweilige Gate-Elektrode angeordnet werden, die Source-/Drain-Bereiche (20) spaltenweise verbindende Bitleitungen (2) durch Einbringen von Dotierstoff in dem Halbleiterkörper (1) ausgebildet werden, darüber angeordnete Bitleitungsisolationen (3) aus elektrisch isolierendem Material hergestellt werden und die Gate-Elektroden zeilenweise verbindende Wortleitungen (4) durch Aufbringen und Strukturieren einer Schicht aus elektrisch leitfähigem Material quer zu den Bitleitungen verlaufend hergestellt werden, so dass diese Wortleitungen (4) von den Bitleitungen (2) durch die Bitleitungsisolationen (3) und das Gate-Dielektrikum (7) elektrisch isoliert sind, dadurch gekennzeichnet, dass auf die Wortleitungen gleichartig strukturierte Deckschichten (5) aufgebracht werden und unter Verwendung dieser Deckschichten (5) und der Bitleitungsisolationen (3) als Maske zwischen den Bitleitungen (2) und zwischen den Wortleitungen (4) Aussparungen in dem Halbleiterkörper (1) gebildet werden, die anschließend mit dielektrischem Material gefüllt werden.Method for producing a semiconductor memory cell array, in which planar memory cells in a semiconductor body ( 1 ) are formed, each comprising two source / drain regions and a channel region present between them, a respective gate dielectric ( 7 ) and a respective gate electrode is arranged above it, the source / drain regions ( 20 ) bit lines connecting columns ( 2 ) by introducing dopant into the semiconductor body ( 1 ) are formed, bit line insulations ( 3 ) are made of electrically insulating material and word lines connecting the gate electrodes line by line ( 4 ) by applying and structuring ner layer of electrically conductive material are made running transverse to the bit lines, so that these word lines ( 4 ) from the bit lines ( 2 ) due to the bit line insulation ( 3 ) and the gate dielectric ( 7 ) are electrically insulated, characterized in that cover layers structured in the same way on the word lines ( 5 ) are applied and using these cover layers ( 5 ) and the bit line insulation ( 3 ) as a mask between the bit lines ( 2 ) and between the word lines ( 4 ) Cutouts in the semiconductor body ( 1 ) are formed, which are then filled with dielectric material. Verfahren nach Anspruch 3, bei dem das dielektrische Material, mit dem die Aussparungen gefüllt werden, ein Oxid des Halbleitermateriales ist.The method of claim 3, wherein the dielectric Material with which the recesses are filled, an oxide of the semiconductor material is. Verfahren nach Anspruch 3 oder 4, bei dem die Bitleitungsisolationen (3) ein Oxid des Halbleitermaterials, die Wortleitungen (4) Polysilizium und die Deckschichten (5) ein Nitrid sind.Method according to Claim 3 or 4, in which the bit line isolations ( 3 ) an oxide of the semiconductor material, the word lines ( 4 ) Polysilicon and the cover layers ( 5 ) are a nitride. Verfahren nach einem der Ansprüche 3 bis 5, bei dem die Aussparungen durch Ausätzen des Halbleiterkörpers (1) hergestellt werden und vor dem Füllen der Aussparungen eine Oxidation (8) von Oberflächen des Halbleitermaterials in den Aussparungen erfolgt.Method according to one of claims 3 to 5, wherein the recesses by etching out the semiconductor body ( 1 ) are produced and an oxidation (before filling the recesses) 8th ) of surfaces of the semiconductor material in the recesses. Verfahren nach einem der Ansprüche 3 bis 6, bei dem das Gate-Dielektrikum (7) jeweils als Speicherschichtfolge aufgebracht wird, die für das Einfangen heißer Elektronen aus dem Kanalbereich vorgesehen ist.Method according to one of Claims 3 to 6, in which the gate dielectric ( 7 ) is applied in each case as a storage layer sequence which is intended for capturing hot electrons from the channel region.
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