DE10246343B4 - Method for producing a semiconductor memory cell array - Google Patents

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Abstract

Verfahren zur Herstellung eines Halbleiterspeicherzellenfeldes, bei dem
planare Speicherzellen in einem Halbleiterkörper (1) ausgebildet werden, die jeweils zwei Source-/Drain-Bereiche und einen dazwischen vorhandenen Kanalbereich umfassen, wobei auf dem Kanalbereich ein jeweiliges Gate-Dielektrikum (7) und darüber eine jeweilige Gate-Elektrode angeordnet werden,
die Source-/Drain-Bereiche (20) spaltenweise verbindende Bitleitungen (2) durch Einbringen von Dotierstoff in dem Halbleiterkörper (1) ausgebildet werden,
darüber angeordnete Bitleitungsisolationen (3) aus elektrisch isolierendem Material hergestellt werden und
die Gate-Elektroden zeilenweise verbindende Wortleitungen (4) durch Aufbringen und Strukturieren einer Schicht aus elektrisch leitfähigem Material quer zu den Bitleitungen verlaufend hergestellt werden, so dass diese Wortleitungen (4) von den Bitleitungen (2) durch die Bitleitungsisolationen (3) und das Gate-Dielektrikum (7) elektrisch isoliert sind,
dadurch gekennzeichnet, dass
auf die Wortleitungen gleichartig strukturierte Deckschichten (5) aufgebracht werden und unter Verwendung dieser Deckschichten (5) und der Bitleitungsisolationen (3) als Maske zwischen den Bitleitungen (2) und zwischen den Wortleitungen...Method for producing a semiconductor memory cell array, in which
planar memory cells are formed in a semiconductor body (1), each comprising two source / drain regions and a channel region therebetween, wherein on the channel region a respective gate dielectric (7) and above a respective gate electrode are arranged,
the source / drain regions (20) are formed in column-wise connecting bit lines (2) by introducing dopant into the semiconductor body (1),
above arranged bit line insulations (3) are made of electrically insulating material and
the gate electrodes are connected line by line word lines (4) by applying and structuring a layer of electrically conductive material transversely to the bit lines made so that these word lines (4) from the bit lines (2) through the bit line insulations (3) and the gate Dielectric (7) are electrically isolated,
characterized in that
on the word lines similarly structured cover layers (5) are applied and using these cover layers (5) and the bit line insulations (3) as a mask between the bit lines (2) and between the word lines ...

Figure 00000001
Figure 00000001

Description

Die vorliegende Erfindung betrifft ein Herstellungsverfahren für ein Halbleiterspeicherzellenfeld mit planaren Speicherzellen, die gegeneinander durch Isolationsbereiche im Halbleiterkörper isoliert sind.The The present invention relates to a manufacturing method for a semiconductor memory cell array planar memory cells facing each other through isolation areas in the semiconductor body are isolated.

Planare Speicherzellen, insbesondere Charge-trapping-Speicherzellen in SONOS-Technologie (WO 02/45171 A1) oder speziell NROM-Technologie, werden durch elektrisch isolierende Bereiche zwischen den Wortleitungen und zwischen den Bitleitungen elektrisch voneinander isoliert. Diese elektrisch isolierenden Bereiche werden dadurch hergestellt, dass von der Oberfläche her Dotierstoff als Isolationsimplantation eingebracht wird. Die Implantation von Dotierstoff beeinflusst jedoch besonders bei Speicherzellen sehr kleiner Abmessungen das elektrische Verhalten der Zellen.planar Memory cells, in particular charge-trapping memory cells in SONOS technology (WO 02/45171 A1) or specifically NROM technology, are by electric insulating areas between the word lines and between the Bit lines electrically isolated from each other. These electrically insulating Areas are made by using the surface Dopant is introduced as insulation implantation. The implantation of However, dopant influences very much especially in memory cells small dimensions, the electrical behavior of the cells.

In der US 5,479,036 ist ein Verfahren zur Herstellung einer EPROM-Zelle beschrieben, bei dem in Bereichen zwischen den Bitleitungen und den Wortleitungen Wannen ausgeätzt werden, bevor eine als Isolation vorgesehene Implantation von Bor in das Halbleitermaterial eingebracht wird. Die ausgeätzten Wannen werden anschließend mit Siliziumdioxid aufgefüllt.In the US 5,479,036 For example, a method is described for producing an EPROM cell in which wells are etched out in areas between the bit lines and the word lines before an isolation of boron implantation is introduced into the semiconductor material. The etched wells are then filled with silica.

Die US 6,060,357 beschreibt ein Herstellungsverfahren für Flash-Speicherzellen mit vergrabenen Bitleitungen und STI-Isolationen zwischen den Zellen.The US 6,060,357 describes a manufacturing process for buried bit line flash memory cells and STI isolation between cells.

Aufgabe der vorliegenden Erfindung ist es, eine verbesserte Möglichkeit zur elektrischen Isolation planarer Speicherzellen in einem Halbleiterspeicherzellenfeld anzugeben.task The present invention is an improved possibility for the electrical isolation of planar memory cells in a semiconductor memory cell array specify.

Diese Aufgabe wird mit dem Verfahren zur Herstellung eines Halbleiterspeicherzellenfeldes mit den Merkmalen des Anspruches 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.These Task is with the method for producing a semiconductor memory cell array solved with the features of claim 1. Embodiments result from the dependent ones Claims.

Die Erfindung löst das genannte Problem, indem in die Zwischenbereiche zwischen den Bitleitungen und zwischen den Wortleitungen eine Oxidisolation eingebracht wird. Dazu wird nach der Strukturierung der Wortleitungen eine Grabenätzung in den Halbleiterkörper, z. B. ein Siliziumsubstrat, durchgeführt, um Aussparungen in dem Halbleiterkörper herzustellen.The Invention solves the problem mentioned by putting in the intermediate areas between the Bit lines and between the word lines introduced an oxide isolation becomes. For this purpose, after the structuring of the word lines, a trench etching in the semiconductor body, z. As a silicon substrate, performed to recesses in the Semiconductor body manufacture.

Bei dieser Ätzung werden die vergrabenen Bitleitungen, die als dotierte Bereiche in dem Halbleiterkörper ausgebildet sind, durch darüber angeordnete Bitleitungsisolationen, insbesondere ein Oxid, geschützt. Die geätzten Aussparungen werden mit Oxid gefüllt. In den Bereichen, die jeweils zwischen zwei Wortleitungen in dem Halbleitermaterial des Halbleiterkörpers an denjenigen Stellen vorhanden sind, an denen keine vergrabenen Bitleitungen vorhanden sind, werden auf diese Weise Isolationen hergestellt, ohne dass die mit implantierten Dotierstoffen verbundenen Probleme auftreten.at this etching For example, the buried bit lines that are doped regions in the semiconductor body are trained through it arranged bit line insulations, in particular an oxide, protected. The etched Recesses are filled with oxide. In the areas, each between two word lines in the Semiconductor material of the semiconductor body at those locations are present at which no buried bit lines present isolations are made in this way without the problems associated with implanted dopants occur.

Es folgt eine genauere Beschreibung von Beispielen des Halbleiterspeicherzellenfeldes und des Herstellungsverfahrens anhand der 1 bis 5.The following is a more detailed description of examples of the semiconductor memory cell array and the manufacturing method with reference to FIG 1 to 5 ,

Die 1 zeigt einen Querschnitt eines Ausschnittes des Halbleiterspeicherzellenfeldes quer zu den Wortleitungen und längs einer Bitleitung nach der Herstellung der Isolationsbereiche.The 1 shows a cross section of a section of the semiconductor memory cell array across the word lines and along a bit line after the preparation of the isolation regions.

Die 2 zeigt einen Querschnitt eines Ausschnittes des Halbleiterspeicherzellenfeldes quer zu den Wortleitungen und zwischen zwei Bitleitungen nach der Herstellung der Isolationsbereiche.The 2 shows a cross section of a section of the semiconductor memory cell array across the word lines and between two bit lines after the preparation of the isolation regions.

Die 3 zeigt einen Querschnitt eines Ausschnittes des Halbleiterspeicherzellenfeldes quer zu den Bitleitungen und längs einer Wortleitung nach der Herstellung der Isolationsbereiche.The 3 shows a cross section of a section of the semiconductor memory cell array transverse to the bit lines and along a word line after the preparation of the isolation regions.

Die 4 zeigt einen Querschnitt eines Ausschnittes des Halbleiterspeicherzellenfeldes quer zu den Bitleitungen und zwischen zwei Wortleitungen nach der Herstellung der Isolationsbereiche.The 4 shows a cross section of a section of the semiconductor memory cell array transverse to the bit lines and between two word lines after the preparation of the isolation regions.

Die 5 zeigt eine schematische Aufsicht auf das Halblei-terspeicherzellenfeld.The 5 shows a schematic plan view of the semiconductor memory cell array.

Der Aufbau des Halbleiterspeicherzellenfeldes wird nachfolgend anhand der wesentlichen Herstellungsschritte eines bevorzugten Herstellungsverfahrens beschrieben. In der 1 ist ein Ausschnitt aus einem Halbleiterspeicherzellenfeld im Querschnitt dargestellt. Auf einem Halbleiterkörper 1 befinden sich die Bitleitungen 2, die als vergrabene Bitleitungen durch Einbringen von Dotierstoff in das Halbleitermaterial ausgebildet sind und parallel im Abstand zueinander verlaufen. Die Bitleitungen 2 verbinden die Source-/Drain-Bereiche 20 miteinander. Die Source-/Drain-Bereiche 20 sind Anteile der vergrabenen Bitleitungen und befinden sich in dem Querschnitt der 1 jeweils unterhalb der Wortleitung 4 in der Bitleitung 2.The structure of the semiconductor memory cell array will be described below with reference to the essential manufacturing steps of a preferred manufacturing method. In the 1 a section of a semiconductor memory cell array is shown in cross section. On a semiconductor body 1 are the bitlines 2 which are formed as buried bit lines by introducing dopant into the semiconductor material and parallel to each other at a distance. The bitlines 2 connect the source / drain regions 20 together. The source / drain regions 20 are portions of the buried bit lines and are in the cross section of 1 each below the wordline 4 in the bit line 2 ,

Auf den Bitleitungen 2 sind Bitleitungsisolationen 3 angeordnet, die vorzugsweise ein Oxid des Halbleitermaterials, speziell Siliziumdioxid, sind. Quer zu den Bitleitungen sind auf der Oberseite ebenfalls parallel im Abstand zueinander angeordnete Wortleitungen 4 aufgebracht, die jeweils mit einer Deckschicht 5 und mit Seitenwandisolationen 6 versehen sind. Die Deckschicht 5 ist vorzugsweise ein Nitrid; die Seitenwandisolationen 6 sind vorzugsweise ein Oxid. Die Wortleitungen selbst sind vorzugsweise Polysilizium.On the bit lines 2 are bit line isolations 3 arranged, which is preferably an oxide of Semiconductor material, especially silicon dioxide, are. Transverse to the bit lines are also on the top of parallel spaced apart wordlines 4 applied, each with a topcoat 5 and with sidewall insulation 6 are provided. The cover layer 5 is preferably a nitride; the sidewall insulations 6 are preferably an oxide. The word lines themselves are preferably polysilicon.

Die 2 zeigt den Ausschnitt des Halbleiterspeicherzellenfeldes gemäß der 1 senkrecht zu der Zeichenebene coplanar etwas verschoben, so dass der Querschnitt der 2 zwischen zwei zueinander benachbarten Bitleitungen 2 liegt. Es sind in der 2 die Gate-Dielektrika 7 zwischen einem jeweiligen Kanalbereich und den Wortleitungen 4 eingezeichnet, die an diesen Stellen die jeweiligen Gate-Elektroden bilden. Die Source-/Drain-Bereiche befinden sich vor und hinter der Zeichenebene der 2 jeweils anschließend an den unter dem Gate-Dielektrikum 7 vorhandenen Kanalbereich.The 2 shows the detail of the semiconductor memory cell array according to the 1 moved slightly perpendicular to the plane of coplanar, so that the cross section of the 2 between two adjacent bit lines 2 lies. It is in the 2 the gate dielectrics 7 between a respective channel area and the word lines 4 drawn, which form the respective gate electrodes in these places. The source / drain areas are located in front of and behind the drawing plane of the 2 each subsequent to the under the gate dielectric 7 existing channel area.

In Bereichen zwischen den Wortleitungen 4 und zwischen den Bitleitungen 2 und daher in der 2 erkennbar befinden sich Aussparungen in dem Halbleitermaterial des Halbleiterkörpers 1, die vorzugsweise durch anisotropes Ausätzen des Halbleitermateriales hergestellt werden. Um Ätzschäden an der Oberseite der Aussparungen auszuheilen, kann dort eine dünne Oxidschicht 8 durch thermische Oxidation hergestellt werden. Diese Oxidschicht 8 ist aber nicht unbedingt erforderlich. Die Aussparungen werden vorzugsweise nach der Herstellung der Wortleitungen 4 und insbesondere nach dem Aufbringen der Deckschichten 5 hergestellt, so dass sie selbstjustiert zu den Wortleitungen und zu den Bitleitungen ausgebildet werden. Zur Ausbildung von Isolationsbereichen 9 sind die Aussparungen mit dielektrischem Material, vorzugsweise mit Oxid, gefüllt.In areas between the word lines 4 and between the bit lines 2 and therefore in the 2 There are recesses in the semiconductor material of the semiconductor body 1 , which are preferably produced by anisotropic etching of the semiconductor material. To heal damage to the top of the recesses, there may be a thin oxide layer 8th be prepared by thermal oxidation. This oxide layer 8th but is not essential. The recesses are preferably after the production of the word lines 4 and especially after the application of the cover layers 5 made so that they are self-aligned to the word lines and to the bit lines. For the formation of isolation areas 9 the recesses are filled with dielectric material, preferably with oxide.

Die 3 zeigt einen Ausschnitt aus dem Halbleiterspeicherzellenfeld im Querschnitt längs einer Wortleitung 4 und quer zu den Bitleitungen 2. Es ist hier erkennbar, dass die Bitleitungsisolationen 3 und das Gate-Dielektrikum 7 die Bitleitungen 2 von den Wortleitungen 4 elektrisch isolieren. Die Bitleitungen bilden seitlich zu den Kanalbereichen unterhalb der Wortleitungen 4 die jeweiligen Source-/Drain-Bereiche 20 der Speicherzellentransistoren. Links außen ist eine Grabenisolation 10 des Halbleiterspeicherzellenfeldes zur Peripherie hin eingezeichnet.The 3 shows a section of the semiconductor memory cell array in cross section along a word line 4 and across the bitlines 2 , It can be seen here that the bit line isolations 3 and the gate dielectric 7 the bitlines 2 from the wordlines 4 electrically isolate. The bit lines form laterally to the channel areas below the word lines 4 the respective source / drain regions 20 the memory cell transistors. On the left outside is a trench isolation 10 of the semiconductor memory cell array is drawn towards the periphery.

Die 4 zeigt einen zu dem Querschnitt der 3 coplanaren Querschnitt, der in dem Bereich zwischen zwei Wortleitungen 4 vor bzw. hinter der Zeichenebene der 3 liegt. In dem Querschnitt der 4 sind daher die Isolationsbereiche 9 erkennbar, die in den Aussparungen des Halbleiterkörpers 1 hergestellt sind. Die Isolationsbereiche 9 befinden sich zwischen den Bitleitungen 2 in dem Halbleiterkörper 1 und isolieren dort jeweils zwei zueinander benachbarte Bitleitungen 2 gegeneinander. Bei dem Ätzen der Aussparungen werden die Bitleitungen 2 durch die darüber vorhandenen Bitleitungsisolationen 3 geschützt.The 4 shows one to the cross section of 3 coplanar cross-section, which is in the area between two word lines 4 in front of or behind the plane of the drawing 3 lies. In the cross section of 4 are therefore the isolation areas 9 recognizable in the recesses of the semiconductor body 1 are made. The isolation areas 9 are located between the bit lines 2 in the semiconductor body 1 and each isolate there two adjacent bit lines 2 up to today. In the etching of the recesses, the bit lines become 2 through the bit line isolations above it 3 protected.

Die 5 zeigt die Anordnung der Speicherzellen in dem Halbleiterspeicherzellenfeld in einer schematisierten Aufsicht. Die Bitleitungen 2 sind als vergrabene Bitleitungen mit gestrichelten Konturen und spaltenweisem Verlauf eingezeichnet. Die Wortleitungen 4 sind vorzugsweise Polysiliziumstege auf der Oberseite und quer zu den Bitleitungen verlaufend zeilenweise angeordnet. Die Isolationsbereiche 9 befinden sich jeweils zwischen zwei zueinander benachbarten Bitleitungen 2 und zwischen zwei zueinander benachbarten Wortleitungen 4 an der Oberseite und innerhalb des Halbleiterkörpers 1.The 5 shows the arrangement of the memory cells in the semiconductor memory cell array in a schematic plan view. The bitlines 2 are drawn as buried bitlines with dashed contours and columns. The wordlines 4 Preferably polysilicon webs are arranged on the top and extending transversely to the bit lines line by line. The isolation areas 9 are each between two mutually adjacent bit lines 2 and between two adjacent word lines 4 at the top and inside the semiconductor body 1 ,

11
HalbleiterkörperSemiconductor body
22
Bitleitungbit
33
BitleitungsisolationBitleitungsisolation
44
Wortleitungwordline
55
Deckschichttopcoat
66
SeitenwandisolationSidewall insulation
77
Gate-DielektrikumGate dielectric
88th
Oxidschichtoxide
99
IsolationsbereichQuarantine
1010
Grabenisolationgrave insulation
2020
Source-/Drain-BereichSource / drain region

Claims (4)

Verfahren zur Herstellung eines Halbleiterspeicherzellenfeldes, bei dem planare Speicherzellen in einem Halbleiterkörper (1) ausgebildet werden, die jeweils zwei Source-/Drain-Bereiche und einen dazwischen vorhandenen Kanalbereich umfassen, wobei auf dem Kanalbereich ein jeweiliges Gate-Dielektrikum (7) und darüber eine jeweilige Gate-Elektrode angeordnet werden, die Source-/Drain-Bereiche (20) spaltenweise verbindende Bitleitungen (2) durch Einbringen von Dotierstoff in dem Halbleiterkörper (1) ausgebildet werden, darüber angeordnete Bitleitungsisolationen (3) aus elektrisch isolierendem Material hergestellt werden und die Gate-Elektroden zeilenweise verbindende Wortleitungen (4) durch Aufbringen und Strukturieren einer Schicht aus elektrisch leitfähigem Material quer zu den Bitleitungen verlaufend hergestellt werden, so dass diese Wortleitungen (4) von den Bitleitungen (2) durch die Bitleitungsisolationen (3) und das Gate-Dielektrikum (7) elektrisch isoliert sind, dadurch gekennzeichnet, dass auf die Wortleitungen gleichartig strukturierte Deckschichten (5) aufgebracht werden und unter Verwendung dieser Deckschichten (5) und der Bitleitungsisolationen (3) als Maske zwischen den Bitleitungen (2) und zwischen den Wortleitungen (4) selbstjustiert zu den Bitleitungsisolationen (3) und zu den Wortleitungen Aussparungen in dem Halbleiterkörper (1) gebildet werden, die anschließend zur Ausbildung von Isolationsbereichen (9) mit dielektrischem Material gefüllt werden.Method for producing a semiconductor memory cell array, in which planar memory cells in a semiconductor body ( 1 ) are formed, each comprising two source / drain regions and a channel region therebetween, wherein on the channel region a respective gate dielectric ( 7 ) and above a respective gate electrode are arranged, the source / drain regions ( 20 ) column-connecting bit lines ( 2 ) by introducing dopant in the semiconductor body ( 1 ), bitline isolations ( 3 ) are made of electrically insulating material and the gate electrodes line by line connecting word lines ( 4 ) can be produced by applying and structuring a layer of electrically conductive material transversely to the bit lines so that these word lines ( 4 ) from the bitlines ( 2 ) through the bit line isolations ( 3 ) and the gate dielectric ( 7 ) are electrically isolated, characterized in that on the word lines similarly structured deck layers ( 5 ) and using these cover layers ( 5 ) and the bit line isolations ( 3 ) as a mask between the bit lines ( 2 ) and between the word lines ( 4 ) self-aligned to the bit line isolations ( 3 ) and to the word lines recesses in the semiconductor body ( 1 ), which are then used to form isolation areas ( 9 ) are filled with dielectric material. Verfahren nach Anspruch 1, bei dem die Deckschichten (5) ein Nitrid sind.Method according to Claim 1, in which the cover layers ( 5 ) are a nitride. Verfahren nach Anspruch 1 oder 2, bei dem die Aussparungen durch Ausätzen des Halbleiterkörpers (1) hergestellt werden und vor dem Füllen der Aussparungen eine Oxidation (8) von Oberflächen des Halbleitermaterials in den Aussparungen erfolgt.Method according to Claim 1 or 2, in which the recesses are obtained by etching the semiconductor body ( 1 ) and, before filling the recesses, oxidation ( 8th ) of surfaces of the semiconductor material takes place in the recesses. Verfahren nach einem der Ansprüche 1 bis 3, bei dem das Gate-Dielektrikum (7) jeweils als Speicherschichtfolge aufgebracht wird, die für das Einfangen heißer Elektronen aus dem Kanalbereich vorgesehen ist.Method according to one of claims 1 to 3, wherein the gate dielectric ( 7 ) is applied in each case as a storage layer sequence which is provided for the capture of hot electrons from the channel region.
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