DE10297640T5 - Schema für das Source-Seitige Spannungserfassen beim Auslesen mit virtüller Masse in einem Flash-Epromarray mit Vorladen des Benachbarten Bits - Google Patents

Schema für das Source-Seitige Spannungserfassen beim Auslesen mit virtüller Masse in einem Flash-Epromarray mit Vorladen des Benachbarten Bits Download PDF

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Abstract

System (600, 800) zum Erzeugen einer Indikation eines Logikzustandes einer Flash-Speicherzelle für eine Flash-Speicherarchitektur mit virtueller Masse, mit:
einem Flash-Speicher-Array (640) mit virtueller Masse, das Spalten aus Bitleitungen zugeordneten Zellen und Zeilen mit Zellen des Arrays, die Wortleitungen zugeordnet sind, für die Auswahl von Kernzellen des Arrays aufweist, wobei die Drain- und Source-Anschlüsse der einer gegebenen Wortleitung zugeordneten Zellen in Reihe zwischen entsprechenden Bitleitungen angeschlossen sind, und wobei die Gates der Zellen mit entsprechenden Wortleitungen verbunden sind;
einer Drain-Bitleitungsschaltung (650), die ausgebildet ist, ein Drainanschlusspotential für
einen Drainanschluss einer ausgewählten, zu detektierenden Speicherzelle zu erzeugen; einer Kernzellenfühlerschaltung (695), die ausgebildet ist, einen Kernzellenstrom (675) an einer Bitleitung, die einem Sourceanschluss einer ausgewählten, zu detektierenden Speicherzelle zugeordnet ist, zu erfassen und eine Indikation (679) des Flash-Speicherzellenlogikzustandes zu erzeugen;
einer Bitleitungsvorladungs- und Halteschaltung (660), die ausgebildet ist, ein Sourceanschlusspotential an einer mit einem Sourceanschluss einer Zelle, die benachbart...

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft im Allgemeinen Speichersysteme und insbesondere Flash-Eprom-Speicherarraysysteme mit virtueller Masse und Verfahren zur Eliminierung der Auswirkungen von Leckströmen bei gemeinsamer Ladung auf benachbarte Bits und die Abnahme des Übergangsfühlerstromes während Lesevorgänge für einen Speicherzellenstrom, woraus wesentlich verbesserte Signaltoleranzen resultieren.
  • HINTERGRUND
  • Flash-Speicher und andere Arten elektronischer Speichereinrichtungen sind aus Tausenden oder Millionen von Speicherzellen aufgebaut, die ausgebildet sind, individuell Daten zu speichern und Zugriff zu diesen Daten zu ermöglichen. Eine typische Speicherzelle speichert ein einzelnes binäres Informationselement, das als Bit bezeichnet wird, das einen von zwei möglichen Zuständen einnimmt. Die Zellen sind üblicherweise in mehreren Zelleneinheiten, etwa Bits, die 8 Zellen umfassen, und Wörtern, die 16 oder mehr derartige Zellen umfassen können, und typischerweise in vielfachen von 8 konfiguriert sind, angeordnet. Die Speicherung von Daten in derartigen Speicherbauteilarchitekturen wird ausgeführt, indem ein spezieller Satz an Speicherzellen beschrieben wird, was manchmal als Programmieren der Zellen bezeichnet wird. Das Abrufen von Daten aus den Zellen wird in einem Lesevorgang erreicht. Zusätzlich zu den Programmier- und Lesevorgängen können Zellengruppen in einer Speichereinrichtung gelöscht werden, wobei jede Zelle in der Gruppe auf einen bekannten Zustand programmiert wird.
  • Die einzelnen Zellen sind zu einzeln adressierbaren Einheiten oder Gruppen, etwa Bits oder Wörtern, zusammengefasst, die zum Lesen, Programmieren oder Löschen mittels einer Adressendecodierungsschaltung angesprochen werden, wobei derartige Vorgänge an den Zellen innerhalb eines spezifizierten Bits oder Worts ausgeführt werden können. Die einzelnen Speicherzellen weisen typischerweise eine Halbleiterstruktur auf, die zum Speichern eines Datenbits ausgebildet ist. Beispielsweise enthalten viele konventionelle Speicherzel len ein Metalloxidhalbleiter-(MOS-) Bauelement, etwa einen Transistor, in welchem ein Informationselement bewahrt werden kann. Die Speichereinrichtung umfasst geeignete Decodier- und Gruppenauswahlschaltungen, um derartige Bits oder Wörter zu adressieren, sowie Schaltungen, um Spannungen für die Zellen bereitzustellen, an denen Operationen vorgenommen werden, um den gewünschten Vorgang zu erreichen.
  • Das Löschen, Programmieren und Lesen wird üblicherweise ausgeführt, indem geeignete Spannungen an gewisse Anschlüsse des Zellen-MOS-Bauteils angelegt werden. Bei einem Lösch- oder Programmiervorgang werden die Spannungen so angelegt, dass das Speichern einer Ladung in der Speicherzelle bewirkt wird. In einem Lesevorgang werden geeignete Spannung so angelegt, dass ein Stromfluss in der Zelle hervorgerufen wird, wobei der Betrag eines derartigen Stromes den Wert des in der Zelle gespeicherten Datenpunkts kennzeichnet. Die Speichereinrichtung enthält geeignete Schaltungen, um den resultierenden Zellenstrom zu erfassen, um damit die darin gespeicherten Daten zu bestimmen, die dann an die Datenbusanschlüsse der Einrichtung für den Zugriff von anderen Einrichtungen in einem System, in welchem die Speichereinrichtung verwendet wird, angelegt werden.
  • Ein Flash-Speicher ist eine Art eines elektronischen Speichermediums, das wiederbeschrieben werden kann und seinen Inhalt ohne anliegende Versorgungsspannung halten kann. Flash-Speichereinrichtungen haben im Wesentlichen eine Lebensdauer von 100 000 bis 1 Million Schreibzyklen. Anders als Speicherchips mit dynamischem Speicher mit wahlfreiem Zugriff (DRAM) und statischem Speicher mit wahlfreiem Zugriff (SRAM), in denen ein einzelnes Bit gelöscht werden kann, werden Flash-Speicher typischerweise in festgelegten Mehrbit-Blöcken oder Sektoren gelesen und beschrieben. Konventionelle Flash-Speicher sind in einer Zellenstruktur aufgebaut, wobei ein einzelnes Informationsbit in jeder Flash-Speicherzelle gespeichert ist. In derartigen Einzelbit-Speicherarchitekturen enthält jede Zelle typischerweise eine MOS-Transistorstruktur mit einem Source, einem Drain und einem Kanal in einem P-Substrat oder P-Potentialtopf, sowie eine geschichtete Gatestruktur, die über dem Kanal liegt. Das geschichtete Gate kann ferner eine dünne Gatedielektrikumsschicht, die manchmal als ein Tunneloxid bezeichnet wird, aufweisen, die auf der Oberfläche des P-Potentialtopfs ausgebildet ist. Das geschichtete Gate enthält ferner ein schwebendes bzw. potentialfreies Polysiliziumgate, das über dem Tunneloxid liegt, und eine dielektrische Zwischenpoly-Schicht, die über dem potentialfreien Gate liegt. Die dielektrische Zwischenpoly-Schicht ist häufig ein Mehrschichtisolator, etwa eine Oxid-Nitrid- Oxid-(ONO)-Schicht mit zwei Oxidschichten, die eine Nitridschicht einschließen. Schließlich liegt ein Polysiliziumsteuergate über der dielektrischen Zwischenpoly-Schicht.
  • 1 zeigt eine typische NOR-Konfiguration 100, wobei das Steuergate 110 mit einer Wortleitung (beispielsweise WL0 bis WL3), die mit einer Zeile aus Zellen 120 so verknüpft ist, um Sektoren mit diesen Zellen zu bilden, verbunden ist. Ferner sind die Draingebiete 130 der Zellen miteinander mittels einer leitenden Bitleitung (beispielsweise BL0 bis BL3) verbunden. Der Kanal der Zelle führt Strom zwischen dem Source 140 und dem Drain 130 entsprechend einem elektrischen Feld, das in dem Kanal durch die geschichtete Gatestruktur ausgebildet ist. In der NOR-Konfiguration ist jeder Drain-Anschluss 130 der Transistoren 120 in einer einzelnen Spalte mit der gleichen Bitleitung verbunden. Ferner ist jede Flash-Zelle 120, die mit einer gewissen Bit-Leitung verknüpft ist, mit dem entsprechenden geschichteten Gateanschluss 110 mit einer anderen Wortleitung (beispielsweise WL1 bis WL4) verbunden, während alle Flash-Zellen in dem Array eine Verbindung mit ihren Source-Anschlüssen 140 zu einem gemeinsamen Source-Anschluss (CS) aufweisen. Im Betrieb werden die einzelnen Flash-Zellen 120 über die entsprechende Bitleitung und Wortleitung unter Verwendung einer peripheren Decodier- und Steuerschaltung für Programmier(Schreib), Lese- oder Löschfunktionen adressiert.
  • Eine derartige Einzelbit-Schichtgate-Flash-Speicherzelle wird beispielsweise programmiert, indem eine relativ hohe Spannung an das Steuergate angeschlossen wird und das Source mit Masse und das Drain mit einem vorbestimmten Potential, das über dem Sourcepotential liegt, verbunden wird. Ein resultierendes hohes elektrisches Feld über dem Tunneloxid führt zu einem Phänomen, das als Fowler-Nordheim-Tunneln bezeichnet wird. Während dieses Prozesses wandern Elektronen in jenes Kernzellenkanalgebiet durch das Gateoxid mittels Tunnelwirkung in das potentialfreie Gate und werden in dem potentialfreien Gate eingefangen, da das potentialfreie Gate von dem Zwischenpoly-Dielektrikum und dem Tunneloxid eingeschlossen ist. Als Folge der eingefangenen Elektronen steigt die Schwellwertspannung der Zelle an. Diese Änderung der Schwellwertspannung (und damit der Kanalleitfähigkeit) der Zelle, die durch die eingefangenen Elektronen hervorgerufen wird, bewirkt ein Programmieren der Zelle.
  • Um eine typische Einzelbit-Schichtgate-Flash-Speicherzelle zu löschen, wird eine relativ hohe Spannung an das Source angelegt und das Steuergate wird auf einen negativen Po tential gehalten, während das Drain schwebend bzw. potentialfrei sein kann. Unter diesen Bedingungen entwickelt sich ein starkes elektrisches Feld über dem Tunneloxid zwischen dem potentialfreien Gate und dem Source. Die in dem poptentialfreien Gate eingefangenen Elektronen fließen zu dem Bereich des potentialfreien Gates, der über dem Sourcegebiet liegt und sammeln sich dort an und werden aus dem potentialfreien Gate in das Source-Gebiet durch das Fowler-Nordheim-Tunneln durch das Tunneloxid geführt. Wenn die Elektronen aus dem potentialfreien Gate entfernt sind, ist die Zelle gelöscht.
  • Für einen Lesevorgang wird eine gewisse Vorspannung über dem Drain zum Source des Zellentransistors angelegt. Das Drain der Zelle ist die Bitleitung, die mit den Drain-Anschlüssen anderer Zellen in einem Bit oder einer Wortgruppe verbunden sein kann. Die Spannung an dem Drain in konventionellen Schichtgatespeicherzellen beträgt typischerweise 1,0 bis 1,5 Volt in einem Lesevorgang. Es wird dann eine Spannung an das Gate (beispielsweise die Wortleitung) des Speicherzellentransistors angelegt, um einen Stromfluss von dem Drain zu dem Source hervorzurufen. Die Gatespannung beim Lesevorgang wird typischerweise mit einem Pegel zwischen einer programmierten Schwellwertspannung (VT) und einer unprogrammierten Schwellwertspannung angelegt. Der resultierende Strom wird gemessen, wodurch eine Bestimmung im Hinblick auf den in der Zelle gespeicherten Datenwert erfolgt.
  • Zusätzlich zu der NOR-Konfrguration wird in einigen konventionellen Flash-Speichern auch eine Architektur mit „virtueller Masse" angewendet, wie in 2 gezeigt ist. Eine typische Architektur mit virtueller Masse 200 umfasst Zeilen 240 aus Flash-Zellen 210, wobei der geschichtete Gateanschluss 215 mit einer zugeordneten Wortleitung (beispielsweise WL0 bis WL2) 240 verbunden ist, und wobei Spalten (260, 270, 280, 290) aus Flash-Zellenpaaren (210 und 230) mit einem Drain 235 eines Transistors 230 mit einer zugeordneten Bitleitung (beispielsweise WL0 bis WLN) verbunden sind, und wobei das Source 220 des benachbarten Transistors 210 mit der gleichen Bitleitung 270 verbunden ist. Ferner ist jede einzelne Zeile aus Flash-Zellen (z. B. 210 und 230), die mit einer Wortleitung 240 verknüpft ist, in Reihe verbunden, wobei das Source 230 einer Zelle 210 mit dem Drain 235 einer benachbarten Zelle 230 verbunden ist, und wobei jeder Drainanschluss der Transistoren innerhalb einer einzelnen Spalte mit der gleichen Bitleitung verbunden ist.
  • Eine einzelne Flash-Zelle wird über die Wortleitung und ein Paar aus Bitleitungen, die die zugeordnete Zelle begrenzen, ausgewählt. Beispielsweise wird beim Lesen der Flash-Zelle 210 ein leitender Pfad erzeugt, wenn eine positive Spannung an die Bitleitung (BL0) 260 angelegt wird, die mit dem Drain der Flash-Zelle 210 verbunden ist, und das Source 220, das mit der Bitleitung (BL1) 270 verbunden ist, wird selektiv mit Masse (VSS) verbunden. Somit wird eine virtuelle Masse gebildet, indem selektiv die Bitleitung, die mit dem Source-Anschluss lediglich jener ausgewählter Flash-Zellen verknüpft ist, die zu programmieren und zu lesen sind, auf Masse geschaltet wird.
  • 3 zeigt, dass genau wie bei der NOR-Konfiguration der typische konventionelle Flash-Speicherarraysektor 390 mit virtueller Masse beide Zeilendecodierlogikschaltungen 220 zum Auswählen einer oder mehrerer Wortleitungen 325 und Spaltendecodierlogikschaltungen 330 zum Auswählen einer oder mehrerer Bitleitungen 335 aufweist. Der Arraysektor aus Flash-Zellen 310 beinhaltet beispielsweise 512 Zeilen und 64 Spalten an Speicherzellen, die mit 512 Wortleitungen bzw. 64 Bitleitungen verknüpft sind.
  • Wie in 4 gezeigt ist, kann ein konventionelles Voll-Array 350 16 derartige Sektoren (360 und 370) enthalten, die mit einer Wortleitungs- und Bitleitungsdecodierlogik verknüpft sind.
  • Eine typische konventionelle Flash-Speicherschaltungskonfiguration ist in 5 gezeigt. Die konventionelle Flash-Speicherschaltung 400 mit virtueller Masse umfasst sowohl Zeilendecodierlogikschaltungen 420 zum Auswählen einer oder mehrerer Wortleitungen 435 als auch Spaltendecodierlogikschaltungen 450 zum Auswählen einer oder mehrerer Bitleitungen 445. Das Array aus Flash-Zellen 440 umfasst ferner einen oder mehrere Sektoren (beispielsweise 512 Zeilen und 64 Spalten) aus Speicherzellen, die mit einer äquivalenten Anzahl an Wortleitungen und Bitleitungen verknüpft sind. Alternativ sind Bitleitungen in einigen Implementierungen für eine Architektur mit virtueller Masse von Spaltendecodierlogikschaltungen in Paaren decodiert, um zwei oder mehrere Bitleitungen gleichzeitig auszuwählen (beispielsweise die Bitleitungen), die eine zu lesende Zelle begrenzen.
  • Ferner können diverse Verfahren zum Erfassen des Logikzustandes der Speicherzelle angewendet werden. Zwei dieser Verfahren werden nunmehr erläutert, d. h. ein Schema zur Erfassung an der Drainseite und ein Schema zur Erfassung an der Sourceseite. Einfach gesagt, der Unterschied zwischen diesen beiden Fühl- bzw. Erfassungsverfahren ist die spezielle Seite der Zelle, in der die zugeordnete Bitleitungsfühlerschaltung liegt. Beispielsweise ist in dem Erfassungs- bzw. Detektierschema auf der Drainseite die Fühlerschaltung mit der Bitleitung verbunden, die mit dem Drain-Anschluss der zu detektierenden Zelle verknüpft ist, während bei dem Source-seitigen Erfassungsschema die Fühlerschaltung mit der Bitleitung verbunden ist, die mit dem Sourceanschluss der zu detektierenden Zelle verknüpft ist. Die Drain-seitige oder die Source-seitige Fühlerschaltungen können ferner beispielsweise einen Reihenstrom, einen Stromspiegel oder eine andere Art der Fühler- bzw. Erfassungskonfiguration für die zugeordnete Bitleitung anwenden. Zunächst wird das Drainseitige Erfassen erläutert.
  • 5 zeigt beispielsweise eine Drain-seitige Fühlerschaltung, um Flash-Zellen der konventionellen Schaltung 400 mit virtueller Masse auszulesen, die eine globale Vorladungsschaltung 460 enthält, die alle Bitleitungen eines oder mehrerer Sektoren des Arrays mit der gleichen positiven Spannung VD (z. B. ungefähr 1,2 Volt) 445 vorspannt, wie dies auch angewendet wird, um den Flash-Zellenstrom über eine Kaskode-Strom-Spannungs-Vorverstärkerschaltung 470 zu erfassen. Die Kaskode-Vorverstärkerschaltung 470 liefert die positive Spannung VD, die aus VCC 415 erzeugt wird, an eine Bitleitung auf der Drainseite der ausgewählten Flash-Zelle in dem Array 440, während die Sourceseite der ausgewählten Zelle mittels einer weiteren Bitleitung mit Masse 480 über die Schaltung 490 zum Schalten auf virtuelle Masse verbunden ist, um einen Kernzellenfühlerstrom ICORE 275 zu erzeugen. Die Kaskode-Vorverstärkerschaltung 470 wandelt den Kernzellenfühlerstrom ICORE 475 in eine Kernzellenfühlerspannung VCORE 477 zur weiteren Nutzung in einem Fühlerverstärker 476 um. Der Kaskode-Vorverstärker 470 erzeugt ferner einen Referenzstrom IREF und wandelt diesen in eine Referenzspannung VREF 478 um, die mit VCORE 477 in dem Fühlerverstärker verglichen wird.
  • Während des Lesens wird diese Fühlerspannung VCORE 477, die mit dem Fühlerstrom ICORE 475 der Flash-Zelle verknüpft ist, mit der Referenzspannung VREF 477 in dem Fühlerverstärker 476 verglichen, um eine Kernzellenverifizierungsindikation 479 zu erzeugen, dass der richtige Flash-Zellenlogikzustand an der gewünschten Stelle gespeichert ist.
  • 6 zeigt ein Verfahren 500 und vier grundlegende Schritte (510, 520, 530, 540), die angewendet werden, um in konventioneller Weise eine ausgewählte Flash-Zelle in der konventionellen Schaltung mit virtueller Masse aus 5 zu lesen. Zunächst werden in einem Schritt 510, der z. Z. t0 beginnt, alle Bitleitungen (BL0 bis BLM) zunächst auf die gleiche positive Spannung VD (beispielsweise ungefähr 1,2 Volt) vorgeladen, wie sie zum Erfühlen des Flash-Zellenstroms verwendet wird. Zu der Zeit t1 520 wird angenommen, dass die Bitleitungen auf eine positive Spannung VD vorgeladen sind. Die Spannung VD der globalen Vorladeschaltung wird dann von allen Bitleitungen bei t1 520 abgekoppelt und die Bitleitungen sind dann schwebend bzw. potentialfrei, ohne eine angelegte Spannung. Zum Zeitpunkt t2 530 wird eine Kernzelle 535 mit einer Bitleitung BLx 536 an der Drainseite der Zelle und mit einer benachbarten Bitleitung BLX + 1 545 an der Sourceseite der Zelle ausgewählt; eine Wortleitung WLX wird mit dem Gate der Zelle 535, die es zu detektieren gilt, verbunden, während alle anderen Bitleitungen potentialfrei bzw. schwebend bleiben. Ferner wird während dieses Schrittes die Bitleitung BLX + 1 545 selektiv als virtuelle Masse mit Masse 547 verbunden. Zum Zeitpunkt t3 540 beginnt das Erfassen 548 der Flash-Zelle 535, indem eine Wortleitungsspannung bei WLX, eine Bitleitungsspannung VD bei 536 an das Drain und Masse 547 an das Source 545 der ausgewählten Flash-Zelle 535 angelegt wird.
  • Somit wird eine individuelle Flash-Zelle mittels einer Wortleitung und einem Paar aus Bitleitungen, die die zugehörige Zelle begrenzen, ausgewählt. Beispielsweise wird beim Lesen einer Flash-Zelle des Sektors aus 6 ein leitender Pfad erzeugt, wenn eine positive Spannung VD an eine der Bitleitungen (z. B. BLX) 536 angelegt wird, die mit dem Drain einer Flash-Zelle verbunden ist, das Source der Flash-Zelle wird mit einer benachbarten Bitleitung (z. B. BLX + 1) 545 verbunden, die selektiv mit Masse (VSS 547) verbunden wird, und eine geeignete Wortleitungs- (z. B. WLX) Spannung wird an das Gate der ausgewählten Zelle angelegt.
  • Durch einen in der ausgewählten Kernzelle erzeugten Stromfluss wird der Kernzellenfühlerstrom 548 in eine Zellenfühlerspannung VCORE in der Kaskode-Spannungs-Strom-Vorverstärkerschaltung zusammen mit einer Zellenreferenzspannung VREF, die einen Fühlerverstärker (beispielsweise 476 aus 5) zugeleitet wird, umgewandelt, um eine Kernzellenverifizierungsindikation (z. B. 479 aus 5) des korrekten Logikzustands der Flash-Kernzelle zu erzeugen.
  • Ein Nachteil des konventionellen Verfahrens lässt sich am Besten an der Darstellung 550 der globalen Bitleitungsspannung in Abhängigkeit der Zeit gemäß 7 des Stands der Technik und an dem Kernzellenfühlerstrom in Abhängigkeit der Zeit in dem Graphen 570 der 8 des Stands der Technik erkennen. Wenn das globale Vorspannen aller Bitleitungen zum Zeitpunkt t0 555 in 7 beginnt, steigt die Spannung an allen Bitleitungen rasch entlang dem Liniensegment 560 zu der angelegten positiven Spannung VD hin an (beispielsweise ungefähr 1,2 Volt) 562. VD wird kurz auf allen Bitleitungen bis zur Zeit t1 556 gehalten, woraufhin VD von allen Bitleitungen abgekoppelt wird. Nach der Vorspannungszeit t0 555 und vor der Kernzellenauswahlzeit T2 557 kann die Spannung VD, die global an alle Bitleitungen eines oder mehrerer Sektoren angelegt war, schweben und kann daher entlang dem beispielhaften Kurvensegment 563 auf eine geringere Spannung auf Grund von Leckströmen der Zellen, die mit der ausgewählten Wortleitung verbunden sind, abnehmen. Die Zeitdauer, mit der diese positive Spannung VD auf den Bitleitungen nach dem Abkoppeln. von VD beibehalten wird, ist eine Funktion von RC der gesamten verteilten Kapazität aller Zellen an der Wortleitung und dem gesamten Leckstrom aller einzelnen Zellen entlang der Bitleitung. Die Ursache dieses Zellenleckstromes ist die gemeinsame Nutzung der Ladung zwischen allen zugeordneten Zellen (das auch als Ladungsteilung bezeichnet wird) und die Materialeigenschaften der Halbleiterstrukturen.
  • Da ferner alle entlang einer Wortleitung verknüpften Zellen die entsprechenden Draingebiete und Sourcegebiete in Reihe geschaltet haben, besitzt diese Zelle eine kombinierten Leckstromweg durch die Drainseite der zu detektierenden Zelle. Wenn eine Zelle beispielsweise am Ende der Wortleitung ausgewählt wurde, kann der gemeinsame Leckstrom von bis zu 64 Zellen an der Drainseite der Zelle auftreten, deren Strom erfasst wird.
  • Zum Zeitpunkt t2 557 werden die die zu detektierende Zelle begrenzenden Bitleitungen zusammen mit der entsprechenden Wortleitung ausgewählt. Bei der Auswahl wird der Flash-Kernzellenstrom ICORE von der Kaskoden-Schaltung erfühlt und als Liniensegment 580 in der Darstellung des Zellenfühlstromes in Abhängigkeit der Zeit aus 8 dargestellt. Der Kernzellenstrom addiert sich jedoch zu dem gesamten Leckstrom, der in allen mit der ausgewählten Wortleitung verbundenen Zellen auftritt. In dem Beispiel 570 kann der gesamte erfühlte Strom ILEAKAGE + ICORE (580) größer sein als der geringe Kernzellenstrom ICORE, der als eine logische "1" gelesen werden sollte. Mit einem typischen Fühlerzellenfühlerstrom, der auf beispielsweise ungefähr 100 Mikroampere (590) festgelegt ist, würde für das Erfassen eines logischen "0"-Zustands die konventionelle Kaskode- und Fühlerverstärkerschaltung stattdessen fälschlicherweise einen logischen "0"-Zustand bei 585 zum Zeitpunkt t3 558 als Folge des kombinierten Kernzellenstromes und des Leckstromes anzeigen.
  • Es sei wieder auf 7 verwiesen; die Bitleitungsspannung hat weiterhin abgenommen und fällt entlang dem Liniensegment 563 ab, bis zum Zeitpunkt t3 558 der ausgewählte Zellenfühlerstrom erreicht ist. Bei einer Fühlerspannung 568, die mit diesem Zellenfühlerstrom 590 verknüpft ist, und bei einem Punkt 565 auf dem Liniensegment 563 wird ein Spannungsabfall zwischen dem Drain der zu detektierenden Zelle und dem Drain der benachbarten Zelle auf der Drainseite hervorgerufen. Der über den Zellen erzeugte Spannungsabfall erhöht die Leckströme in diesen Zellen und vergrößert damit den resultierenden Fehler bei der Fühlerstromerfassung (Lesesignaltoleranzen).
  • Ferner besitzt der Spannungsabfall, der durch die Ladespannung, die global an den Bitleitungen angelegt wurde, hervorgerufen wurde, ein dynamisches oder variables Verhalten, wie in den Kurven 550 und 570 gezeigt ist. Die dynamischen Eigenschaften der Leckströme führen zu einer Inkonsistenz bei dem Zellenfühlerstromlesen und beeinträchtigen die Lesesignaltoleranzbereiche. Derartige Fluktuationen beim Fühlerstrom beeinträchtigt die Fähigkeit der Lesemodusschaltung, in genauer Weise zu unterscheiden, ob eine Zelle programmiert ist oder nicht.
  • Obwohl hier der Ablauf zum Detektieren an der Drainseite erläutert ist, sollte beachtet werden, dass auch Detektierabläufe an der Sourceseite ebenso dem Leckstromphänomen zu benachbarten Zellen unterliegen und daher auch zu Fehlern in ähnlichen Fällen bei Leseoperationen führen. Bei dem Drain-seitigen Erfassen bzw. Detektieren werden die Vorladespannungen direkt an die Zellen angelegt und die benachbart zu der detektierten Zelle liegen, die schwebend bzw. potentialfrei sind oder sich auf einen anderen Spannungspegel durch Ladungsverlust einstellen, wodurch eine Differenzspannung und ein ausgeprägter Leckstrompfad hervorgerufen wird. Bei dem Source-seitigen Detektieren sind ebenso Zellen benachbart zu der detektierten Zelle vorhanden, die potentialfrei bei einer gewissen Spannung liegen können, die an der Zelle aus einer vorhergehenden Speicheroperation (beispielsweise Lesen, Löschen, Programmieren), die ausgeführt wurde, verblieben ist. Für jedes Detektierschema ermöglicht somit der Spannungsabfall über der benachbarten Zelle an der detektierten Seite der Lesezelle einen Weg für Leckstrom und damit einen Lesedetektierfehler dar.
  • Daher besteht der Bedarf für stabile Mittel, um die Auswirkungen der durch gemeinsame Ladungen hervorgerufenen Leckströme zu benachbarten Bits und Verluste bei Übergangsfühlerströmen während Stromlesevorgänge für die Speicherzellen zu eliminieren, um wesentlich verbesserte Signaltoleranzen bei einem Flash-Eprom-Speicherarraysystem mit virtueller Masse zu erreichen.
  • ÜBERBLICK ÜBER DIE ERFINDUNG
  • Das Folgende repräsentiert eine vereinfachte Zusammenfassung der Erfindung, um ein grundlegendes Verständnis einiger Aspekte der Erfindung zu ermöglichen. Diese Zusammenfassung ist kein weitergehender Überblick über die Erfindung. Es ist weder beabsichtigt, wesentliche oder kritische Elemente der Erfindung zu identifizieren, noch soll der Schutzbereich der Erfindung abgegrenzt werden. Der vorrangige Zweck besteht darin, einige Konzept der Erfindung in vereinfachter Form als Einführung zu der detaillierteren Beschreibung, die später folgt, darzustellen.
  • Die Erfindung richtet sich an ein System und ein Verfahren zum Eliminieren der Effekte von durch gemeinsame Ladungen hervorgerufenen Leckströmen zu benachbarten Flash-Zellen und den Verlust des Detektions- bzw. Fühlerstromes während Stromleseoperationen an Speicherzellen, woraus sich deutlich reduzierte Lesefehler in einem Flash-Speicherarraysystem mit virtueller Masse ergeben.
  • Die vorliegende Erfindung stellt eine Bitleitungs-Vorladungs- und Halteschaltung sowie eine Kombination aus einer selektiven Bitleitungsdecodierschaltung und Verfahren bereit, mit denen eine Vorladungsspannung an eine spezielle Bitleitung benachbart zu einer detektierten Speicherzelle während Speicherlesvorgänge angelegt werden kann, wobei das Anlegen einer Vorladespannung VSS (z. B. ungefähr 0 Volt oder Masse) an die Bitleitung an dem Sourceanschluss (Source-seitige Bitleitung) der Zelle benachbart zu der Sourceseite der zu detektierenden Zelle den Leckstrom verringert oder vermeidet, der konventioneller Weise bei der benachbarten Zelle auftritt.
  • Leckstromänderungen in den Speicherzellen schlagen sich typischerweise in dem Lesefühlstromausgangssignal der Speicherzellenfühlerverstärkerschaltung nieder, was zu nicht korrekten Anzeigen der Speicherzellenlogikzustände führt. Diese Lesefehler werden als "Lesetoleranzen" bezeichnet. Durch Anlegen der im Wesentlichen gleichen Spannung an die benachbarte Zellensourcebit-Leitung, wie sie an die detektierte Zellensourcebitleitung angelegt wird, wird ein Spannungsabfall über der benachbarten Zelle im Wesentlichen vermieden und daher werden Schwankungen des Lesefühlerstromsausgangssignals vermieden. Das Stromausgangssignal wird an eine Source-seitige Fühlerschaltung angelegt, die eine zugehörige Lesefühlerspannung erzeugt, die einem Fühlerverstärker zugeleitet wird, um eine Anzeige für den Speicherzellenlogikzustand zu erzeugen. Da die Stromänderungen auf Grund eines Leckstroms benachbarter Zellen vermieden werden, kann eine konsistentere Speicherzellenauslesung sichergestellt werden. Diese Merkmale werden durch das Source-seitige Detektierschema der vorliegenden Erfindung bereitgestellt.
  • Ein Merkmal des Fühlerschemas der vorliegenden Erfindung ist es, dass weniger Bitleitungen vorgeladen (beispielsweise werden lediglich zwei Bitleitungen vorgeladen) müssen, im Gegensatz zu allen Bitleitungen eines Sektors oder allen Bitleitungen eines gesamten Arrays bei konventionellen Detektionsschemata.
  • Ein weiteres Merkmal des Dektektionsschemas der vorliegenden Erfindung besteht darin, dass eine stabilere Ausgangsindikation möglich ist als bei konventionellen Schemata, indem die dynamischen Eigenschaften auf Grund des Leckstroms zwischen benachbarten Zellen und Schwankungen in dem sich ergebenden Zellenfühlerstrom vermieden werden, so dass Lesesignaltoleranzen verbessert werden. Dieses Merkmal ist besonders vorteilhaft in Mehrfachbit-Speichereinrichtungen, wobei höhere Signaltoleranzen erforderlich sind, um zwischen den Schwellwertverteilungsgebieten jedes Bits zu unterscheiden.
  • Ein noch weiteres Merkmal des Detektionsschemata der vorliegenden Erfindung ist es, dass durch Eliminieren der Auswirkungen von Leckströmen zu benachbarten Zellen, Einschränkungen in Hinblick auf Leckströme bei den Herstellungsprozessen verringert werden.
  • Ein Vorteil der vorliegenden Erfindung gegenüber konventionellen Erfassungsschemata ist das Vermeiden der dynamischen Entladungscharakteristik von Bitleitungen und Arrayzellen. Ferner werden erfindungsgemäß die Schwankungen der Zellenstromauslesesignale auf Grund des Zeitablaufs beim Auslesen, nachdem die Zellenfühlerspannung oder Vorladungsspannung unterbrochen ist, vermieden. Somit beeinflusst der Zeitablauf des Auslesens nicht den eigentlichen Auslesevorgang.
  • Es wird somit ein Speichersystem offenbart zum Erzeugen einer Indikation des Logikzustandes einer Flash-Speicherzelle für Flash-Speicheroperationen mit virtueller Masse, das im Wesentlichen unabhängig von durch gemeinsame Ladungen hervorgerufenen Leckströmen zu benachbarten Zellen ist.
  • Die Aspekte der Erfindung finden Anwendung in Einrichtungen, die Speicherzellenarchitekturen mit virtueller Masse mit einschließen, wobei Speicherzellenleckströme höher sein können, und in Verbindung mit Mehrfachbitspeichereinrichtungen, die in Anwendungen mit höherer Signaltoleranz verwendet werden.
  • Zum Erreichen des Vorhergehenden und dazu in Beziehung stehender Sachverhalte beinhaltet die Erfindung die Merkmale, die im Weiteren vollständig beschrieben und insbesondere in den Patentansprüchen herausgestellt sind. Die folgende Beschreibung und die angefügten Zeichnungen zeigen im Detail gewisse anschauliche Ausführungsformen der Erfindung. Diese Ausführungsformen sind jedoch anschaulich lediglich für einige der diversen Arten und Weisen, in denen die Prinzipien der Erfindung eingesetzt werden können. Andere Aufgaben, Vorteile und neue Merkmale der Erfindung gehen aus der folgenden detaillierten Beschreibung der Erfindung hervor, wenn diese in Verbindung mit den Zeichnungen studiert wird.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine schematische Ansicht, die eine konventionelle NOR-Flash-Speicherarchtiktur darstellt;
  • 2 ist eine schematische Ansicht, die ein konventionelles Flash-Eprom-Speicherarray mit virtueller Masse zeigt;
  • 3 ist eine vereinfachte schematische Darstellung eines konventionellen Arrays aus Speicherzellen mit virtueller Masse zusammen mit Wortleitungs- und Bitleitungsdecodierschaltungen;
  • 4 ist eine Blockansicht, in der eine Konfiguration einer Reihe von Speichersektoren zu einem größeren Speicherarray gezeigt ist;
  • 5 ist eine Ansicht eines funktionellen Blocks auf Systemebene, wobei ein konventionelles Schema zum Anzeigen des Zustands einer Speicherzelle in einem Array mit virtueller Masse dargestellt ist;
  • 6 ist eine vereinfachte schematische Ansicht, die vier beispielhafte Schritte eines konventionellen Schemas zum Auslesen des Zustandes einer Zelle in einem Array mit virtueller Masse zeigt;
  • 7 ist ein Signalformdiagramm, das eine globale Bitleitungsspannung gegenüber der Zeit darstellt, wobei die Bitleitungsspannungsänderungen für vier beispielhafte Schritte eines konventionellen Zellendetektionsschemas dargestellt sind;
  • 8 ist eine Signalformdarstellung, wobei ein Zellenfühlerstrom in Abhängigkeit von der Zeit gezeigt ist, wobei die Zellenfühlerstromänderungen und Leckstromänderungen für vier beispielhafte Schritte eines konventionellen Zellendetektionsschemas dargestellt sind;
  • 9 ist eine funktionale Blockansicht auf Systemebene, wobei ein beispielhaftes System für ein Source-seitiges Erfassungsschema mit einer Vorladung des benachbarten Bits gezeigt ist, in welchem diverse Aspekte der Erfindung ausgeführt werden können;
  • 10 ist eine vereinfachte schematische Ansicht einer beispielhaften Source-seitigen Fühlerschaltung aus 9 in Verbindung mit einem Aspekt der vorliegenden Erfindung;
  • 11 ist eine vereinfachte schematische Darstellung eines beispielhaften Arraysegments mit virtueller Masse mit einer detektierten Zelle und einer benachbarten Zelle, einer Bitleitungsvorladungs- und Halteschaltung, einem Kaskode-Vorverstärker, einer Auswahlschaltung für die virtuelle Masse und einer Source-seitigen Fühlerschaltung gemäß einem Aspekt der Erfindung; und
  • 12 ist ein Flussdiagramm, das ein beispielhaftes Verfahren zum Erfassen des Zustands einer Flash-EPROM-Zelle mit virtueller Masse gemäß einem Aspekt der vorliegenden Erfindung zeigt.
  • ARTEN ZUM AUSFÜHREN DER VORLIEGENDEN ERFINDUNG
  • Die vorliegende Erfindung wird nun mit Bezug zu den Zeichnungen beschrieben, wobei durchwegs die gleichen Bezugszeichen verwendet werden, um die gleichen Elemente zu bezeichnen. Die vorliegende Erfindung betrifft eine Flash-EPROM-Array-Schaltung mit virtueller Masse und ein Verfahren zum Erzeugen einer Anzeige des Logikzustandes einer Flash-Speicherzelle für Flash-Speicheroperationen mit virtueller Masse. Das System umfasst eine Bitleitungsvorladungs- und Halteschaltung, die ausgebildet ist, eine Vorladungsspannung VSS (beispielsweise ungefähr 0 Volt oder Masse) an die Source-Bit-Leitung der Zelle zu legen, die benachbart zu der Zelle liegt, die detektiert wird, wobei die angelegte Spannung im Wesentlichen die gleiche Spannung (beispielsweise ungefähr 0 Volt oder Masse) ist, die an die Source-Bit-Leitung der detektierten Zelle angelegt wird. Das System umfasst ferner eine selektive Bitleitungsdecodierschaltung, die ausgebildet ist, die Bitleitung einer zu detektierenden Speicherzelle und die Bitleitung einer benachbarten Zelle während Speicherleseoperationen auszuwählen, wobei das Anlegen im Wesentlichen der gleichen Spannung an die Bitleitung der Zelle benachbart zu der zu detektierenden Zelle zu einer Verringerung oder Eliminierung des Leckstromes führt, der üblicherweise mit der benachbarten Zelle verknüpft ist. Das System umfasst ferner eine Kernzellenfühlerschaltung, die ausgebildet ist, einen Kernzellenfühlerstrom von der Speicherzelle zu erzeugen und eine Anzeige des Flash-Speicherzellenlogikzustands zu erzeugen, der im Wesentlichen unabhängig von den durch gemeinsame Ladungen hervorgerufenen Leckströmen zu benachbarten Zellen ist.
  • Es sei nun auf die Figuren verwiesen; 9 ist eine funktionale Blockansicht auf Systemebene, in der ein beispielhaftes System 600 für das Source-seitige Detektierschema mit einer Vorladung des benachbarten Bits gezeigt ist, in der diverse Aspekte der Erfindung ausgeführt werden können.
  • Die beispielhafte Konfiguration 600 der Flash-Speicherfühlerschemaschaltung umfasst eine Zeilendecodierlogikschaltung 620 zum Auswählen einer oder mehrerer Wortleitungen 625, eine Drainspaltendecodierlogikschaltung 650 zum Auswählen einer oder mehrerer Bitleitungen 645, die an die Zellendrainanschlüsse innerhalb des Arrays 640 angeschlossen sind, und eine selektive Source-Spalten-Decodierlogikschaltung 652 zum Auswählen einer oder mehrerer Bitleitungen 647, die mit den Speicherzellensourceanschlüssen innerhalb des Arrays 640 verbunden sind. Das Array aus Flash-Zellen 640 umfasst ferner einen oder mehrere Sektoren (beispielsweise 512 Zeilen und 64 Spalten) aus Speicherzellen, die mit einer äquivalenten Anzahl von Wortleitungen und Bitleitungen verknüpft sind.
  • Die Schaltung zum Auslesen der Flash-Zellen der Schaltung 600 mit virtueller Masse enthält eine Vorladungs- und Halteschaltung 660, die lediglich die ausgewählten Bitleitungen eines oder mehrerer Sektoren des Arrays mit einer Vorladungsspannung VSS (z. B. ungefähr 0 Volt oder Masse) 680 vorlädt, die im Wesentlichen die gleiche Spannung ist, wie sie durch die Schaltung mit virtueller Masse 690 angelegt wird. Die Kaskode-Vorverstärkerschaltung 670 liefert eine positive Spannung VD (beispielsweise ungefähr 1,2 Volt) 645, die aus Vcc 615 erzeugt wird, über die Drainspaltendecodierschaltung 650 zu einer Bitleitung an der Drainseite der ausgewählten Flash-Zelle innerhalb des Arrays 640. Die Sourceseite der ausgewählten Zelle wird über eine benachbarte Source-seitige Bitleitung über die selektive Sourcespaltendecodierschaltung 652 an Masse 680 mittels der Schalterschaltung 690 für die virtuelle Masse verbunden, um einen Kernzellenfühlerstrom ICORE 675 zu erzeugen. Die Source-seitige Fühlerschaltung 695 fühlt bzw. detektiert den Flash-Zellenstrom, um eine zugeordnete Kernzellenfühlerindikation 679 des richtigen Flash-Zellenlogikzustandes zu erzeugen.
  • 10 ist eine vereinfachte schematische Ansicht 700 der beispielhaften Source-seitigen Fühlerschaltung (beispielsweise 695 aus 9) gemäß einem Aspekt der vorliegenden Erfindung. Die Source-seitige Fühlerschaltung 700 detektiert den Flash-Zellenstrom und wandelt diesen Kernzellenfühlerstrom ICORE 710 in eine Kernzellenfühlerspannung VCORE 750 durch die Verwendung eines Strom/Spannungs-Wandlers 730 um. Ein weiterer Strom/Spannungs-Wandler 740 in der Source-seitigen Fühlerschaltung 700 erzeugt ferner einen Referenzstrom IREF 720 und wandelt diesen in eine Referenzspannung VREF 760 um, die mit VCORE 750 in dem Fühlerverstärker 770 verglichen wird. Die beiden Strom/Spannungs-Wandler 730 und 740 können zusammen in einer Kaskode-Vorverstärkerschaltung 705 in der Source-seitigen Fühlerschaltung 700 kombiniert sein.
  • Während des Lesens wird diese Fühlerspannung VCORE 750, die mit dem Flash-Zellenfühlerstrom ICORE 710 verknüpft ist, mit der Referenzspannung VREF 760 in dem Fühlerverstärker 770 verglichen, um eine Kernzellenindikation 780 des korrekten Flashzellenlogikzustandes zu erzeugen.
  • Um die Funktionsweise der vorliegenden Erfindung besser zu analysieren, wird 11 präsentiert, die eine vereinfachte schematische Darstellung eines Arraysegments 800 mit virtueller Masse mit einer zweiten Zelle 866 und einer benachbarten Zelle 856 einer Bitleitungsvorladungs- und Halteschaltung 855, einer Source-seitigen Fühlerschaltung 890, einem Kaskode-Vorverstärker 875, einer Auswahlschaltung 865 für die virtuelle Masse und einer Masse 869 gemäß einem Aspekt der Erfindung ist. Beispielhafte Bitleitungselemente BLi 850 bis BLi 880 können durch Drain- oder Source-Spaltendecodierschaltungen (nicht gezeigt) zusammen mit einem beispielhaften Wortleitungselemente WLn 810 ausgewählt werden, um eine oder mehrere Speicherzellen 846, 856, 866, 876 auszuwählen.
  • In der Schaltung 800 wird erfindungsgemäß eine Speicherzelle 866, die zu detektieren ist, zunächst durch das Auswählen zweier Bitleitungen ausgewählt, die die Drain- und Sourceanschlüsse der Zelle begrenzen, und durch Auswählen einer Wortleitung, die mit dem Gateanschluss der Zelle verbunden ist. Insbesondere wird die Zelle 866 durch eine Source-Bit-Leitung BL2 860 und eine Drain-Bit-Leitung BL3 870 und eine Wortleitung WLn 810, die mit dem Gateanschluss verbunden ist, ausgewählt. Die benachbarte Bitspeicherzelle 856, die benachbart zu der Sourcanschlussseite (Sourceseite) der detektierten Zelle 866 liegt, besitzt ebenso eine Source-seitige Bitleitung BL1 850, die ebenso zusammen mit der Source-seitigen Bitleitung BL2 860 zur Aufladung auf die im Wesentlichen gleiche Vorladungsspannung VSS (beispielsweise 0 Volt oder Masse) ausgewählt wird, indem selektiv diese Spannung an die Bitleitungen 850 und 860 angelegt wird.
  • Die Kaskode-Verstärkerschaltung 875 erhält die angelegte Versorgungsspannung VCC (z. B. ungefähr 2,6 bis 3,6 Volt) und wandelt diese Spannung in eine analoge Entsprechung von VCC um, die den Bitleitungen 870 als VD (beispielsweise ungefähr 1,2 Volt) gemäß einem beispielhaften Aspekt der vorliegenden Erfindung zugeleitet wird.
  • Der ausgewählten Zelle 866 wird eine virtuelle Masse durch die Auswahlschaltung 865 für die virtuelle Masse und ein Massepotential 869 angelegt. Spaltenauswahl-CS-Transistoren 852, 862 und 872 und Auswahlleitungs-SEL-Transistoren 853, 863 und 873 werden verwendet, um die gewünschten Drain-seitigen und Source-seitigen Bitleitungen für die entsprechenden Speicherzellen auszuwählen. Der Byte-Auswahl-Vorladungs-BSP-Transistor 851 bestimmt den Einsatz der Vorladungs- und Halteschaltung 855, während der Byte-Auswahl-Drain-BSD-Transistor 871 den Einsatz des Kaskode-Vorverstärkers 875 bestimmt, und der Bit-Auswahlmasse-BSD-Transistors 861 ist ein Teil der Auswahlschaltung für die virtuelle Masse für die Sourceseite der zu detektierenden Zelle.
  • Nachdem die Drain-seitigen und Source-seitigen Bitleitungen mit virtueller Masse für die zu detektierende Zelle 866 ausgewählt sind, wird die Source-seitige Bitleitung der benachbarten Bitzelle und die Wortleitung der detektierten Zelle ausgewählt. Ferner wird die Vorladungs- und Halteschaltung 855 mit BSP 851, die Kaskode-Verstärkerschaltung 875 mit BSD 871 ausgewählt, und die Schaltung 865 für die virtuelle Masse bestimmt die Masse 869 und die Fühlerspannung VD wird an die Bitleitung 870 angelegt. In der obigen Weise werden nur selektiv Bitleitungen vorgeladen (die mit dem Source der zu detektierenden ausgewählten Zelle 866 verbundene Bitleitung und die mit dem Source der benachbarten Zelle 856 verbundene Bitleitung).
  • Durch den Kaskode-Vorverstärker, der die Fühlerspannung VD an die Drain-seitige Bitleitung 870 anlegt, wird ein Strompfad ICORE durch die detektierte Zelle 866 zu der Sourceseitigen Bitleitung 860 und zur Masse 869 erzeugt. Dieser Speicherzellenfühlerstrom ICORE wird von der Source-seitigen Fühlerschaltung 890 erfasst und in eine Fühlerspannung VCORE umgewandelt, die für eine Speicherzellenfühlerindikation in dem Fühlerverstärker verwendet wird (siehe 770 aus 10).
  • Zusätzlich zu dem gewünschten Strompfad ICORE, der von der Source-seitigen Fühlerschaltung 890 erfasst wird, kann ein weiterer Strompfad ILEAKAGE auf Grund gemeinsamer Ladung in der Architektur 800 mit virtueller Masse vorhanden sein, der von der Source-seitigen Bitleitung 850 zu entsprechenden Speicherzellen fließt (beispielsweise die Zelle 846), die mit der ausgewählten Wortleitung 810 auf der Sourceseite der Speicherzelle des benachbarten Bits 856 verbunden sind, wie dies dargestellt ist. Da alle Zellen in Richtung der Sourceseite der Speicherzelle des benachbarten Bits 856 keine an ihre Bitleitungen angelegte Spannung aufweisen und potentialfrei sind, können die Spannungsabfälle über diesen Zellen Leckstromwege zu jenen Zellen bilden. Die vorliegende Erfindung eliminiert einen Leck strom durch die benachbarten Zellen jedoch, indem die im Wesentlichen gleiche Spannung VSS an die Source-seitige Bitleitung der benachbarten Zelle und der detektierten Zelle angelegt wird.
  • Durch Anlegen nahezu der gleichen Spannung VSS (ungefähr 0 Volt oder Masse) sowohl an die Source-seitige Bitleitung 860 der detektierten Zelle 866 und die Source-seitige Bitleitung 850 der benachbarten Zelle 856 und durch Halten oder Beibehalten dieser gleichen Spannung der detektierten Zelle und der benachbarten Zelle zeigen die Leckströme, die von der Speicherzelle des benachbarten Bits 856 zu einer anderen Source-seitigen Zelle entlang der Wortleitung fließen können, keine Leckstromauswirkungen auf den Fühlerstrom der Kernzelle ICORE Anders ausgedrückt, wenn ein Leckstrom der benachbarten Zelle auftritt, erzeugt das Verfahren der vorliegenden Erfindung eine "beliebig"-Bedingung, die sich auf den Zellenfühlerstrom bezieht.
  • Im Gegensatz dazu fließt in konventionellen Detektionsschemata, in denen die Vorladungsspannung anfänglich an alle Bitleitungen angelegt und dann von den Bitleitungen der Sourceseite des benachbarten Bits entkoppelt wird, der ungewünschte Strom durch Ladungsteilung ILEAKAGE von dem Kaskode-Vorverstärker 875 über die Source-seitige Bitleitung 860 zu der Speicherzelle des benachbarten Bits 856 und zu allen anderen Zellen, die mit der ausgewählten Wortleitung 810 und der Sourceseite der detektierten Zelle 866 verknüpft sind. Daher wäre der Gesamtfühlerstrom, der von dem Kaskoden-Vorverstärker 875 in einer konventionellen Anordnung ausgeht, ITOTAL = ICORE + ILEAKAGE und kann eine Lesefühlerindikation des Logikzustands der Speicherzelle hervorrufen, die nicht korrekt ist oder die eine erhöhte Signaltoleranz zeigt.
  • Von einer anderen Warte aus gesehen, gibt es gemäß einem beispielhaften Aspekt der vorliegenden Erfindung, wenn nahezu die gleiche Spannung an beide Seiten der Speicherzelle des benachbarten Bits angelegt wird, keinen Spannungsabfall über dem benachbarten Bit und daher kann es auch keinen Stromfluss durch die benachbarten Zelle geben, der den Fühlerstrom beeinflussen könnte.
  • Ein weiteres bemerkenswertes Merkmal der vorliegenden Erfindung betrifft die selektive Soucespaltendecodierschaltung (652 aus 9), die ausgebildet ist, eine spezielle Sourceseitige Bitleitung der detektierten Zelle auszuwählen und diese an die Source-seitige Füh lerschaltung (695 aus 9, 700 aus 10 oder 890 aus 11) und die Auswahlschaltung für die virtuelle Masse (690 aus 9, oder 865 aus 11) anzukoppeln und um die Bitleitung der Source-seitigen Speicherzelle des benachbarten Bits auszuwählen und diese mit der Ladungs- und Halteschaltung (660 aus 9 oder 855 aus 10) während eines Lesemodusvorgangs zu verbinden.
  • In einem weiteren Aspekt der Erfindung ist die Drainspaltendecodierschaltung (650 aus 9) ausgebildet, eine spezielle Drain-seitige Bitleitung der detektierten Zelle auszuwählen und diese mit der Kaskode-Vorverstärkerschaltung (670 aus 9 oder 875 aus 11) zu verbinden. Somit ist für eine ausgewählte zu lesende Speicherzelle mit einem Sourceanschluss, der mit einer Bitleitung BLX verknüpft ist, die selektive Sourcespaltendecodierschaltung 652 so betreibbar, um Bitleitungen BLX und BLX – 1 für das Anlegen einer Sourceseitigen Spannung (beispielsweise 0 Volt oder Masse) auszuwählen. Ferner ist für die ausgewählte Speicherzelle (deren Sourceanschluss mit der Bitleitung BLX verknüpft ist) die Drairnspaltendecodierschaltung 650 so ausgebildet, um die Bitleitung BLX + 1 für das Anlegen einer Drain-seitigen VD Zellenfühlerspannung (beispielsweise ungefähr 1,2 Volt) auszuwählen.
  • Es ist somit gezeigt, dass das Schema der vorliegenden Erfindung in EPROM-Speicheranwendungen mit virtueller Masse für Speicheroperationen (z. B. Programmieren, Löschen) anwendbar ist, um eine Indikation des Flash-Speicherzellenlogikzustandes zu detektieren, im Wesentlichen unabhängig von Leckströmen zu benachbarten Zellen auf Grund einer gemeinsamen Ladung zu detektieren.
  • Man erkennt, dass die Auswirkungen der Leckströme auf Grund der gemeinsamen Ladungen aus dem Zellenfühlerstrom eliminiert sind, wodurch Speicherzellenauslesevorgänge bewirkt werden, die mit verbesserten Lesesignaltoleranzen genauer sind.
  • Somit bewahrt das Detektionsschema der vorliegenden Erfindung eine Ladung auf den ausgewählten Bitleitungen bei einer stabilen Spannung unmittelbar vor dem Erfassen des Zellenstroms im Gegensatz zu dem Versuch, die Zelle während eines dynamischen Entladens abzutasten, wodurch der Lesefühlerstrom während des gesamten Detektionsvorganges stabil bleiben kann, so dass der Zeitablauf des Detektionsvorganges unwesentlich ist. Beide Vorteile ergeben ein Detektionsschema, das eine stabilere Ausgangsindikation er zeugt, ohne Schwankungen auf Grund von durch gemeinsame Ladungen hervorgerufenen Leckströmen oder auf Grund des Lesedetektionszeitablaufs. Diese Merkmale führen zu einer Vereinfachung bei Anforderungen im Hinblick auf Leckströme beim Herstellen und/oder sind vorteilhaft bei höheren Speicherzellenleckströmen und insbesondere in Mehrfachbitspeicherbauteilen, in denen höhere Signaltoleranzen erforderlich sind, um zwischen den Schwellwertverteilungsgebieten, die das VT jedes Bits definieren, zu unterscheiden.
  • Ferner kann man erkennen, dass in der vorliegenden Erfindung weniger Bitleitungen in dem Array für eine gegebene zu detektierende Speicherzelle vorzuladen sind, im Gegensatz zur Vorladung aller Bitleitungen eines Sektors oder aller Bitleitungen eines gesamten Arrays bei konventionellen Detektionsschemata.
  • Das vorhergehende Beispiel wurde in Zusammenhang mit einer traditionellen Einzelbit-Schichtgate-Flash-Speicherzelle erläutert. Alternativ können die Speicherzellen in einer Speichereinrichtung gemäß der vorliegenden Erfindung Flash-Speicherzellenarchitekturen mit mehreren Bits nach Bedarf umfassen und derartige Alternativen werden als im Bereich der vorliegenden Erfindung liegend betrachtet.
  • In einem weiteren Aspekt der vorliegenden Erfindung wird ein Verfahren bereitgestellt, um den logischen Zustand einer Flash-Speicherzelle mit virtueller Masse (Source-seitiges Detektieren mittels Vorladung des benachbarten Bits) in einem Lesevorgang in einer Speichereinrichtung anzuzeigen, das im Zusammenhang mit den hierin dargestellten und beschriebenen Speichereinrichtungen sowie mit anderen Speichereinrichtungen verwendet werden kann. In 12 ist ein beispielhaftes Verfahren 900 zum Detektieren des Zustands einer Flash-EPROM-Speicherzelle mit virtueller Masse gemäß einem Aspekt der vorliegenden Erfindung dargestellt. Während das beispielhafte Verfahren 900 hierin als eine Reihe von Vorgängen oder Ereignisse dargestellt und beschrieben ist, sollte klar sein, dass die vorliegende Erfindung nicht durch die dargestellte Reihenfolge derartiger Operationen oder Ereignisse beschränkt ist, da gewisse Schritte in unterschiedlichen Reihenfolgen und/oder gleichzeitig mit anderen Schritten erfindungsgemäß auftreten können, anders als dies hierin gezeigt und beschrieben ist. Ferner sind unter Umständen nicht alle dargestellten Schritte erforderlich, um das erfindungsgemäße Verfahren auszuführen. Ferner ist zu beachten, dass das Verfahren 900 im Zusammenhang mit den Vorrichtungen und Systemen einge richtet werden kann, wie sie hierin beschrieben und gezeigt sind, sowie in Verbindung mit anderen Systemen, die nicht gezeigt sind.
  • Das Verfahren 900 umfasst das Auswählen einer Wortleitung und Bitleitungen, die mit einer auszulesenden Speicherzelle verknüpft sind, und einer Bitleitung einer Speicherzelle eines benachbarten Bits. Das Verfahren 900 umfasst ferner das Anlegen und Halten einer Spannung an die Soure-Bitleitung der benachbarten Zelle, die im Wesentlichen gleich einer Vorladungsspannung ist, die an die Source-Bitleitung der zu detektierenden Zelle angelegt wird, und umfasst ferner das Erzeugen eines Kernzellenlesefühlerstroms und einer zugehörigen Lesefühlerspannung. Das Verfahren 900 umfasst ferner das Erzeugen eines Referenzzellenstroms und einer zugehörigen Referenzzellenspannung und das Bestimmen des ausgewählten Kernzelllogikzustands aus einem Vergleich der Lesefühlerspannung und der Referenzspannung, wodurch Leckstromvariationen auf Grund der gemeinsamen Ladung eliminiert werden, die ansonsten sich bei der Darstellung des Speicherlesefühlvorgangs zeigen würden. Das Source-seitige Detektionsschema mit virtueller Masse mit Vorladung des benachbarten Bits beginnt im Schritt 910. Bei 920 werden lediglich die Source-seitigen Bitleitungen der zu detektierenden Zelle und die Bitleitung der Speicherzelle des benachbarten Bits mittels der selektiven Sourcespaltendecodierschaltung (z. B. BLX für die ausgewählte Zelle und BLX – 1 für die benachbarte Zelle) ausgewählt, und eine Vorladungsspannung VSS (ungefähr 0 Volt oder Masse), die im Wesentlichen die gleiche ist wie die Vorladungsspannung, die an die Bitleitung der zu detektierenden Zelle angelegt wird, wird angelegt und an den Source-seitigen Bitleitungen gehalten. Bei 930 wird die Drain-Bitleitung der zu detektierenden Zelle (z. B. BLX + 1 für die Zelle, deren Source mit BLX verbunden ist) durch die Drainspaltendecodierauswahlschaltung ausgewählt, und die Kaskode-Vorverstärkerschaltung erzeugt eine Fühlerspannung VD (z. B. 1,2 Volt) an der Drain-Bitleitung der zu detektierenden Zelle. Die mit dem Gate der detektierten Zelle verbundene Wortleitung wird ausgewählt und es wird eine Wortleitungsspannung bei 940 angelegt. Bei 950 wird der Fühlerstrom ICORE der ausgewählten Speicherkernzelle erfasst und in eine Fühlerspannung VCORE (beispielsweise 710 und 750 aus 10) durch die Source-seitige Fühlerschaltung umgewandelt, die auch einen Referenzstrom IREF erzeugt und diesen in eine Referenzspannung VREF umwandelt (z. B. 720 und 760 aus 10). Danach wird der Kernzellenlogikzustand erfasst und als ein Ausgangssignal eines Fühlerverstärkers (770 aus 10) aus einem Vergleich der gelesenen Fühlerspannung VCORE und der Referenzspannung VREF im Schritt 960 angezeigt. Das Ausgangssignal des Fühlerverstärkers führt zu einem programmierten Logikzustand im Schritt 970, wenn der Zellenstrom nicht größer als der Referenzzellenstrom ist, oder zu einem gelöschten oder unprogrammierten Logikzustand im Schritt 980, wenn der Zellenstrom größer als der Referenzzellenstrom ist. In jedem Falle endet das Source-seitige Erfassungsschema mit der Vorladung des benachbarten Bits danach bei 990 und das Verfahren 900 kann für nachfolgende Lösch- oder Programmiererfassungsvorgänge der Speichereinrichtung wiederholt werden.
  • Das Verfahren 900 liefert daher ein zuverlässiges, genaues Auslesen bei der Detektion einer Speicherzelle mit geringem Leckstrom in einer selektiven Bitleitungs-, Vorladungs- und Halteschaltung und Fühlerschaltung, die eine Spannung anlegt und beibehält, die nahezu gleich der Vorladungsspannung der detektierten Zelle ist, wobei diese Spannung benutzt wird, um durch gemeinsame Ladungen hervorgerufene Stromschwankungen zu verhindern, die ansonsten sich in der Anzeige des Speicherlesedetektionsvorgangs widerspiegeln würden. Das Source-seitige Detektierschema mit Vorladung des benachbarten Bits ist somit im Wesentlichen unabhängig von den durch gemeinsame Ladungen hervorgerufenen Leckstromschwankungen und kann für Lösch- oder Programmierdetektiervorgänge von Flash-EPROM-Speicherarrays mit virtueller Masse benutzt werden. Es können andere Ausführungsformen des Verfahrens gemäß der vorliegenden Erfindung bereitgestellt werden, wobei ein Zellendetektionsschema verwendet wird, um die Auswirkungen von Zellenströmen oder Bitleitungsleckströmen zu verhindern.
  • Obwohl die Erfindung in Bezug zu einer oder mehreren Implementierungen gezeigt und beschrieben ist, werden äquivalente Änderungen und Modifizierungen für den Fachmann beim Lesen und Verstehen dieser Beschreibung und der angefügten Zeichnungen offenkundig. Insbesondere in Hinblick auf die diversen Funktionen, die von den zuvor beschriebenen Komponenten (Anordnungen, Einrichtungen, Schaltungen, etc.) ausgeführt werden, sollen die Begriffe (einschließlich einer Bezugnahme auf ein "Mittel"), die hierin zur Beschreibung der Artikelkomponenten verwendet sind, einer beliebigen Komponente entsprechen, sofern dies nicht anderweitig ausgedrückt ist, die die spezifizierte Funktion der beschriebenen Komponente (d. h. funktionell äquivalent ist) ausführt, obwohl diese strukturell nicht zu der offenbarten Struktur äquivalent sein muss, die die Funktion in den hierin anschaulichen beispielhaften Implementierungen der Erfindung ausführt. Obwohl ferner ein spezielles Merkmal der Erfindung in Bezug auf lediglich eine von mehreren Implementierungen offenbart sein kann, kann ein derartiges Merkmal mit einem oder mehreren anderen Merkmalen in anderen Implementierungen nach Bedarf und mit Nutzen für eine gegebene oder spezielle Anwendung kombiniert werden. Wenn ferner der Begriff "beinhaltet" in der detaillierten Beschreibung sowie in den Ansprüchen verwendet ist, ist dieser Begriff als einschließlich in ähnlicher Weise zu verstehen, wie der Begriff "umfassend" bzw. "mit".
  • INDUSTRIELLE ANWENDBARKEIT
  • Die Vorrichtung und das zugehörige Verfahren können auf dem Gebiet der Flash-Speicher-Einrichtungen, etwa Flash-Architekturen mit virtueller Masse, verwendet werden, um die Auswirkungen von durch gemeinsame Ladungen hervorgerufenen Leckströmen zu benachbarten Bits und Verluste bei den Übergangsfühlerströmen während Speicherzellenstromlesevorgängen zu verhindern.
  • Zusammenfassung
  • Ein System wird offenbart, um eine Indikation des Logikzustands einer Flash-Speicherzelle für Vorgänge in dem Flash-Speicher virtueller Masse zu erzeugen. Das System eine Bitleitungsvorladungs- und Halteschaltung , die ausgebildet ist, eine Sourceanschlussspannung beispielsweise ungefähr 0 Volt, Masse) an eine Bitleitung mit dem Sourceanschluss der zu der zu detektierenden Zelle (benachbarten Zelle während eines Lesevorgangs anzulegen und zu halten, wobei die angelegte Sourceanschlussspannung im Wesentlichen gleich der virtuellen Massespannung der Bitleitung ist, die an die Sourceanschlussbitleitung der ausgewählten, zu detektierenden Speicherzelle angelegt ist. Das System umfasst ferner eine Drainbitleitungsschaltung die ausgebildet ist, eine Drainanschlussspannung für einen Drainanschluss einer ausgewählten, zu detektierenden Speicherzelle zu erzeugen. Das System umfasst weiterhin eine selektive Bitleitungsdecodierschaltung ausgebildet ist, die Bitleitungen einer zu detektierenden Speicherzelle und die Bitleitung einer benachbarten Zelle (auszuwählen, und eine Kernzellenfühlerschaltung die ausgebildet ist, einen Kernzellenfühlerstrom an einer mit einem Sourceanschluss der ausgewählten, zu detektierenden Speicherzelle erknüpften Bitleitung während Speicherlesevorgänge zu erfassen, und um eine Indikation des Flash-Speicherzellenlogikzustandes zu erzeugen, der im Wesentlichen unabhängig von einem durch gemeinsame Ladungen verursachten Leckstrom zu einer benachbarten Zelle ist.

Claims (10)

  1. System (600, 800) zum Erzeugen einer Indikation eines Logikzustandes einer Flash-Speicherzelle für eine Flash-Speicherarchitektur mit virtueller Masse, mit: einem Flash-Speicher-Array (640) mit virtueller Masse, das Spalten aus Bitleitungen zugeordneten Zellen und Zeilen mit Zellen des Arrays, die Wortleitungen zugeordnet sind, für die Auswahl von Kernzellen des Arrays aufweist, wobei die Drain- und Source-Anschlüsse der einer gegebenen Wortleitung zugeordneten Zellen in Reihe zwischen entsprechenden Bitleitungen angeschlossen sind, und wobei die Gates der Zellen mit entsprechenden Wortleitungen verbunden sind; einer Drain-Bitleitungsschaltung (650), die ausgebildet ist, ein Drainanschlusspotential für einen Drainanschluss einer ausgewählten, zu detektierenden Speicherzelle zu erzeugen; einer Kernzellenfühlerschaltung (695), die ausgebildet ist, einen Kernzellenstrom (675) an einer Bitleitung, die einem Sourceanschluss einer ausgewählten, zu detektierenden Speicherzelle zugeordnet ist, zu erfassen und eine Indikation (679) des Flash-Speicherzellenlogikzustandes zu erzeugen; einer Bitleitungsvorladungs- und Halteschaltung (660), die ausgebildet ist, ein Sourceanschlusspotential an einer mit einem Sourceanschluss einer Zelle, die benachbart zu der ausgewählten, zu detektierenden Speicherzelle angeordnet ist, während eines Lesevorganges anzulegen und beizubehalten, wobei das angelegte Sourceanschlusspotential im Wesentlichen gleich der Bitleitungsspannung ist, die der Sourceanschlussbitleitung der ausgewählten, zu detektierenden Speicherzelle zugeleitet ist; und einer selektiven Bitleitungsdecodierschaltung (652, 660, 690, 695), die ausgebildet ist, die Bitleitungen der ausgewählten, zu detektierenden Speicherzelle und die Bitleitung der benachbarten Zelle während Speicherlesevorgänge auszuwählen, wobei das Anlegen einer Spannung an die Bitleitung der zu der zu detektierenden Zelle benachbarten Zelle einen durch gemeinsame Ladungen hervorgerufenen Leckstrom, der typischerweise zu der benachbarten Speicherzelle abfließt, verhindert.
  2. Das System (600, 800) nach Anspruch 1, wobei die selektive Bitleitungsdecodierschaltung (652, 660, 690, 695) eine selektive Sourcespaltendecodierschaltung (652) aufweist, die ausgebildet ist, die Sourceanschlussbuitleitung der ausgewählten, zu detektierenden Speicherzelle und eine Sourcebitleitung der benachbarten Zelle während eines Speicherlesevorganges auszuwählen, um im Wesentlichen die gleiche Spannung anzulegen, um damit im Wesentlichen die benachbarte Zelle kurzzuschließen und im Wesentlichen einen damit verknüpften Leckstrom zu vermeiden.
  3. Das System (600, 800) nach Anspruch 1, wobei die Kernzellenfühlerschaltung (695) umfasst: eine Kaskode-Vorverstärkerschaltung (670), die ausgebildet ist, einen Kernzellenfühlerstrom (675), der der zu detektierenden Speicherzelle zugeordnet ist, zu erfassen, einen Kernzellenfühlerausgangsspannungswert (710), der mit dem Kernzellenfühlerstrom (675) verknüpft ist, zu erzeugen, einen Referenzzellenstrom, der mit der Referenzzelle verknüpft ist, zu erzeugen, und einen Referenzausgangsspannungswert (720), der mit dem Referenzzellenstrom verknüpft ist, zu erzeugen; und einen Fühlerverstärker (700), der eine Indikation (679, 780) des Flashspeicherzellenlogikzustandes aus einem Vergleich (770) des Kernzellenfühlerausgangsspannungswerts und der Referenzspannungsausgangssignale (760) der Kaskode-Vorverstärkerschaltung (670) erzeugt.
  4. Das System (600, 800) nach Anspruch 1, wobei die selektive Bitleitungsdecodierschaltung eine selektive Drainspaltendecodierschaltung (652) umfasst, die ausgebildet ist, die Drainbitleitung (870) der ausgewählten Speicherzelle (866) zum Anlegen eines Drainanschlusspotentials während eines Speicherlesevorgangs auszuwählen.
  5. Das System (600, 800) nach Anspruch 4, wobei das Drainanschlusspotential eine Speicherzellenfühlerspannung von ungefähr 1,2 Volt umfasst.
  6. Das System (600, 800) nach Anspruch 1, wobei die selektive Bitleitungsdecodierschaltung eine selektive Sourcespaltendecodierschaltung (652) umfasst, die ausgebildet ist, die Sourcebitleitung (860) der ausgewählten Speicherzelle (860) zum Anlegen eines Sourceanschlusspotentials während eines Speicherlesevorgangs auszuwählen.
  7. Das System (600, 800) nach Anspruch 6, wobei das Sourceanschlusspotential ein Schaltungsmassenpotential umfasst.
  8. Verfahren (900) zum Ausführen eines Speicherzellenstromlesevorganges in einer Flash-Speichereinrichtung mit virtueller Masse, wobei das Verfahren die Schritte umfasst: Auswählen von Bitleitungen (860, 870), die eine zu detektierende Zelle begrenzen (866); Auswählen einer Bitleitung (850), die einem Sourceanschluss (857) einer Zelle benachbart (856) zu der zu detektierenden Zelle (866) zugeordnet ist; Anlegen einer Sourceanschlussspannung an die ausgewählte Bitleitung (857), die mit einem Sourceanschluss der zu detektierenden (866) Zelle verbunden ist; Anlegen einer Zellenfühlerspannung an die ausgewählte Bitleitung (870), die mit einem Drainanschluss (868) der zu detektierenden Zelle (866) verbunden ist; Auswählen einer Wortleitung (635, 810), die mit einem Gate der zu detektierenden Zelle (866) verbunden ist, und Anlegen einer Lesespannung daran; Anlegen und Halten einer Vorladungsspannung an die ausgewählte benachbarte Zellenbitleitung (850), wobei die Vorladungsspannung im Wesentlichen die gleiche Spannung wie die Sourcanschlussspannung ist, die an die Sourcebitleitung (860) der zu detektierenden Zelle (866) angelegt wird, wodurch die benachbarte Zelle (856) im Wesentlichen während eines Lesevorgangs der zu detektierenden Zelle kurzgeschlossen wird; und Erfassen einer Kernzellenlogikzustandsindikation aus dem Kernzellenfühlerstrom (675) auf einer Sourceseite der zu detektierenden Zelle (866).
  9. Das Verfahren (900) nach Anspruch 8, wobei Erfassen eines Kernzellenlogikzustandes umfasst: Erfassen eines Kernzellenfühlerstromes (710) mit einem Kaskode-Vorverstärker, der einen Kernzellenfühlerstrom (710) in Verbindung mit der Speicherzelle erzeugt und einen Ausgangsspannungswert (750) erzeugt, der mit dem Kernzellenfühlerstrom (710) verknüpft ist, und eine Referenzzellenausgangsspannung (760) erzeugt, die mit einem Referenzzellenstrom (720) verknüpft ist; und Erzeugen einer Indikation (760) des Flash-Speicherzellenlogikzustandes mit einem Fühlerverstärker (770), der ausgebildet ist, die Spannungsausgangssignale des Kaskode-Vorverstärkers zu empfangen, wobei die Bitleitungsspannung der benachbarten Zelle, die im Wesentlichen gleich der Vorladungsspannung ist, die an die mit dem Sourceanschluss der Speicherzelle verknüpften Bitleitung angelegt ist, bewirkt, dass die Kaskode-Vorverstärkerausgangsspannungen und die Fühlerverstärkerindikation im Wesentlichen unabhängig von durch gemeinsame Ladungen hervorgerufenen Leckströmen zu benachbarten Zellen sind.
  10. Das Verfahren (900) nach Anspruch 8, das ferner das Halten nicht ausgewählter Bitleitungen (880) entlang der Wortleitung (810), die mit der zu detektierenden Zelle (866) verknüpft sind, in einem potentialfreien Zustand oder in einem Zustand mit hoher Impedanz umfasst.
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