DE10339890A1 - Packaged semiconductor component with ball grid array connections below, has second connection surface on top to permit connection for automatic testing. - Google Patents

Packaged semiconductor component with ball grid array connections below, has second connection surface on top to permit connection for automatic testing. Download PDF

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Sören Neugebauer
Martin Schober
Josef Schuster
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Infineon Technologies AG
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Abstract

A second connection surface (5) is located above the uppermost surface of the packaged semiconductor (1), which faces away from the circuit board (2). The surface (5) is separated from the semiconductor by insulant (6, 7). The surface (5) has electrical connections with the first connection- (ball grid array-) surface (3) below.

Description

Die vorliegende Erfindung betrifft ein Halbleiterbauelement mit wenigstens einem Halbleiterkörper und mit einer Trägerplatine nach dem Oberbegriff des Patentanspruchs 1.The The present invention relates to a semiconductor device having at least a semiconductor body and with a carrier board according to the preamble of claim 1.

Typische Vertreter für gattungsgemäße Halbleiterbauelemente sind sog. Ball Grid Array Bauelemente (BGA). Halbleiterbauelemente dieser Art weisen nicht mehr seitlich angeordnete Anschlüsse auf, die einer elektrischen Verbindung des innerhalb des Halbleiterbauelements befindlichen Chips mit Anschlusskontakten einer Platine, auf denen die Halbleiterbauelemente zu befestigen sind, sondern sie weisen beispielsweise unterhalb des Halbleiterchips eine Trägerplatine mit elektrischen Anschlussflächen auf. Die elektrischen Anschlussflächen sind elektrisch mit dem Halbleiterchip verbunden. Auf den elektrischen Anschlussflächen ist z. B. bei Halbleiterbauelementen vom BGA-Typ lötbares, kugelförmiges Material, z. B. aus Lötzinn, angebracht. Mit Hilfe dieses Materials, das als Lötanschluss wirkt, lassen sich die gattungsgemäßen Halbleiterbauelemente mit Leiterplatten zu Modulen verlöten. Das Verlöten erfolgt also unterhalb der Grundfläche des Halbleiterbauelements im Gegensatz zu solchen, bei denen die Anschlusspins seitlich aus dem Gehäuse des Halbleiterbauelements austreten: Hier erfolgt das Verlöten seitlich zur Grundfläche des Gehäuses, von oben betrachtet. Halbleiterbauelemente nach dem Grid Array Prinzip weisen also gegenüber Halbleiterbauelementen mit seitlichen Anschlusspins den Vorteil auf, auf einer Leiterplatte weniger Grundfläche zu benötigen, so dass eine solche Leiterplatte dichter mit Bauelementen bepackt werden kann. Dieser Vorteil hat allerdings auch den Nachteil, dass sich die gattungsgemäßen Halbleiterbauelemente nach ihrer Montage auf einer Leiterplatte nicht mehr elektrisch testen lassen, da weder ihre Anschlussflächen noch ihre Lötanschlüsse weiterhin zugänglich sind. Bei mit seitlich austretenden Anschlüssen hingegen sind diese unabhängig von einer Montage auf einer Leiterplatte für Prüfspitzen und Ähnliches zugänglich.typical Representative for generic semiconductor devices are so-called ball grid array components (BGA). Semiconductor devices of this type no longer have laterally arranged connections, that of an electrical connection of the inside of the semiconductor device located chips with terminals of a board on which the semiconductor devices are to be attached, but they have for example, below the semiconductor chip, a carrier board with electrical connection surfaces on. The electrical connection surfaces are electrically connected to the Semiconductor chip connected. On the electrical pads is z. B. solderable in semiconductor devices of the BGA type, spherical material, z. From solder, appropriate. With the help of this material, as a solder connection acts, let the generic semiconductor devices with Solder printed circuit boards to modules. The soldering takes place below the base of the semiconductor device unlike those where the terminal pins are laterally out the housing emerge from the semiconductor device: Here, the soldering takes place laterally to the base area of the housing, viewed from above. Semiconductor devices according to the grid array principle therefore, they are facing each other Semiconductor devices with lateral connection pins the advantage to require less footprint on a circuit board, leaving such a footprint Printed circuit board can be packed with components denser. This Advantage, however, also has the disadvantage that the generic semiconductor devices no longer electrical after being mounted on a printed circuit board can be tested, since neither their pads nor their Lötanschlüsse continue accessible are. In contrast, with laterally exiting ports, these are independent of a mounting on a circuit board for probes and the like accessible.

Aufgabe der vorliegenden Erfindung ist es deshalb, das gattungsgemässe Halbleiterbauelement so weiterzubilden, dass die im Betrieb des Halbleiterbauelements an den Anschlüssen anliegenden elektrischen Signale und Potentiale unabhängig von einer Montage auf einer Leiterplatte zu Testzwecken zugänglich sind, z. B. für Testspitzen, die Teil eines Testautomatensystems sein können.task Therefore, the present invention is the generic semiconductor device so educate that in the operation of the semiconductor device at the connections applied electrical signals and potentials independent of a mounting on a circuit board for test purposes are accessible, for. For example Test tips that can be part of a test system.

Diese Aufgabe wird bei einem gattungsgemässen Halbleiterbauelement mit den kennzeichnenden Merkmalen des Patentanspruchs 1 gelöst. Vorteilhafte Aus- und Weiterbildungen sind in Unteransprüchen gekennzeichnet.These Task is in a generic semiconductor device with the characterizing features of claim 1. advantageous Training and further education are characterized in subclaims.

Die Erfindung wird nachstehend anhand einer Zeichnung näher erläutert. Dabei zeigen die 1 bis 3 verschiedene Ausführungsformen der Erfindung.The invention is explained below with reference to a drawing. The show 1 to 3 various embodiments of the invention.

Das erfindungsgemässe Halbleiterbauelement nach 1 enthält als zentrales Element einen Halbleiterkörper 1, z. B. den Halbleiterchip einer integrierten Schaltung, und eine kaschierte, strukturierte Trägerplatine 2 (die Kaschierung selbst, die strukturiert ist, ist aus Gründen der Übersichtlichkeit nicht eigenständig mit Bezugszeichen versehen, sondern sie wird zeichnungstechnisch einheitlich mit der Trägerplatine dargestellt; dies gilt auch entsprechend für die noch zu beschreibende weitere Platine 6). Eine untere, strukturierte Kaschierung der Trägerplatine 2, die bereits von gattungsgemäßen Halbleiterbauelementen her bekannt ist, weist erste Anschlussflächen 3 auf, die mittels der Kaschierung beispielsweise über Bonddrähte B1 mit (in der Zeichnung nicht dargestellten) Anschlussflächen des Halbleiterkörpers 1 elektrisch leitend verbunden sind. Mittels an den ersten Anschlussflächen 3 angeordneten Lötanschlüssen 4 lässt sich das Halbleiterbauelement auf eine (nicht dargestellte) Leiterplatte löten.The inventive semiconductor device according to 1 contains as a central element a semiconductor body 1 , z. B. the semiconductor chip of an integrated circuit, and a laminated, structured carrier board 2 (For reasons of clarity, the lamination itself, which is structured, is not provided with reference numbers on its own, but rather is shown in a uniform manner with the carrier board, which also applies correspondingly to the further board to be described 6 ). A lower, structured lamination of the carrier board 2 , which is already known from generic semiconductor devices forth, has first pads 3 on, by means of the lamination, for example via bonding wires B1 with (not shown in the drawing) pads of the semiconductor body 1 are electrically connected. By means of the first connection surfaces 3 arranged solder terminals 4 For example, the semiconductor device can be soldered to a printed circuit board (not shown).

Bei der in 1 dargestellten ersten Ausführungsform des erfindungsgemässen Halbleiterbauelements weist auch die Oberseite der kaschierten, strukturierten, vorteilhafterweise als Redistributionsschicht (= Umverdrahtungsebene) ausgelegten Trägerplatine 2 eine strukturierte Kaschierung auf, die aus Gründen der Übersichtlichkeit ebenfalls nicht als eigenständiges Element dargestellt ist, sondern im Rahmen der Darstellung der Trägerplatine 2. Die Strukturen der oberen Kaschierung sind mit den Strukturen der unteren Kaschierung beispielsweise mittels Durchkontaktierungen 9 elektrisch verbunden. Die Strukturen der oberen Kaschierung sind weiterhin über Bondanschlüsse 8a mit Bonddrähten 8 elektrisch leitend verbunden.At the in 1 illustrated first embodiment of the inventive semiconductor device also has the top of the laminated, structured, advantageously designed as redistribution layer (= rewiring level) support board 2 a structured lamination, which is also not shown for reasons of clarity as an independent element, but in the context of the representation of the carrier board 2 , The structures of the upper lamination are with the structures of the lower lamination, for example by means of plated-through holes 9 electrically connected. The structures of the upper lamination are still via bonding connections 8a with bonding wires 8th electrically connected.

Erfindungsgemäss ist nun oberhalb des Halbleiterkörpers 1 eine weitere kaschierte, strukturierte, vorteilhafterweise als Redistributionsschicht (= Umverdrahtungsebene) ausgelegten Platine 6 mit zweiten Anschlußflächen 5 angeordnet. Auch die weitere kaschierte, strukturierte Platine 6 weist elektrisch leitende Strukturen auf, die einerseits über Bondanschlussflächen 8b mit den Bonddrähten 8 elektrisch leitend verbunden sind und andererseits mit den zweiten Anschlussflächen 5. Somit liegen im Betrieb des erfindungsgemässen Halbleiterbauelements die an den ersten Anschlussflächen 3 anliegenden elektrischen Signale und Potentiale auch an den zweiten Anschlussflächen 5 an.According to the invention, it is now above the semiconductor body 1 another laminated, structured, advantageously as Redistributionsschicht (= rewiring level) designed board 6 with second pads 5 arranged. Also the other laminated, structured board 6 has electrically conductive structures, on the one hand via bonding pads 8b with the bonding wires 8th electrically connected and on the other hand with the second pads 5 , Thus, in the operation of the semiconductor device according to the invention, those are at the first connection surfaces 3 adjacent electrical signals and potentials also at the second pads 5 at.

Wie die bekannten Halbleiterbauelemente weist auch das erfindungsgemässe Halbleiterbauelement eine Umhüllung 7 auf, die insbesondere den Halbleiterkörper 1 umhüllt. Dabei ist nun erfindungsgemäss vorgesehen, dass die zweiten Anschlussflächen 5 zumindest an ihrer oberen Hauptfläche frei sind von der Umhüllung 7, so dass sie, beispielsweise für Testspitzen eines Testautomatensystems, frei zugänglich sind. Damit lassen sich erfindungsgemäße Halbleiterbauelemente auch noch in einem Zustand elektrisch testen, in dem sie bereits auf einer Leiterplatte befestigt sind und in dem sie sich somit in einem Zustand befinden, in dem die ersten Anschlussflächen 3 und auch die Lötanschlüsse 4 für ein Testautomatensystem, rein mechanisch betrachtet, nicht mehr zugänglich sind. Nach erfolgtem Testen können die zweiten Anschlussflächen 5 dann mit einer Schutzschicht oder Ähnlichem überzogen werden, gegebenenfalls mit einer solchen, die sich mit einfachen Mitteln, ohne dabei Schaden am Halbleiterbauelement anzurichten, wieder entfernen lässt oder die wiederverschliessbar ist.Like the known semiconductor components, the semiconductor component according to the invention also has an envelope 7 on, in particular, the semiconductor body 1 envelops. It is now provided according to the invention that the second pads 5 at least at its upper major surface are free of the envelope 7 so that they are freely accessible, for example for test tips of a test machine system. In this way, semiconductor devices according to the invention can also be electrically tested in a state in which they are already mounted on a printed circuit board and in which they are thus in a state in which the first connection surfaces 3 and also the solder connections 4 for a test machine system, viewed purely mechanically, are no longer accessible. After testing, the second pads 5 then coated with a protective layer or the like, optionally with such, which can be removed by simple means, without causing damage to the semiconductor device, again or can be re-closed.

2 zeigt eine zweite vorteilhafte Ausführungsform der vorliegenden Erfindung. Dabei enthält das erfindungsgemässe Halbleiterbauelement zwei übereinander gestapelte Halbleiterkörper 1. Die Halbleiterkörper 1 sind so angeordnet, dass sich ihre Chipanschlussflächen (nicht dargestellt) auf der Oberseite des jeweiligen Halbleiterkörpers 1 befinden (bei den in 1 dargestellten befinden sich diese Chipanschlussflächen, wie beschrieben, auf der Unterseite des Halbleiterkörpers 1, d. h., dieser ist „face down" auf der kaschierten Trägerplatine 2 angeordnet), so dass man hier von einer „face up"-Anordnung der Halbleiterkörper 1 sprechen kann. Die beiden Halbleiterkörper 1 sind oberhalb bzw. auf der kaschierten Trägerplatine 2 angeordnet. Die kaschierte Trägerplatine 2 selbst ist beidseitig kaschiert, wobei die Kaschierung auf beiden Seiten der kaschierten Trägerplatine 2 elektrisch leitende Strukturen aufweist, ebenso wie im ersten Ausführungsbeispiel. Die Strukturen auf der Unterseite der kaschierten Trägerplatine 2 führen einerseits zu den ersten Anschlussflächen 3 mit den zugehörigen Lötanschlüssen 4 und andererseits über Durchkontaktierungen 9 durch die kaschierte Trägerplatine 2 hindurch zu den Strukturen auf der Oberseite der kaschierten Trägerplatine 2. Die Strukturen auf der Oberseite der kaschierten Trägerplatine 2 wiederum führen zu Anschlussflächen 8a für Bonddrahtanschlüsse. 2 shows a second advantageous embodiment of the present invention. In this case, the semiconductor component according to the invention contains two semiconductor bodies stacked one above the other 1 , The semiconductor body 1 are arranged so that their chip pads (not shown) on the top of the respective semiconductor body 1 are located (at the in 1 As illustrated, these chip pads are located on the underside of the semiconductor body 1 That is, this is "face down" on the laminated carrier board 2 arranged), so that one here of a "face up" arrangement of the semiconductor body 1 can speak. The two semiconductor bodies 1 are above or on the laminated carrier board 2 arranged. The laminated carrier board 2 itself is laminated on both sides, with the lamination on both sides of the laminated carrier board 2 having electrically conductive structures, as well as in the first embodiment. The structures on the underside of the laminated carrier board 2 lead on the one hand to the first connection surfaces 3 with the associated solder terminals 4 and on the other hand via vias 9 through the laminated carrier board 2 through to the structures on top of the laminated carrier board 2 , The structures on the top of the laminated carrier board 2 in turn lead to connection surfaces 8a for bonding wire connections.

Oberhalb eines jeden der beiden Halbleiterkörper 1 ist, wie auch bei bislang bereits bekannten gattungsgemässen Halbleiterbauelementen mit mehreren Halbleiterkörpern 1, eine günstigerweise als Redistributionsschicht (= Umverdrahtungsebene) ausgelegte Strukturschicht 2a angeordnet, an deren Rand sich Anschlussflächen 8c für Bonddrahtverbindungen befinden. Diese Anschlussflächen 8c für Bonddrahtverbindungen sind über Leiterbahnstrukturen mit den (wiederum nicht dargestellten) Anschlussflächen der Halbleiterkörper 1 elektrisch leitend verbunden, so dass im Betrieb an ihnen die elektrischen Signale und Potentiale der Halbleiterkörper 1 anliegen. Diese Anschlussflächen 8c für Bonddrahtverbindungen sind weiterhin über Bonddrähte 8d mit den vorgenannten Anschlussflächen 8a für Bonddrahtanschlüsse der kaschierten Trägerplatine 2 elektrisch leitend verbunden. Auf diese Art und Weise bestehen bekanntlich die für den Betrieb des Halbleiterbauelements notwendigen Verbindungen zwischen den Anschlussflächen der Halbleiterkörper 1 und den ersten Anschlussflächen 3, wie es bereits von gattungsgemäßen Halbleiterbauelementen her bekannt ist.Above each of the two semiconductor bodies 1 is, as in previously known generic semiconductor devices with multiple semiconductor bodies 1 , a favorable as redistribution layer (= rewiring level) designed structural layer 2a arranged, at the edge of which pads 8c for bonding wire connections. These connection surfaces 8c for bonding wire connections are via conductor track structures with the (again not shown) pads of the semiconductor body 1 electrically connected, so that in operation on them the electrical signals and potentials of the semiconductor body 1 issue. These connection surfaces 8c for bonding wire connections are still over bonding wires 8d with the aforementioned connection surfaces 8a for bonding wire connections of the laminated carrier board 2 electrically connected. In this way, as is known, the connections between the connection surfaces of the semiconductor bodies necessary for the operation of the semiconductor component exist 1 and the first pads 3 , as it is already known from generic semiconductor devices ago.

Erfindungsgemäß ist nun oberhalb des obersten der Halbleiterkörper 1, entsprechend dem Halbleiterbauelement nach 1, die weitere kaschierte, strukturierte Platine 6 mit den zweiten Anschlussflächen 5 angeordnet. Die Strukturen der weiteren kaschierten, strukturierten Platine 6 verbinden, wiederum elektrisch leitend, die zweiten Anschlussflächen 5 mit den ebenfalls auf der weiteren kaschierten, strukturierten Platine 6 vorhandenen Anschlussflächen 8b für Bonddrahtverbindungen. Diese Anschlussflächen 8b für Bonddrahtverbindungen sind am Rand der weiteren kaschierten, strukturierten Platine 6 angeordnet. Zwischen diesen am Rand angeordneten Anschlussflächen 8b für Bonddrahtverbindungen und den auf der Oberseite der kaschierten Trägerplatine 2 befindlichen Anschlussflächen 8a für Bonddrahtverbindungen ist nun jeweils ein Bonddraht 8 angeordnet, so dass letztendlich im Betrieb an den zweiten Anschlussflächen 5 diejenigen elektrischen Signale und Potentiale anliegen, die auch an den ersten Anschlussflächen 3 anliegen.According to the invention, the semiconductor body is now above the uppermost one 1 , according to the semiconductor device according to 1 , the other laminated, structured board 6 with the second pads 5 arranged. The structures of the further laminated, structured board 6 connect, again electrically conductive, the second pads 5 with the also on the other laminated, structured board 6 existing connection surfaces 8b for bonding wire connections. These connection surfaces 8b for bonding wire connections are at the edge of the other laminated, structured board 6 arranged. Between these bordered pads 8b for bonding wire connections and on the top of the laminated carrier board 2 located connection surfaces 8a for bonding wire connections is now in each case a bonding wire 8th arranged, so that finally in operation at the second connection surfaces 5 those electrical signals and potentials are applied, which also at the first pads 3 issue.

Da auch bei diesem Ausführungsbeispiel die zweiten Anschlussflächen 5 erfindungsgemäss frei zugänglich sind, beispielsweise für Testspitzen, lassen sich auch die erfindungsgemässen Halbleiterbauelenmente nach 2 nach einer Montage auf einer Leiterplatte elektrisch testen.As in this embodiment, the second pads 5 According to the invention are freely accessible, for example, for test tips, can also be the novel semiconductor devices according to 2 test electrically after mounting on a circuit board.

3 zeigt eine weitere vorteilhafte Ausgestaltung der vorliegenden Erfindung. Dabei sind, vereinfacht ausgedrückt, zwei gattungsgemäße Halbleiterbauelemente, wie sie der Anordnung nach 1 zugrunde liegen, übereinander gestapelt. Erfindungsgemäß weist das obere dieser Halbleiterbauelemente zweite Anschlussflächen 5 auf, an denen diejenigen elektrischen Signale und Potentiale anliegen, die auch an den unteren ersten Anschlussflächen 3 anliegen, so dass auch dieses Halbleiterbauelement noch nach Montage auf einer Leiterplatte elektrisch testbar ist. 3 shows a further advantageous embodiment of the present invention. In simple terms, two generic semiconductor devices, as they according to the arrangement 1 underlying, stacked on top of each other. According to the invention, the upper of these semiconductor components has second connection surfaces 5 on, which abut those electrical signals and potentials, which also at the lower first pads 3 abut, so that even this semiconductor device is electrically testable after mounting on a circuit board.

Im Einzelnen weist das erfindungsgemäße Halbleiterbauelement nach der 3 einen ersten Halbleiterkörper 1 auf, der „face down" (siehe 1) auf eine erste kaschierte, strukturierte Trägerplatine 2 montiert ist. Anschlussflächen (nicht dargestellt) des ersten Halbleiterkörpers 1 sind über Bonddrähte B1 und über die elektrisch leitenden Strukturen der ersten Trägerplatine 2 mit einem ersten Teil derjenigen ersten Anschlussflächen 3 für Lötanschlüsse verbunden, die sich auf der Unterseite der ersten kaschierten, strukturierten Trägerplatine 2 befinden. Der erste Halbleiterkörper 1 ist mit einer Umhüllung 7 versehen. Auf der Umhüllung 7 sind weitere erste Anschlussflächen 3a angeordnet.In detail, the semiconductor device according to the invention according to the 3 a first semiconductor body 1 on, the "face down" (see 1 ) on a first laminated, structured carrier board 2 is mounted. Pads (not shown) of the first semiconductor body 1 are via bonding wires B1 and over the electrically conductive structures of the first carrier board 2 with a first part of those first pads 3 connected to solder terminals, located on the underside of the first laminated structured carrier board 2 are located. The first semiconductor body 1 is with a serving 7 Mistake. On the serving 7 are other first connection surfaces 3a arranged.

Über diesem, unteren Element 10 befindet sich ein weitgehend gleich aufgebautes oberes Element 11 mit einem zweiten Halbleiterkörper 1, einer zweiten kaschierten, strukturierten Trägerplatine 2 und mit einer zweiten Umhüllung 7. Erste Anschlussflächen 3 dieses oberen Elements 11 sind mittels der Strukturen der zweiten kaschierten, strukturierten Trägerplatine 2 und Bonddrähten B1 mit Anschlussflächen (nicht dargestellt) des zweiten Halbleiterkörpers 1 elektrisch leitend verbunden. Sie sind außerdem über Lötanschlüsse 4, über welche das obere Element 11 mit dem unteren Element 10 mechanisch stabil verbunden ist, mit den weiteren ersten Anschlussflächen 3a des unteren Elements 10 elektrisch leitend verbunden. Von hier aus bestehen weitere elektrische Verbindungen zu einem zweiten Teil der ersten Anschlussflächen 3 des unteren Elements 10. Diese Verbindungen sind in Form von Durchkontaktierungen 9 durch die Umhüllung 7 des unteren Elements 10 und durch die kaschierte, strukturierte Trägerplatine 2 des unteren Elements 10 ausgeführt. Dargestellt sind in 3 aus Gründen der Übersichtlichkeit lediglich Durchkontaktierungen 9 in der kaschierten, strukturierten Trägerplatine 2. Aber da derartige Durchkontaktierungen als solche bereits von gattungsgemäßen Bauelementen her bekannt sind, kennt dies auch der Fachmann. Insgesamt liegen also beim Betrieb dieses an sich bekannten Bauelements an den Anschlussflächen 3 für Lötanschlüsse 4 des unteren Elements 10 sämtliche zwischen den beiden Halbleiterkörpern 1 einerseits und einer Leiterplatte (nicht dargestellt) andererseits zu übertragenden elektrischen Signale und Potentiale an.Above this, lower element 10 there is a largely identical upper element 11 with a second semiconductor body 1 , a second laminated structured carrier board 2 and with a second serving 7 , First connection surfaces 3 this upper element 11 are by means of the structures of the second laminated structured carrier board 2 and bonding wires B1 with pads (not shown) of the second semiconductor body 1 electrically connected. They are also solder connections 4 over which the upper element 11 with the lower element 10 mechanically stable connected to the other first connection surfaces 3a of the lower element 10 electrically connected. From here, there are further electrical connections to a second part of the first connection surfaces 3 of the lower element 10 , These compounds are in the form of vias 9 through the serving 7 of the lower element 10 and through the laminated structured carrier board 2 of the lower element 10 executed. Shown in 3 for clarity, only vias 9 in the laminated, structured carrier board 2 , But since such plated-through holes as such are already known from generic components, this is also known to the person skilled in the art. Overall, therefore, are in the operation of this known per se component on the pads 3 for solder connections 4 of the lower element 10 all between the two semiconductor bodies 1 on the one hand and a printed circuit board (not shown) on the other hand to be transmitted electrical signals and potentials.

Erfindungsgemäß weist nun das obere Element 11 auf seiner Umhüllung 7 zweite Anschlussflächen 5 auf, die über Durchkontaktierungen 9 in den Umhüllungen 7 der beiden Elemente 10, 11 (nicht dargestellt aus Gründen der Übersichtlichkeit) und den Trägerplatinen 2 der beiden Elemente elektrisch leitend mit den ersten Anschlussflächen 3 des unteren Elements verbunden sind. Somit sind auch bei diesem Ausführungsbeispiel sämtliche elektrischen Signale und Potentiale, die an den ersten Anschlussflächen 3 der unteren der beiden Trägerplatinen 2 anliegen, auch an den zweiten Anschlussflächen 5 verfügbar, z. B. zu Testzwecken.According to the invention now has the upper element 11 on his serving 7 second connection surfaces 5 on that via vias 9 in the servings 7 the two elements 10 . 11 (not shown for clarity) and the carrier boards 2 the two elements electrically conductive with the first pads 3 of the lower element are connected. Thus, even in this embodiment, all electrical signals and potentials at the first pads 3 the lower of the two carrier boards 2 abutment, also at the second connection surfaces 5 available, e.g. For testing purposes.

Bezugszeichenliste

Figure 00090001
LIST OF REFERENCE NUMBERS
Figure 00090001

Claims (10)

Halbleiterbauelement mit wenigstens einem Halbleiterkörper (1) und mit wenigstens einer kaschierten, strukturierten Trägerplatine (2), wobei die kaschierte, strukturierte Trägerplatine (2) erste Anschlußflächen (3) für Lötanschlüsse (4) aufweist und wobei die ersten Anschlußflächen (3) elektrisch leitend mit den Halbleiterkörpern (1) verbunden sind, dadurch gekennzeichnet, dass oberhalb einer Hauptfläche des obersten der Halbleiterkörper (1), die der kaschierten, strukturierten Trägerplatine (2) abgewandt ist, zweite Anschlußflächen (5) angeordnet sind, wobei die zweiten Anschlußflächen (5) räumlich von dieser Hauptfläche des obersten der Halbleiterkörper (1) durch elektrisch isolierendes Material (6, 7) getrennt sind und wobei die zweiten Anschlußflächen (5) elektrisch leitend mit den ersten Anschlußflächen (3) verbunden sind.Semiconductor component having at least one semiconductor body ( 1 ) and with at least one laminated, structured carrier board ( 2 ), wherein the laminated, structured carrier board ( 2 ) first pads ( 3 ) for solder connections ( 4 ) and wherein the first pads ( 3 ) electrically conductive with the semiconductor bodies ( 1 ) are connected, characterized in that above a main surface of the uppermost of the semiconductor body ( 1 ), the laminated, structured carrier board ( 2 ) is remote, second pads ( 5 ) are arranged, wherein the second pads ( 5 ) spatially from this main surface of the uppermost of the semiconductor bodies ( 1 ) by electrically insulating material ( 6 . 7 ) and wherein the second pads ( 5 ) electrically conductive with the first pads ( 3 ) are connected. Halbleiterbauelement nach Patentanspruch 1, dadurch gekennzeichnet, dass das elektrisch isolierende Material (6, 7) eine Umhüllung (7) zumindest des obersten der Halbleiterkörper (1) ist, die zum Schutz des Halbleiterkörpers (1) so angeordnet ist, dass bei jeder der zweiten Anschlußflächen (5) ihre obere Hauptoberfläche frei von der Umhüllung (7) ist.Semiconductor component according to Patent Claim 1, characterized in that the electrically insulating material ( 6 . 7 ) an envelope ( 7 ) at least the uppermost of the semiconductor bodies ( 1 ) which is used to protect the semiconductor body ( 1 ) is arranged so that at each of the second pads ( 5 ) its upper main surface free of the envelope ( 7 ). Halbleiterbauelement nach Patentanspruch 1, dadurch gekennzeichnet, dass das elektrisch isolierende Material (6, 7) eine weitere kaschierte, strukturierte Platine (6) ist.Semiconductor component according to Patent Claim 1, characterized in that the electrically insulating material ( 6 . 7 ) another laminated, structured board ( 6 ). Halbleiterbauelement nach Patentanspruch 3, dadurch gekennzeichnet, dass die weitere kaschierte, strukturierte Platine (6) als Redistributionsschicht ausgeführt ist.Semiconductor component according to claim 3, characterized in that the further laminated, structured circuit board ( 6 ) is executed as redistribution layer. Halbleiterbauelement nach einem der vorhergehenden Patentansprüche, dadurch gekennzeichnet, dass die elektrisch leitenden Verbindungen zwischen den ersten (3) und den zweiten Anschlussflächen (5) mittels Bonddrähten (8) bewerkstelligt sind.Semiconductor component according to one of the preceding claims, characterized in that the electrically conductive connections between the first (3) and the second pads ( 5 ) by means of bonding wires ( 8th ) are accomplished. Halbleiterbauelement nach einem der vorhergehenden Patentansprüche, dadurch gekennzeichnet, dass die elektrisch leitenden Verbindungen zwischen den ersten (3) und den zweiten Anschlussflächen (5) mittels Durchkontaktierungen (9) bewerkstelligt sind.Semiconductor component according to one of the preceding claims, characterized in that the electrically conductive connections between the first (3) and the second pads ( 5 ) by means of plated-through holes ( 9 ) are accomplished. Halbleiterbauelement nach einem der vorhergehenden Patentansprüche, dadurch gekennzeichnet, dass die kaschierte, strukturierte Trägerplatine (2) beidseitig kaschiert ist.Semiconductor component according to one of the preceding claims, characterized in that the laminated, structured carrier board ( 2 ) is laminated on both sides. Halbleiterbauelement nach einem der vorhergehenden Patentansprüche, dadurch gekennzeichnet, dass wenigstens eine der Kaschierungen der kaschierten, strukturierten Trägerplatine (2) als Redistributionsschicht ausgeführt ist.Semiconductor component according to one of the preceding claims, characterized in that at least one of the laminations of the laminated, structured carrier board ( 2 ) is executed as redistribution layer. Halbleiterbauelement nach einem der vorhergehenden Patentansprüche, dadurch gekennzeichnet, dass im Bereich von Anschlussflächen wenigstens eines der Halbleiterkörper (1) eine Strukturschicht (2a) vorgesehen ist.Semiconductor component according to one of the preceding claims, characterized in that in the region of connection surfaces at least one of the semiconductor bodies ( 1 ) a structural layer ( 2a ) is provided. Halbleiterbauelement nach Patentanspruch 9, dadurch gekennzeichnet, dass die Strukturschicht (2a) als Redistributionsschicht ausgeführt ist.Semiconductor component according to Patent Claim 9, characterized in that the structural layer ( 2a ) is executed as redistribution layer.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007024483A2 (en) * 2005-08-19 2007-03-01 Micron Technology, Inc. Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
US8030748B2 (en) 2005-08-26 2011-10-04 Micron Technology, Inc. Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5258330A (en) * 1990-09-24 1993-11-02 Tessera, Inc. Semiconductor chip assemblies with fan-in leads
US5861666A (en) * 1995-08-30 1999-01-19 Tessera, Inc. Stacked chip assembly
US6014316A (en) * 1997-06-13 2000-01-11 Irvine Sensors Corporation IC stack utilizing BGA contacts
US6163070A (en) * 1997-06-02 2000-12-19 Mitsubishi Denki Kabushiki Kaisha Semiconductor package utilizing a flexible wiring substrate
US6420789B1 (en) * 2000-05-16 2002-07-16 Micron Technology, Inc. Ball grid array chip packages having improved testing and stacking characteristics

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5258330A (en) * 1990-09-24 1993-11-02 Tessera, Inc. Semiconductor chip assemblies with fan-in leads
US5861666A (en) * 1995-08-30 1999-01-19 Tessera, Inc. Stacked chip assembly
US6163070A (en) * 1997-06-02 2000-12-19 Mitsubishi Denki Kabushiki Kaisha Semiconductor package utilizing a flexible wiring substrate
US6014316A (en) * 1997-06-13 2000-01-11 Irvine Sensors Corporation IC stack utilizing BGA contacts
US6420789B1 (en) * 2000-05-16 2002-07-16 Micron Technology, Inc. Ball grid array chip packages having improved testing and stacking characteristics

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP 2001337129 A. In: Patent Abstr. of Japan *

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8823159B2 (en) 2005-08-19 2014-09-02 Micron Technology, Inc. Stacked microelectronic devices
WO2007024483A3 (en) * 2005-08-19 2007-05-31 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
JP2009508324A (en) * 2005-08-19 2009-02-26 マイクロン テクノロジー， インク． Microelectronic device, stacked microelectronic device, and method of manufacturing microelectronic device
KR101021761B1 (en) 2005-08-19 2011-03-15 마이크론 테크놀로지, 인크 Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
US9640458B2 (en) 2005-08-19 2017-05-02 Micron Technology, Inc. Stacked microelectronic devices
US8507318B2 (en) 2005-08-19 2013-08-13 Micron Technology, Inc. Method for manufacturing microelectronic devices
WO2007024483A2 (en) * 2005-08-19 2007-03-01 Micron Technology, Inc. Microelectronic devices, stacked microelectronic devices, and methods for manufacturing microelectronic devices
US8519523B2 (en) 2005-08-26 2013-08-27 Micron Technology, Inc. Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US9299684B2 (en) 2005-08-26 2016-03-29 Micron Technology, Inc. Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US9583476B2 (en) 2005-08-26 2017-02-28 Micron Technology, Inc. Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US8030748B2 (en) 2005-08-26 2011-10-04 Micron Technology, Inc. Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US10153254B2 (en) 2005-08-26 2018-12-11 Micron Technology, Inc. Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US10861824B2 (en) 2005-08-26 2020-12-08 Micron Technology, Inc. Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices

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