DE10361695B3 - Transistorstruktur mit gekrümmtem Kanal, Speicherzelle und Speicherzellenfeld für DRAMs sowie Verfahren zur Herstellung eines DRAMs - Google Patents

Transistorstruktur mit gekrümmtem Kanal, Speicherzelle und Speicherzellenfeld für DRAMs sowie Verfahren zur Herstellung eines DRAMs Download PDF

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Abstract

Eine Transistorstruktur (98) mit in einer horizontalen Ebene entlang einer x-Achse angeordneten Source/Drain-Bereichen (12, 13) weist eine Recess-Struktur (18) auf, die die beiden Source/Drain-Bereiche (12, 13) voneinander separiert und die effektive Kanallänge Leff der Transistorstruktur vergrößert. Eine zur horizontalen Ebene vertikale Gateelektrode (2) erstreckt sich entlang der x-Achse und fasst dabei ein aktives Gebiet (11) der Transistorstruktur (98) von zwei Seiten oder vollständig ein. Die effektive Kanalbreite Weff ist von der Tiefe abhängig, bis zu der die Gateelektrode (2) ausgebildet ist. Eine Speicherzelle (97) mit einem Auswahltransistor (9) gemäß der Transistorstruktur (98) weist sowohl einen geringen Leckstrom als auch ein gutes Schaltverhalten auf. Mittels eines geeigneten Integrationskonzepts wird die Transistorstruktur (98) in ein Speicherzellenfeld (91) eines DRAMs mit Lochgrabenkondensatoren (8) bzw. Stapelkondensatoren (7) integriert.

Description

  • Die Erfindung bezieht sich auf eine Transistorstruktur mit zwei in einem Halbleitersubstrat ausgebildeten, in einer zu einer Substratoberfläche des Halbleitersubstrats horizontalen Ebene entlang einer x-Achse angeordneten und durch eine Recess-Struktur voneinander beabstandeten Source/Drain-Bereichen, wobei durch einen Umriss einer aus den Querschnitten der Source/Drain-Bereiche sowie der Recess-Struktur in der horizontalen Ebene zusammengesetzten Hilfsfläche ein Oberflächenumriss eines aktiven Gebietes und durch vertikale Projektionslinien des Oberflächenumrisses in das Halbleitersubstrat eine Seitenwandung des aktiven Gebietes vorgegeben sind und durch ein Potential an einer Gateelektrode die Ausbildung eines leitfähigen Kanals zwischen den beiden Source/Drain-Bereichen steuerbar ist.
  • Speicherzellen dynamischer Schreib-Lesespeicher (dynamic random access memories, DRAMs) sind üblicherweise mit jeweils einem Speicherkondensator zur Speicherung elektrischer Ladung und einem Auswahltransistor zur Adressierung des Speicherkondensators vorgesehen. Dabei ergibt sich für eine Kanallänge des Auswahltransistors eine untere Schranke, unterhalb der die Isolationseigenschaften des Auswahltransistors im abgeschalteten, nicht adressierten Zustand der Speicherzelle unzureichend sind. Die untere Schranke für eine effektive Kanallänge Leff begrenzt die Skalierbarkeit herkömmlicher planarer Transistorzellen (planar transistor cells, PTC) mit horizontal zu einer Substratoberfläche eines Halbleitersubstrats ausgerichtetem Auswahltransistor.
  • Die Funktionalität einer Speicherzelle wird ferner durch den Widerstand des Auswahltransistors im durchgeschalteten Zustand bei Adressierung der Speicherzelle bestimmt. Mit fortschreitender Verkleinerung der Strukturen wird eine effektive Kanalbreite Weff (channel width) des Auswahltransistors zunehmend verringert und der Lade/Entladestrom Ion der Speicherzelle in nachteiliger Weise begrenzt.
  • Bekannt sind daher Stegfeldeffekttransistoren (FinFETs), wie sie zum Beispiel in "Fabrication of Body-Tied FinFETs (omega MOSFETs) using Bulk Si Wafers", Park et al.; in "2003 Symposium on VLSI Technology Digest of Technical Papers" beschrieben sind. Zwischen zwei planar angeordneten Source/Drain-Bereichen einer Transistorzelle wird ein Halbleitersubstrat durch einen Recess-Schritt zurückgeätzt und dabei ein durch das Halbleitersubstrat gebildeter Steg zwischen den beiden Source/Drain-Bereichen ausgeformt. Eine Gateelektrodenstruktur umhüllt den Steg von mindestens zwei Seiten. Die effektive Kanallänge Leff wird durch die Länge des Stegs entsprechend einer durch die Fertigungstechnologie bedingten minimalen Strukturgröße F bestimmt. Die effektive Kanalbreite Weff bestimmt sich aus der Höhe des Steges, bzw. der Tiefe, bis zu der Recess-Schritt durchgeführt wird.
  • Die effektive Kanallänge Leff ist an die minimale Strukturgröße F gebunden und das Skalierungspotential des FinFETs hinsichtlich des Leckstroms bzw. der Isolatoreigenschaften im sperrenden Zustand begrenzt. Die Schaltschwelle des FinFETs hängt stark von Fertigungsparametern ab. Die Herstellung eines Stegfeldeffekttransistors als Auswahltransistor einer Speicherzelle mit Lochgrabenkondensator erweist sich als aufwendig.
  • Für Speicherzellen mit Lochgrabenkondensator sind Anordnungen. mit vertikalen Transistorzellen (vertical transistor cells, VTC) bekannt. Die Source/Drain-Bereiche des Auswahltransistors sind im Halbleitersubstrat im Wesentlichen vertikal übereinander angeordnet. Ein durch eine Gateelektrode des Auswahltransistors gesteuerter Kanal wird senkrecht zur Zellenfeldebene bzw. Substratoberfläche des Halbleitersubstrats ausgebildet. Die minimale Kanalbreite Weff ergibt sich entsprechend der minimalen Strukturgröße F. Die Kanallänge Leff ist abhängig von der Tiefe, in der der untere Source/Drain-Bereich bzw. eine Unterkante der Gateelektrode ausgebildet wird.
  • Nachteile der vertikalen Transistorzelle sind die schwierige Integration in Speicherzellen mit Stapelkondensatoren, das Vergrößern des Aspektverhältnisses eines Lochgrabens zur Ausbildung der Speicherzelle bei der Integration in Speicherzellen mit Lochgrabenkondensatoren, der beschränkte Ein/Ausschaltstrom Ion sowie das parasitäre Einwirken der Gateelektrode eines Auswahltransistors auf benachbarte Speicherzellen.
  • Eine vertikale Speicherzelle mit vertikaler Transistorstruktur, bei der die Gateelektrode einen zwischen den beiden Source/Drain-Bereichen angeordneten Bodybereich vollständig umfängt, ist in "Fully Depleted Surrounding Gate Transistor (SGT) for 70 nm DRAM and Beyond"; Goebel et al.; Electron Device Meeting, 2002, IEDM 2002, S. 275-278; beschrieben. Durch Rückätzen eines Halbleitersubstrates wird ein Steg ausgebildet. Ein erster Source/Drain-Bereich wird durch Ausdiffusion aus einer Nachbarstruktur im Sockelbereich des Stegs ausgebildet. Ein zweiter Source/Drain-Bereich wird an der Oberkante des Stegs vorgesehen. Die Gateelektrode ist entlang der vier Seitenwände der Stegs angeordnet. Die effektive Kanallänge Leff ergibt sich aus der Tiefe der Rückätzung für den Steg. Die effektive Kanalweite Weff entspricht dem Umriss des Stegs, wobei sich mindestens eine Seitenlänge in Abhängigkeit der minimalen Strukturgröße F ergibt. Die gesamte effektive Kanalweite beträgt entsprechend 2F bis 3F. Wie die vertikale Transistorzelle ist auch die Transistorzelle mit umfangender Gateelektrode nur aufwendig in Speicherzellen mit Stapelkondensatoren zu integrieren. Nachteilig sind ferner die sich im Laufe der Prozessierung einstellenden hohen Aspektverhältnisse und die dadurch bedingten Restriktionen in der Prozessierung und bezüglich des Speicherkondensators.
  • In "The Breakthrough in Data Retention time of DRAM using Recess-Channel-Array Transistor (RCAT) for 88 nm Feature Size and Beyond"; Kim et al.; in "2003 Symposium on VLSI Technology Digest of Technical Papers" ist ein Feldeffekttransistor mit gekrümmtem Kanal beschrieben. Die beiden Source/Drain-Bereiche des Feldeffekttransistors sind in einer horizontalen Ebene angeordnet. Die Gateelektrode wird in einem Recess-Graben angeordnet, der zwischen den beiden Source/Drain-Bereichen des Transistors in das Halbleitersubstrats eingebracht wird. Die effektive Kanallänge Leff ergibt sich aus dem Abstand der beiden Source/Drain-Bereiche sowie der Tiefe, bis zu der der zwischen den beiden Source/Drain-Bereichen vorgesehene Recess-Graben in das Halbleitersubstrat eingebracht wird. Die effektive Kanalbreite Weff korrespondiert mit der minimalen Strukturgröße F.
  • Durch die weiterhin bestehende Beschränkung der effektiven Kanalbreite ist der Ein/Ausschaltstrom in nachteiliger Weise begrenzt.
  • Bei einer Integration von Recess-Channel-FETs in Speicherzellen mit hoher Packungsdichte erweist sich das Justieren der Gateelektroden zu den Recess-Gräben als aufwendig, etwa wenn beide jeweils im Zuge eines photolithographischen Verfahrens strukturiert werden. Im Gegensatz zu FinFet- oder SGT-Transistorzellen wird das aktive Gebiet von der Gateelektrode nicht gegen die benachbarten Speicherzellen abgeschirmt. Es kommt zu einem parasitären Durchgriff des Potentials einer Gateelektrode auf die benachbarten Transistorzellen.
  • Eine Anordnung für Speicherzellen mit Lochgrabenkondensatoren und Auswahltransistoren mit in das Halbleitersubstrat eingekerbter Gateelektrode (grooved gate) ist in der US 5,945,707 (Bronner et al.) beschrieben und wird im Folgenden anhand der 1 erläutert.
  • Entsprechend der 1 sind in einem Halbleitersubstrat 1 unterhalb einer Substratoberfläche 10 Speicherkondensatoren 6 als Lochgrabenkondensatoren 8 ausgebildet. Ein Lochgrabenkondensator 8 umfasst eine im Inneren eines Lochgrabens angeordnete Speicherelektrode 61 und eine Gegenelektrode 63, die als dotiertes Gebiet in einem Abschnitt des Halbleitersubstrats 1 ausgebildet ist, der einen unteren Abschnitt der Speicherelektrode 61 umfängt. Zwischen der Speicherelektrode 61 und der Gegenelektrode 63 ist ein Kondensatordielektrikum 62 vorgesehen. In einem oberen Abschnitt des Lochgrabenkondensators 6 wird die Speicherelektrode 61 durch eine Kragenisolatorstruktur 81 gegen das Halbleitersubstrat 1 isoliert.
  • Zwischen jeweils zwei benachbarten Kondensatorstrukturen 6 wird durch das Halbleitersubstrat 1 ein aktives Gebiet 11 mit zwei Auswahltransistoren 9, 9' ausgebildet. Die Source/Drain-Bereiche 12, 13 der Auswahltransistoren 9, 9' sind jeweils dotierte Abschnitte des aktiven Gebiets 11. Jeweils ein erstes Source/Drain-Gebiet 12 schließt im Bereich eines Kontaktfensters 82 an die Speicherelektrode 61 eines Speicherkondensators 6 an. Der zweite Source/Drain-Bereich 13 ist über einen Bitkontakt 31 an eine Datenleitung 33 angeschlossen, die oberhalb der Substratoberfläche 10 angeordnet ist. Die Gateelektrode 2 umfasst einen hochleitfähigen Abschnitt 2a. Die Gateelektroden 2 von in zur Querschnittsebene senkrechter Richtung benachbarten Auswahltransistoren sind miteinander verbunden und bilden Adressierungsleitungen aus. Die Adressierungsleitungen sind durch eine Gatestapel-Isolatorstruktur 95 eingehüllt und durch ein Zwischenlagen-Dielektrikum 41 von der darüber ausgebildeten Datenleitung 33 isoliert.
  • Zwischen den beiden Source/Drain-Bereichen 12, 13 der Auswahltransistoren 9, 9' ist jeweils von der Substratoberfläche 10 aus ein Recess-Graben 18 eingebracht. Der Recess-Graben 18 ist mit dem Material der Gateelektrode 2 gefüllt. Ein Kanalbereich 15 des Auswahltransistors 9, 9' erstreckt sich im Halbleitersubstrat 1 entlang der Seitenwände und des Bodens des Recess-Graben 18. Zwischen der Gateelektrode 2 und dem Halbleitersubstrat 1 ist ein Gatedielektrikum 16 vorgesehen. Durch den Recess-Graben 18 ist die effektive Kanallänge Leff bezüglich eines Zellenstroms 96 gegenüber einer herkömmlichen planaren Transistorstruktur verlängert.
  • Die Strukturierung der Adressierungsleitungen ist justiert zu den im Vorangegangenen eingebrachten Recess-Gräben 18 und die Strukturierung der Recess-Gräben 18 justiert zu den Lochgräben der Lochgrabenkondensatoren 8 durchzuführen. Die effektive Kanalbreite Weff ist in zur Querschnittsebene senkrechter Richtung in nachteiliger Weise durch den Abstand zu den in dieser Richtung benachbarten Speicherzellen vorgegeben.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, eine Transistorstruktur zur Verfügung zu stellen, die bei gleichem Flächenbedarf gegenüber einer vergleichbaren herkömmlichen Transistorstruktur ein verbessertes Ein- und Ausschaltverhalten aufweist. Von der Aufgabe wird eine Speicherzelle mit verbesser tem Ein- und Ausschaltverhalten sowie ein Speicherzellenfeld und Verfahren zur Herstellung eines DRAMs umfasst.
  • Die Aufgabe wird bei einer Transistorstruktur der eingangs genannten Art durch die im kennzeichnenden Teil des Patentanspruchs 1 genannten Merkmale gelöst. Eine die Aufgabe lösende Speicherzelle ist im Patentanspruch 5 und die Aufgabe lösende Speicherzellenfelder in den Patentansprüchen 6 und 9 angegeben. Ein erstes die Aufgabe lösendes Verfahren ist im Patentanspruch 16 und weitere in den Patentansprüchen 20 und 25 angegeben. Vorteilhafte Weiterbildungen ergeben sich aus den jeweiligen Unteransprüchen.
  • Eine Transistorstruktur mit gekrümmtem Kanal weist zwei in einem Halbleitersubstrat ausgebildete, in einer zu einer Substratoberfläche des Halbleitersubstrats horizontalen Ebene entlang einer x-Achse angeordnete und durch eine Recess-Struktur voneinander beabstandete Source/Drain-Bereiche auf. Durch die äußeren Umrisse der Source/Drain-Bereiche sowie der Recess-Struktur in der horizontalen Ebene wird ein Oberflächenumriss eines aktiven Gebiets der Transistorstruktur vorgegeben. Vertikale Projektionslinien des Oberflächenumrisses in das Halbleitersubstrat definieren ein durch die vertikalen Projektionslinien begrenztes aktives Gebiet der Transistorstruktur. Durch die vertikalen Projektionslinien des Oberflächenumrisses ist eine Seitenwandung des aktiven Gebiets vorgegeben.
  • Erfindungsgemäß ist es nun vorgesehen, dass die Gateelektrode entlang der Seitenwandung des aktiven Gebietes vorgesehen ist. Die Gateelektrode weist mindestens einen Abschnitt auf, der sich in der x-Achse zwischen den beiden Source/Drain-Bereichen und in der vertikalen Richtung von den Unterkanten der Source/Drain-Bereiche bis über eine Unterkante der Recess-Struktur hinaus erstreckt.
  • Im Gegensatz zu herkömmlichen Transistorstrukturen mit gekrümmtem Kanal wird bei der erfindungsgemäßen Transistorstruktur die effektive Kanalweite weitgehend unabhängig von der minimalen Strukturgröße F bestimmt und ergibt sich durch die Tiefe, bis zu der die Gateelektroden an den Seitenwänden des aktiven Gebietes der Transistorstruktur ausgebildet sind.
  • In vorteilhafter Weise weist die Gateelektrode einen zweiten Abschnitt auf, der dem ersten Abschnitt an der Recess-Struktur symmetrisch gegenüberliegt. Das aktive Gebiet wird gegen Störeinflüsse (cross-gating effects) geschützt und die effektive Kanalweite verdoppelt.
  • In besonders bevorzugter Weise wird das aktive Gebiet der Transistorstruktur entlang der Seitenwandung vollständig von der Gateelektrode umfangen. Das aktive Gebiet ist weitgehend gegen Einflüsse von benachbarten Transistorstrukturen abgeschirmt und eine maximale effektive Kanalweite erzielt.
  • Eine hohe Packungsdichte von erfindungsgemäßen Transistorstrukturen lässt sich in vorteilhafter Weise erzielen, indem das aktive Gebiet mit zwei zur x-Achse parallelen Seitenwandabschnitten vorgesehen ist. Die aktiven Gebiete einer Mehrzahl von Transistorstrukturen lassen sich dann in einfacher Weise nebeneinander in Zeilen anordnen.
  • Das aktive Gebiet ist bevorzugt in einem zwischen zwei parallelen Gateelektrodengräben vorgesehenen Steg des Halbleitersubstrats ausgebildet. Zwischen dem aktiven Gebiet und der Gateelektrode ist ein Gatedielektrikum vorgesehen. Die Gateelektrode ist durch das Gatedielektrikum vom aktiven Gebiet beabstandet in den Gateelektrodengräben angeordnet.
  • Die erfindungsgemäße Transistorstruktur mit gekrümmtem Kanal (curved double gate/sourrounded gate FET, CFET) führt zu einer erfindungsgemäßen Speicherzelle mit einem Speicherkondensator zur Speicherung elektrischer Ladung und einem mit einer Source/Drain-Strecke in Serie zum Speicherkondensator geschalteten Auswahltransistor mit gekrümmtem Kanal. Der Auswahltransistor weist einen ersten Source/Drain-Bereich auf, der mit einer Speicherelektrode des Speicherkondensators verbunden ist. Ein zweiter Source/Drain-Bereich des Auswahltransistors ist mit einer Datenleitung zur Übertragung von zu speichernder bzw. gespeicherter elektrischer Ladung verbunden. Eine Gateelektrode des Auswahltransistors ist mit einer Adressierungsleitung zur Steuerung der Speicherzelle verbunden. Eine effektive Kanallänge Leff des Auswahltransistors wird durch die Tiefe einer zwischen den beiden Source/Drain-Bereichen eingebrachten Recess-Struktur bestimmt.
  • Die Gateelektrode des Auswahltransistors ist entsprechend der oben beschriebenen erfindungsgemäßen Transistorstruktur ausgebildet und dadurch eine effektive Kanalbreite Weff des Auswahltransistors vergrößert. Durch die vergrößerte effektive Kanalbreite Weff ist das Schaltverhalten der Speicherzelle verbessert. Durch den geringeren Widerstand im durchgeschalteten Zustand des Auswahltransistors ist bei verringerter Verlustleistung ein schnellerer Zugriff auf die Speicherzelle möglich. Der Durchgriff der mindestens zweiseitig angeordneten Gateelektrode auf das dazwischenliegende aktive Gebiet bzw. Substrat ist verbessert. Die Schirmwirkung gegen Cross-Gating-Effekte ist erhöht.
  • Die erfindungsgemäßen Speicherzellen lassen sich in vorteilhafter Weise zu einem neuartigen Speicherzellenfeld ordnen. Das Speicherzellenfeld weist dann eine Mehrzahl von in Zel lenzeilen und Zellenspalten angeordneten Speicherzellen auf. Jede Speicherzelle umfasst einen Speicherkondensator zur Speicherung elektrischer Ladung und einen Auswahltransistor mit gekrümmtem Kanal, der mit einer Source/Drain-Strecke in Serie zum Speicherkondensator geschaltet ist. Ein erster Source/Drain-Bereich des Auswahltransistors ist mit einer Speicherelektrode des Speicherkondensators verbunden. Ein zweiter Source/Drain-Bereich des Auswahltransistors ist mit einer Datenleitung zur Übertragung von zu speichernder sowie vormals gespeicherter elektrischer Ladung verbunden. Eine Gateelektrode des Auswahltransistors ist an eine Adressierungsleitung zur Steuerung der Speicherzelle angeschlossen. Eine effektive Kanallänge Leff des Auswahltransistors ist durch die Tiefe einer zwischen den beiden Source/Drain-Bereichen angebrachten Recess-Struktur bestimmt.
  • Die Gateelektroden der Auswahltransistoren sind jeweils entsprechend der Gateelektrode der erfindungsgemäßen Transistorstruktur ausgebildet, so dass eine effektive Kanalbreite Weff der Auswahltransistoren jeweils vergrößert ist. Die Gateelektroden von Auswahltransistoren von Speicherzellen, die jeweils in einer Zellenzeile angeordnet sind, sind miteinander verbunden und bilden die Adressierungsleitungen zur Steuerung der Speicherzellen aus.
  • Gegenüber herkömmlichen Speicherzellenfeldern mit Auswahltransistoren mit gekrümmtem Kanal, etwa dem der eingangs zitierten US 5,945,707 , sind in vorteilhafter Weise das Einbringen von Recess-Gräben für die Recess-Strukturen einerseits und das Ausbilden der Gateelektroden andererseits voneinander entkoppelt. Eine Schwierigkeit, die daraus resultiert, dass beispielsweise eine erste Maske zum Einbringen der Recess-Gräben und eine zweite Maske zur Strukturierung der Gateelektroden gegeneinander zu justieren sind, entfällt.
  • Die Speicherkondensatoren und die Auswahltransistoren des Speicherzellenfeldes sind in vorteilhafter Weise in der Art eines Schachbrettmusters angeordnet, wobei die Auswahltransistoren einander jeweils diagonal benachbarten ersten Feldern und die Speicherkondensatoren jeweils dazwischen liegenden zweiten Feldern zugeordnet sind. Die Speicherkondensatoren sind in einer ersten bevorzugten Ausführungsform des erfindungsgemäßen Speicherzellenfeldes als Stapelkondensatoren oberhalb einer Substratoberfläche des Halbleitersubstrats und in einer zweiten bevorzugten Ausführungsform des erfindungsgemäßen Speicherzellenfeldes als Lochgrabenkondensatoren ausgebildet, wobei die Lochgrabenkondensatoren jeweils an einem in das Halbleitersubstrat eingebrachten Lochgraben orientiert ausgebildet sind.
  • Sind die Speicherkondensatoren als Stapelkondensatoren vorgesehen, so sind die aktiven Gebiete bevorzugt mit rechteckförmigem Oberflächenumriss ausgebildet und jeweils innerhalb einer Zellenzeile durch schmale Zellen-Isolatorgräben voneinander separiert. Benachbarte Zellenzeilen sind jeweils durch breite Wortleitungsgräben voneinander getrennt. Die Recess-Strukturen sind parallel zu den Zellen-Isolatorgräben und näherungsweise äquidistant zu jeweils zwei benachbarten Zellen-Isolatorgräben vorgesehen. Die Adressierungsleitungen sind in den Wortleitungsgräben angeordnet und die Datenleitungen oberhalb der Substratoberfläche jeweils im Wesentlichen über den Recess-Strukturen sowie über den Zellen-Isolatorgräben geführt. Es ergibt sich in vorteilhafter Weise ein geringer Flächenbedarf der Speicherzellen, wobei an die Justierung erforderlicher Masken gegeneinander vergleichsweise geringe Anforderungen gestellt werden.
  • Die Zellen-Isolatorgräben und die Wortleitungsgräben gehen bevorzugt aus dem gleichen Ätzschritt hervor und weisen dieselbe Tiefe auf.
  • Bevorzugt ist die Weite der Zellen-Isolatorgräben geringer und die Weite der Wortleitungsgräben größer als die zweifache Schichtdicke der Gateelektroden. Gehen die Gateelektroden aus einer Spacer-Ätzung mit einer konformen Abscheidung eines Gateelektrodenmaterials und anschließender anisotroper Rückätzung des abgeschiedenen Gateelektrodenmaterials hervor, so schließen die Gateelektroden von Auswahltransistoren von in einer Zellenzeile benachbarten Speicherzellen aneinander an und bilden die Adressierungsleitungen aus, während an den Seitenwänden der Wortleitungsgräben voneinander separierte Gateelektrodenabschnitte erzeugt werden.
  • Die Recess-Strukturen sind bevorzugt aus Siliziumoxid.
  • Sind die Speicherkondensatoren der Speicherzellen als Lochgrabenkondensatoren ausgebildet, so sind die aktiven Gebiete und die den aktiven Gebieten zugeordneten Lochgrabenkondensatoren jeweils innerhalb einer Zellenzeile angeordnet, wobei jeweils zwei aktive Gebiete durch einen dazwischen liegenden Lochgrabenkondensator voneinander separiert sind. Die Zellenzeilen sind durch Wortleitungsgräben voneinander getrennt und die Recess-Gräben senkrecht zu den Wortleitungsgräben ausgebildet sowie näherungsweise äquidistant zu den zwei jeweils benachbarten Lochgrabenkondensatoren angeordnet. Die Adressierungsleitungen sind in den Wortleitungsgräben vorgesehen und die Datenleitungen oberhalb der Substratoberfläche senkrecht zu den Wortleitungsgräben geführt. Die in den Recess-Gräben vorgesehenen Recess-Strukturen sind versetzt zu den Datenleitungen bzw. jeweils äquidistant zu zwei benachbarten Datenleitungen angeordnet, womit sich ein geringer Flächenbedarf der Speicherzellen von etwa 8 × F2 ergibt.
  • Für Speicherzellen mit Lochgrabenkondensatoren sind die Recess-Gräben bevorzugt mit Siliziumnitrid gefüllt. Erfolgt das Einbringen der Recess-Gräben mit Hilfe einer Siliziumoxid-Maske, so kann bei Verwendung von Siliziumnitrid als Füllmaterial das Füllmaterial selektiv bis zur Oberkante der Siliziumoxidschicht zurückgebildet werden.
  • Gemäß dem erfindungsgemäßen Verfahren zur Herstellung eines DRAMs mit einem Speicherzellenfeld, das aus Speicherzellen mit Stapelkondensatoren gebildet wird, und einem Logikbereich mit Logik-Transistorstrukturen zur Steuerung, Adressierung und Auswertung der im Speicherzellenfeld abgelegten Information, wird zunächst auf einem Halbleitersubstrat eine Schutzschicht vorgesehen. Die Schutzschicht umfasst eine vergleichsweise dicke Siliziumnitridschicht (pad nitride) und eine Spannungsausgleichsschicht zwischen dem Halbleitersubstrat und der Siliziumnitridschicht. Die Spannungsausgleichsschicht verringert thermomechanische Spannungen zwischen der Siliziumnitridschicht und dem Halbleitersubstrat, die auf unterschiedliche thermische Ausdehnungskoeffizienten der Materialien zurückzuführen sind.
  • In einem photolithographischen Prozess werden anschließend Wortleitungsgräben und senkrecht zu den Wortleitungsgräben Zellen-Isolatorgräben durch die Schutzschicht in das Halbleitersubstrat eingebracht. Dabei werden die Zellen-Isolatorgräben schmäler als die Wortleitungsgräben vorgesehen. An Seitenwänden sowohl der Wortleitungsgräben als auch der Zellen-Isolatorgräben wird ein Gatedielektrikum vorgesehen.
  • Durch konforme Abscheidung und anisotrope Rückätzung werden an den Seitenwänden der Wortleitungsgräben und der Zellen-Isolatorgräben Gateelektroden in der Form von Seitenwand-Spacern angeordnet. In den breiten Wortleitungsgräben bleiben die sich in jeweils einem der Wortleitungsgräben gegenüberliegenden Abschnitte der Seitenwand-Spacer voneinander isoliert, während die Gateelektroden in den schmalen Zellen-Isolatorgräben aneinander anschließen und miteinander verbunden sind.
  • Die Wortleitungsgräben und die Zellen-Isolatorgräben werden mit einem Dielektrikum gefüllt, aus dem eine Wortleitungsisolatorstruktur hervorgeht. Die Schutzschicht wird im Speicherzellenfeld entfernt und die freiliegenden Abschnitte des Halbleitersubstrats zur Vorbereitung der Ausbildung der Source/Drain-Bereiche der Auswahltransistoren in einem an die Substratoberfläche anschließenden Abschnitt dotiert.
  • Eine Hilfsschicht aus einem leitfähigen Halbleitermaterial wird im Bereich des Speicherzellenfeldes aufgebracht und bis zur Oberkante der Wortleitungsisolatorstrukturen zurückgebildet. Durch die Hilfsschicht werden zwischen den Zellen-Isolatorgräben Recess-Gräben in das Halbleitersubstrat eingebracht, wobei aus den dotierten Abschnitten des Halbleitersubstrats durch die Recess-Gräben voneinander separierte Source/Drain-Bereiche der Auswahltransistoren hervorgehen.
  • Die Recess-Gräben werden entweder abgedeckt oder teilweise oder vollständig mit einem dielektrischen Material gefüllt. Durch eine Prozessierung des Logikbereichs werden im Logikbereich Logik-Transistorstrukturen erzeugt. Die Source/Drain-Bereiche im Speicherzellenfeld werden jeweils mit einer Speicherelektrode eines Stapelkondensators oder mit einer Datenleitung verbunden.
  • Das erfindungsgemäße Verfahren ermöglicht die Herstellung von DRAMs, die die oben beschriebenen Transistorstrukturen als Auswahltransistoren im Speicherzellenfeld aufweisen. Es ist lediglich eine Belichtungsmaske zur Ausbildung der Recess-Gräben gegen eine Maske zur Ausbildung der Zellen-Isolatorgräben zu justieren. Da sowohl die effektive Kanallänge als auch die effektive Kanalbreite Weff durch eine Dejustierung der Maske für die Recess-Gräben nicht wesentlich beeinflusst wird, weist das erfindungsgemäße Verfahren in vorteilhafter Weise keine kritischen Maskenprozesse bzw. Justierprozesse für lithographische Masken auf.
  • Eine weitere Vereinfachung der Prozessierung ergibt sich, indem die Wortleitungsgräben, die Zellenfeld-Isolatorgräben sowie flache Isolatorgräben im Logikbereich jeweils gleichzeitig ausgebildet und mit einem dielektrischen Material gefüllt werden. Anschließend wird der Logikbereich einschließlich der flachen Isolatorstruktur mit einer Blockmaske abgedeckt und das dielektrische Material im Speicherzellenfeld soweit zurückgeätzt, dass es lediglich einen unteren Abschnitt der Wortleitungsgräben sowie der Zellen-Isolatorgräben füllt und Boden-Isolatorstrukturen ausbildet.
  • Die Recess-Gräben werden bevorzugt eingebracht, indem auf der Hilfsschicht eine Hartmaske aus Siliziumoxid vorgesehen und photolithographisch strukturiert wird. Die Recess-Gräben werden im Bereich der Öffnungen der Hartmaske mittels eines selektiv gegen Siliziumoxid wirkenden Ätzprozess in das Halbleitersubstrat eingebracht.
  • Die Prozessierung des Logikbereichs umfasst in bevorzugter Weise folgende Schritte: Zunächst wird die Schutzschicht im Logikbereich entfernt und eine Siliziumnitrid- Schutzbeschichtung aufgebracht. Nach Entfernen der Siliziumnitrid-Schutzbeschichtung im Logikbereich werden im Logikbereich Logik-Transistorstrukturen ausgebildet. Dabei bleibt der Bereich des Speicherzellenfeldes durch die aufliegende Siliziumnitrid-Schutzbeschichtung gegen die Prozessierung im Logikbereich geschützt.
  • Das erfindungsgemäße Verfahren zur Herstellung eines DRAMs mit einem Speicherzellenfeld, das Speicherzellen mit Lochgrabenkondensatoren als Speicherkondensatoren aufweist, umfasst zunächst das Vorsehen einer Schutzschicht auf einem Halbleitersubstrat, wobei die Schutzschicht wie oben beschrieben mehrere Teilschichten aufweisen kann. Im Halbleitersubstrat werden Lochgrabenkondensatoren ausgebildet, wobei die Lochgrabenkondensatoren jeweils im oberen Abschnitt ein Kontaktfenster (buried strap window) aufweisen. Im Bereich des Kontaktfensters schließt eine im Inneren eines Lochgrabens angeordnete Speicherelektrode des Lochgrabenkondensators elektrisch leitend an das angrenzende Halbleitersubstrat an. Außerhalb des Kontaktfensters ist der Lochgrabenkondensator gegen das umfangende Halbleitersubstrat elektrisch isoliert.
  • Die Lochgrabenkondensatoren werden im Speicherzellenfeld zu Zellenzeilen angeordnet. Durch die Schutzschicht werden zwischen den Zellenzeilen Wortleitungsgräben eingebracht, die parallel zu den Zellenzeilen verlaufen.
  • An Seitenwänden der Wortleitungsgräben wird ein Gatedielektrikum vorgesehen und auf dem Gatedielektrikum Gateelektroden in der Art von Seitenwand-Spacern angeordnet. Die Gateelektroden von Auswahltransistoren von in einer Zellenzeile benachbarten Speicherzellen schließen aneinander an und bilden Adressierungsleitungen aus. Die Wortleitungsgräben werden mit einem dielektrischen Material gefüllt, das unter halb der Oberkante der Schutzschicht Wortleitungsisolatorstrukturen ausbildet. Die Speicherelektroden der Lochgrabenkondensatoren werden bis unter die Oberkante einer Substratoberfläche des Halbleitersubstrats zurückgebildet, so dass zu den Lochgrabenkondensatoren hin orientierte vertikale Seitenwände der Schutzschicht freigelegt werden.
  • Die Schutzschicht bzw. die Siliziumnitridschicht als Bestandteil der Schutzschicht wird in einem Ätzprozess mit hohem isotropen Anteil zurückgebildet. Da die zu den Lochgräben hin orientierten vertikalen Seitenwände der Schutzschicht freiliegen, wird ein zwischen zwei Lochgrabenkondensatoren aufliegender Abschnitt der Schutzschicht jeweils von den zu den Lochgrabenkondensatoren orientierten Seiten aus zurückgebildet. Nach dem Rückbildungsschritt verbleiben remanente Abschnitte der Schutzschicht lediglich über denjenigen Bereichen des Halbleitersubstrats, die zur Ausbildung der Recess-Gräben vorgesehen sind. Da im Logikbereich keine vertikalen Seitenwände der Schutzschicht freiliegen, wird die Schutzschicht dort lediglich in der Schichtdicke zurückgebildet.
  • Eine Hilfsoxidschicht wird aufgebracht und bis zur Oberkante der remanenten Abschnitte der Schutzschicht zurückgebildet. Die remanenten Abschnitte der Schutzschicht werden selektiv zur Hilfsoxidschicht entfernt.
  • Damit ist aus der Schutzschicht in vorteilhafter und selbstjustierter Weise und ohne photolithographischen Prozess eine Maske zur Ausbildung der Recess-Gräben hervorgegangen.
  • Vor dem Einbringen der Recess-Gräben wird der Logikbereich durch eine Blockmaske abgedeckt. Die Recess-Gräben werden mit der Hilfsoxidschicht als Maske im Bereich des Speicherzellenfeldes in das Halbleitersubstrat eingebracht. Die Blockmaske über den Logikbereich wird entfernt. Die Recess-Gräben werden abgedeckt oder mindestens teilweise mit einem Dielektrikum gefüllt.
  • Der Logikbereich wird prozessiert, wobei im Logikbereich Logik-Transistorstrukturen ausgebildet werden.
  • Die nicht über ein Kontaktfenster mit einer Speicherelektrode verbundenen Source/Drain-Bereiche der Auswahltransistoren werden jeweils an eine Datenleitung angeschlossen.
  • Ein wesentlicher Vorzug des erfindungsgemäßen Verfahrens liegt in der selbstjustierten Ausbildung einer nichtphotolithographischen Maske zur Formierung der Recess-Gräben begründet.
  • Gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens werden die Wortleitungsgräben und flache Isolatorgräben im Logikbereich mit einem dielektrischen Material gefüllt, der Logikbereich einschließlich der flachen Isolatorstrukturen mit einer temporären Blockmaske abgedeckt und anschließend das dielektrische Material im Speicherzellenfeld zurückgebildet. Durch das zurückgebildete dielektrische Material werden in unteren Abschnitten der Wortleitungsgräben Boden-Isolatorstrukturen ausgebildet. Die Ausbildung der Isolatorstrukturen erfolgt in vorteilhafter Weise im Logikbereich und im Speicherzellenfeld simultan.
  • Gemäß einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens werden Source/Drain-Bereiche der Auswahltransistoren durch eine Implantation ausgebildet, wobei die remanenten und zurückgebildeten Abschnitte der Schutzschicht als Implantationsmaske herangezogen werden.
  • Das Füllen der Recess-Gräben umfasst nach einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens zunächst eine Oxidation der Seitenwände der Recess-Gräben. Ein konformer Nitrid-Liner wird abgeschieden und im Wesentlichen anisotrop bis unter die Oberkante der Hilfsoxidschicht zurückgebildet.
  • Teile des beschriebenen Verfahrens lassen sich in vorteilhafter Weise auch zur Herstellung bekannter Recess-Channel-Transistorstrukturen für Speicherzellen nach dem Oberbegriff des Patentanspruchs 5 heranziehen.
  • Dazu wird auf einem Halbleitersubstrat eine Schutzschicht vorgesehen. Im Halbleitersubstrat werden zu Zellenzeilen angeordnete Lochgrabenkondensatoren ausgebildet, wobei jeweils durch Füllen eines Lochgrabens mit einem leitfähigen Material eine Speicherelektrode des Lochgrabenkondensators ausgebildet wird. Die Speicherelektroden der Lochgrabenkondensatoren werden bis unterhalb der Unterkante der Schutzschicht zurückgebildet. Die Schutzschicht wird in einem Ätzprozess mit hohem isotrop wirkenden Anteil zurückgeätzt, so dass remanente Abschnitte der Schutzschicht jeweils selbstjustiert etwa mittig zwischen jeweils zwei in einer Zellenzeile benachbarten Lochgrabenkondensatoren verbleiben. Durch die zurückgebildeten remanenten Abschnitte der Schutzschicht wird eine Maske zur Implantation von im Halbleitersubstrat vorzusehenden Source/Drain-Bereichen der Auswahltransistoren und/oder eine Vorläufermaske zur Ausbildung von Recess-Gräben ausgebildet.
  • Zur Ausbildung der Recess-Gräben wird nach dem isotropen Zurückbilden der Schutzschicht eine Hilfsoxidschicht aufgebracht, die anschließend bis zur Oberkante der remanenten Abschnitte der Schutzschicht zurückgebildet wird.
  • Nach dem Entfernen der remanenten Abschnitte der Schutzschicht wird durch die Hilfsoxidschicht eine selbstjustierte Maske für das Einbringen von Recess-Gräben erzeugt.
  • Im Unterschied zu den vorgenannten Verfahren wird in diesem Fall in den Recess-Gräben ein Abschnitt einer Gateelektrode des jeweiligen Auswahltransistors vorgesehen. Im Unterschied zu üblichen Verfahren zur Herstellung herkömmlicher Recess-Channel-Transistoren entfällt die kritische Überlagerung der lithographischer Maske zur Ausbildung der Lochgraben mit der Maske zur Ausbildung der Recess-Gräben. Erfindungsgemäß erübrigt sich die lithographische Maske zur Ausbildung der Recess-Gräben, die stattdessen selbstjustiert zu den Lochgräben erzeugt wird.
  • Im nachfolgenden werden die Erfindung und deren Vorteile anhand von Figuren näher erläutert, wobei einander entsprechende Komponenten jeweils mit denselben Bezugszeichen bezeichnet sind: Es zeigen jeweils in vereinfachter und nicht maßstabsgetreuer schematischer Darstellung:
  • 1 einen schematischen Querschnitt durch eine bekannte Speicherzellenanordnung mit Auswahltransistoren mit in das Halbleitersubstrat eingekerbten Gateelektroden (grooved gate),
  • 2 zwei Querschnitte durch eine erfindungsgemäße Transistorstruktur nach einem ersten Ausführungsbeispiel der Erfindung,
  • 3 eine Draufsicht und Querschnitte durch ein erfindungsgemäßes Speicherzellenfeld mit Stapelkondensatoren nach einem zweiten Ausführungsbeispiel der Erfindung in unterschiedlichen Phasen des erfindungsgemä ßen Verfahrens nach einem dritten Ausführungsbeispiel und
  • 4 eine Draufsicht und Querschnitte durch ein erfindungsgemäßes Speicherzellenfeld mit Lochgrabenkondensatoren nach einem vierten Ausführungsbeispiel der Erfinung in unterschiedlichen Phasen des erfindungsgemäßen Verfahrens nach einem weiteren Ausführungsbeispiel.
  • Die 1 wurde bereits eingangs erläutert.
    •
  • Die 2 zeigt links einen Querschnitt durch eine erfindungsgemäße Transistorstruktur 98 und im rechten Bild einen Querschnitt senkrecht dazu.
  • In einem Halbleitersubstrat 1 sind entlang einer Substratoberfläche 10 entlang einer x-Achse ein erster Source/Drain-Bereich 12 und ein zweiter Source/Drain-Bereich 13 ausgebildet. Die beiden Source/Drain-Bereiche 12, 13 sind durch einen Recess-Graben 18 voneinander beabstandet. Der Recess-Graben 18 ist von der Substratoberfläche 10 bis unter eine Unterkante der Source/Drain-Bereiche 12, 13 eingebracht. Unterhalb der Source/Drain-Bereiche 12, 13 wird durch das Halbleitersubstrat 1 ein Bodybereich 14 der Transistorstruktur 98 ausgebildet. Der Bodybereich 14 ist durch eine Gateelektrode 2 umfangen und dabei durch ein Gatedielektrikum 16 von der Gateelektrode 2 beabstandet. Die Gateelektrode 2 erstreckt sich im Wesentlichen von der Unterkante der Source/Drain-Bereiche 12, 13 bis unterhalb einer Unterkante des Recess-Grabens 18. Der Recess-Graben 18 ist mit einem dielektrischen Material gefüllt oder bleibt ungefüllt. Der gefüllte oder nur abgedeckte Recess-Graben 18 bildet eine Recess-Struktur aus. Die Gatelektrode 2 ist in zwei Teilabschnitten in zwei parallel zur x-Achse verlaufenden Gateelektrodengräben 20a vorgesehen.
  • Im Betrieb der Transistorstruktur 98 wird durch ein geeignetes Potential an der Gateelektrode 2 in einem an das Gatedielektrikum 16 anschließenden Abschnitt des Bodybereichs 14 ein leitfähiger Kanal 15 zwischen den beiden Source/Drain-Bereichen 12, 13 ausgebildet. Durch den Kanal 15 fließt ein Zellenstrom 96. Die Länge des Kanals 15 wird im Wesentlichen durch die Tiefe der Recess-Struktur 18 bestimmt. Die effektive Kanalbreite wird durch die Ausdehnung der Gateelektrode 2 in zur Substratoberfläche 10 vertikaler Richtung bestimmt. Die Source/Drain-Bereiche 12, 13 sowie der Bodybereich 14 bilden ein aktives Gebiet 11, das in einem Steg 17 des Halbleitersubstrats 1 ausgebildet ist, wobei der Steg 17 auf mindestens zwei einander gegenüberliegenden Seiten von der Gateelektrode 2 begrenzt ist.
  • Die 3A zeigt eine Draufsicht auf einen Ausschnitt eines Speicherzellenfeldes. Die Speicherkondensatoren der Speicherzellen sind dabei als Stapelkondensatoren ausgebildet. Die Speicherzellen sind in zueinander orthogonalen Zellenzeilen und Zellenspalten und die Speicherkondensatoren innerhalb der Zellenzeilen und Zellenspalten jeweils abwechselnd mit Auswahltransistoren schachbrettartig angeordnet.
  • Die aktiven Gebiete 11 der Auswahltransistoren sind rechteckförmig dargestellt und innerhalb einer Zeile durch schmale Zellen-Isolatorgräben 64 voneinander separiert. Zwischen den durch die aktiven Gebiete 11 und die Zellen-Isolatorgräben 64 gebildeten Zellenzeilen sind Wortleitungsgräben 20 eingebracht, die eine größere Breite aufweisen als die Zellen-Isolatorgräben 64. Die Source/Drain-Bereiche 12, 13 der aktiven Gebietes 11 sind jeweils entlang der Zeilenachse entspre chend der x-Achse der 2 angeordnet. Die beiden Source/Drain-Bereiche 12, 13 jeweils eines aktiven Gebietes 11 werden durch einen Recess-Graben 18 voneinander separiert, der eine geringere Tiefe aufweist als die Wortleitungsgräben 20 und die Zellen-Isolatorgräben 64. Jeweils benachbarte Source/Drain-Bereiche 12, 13 von in einer Zellenspalte angeordneten aktiven Gebieten 11 sind jeweils abwechselnd einer Datenleitung 33 bzw. einem Stapelkondensator zugeordnet. Die Position der Stapelkondensatoren ergibt sich aus der Lage der jeweiligen Speicherelektroden 61, die jeweils auf einem Node-Pad 36 als oberer Abschluss einer Kondensator-Anschlussstruktur aufliegt.
  • Über die Kondensator-Anschlussstrukturen sind die ersten Source/Drain-Bereiche 12 mit der Speicherelektrode 61 des jeweils zugeordneten Stapelkondensators verbunden. Die zweiten Source/Drain-Bereiche 13 sind über Bitleitungskontakte 32 mit zwischen den Bitleitungskontakten 32 und einer Oberkante der Kondensator-Anschlussstrukturen bzw. Node-Pads 36 geführten Datenleitungen 33 verbunden.
  • Die 3C bis 3K stellen Querschnitte entlang der Linie A-B-C-D in 3A in verschiedenen Phasen eines Ausführungsbeispiels des erfindungsgemäßen Verfahrens dar.
  • Ein Halbleitersubstrat 1 wird bereitgestellt und auf einer Substratoberfläche 10 des Halbleitersubstrats 1 eine Spannungsausgleichsschicht, etwa aus Siliziumdioxid (pad oxide) aufgebracht. Optional werden zu diesem Zeitpunkt im Speicherzellenfeld Wannenimplantationen ausgeführt. Auf die Spannungsausgleichsschicht wird eine Siliziumnitridschicht (pad nitride) als Schutzschicht 51 aufgebracht. In einem photolithographischen Prozess werden aktive Gebiete 11 von Auswahltransistoren strukturiert, Die dazu notwendige Belichtung wird zweifach mit einem Kopf-zu-Kopf-Abstand von kleiner F ausgeführt.
  • Das Halbleitersubstrat 1 wird im Bereich eines Speicherzellenfeldes 91 durch breite Wortleitungsgräben 20 und senkrecht zu den Wortleitungsgräben 20 verlaufende schmale Zellen-Isolatorgräben 64 strukturiert, wobei zwischen den Wortleitungsgräben 20 und den Zellen-Isolatorgräben 64 im Halbleitersubstrat 1 Stege mit den aktiven Gebieten 11 ausgeformt werden. Durch einen Oxidationsprozess werden die Seitenwände der aktiven Gebiete 11 oxidiert. Gleichzeitig mit den Wortleitungsgräben 20 und den Zellen-Isolatorgräben 64 werden in einem das Speicherzellenfeld 91 ergänzenden Logikbereich 92 flache Isolatorgräben ausgebildet.
  • Die Zellen-Isolatorgräben 64, die Wortleitungsgräben 20 sowie die flachen Isolatorgräben werden mit Siliziumoxid gefüllt. Das Siliziumoxid wird planarisiert und dabei bis zur Oberkante der Schutzschicht 51 zurückgebildet. Der Logikbereich 92 einschließlich der flachen Isolatorgräben, wird durch eine Blockmaske abgedeckt und im Speicherzellenfeld 91 das Siliziumoxid in die Gräben 20, 64 zurückgeätzt.
  • Aus der 3C ist der Zustand eines wie beschrieben prozessierten Halbleitersubstrats 1 nach der Rückbildung des Siliziumoxids zu entnehmen. Auf einer Substratoberfläche 10 des Halbleitersubstrats 1 liegt die Schutzschicht 51 auf. Im Logikbereich 92 sind aus den flachen Isolatorgräben flache Isolatorstrukturen 23' hervorgegangen.
  • Im Speicherzellenfeld 91 sind Wortleitungsgräben 20 und Zellen-Isolatorgräben 64 mit derselben Tiefe durch die Schutzschicht 51 in das Halbleitersubstrat 1 eingebracht. Jeweils im unteren Abschnitt der Wortleitungsgräben 20 bzw. der Zel len-Isolatorgräben 64 sind durch das Siliziumoxid gebildete Boden-Isolatorstrukturen 23 angeordnet.
  • An den Seitenwänden der aktiven Gebiete 11 wird durch Oxidation des Materials des Halbleitersubstrats 1 ein Gatedielektrikum 16 ausgebildet. Durch konforme Abscheidung von Titannitrid oder dotiertem Polysilizium werden an den Seitenwänden der Wortleitungsgräben 20 sowie der Zellen-Isolatorgräben 64 Seitenwand-Spacerstrukturen 21 als Abschnitte von Gateelektroden ausgebildet.
  • Wie in der 3D dargestellt, sind dabei die Seitenwand-Spacerstrukturen 21 in den breiten Wortleitungsgräben 20 voneinander separiert, während sie in den schmalen Zellen-Isolatorgräben 64 aneinander anschließen und entlang der Zellenzeile zusammenhängende, leitfähige Strukturen bzw. Adressierungsleitungen bilden.
  • Nach Ausbildung der Seitenwand-Spacerstrukturen 21 werden die Wortleitungsgräben 20 sowie die Zellen-Isolatorgräben 64 mit einem dielektrischen Material gefüllt. Durch einen Planarisierungsschritt wird das dielektrische Material bis zur Oberkante der Schutzschicht 51 zurückgebildet. Das zurückgebildete dielektrische Material bildet in den Wortleitungsgräben 20 und den Zellen-Isolatorgräben 64 Wortleitungs-Isolatorstrukturen 24 aus.
  • Im Speicherzellenfeld 91 wird die Schutzschicht 51 entfernt und die Ausbildung von Source/Drain-Bereichen 12, 13 durch Dotieren von an die Substratoberfläche 10 anschließenden Abschnitten des im Bereich des Speicherzellenfelds 91 freigelegten Halbleitersubstrats 1 vorbereitet. Eine Hilfsschicht 71 aus n-dotiertem Polysilizium wird aufgebracht und durch einen Planarisationsschritt bis zur Oberkante der Wortlei tungs-Isolatorstrukturen 24 entsprechend der Oberkante der Schutzschicht 51 im Logikbereich 92 zurückgebildet.
  • Entsprechend der 3E ist die Schutzschicht 51 im Speicherzellenfeld 91 durch die Hilfsschicht 71 ersetzt. Ein an die Substratoberfläche 10 anschließender Abschnitt des Halbleitersubstrats 1 ist zur Vorbereitung der Ausbildung der Source/Drain-Bereiche 12, 13 dotiert.
  • Eine Hartmaske 72 wird im Bereich des Speicherzellenfeldes 91 auf die Hilfsschicht 71 sowie auf den im Logikbereich 92 remanenten Abschnitt der Schutzschicht 51 aufgebracht und durch ein photolithographisches Verfahren zur Ausbildung der Recess-Gräben 18 strukturiert.
  • Entsprechend der 3F ist die Hartmaske 72 an den zur Ausbildung der Recess-Gräben 18 vorgesehenen Stellen geöffnet.
  • Die Recess-Gräben 18 werden durch einen selektiv gegen Siliziumoxid wirkenden Ätzprozess durch die Öffnungen der Hartmaske 72 und durch die Hilfsschicht 71 in das Halbleitersubstrat 1 eingebracht. Die Maske zur Ausbildung der Recess-Gräben 18 ist streifenartig.
  • Die Seitenwände der Recess-Gräben 18 werden oxidiert. Die Recess-Gräben 18 werden mit Siliziumoxid gefüllt, das anschließend durch einen Planarisierungsschritt bis zur Oberkante der Hilfsschicht 71 zurückgebildet wird. Im Logikbereich 92 wird die Schutzschicht 51 entfernt. Eine Siliziumnitrid-Schutzbeschichtung 73 wird ganzflächig aufgebracht und anschließend im Logikbereich 92 wieder entfernt.
  • Die 3G zeigt die mit Siliziumoxid gefüllten Recess-Gräben 181 sowie die das Speicherzellenfeld 91 abdeckende Siliziumnitrid-Schutzbeschichtung 73.
  • Die Siliziumnitridschicht-Schutzbeschichtung 73 schützt die im Bereich des Speicherzellenfeldes 91 ausgebildeten Strukturen gegen eine Prozessierung im Logikbereich 92. Im Zuge der Prozessierung des Logikbereichs 92 werden im Logikbereich 92 Logik-Transistorstrukturen 93 mit Logik-Gatestrukturen 53 und Logik-Source/Drainbereichen 54 etwa im Zuge eines Dual-Work-Function-Prozesses ausgebildet. Ein Zwischenlagen-Dielektrikum 41 wird aufgebracht und planarisiert. In einem photolithographischen Prozess werden in das Zwischenlagen-Dielektrikum 41 Öffnungen korrespondierend zu mit einer Datenleitung 33 zu verbindenden zweiten Source/Drain-Bereichen 13 eingebracht.
  • Die 3H zeigt im Logikbereich 92 Logik-Transistorstrukturen 93 mit Logik-Gatestrukturen 53 und Logik-Source/Drain-Bereichen 54. Im Speicherzellenfeld 91 ist das Zwischenlagen-Dielektrikum 41 zusammen mit der unterliegenden Siliziumnitrid-Schutzbeschichtung 73 oberhalb der zweiten Source/Drain-Bereiche 13 geöffnet.
  • Die Öffnungen im Zwischenlagen-Dielektrikum 41 werden mit einem leitfähigen Material, etwa Wolfram, gefüllt. Nach einem Planarisierungsschritt bildet das in die Öffnungen zurückgebildete leitfähige Material Bitkontakte 32 aus, die an die den zweiten Source/Drain-Bereichen 13 zugeordneten Abschnitten der Hilfsschicht 71 anschließen.
  • Aufeinander folgend wird erneut ein leitfähiges Material, etwa Wolfram, sowie Siliziumnitrid abgeschieden. In einem photolithographischen Verfahren werden die Siliziumnitridschicht und die unterliegende Schicht aus dem leitfähigen Material gemeinsam strukturiert, wobei aus der Schicht aus dem leitfähigen Material Datenleitungen 33 und aus der Siliziumnitridschicht ein die Datenleitungen 33 abdeckendes Datenleitungs-Dielektrikum 42 hervorgehen. Vertikale Seitenwände der Datenleitungen 33 werden durch konforme Abscheidung und anisotrope Rückätzung mit Siliziumnitrid-Spacerstrukturen bedeckt. Zwischen den Datenleitungen 33 wird mittels Abscheidung und nachfolgender Rückbildung bis zur Oberkante des Datenleitungs-Dielektrikum 42 ein weiteres Fülldielektrikum 43 (BL inter dielectric fill) vorgesehen.
  • Entsprechend der 3I sind die zweiten Source/Drain-Bereiche jeweils über Bitleitungskontakte 32 mit oberhalb der Substratoberfläche 10 geführten Datenleitungen 33 verbunden. Die Datenleitungen 33 sind durch ein Datenleitungsdielektrikum 42 abgedeckt. Zwischen den Datenleitungen 33 ergänzt ein Zwischendatenleitungs-Dielektrikum 43 das Zwischenlagen-Dielektrikum 41. Äquivalent dazu ist im Logikbereich 92 eine Verdrahtungsebene 32' ausgeformt.
  • Eine weitere Siliziumdioxidschicht wird abgeschieden und Kondensator-Anschlussstrukturen 35 strukturiert, über die die ersten Source/Drain-Bereiche 12 mit Speicherelektroden 61 von in der Folge zu prozessierenden Stapelkondensatoren 7 zu verbinden sind. Dabei werden mittels einer Ätzung durch die weitere Siliziumdioxidschicht und zwischen zwei jeweils durch Siliziumnitrid-Spacerstrukturen gekapselte Datenleitungen 33 hindurch Abschnitte der leitfähigen Hilfsschicht 71 im Bereich der ersten Source/Drain-Bereiche 12 freigelegt. Die auf diese Weise erzeugten Kontaktlöcher werden mit einem leitfähigen Material, etwa Wolfram, gefüllt. Das leitfähige Material wird planarisiert, wobei in den Kontaktlöchern Kondensator-Anschlussstrukturen 35 ausgebildet werden. Auf den Kon densator-Anschlussstrukturen 35 liegen flächenmäßig erweiterte Node-Pads 36 auf.
  • Die 3J zeigt Kondensator-Anschlussstrukturen 35, die bis zur Oberkante der mit den ersten Source/Drain-Bereichen 12 korrespondierenden Abschnitte der Hilfsschicht 71 geführt sind.
  • Anschließend werden Stapelkondensatoren 7 ausgebildet, deren Speicherelektroden 61 jeweils auf den Node-Pads 36 aufliegen und an sie anschließen.
  • In der 3K sind als Stapelkondensatoren 7 ausgebildete Speicherkondensatoren 6 dargestellt. Die Stapelkondensatoren 7 umfassen jeweils eine Speicherelektrode 61, eine Gegenelektrode 63 und ein die beiden Elektroden 61, 63 voneinander beabstandendes Kondensatordielektrikum 62. Die Speicherelektroden 61 schließen jeweils elektrisch leitend an den jeweils zugeordneten Node-Pad 36 an.
  • Die Struktur sowie die Funktionsweise der Speicherzelle werden anhand der beiden in der 3B dargestellten Querschnitte erläutert.
  • Das linke Bild der 3B zeigt einen Querschnitt durch eine erfindungsgemäße Speicherzelle längs einer durch die Anordnung der beiden Source/Drain-Bereiche 12, 13 vorgegebenen Zeilenrichtung, die eine x-Achse definiert. Das rechte Bild zeigt zwei in zwei benachbarten Zellenzeilen angeordnete Speicherzellen senkrecht zur x-Achse, wobei die beiden Source/Drain-Bereiche 12, 13 zweier benachbarter Auswahltransistoren jeweils gegeneinander versetzt angeordnet sind.
  • Wie dem linken Bild der 3B weiter zu entnehmen ist, sind die aktiven Gebiete 11 von jeweils in einer Zellenzeile benachbarten Auswahltransistoren durch Zellen-Isolatorgräben 64 voneinander separiert. Innerhalb des aktiven Gebiets 11 ist jeweils ein erster Source/Drain-Bereich 12 ausgebildet, der über einen Abschnitt einer Hilfsstruktur 71 und eine Kondensator-Anschlussstruktur 36 mit einer Speicherelektrode 61 eines Stapelkondensators verbunden ist. Ein zweiter Source/Drain-Bereich 13 ist über einen weiteren Abschnitt der Hilfsstruktur 71 und über einen daran anschließenden Bitleitungskontakt 32 mit einer Datenleitung 33 verbunden. Der untere Abschnitt der Zellen-Isolatorgräben 64 ist mit einer Boden-Isolatorstruktur 23 gefüllt. Zwischen den beiden Source/Drain-Bereichen 12, 13 bildet das Halbleitersubstrat 1 einen Body-Bereich 14 aus, in das ein Recess-Graben 18 eingebracht ist.
  • Dem rechten Bild der 3B ist zu entnehmen, dass die aktiven Gebiete 11 entlang der x-Achse durch Gateelektroden in Form von Seitenwand-Spacerstrukturen 21 eingefasst werden, die durch ein Gatedielektrikum 16 vom Halbleitersubstrat 1 bzw. den aktiven Gebieten 11 beabstandet sind.
  • Wird die Gateelektrode bzw. die Seitenwand-Spacerstruktur 21 mit einem geeigneten Potential beaufschlagt, so bildet sich in den den Seitenwand-Spacerstrukturen 21 am Gatedielektrikum 16 gegenüberliegenden Abschnitten des Bodygebietes 14 ein leitfähiger Kanal 15 aus, der die beiden Source/Drain-Bereiche 12, 13 miteinander verbindet. Die effektive Kanallänge Leff des Kanals 15 ergibt sich durch die Tiefe des gefüllten Recess-Grabens 18. Die effektive Kanalbreite Weff des Kanals 15 ergibt sich durch den Abstand der Unterkante der Recess-Struktur im Recess-Graben 18 zur Unterkante der Seitenwand-Spacerstrukturen 21.
  • In den Zeichnungen der 4 ist ein Ausführungsbeispiel für ein Verfahren zur Ausbildung eines Speicherzellenfeldes mit Lochgrabenkondensatoren als Speicherkondensatoren dargestellt.
  • Die 4A zeigt die zu prozessierende Struktur in der Draufsicht. Die Auswahltransistoren sind dabei durch ihnen zugeordnete aktive Gebiete 11 dargestellt. Die aktiven Gebiete 11 sind mit den jeweils zugeordneten Lochgrabenkondensatoren 8 in Zellenzeilen angeordnet, die gegeneinander versetzt angeordnet sind, so dass sich eine schachbrettartige Anordnung von aktiven Gebieten 11 und Lochgrabenkondensatoren 8 ergibt. Das aktive Gebiet 11 einer Speicherzelle wird innerhalb einer Zellenzeile durch jeweils zwei Lochgrabenkondensatoren 8 begrenzt, wobei einer der beiden das aktive Gebiete 11 begrenzenden Lochgrabenkondensatoren 8 ein Kontaktfenster aufweist, in dessen Bereich ein erster Source/Drain-Bereich 12 des aktiven Gebiets 11 an eine Speicherelektrode 61 im Inneren des Lochgrabenkondensators 8 anschließt. Von der Speicherelektrode des anderen Lochgrabenkondensators 8' ist das aktive Gebiet 11 durch eine im Innern des Lochgrabenkondensators 8 vorgesehene Kragenisolatorstruktur isoliert.
  • Zwischen den durch die Lochgrabenkondensatoren 8 und die aktiven Gebiete 11 gebildeten Zellenzeilen sind Wortleitungsgräben 20 eingebracht, die einen oberen Abschnitt der Lochgrabenkondensatoren 8 schneiden. Orthogonal zu den Wortleitungsgräben 20 sind Datenleitungen 33 geführt, die über Bitleitungskontakte 32 mit jeweils einem zweiten Source/Drain-Bereich 13 der Auswahltransistoren bzw. der aktiven Gebiete 11 verbunden sind. Jeweils zwischen den Bitleitungen 33 sind in die aktiven Gebiete 11 Recess-Gräben 18 eingebracht, die jeweils die ersten Source/Drain-Bereiche 12 von den zweiten Source/Drain-Bereichen 13 separieren und deren Tiefe eine effektive Kanallänge Leff der Auswahltransistoren vorgibt.
  • Im Folgenden ist ein Ausführungsbeispiel für das erfindungsgemäße Verfahren zur Herstellung eines DRAMs mit einem solchen Speicherzellenfeld entlang des Querschnitts A-B-C-D der 4A dargestellt.
  • Auf ein Halbleitersubstrat 1 wird eine Schutzschicht 51 aus Siliziumnitrid aufgebracht, der eine Spannungsausgleichsschicht unterliegt. In das Halbleitersubstrat 1 werden durch einen photolithographischen Prozess Lochgräben eingebracht. In bzw. an den Lochgräben orientiert werden Lochgrabenkondensatoren 8 ausgebildet. Die Lochgrabenkondensatoren 8 sind in einem oberen Abschnitt jeweils durch eine Kragenisolatorstruktur 81 ausgekleidet, durch die eine im Innern des Lochgrabens vorgesehene Speicherelektrode 61 gegen die im anschließenden Halbleitersubstrat 1 ausgebildeten aktiven Gebiete 11 isoliert ist. Gegenüber jeweils einem in der Zellenzeile benachbarten aktiven Gebiet 11 weist die Kragenisolatorstruktur 81 eine Öffnung auf, die ein Kontaktfenster 82 bildet. Die Ausbildung des Lochgrabenkondensators 8 wird durch die Ausbildung der Speicherelektrode 61 abgeschlossen, zu der der Lochgraben abschließend mit dotiertem Polysilizium gefüllt wird, das anschließend bis zur Oberkante der Schutzschicht 51 zurückgebildet wird.
  • Durch einen photolithographischen Prozess werden streifenartig Wortleitungsgräben 20 parallel zu den Zellenzeilen eingebracht. Die Zellenzeilen werden durch die Wortleitungsgräben 20 voneinander separiert. Freiliegende vertikale Seitenwände der aktiven Gebiete 11 werden oxidiert. Die Wortleitungsgräben 20 im Speicherzellenfeld 91 und flache Isolatorgräben im Logikbereich 92, die etwa aus demselben lithographischen Pro zess hervorgegangen sind, werden mit Siliziumoxid gefüllt, das anschließend bis zur Oberkante der Schutzschicht 51 zurückgebildet wird. Durch einen nur im Speicherzellenfeld 91 wirkenden Rückätzschritt wird das Siliziumoxid in die Wortleitungsgräben 20 zurückgebildet.
  • In der 4B ist das zurückgebildete Siliziumoxid dargestellt, durch das in unteren Abschnitten der Wortleitungsgräben 20 Boden-Isolatorstrukturen 23 ausgebildet werden. Im Logikbereich 92 ist das Siliziumoxid nicht zurückgebildet und bildet flache Isolatorstrukturen 23' aus.
  • Im Speicherzellenfeld 91 wird das aktive Gebiet 11 eines Auswahltransistors, der einem Lochgabenkondensator 8' zugeordnet ist, durch zwei Lochgrabenkondensatoren 8, 8' begrenzt. Die Speicherelektrode 61 des Lochgrabenkondensators 8' schließt im Bereich eines Kontaktfensters 82 an das aktive Gebiet 11 an. Die Speicherelektrode 61 des zweiten, das aktive Gebiet 11 in der Zellenzeile begrenzenden Lochgrabenkondensators 8 ist durch die Kragenisolatorstruktur 81 gegen das aktive Gebiet 11 der Speicherzelle isoliert.
  • Durch einen Oxidationsprozess wird auf den freiliegenden vertikalen Seitenwänden der aktiven Gebiete 11 ein Gatedielektrikum 16 ausgebildet. Durch konforme Abscheidung und anisotrope Rückätzung eines leitfähigen Materials wie Titannitrid oder dotiertes Polysilizium werden an den Seitenwänden der Wortleitungsgräben 20 Gateelektroden in der Art von Seitenwand-Spacerstrukturen 21 ausgebildet. In der Folge werden die Wortleitungsgräben 20 mit einem dielektrischen Material gefüllt, das durch einen Planarisierungsschritt bis zur Oberkante der Schutzschicht 51 zurückgebildet wird und in den Wortleitungsgräben 20 Wortleitungs-Isolatorstrukturen 24 ausbildet. Durch einen selektiv auf Polysilizium wirkenden Ätz schritt wird die Oberkante der Speicherelektrode 61 bis unter die Unterkante der Schutzschicht 51 zurückgebildet.
  • In der 4C sind die Seitenwand-Spacerstrukturen 21 in den Wortleitungsgräben 20 dargestellt, die jeweils ein aktives Gebiet 11 beidseitig einschließen. Die innerhalb eines Wortleitungsgrabens 20 angeordneten Seitenwand-Spacerstrukturen 21 sind durch die Wortleitungs-Isolatorstruktur 24 voneinander isoliert. Die jeweils die Gateelektrode ausbildenden Seitenwand-Spacerstrukturen 21 von jeweils in einer Zellenzeile benachbarten aktiven Gebieten 11 schließen über die dazwischenliegenden Lochgrabenkondensatoren 8, 8' aneinander an und bilden Adressierungsleitungen aus.
  • Die Schutzschicht 51 bzw. ein Siliziumnitridschichtanteil davon wird mit einem Ätzprozess mit isotrop wirkendem Anteil zurückgebildet. Da die zu den Lochgrabenkondensatoren 8, 8' orientierten vertikalen Seitenwände der remanenten Abschnitte der Schutzschicht 51 freiliegen, wird die Schutzschicht 51 auch von den zu den Lochgrabenkondensatoren 8, 8' orientierten Seitenflächen aus zurückgebildet. Der Rückbildungsprozess wird abgebrochen, sobald remanente Abschnitte 511 der zurückgebildeten Schutzschicht jeweils den zur Ausbildung der Recess-Gräben 18 vorgesehenen Abschnitt des aktiven Gebiets 11 abdecken.
  • In der 4D sind die Abschnitte der in dieser Weise zurückgebildeten Schutzschicht 511 dargestellt. Die Abschnitte der zurückgebildeten Schutzschicht 511 weisen eine geringere Schichtdicke auf als die ursprüngliche Schutzschicht 51. Über die durch die Wortleitungsisolatorstrukturen 24 abgedeckten Seitenflächen der Schutzschicht 51 ist kein Ätzangriff erfolgt. Dagegen wurde die Schutzschicht 51 von den zu den Lochgrabenkondensatoren 8 orientierten Seitenflächen aus zu rückgebildet und bedeckt lediglich einen mittleren Abschnitt des aktiven Gebiets 11 vollständig zwischen den beiden benachbarten Wortleitungs-Isolatorstrukturen 24. Von den den Wortleitungs-Isolatorstrukturen 24 zugewandten Seitenflächen aus ist keine Rückbildung der Schutzschicht 51 erfolgt.
  • Durch Implantation wird ein an die Substratoberfläche 10 anschließender Abschnitt des Halbleitersubstrats 1 dotiert und damit die Formierung von Source/Drain-Bereichen 12, 13 vorbereitet. Eine Hilfsoxidschicht 84 wird aufgebracht und durch einen Planarisierungsschritt bis zur Oberkante der zurückgebildeten Schutzschicht 511 zurückgebildet. Die zurückgebildeten remanenten Abschnitte 511 der Schutzschicht werden entfernt und für den folgenden Ätzschritt der Logikbereich 93 durch eine Blockmaske 52 aus einem Photoresistmaterial abgedeckt.
  • Es ergibt sich die in der 4E dargestellte Struktur. Die Schutzschicht 51 bzw. 511 ist vollständig entfernt. Statt dessen liegt im Bereich des Speicherzellenfelds 91 eine strukturierte Hilfsoxidschicht 84 auf. Die Öffnungen der Hilfsoxidschicht 84 korrespondieren zu den zurückgebildeten, remanenten Abschnitten 511 der Schutzschicht 51. Die Hilfsoxidschicht 84 bildet eine Maske für den folgenden Ätzprozess zur Ausbildung der Recess-Gräben 18. Die Maske ist selbstjustiert zu den Lochgrabenkondensatoren 8. Der Logikbereich 92 ist durch eine Blockmaske 52 abgedeckt.
  • Durch die Öffnungen der Hilfsoxidschicht 84 werden Recess-Gräben 18 in das Halbleitersubstrat 1 eingebracht.
  • Der Ätzprozess zur Ausbildung der Recess-Gräben 18 erfolgt selektiv gegen das Siliziumoxid der Hilfsoxidschicht 84 und weiterhin selektiv gegen das Photoresistmaterial der Blockmaske 52.
  • In der 4F sind die in das Halbleitersubstrat 1 im Bereich der aktiven Gebiete 11 eingebrachten Recess-Gräben 18 dargestellt. Durch den Recess-Graben 18 werden innerhalb des aktiven Gebietes 11 ein erster Source/Drain-Bereich 12, der mit der Speicherelektrode 61 des zugeordneten Lochgrabenkondensators 8 verbunden ist, von einem zweiten Source/Drain-Bereich 13 separiert.
  • Die Blockmaske 52 wird entfernt und die durch die Recess-Gräben 18 freigestellten Abschnitte der aktiven Gebiete 11 oxidiert. Eine konforme Siliziumnitridschicht wird abgeschieden und dabei die Recess-Gräben 18 gefüllt. Die konform abgeschiedene Siliziumnitridschicht wird bis zur Oberkante der Hilfsoxidschicht 84 zurückgebildet.
  • Entsprechend der 4G sind die Recess-Gräben 18 mit einer Siliziumnitridfüllstruktur 182 gefüllt. Das Abscheiden sowie das Zurückbilden der Siliziumnitridschicht werden so gesteuert, dass die Siliziumnitridschicht im Logikbereich 92 vollständig entfernt wird.
  • Der Logikbereich 92 wird prozessiert, wobei Logik-Transistorstrukturen mit Logik-Gatestrukturen 53 und Logik-Source/Drain-Bereichen 54 ausgebildet werden. Nach Ausbildung der Logik-Gatestrukturen 53 wird ein dielektrisches Material aufgebracht, das die Logik-Gatestrukturen 53 voneinander isoliert und im Bereich des Speicherzellenfeldes 91 als Zwischenlagen-Dielektrikum 41 vorgesehen wird.
  • Die durch das Zwischenlagen-Dielektrikum 41 abgedeckten Strukturen im Speicherzellenfeld 91 sowie im Logikbereich 92 sind in der 4H dargestellt.
  • In das Zwischenlagen-Dielektrikum 41 werden durch ein photolithographisches Verfahren Öffnungen bis zur Substratoberfläche 10 im Bereich der zweiten Source/Drain-Bereiche 13 vorgesehen. Die Öffnungen werden mit einem leitfähigen Material, etwa Wolfram gefüllt. Nach Rückbildung des Füllmaterials bis zur Oberkante des Zwischenlagen-Dielektrikums 41 werden durch das leitfähige Material Bitleitungskontakte 32 ausgebildet, die im Bereich der zweiten Source/Drain-Bereiche 13 an das Halbleitersubstrat 1 anschließen. Eine Schicht aus einem leitfähigen Material wird aufgebracht und durch ein photolithographisches Verfahren aus der Schicht aus dem leitfähigen Material Datenleitungen 33 strukturiert. Zwischen den Datenleitungen 33 wird ein Zwischendatenleitungs-Dielektrikum 43 vorgesehen.
  • Entsprechend der 4I geht aus dem Verfahren ein DRAM mit einem Speicherzellenfeld 91 und einem Logikbereich 92 hervor. Das Speicherzellenfeld 91 umfasst Speicherzellen mit jeweils einem Auswahltransistor 9 und einem Lochgrabenkondensator 8. Das aktive Gebiet 11 des Auswahltransistors 9 ist in einem Steg 17 des Halbleitersubstrats 1 ausgebildet.
  • Innerhalb einer Zellenzeile ist der Steg 17 durch jeweils zwei benachbarte Lochgrabenkondensatoren 8 begrenzt. Zu benachbarten Zellenzeilen hin wird der Steg 17 durch parallel verlaufende Wortleitungsgräben 20 begrenzt. Entlang der zu den Wortleitungsgräben 20 orientierten Seitenwänden der Stege 17 ist ein Gatedielektrikum 16 ausgebildet.
  • Ferner sind in den Wortleitungsgräben 20 entlang der Stege 17 angeordnete Gateelektroden vorgesehen, die in der Art von Seitenwand-Spacerstrukturen 21 ausgebildet sind. Die Seitenwand-Spacerstrukturen 21 sitzen in den Wortleitungsgräben 20 auf Boden-Isolatorstrukturen 23 auf. Die Lochgrabenkondensatoren 8 sind im oberen Abschnitt durch eine Kragenisolatorstruktur 81 ausgekleidet, die eine im Inneren eines Lochgrabens angeordnete Speicherelektrode 61 gegen das an den oberen Abschnitt des Lochgrabens anschließende Halbleitersubstrat 1 und gegen die dort ausgebildeten Strukturen isoliert. Die Kragenisolatorstruktur 81 ist auf der dem aktiven Gebiet 11 des zugeordneten Auswahltransistors zugewandten Seite zurückgebildet, so dass die Speicherelektrode 61 im Bereich eines Kontaktfensters 82 an den ersten Source/Drain-Bereich 12 des zugeordneten Auswahltransistors elektrisch leitend anschließt.
  • Ein zweiter Source/Drain-Bereich 13 des Auswahltransistors schließt an die Kragenisolatorstruktur 81 des Lochgrabenkondensators 8 der benachbarten Speicherzelle an. Zwischen den beiden Source/Drain-Bereichen 12, 13 ist ein Recess-Graben 18 eingebracht und mit einer Siliziumnitridfüllung 182 gefüllt. Der zweite Source/Drain-Bereich 13 schließt an einen auf der Substratoberfläche 10 aufliegenden Bitleitungskontakt 32 an, über den der zweite Source/Drain-Bereich 13 mit einer oberhalb der Bitleitungskontakte vorgesehenen Datenleitung 33 verbunden ist.
    • 1
    Halbleitersubstrat
    10
    Substratoberfläche
    11
    aktives Gebiet
    12
    erster Source/Drain-Bereich
    13
    zweiter Source/Drain-Bereich
    14
    Bodybereich
    15
    Kanal
    16
    Gatedielektrikum
    17
    Steg
    18
    Recess-Graben
    181
    Füllung Recess-Graben
    182
    Füllung Recess-Graben
    2
    Gateelektrode
    2a
    hochleitfähiger Abschnitt
    20
    Wortleitungsgraben
    20a
    Gateelektrodengraben
    21
    Seitenwand-Spacerstruktur
    22
    Adressierungsleitung
    23
    Boden-Isolatorstruktur
    23'
    flache Isolatorstruktur
    24
    Wortleitungs-Isolatorstruktur
    31
    Bitkontakt
    32
    Bitleitungskontakt
    33
    Datenleitung
    33'
    Datenleitung
    35
    Kondensator-Anschlussstruktur
    36
    Node-Pad
    41
    Zwischenlagen-Dielektrikum
    42
    Datenleitungsdielektrikum
    43
    Zwischendatenleitungs-Dielektrikum
    44
    Zwischenkondensator-Dielektrikum
    51
    Schutzschicht
    511
    zurückgebildete Schutzschicht
    52
    Blockmaske
    53
    Logik-Gatestruktur
    54
    Logik-Source/Drain-Bereich
    6
    Speicherkondensator
    61
    Speicherelektrode
    62
    Kondensatordielektrikum
    63
    Gegenelektrode
    64
    Zellen-Isolatorgraben
    7
    Stapelkondensator
    71
    Hilfsschicht
    72
    Hartmaske
    73
    Siliziumnitrid-Schutzbeschichtung
    8
    Lochgrabenkondensator
    80
    Lochgraben-Recess
    81
    Kragenisolatorstruktur
    82
    Kontaktfenster
    84
    Hilfsoxidschicht
    9
    Auswahltransistor
    91
    Zellenfeld
    92
    Logikbereich
    93
    Logik-Transistorstruktur
    94
    intergate dielectric fill
    95
    Gatestapel-Isolatorstruktur
    96
    Zellenstrom
    97
    Speicherzelle
    98
    Transistorstruktur

Claims (27)

  1. Transistorstruktur mit – zwei in einem Halbleitersubstrat (1) ausgebildeten, in einer zu einer Substratoberfläche (10) des Halbleitersubstrats (1) horizontalen Ebene entlang einer x-Achse angeordneten und durch eine Recess-Struktur (18) voneinander beabstandeten Source/Drain-Bereichen (12, 13), wobei – durch einen Umriss einer aus den Querschnitten der Source/Drain-Bereiche (12, 13) sowie der Recess-Struktur (18) in der horizontalen Ebene zusammengesetzten Hilfsfläche ein Oberflächenumriss eines aktiven Gebietes (11) und durch vertikale Projektionslinien des Oberflächenumrisses in das Halbleitersubstrat (1) eine Seitenwandung des aktiven Gebietes (11) vorgegeben sind und – durch ein Potential an einer Gateelektrode (2) die Ausbildung eines leitfähigen Kanals (15) zwischen den beiden Source/Drain-Bereichen (12, 13) steuerbar ist, dadurch gekennzeichnet, dass ein erster Abschnitt der Gateelektrode (2) entlang der Seitenwandung angeordnet ist und dabei entlang der x-Achse mindestens zwischen den beiden Source/Drain-Bereichen (12, 13) sowie in zur Substratoberfläche vertikaler Richtung mindestens von den Unterkanten der Source/Drain-Bereiche (12, 13) bis über eine Unterkante der Recess-Struktur (18) hinaus ausgebildet ist.
  2. Transistorstruktur nach Anspruch 1, dadurch gekennzeichnet, dass die Gateelektrode (2) einen zweiten, dem ersten Abschnitt an der Recess-Struktur (18) gegenüberliegenden Abschnitt aufweist.
  3. Transistorstruktur nach Anspruch 2, dadurch gekennzeichnet, dass die Gateelektrode (2) das aktive Gebiet (11) vollständig umfängt.
  4. Transistorstruktur nach einem der beiden Ansprüche 2 oder 3, dadurch gekennzeichnet, dass – das aktive Gebiet (11) zwei zur x-Achse parallele Seitenwandabschnitte aufweist und in einem zwischen zwei parallelen Gateelektrodengräben (20a) vorgesehenem Steg (17) des Halbleitersubstrats (1) ausgebildet ist und – die Gateelektrode (2) durch ein Gatedielektrikum (16) vom aktivem Gebiet (11) beabstandet in den Gateelektrodengräben (20a) vorgesehen ist.
  5. Speicherzelle mit – einem Speicherkondensator (6) zur Speicherung elektrischer Ladung und – einem mit einer Source/Drain-Strecke in Serie zum Speicherkondensator (6) geschalteten Auswahltransistor (9) mit gekrümmtem Kanal (15) mit – einem mit einer Speicherelektrode (61) des Speicherkondensators (6) verbundenen ersten Source/Drain-Bereich (12), – einem mit einer Datenleitung (33) zur Zu- und Ableitung der elektrischen Ladung verbundenen zweiten Source/Drain-Bereich (13) sowie – einer mit einer Adressierungsleitung (22) zur Steuerung der Speicherzelle (97) verbundenen Gateelektrode (2), wobei eine effektive Kanallänge Leff des Auswahltransistors (9) durch die Tiefe einer zwischen den beiden Source/Drain-Bereichen (12, 13) eingebrachten Recess-Struktur (18) bestimmt ist, dadurch gekennzeichnet, dass die Gateelektrode (2) des Auswahltransistors (9) entsprechend der Transistorstruktur (98) nach einem der Ansprüche 1 bis 4 ausgebildet und dadurch eine effektive Kanalbreite Weff des Auswahltransistors (9) vergrößert ist.
  6. Speicherzellenfeld mit einer Mehrzahl von in Zellenzeilen und Zellenspalten angeordneten Speicherzellen (97) mit – jeweils einem Speicherkondensator (6) zur Speicherung von elektrischer Ladung und – jeweils einem mit einer Source/Drain-Strecke in Serie zum Speicherkondensator (6) geschalteten Auswahltransistor (9) mit gekrümmtem Kanal (15) mit – einem mit einer Speicherelektrode (61) des Speicherkondensators (6) verbundenen ersten Source/Drain-Bereich (12), – einem mit einer Datenleitung (33) zur Übertragung der elektrischen Ladung verbundenen zweiten Source/Drain-Bereich (13) sowie – einer mit einer Adressierungsleitung (22) zur Steuerung der Speicherzelle (97) verbundenen Gateelektrode (2), wobei eine effektive Kanallänge Leff des Auswahltransistors (9) durch die Tiefe einer zwischen den beiden Source/Drain-Bereichen (12, 13) eingebrachten Recess-Struktur (18) bestimmt ist, dadurch gekennzeichnet, dass – die Gateelektroden (2) der Auswahltransistoren (9) jeweils entsprechend der Gateelektrode (2) der Transistorstruktur (98) nach einem der Ansprüche 1 bis 4 ausgebildet ist, so dass eine effektive Kanalbreite Weff der Auswahltransistoren (9) jeweils vergrößert ist und – die Gateelektroden (2) von Auswahltransistoren (98) von jeweils in einer Zellenzeile angeordneten Speicherzellen (97) aneinander anschließend sowie durch die miteinander verbundenen Gateelektroden (2) die Adressierungsleitungen (22) ausgebildet sind.
  7. Speicherzellenfeld nach Anspruch 6, dadurch gekennzeichnet, dass die Speicherkondensatoren (6) und die Auswahltransistoren (9) in der Art eines Schachbrettmusters angeordnet sind, wobei die Auswahltransistoren (9) jeweils einander diagonal benachbarten ersten Feldern und die Speicherkondensatoren (6) jeweils dazwischenliegenden und diagonal benachbarten zweiten Feldern zugeordnet sind.
  8. Speicherzellenfeld nach einem der Ansprüche 6 oder 7, dadurch gekennzeichnet, dass die Speicherkondensatoren (6) als Stapelkondensatoren (7) oberhalb einer Substratoberfläche (10) des Halbleitersubstrats (1) ausgebildet sind.
  9. Speicherzellenfeld nach Anspruch 8, dadurch gekennzeichnet, dass – die aktiven Gebiete (11) mit rechteckförmigem Oberflächenumriss ausgebildet und jeweils innerhalb einer Zellenzeile durch schmale Zellen-Isolatorgräben (64) voneinander separiert, – die Zellenzeilen durch breite Wortleitungsgräben (20) voneinander separiert, – die Recess-Strukturen (18) parallel zu den Zellen-Isolatorgräben (64) und äquidistant zu jeweils zwei benachbarten Zellen-Isolatorgräben (64) vorgesehen, – die Adressierungsleitungen (22) in den Wortleitungsgräben (20) vorgesehen und – die Datenleitungen (33) über der Substratoberfläche (10) jeweils oberhalb der Recess-Strukturen (18) und der Zellen-Isolatorgräben (64) geführt sind, so dass sich ein geringer Flächenbedarf der Speicherzellen (97) ergibt.
  10. Speicherzellenfeld nach Anspruch 9, dadurch gekennzeichnet, dass die Zellen-Isolatorgräben (64) und die Wortleitungsgräben (20) die gleiche Tiefe aufweisen.
  11. Speicherzellenfeld nach einem der Ansprüche 9 oder 10, dadurch gekennzeichnet, dass die Weite der Zellen-Isolatorgräben (64) geringer und die Weite der Wortleitungsgräben (20) größer ist als die zweifache Schichtdicke der Adressierungsleitungen (22).
  12. Speicherzellenfeld nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, dass die Recess-Strukturen (18) aus Siliziumoxid sind.
  13. Speicherzellenfeld nach Anspruch 7, dadurch gekennzeichnet, dass die Speicherkondensatoren (6) als an jeweils einem in das Halbleitersubstrat (1) eingebrachten Lochgraben orientierte Lochgrabenkondensatoren (8) ausgebildet sind.
  14. Speicherzellenfeld nach Anspruch 13, dadurch gekennzeichnet, dass – die aktiven Gebiete (11) innerhalb einer Zellenzeile durch die Lochgrabenkondensatoren (8) und die Zellenzeilen durch Wortleitungsgräben (20) voneinander separiert, – die Recess-Gräben (18) senkrecht zu den Wortleitungsgräben (20) und äquidistant zu den zwei jeweils benachbarten Lochgrabenkondensatoren (8) vorgesehen, – die Adressierungsleitungen (22) in den Wortleitungsgräben (20) angeordnet und – die Datenleitungen (33) oberhalb der Substratoberfläche (10) senkrecht zu den Wortleitungsgräben (20) geführt sind, wobei die Recess-Strukturen (18) zwischen den Datenleitun gen (33) angeordnet sind und sich ein geringer Flächenbedarf der Speicherzellen (97) ergibt.
  15. Speicherzellenfeld nach einem der Ansprüche 13 oder 14, dadurch gekennzeichnet, dass die Recess-Strukturen (18) aus Siliziumnitrid sind.
  16. Verfahren zur Herstellung eines DRAMs mit einem Speicherzellenfeld (91) nach einem der Ansprüche 8 bis 12 und einem Logikbereich (92) mit den Schritten: – Vorsehen einer Schutzschicht auf einem Halbleitersubstrat (1); – Einbringen breiter Wortleitungsgräben (20) und zu den Wortleitungsgräben (20) senkrechter schmaler Zellen-Isolatorgräben (64) in das Halbleitersubstrat (1); – Anordnen von Gateelektroden (2) an Seitenwänden der Wortleitungsgräben (20) und der Zellen-Isolatorgräben (64), wobei an einander gegenüberliegenden Seitenwänden der Wortleitungsgräben (20) vorgesehene Gateelektroden (2) voneinander isoliert und an einander gegenüberliegenden Seitenwänden der Zellen-Isolatorgräben (64) angeordnete Gateelektroden (2) miteinander verbunden werden; – Füllen der Wortleitungsgräben (20) und der Zellen-Isolatorgräben (64) mit einer Wortleitungsisolatorstruktur (24); – Entfernen der Schutzschicht (51) im Speicherzellenfeld (91); – Aufbringen einer Hilfsschicht (71) aus leitfähigem Halbleitermaterial; – Zurückbilden der Hilfsschicht (71) bis zur Oberkante der Wortleitungs-Isolatorstruktur (24); – Einbringen von Recess-Gräben (18) zwischen jeweils zwei Zellen-Isolatorgräben (64); und – Erzeugen der Recess-Strukturen durch Abdecken oder Füllen der Recess-Gräben (18) mit einem dielektrischen Material.
  17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, dass nach dem Einbringen der Wortleitungsgräben – die Wortleitungsgräben (20), die Zellenfeld-Isolatorgräben (62) und flache Isolatorgräben im Logikbereich (91) mit einem dielektrischen Material gefüllt werden, – der Logikbereich (92) einschließlich der flachen Isolatorstrukturen mit einer Blockmaske abgedeckt wird und – das dielelektrische Material im Speicherzellenfeld zurückgebildet wird, womit in unteren Abschnitten der Wortleitungsgräben (20) und der Zellen-Isolatorgräben (64) Boden-Isolatorstrukturen (23) ausgebildet werden.
  18. Verfahren nach einem der Ansprüche 16 oder 17, dadurch gekennzeichnet, dass die Recess-Gräben (18) eingebracht werden, indem – auf die Hilfsschicht (71) eine Hartmaske (72) aus Siliziumoxid aufgebracht und photolithographisch strukturiert wird und – die Recess-Gräben (18) durch einen selektiv gegen Siliziumoxid wirkenden Ätzprozess eingebracht werden.
  19. Verfahren nach einem der Ansprüche 16 bis 18, dadurch gekennzeichnet, dass die Prozessierung des Logikbereichs (92) folgende Schritte umfasst: – Entfernen der Schutzschicht (51) im Logikbereich (92); – Aufbringen einer Siliziumnitrid-Schutzbeschichtung (73); – Entfernen der Siliziumnitrid-Schutzbeschichtung (73) im Logikbereich (92); und – Ausbilden von Logik-Transistorstrukturen im Logikbereich (92).
  20. Verfahren zur Herstellung eines DRAMs mit einem Speicherzellenfeld (91) nach einem der Ansprüche 13 bis 15 und einem Logikbereich, mit den Schritten – Vorsehen einer Schutzschicht (51) auf einem Halbleitersubstrat (1); – Ausbilden von Lochgrabenkondensatoren (8) im Halbleitersubstrat (1); – Einbringen von parallelen Wortleitungsgräben (20) in das Halbleitersubstrat (1); – Anordnen der Gateelektroden (2) an den Seitenwänden der Wortleitungsgräben (20), wobei an einander gegenüberliegenden Seitenwänden der Wortleitungsgräben (20) angeordnete Gateelektroden (2) voneinander isoliert vorgesehen werden; – Füllen der Wortleitungsgräben (20) mit einer Wortleitungs-Isolatorstruktur (24); – Zurückbilden der Speicherelektroden (61) der Lochgrabenkondensatoren (8); – isotropes Zurückbilden der Schutzschicht (51), so dass zurückgebildete remanente Abschnitte (511) der Schutzschicht im Logikbereich (92) vollständig deckend und im Speicherzellenfeld (91) über denjenigen Bereichen verbleiben, die zur Ausbildung von Recess-Gräben (18) vorgesehen sind, – Aufbringen einer Hilfsoxidsschicht (84); – Zurückbilden der Hilfsoxidschicht (84) bis zur Oberkante der remanenten Abschnitte der Schutzschicht (511); – Entfernen der remanenten Abschnitte der Schutzschicht (511); – Einbringen der Recess-Gräben (18) mit der Hilfsoxidschicht (84) als Maske; – Erzeugen der Recess-Strukturen durch Abdecken oder Füllen der Recess-Gräben (18) mit einem dielektrischen Material.
  21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass nach dem Einbringen der Wortleitungsgräben (20) – die Wortleitungsgräben (20) und flache Isolatorgräben im Logikbereich (92) mit einem dielektrischen Material gefüllt werden, – der Logikbereich (92) mit einer temporären Blockmaske abgedeckt wird und – das dielektrische Material im Speicherzellenfeld (91) zurückgebildet wird, so dass aus dem dielektrischen Material in unteren Abschnitten der Wortleitungsgräben (20) Boden-Isolatorstrukturen (23) ausgebildet werden.
  22. Verfahren nach einem der Ansprüche 20 oder 21, dadurch gekennzeichnet, dass nach dem Zurückbilden der Schutzschicht (51) die Source/Drain-Bereiche (12, 13) ausgebildet werden, wobei durch die remanenten Abschnitte (511) der Schutzschicht eine Implantationsmaske ausgebildet wird.
  23. Verfahren nach einem der Ansprüche 20 bis 22, dadurch gekennzeichnet, dass das Füllen der Recess-Gräben (18) folgende Schritte umfasst – Oxidation der Seitenwände der Recess-Gräben (18); – Abscheiden eines konformen Nitrid-Liners; – Zurückbilden des konformen Nitrid-Liners bis unter die Oberkante der Hilfsoxidschicht (84), so dass aus dem Nitrid-Liner eine Füllung (182) der Recess-Gräben (18) hervorgeht.
  24. Verfahren nach einem der Ansprüche 20 bis 23, dadurch gekennzeichnet, dass vor dem Einbringen der Recess-Gräben 18 der Logikbereich mit einer Blockmaske (52) aus einem Photoresistmaterial abgedeckt wird.
  25. Verfahren zur Herstellung von Auswahltransistoren für DRAMs mit einem Speicherzellenfeld mit Speicherzellen nach dem Oberbegriff des Anspruchs 5 und mit Lochgrabenkondensatoren als Speicherkondensatoren, mit den Schritten – Vorsehen einer Schutzschicht (51) auf einem Halbleitersubstrat (1); – Ausbilden von in Zellenzeilen angeordneten Lochgrabenkondensatoren (8), wobei jeweils durch Füllen eines Lochgrabens mit einem leitfähigen Material eine Speicherelektrode (61) des Lochgrabenkondensators (8) ausgebildet wird; – Zurückbilden der Speicherelektroden (61) der Lochgrabenkondensatoren (8) bis unterhalb der Unterkante der Schutzschicht (51); und – isotropes Zurückbilden der Schutzschicht (51), so dass zurückgebildete remanente Abschnitte (511) der Schutzschicht (51) jeweils selbstjustiert zwischen zwei in einer Zellenzeile benachbarten Lochgrabenkondensatoren (8) verbleiben und durch die zurückgebildeten remanenten Abschnitte (511) der Schutzschicht (51) eine Maske zur Implantation von im Halbleitersubstrats (1) vorzusehenden Source/Drain-Bereichen (12,13) und/oder eine Vorläufermaske zur Ausbildung von Recess-Gräben (18) ausgebildet wird.
  26. Verfahren nach Anspruch 25, dadurch gekennzeichnet, dass nach dem isotropen Zurückbilden der Schutzschicht (51) – eine Hilfsoxidschicht (84) aufgebracht, – die Hilfsoxidschicht (84) bis zur Oberkante der remanenten Abschnitte (511) der Schutzschicht (51) zurückgebildet und – durch Entfernen der remanenten Abschnitte (511) der Schutzschicht (51) eine selbstjustierte Maske für das Einbringen von Recess-Gräben (18) erzeugt wird.
  27. Verfahren nach Anspruch 26, dadurch gekennzeichnet, dass in den Recess-Gräben (18) jeweils ein Abschnitt einer Gateelektrode (2) des jeweiligen Auswahltransistors vorgesehen wird.
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