DE112004001862T5

DE112004001862T5 - Speicherbauelement und Verfahren zur Anwendung einer positiven Gatebelastung zur Wiederherstellung einer zu stark gelöschten Zelle

Info

Publication number: DE112004001862T5
Application number: DE112004001862T
Authority: DE
Inventors: Darlene San Jose Hamilton; Zhizheng Sunnyvale Liu; Mark W. San Jose Randolph; Yi Fremont He; Edward Saratoga Hsia; Kulachet Palo Alto Tanpairoj; Mimi Santa Clara Lee; Alykhan Santa Clara Madhani
Original assignee: Advanced Micro Devices Inc
Current assignee: Spansion LLC
Priority date: 2003-10-02
Filing date: 2004-09-16
Publication date: 2006-08-17
Also published as: CN1864231B; WO2005038815A1; KR20060092238A; TW200519949A; GB0606725D0; US20050073886A1; KR101099772B1; GB2425201A; JP2007507830A; CN1864231A; JP5160787B2; GB2425201B; TWI363349B; US6967873B2

Abstract

Verfahren zum Löschen einer elektrisch löschbaren programmierbaren Nur-Lese-Flash-Speichereinrichtung (EEPROM), die mehrere Speicherzellen (10) mit jeweils einer Ladungsspeicherschicht (28) enthält, die mindestens eine erste Ladungsspeicherzelle (36) und eine zweite Ladungsspeicherzelle (38) aufweist, wobei die Ladungsspeicherschicht (28) zwischen einer oberen dielektrischen Schicht (30) und einer unteren dielektrischen Schicht (26) angeordnet ist, und mit einer Gateelektrode (32), die über der oberen dielektrischen Schicht (30) angeordnet ist, wobei die untere dielektrische Schicht (26) über einem Substrat (12) mit einem ersten leitenden Gebiet (16) benachbart zu der ersten Ladungsspeicherzelle (36) und einem zweiten leitenden Gebiet (14) benachbart zu der zweiten Ladungsspeicherzelle (38) angeordnet ist, wobei das Verfahren umfasst:
(a) Anlegen eines Löschimpulses (110) an die mehreren Speicherzellen (10);
(b) Verifizieren des Löschens (120) der mehreren Speicherzellen (10), um zu bestimmen, ob zu gering gelöschte Speicherzellen in den mehreren Speicherzellen (10) vorhanden sind; und
(c) Anlegen einer positiven Gatebelastung (130) an die mehreren...

Description

Technisches Gebiet
Die vorliegende Erfindung betrifft im Allgemeinen das Gebiet nicht flüchtiger Speicherbauelemente und betrifft insbesondere eine Flash-Speichereinrichtung, etwa eine dielektrische elektrisch löschbare und programmierbare Nur-Lesespeicher-Flash-Einrichtung (EEPROM) mit Ladungsträgereinfang, und ein Verfahren zum Löschen derselben.
Hintergrund der Erfindung
Ein ständiges Betreben in der Fertigung moderner integrierter Schaltungen besteht darin, die Anzahl der Datenbits, die pro Einheitsfläche gespeichert sind, in einer integrierten Schaltungsspeichereinheit, etwa einer elektrisch löschbaren und programmierbaren Nur-Lesespeicher-Flash-Einrichtung (EEPROM) zu erhöhen. Speichereinheiten enthalten häufig eine große Anzahl an Kernspeichereinrichtungen (manchmal auch als Speicherzellen bezeichnet). Beispielsweise ist eine konventionelle dielektrische Flashspeichereinrichtung mit Ladungsträgereinfang in der Lage, zwei Datenbits in einem „Doppelbit"-Format zu speichern. D. h., ein Bit kann unter Anwendung einer Speicherzelle auf einer ersten Seite des Speicherbauelements gespeichert werden, und ein zweites Bit kann unter Anwendung einer Speicherzelle auf einer zweiten Seite des Speicherbauelements gespeichert werden.
Jede Speichereinrichtung ist funktionsmäßig so ausgebildet, dass diese programmiert, gelesen und gelöscht werden kann mittels des Anlegens geeigneter Spannungspotentiale. Typischerweise kann die Gateelektrode jedes Bauteils mit einer Wortleitung verbunden werden, und das Source und Drain können jeweils mit einer Bitleitung zum Anlegen der diversen Spannungspotentiale an die entsprechenden Komponenten der Speichereinrichtung verbunden werden.
Das Programmieren einer derartigen Einrichtung kann beispielsweise durch das Einbringen heißer bzw. hochenergetischer Elektronen erreicht werden. Das Einbringen heißer Elektronen beinhaltet das Anlegen geeigneter Spannungspotentiale an jeweils die Gateelektrode, das Source und das Drain der Speichereinrichtung für eine spezifizierte Zeitdauer, bis die ladungsspeichernde Schicht Ladungen angesammelt hat. Ein derartiger Prozess ist im Hinblick auf eine Speichereinrichtung mit NOR-Architektur in dem US-Patent 6,215,702 offenbart, das hiermit durch Bezugnahme in seiner Gesamtheit mit eingeschlossen ist.
Das Löschen eines derartigen Bauelements kann beispielsweise durch den Einfang heißer Löcher bewerkstelligt werden. Das Einbringen heißer Löcher beinhaltet das Anlegen geeigneter Spannungspotentiale an die Gateelektrode und das Drain, während das Source schwebend bzw. geerdet ist, um eine der Speicherzellen (typischerweise das normale Bit) zu löschen). Andererseits wird das komplementäre Bit gelöscht, indem das Drain schwebend bleibt und geeignete Spannungspotentiale an das Source und an das Gate angelegt werden. Alternativ können sowohl das normale als auch das komplementäre Bit gleichzeitig gelöscht werden.
In einem Flash-Speicher-Array werden zahlreiche Speicherzellen typischerweise gleichzeitig gelöscht. Das Löschen der Speicherzellen kann bewerkstelligt werden, indem wiederholt kurze Löschimpulse angelegt werden, wie dies zuvor beschrieben ist. Nach dem jeden Löschpuls kann eine Verifizierung des Löschens ausgeführt werden, um zu bestimmen, ob jede Zelle in dem Array „unterpegelig gelöscht bzw. zu wenig oder zu gering" gelöscht ist (d. h. ob die Zelle eine Schwellwertspannung über einer vorbestimmte Grenze aufweist). Wenn eine zu wenig gelöschte Zelle erkannt wird, wird ein zusätzlicher Löschimpuls an das gesamte Array angelegt. Mit einer derartigen Löschprozedur werden Zellen, die nicht zu wenig gelöscht sind, wiederholt gelöscht, was dazu führt, dass einige Zellen „zu stark" gelöscht werden, bevor andere Zellen ausreichend gelöscht sind. Eine Speicherzelle, die eine Schwellwertspannung aufweist, die unter eine vorbestimmte Schwelle gelöscht ist, wird üblicherweise als zu stark gelöscht bezeichnet. In diesem Falle verarmt die ladungsspeichernde Schicht der zu stark gelöschten Zellen an Elektronen und wird positiv geladen.
Ein zu stark gelöschter Zustand ist aus vielen Gründen unerwünscht. Beispielsweise verschlechtern sich die Programmiereigenschaften einer zu stark gelöschten Zelle rascher, wodurch unter anderem die Anzahl der Zyklen beeinflusst wird, mit der die Zelle neu programmiert werden kann. Zu stark gelöschte Zellen sind auch unerwünscht, da diese einen Bitleitungsleckstrom während der Programmier- und/oder Leseprozeduren hervorrufen können.
Angesichts der zuvor beschriebenen Situation besteht ein Bedarf für ein Bauelement und ein Verfahren zum Löschen eines Arrays aus Mehrfachbitspeicherzellen, wobei das zu starke Löschen reduziert und die Schwellwertspannungsverteilung stabilisiert wird.
WO 03/063167 offenbart ein Verfahren zum Löschen eines Speicherarrays mit mehreren dielektrischen Doppelbitladungseinfangspeicherzellen, wobei das Verfahren das Anlegen eines Löschimpulses an die mehreren Speicherzellen und das Verifizieren des Löschens der mehreren Speicherzellen umfasst, um zu bestimmen, ob es Speicherzellen mit zu geringer Löschung gibt.
US 5,680,350 offenbart das Anlegen einer positiven Gatebelastung an eine Speichereinrichtung mit schwebendem Gate, wobei jede Einrichtung Ladung in einer leitenden Schicht speichert.
US 5,400,286 offenbart ebenso das Anlegen einer positiven Wortleitungs- (Gate) Belastung an eine Speichereinrichtung mit schwebendem Gate, wobei jede Einrichtung Ladung in einer leitenden Schicht speichert.
Überblick über die Erfindung
Gemäß einem Aspekt der Erfindung richtet sich diese an ein Verfahren zum Löschen einer elektrisch löschbaren und programmierbaren Nur-Lese-Flash-Speichereinrichtung (EEPROM). Die Speichereinrichtung kann mehrere Speicherzellen aufweisen, wovon jede eine Ladungsspeicherzelle mit mindestens einer ersten ladungsspeichernden Zelle und einer zweiten ladungsspeichernden Zelle aufweist. Die ladungsspeichernde Schicht kann zwischen einer oberen dielektrischen Schicht und einer unteren dielektrischen Schicht angeordnet sein. Eine Gateelektrode ist über der oberen dielektrischen Schicht angeordnet, und die untere dielektrische Schicht ist über einem Substrat angeordnet. Das Substrat weist ein erstes leitendes Gebiet benachbart zu der ersten ladungsspeichernden Zelle und ein zweites leitendes Gebiet benachbart zu der zweiten ladungsspeichernden Zelle auf. Das Verfahren umfasst das Anlegen eines Löschimpulses an die mehreren Speicherzellen und das Verifizieren des Löschens der mehreren Speicherzellen, um zu bestimmen, ob es Speicherzellen mit zu geringer Löschung in den mehreren Speicherzellen gibt. Es wird eine positive Gatespannung bzw. Gatebelastung gleichzeitig an die mehreren Speicherzellen angelegt.
Kurze Beschreibung der Zeichnungen
Diese und weitere Merkmale der vorliegenden Erfindung gehen aus der folgenden Beschreibung und den Zeichnungen hervor, wobei:
1 eine schematische Querschnittsansicht einer beispielhaften Doppelbit-Speichereinrichtung mit zu starker Löschung ist, auf die ein Verfahren zum Löschen einer Speichereinrichtung gemäß der vorliegenden Erfindung angewendet werden kann;
2 eine Draufsicht eines Teils eines beispielhaften Arrays aus Speicherzellen ist, auf die ein Verfahren zum Löschen eines Arrays gemäß der vorliegenden Erfindung angewendet wird;
3 ein Flussdiagramm ist, das ein Verfahren zum Löschen einer Speichereinrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt;
4 ein Flussdiagramm ist, das ein Verfahren zum Löschen einer Speichereinrichtung gemäß einer alternativen Ausführungsform der vorliegenden Erfindung darstellt;
5 ein Flussdiagramm ist, das ein Verfahren zum Löschen einer Speichereinrichtung gemäß einer alternativen Ausführungsform der vorliegenden Erfindung darstellt;
6 ein Flussdiagramm ist, das ein Verfahren zum Löschen einer Speichereinrichtung gemäß einer alternativen Ausführungsform der vorliegenden Erfindung darstellt; und
7 eine Schwellwertspannungsverteilung nach einem Löschvorgang gemäß der vorliegenden Erfindung zeigt.
Beschreibung der Erfindung
In der folgenden detaillierten Beschreibung sind ähnliche Komponenten mit gleichen Bezugszeichen belegt, unabhängig davon, ob sie in unterschiedlichen Ausführungsformen der vorliegenden Erfindung auftreten. Um die vorliegende Erfindung in einer klaren und knappen Weise darzustellen, sind die Zeichnungen nicht notwendigerweise maßstabsgetreu und gewisse Merkmale sind in einer etwas schematischen Form gezeigt.
In 1 ist eine beispielhafte nicht flüchtige dielektrische elektrisch löschbare und programmierbare Nur-Lese-Flash-Speichereinrichtung (EEPROM) mit Ladungsträgereinfang 10 gezeigt, in der ein oder mehrere der diversen Aspekte der Erfindung verwirklicht werden können. Die Speichereinrichtung 10 umfasst ein P-Halbleitersubstrat 12. In dem Substrat 12 sind ein N-Source 14 und ein N-Drain 16 ausgebildet. Ein Körper 18 ist zwischen dem Source 14 und dem Drain 16 angeordnet. Das Source 14 und das Drain 16 können optionale Erweiterungsgebiete (die manchmal auch als leicht dotierte flache Implantationsgebiete bezeichnet sind) und tief dotierte Gebiete aufweisen. Das Substrat 12, das Source 14, das Drain 16 und der Körper 18 können beispielsweise aus einem Halbleiter, etwa geeignet dotiertes Silizium, hergestellt sein.
Über dem Körper 18 befindet sich eine dielektrische Schicht 26 (die auch als Tunneloxidschicht oder untere dielektrische Schicht bezeichnet wird), die beispielsweise aus Siliziumoxid (SiO₂) oder einem anderen Material mit einem standardmäßigen ε oder einem Material mit hohem ε hergestellt ist (beispielsweise mit einer relativen Permittivität von über 10 in einer Ausführungsform und in einer weiteren Ausführungsform von über 20).
Über der unteren dielektrischen Schicht 26 ist eine Ladungsträgereinfangschicht (die auch als Ladungsspeicherschicht 28 bezeichnet ist) angeordnet. Die Ladungsspeicherschicht 28 kann beispielsweise aus einem nicht leitenden Material einschließlich Siliziumnitrid (Si₃N₄), Siliziumoxid mit variierbaren Polysiliziuminseln, implantierten Oxid und dergleichen hergestellt sein.
Über der Ladungsspeicherschicht 28 ist eine weitere dielektrische Schicht 30 angeordnet (die auch als obere dielektrische Schicht bezeichnet wird), die aus einem Material, etw beispielsweise Siliziumoxid, einem anderen Material mit standardmäßigem ε oder einem Material mit großem ε hergestellt ist.
Über der oberen dielektrischen Schicht 30 ist eine Gateelektrode 32 angeordnet. Die Gateelektrode 32 kann beispielsweise aus polykristallinem Silizium („Poly") oder einem anderen geeigneten Material, etwa einem Metall oder Metalloxid, hergestellt sein. Die Gateelektrode 32, die obere dielektrische Schicht 30, die Ladungsspeicherschicht 28 und die untere dielektrische Schicht 26 bilden ein gestapeltes Gate. Seitenwandabstandshalter 35 können benachbart an lateralen Seitenwänden des gestapelten Gates zur Verwendung beim Steuern von Dotierstoffimplantationen, Bauteileigenschaften, und dergleichen angeordnet sein. Eine Austrittsarbeitsfunktion des gestapelten Gates steuert einen Kanal 20 in dem Körper 18. Der Kanal 20 erstreckt sich von dem Source 14 zu dem Drain 16.
Wie der Fachmann erkennt, können Modifizierungen an dem gestapelten Gate und an der Herstellung des Source 14, des Drains 16 und des Körpers 18 durchgeführt werden. Derartige Modifizierungen beinhalten Änderungen der physikalischen Anordnung der Spei chereinrichtung 10, die verwendeten Materialien, die Dotierstoffparameter und dergleichen. Jedoch können die Programmier- und Löschtechniken, die hierin beschrieben sind, in Verbindung mit einer modifizierten Einrichtung verwendet werden, ohne vom Schutzbereich der vorliegenden Erfindung abzuweichen.
Die Speichereinrichtung 10 ist funktionsmäßig so ausgebildet, dass diese durch das Anlegen geeigneter Spannungspotentiale an jeweils die Gateelektrode 32, das Source 14 und das Drain 16 programmiert, verifiziert, gelesen und gelöscht werden kann. Genauer gesagt, die Gateelektrode 32 kann verbunden sein mit oder gebildet sein aus einer Wortleitung (W₁), das Source 14 kann gekoppelt sein mit oder gebildet sein aus einer ersten Bit-Leitung (BL₁) und das Drain 16 kann gekoppelt sein mit oder hergestellt sein aus einer zweiten Bitleitung (BL₂), um diverse Spannungspotentiale an die entsprechenden Komponenten der Speichereinrichtung 10 anzulegen.
Wie in 2 gezeigt ist, sind die Speicherzellen oder Einrichtungen 10 in einem Array 80 aus Reihen und Spalten angeordnet, wobei jede Reihe eine Wortleitung (WL₀, WL₁, ..., WL_m) ist, die angekoppelt ist oder gebildet ist aus der Gateelektrode jeder Speicherzelle oder die Spalten sind Bitleitungen (BL₀, BL₁, ..., BL_n), die angekoppelt sind oder gebildet sind aus dem Source und dem Drain jeder Speicherzelle. Es werden diverse Spannungspotentiale an die entsprechenden Komponenten jeder Speichereinrichtung, etwa die Bitleitungen BL₀, BL₁, ..., BL_n) und Wortleitungen (WL₀, WL₁, ..., WL_m) angelegt, wobei eine periphere Schaltung 90 verwendet wird, die, ohne einschränkend zu sein, Spannungsquellen, Bitleitungstreiber und/oder Steuerungen und Wortleitungstreiber und/oder Steuerungen enthält.
In einer Ausführungsform ist die Speichereinrichtung als ein Bauelement mit virtueller Masse ausgebildet. D. h. während diverser Operationen der Speichereinrichtung 10 können entweder das Source 14 oder das Drain 16 als eine Quelle für Elektronen dienen, und das Source 14 oder das Drain 16 können geerdet oder mit einem Referenzpotential verbunden werden. Des weiteren kann die Speichereinrichtung 10 zumindest mit einer benachbarten Speichereinrichtung (wie in 2 gezeigt ist) in Reihe geschaltet werden, so dass das Source 14 aus einem leitenden Gebiet gebildet werden kann, das auch ein Drain der benachbarten Speichereinrichtung bildet.
In einer Ausführungsform kann das leitende Gebiet als eine vergrabene Bitleitung eingerichtet sein. Folglich ist auch das Drain der benachbarten Speichereinrichtung mit der zweiten Bitleitung BL₂ verbunden. Ein Source der benachbarten Speichereinrichtung kann gekoppelt sein zu oder gebildet sein aus einer dritten Bitleitung BL₃. Eine Gateelektrode der benachbarten Speichereinrichtung kann ebenso gekoppelt sein mit oder gebildet sein aus der ersten Wortleitung BL₁. In ähnlicher Weise kann das Drain 16 aus einem leitenden Gebiet hergestellt sein, das auch das Source einer weiteren Speichereinrichtung bildet, die benachbart zur Seite des Drains 16 der Speichereinrichtung 10 angeordnet ist. Zu beachten ist, dass die Source und Drain benachbarter Speichereinrichtungen nicht aus einem einzelnen leitenden Gebiet hergestellt sein müssen, sondern dass diese aus separaten Strukturen aufgebaut sein können, die elektrisch miteinander verbunden sind (beispielsweise ein Paar leitender Gebiete, die durch ein Grabenisolationsgebiet getrennt sind und mittels einer leitenden Schicht, etwa einem Silizid verbunden sind).
In einer noch weiteren Ausführungsform können die untere dielektrische Schicht 26, die Ladungsspeicherschicht 28 und die obere dielektrische Schicht 30 einen kontinuierlichen Schichtstapel (oder „ONO-Schicht") bilden, unter dem Bitleitungen verlaufen (diese „vergrabenen" Bitleitungen dienen auch als das Source 14 und das Drain 16). Wortleitungen, die auch als die Gateelektroden dienen, können über der ONO-Schicht verlaufen. Beispiele dieser Ausführungsform sind gezeigt und detaillierter in der US-Patentanmeldung 6,307,784 und 6,442,074 beschrieben, deren Offenbarung hiermit in der Gesamtheit durch Bezugsnahme mit eingeschlossen ist.
Es sei wieder auf 1 verwiesen; wie aus der folgenden Erläuterung deutlich wird, enthält die Speichereinrichtung 10 in der Ladungsspeicherschicht 28 ein erstes Ladungsspeichergebiet oder eine Zelle 36 (die hierin auch als erste Zelle oder normales Bit bezeichnet wird) benachbart zu dem Drain 16 und ein zweites Ladungsspeichergebiet oder Zelle 38 (die im Weiteren auch als eine zweite Zelle oder komplementäres Bit bezeichnet wird) benachbart zu dem Source 14. In der dargestellten Ausführungsform besitzt die Speichereinrichtung 10 einen Aufbau symmetrisches Bauelement, so dass das Programmieren, Verifizieren, Lesen und Löschen der ersten Ladungsspeicherzelle 36 und der zweiten Ladungsspeicherzelle 38 durch entsprechendes Vertauschen der Rollen von dem Source 14 und dem Drain 16 während dieser Operationen möglich ist. Folglich können die Begriffe Source und Drain ver tauscht verwendet werden, abhängig davon, ob das normale Bit 36 oder das komplementäre Bit 38 programmiert, verifiziert, gelesen oder gelöscht wird.
Es sei weiterhin auf 1 verwiesen; das Programmieren der Ladungsspeicherzellen 36 und 38 aus einem „leeren" Zustand heraus (der z. B. einen binären Wert von „1" repräsentiert) auf einen geladenen Zustand (der beispielsweise einen binären Wert von „0" repräsentiert), kann unter Anwendung konventioneller Verfahren durchgeführt werden. Zu beachten ist, dass der leere Zustand einer Ladungsmenge entspricht, die in der Ladungsspeicherzelle 36, 38 gespeichert ist, die während eines Lesevorgangs eine Schwellwertspannung (V_T) der Speicherzelle 10 gleich oder auf weniger als eine Löschschwellwertspannung gemäß einer Löschzustandsschwellwertspannungsverteilung setzen würde. Der programmierte Zustand entspricht einer von der Ladungsspeicherzelle 36, 38 gespeicherten Ladungsmenge, die während eines Lesevorgangs die Schwellwertspannung der Speicherzelle 10 gemäß einer Schwellwertspannungsverteilung so setzen würde, dass diese höher ist als die Löschschwellwertspannung und innerhalb einer Schwellwertverteilung für einen programmierten Zustand liegt. In einer Ausführungsform kann die Speicherzelle 10 unter Anwendung einer Mehrfachpegelzellen-(MLC) Programmierung programmiert werden. Die MLC-Programmierung kann verwirklicht werden, indem jede Ladungsspeicherzelle 36, 38 mit einer Ladungsmenge programmiert wird, die aus einer von mehreren unterscheidbaren Ladungsmengen ausgewählt ist, die auch als Programmierpegel bezeichnet sind. In einer Ausführungsform gibt es vier Programmierpegel (oder unterscheidbare Ladungsmengen) für jede Ladungsspeicherzelle 36, 38 einschließlich eines unprogrammierten Zustands (der auch als „leer bzw. blank" bezeichnet wird), eine unterste oder erste Ladungsmenge (die auch als „Pegel 1" bezeichnet wird), eine mittlere oder zweite Ladungsmenge (die auch als „Pegel 2" bezeichnet wird) und eine höchste oder dritte Ladungsmenge (die auch als „Pegel 3" bezeichnet wird).
In einer Ausführungsform beinhaltet die Programmiertechnik das Einführen heißer Elektronen, das auch als Einführung heißer Kanalelektronen (CHE) bezeichnet wird. Es sollte beachtet werden, das Modifizierungen an dem Programmierverfahren durchgeführt werden können, um speziellen Variationen der verwendeten speziellen Speichereinrichtung Rechnung zu tragen.
Unter Anwendung der Einprägung heißer Elektronen kann die erste Ladungsspeicherzelle 36 programmiert werden, indem Spannungen an das Drain 16 und an die Gateelektrode 32 angelegt werden. Das Source 14 dient als eine Quelle für Elektronen für die CHE-Programmierung der ersten Ladungsspeicherzelle 36. In einer Ausführungsform wird ein Spannungspotential auch an das Source 14 angelegt (anstatt das Source 14 zu erden oder schwebend zu lassen, wie dies in konventionellen dielektrischen Flash-Einrichtungen mit Ladungsträgereinfang anzutreffen ist).
Die an die Gateelektrode 32, das Source 14 und das Drain 16 angelegten Spannungen erzeugen ein vertikales elektrisches Feld in den dielektrischen Schichten 26, 30 und der Ladungsspeicherschicht 28 und ein laterales elektrisches Feld entlang der Länge des Kanals 20 von dem Source 14 zu dem Drain 16. Bei einer gegebenen Schwellwertspannung wird der Kanal 20 invertiert, so dass Elektronen aus dem Source 14 abgesaugt werden und in Richtung des Drain 16 beschleunigt werden. Wenn die Elektronen sich entlang dem Kanal 20 bewegen, nehmen sie Energie auf und beim Erreichen einer ausreichend hohen Energie überwinden die Elektronen die Potentialbarriere der unteren dielektrischen Schicht 26 und gelangen in die Ladungsspeicherschicht 28, in der die Elektronen eingefangen werden.
Die Wahrscheinlichkeit, dass Elektronen die Potentialbarriere überwinden, ist maximal in dem Bereich der ersten Ladungsspeicherzelle 36, der benachbart zu dem Drain 16 angeordnet ist, in welchem die Elektronen die meiste Energie erhalten haben. Diese beschleunigten Elektronen werden als heiße Elektronen bezeichnet und sobald diese in die Ladungsspeicherschicht eingeführt wurden, bleiben diese in der ersten Ladungsspeicherzelle 36 der Ladungsspeicherschicht 28. Die eingefangenen Elektronen neigen nicht dazu, sich lateral über die Ladungsspeicherschicht 28 auf Grund der geringen Leitfähigkeit der Schicht und auf Grund des kleinen lateralen elektrischen Feldes darin zu verteilen. Somit bleiben die eingefangenen Ladungsträger in dem Ladungsträgergebiet in der ersten Ladungsspeicherzelle 36 benachbart zu dem Drain 16 lokalisiert.
Die vorangegangene Technik zum Programmieren der ersten Ladungsspeicherzelle 36 kann angewendet werden, um die zweite Ladungsspeicherzelle 38 zu programmieren, wobei jedoch die Funktionen des Source 14 und des Drains 16 vertauscht sind. Genauer gesagt, es werden geeignete Spannungen an das Source 14, das Drain 16 und/oder die Gateelektrode 32 so angelegt, dass das Drain 16 als eine Quelle für Elektronen dient, die ent lang dem Kanal 20 von dem Drain 16 in Richtung zu dem Source 14 fließen. Daher können die Begriffe Source und Drain in synonymer Weise verwendet werden. Jedoch wird für die Zwecke hierin das Programmieren beider Ladungsspeicherzellen 36, 38 beschrieben, indem eine Benennung verwendet wird, so dass das Source 14 als die Quelle von Elektronen dient, wie dies überlicherweise im Stand der Technik der Fall ist.
Tabelle 1 enthält beispielhafte Spannungspotentiale und Impulslängen, die an die Gateelektrode 32, das Source 14 und das Drain 16 angelegt werden können, um die Ladungsspeicherzellen 36, 38 zu programmieren. Zu beachten ist, dass die in Tabelle 1 gezeigten Werte in Abhängigkeit von den speziellen Eigenschaften der zu programmierenden Speichereinrichtung 10 abhängen.
Tabelle 1
Das Verifizieren der Programmierung der Speichereinrichtung 10 und das Auslesen der Speichereinrichtung 10 kann unter Anwendung konventioneller Verfahren ausgeführt werden. Beispielsweise können die Ladungsspeicherzellen 36, 38 in der umgekehrten Richtung in Bezug auf die Richtung der Programmierung ausgelesen werden.
Obwohl zum Zwecke der einfacheren Erläuterung das Verfahren der 3 bis 6 als eine Reihe von Schritten gezeigt und beschrieben ist, sollte es selbstverständlich sein, dass die vorliegende Erfindung nicht auf die Reihenfolge der Schritte eingeschränkt ist, da einige Schritte gemäß der vorliegenden Erfindung in unterschiedlicher Reihenfolge und/oder gleichzeitig mit anderen Schritten auftreten, als dies hier gezeigt und beschrieben ist. Ferner sind nicht notwendigerweise alle dargestellten Schritte erforderlich, um ein Verfahren gemäß einen Aspekt der Erfindung einzurichten.
Mit Bezugnahme zu 3 wird ein Verfahren zum Löschen eines Arrays aus Flash-EEPROM-Speicherzellen beschrieben. Das Löschverfahren beginnt mit einem Vorpro grammierschritt 100, in welchem das normale Bit 36 und/oder das komplementäre Bit 38 jeder Speicherzelle 10 in dem Array oder Sektor der Speichereinrichtung auf ungefähr den gleichen Ladungspegel programmiert werden. Das Vorprogrammieren der Ladungsspeicherzellen 36, 38 kann das Einprägen von Ladung in die Zellen 10 mittels der Einprägung heißer Kanalelektronen oder anderer geeigneter Techniken beinhalten. Genauer gesagt, es wird eine ausreichende Ladungsmenge eingeprägt oder anderweitig in den Ladungsspeicherzellen 36, 38 programmiert, um die Einrichtung mit lauter „Nullen" (d. h. einem programmierten Zustand) vorzuprogrammieren. Der Zweck des Vorprogrammierens besteht darin, alle Speicherzellen auf den gleichen Pegel zu bringen, um damit zu versuchen zu vermeiden, dass einige Speicherzellen zu stark gelöscht werden, die nicht programmiert waren oder die während der normalen Funktionen Ladungen verloren haben.
Im Schritt 110 wird jede Ladungsspeicherzelle 36, 38, die im Schritt 100 vorprogrammiert wurde, gelöscht durch das Anlegen eines oder mehrerer geeigneter Löschimpulse. Das Löschen der Ladungsspeicherzellen 36, 38 kann unter Anwendung der Einprägung heißer Löcher bewerkstelligt werden. Jedoch ist zu beachten, dass andere geeignete Löschoperationen ausgeführt werden können. In einer Ausführungsform wird beispielsweise jede Ladungsspeicherzelle (das normale Bit 36 und das komplementäre Bit 38) jeder Speicherzelle 10 gleichzeitig gelöscht, indem eine negative Löschspannung (beispielsweise ungefähr –5 Volt bis ungefähr –10 Volt) an die Gateelektrode mittels der Wortleitungen (WL₀, WL₁, ..., WL_m) angelet wird, und indem eine positive Vorspannung (beispielsweise ungefähr +4 Volt bis ungefähr +8 Volt) sowohl an das Drain 16 als auch an das Source 14 über die Bitleitungen (BL₀, BL₁, ..., BL_n) angelegt wird. Alternativ können alle normalen Bits und alle komplementären Bits separat gelöscht werden, indem geeignete Spannungspotentiale angelegt werden, um auf der Drainseite das Einprägen heißer Löcher und auf der Sourceseite das Einbringen heißer Löcher zu erreichen. Vorzugsweise werden alle oder die meisten Speicherzellen innerhalb eines Arrays oder eines Sektors gleichzeitig gelöscht.
Nach dem Anlegen eines Löschimpulses 110 an jede der Ladungsspeicherzellen wird eine Verifizierung des Löschens im Schritt 120 durchgeführt. Genauer gesagt, die Verifizierung des Löschens 120 wird angewendet, um zu bestimmen, ob Ladungsspeicherzellen 36, 38 innerhalb jeder Speicherzelle zu wenig gelöscht wurden. Das Bestimmen, ob Zellen zu wenig gelöscht wurden, beinhaltet das Auslesen jeder Ladungsspeicherzelle 36, 38 (beispielsweise das Auslesen in der umgekehrten Richtung), um zu bestimmen, ob die Schwellwertspannung (V_T) über einem vorbestimmten maximalen Wert für einen gelöschten Zustand ist. Wenn die Schwellwertspannung über dem vorbestimmten maximalen Wert für einen gelöschten Zustand ist, wird die Zelle als zu wenig gelöscht erkannt und ein weiterer Löschimpuls wird an alle Speicherzellen innerhalb des Arrays im Schritt 110 angelegt. Die Schritte 110 und 120 werden ausgeführt, bis alle Bits 36, 38 aller Speicherzellen 10 innerhalb eines Sektors das Verifizieren des Löschens im Schritt 120 erfolgreich durchlaufen haben und daher als gelöscht erkannt werden.
Es sei wieder auf 1 verwiesen; nach den Schritten für das Löschen und Verifizieren 110 und 120 ist es möglich, dass einige Zellen innerhalb des Arrays oder Sektors zu stark gelöscht sind. D. h., einige Zellen können eine positive Überschussladung oder Löcher 40 aufweisen, die in der Ladungsspeicherschicht 28 eingefangen ist. In diesem Falle ist die Ladungsspeicherschicht 28 der zu stark gelöschten Zellen an Elektronen verarmt und ist positiv geladen. Die positive Ladung 40 kann in der Ladungsspeicherschicht 28 über dem Kanalgebiet 20 (wie gezeigt) eingefangen sein, kann an den Enden jeder Zelle (beispielsweise seitlich außerhalb jeder der Ladungsspeicherzellen 36, 38) eingefangen sein, oder kann vollständig außerhalb des Gatestapels (beispielsweise zwischen den Wortleitungen) eingefangen sein. In einer Ausführungsform besitzen zu stark gelöschte Zellen eine Schwellwertspannung unter 0 Volt. Alternativ können die zu stark gelöschten Zellen eine positive Schwellwertspannung aufweisen, die noch unter einer gewünschten oder vorbestimmten minimalen Schwellwertspannung liegt.
In einer Ausführungsform, die in 3 gezeigt ist, wird eine positive Gatebelastung gleichzeitig an allen Zellen innerhalb eines Arrays oder eines Sektors im Schritt 130 ausgeführt. In einer Ausführungsform umfasst der Vorgang des Anlegens der positiven Gatebelastung 130 das Anlegen einer positiven Gatespannung von beispielsweise ungefähr 8 Volt bis ungefähr 12 Volt an alle Wortleitungen (Gateelektroden) gleichzeitig, während alle Bitleitungen (Source und Drain) geerdet sind. Die positive Gatebelastung kann für eine Dauer von ungefähr 1 Millisekunde (ms) bis ungefähr 5 Sekunden beispielsweise angelegt werden. Jedoch können andere positive Gatebelastungsimpulse für andere Zeitdauern angewendet werden.
Der Vorgang der positiven Gatebelastung 130 liefert ein Verfahren zum gleichzeitigen Korrigieren oder anderweitigen Kompensieren eines Arrays aus zu stark gelöschten Doppelbit speicherzellen. Wie ferner nachfolgend detaillierter erläutert ist, führt die Anwendung der positiven Gatebelastung zu einer kompakteren Schwellwertspannungsverteilung.
In einer alternativen Ausführungsform, die in den 4 und 5 gezeigt ist, wird die positive Gatebelastung 130 mit einer weichen Programmieroperation 135 für ein besseres Leistungsverhalten und Effizienz gekoppelt. In einer Ausführungsform (4) erfolgt der weiche Programmiervorgang 135 vor der positiven Gatebelastung 130. Alternativ, wie in 5 gezeigt ist, wird die positive Gatebelastung 130 zuerst ausgeführt, und daran schließt sich eine geeignete weiche Programmierung 135 an. Die weiche Programmierung 135 kann auf Basis einzelner Zellen oder auf Basis einzelner Spalten ausgeführt werden. Optional kann der weiche Programmiervorgang 135 mit einem Verifiziervorgang für die weiche Programmierung verknüpft sein, um zu bestimmen, ob Speicherzellen eine Schwellwertspannung unter einem vorbestimmten minimalen Wert V_TMIN besitzen, der ggf. unter 0 Volt sein kann. Die positive Gatebelastung 130 in Verbindung mit der weichen Programmierung 135 ist insbesondere effizient zum Korrigieren von Zellen, die äußerst geringe Schwellwertspannungen (beispielsweise bei oder unter dem vorbestimmten V_TMIN) aufweisen.
In einer Ausführungsform wird die weiche Programmierung eines normalen Bits 36 ausgeführt, indem ein Spannungspotential (beispielsweise ungefähr +4 Volt bis ungefähr +8 Volt) an die Gateelektrode angelegt wird, und ein Spannungspotential (beispielsweise +3 Volt bis ungefähr +5 Volt) an das Drain angelegt wird, während das Source geerdet wird oder schwebend bleibt. In einer Ausführungsform wird die weiche Programmierung als ein Impuls mit einer Dauer zwischen ungefähr 0,5 μs (Mikrosekunden) und ungefähr 0,5 Sekunden angelegt. Zu beachten ist, dass diese Spannungspotentiale und Zeitdauern variiert werden können, um auszuwählen, an welchem Punkt entlang des Kanals 20 Ladung in die Ladungsspeicherschicht 28 eingeprägt wird. Ferner können die Spannungspotentiale isoliert werden, wie dies im Stand der Technik bekannt ist.
Alternativ schließt sich, wie in 6 gezeigt ist, an den Löschschritt 110 ein weicher Programmierschritt 135 und ein positiver Gatebelastungsschritt 120 an, wie sie zuvor beschrieben sind. In dieser Ausführungsform wird die Verifizierung des Löschens 120 nach dem Kompensationsschritten für das zu starke Löschen (d. h. die weiche Programmierung 135 und die positive Gatebelastung 130) ausgeführt, um zu bestimmen, ob Speicherzellen zu wenig gelöscht sind. Wenn eine oder mehrere der Speicherzellen als zu wenig gelöscht erkannt werden, werden die Schritte 110, 135, 130 und 12ß wiederholt, bis alle Speicherzellen innerhalb des Arrays zu wenig gelöscht oder zu stark gelöscht sind.
In allen in den 3 bis 6 gezeigten Ausführungsformen werden die positive Gatebelastung 130 und die weiche Programmierung 135 vorzugsweise als ein Teil eines eingebetteten Löschsequenzalgorithmus ausgeführt.
Mit Bezug zu 7 wird nunmehr eine beispielhafte Darstellung der Anzahl der Zellen gegenüber der Schwellwertspannung V_T gezeigt. Die durchgezogene Kurve 710 repräsentiert die Schwellwertspannung von Zellen nach einem Löschvorgang (wie er etwa im Schritt 120 der 3 bis 6 gezeigt und beschrieben ist). Der gestrichelte Bereich 715 gibt an, wie die positive Gatebelastung und optional die weiche Programmierung die am deutlichsten zu stark gelöschten Zellen korrigiert und wie es typischerweise gelingt, die Schwellwertspannung der am stärksten zu stark gelöschten Zellen auf 0 Volt zu erhöhen. Die gestrichelte Linie 720 repräsentiert die Schwellwertspannungsverteilung von Speicherzellen nach dem Verfahren gemäß der vorliegenden Erfindung. Ohne die Erfindung auf eine Theorie einschränken zu wollen, ist die positive Gatebelastung, die in der vorliegenden Erfindung angewendet wird, wirksam darin, eine Schwellwertspannungsverteilung bereitzustellen, die ungefähr 30% schmäler ist als sie erreicht wird, wenn konventionelle Löschsequenzen angewendet werden (wie dies durch die Differenz zwischen V_TMIN und V'_TMIN gezeigt ist).
Obwohl spezielle Ausführungsformen der Erfindung detailliert beschrieben sind, sollte es selbstverständlich sein, dass die Erfindung diesbezüglich nicht im Schutzbereich eingeschränkt ist, sondern dass alle Änderungen, Modifizierungen und Äquivalente enthalten sind, die innerhalb des Grundgedankens und des Wortlauts der angefügten Patentansprüche liegen.
Zusammenfassung
Ein Verfahren zum Löschen einer elektrisch löschbaren Nur-Lese-Flash-Speichereinrichtung (EEPROM), die aus mehreren Speicherzellen (10) aufgebaut ist, umfasst das Vorprogrammieren (100) der mehreren Speicherzellen (10), das Anlegen eines Löschimpulses (110) an die mehreren Speicherzellen (10) mit einer anschließenden Verifizierung des Löschens (120). An das Verifizieren des Löschens (120) schließt sich das weiche Programmieren (135) von Speicherzellen, die eine Schwellwertspannung unter einem vorbestimmten minimalen Pegel (V_TMIN) aufweisen, und das Anlegen einer positiven Gatebelastung (130) an die mehreren Speicherzellen (10) an. Das Löschverfahren vermeidet ein zu starkes Löschen und ergibt eine bessere Schwellwertspannungsverteilung.
Figurenbeschreibung
2

90 periphere Schaltung

3

100 Vorprogrammieren aller Zellen
110 Löschen
120 Verifizieren des Löschens
130 Anlegen einer positiven Gatebelastung
Fail: nicht erfolgreich
Pass: erfolgreich

4

wie 3
135 weiches Programmieren

5

wie 4

6

wie 5

7

Anzahl der Zellen
Schwellwertspannung

Claims

Verfahren zum Löschen einer elektrisch löschbaren programmierbaren Nur-Lese-Flash-Speichereinrichtung (EEPROM), die mehrere Speicherzellen (10) mit jeweils einer Ladungsspeicherschicht (28) enthält, die mindestens eine erste Ladungsspeicherzelle (36) und eine zweite Ladungsspeicherzelle (38) aufweist, wobei die Ladungsspeicherschicht (28) zwischen einer oberen dielektrischen Schicht (30) und einer unteren dielektrischen Schicht (26) angeordnet ist, und mit einer Gateelektrode (32), die über der oberen dielektrischen Schicht (30) angeordnet ist, wobei die untere dielektrische Schicht (26) über einem Substrat (12) mit einem ersten leitenden Gebiet (16) benachbart zu der ersten Ladungsspeicherzelle (36) und einem zweiten leitenden Gebiet (14) benachbart zu der zweiten Ladungsspeicherzelle (38) angeordnet ist, wobei das Verfahren umfasst: (a) Anlegen eines Löschimpulses (110) an die mehreren Speicherzellen (10); (b) Verifizieren des Löschens (120) der mehreren Speicherzellen (10), um zu bestimmen, ob zu gering gelöschte Speicherzellen in den mehreren Speicherzellen (10) vorhanden sind; und (c) Anlegen einer positiven Gatebelastung (130) an die mehreren Speicherzellen (10), um die positive Ladungsmenge (40) in der Ladungsspeicherschicht (28) zu reduzieren.
Verfahren nach Anspruch 1, das ferner umfasst: Wiederholen der Schritte (a) und (b), bis alle Speicherzellen (10) als nicht zu gering gelöscht verifiziert sind.
Verfahren nach einem der Ansprüche 1 oder 2, das ferner umfasst: Vorprogrammieren (100) der mehrere Speicherzellen (10) auf einen vorbestimmten Pegel.
Verfahren nach einem der Ansprüche 1 bis 3, wobei das Anlegen der positiven Gatebelastung (130) zur Korrektur von Speicherzellen (10) dient, die zu stark gelöscht sind.
Verfahren nach einem der Ansprüche 1 bis 3, wobei der Schritt (c) umfasst: Erden aller Bitleitungen (BL₀, BL₁, ..., BL_n), die mit dem ersten und/oder dem zweiten leitenden Gebiet (14, 16) jeder Speicherzelle der mehreren Speicherzellen (10) verbunden sind; Anlegen einer positiven Spannung an alle Wortleitungen (WL₀, WL₁, ..., WL_m), die mit der Gateelektrode (32) jeder Speicherzelle der mehreren Speicherzellen (10) verbunden sind.
Verfahren nach Anspruch 5, wobei die an alle Wortleitungen (WL₀, WL₁, ..., WL_m) angelegte positive Spannung zwischen ungefähr +9 Volt und ungefähr +11 Volt liegt.
Verfahren nach einem der Ansprüche 1 bis 6, das ferner umfasst: Anlegen eines Weichprogrammierimpulses (135) an Speicherzellen in den mehreren Speicherzellen (10), die eine Schwellwertspannung unter einen vordefinierten minimalen Wert (V_TMIN) aufweisen.
Verfahren nach Anspruch 7, wobei Anliegen eines Weichprogrammierimpulses (135) umfasst: Anlegen eines Spannungspotentials von ungefähr +4 Volt bis ungefähr +8 Volt an die Gateelektrode (32); und Anlegen eines Spannungspotentials von ungefähr +3 Volt bis ungefähr +5 Volt an das erste und/oder zweite leitende Gebiet (14, 16).
Verfahren nach Anspruch 7, das ferner umfasst: vor dem Schritt des Anlegens eines Weichprogrammierimpulses (135) Verifizieren der Weichprogrammierung der mehreren Speicherzellen (10), um zu bestimmen, ob eine der Speicherzellen (10) eine Schwellwertspannung unter dem vorbestimmten minimalen Wert (V_TMIN) aufweist.
Verfahren nach einem der Ansprüche 2 bis 9, wobei der Schritt (a) umfasst: Anlegen eines negativen Gatelöschpotentials zwischen ungefähr –5 Volt und ungefähr –10 Volt an die Gateelektroden (32) der mehreren Speicherzellen (10); und Anlegen eines Spannungspotentials zwischen ungefähr +4 Volt und ungefähr +8 Volt an das erste und/oder zweite leitende Gebiet (14, 16) der mehreren Speicherzellen (10).