DE112004002611B4 - Amorpher Ätzstopp zum anisotropen Ätzen von Substraten - Google Patents

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Abstract

Verfahren, umfassend:
Bilden eines Gates (210; 310) und eines Paars von Seitenwand-Spacern (240; 320) auf beiden Seiten des Gates über einem einkristallinen Siliziumsubstrat (200; 300), das eine vertikale [100]-Kristallebene, eine horizontale [110]-Kristallebene und eine diagonale [111]-Kristallebene besitzt;
Ätzen einer Vertiefung (235; 330) im einkristallinen Siliziumsubstrat (200; 300) entlang der vertikalen [100]-Kristallebene mit einer anisotropen trockenen Plasmaätzung;
Implantieren einer Ionenart in den Boden der Vertiefung (235; 330) zum Bilden eines amorphen Ätzstopps (250; 340);
Ätzen der Vertiefung (235; 330) entlang der diagonalen Kristallebene [111] mit einem anisotropen naßchemischen Ätzmittel, das einen pH-Wert von mindestens 10 und kein Oxidationsmittel hat; und
Auffüllen der Vertiefung (235; 330) mit einem dotierten Silizium-Germanium-Material, um einen Source/Drain-Bereich (285, 290; 360, 365) zu bilden.

Description

  • 1. GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft das Gebiet der Ätzung von Substraten zum Einsatz bei integrierten Schaltungen, und spezieller das Gebiet des anisotropen Naßätzens und die Verwendung von amorphen Ätzstoppbereichen.
  • 2. DISKUSSION DES STANDES DER TECHNIK
  • Ein Problem, das beim Ätzen von Substraten auftaucht, auf dem Strukturen gebildet werden, ist das Mikroloading. Mikroloading ist der Einfluß, den die unterschiedlichen Dichten von Strukturen in verschiedenen Bereichen auf einem einzelnen Substrat auf die Ätzgeometrie in diesen verschiedenen Bereichen haben. Beispiele für unterschiedliche Ätzgeometrien in Bereichen, die unterschiedliche Strukturdichten haben, werden in 1 gezeigt. Bereich 1 ist ein Bereich, der eine relativ hohe Dichte von Strukturen 110 hat, die auf dem Substrat 120 gebildet werden. Die Strukturen 110, die zum Beispiel in 1 verwendet werden, sind Transistor-Gate-Elektroden 130, die Seitenwand-Spacer 140 haben. In diesem Beispiel wird das Substrat so geätzt, daß sich Vertiefungen bilden, die anschließend mit einem dotierten Material aufgerollt werden, um Source/Drain-Bereiche zu bilden. Bereich 2 ist ein Bereich, der eine relativ niedrige Dichte von Strukturen 110 besitzt, die auf dem Substrat 120 gebildet sind. Die geätzten Bereiche 150, die Source/Drain-Bereiche für Transistor-Gate-Elektroden 130 sein können, besitzen unterschiedliche Ätzgeometrien in den Bereichen 1 und 2. Die Ätzbereiche 150 in dem relativ dichten Bereich 1 unterschneiden weniger Fläche der Seitenwand-Spacer und Transistor-Gates als die geätzten Bereiche 150 in Region 2 und weisen auch die Tendenz auf, eine geringere Tiefe als die geätzten Bereiche 150 in Bereich 2 zu besitzen. Wie in 1 illustriert, unterschneiden zum Beispiel die Unterschneidungsbereiche 160 in Region 1 nur die Seitenwand-Spacer 140, jedoch unterschneiden die Unterschneidungsbereiche 170 in Bereich 2 sowohl die Seitenwand-Spacer 140 als auch die Transistor-Gate-Elektroden 130. Mikroloading ist ein beträchtliches Problem, das die Leistung von integrierten Schaltungen beeinträchtigt, weil es zur Bildung von Vorrichtungen auf einem Substrat führt, die inkonsistente Strukturen im Vergleich zu anderen Vorrichtungen auf demselben Substrat haben.
  • Dem Mikroloading ist in der Vergangenheit durch das Bilden von Scheinstrukturen auf einem Substrat begegnet worden, so daß die Dichte von Strukturen auf dem Substrat überall auf dem Substrat gleich ist. Scheinstrukturen sind nicht ideal, da sie Platz auf einem Substrat einnehmen, der besser verwendet werden könnte, und da große Räume zwischen den Strukturen für bestimmte Vorrichtungsanforderungen benötigt werden können.
  • Dem Mikroloading ist in der Vergangenheit durch Bildung eines Ätzstopps innerhalb des Substrats begegnet worden, um die Tiefe der Ätzung zu steuern. Der Stand der Technik hat einen Ätzstopp im Substrat durch Dotieren des Substrats mit extrinsischen Elementen gebildet, wie zum Beispiel Bor (B), Phosphor (P) und Arsen (As). Der Ätzstopp hilft, die Tiefe einer anisotropen Naßätzung zu steuern. Durch die Verwendung eines Ätzstopps bei einer anisotropen Naßätzung kann sowohl die Tiefe des Bereichs, der geätzt wird, als auch die Breite (Unterschneidung) des Bereichs, der geätzt wird, gesteuert werden. Der Nachteil der Verwendung von Elementen, wie zum Beispiel Bor, Phosphor und Arsen, ist, daß sie aus dem Ätzstoppbereich in Bereiche diffundieren können, wo sie elektrische Störungen bei Vorrichtungen verursachen können, die im oder auf dem Substrat gebildet sind.
  • Ein Doppel-Spacer-Prozeß ist ebenfalls verwendet worden, um den Effekten der seitlichen Unterschneidung zu begegnen, die durch Mikroloading verursacht werden. Bei diesem Verfahren wird das seitliche Unterschneiden zuerst durch Bilden von schmalen Seitenwand-Spacern auf jeder Seite der Gate-Elektroden gesteuert. Dann wird mit einer anisotropen Naßätzung ein Loch geätzt und dann mit dem interessierenden Material gefüllt. Dann wird ein weiterer Seitenwand-Spacer gebildet, und in das Substrat zwischen den Seitenwand-Spacern wird ein extrinsisches Element implantiert. Dieses Verfahren erfordert jedoch eine Reihe von Schritten und verhindert nicht vollständig das Problem der inkonsistenten Unterschneidung auf Grund des Mikroloading und kann nicht beim Unterschneiden für Strukturen, wie zum Beispiel Source/Drain-Spitzenausdehnungsbereiche, eingesetzt werden.
  • Aus Feijóo, D. et al.: Etch Stop Barriers in Silicon Produced by Ion Implantation of Electrically Non-Active Species”. In: J. Electrochem. Soc., Vol. 139, No. 8, August 1992, S. 2309–2314, ist das Bilden von Ätz-Stopp-Barrieren in Silizium mit Hilfe von Ionen Implantation bekannt. Darin werden in einem ersten Schritt Ionen, wie etwa Silizium, Germanium oder Kohlenstoff, in ein Siliziumsubstrat in einer bestimmten Tiefe und mit einer bestimmten Verteilung implantiert. Hierdurch wird eine Ätz-Stopp-Schicht in dem Substrat erzeugt. Im Anschluss wird in einem zweiten Schritt das solchermaßen behandelte Substrat einer nasschemischen Ätzlösung ausgesetzt.
  • Aus der US 6,309,975 B1 ist ein Verfahren zur Herstellung eines Transistors und weiterhin ein Verfahren bekannt, wonach eine Siliziumschicht maskiert wird, Ionen in offengelegte Bereiche implantiert werden und anschließend, nach dem Lift-Off der Maske, ein selektiver Nassätzprozess durchgeführt wird.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Illustration eines Substrats, das das Mikroloading nach einer Ätzung nach dem Stand der Technik demonstriert.
  • Die 2a–2j illustrieren die Bildung eines Transistors, der Source/Drain-Implantierungsbereiche hat und bei dem ein Bereich eines amorphen Implantats als Ätzstopp eingesetzt wird.
  • Die 3a–3g illustrieren eine andere Ausführungsform der Bildung eines Transistors ohne Source/Drain-Implantierungsbereiche und des Einsatzes eines amorphen Implantierungsbereichs als Ätzstopp.
  • Die 4a–4d illustrieren ein Verfahren zum Bilden eines freitragenden Arms.
  • AUSFÜHRLICHE BESCHREIBUNG DER VORLIEGENDEN ERFINDUNG
  • Es werden Verfahren und Vorrichtungen hierin beschrieben, die eine amorphe Ätzstoppschicht verwenden, welche durch Implantieren von Elementen gebildet wird, die innerhalb des Substrats elektrisch neutral sind. In der folgenden Beschreibung werden zahlreiche spezielle Details dargelegt. Ein Fachmann auf diesem Gebiet wird jedoch erkennen, daß diese speziellen Details nicht erforderlich sind, um Ausführungsformen der Erfindung auszuführen. Während bestimmte Ausführungsbeispiele der Erfindung beschrieben und in den beigefügten Zeichnungen gezeigt werden, versteht es sich, daß solche Ausführungsformen einen nur erläuternden Charakter besitzen und die aktuelle Erfindung nicht einschränken, und daß diese Erfindung nicht auf die speziellen Konstruktionen und Anordnungen, die gezeigt und beschrieben werden, beschränkt ist, da Modifizierungen bei Fachleuten vorkommen können. In anderen Fällen sind wohlbekannte Halbleiterherstellungsprozesse, Verfahren, Materialien, Ausrüstungen usw. nicht im Detail dargelegt worden, um die Beschreibung der Ausführungsformen der vorliegenden Erfindung nicht unnötig unklar zu machen.
  • Es werden Verfahren zum Bilden einer amorphen Ätzstoppschicht durch Implantieren eines Elementes, das im Substrat elektrisch neutral ist, in das Substrat beschrieben. Die Verwendung von Elementen, die im Substrat elektrisch neutral sind, verhütet elektrische Störungen durch die Elemente, wenn sie in andere Bereiche im Substrat diffundieren. Die amorphe Ätzstoppschicht kann bei der Herstellung von Transistoren oder als harte Maske zur Bildung anderer Vorrichtungen, wie zum Beispiel eines freitragenden Arms, verwendet werden.
  • In einer Ausführungsform kann eine amorphe Ätzstoppregion in einem Substrat gebildet werden, um einen Transistor herzustellen. Ein Substrat 200 wird in 2a bereitgestellt. Das Substrat 200 kann ein Einkristall oder polykristallines Halbleitermaterial sein, wie zum Beispiel Silizium oder Germanium. In 2a wird ein einkristallines Siliziumsubstrat 200 illustriert, das eine [100]-Kristallorientierung in der y-Ebene, eine [110]-Orientierung in der x-Ebene und eine [111]-Kristallorientierung in der Ebene diagonal zur x- und y-Ebene besitzt. Das Substrat 200 kann sowohl p-Typ- als auch n-Typ-Graben enthalten, je nachdem, ob ein PMOS- oder ein NMOS-Transistor gebildet wird. Der Bereich des Substrats, der in 2a illustriert wird, kann ein p-Typ sein, der mit einem p-Typ-Dotierungsmittel dotiert ist, wie zum Beispiel Bor oder Gallium, oder alternativ ein n-Typ-Graben, der mit einem n-Typ-Dotierungsmittel dotiert wird, wie zum Beispiel Phosphor oder Arsen. Ein Gate-Dielektrikum 205 wird auf dem Substrat 200 gebildet. Das Gate-Dielektrikum 205 kann ein Material wie zum Beispiel eine nitrierte Oxidschicht sein. Eine Gate-Elektrode 210 wird über dem Gate-Dielektrikum 205 gebildet. Die Gate-Elektrode 210 kann durch die unstrukturierte Abscheidung einer Polysiliziumschicht und die nachfolgende Musterung der Polysiliziumschicht zur Gate-Elektrode 210 gebildet werden. Isolierungsbereiche 215 werden im Substrat 200 gebildet, um n-Typ-Gräben von p-Typ-Gräben zu trennen und so benachbarte Transistoren zu isolieren. Die Feldisolationsbereiche 215 können zum Beispiel flache Grabenisolationsbereiche (STI-Bereiche) sein, die durch Ätzen eines Grabens in das Substrat 200 und nachfolgendes Füllen des Grabens mit abgeschiedenem Oxid und Planarisieren gebildet werden.
  • Wie in 2b illustriert, wird eine harte Maske 220 über der Gate-Elektrode 210 gebildet, um die Gate-Elektrode 210 während der nachfolgenden Implantierungsprozesse zu schützen. Ein Dotierungsmittel 230 wird in das Substrat 200 implantiert, um die Source/Drain-Spitzenbereiche 225 zu bilden. Für einen PMOS-Transistor ist das Dotierungsmittel 230 ein p-Typ-Dotierungsmittel, wie zum Beispiel Bor oder Gallium, und das Substrat ist ein n-Typ-Graben in diesem Bereich zwischen den Isolierungsbereichen 215. Für einen NMOS-Transistor ist das Dotierungsmittel 230 ein n-Typ-Dotierungsmittel, wie zum Beispiel Phos phor oder Arsen, und das Substrat ist in diesem Bereich zwischen den Isolierungsbereichen 215 ein p-Typ-Graben. Die Source/Drain-Spitzenimplantierungsbereiche 225 können eine Tiefe von weniger als etwa 10 nm und eine Breite haben, die den Bereich zwischen der Gate Elektrode 210 und den Isolierungsbereichen 215 überspannt.
  • 2c illustriert eine Ausführungsform, bei der Vertiefungen 235 in das Substrat eingeätzt sind. Seitenwand-Spacer 240 werden vor dem Ätzen der Vertiefungen 235 durch ein herkömmliches Verfahren gebildet, das den Fachleuten bekannt ist. Das Substrat wird dann zum Bilden der Vertiefungen 235 geätzt. Die Vertiefungen 235 können durch eine anisotrope Plasmaätzung unter Verwendung solcher Verbindungen, wie zum Beispiel gasförmiges Cl2, SF6 oder HBr, geätzt werden, die durch die Source/Drain-Spitzenbereiche 225 und das Substrat 200 ätzen. Die Vertiefungen können eine Breite im ungefähren Bereich von 40 nm bis 1000 nm und eine Tiefe im ungefähren Bereich von 40 nm bis 200 nm haben.
  • Eine Ionenart 245 kann dann in den Boden der Vertiefungen 235 im Substrat 200 implantiert werden, wie in 2d illustriert, um den amorphen Ätzstoppbereich 250 zu bilden. Vor dem Implantieren der Ionenart 245 wird auf der Gate-Elektrode 310 eine harte Maske 325 gebildet, um die Gate-Elektrode während der Implantation zu schützen. Der amorphe Ätzstoppbereich 250 wird durch Unterbrechen der Bindungen des Substrats 200 beim Implantierungsprozeß gebildet. Die Bindungen des Substrats 200 werden bis zu dem Grad unterbrochen, daß sie einen Ätzstoppbereich für ein anisotropes Naßätzmittel erzeugen. Die Parameter, die mit der Unterbrechung der Bindungen des Substrats 200 verbunden sind, umfassen die Beschleunigungsenergie, den Ionenradius und die Masse der Ionenart 245. Durch fast jeden Niedrigenergiezustand, für den das Implantat nicht von der Oberfläche des Substrats 200 reflektiert wird, werden die Bindungen des Substrats 200 unterbrochen und bilden sich einen amorphen Bereich, wie zum Beispiel den amorphen Ätzstoppbereich 250. Die Ionenart 245 kann in den Boden der Vertiefungen 235 mit einer Dosis von etwa 5 × 1014 Atomen/cm2 bis 1 × 1015 Atomen/cm2 und bei einer Implantierungsenergie innerhalb des ungefähren Bereichs von 1 keV bis 20 keV implantiert werden, um eine Konzentration der Ionenart 245 im amorphen Ätzstoppbereich 250 von etwa 1 × 1021 Atomen/cm2 zu erreichen. Die Implantierungsenergie kann von der Ionenart 245, die implantiert wird, abhängen, und in einer Ausführungsform ist die Implantierungsenergie so niedrig wie möglich, um unnötige Schäden am Substrat 200 zu vermeiden. Die Ionenart 245 kann bis zu einer Tiefe von bis zu ca. 50 nm implantiert werden, oder kann auf der Oberfläche des Bodens der Vertiefung 235 abgeschieden werden.
  • Die Ionenart 245 ist ein Element, das im Substrat elektrisch neutral ist, so daß es Vorrichtungen im oder auf dem Substrat 200 elektrisch nicht stört, wenn es in das Substrat diffundiert. In einer Ausführungsform kann die Ionenart 245, die im Substrat 200 elektrisch neutral ist, ein Element ein, das mit den Elementen, die das Substrat bilden, übereinstimmt. In dieser Ausführungsform kann das Element, das in das Siliziumsubstrat 200 implantiert wird, Silizium sein, oder alternativ kann das Element, das in das Germaniumsubstrat 200 implantiert wird, Germanium sein. In anderen Ausführungsformen kann die Ionenart 245, die im Substrat elektrisch neutral ist, ein Element sein, das eine geringe Löslichkeit im Substrat 200 besitzt und daher Atome innerhalb des Kristallgitters des Substrats nicht ersetzen kann. Elemente, die in Silizium elektrisch neutral sein können, sind solche mit einem Ionenradius von mehr als dem 1,2fachen der Größe des kovalenten Radius von Silizium und solche mit einem Ionenradius von weniger als dem 0,7fachen der Größe des kovalenten Radius von Silizium. Der kovalente Radius von Silizium beträgt annähernd 111 Pikometer (pm), also sind die Elemente, die in Silizium elektrisch neutral sein können, solche mit einem Ionenradius von mehr als 130 pm und solche mit einem Ionenradius von weniger als 80 pm. Elemente mit diesen speziellen Ionenradien können nicht Atome im Siliziumkristallgitter ersetzen, und sie haben eine sehr niedrige Löslichkeit in Silizium, wodurch solche Elemente in Silizium elektrisch neutral sind. Die Ionenarten 245, die die Ionenradiuskriterien für ein Siliziumsubstrat erfüllen, umfassen zum Beispiel Sauerstoff, Stickstoff, die Edelgaselemente (Ne, Ar, Kr usw.), die Alkalimetalle der Gruppe I des Periodensystems der Elemente (H, Li, Na, K, Rb, Cs, Fr) und die Erdalkalielemente der Gruppe II des Periodensystems der Elemente (Be, Mg, Ca, Sr, Ba, Ra). Die Ionenarten 245 können eine Elementart sein oder eine Kombination von Elementen.
  • Die 2e und 2f illustrieren eine andere Ausführungsform, bei der statt der anfänglichen Ätzung der Vertiefungen 235, wie in 2c illustriert, und der nachfolgenden Implantierung von einer Ionenart 245 im Boden der Vertiefungen 235, wie in 2d illustriert, die Ionenart 245 in das Substrat 200 vor dem Ätzen der Vertiefungen 235 im Substrat 200 implantiert wird. In 2e kann die Ionenart 245 in das Substrat 200 implantiert werden, um den amorphen Ätzstoppbereich 250 zu bilden. Die Ionenart 245 kann in das Substrat 200 in einer Dosis zwischen 1 × 1015 Atomen/cm2 und 1 × 1016 Atomen/cm2 und mit einer Implantierungsenergie im ungefähren Bereich zwischen 10 keV und 40 keV implantiert werden. Die Implantierungsenergie kann von dem Implantierungsmaterial 245, das implantiert wird, abhängen, und die Implantierungsenergie kann so niedrig wie möglich sein, um Schä den am Substrat 200 zu vermeiden. Die Ionenart 245 kann bis zu einer Tiefe implantiert werden, die die Tiefe der Vertiefungen 235 leicht übersteigt, um den amorphen Ätzstoppbereich 250 von 2e zu bilden. Wie oben in Bezug auf die 2c und 2d beschrieben, ist die Ionenart 245 ein Material, das im Substrat 200 elektrisch neutral ist und kann eines der speziellen Elemente sein, die oben beschrieben werden. Wie in 2f illustriert, können die Vertiefungen 235 dann in das Substrat 200 durch den oberen Abschnitt des amorphen Ätzstoppbereichs 250 hindurch mit einer anisotropen Plasmaätzung unter Verwendung einer Verbindung, wie zum Beispiel Cl2, SF6 oder HBr, geätzt werden. Der amorphe Ätzstoppbereich 250 fungiert nicht als Ätzstopp für die anisotrope Plasmaätzung, sondern als Ätzstopp für eine anisotrope Naßätzung, weil er als Maske fungiert, die die Substratoberfläche schützt, wie unten beschrieben wird. Die Vertiefungen 235 können eine Breite im ungefähren Bereich von 40 nm bis 1000 nm und eine Tiefe im ungefähren Bereich von 40 nm bis 200 nm haben.
  • In 2g wird das Substrat 200 mit einer anisotropen naßchemischen Ätzung geätzt, um einen geätzten Unterschneidungsbereich 260 zu bilden, der eine scharfe diagonale Facettierung 265 entlang der [111]-Kristallebene besitzt. Die anisotrope Ätzung stoppt am amorphen Ätzstoppbereich 250, so daß der Boden des Grabens eben ist. Die Seitenwand-Spacer 240, die Source/Drain-Spitzenimplantierungsbereiche 225 und STI-Isolierungsbereiche 215 werden vom anisotropen naßchemischen Ätzmittel nicht angeätzt. Das anisotrope naßchemische Ätzmittel kann ein alkalisches naßchemisches Ätzmittel sein, das einen pH-Wert von 10 oder mehr hat. Das naßchemische Ätzmittel kann aus einer wäßrigen Lösung formuliert werden, die eine Base, wie zum Beispiel KOH (Kaliumhydroxid), NaOH (Natriumhydroxid), NH4OH (Ammoniumhydroxid) oder TMAH (Tetramethylammoniumhydroxid) enthält. Zum Beispiel kann eine Lösung von 30 Gewichts-% NH4OH mit Wasser gemischt werden, um eine anisotrope Ätzlösung 270 zu bilden, die eine Konzentration des NH4OH im ungefähren Bereich von 10 Volumen-% bis 100 Volumen-% aufweist, oder spezieller eine Konzentration des NH4OH im ungefähren Bereich von 3 Gewichts-% bis 30 Gewichts-%. Um die Rate der anisotropen naßchemischen Ätzung zu steuern, kann die Ätzung ungefähr bei Zimmertemperatur ausgeführt werden. Zum Erhöhen der Ätzrate kann die Temperatur erhöht werden. Der Temperaturbereich, bei dem die anisotrope naßchemische Ätzung ausgeführt werden kann, liegt etwa zwischen 15°C und 80°C, und spezieller bei etwa 24°C. Die Ätzrate kann im ungefähren Bereich von 10 nm/min bis 100 nm/min liegen. Ein Oxidationsmittel ist nicht in der Ätzlösung enthalten, da es das Substrat 200 oxidieren und die anisotrope Ätzung stoppen kann, so daß die starke Facettierung 260 entlang der Kristallebene [111] möglicherweise nicht auftritt. Das Substrat 200 kann für die Dauer im ungefähren Bereich von 1 Minute bis 10 Minuten geätzt werden. Je langer die Zeit der Ätzung ist, desto größer kann die seitliche Unterschneidung sein. Die Strecke, über die die Unterschneidungsbereiche 260 seitlich geätzt werden, kann gleich der Breite der Seitenwand-Spacer 240 sein, wie in 2g illustriert. Daher kann die Breite der Unterschneidungsbereiche im ungefähren Bereich von 5 nm bis 100 nm und spezieller im ungefähren Bereich von 10 nm bis 30 nm liegen.
  • Wie in 2h illustriert, können die Unterschneidungsbereiche 260 unter die Gate-Elektrode 210 bis zu einer Strecke im umgefähren Bereich von 10% bis 20% der Breite von Gate 210 ausgedehnt werden. Die Source/Drain-Spitzenimplantierungsbereiche 225 beeinflussen die Geometrie der Unterschneidungsbereiche 260, da das Substrat 200 bis zum Boden der Source/Drain-Spitzenimplantierungsbereiche 225 weggeätzt wird. Wenn sich die Unterschneidungsbereiche 260 bis über die Source/Drain-Spitzenimplantierungsbereiche 225 hinaus und bis unter die Gate-Elektrode 210 erstrecken, lassen sie eine Strecke 270 von Substrat 200 zwischen den Unterschneidungsbereichen 260 und dem Gate-Dielektrikum 205 stehen. Dadurch kann verhindert werden, daß die Unterschneidungsbereiche 260 zu nahe an die Gate-Elektrode herangeätzt werden. Die Unterschneidungsbereiche 260 unter der Gate-Elektrode 210 können erweiterte Source/Drain-Bereiche des Transistors nach dem Auffüllen der Vertiefungen 235 und der Unterschneidungsbereiche 260 mit einem dotierten Halbleiterauffüllungsmaterial 275 sein, wie zum Beispiel epitaktisches Silizium-Germanium, wie in 2i illustriert. Wie in 2j illustriert, kann der amorphe Ätzstoppbereich 250 während des Auffüllprozesses auf Grund der Temperatur des Auffüllprozesses rekristallisiert werden. Die Temperatur von Substrat 200 kann Temperaturen im Bereich von etwa 600°C bis 650°C während des Auffüllprozesses erreichen. In einer Ausführungsform, bei der das Implantierungsmaterial 245 dasselbe Element wie Substrat 200 ist, macht die Rekristallisierung des amorphen Ätzstoppbereiches 250 diesen Bereich dem Rest des Substrats 200 ähnlich. 2j illustriert einen Transistor 280, der Source/Drain-Bereiche 285 und erweiterte Spitzen-Source/Drain-Bereiche 290 hat, die durch das dotierte Halbleiter-Auffüllungsmaterial 275 gebildet werden, das in den Bereichen abgelagert wird, welche vom Ätzprozeß gebildet werden, wie oben beschrieben.
  • In einer anderen Ausführungsform, die in 3a–3g illustriert wird, kann ein Transistor, der unter Verwendung eines Ätzstoppbereiches hergestellt wird, ohne Source/Drain-Implantierungsbereiche gebildet werden, so daß der Unterschneidungsbereich der anisotropen naßchemischen Ätzung eine scharfe Ätzgeometrie unterhalb der Seitenwand-Spacer des Transistors bildet. In 3a wird ein Substrat 300 bereitgestellt. Das Substrat 300 kann ein Einzelkristall oder polykristallines Halbleitermaterial sein, wie zum Beispiel Silizium oder Germanium. In 3a wird ein einkristallines Siliziumwafersubstrat 300 illustriert, das eine [100]-Kristallorientierung in der y-Ebene, eine [110]-Orientierung in der x-Ebene und eine [111]-Kristallorientierung in der Ebene diagonal zur x- und y-Ebene besitzt. Das Substrat 300 kann sowohl p-Typ- als auch n-Typ-Gräben enthalten, je nachdem, ob ein PMOS- oder NMOS-Transistor gebildet wird. Die Fläche des Substrats, die in 3a illustriert wird, kann ein p-Typ-Graben sein, der mit einem p-Typ-Dotierungsmittel dotiert ist, wie zum Beispiel Bor oder Gallium, oder alternativ kann es ein n-Typ-Graben sein, die mit einem n-Typ-Dotierungsmittel dotiert ist, wie zum Beispiel Phosphor oder Arsen. Auf dem Substrat 300 wird ein Gate-Dielektrikum 305 gebildet. Das Gate-Dielektrikum 305 kann ein Material wie zum Beispiel eine nitrierte Oxidschicht sein. Über dem Gate-Dielektrikum 305 wird eine Gate-Elektrode 310 gebildet. Die Gate-Elektrode 310 kann durch unstrukturierte Abscheidung einer Polysiliziumschicht und die nachfolgende Strukturierung der Polysiliziumschicht zur Gate-Elektrode 310 gebildet werden. Isolierungsbereiche 315 werden im Substrat 300 gebildet, um n-Typ-Gräben von p-Typ-Gräben zu trennen und so benachbarte Transistoren zu isolieren. Die Feldisolierungsbereiche 315 können zum Beispiel flache Grabenisolierungsbereiche (STI-Bereiche) sein, die durch Ätzen eines Grabens in das Substrat 300 und nachfolgendes Auffüllen des Grabens mit abgeschiedenem Oxid gebildet werden.
  • Wie in 3b illustriert, wird ein Paar von Seitenwand-Spacern 320 auf jeder Seite der Gate-Elektrode 310 mit herkömmlichen Verfahren, die dem Fachmann bekannt sind, gebildet. Außerdem kann eine harte Maske 325 auf der Gate-Elektrode 310 gebildet werden. 3c illustriert eine Ausführungsform, bei der Vertiefungen 330 in das Substrat 300 geätzt werden, bevor ein Implantierungsmaterial 335 in das Substrat 300 implantiert wird. Die Vertiefungen 330 können mit einer anisotropen Plasmaätzung geätzt werden, die Verbindungen wie zum Beispiel Cl2, SF6 oder HBr verwendet. Die Vertiefungen 330 können eine Breite im ungefähren Bereich von 40 nm bis 1000 nm und eine Tiefe im ungefähren Bereich von 40 nm bis 200 nm haben.
  • Eine Ionenart 335 kann dann in den Boden der Vertiefungen 330 im Substrat 300 implantiert werden, wie in 3d illustriert, um den amorphen Ätzstoppbereich 340 zu bilden. Der amorphe Ätzstoppbereich 340 wird durch Unterbrechen der Bindungen des Substrats 300 mit dem Implantierungsprozeß gebildet. Die Bindungen des Substrats 300 werden so weit unterbrochen, daß sie einen Ätzstoppbereich für ein naßchemisches anisotropes Ätzmittel erzeugen. Die Parameter, die mit der Unterbrechung der Bindungen des Substrats 300 verbunden sind, umfassen die Beschleunigungsenergie, den Ionenradius und die Masse der Ionenart 335. Durch fast jeden Niedrigenergiezustand, für den das Implantat nicht von der Oberfläche des Substrats 300 reflektiert wird, werden die Bindungen des Substrats 300 unterbrochen, und es bildet sich ein amorpher Bereich, wie zum Beispiel der amorphe Ätzstoppbereich 340. Die Ionenart 335 kann in den Boden der Vertiefungen 330 mit einer Dosis von etwa 5 × 1014 Atomen/cm2 bis 1 × 1015 Atomen/cm2 und bei einer Implantierungsenergie innerhalb des ungefähren Bereichs von 1 keV bis 20 keV implantiert werden, um eine Konzentration der Ionenart 335 im amorphen Ätzstoppbereich 340 von etwa 1 × 1021 Atomen/cm2 zu erreichen. Die Implantierungsenergie kann von der Ionenart 335, die implantiert wird, abhängen, und in einer Ausführungsform ist die Implantierungsenergie so niedrig wie möglich, um unnötige Schäden am Substrat 300 zu vermeiden. Die Ionenart 335 kann bis zu einer Tiefe von bis zu ca. 50 nm implantiert werden, oder kann auf der Oberfläche des Bodens der Vertiefungen 330 abgeschieden werden.
  • Die Ionenart 335 ist ein Element, das im Substrat elektrisch neutral ist, so daß es Vorrichtungen im oder auf dem Substrat 300 nicht elektrisch stört, wenn es in das Substrat diffundiert. In einer Ausführungsform kann die Ionenart 335, die im Substrat 300 elektrisch neutral ist, ein Element sein, das mit dem Element übereinstimmt, das das Substrat bildet. In dieser Ausführungsform kann das Element, das in ein Siliziumsubstrat 300 implantiert wird, Silizium sein, oder alternativ kann das Element, das in ein Germaniumsubstrat 300 implantiert wird, Germanium sein. In anderen Ausführungsformen kann die Ionenart 335, die im Substrat elektrisch neutral ist, ein Element sein, das eine geringe Löslichkeit im Substrat 300 besitzt, und kann daher keine Atome im Kristallgitter des Substrats ersetzen. Elemente, die in Silizium elektrisch neutral sein können, sind solche mit einem Ionenradius von mehr als dem 1,2fachen der Größe des kovalenten Radius von Silizium und solche mit einem Ionenradius von weniger als dem 0,7fachen der Größe des kovalenten Radius von Silizium. Der kovalente Radius von Silizium beträgt annähernd 111 Pikometer (pm), also sind die Elemente, die in Silizium elektrisch neutral sein können, solche mit einem Ionenradius von mehr als 130 pm und solche mit einem Ionenradius von weniger als 80 pm. Elemente mit diesen speziellen Ionenradien können Atome im Siliziumkristallgitter nicht ersetzen, und sie haben eine sehr niedrige Löslichkeit in Silizium, wodurch solche Elemente in Silizium elektrisch neutral sind.
  • Die Ionenarten 335, die die Ionenradiuskriterien für ein Siliziumsubstrat erfüllen, umfassen zum Beispiel Sauerstoff, Stickstoff, die Edelgaselemente (Ne, Ar, Kr usw.), die Alkalimetalle der Gruppe I des Periodensystems der Elemente (H, Li, Na, K, Rb, Cs, Fr) und die Erdalkalielemente der Gruppe 11 des Periodensystems der Elemente (Be, Mg, Ca, Sr, Ba, Ra). Die Ionenartennenarten 335 können eine Elementart sein oder eine Kombination von Elementen. In einer anderen Ausführungsform kann die Ionenart 335 in das Substrat 300 vor dem Ätzen der Vertiefungen 330 implantiert werden, wie oben in Bezug auf die 2e und 2f beschrieben.
  • In 3e wird das Substrat 300 mit einem anisotropen naßchemischen Ätzmittel geätzt, um einen geätzten Unterschneidungsbereich 345 zu bilden, der eine scharfe diagonale Facettierung 350 entlang der Kristallebene [111] aufweist. Die scharfe diagonale Facettierung 350 tritt auf, da es kein Oxidationsmittel im anisotropen naßchemischen Ätzmittel gibt. Das anisotrope naßchemische Ätzmittel hört am amorphen Ätzstoppbereich 340 mit dem Ätzen auf, so daß der Boden des Grabens eben ist. Der amorphe Ätzstoppbereich 340 wirkt als Maske zum Schutz der Substratfläche. Die Seitenwand-Spacer 320 und die STI-Isolierungsbereiche 315 werden nicht vom anisotropen naßchemischen Ätzmittel angeätzt. Das anisotrope naßchemische Ätzmittel kann ein alkalisches naßchemisches Ätzmittel sein, das einen pH-Wert von ungefähr 10 oder mehr besitzt. Das anisotrope naßchemische Ätzmittel kann aus einer wäßrigen Lösung formuliert werden, die eine Base, wie zum Beispiel KOH (Kaliumhydroxid), NaOH (Natriumhydroxid), NH4OH (Ammoniumhydroxid) oder TMAH (Tetramethylammoniumhydroxid) enthält. Zum Beispiel kann eine Lösung von 30 Gewichts-% NH4OH mit Wasser gemischt werden, um eine anisotrope Ätzlösung 270 zu bilden, die eine Konzentration des NH4OH im ungefähren Bereich von 10 Volumen-% bis 100 Volumen-% oder spezieller eine Konzentration des NH4OH im ungefähren Bereich von 3 Gewichts-% bis 30 Gewichts-% aufweist. Um die Rate der anisotropen naßchemischen Ätzung zu steuern, kann die Ätzung bei ungefährer Zimmertemperatur ausgeführt werden. Zum Erhöhen der Ätzrate kann die Temperatur erhöht werden. Der Temperaturbereich, bei dem die anisotrope naßchemische Ätzung ausgeführt werden kann, liegt etwa zwischen 15°C und 80°C, und spezieller bei etwa 24°C. Die Ätzrate kann im ungefähren Bereich von 10 nm/min bis 100 nm/min liegen. Das Substrat 300 kann über einen ausreichenden Zeitraum geätzt werden, um den Unterschneidungsbereich 345 unter den Seitenwand-Spacern 320 zu bilden, aber nicht so lange, daß das Ätzen unter dem Gate-Dielektrikum 305 erfolgt. In einer Ausführungsform beträgt die Ätzzeit zwischen ungefähr 1 Minute und 10 Minuten. Je langer die Ätzzeit ist, desto stärker erfolgt eine seitliche Unterschneidung. Die Strecke, über die die Unterschnei dungsbereiche 345 seitlich geätzt werden, kann die Breite der Seitenwand-Spacer 320 sein, wie in 3e illustriert. Daher kann die Breite der Unterschneidungsbereiche im ungefähren Bereich von 5 nm bis 100 nm und spezieller im ungefähren Bereich von 10 nm bis 30 nm liegen.
  • In 3f werden die Vertiefungen 330 und die Unterschneidungsbereiche 345 mit einem dotierten Halbleiter-Auffüllungsmaterial 355 aufgefüllt. Die Temperatur von Substrat 300 kann Temperaturen im Bereich von etwa 600°C bis 650°C während des Auffüllprozesses erreichen. Bei diesen Temperaturen kann der amorphe Ätzstoppbereich 340 rekristallisiert werden. In einer Ausführungsform, bei der die Ionenart 335 dasselbe Element wie das Substrat 300 ist, macht die Rekristallisierung des amorphen Ätzstoppbereichs 340 diesen Bereich vom Rest des Substrats 300 ununterscheidbar, wie in 3g illustriert. 3g illustriert einen Transistor, der Source/Drain-Bereiche 360 und Source/Drain-Spitzenbereiche 365 hat, die durch das dotierte Halbleiter-Auffüllungsmaterial 355 gebildet werden, das in den Bereiche abgelagert wird, die durch den Ätzprozeß, der oben beschrieben wird, gebildet werden. Die Source/Drain-Spitzenbereiche 365 haben scharfe Kanten und werden direkt entlang der unteren Kante der Seitenwand-Spacer 320 gebildet. Diese Geometrie sorgt für maximale Dotierung der Source/Drain-Spitzenbereiche direkt bis zum Gate-Dielektrikum 305 und dem Gate-Dielektrikum 310 und kann für eine bessere Leistung der Vorrichtungen als bei Source/Drain-Bereichen, die abgerundete Kanten haben, sorgen.
  • In einer anderen Ausführungsform können die amorphen Ätzstoppbereiche als Maske für positive Reliefmerkmale verwendet werden, wo die amorphen Ätzstoppbereiche flach sind und in der Nähe der Oberfläche eines Substrats liegen. Wie in den 4a–4d illustriert, kann ein freitragender Arm (Cantilever) unter Verwendung einer amorphen Ätzstoppschicht als Maske und eines naßchemischen anisotropen Ätzmittels auf einem Einristallsubstrat gebildet werden. Das Substrat kann ein Einkristall oder ein polykristallines Halbleitermaterial sein, wie zum Beispiel Silizium oder Germanium. In einer speziellen Ausführungsform ist das Halbleitermaterial ein einkristallines Siliziumsubstrat. In 4a wird ein einkristallines Siliziumsubstrat 400 bereitgestellt, das einkristalline Siliziumsubstrat 400 hat eine [100]-Kristallorientierung in der y-Ebene, eine [110]-Orientierung in der x-Ebene und eine [111]-Kristallorientierung in der Ebene diagonal zur x- und y-Ebene. Eine strukturierte Photoresistmaske 410 wird auf dem Substrat 400 gebildet. Die Photoresistmaske kann durch Entwickeln des Photoresists strukturiert werden. Eine Draufsicht auf das Substrat 400 und die Photoresistmaske 410 und eine Querschnittsansicht desselben Substrats und der Photoresistmaske 410 entlang der gestrichelten Linie I-I werden illustriert. Wie in der Draufsicht illustriert, hat die Photoresistmaske 410 ein quadratisches „u-förmiges” Aussehen. Die Photoresistmaske 410 kann ein Material wie zum Beispiel Siliziumoxid oder Siliziumnitrid sein. Die Dicke der Photoresistmaske 410 sollte ausreichend groß sein, um das Eindringen der Innenart 420, die in das Substrat 400 implantiert wird, in das Substrat 400 zu verhindern. Die Dicke der Photoresistmaske 410 hängt von der Implantierungsenergie ab, im allgemeinen kann jedoch die Photoresistmaske 410 eine Dicke von weniger als ungefähr 10 nm haben. In 4b kann das einkristalline Siliziumsubstrat 400 eine Implantation mit der Ionenart 420 erhalten, um die amorphen Bereiche 430 zu erhalten. Die Ionenart 420 kann ein Element sein, das mit dem Element übereinstimmt, welches das Substrat bildet. In einer Ausführungsform kann das Element, das in das Siliziumsubstrat 400 implantiert wird, Silizium sein, und in einer anderen Ausführungsform kann das Element, das in ein Germaniumsubstrat 400 implantiert wird, Germanium sein. In anderen Ausführungsformen kann das Element, das in das Substrat implantiert wird, um den amorphen Bereich zu bilden, ein Element sein, das im Substrat elektrisch neutral ist. Elemente, die im Substrat elektrisch neutral sind, können die Elemente sein, die eine niedrige Löslichkeit im Substrat haben und daher keine Atome im Kristallgitter des Substrats ersetzen können. Elemente, die in Silizium elektrisch neutral sind, sind solche mit einem Ionenradius von mehr als dem 1,2fachen der Größe des kovalenten Radius von Silizium und solche mit einem Ionenradius von weniger als dem 0,7fachen der Größe des kovalenten Radius von Silizium. Der kovalente Radius von Silizium beträgt annähernd 111 Pikometer (pm), also sind die Elemente, die in Silizium elektrisch neutral sein können, solche mit einem Ionenradius von mehr als 130 pm und solche mit einem Ionenradius von weniger als 80 pm. Ionenarten 420 mit diesen speziellen Ionenradien können keine Atome im Siliziumkristallgitter ersetzen und haben eine sehr geringe Löslichkeit in Silizium, was solche Elemente in Silizium elektrisch neutral macht. Die Ionenarten 420, die die Ionenradiuskriterien für ein Siliziumsubstrat erfüllen, umfassen zum Beispiel Sauerstoff, Stickstoff, die Edelgaselemente (Ne, Ar, Kr usw.), die Alkalimetalle der Gruppe I des Periodensystems der Elemente (H, Li, Na, K, Rb, Cs, Fr) und die Erdalkalielemente der Gruppe 11 des Periodensystems der Elemente (Be, Mg, Ca, Sr, Ba, Ra). Die Ionenarten 420 können eine Elementart sein oder eine Kombination von Elementen. Die Ionenart 420 kann in das Substrat 400 in einer Dosis zwischen 1 × 1015 Atomen/cm2 und 1 × 1016 Atomen/cm2 und mit einer Implantierungsenergie im ungefähren Bereich zwischen 1 keV und 20 keV und spezieller mit etwa 5 keV implantiert werden, um eine Konzentration der Ionenart 420 im Substrat 400 von etwa 1 × 1021 Atomen/cm2 zu erreichen. Die Implantierungsenergie kann von der Ionenart 420, die implantiert wird, abhängen, und in einer Ausführungsform ist die Implantierungsenergie so niedrig wie möglich, um unnötige Schäden am Substrat 400 zu vermeiden. Die Ionenart 420 kann bis zu einer Tiefe im ungefähren Bereich von 0 nm (nur an der Oberfläche) bis zu ca. 50 nm implantiert werden.
  • Die Photoresistmaske 410 kann dann entfernt werden, wie in 4c illustriert, um die nichtimplantierten Bereiche des einkristallinen Siliziumsubstrats 400 freizulegen. Die nichtimplantierten Bereiche des Substrats 400 widerspiegeln den „u-förmigen” Bereich der Photoresistmaske 410, bevor sie entfernt wurde, und können dieselben Abmessungen haben. In 4d wird das einkristalline Siliziumsubstrat 400 mit einer anisotropen naßchemischen Ätzlösung geätzt, und die amorphen Bereiche wirken als harte Maske. Die anisotrope naßchemische Ätzlösung kann ein alkalisches naßchemisches Ätzmittel sein, das einen pH-Wert von mehr als etwa 10 besitzt. Die anisotrope naßchemische Ätzlösung kann mit einer Base, wie zum Beispiel KOH (Kaliumhydroxid), NaOH (Natriumhydroxid), NH4OH (Ammoniumhydroxid) oder TMAH (Tetramethylammoniumhydroxid), formuliert werden. Zum Beispiel kann eine Lösung von 30 Gewichts-% NH4OH mit Wasser gemischt werden, um eine anisotrope naßchemische Ätzlösung zu bilden, die eine Konzentration des NH4OH im ungefähren Bereich von 10 Volumen-% bis 100 Volumen-% aufweist, oder spezieller eine Konzentration des NH4OH im ungefähren Bereich von 3 Gewichts-% bis 30 Gewichts-%. Um die Rate der anisotropen naßchemischen Ätzung zu steuern, kann die Ätzung etwa bei Zimmertemperatur ausgeführt werden. Zum Erhöhen der Ätzrate kann die Temperatur erhöht werden. Der Temperaturbereich, bei dem die anisotrope naßchemische Ätzung ausgeführt werden kann, liegt etwa zwischen 15°C und 80°C, und spezieller bei etwa 24°C. Die Ätzrate kann im ungefähren Bereich von 10 nm/min bis 100 nm/min liegen. Das Substrat 400 kann für eine Dauer von 1 Minute bis zu 10 Minuten geätzt werden. Je länger die Ätzung andauert, desto größer sind die Abmessungen der Vertiefung 450. Ein Oxidationsmittel kann nicht in der Ätzlösung enthalten sein, da beim Oxidieren des Substrats 400 der Ätzvorgang gestoppt werden kann und die starke Facettierung 460 entlang der Kristallebene [111] möglicherweise nicht auftritt. Dies gilt insbesondere für Substrate wie zum Beispiel Silizium. Die anisotrope naßchemische Ätzlösung kann entlang der diagonalen [111]-Kristallebenen 460 und entlang der vertikalen [100]-Kristallebene ätzen, um den freitragenden Arm 475 zu bilden. In ihrer Endform kann der freitragende Arm 475 wie ein Sprungbrett geformt sein, das über die Vertiefung 450 hinausragt. Der freitragende Arm kann auf Grund der seitlichen Unterschneidung der amorphen Bereiche 430, wodurch der Kern des freitragenden Arms 475 gebildet wird, durch die anisotrope Naßätzung gebildet werden. Die ebenen Abschnitte 470 von Vertiefung 450 werden auf Grund der Geometrie der anisotropen naßchemischen Ätzlösung entlang der horizontalen [110]-Kristallebenen des einkristallinen Siliziumsubstrats 400 gebildet. Die Verwendung der quadratischen „Maske”, die durch die amorphen Bereiche 430 gebildet wird, führt zur Bildung der ebenen Abschnitte 470 der Vertiefung 450. Die Vertiefung 450 kann ein Seitenverhältnis im ungeführen Bereich von 1:1 bis 1:5 haben. Der freitragende Arm 475 kann als Druckmesser oder Beschleunigungsmesser verwendet werden.

Claims (17)

  1. Verfahren, umfassend: Bilden eines Gates (210; 310) und eines Paars von Seitenwand-Spacern (240; 320) auf beiden Seiten des Gates über einem einkristallinen Siliziumsubstrat (200; 300), das eine vertikale [100]-Kristallebene, eine horizontale [110]-Kristallebene und eine diagonale [111]-Kristallebene besitzt; Ätzen einer Vertiefung (235; 330) im einkristallinen Siliziumsubstrat (200; 300) entlang der vertikalen [100]-Kristallebene mit einer anisotropen trockenen Plasmaätzung; Implantieren einer Ionenart in den Boden der Vertiefung (235; 330) zum Bilden eines amorphen Ätzstopps (250; 340); Ätzen der Vertiefung (235; 330) entlang der diagonalen Kristallebene [111] mit einem anisotropen naßchemischen Ätzmittel, das einen pH-Wert von mindestens 10 und kein Oxidationsmittel hat; und Auffüllen der Vertiefung (235; 330) mit einem dotierten Silizium-Germanium-Material, um einen Source/Drain-Bereich (285, 290; 360, 365) zu bilden.
  2. Verfahren nach Anspruch 1, wobei die Ionenart ein Element ist, das mit dem Substrat übereinstimmt.
  3. Verfahren nach Anspruch 2, wobei das Substrat Silizium ist und wobei das Element Silizium ist.
  4. Verfahren nach Anspruch 1, wobei die Ionenart eine geringe Löslichkeit im Substrat besitzt.
  5. Verfahren nach Anspruch 4, wobei die Ionenart einen Ionenradius von mehr als 130 pm oder einen Ionenradius von weniger als 80 pm besitzt.
  6. Verfahren nach Anspruch 4, wobei die Ionenart ein Edelgaselement ist.
  7. Verfahren nach Anspruch 1, wobei das Substrat ein Einkristall mit einer vertikalen [100]-Kristallebene, einer horizontalen [110]-Kristallebene und einer diagonalen [111]-Kristallebene ist und wobei durch das Ätzen des Einkristalls mit dem alkalischen anisotropen naßchemischen Ätzmittel eine Facettierung entlang der [111]-Kristallebene relativ zur [100]-Kristallebene verursacht wird.
  8. Verfahren nach Anspruch 1, wobei das Implantieren eines Elementes in ein Substrat zum Bilden eines amorphen Ätzstoppbereichs eine Dosis des Elementes im ungefähren Bereich von 5 × 1014 Atomen/cm2 bis 1 × 1015 Atomen/cm2 umfaßt.
  9. Verfahren nach Anspruch 1, wobei das Implantieren einer Ionenart in ein Substrat zum Bilden eines amorphen Ätzstoppbereichs eine Implantierungsenergie im ungefähren Bereich von 1 keV bis 20 keV umfaßt.
  10. Verfahren nach Anspruch 1, wobei das Implantieren der Ionenart in die Vertiefung eine Dosis der Ionenart im ungefähren Bereich von 1015 Atomen/cm2 bis 1 × 1016 Atomen/cm2 umfaßt.
  11. Verfahren nach Anspruch 1, wobei das Implantieren der Ionenart in die Vertiefung eine Implantierungsenergie im ungefähren Bereich von 10 keV bis 40 keV umfaßt.
  12. Verfahren nach Anspruch 1, das ferner einen Source/Drain-Spitzenimplantierungsbereich (290; 365) unter den Seitenwand-Spacern umfaßt.
  13. Verfahren nach Anspruch 1, das ferner einen flachen Grabenisolierungsbereich umfaßt, der ein Oxid umfaßt, und wobei das anisotrope naßchemische Ätzmittel den flachen Grabenisolierungsbereich oder eine harte Maske, die das Gate schützt, nicht anätzt.
  14. Verfahren nach Anspruch 1, wobei das Auffüllen der Vertiefung mit einem dotierten Silizium-Germanium-Material einen epitaktischen Source/Drain-Spitzenerweiterungsbereich unter dem Gate bildet.
  15. Transistor, umfassend: ein kristallines Halbleitersubstrat, das mehrere vertikale [100]-Kristallebenen, mehrere horizontale [110]-Kristallebenen und mehrere diagonale [111]-Kristallebenen hat; eine Gate-Elektrode, die über dem kristallinen Halbleitersubstrat gebildet ist; ein Paar von Seitenwand-Spacern, eine auf jeder Seite der Gate-Elektrode; und ein Paar von Source/Drain-Bereichen, einen Source/Drain-Bereich unter jedem Seitenwand-Spacer, und wobei die Source/Drain-Bereiche durch den Boden der Spacer und durch die diagonalen [111]-Kristallebenen bestimmt sind.
  16. Transistor nach Anspruch 15, wobei das Paar von Source/Drain-Bereichen sich unter dem Paar von Seitenwand-Spacern über eine Strecke von bis zur Breite von einem der zwei Seitenwand-Spacer erstreckt.
  17. Transistor nach Anspruch 15, wobei das Paar von Source/Drain-Bereichen sich unter der Gate-Elektrode über eine Strecke im ungefähren Bereich von 10% bis 20% der Breite der Gate-Elektrode erstreckt.
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Families Citing this family (149)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7473947B2 (en) * 2002-07-12 2009-01-06 Intel Corporation Process for ultra-thin body SOI devices that incorporate EPI silicon tips and article made thereby
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7244654B2 (en) * 2003-12-31 2007-07-17 Texas Instruments Incorporated Drive current improvement from recessed SiGe incorporation close to gate
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
KR100642747B1 (ko) * 2004-06-22 2006-11-10 삼성전자주식회사 Ｃｍｏｓ 트랜지스터의 제조방법 및 그에 의해 제조된ｃｍｏｓ 트랜지스터
TWI463526B (zh) * 2004-06-24 2014-12-01 Ibm 改良具應力矽之ｃｍｏｓ元件的方法及以該方法製備而成的元件
JP4837902B2 (ja) * 2004-06-24 2011-12-14 富士通セミコンダクター株式会社 半導体装置
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7060579B2 (en) * 2004-07-29 2006-06-13 Texas Instruments Incorporated Increased drive current by isotropic recess etch
US7348284B2 (en) * 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
KR100547934B1 (ko) * 2004-08-20 2006-01-31 삼성전자주식회사 트랜지스터 및 그의 제조 방법
JP5203558B2 (ja) * 2004-08-20 2013-06-05 三星電子株式会社 トランジスタ及びこれの製造方法
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US20080121932A1 (en) * 2006-09-18 2008-05-29 Pushkar Ranade Active regions with compatible dielectric layers
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US20090206394A1 (en) * 2005-04-01 2009-08-20 Daniel Chanemougame Strained Channel PMOS Transistor and Corresponding Production Method
US9164051B2 (en) 2005-04-06 2015-10-20 Bioscale, Inc. Electrically responsive device
EP1872474A2 (de) * 2005-04-06 2008-01-02 Bioscale, Inc. Vorrichtung für elektrische reaktionen
US7648844B2 (en) 2005-05-02 2010-01-19 Bioscale, Inc. Method and apparatus for detection of analyte using an acoustic device
US7749445B2 (en) 2005-05-02 2010-07-06 Bioscale, Inc. Method and apparatus for analyzing bioprocess fluids
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7659172B2 (en) * 2005-11-18 2010-02-09 International Business Machines Corporation Structure and method for reducing miller capacitance in field effect transistors
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US7303999B1 (en) * 2005-12-13 2007-12-04 Lam Research Corporation Multi-step method for etching strain gate recesses
US20070152266A1 (en) * 2005-12-29 2007-07-05 Intel Corporation Method and structure for reducing the external resistance of a three-dimensional transistor through use of epitaxial layers
US7494856B2 (en) * 2006-03-30 2009-02-24 Freescale Semiconductor, Inc. Semiconductor fabrication process using etch stop layer to optimize formation of source/drain stressor
US8017487B2 (en) * 2006-04-05 2011-09-13 Globalfoundries Singapore Pte. Ltd. Method to control source/drain stressor profiles for stress engineering
US7528072B2 (en) 2006-04-20 2009-05-05 Texas Instruments Incorporated Crystallographic preferential etch to define a recessed-region for epitaxial growth
EP2010450A2 (de) * 2006-04-21 2009-01-07 Bioscale, Inc. Mikrgefertigte bauelemente und verfahren zur herstellung mikrogefertigter bauelemente
US7628932B2 (en) * 2006-06-02 2009-12-08 Micron Technology, Inc. Wet etch suitable for creating square cuts in si
US7709341B2 (en) * 2006-06-02 2010-05-04 Micron Technology, Inc. Methods of shaping vertical single crystal silicon walls and resulting structures
US7625776B2 (en) * 2006-06-02 2009-12-01 Micron Technology, Inc. Methods of fabricating intermediate semiconductor structures by selectively etching pockets of implanted silicon
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US7445973B2 (en) * 2006-09-29 2008-11-04 Micron Technology, Inc. Transistor surround gate structure with silicon-on-insulator isolation for memory cells, memory arrays, memory devices and systems and methods of forming same
US20080124874A1 (en) * 2006-11-03 2008-05-29 Samsung Electronics Co., Ltd. Methods of Forming Field Effect Transistors Having Silicon-Germanium Source and Drain Regions
US20080121042A1 (en) * 2006-11-27 2008-05-29 Bioscale, Inc. Fluid paths in etchable materials
US7999440B2 (en) * 2006-11-27 2011-08-16 Bioscale, Inc. Micro-fabricated devices having a suspended membrane or plate structure
US7919800B2 (en) 2007-02-26 2011-04-05 Micron Technology, Inc. Capacitor-less memory cells and cell arrays
US7732285B2 (en) * 2007-03-28 2010-06-08 Intel Corporation Semiconductor device having self-aligned epitaxial source and drain extensions
US7691752B2 (en) * 2007-03-30 2010-04-06 Intel Corporation Methods of forming improved EPI fill on narrow isolation bounded source/drain regions and structures formed thereby
US7553717B2 (en) * 2007-05-11 2009-06-30 Texas Instruments Incorporated Recess etch for epitaxial SiGe
US8187978B2 (en) 2007-07-27 2012-05-29 Freescale Semiconductor, Inc. Method of forming openings in a semiconductor device and semiconductor device
US20090035911A1 (en) * 2007-07-30 2009-02-05 Willy Rachmady Method for forming a semiconductor device having abrupt ultra shallow epi-tip regions
US8354280B2 (en) 2007-09-06 2013-01-15 Bioscale, Inc. Reusable detection surfaces and methods of using same
US7964910B2 (en) * 2007-10-17 2011-06-21 International Business Machines Corporation Planar field effect transistor structure having an angled crystallographic etch-defined source/drain recess and a method of forming the transistor structure
US7851313B1 (en) 2007-11-09 2010-12-14 Xilinx, Inc. Semiconductor device and process for improved etch control of strained silicon alloy trenches
DE102008011932B4 (de) * 2008-02-29 2010-05-12 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Erhöhung der Eindringtiefe von Drain- und Sourceimplantationssorten für eine gegebene Gatehöhe
CN101593702B (zh) * 2008-05-30 2010-12-22 中芯国际集成电路制造(北京)有限公司 应变金属氧化物半导体器件的制造方法
US20090302348A1 (en) * 2008-06-10 2009-12-10 International Business Machines Corporation Stress enhanced transistor devices and methods of making
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
DE102008049723B4 (de) * 2008-09-30 2012-01-26 Advanced Micro Devices, Inc. Transistor mit eingebettetem Si/Ge-Material mit einer besseren substratüberspannenden Gleichmäßigkeit
DE102008049733B3 (de) * 2008-09-30 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Transistor mit eingebettetem Si/Ge-Material mit geringerem Abstand zum Kanalgebiet und Verfahren zur Herstellung des Transistors
US20100109045A1 (en) * 2008-10-30 2010-05-06 Chartered Semiconductor Manufacturing Ltd. Integrated circuit system employing stress-engineered layers
US7977180B2 (en) * 2008-12-08 2011-07-12 GlobalFoundries, Inc. Methods for fabricating stressed MOS devices
DE102009010882B4 (de) * 2009-02-27 2012-04-19 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Transistor mit einer eingebetteten Halbleiterlegierung in Drain- und Sourcegebieten, die sich unter die Gateelektrode erstreckt und Verfahren zum Herstellen des Transistors
WO2011004474A1 (ja) * 2009-07-08 2011-01-13 株式会社 東芝 半導体装置及びその製造方法
US20110049582A1 (en) * 2009-09-03 2011-03-03 International Business Machines Corporation Asymmetric source and drain stressor regions
US8455859B2 (en) 2009-10-01 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device
KR101096548B1 (ko) * 2009-11-06 2011-12-20 주식회사 비에스이 멤스 마이크로폰 및 그 제조방법
US8343872B2 (en) 2009-11-06 2013-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming strained structures with compound profiles in semiconductor devices
KR101315473B1 (ko) * 2009-12-07 2013-10-04 성균관대학교산학협력단 전이 박막트랜지스터 및 그의 제조방법
US8765556B2 (en) * 2009-12-23 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating strained structure in semiconductor device
US8278164B2 (en) * 2010-02-04 2012-10-02 International Business Machines Corporation Semiconductor structures and methods of manufacturing the same
KR101668097B1 (ko) * 2010-03-12 2016-10-24 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성 방법
DE102010029532B4 (de) * 2010-05-31 2012-01-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Transistor mit eingebettetem verformungsinduzierenden Material, das in diamantförmigen Aussparungen auf der Grundlage einer Voramorphisierung hergestellt ist
KR101703096B1 (ko) * 2010-09-02 2017-02-07 삼성전자 주식회사 반도체 장치의 제조방법
CN102443758A (zh) * 2010-10-06 2012-05-09 鸿富锦精密工业（深圳）有限公司 镀膜件及其制备方法
US8501570B2 (en) * 2010-10-20 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing source/drain structures
CN102487008A (zh) * 2010-12-01 2012-06-06 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
DE102010063772B4 (de) * 2010-12-21 2016-02-04 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Verfahren zum Einbetten einer sigma-förmigen Halbleiterlegierung in Transistoren durch Anwenden einer gleichmäßigen Oxidschicht vor dem Ätzen der Aussparungen
KR20120073727A (ko) * 2010-12-27 2012-07-05 삼성전자주식회사 스트레인드 반도체 영역을 포함하는 반도체 소자와 그 제조방법, 및 그것을 포함하는 전자 시스템
US8455930B2 (en) * 2011-01-05 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Strained semiconductor device with facets
KR20120108338A (ko) 2011-03-23 2012-10-05 삼성전자주식회사 반도체 소자의 제조방법
DE102011076695B4 (de) * 2011-05-30 2013-05-08 Globalfoundries Inc. Transistoren mit eingebettetem verformungsinduzierenden Material, das in durch einen Oxidationsätzprozess erzeugten Aussparungen ausgebildet ist
CN102810513B (zh) * 2011-05-31 2014-09-24 中芯国际集成电路制造(上海)有限公司 晶体管的形成方法
CN102810481B (zh) * 2011-06-02 2016-03-30 中芯国际集成电路制造(北京)有限公司 半导体器件的制造方法
CN102810480B (zh) * 2011-06-02 2016-01-06 中芯国际集成电路制造(北京)有限公司 半导体器件的制造方法
CN102810482B (zh) * 2011-06-02 2015-05-13 中芯国际集成电路制造(北京)有限公司 半导体器件的制造方法
US8450194B2 (en) * 2011-07-01 2013-05-28 Varian Semiconductor Equipment Associates, Inc. Method to modify the shape of a cavity using angled implantation
WO2013009833A1 (en) 2011-07-11 2013-01-17 King Abdullah University Of Science And Technology Integrated circuit manufacturing for low-profile and flexible devices
US9520293B2 (en) * 2011-07-11 2016-12-13 King Abdullah University Of Science And Technology Method for producing mechanically flexible silicon substrate
US8999794B2 (en) * 2011-07-14 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned source and drain structures and method of manufacturing same
CN102881656B (zh) * 2011-07-15 2015-06-17 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US8497180B2 (en) * 2011-08-05 2013-07-30 Globalfoundries Inc. Transistor with boot shaped source/drain regions
KR20130020221A (ko) 2011-08-19 2013-02-27 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8994123B2 (en) 2011-08-22 2015-03-31 Gold Standard Simulations Ltd. Variation resistant metal-oxide-semiconductor field effect transistor (MOSFET)
CN102969247B (zh) * 2011-08-31 2015-06-03 中芯国际集成电路制造(上海)有限公司 一种半导体结构及其形成方法,一种晶体管及其形成方法
CN103035709B (zh) * 2011-09-30 2015-11-25 中国科学院微电子研究所 一种半导体结构及其制造方法
US8476169B2 (en) * 2011-10-17 2013-07-02 United Microelectronics Corp. Method of making strained silicon channel semiconductor structure
US20130095627A1 (en) * 2011-10-18 2013-04-18 Globalfoundries Inc. Methods of Forming Source/Drain Regions on Transistor Devices
US9263337B2 (en) * 2011-11-02 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
JP5848680B2 (ja) * 2011-11-22 2016-01-27 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
CN103151264B (zh) * 2011-12-06 2017-06-13 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US20130175640A1 (en) * 2012-01-06 2013-07-11 Globalfoundries Inc. Stress enhanced mos transistor and methods for fabrication
US20130175585A1 (en) * 2012-01-11 2013-07-11 Globalfoundries Inc. Methods of Forming Faceted Stress-Inducing Stressors Proximate the Gate Structure of a Transistor
US9263342B2 (en) * 2012-03-02 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a strained region
TWI562244B (en) * 2012-03-15 2016-12-11 United Microelectronics Corp Method for fabricating mos device
US9373684B2 (en) 2012-03-20 2016-06-21 Semiwise Limited Method of manufacturing variation resistant metal-oxide-semiconductor field effect transistor (MOSFET)
US8841190B2 (en) 2012-03-30 2014-09-23 The Institute of Microelectronics Chinese Academy of Science MOS device for making the source/drain region closer to the channel region and method of manufacturing the same
CN103367151B (zh) * 2012-03-30 2015-12-16 中国科学院微电子研究所 使源/漏区更接近沟道区的mos器件及其制作方法
US8674447B2 (en) 2012-04-27 2014-03-18 International Business Machines Corporation Transistor with improved sigma-shaped embedded stressor and method of formation
CN103545212B (zh) * 2012-07-16 2016-09-21 中国科学院微电子研究所 半导体器件制造方法
US9269804B2 (en) 2012-07-28 2016-02-23 Semiwise Limited Gate recessed FDSOI transistor with sandwich of active and etch control layers
US9190485B2 (en) 2012-07-28 2015-11-17 Gold Standard Simulations Ltd. Fluctuation resistant FDSOI transistor with implanted subchannel
US9263568B2 (en) 2012-07-28 2016-02-16 Semiwise Limited Fluctuation resistant low access resistance fully depleted SOI transistor with improved channel thickness control and reduced access resistance
CN103681327B (zh) * 2012-09-06 2017-02-08 中芯国际集成电路制造(上海)有限公司 一种半导体结构及其形成方法
TWI643346B (zh) 2012-11-22 2018-12-01 三星電子股份有限公司 在凹處包括一應力件的半導體裝置及其形成方法（三）
KR102059526B1 (ko) 2012-11-22 2019-12-26 삼성전자주식회사 내장 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 소자
US10134896B2 (en) * 2013-03-01 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Cyclic deposition etch chemical vapor deposition epitaxy to reduce EPI abnormality
CN104183493B (zh) * 2013-05-21 2016-10-05 中芯国际集成电路制造(上海)有限公司 Pmos晶体管的制作方法
FR2998090A1 (fr) * 2013-06-26 2014-05-16 Commissariat Energie Atomique Procede de structuration de surface par modification locale de selectivite a la gravure
US9012276B2 (en) * 2013-07-05 2015-04-21 Gold Standard Simulations Ltd. Variation resistant MOSFETs with superior epitaxial properties
US20150017774A1 (en) * 2013-07-10 2015-01-15 Globalfoundries Inc. Method of forming fins with recess shapes
US9299784B2 (en) * 2013-10-06 2016-03-29 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with non-linear surface
US9059234B2 (en) 2013-10-22 2015-06-16 International Business Machines Corporation Formation of a high aspect ratio trench in a semiconductor substrate and a bipolar semiconductor device having a high aspect ratio trench isolation region
CN103887341A (zh) * 2014-03-20 2014-06-25 上海华力微电子有限公司 一种场效应晶体管的制备方法
CN103871902A (zh) 2014-03-24 2014-06-18 上海华力微电子有限公司 半导体处理工艺及半导体器件的制备方法
CN105097539B (zh) * 2014-05-21 2020-06-09 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
US9984917B2 (en) * 2014-05-21 2018-05-29 Infineon Technologies Ag Semiconductor device with an interconnect and a method for manufacturing thereof
KR102265687B1 (ko) 2014-07-25 2021-06-18 삼성전자주식회사 반도체 소자의 제조 방법
CN105869991B (zh) 2015-01-23 2018-05-11 上海华力微电子有限公司 用于改善SiGe厚度的均匀性的方法和系统
CN105990172B (zh) 2015-01-30 2018-07-31 上海华力微电子有限公司 嵌入式SiGe外延测试块的设计
CN105990342B (zh) 2015-02-13 2019-07-19 上海华力微电子有限公司 具有用于嵌入锗材料的成形腔的半导体器件及其制造工艺
CN104851884A (zh) 2015-04-14 2015-08-19 上海华力微电子有限公司 用于锗硅填充材料的成形腔
CN104821336B (zh) 2015-04-20 2017-12-12 上海华力微电子有限公司 用于使用保形填充层改善器件表面均匀性的方法和系统
EP3314644B1 (de) * 2015-06-24 2023-12-20 Intel Corporation Ersatzkanalätzung für hochwertige schnittstelle
US11049939B2 (en) 2015-08-03 2021-06-29 Semiwise Limited Reduced local threshold voltage variation MOSFET using multiple layers of epi for improved device operation
CN105097554B (zh) 2015-08-24 2018-12-07 上海华力微电子有限公司 用于减少高浓度外延工艺中的位错缺陷的方法和系统
CN106601681A (zh) * 2015-10-20 2017-04-26 上海新昇半导体科技有限公司 Cmos结构及其制备方法
US20170141228A1 (en) * 2015-11-16 2017-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor and manufacturing method thereof
FR3044163B1 (fr) * 2015-11-25 2018-01-05 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de gravure selective d’un materiau semi-conducteur en solution.
WO2017111871A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Transistors with heteroepitaxial iii-n source/drain
US10141426B2 (en) * 2016-02-08 2018-11-27 International Business Macahines Corporation Vertical transistor device
CN107275399B (zh) 2016-04-06 2022-06-28 联华电子股份有限公司 半导体元件及其制作方法
US9842933B1 (en) 2016-06-13 2017-12-12 Globalfoundries Inc. Formation of bottom junction in vertical FET devices
US10147609B2 (en) 2016-12-15 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor epitaxy bordering isolation structure
CN110164768B (zh) * 2018-02-12 2022-02-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR20200140976A (ko) 2019-06-07 2020-12-17 삼성전자주식회사 반도체 소자
US11315829B2 (en) * 2019-08-26 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Amorphous layers for reducing copper diffusion and method forming same
US11373696B1 (en) 2021-02-19 2022-06-28 Nif/T, Llc FFT-dram
US20230035288A1 (en) * 2021-07-31 2023-02-02 Applied Materials, Inc. Methods for removing etch stop layers

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6309975B1 (en) * 1997-03-14 2001-10-30 Micron Technology, Inc. Methods of making implanted structures

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5363983A (en) * 1976-11-19 1978-06-07 Toshiba Corp Semiconductor device
US4397075A (en) * 1980-07-03 1983-08-09 International Business Machines Corporation FET Memory cell structure and process
JPS6292361A (ja) * 1985-10-17 1987-04-27 Toshiba Corp 相補型半導体装置
JP3333560B2 (ja) * 1992-10-23 2002-10-15 リコーエレメックス株式会社 シリコン基板のエッチング方法
JP3761918B2 (ja) * 1994-09-13 2006-03-29 株式会社東芝 半導体装置の製造方法
SE513072C2 (sv) * 1996-05-09 2000-07-03 Acreo Ab Förfarande för tillverkning av kaviteter under membran
US5869359A (en) * 1997-08-20 1999-02-09 Prabhakar; Venkatraman Process for forming silicon on insulator devices having elevated source and drain regions
US6060403A (en) * 1997-09-17 2000-05-09 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US6071783A (en) * 1998-08-13 2000-06-06 Taiwan Semiconductor Manufacturing Company Pseudo silicon on insulator MOSFET device
WO2002034667A1 (en) * 2000-10-25 2002-05-02 University Of Maryland, College Park Method for microstructures fabrication
US6599789B1 (en) 2000-11-15 2003-07-29 Micron Technology, Inc. Method of forming a field effect transistor
US6784076B2 (en) * 2002-04-08 2004-08-31 Micron Technology, Inc. Process for making a silicon-on-insulator ledge by implanting ions from silicon source
US6774000B2 (en) * 2002-11-20 2004-08-10 International Business Machines Corporation Method of manufacture of MOSFET device with in-situ doped, raised source and drain structures

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6309975B1 (en) * 1997-03-14 2001-10-30 Micron Technology, Inc. Methods of making implanted structures

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Feijóo,D. et al.: "Etch Stop Barriers in Silicon Produced by Ion Implantation of Elecrically Non-Active Species". In: J. Electrochem. Soc., Vol. 139, No. 8, Aug. 1992, S. 2309-2314 *

Also Published As

Publication number Publication date
US20050148147A1 (en) 2005-07-07
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