DE112005002397T5 - Nicht-planare Einrichtung mit verjüngtem unteren Körperabschnitt und Verfahren zur Herstellung - Google Patents

Nicht-planare Einrichtung mit verjüngtem unteren Körperabschnitt und Verfahren zur Herstellung Download PDF

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Abstract

Eine Halbleitereinrichtung umfassend:
– einen Halbleiterkörper, der auf einer isolierenden Schicht eines Substrats gebildet ist, wobei der Halbleiterkörper eine Oberseite gegenüberliegend einer Unterseite aufweist, die auf der isolierenden Schicht und auf einem Paar seitlich gegenüberliegenden Seitenwänden ausgebildet ist, wobei der Abstand zwischen den seitlich gegenüberliegenden Seitenwänden an der Oberseite größer als an der Unterseite ist;
– eine gatterdielektrischen Schicht, die auf der Oberseite des Halbleiterkörpers und an den Seitenwänden des Halbleiterkörpers gebildet ist,
– eine Gatterelektrode, die auf der gatterdielektrischen Schicht an der Oberseite und den Seitenwänden des Halbleiterkörpers gebildet ist, und
– ein Paar einer Source/Drain Zone, die in dem Halbleiterkörper an den gegenüberliegenden Seiten der Gatterelektrode gebildet ist.

Description

  • Hintergrund der Erfindung
  • 1. Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft das Gebiet der Halbleitereinrichtungen und insbesondere eine nicht-planaren Drei-Gatter-Transistor, der einen unteren verjüngten Körperabschnitt aufweist, und ein Verfahren zur Herstellung.
  • 2. Diskussion des Standes der Technik
  • Um die Leistungsfähigkeit von modernen integrierten Schaltkreisen, wie Mikroprozessoren, zu erhöhen, sind Silizium-auf-Isolator- (SOI, engl.: silicon on insulator) Transistoren vorgeschlagen worden. Silizium-auf-Isolator-(SOI)Transistoren haben den Vorteil, daß sie in völlig verarmter Weise betrieben werden können. Völlig verarmte Transistoren haben den Vorteil von idealen unteren Grenzspannungsgradienten für optimierten AN-Strom/AUS-Strom Verhältnissen.
  • Ein Beispiel eines vorgeschlagenen SOI-Transistors, der in völlig verarmter Weise betrieben werden kann, ist ein Drei-Gatter-Transistor 100, wie er in 1 dargestellt ist.
  • Ein Drei-Gatter-Transistor umfaßt einen Siliziumkörper 104, der auf einem isolierenden Substrat 102 gebildet ist, das eine vergrabene Oxidschicht 103 aufweist, die auf einem monokristallienen Siliziumsubstrat 105 gebildet ist. Die elektrische Gatterschicht 106 ist auf der Oberseite und an den Seitenwänden des Siliziumkörpers 104 gebildet, wie dies in 1 dargestellt ist. Eine Gatterelektrode 108 ist auf der Gatter dielektrischen Schicht gebildet und umgibt den Körper 104 an drei Seiten und schafft damit im wesentlichen einen Transistor 100, der drei Gatterelektroden (G1, G2, G3) besitzt, eine auf jeder der Seitenwände des Siliziumkörpers 104 und an der Oberseite des Siliziumkörpers 104. Eine Source-Zone 110 und eine Drain-Zone 112 sind in dem Siliziumkörper 104 an den gegenüberliegenden Seiten der Gatterelektrode 108 gebildet, wie in der 1 dargestellt.
  • Ein Vorteil des Drei-Gatter-Transistors 100 ist es, daß er gute Kurzkanaleffekte (SCE, engl.: short channel effects) aufweist. Ein Grund, daß der Drei-Gatter-Transistor 100 gute Kurzkanaleffekte aufweist, ist, dass die nicht-ebene Ausbildung der Einrichtung die Gatterelektrode 108 in einer Weise plaziert, dass sie die aktive Kanalregion umgibt. Das bedeutet, dass in der Drei-Gatter-Einrichtung die Gatterelektrode 108 in Kontakt mit drei Seiten der Kanalregion steht. Unglücklicherweise ist die vierte Seite, der Bodenabschnitt des Kanals, isoliert von der Gatterelektrode durch die vergrabene Oxidschicht 103 und ist daher nicht unter enger Gattersteuerung.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine Darstellung einer nicht-planaren oder Drei-Gattereinrichtung.
  • 2A und 2B demonstrieren Drei-Gatter- oder nicht-planare Einrichtungen mit einem verjüngten unteren Volumenabschnitt nach der vorliegenden Erfindung.
  • 3A zeigt eine nicht-planare Einrichtung mit einer Vielzahl verjüngter unterer Körperabschnitte.
  • 3B ist eine Darstellung einer nicht-planaren Einrichtung, die einen verjüngten unteren Körperabschnitt besitzt und Seitenwandabstandhalter, Source-/Drain- Ausläufer und silizidierte Source-/Drain- Zonen aufweist.
  • 4A-4H illustrieren ein Verfahren zum Bilden einer nicht-planaren Einrichtung mit einem verjüngten unteren Körperabschnitt nach einem Ausbildungsbeispiele der vorliegenden Erfindung.
  • 5A-5D illustrieren Ausführungsbeispiele der vorliegenden Erfindung, wobei die Profilätzung den unteren Körperabschnitt verjüngen kann.
  • Detaillierte Beschreibung der vorliegenden Erfindung
  • Die vorliegende Erfindung ist eine neuartige nicht-planate Einrichtung mit einem verjüngten unteren Körperabschnitt und ein Verfahren zur Herstellung. In der nachfolgenden Beschreibung werden eine Vielzahl spezifischer Details dargelegt, um ein genaues Verständnis der vorliegenden Erfindung zu schaffen. Andererseits werden wohlbekannte Halbleiterprozesse und Herstellungstechniken nicht im besonderen Detail beschrieben, um nicht die vorliegende Erfindung unnötig zu verunklaren.
  • Ausführungsbeispiele der vorliegenden Erfindung umfassen einen nicht-ebenen oder Drei-Gatter-Transistor, der einen Halbleiterkörper aufweist, der an drei Seiten durch eine gatterdielektrische Schicht und eine Gatterelektrode umschlossen ist. In Ausführungsbeispielen der vorliegenden Erfindung wird der Bodenabschnitt des Halbleiterkörpers dünner als der obere Abschnitt des Halbleiterkörpers ausgeführt. Durch Verjüngen des Bodenabschnittes des Halbleiterkörpers gegenüber dem oberen Abschnitt wird die Gattersteuerung über den Bodenabschnitt des Körpers in besseren Kurzkanaleffekten resultieren. In einem Ausführungsbeispiel der vorliegenden Erfindung wird ein Halbleiterfilm auf einen Halbleiterkörper geätzt unter Nutzung eines Trockenätzprozesses, der eine erste Prozeß-Gaschemiekalie nutzt und eine erste RF Vorspannung. Nach Bilden des Halbleiterkörpers wird der untere Abschnitt des Körpers unter Benutzung der gleichen Ätzchemiekalie und Vorrichtung verjüngt, aber unter Nutzung einer geringeren RF-Vorspannung, um den unteren Körperabschnitt spitz zulaufen zu lassen oder mit einer Facette zu versehen.
  • 2A und 2B stellen nicht-planare oder Drei-Gatter-Einrichtungen 200 dar, die einen Halbleiterkörper mit einem verjüngten Bodenabschnitt aufweisen. 2A ist eine von-oben/Seitenansicht des Transistors 200, während 2B eine Darstellung eines Querschnittes ist, der durch die Gatterelektrode genommen wurde. Transistor 200 ist auf einem Substrat 202 gebildet und umfaßt einen Halbleiterkörper oder Grat 204. Die elektrische Gatterschicht 206 ist auf der Oberseite 234 und Seitenwänden 230 und 232 eines Halbleiterkörpers 204 gebildet. Eine Gatterelektrode 208 ist auf einer Gatter die elektrischen Schicht 206 gebildet und umgibt den Halbleiterkörper oder den Grat auf drei Seiten. Eine Source-Zone 210 und eine Drain-Zone 212 sind in dem Halbleiterkörper an gegenüberliegenden Seiten der Gatterelektrode 208 gebildet, wie dies in 2A dargestellt ist.
  • Wie es leicht aus den 2A und 2B ersichtlich ist, hat der Halbleiterkörper 204 einen Bodenabschnitt 222, der dünner als der obere Abschnitt 224 ist. Das bedeutet, daß der Abstand zwischen den Seitenwänden 230 und 232 an der Oberseite 234 größer ist, als an der Bodenseite 236. In einem Ausführungsbeispiel der vorliegenden Erfindung sind die Seitenwände 230 und 232 des oberen Abschnittes 224 im wesentlichen vertikal und mit gleichförmiger Entfernung voneinander beabstandet, während die Seitenwände 230 und 232 des Bodenabschnittes 222 nach innen zugespitzt oder facettiert sind, um den Abstand zwischen den Seitenwänden 230 und 232 im Bodenabschnitt zu verringern. In einem Ausführungsbeispiel der vorliegenden Erfindung ist der Abstand zwischen den Seitenwänden 230 und 232 nahe der Bodenfläche zwischen 1/2 bis 2/3 der Distanz zwischen den Seitenwänden 230 und 232 nahe der Oberseite 234. In einem Ausführungsbeispiel der vorliegenden Erfindung beginnen die Seitenwände 230 und 232 nach innen zuzulaufen, bei ungefähr der Mitte der Höhe 238 des Halbleiterkörpers 204 (im Beispiel beginnen die Seitenwände nach innen bei der Mitte zwischen der Oberseite 234 und der Bodenseite 236 nach innen zuzulaufen). In einem Ausführungsbeispiel der vorliegenden Erfindung beträgt der Abstand zwischen den Seitenwänden 230 und 232 an der Oberseite 234 zwischen 20-30 Nanometer, während die Distanz zwischen den Seitenwänden 230 und 232 nahe der Bodenfläche 236 zwischen 10-15 Nanometern beträgt. In einem Ausführungsbeispiel der vorliegenden Erfindung ist der Bodenabschnitt 222 des Halbleiterkörpers 204 genügend dünn ausgeführt, um die Gatesteuerung des Bodenabschnittes der Gatesteuerung des oberen Abschnittes gleichartig zu gestalten. In einem Ausführungsbeispiel der vorliegenden Erfindung ist der Bodenabschnitt 222 des Halbleiterkörpers 204 genügend dünn relativ zum Oberseitenabschnitt, um die Kurzkanaleffekte des Transistors 200 zu verbessern.
  • Zusätzlich können, wie in den 5A-5D dargestellt wird, andere Halbleiterkörperprofile oder Formen genutzt werden, um die Kurzkanaleffekte (SCE) des Drei-Gatter oder nicht-planaren Transistors 200 zu verbessern. Zum Beispiel kann wie in 5A dargestellt ist, der Halbleiterkörper 204 ein paar Seitenwände 230 und 232 aufweisen, die kontinuierlich nach innen von der Oberseite 234 zur Bodenfläche 236 zulaufen. Zusätzlich kann in einem Ausführungsbeispiel der vorliegenden Erfindung wie in 5B dargestellt, der Halbleiterkörper 204 Seitenwände 230 und 232 aufweisen, die kontinuierlich nach innen von der Oberseite zur Bodenseite zulaufen und die Bodenfläche 236 an einem Punkt oder im wesentlichen an einem Punkt 502 treffen. In wieder einem anderen Ausführungsbeispiel der vorliegenden Erfindung wie es im 5C dargestellt ist, kann der Halbleiterkörper 204 ein paar Seitenwände 230 und 232 aufweisen, die einen oberen vertikalen Abschnitt 510 aufweisen, in dem sie durch eine gleiche Distanz voneinander entfernt sind, einen mittleren nach innen zulaufenden Abschnitt 512 und einen unteren Abschnitt 514 mit vertikalen Seitenwänden, die durch einen zweiten Abstand voneinander getrennt sind, der geringer ist als der Abstand der oberen Seitenwände 510 ist. In wieder einem anderen Ausführungsbeispiel der vorliegenden Erfindung kann der Halbleiterkörper einen oberen Abschnitt 224 besitzen, wobei die Seitenwände 230 und 232 facettiert oder nach innen zulaufend sind, und einen Bodenabschnitt 222, wo die Seitenwände 230 und 232 vertikal oder im wesentlichen vertikal sind. In jedem der Beispiele, die in den 5A-5D beschrieben sind, ist der Abstand zwischen den Seitenwänden 230 und 232 des Halbleiterkörpers 204 an der Oberseite größer, als die Entfernung zwischen Halbleiterkörper und Bodenfläche. Auf diese Weise kann die Gatterelektrode 207 bessere Steuerung des Halbleiterkörpers an der Bodenfläche aufweisen und dadurch die Kurzkanaleffekte der Einrichtung verbessern.
  • In einem Ausführungsbeispiel der vorliegenden Erfindung ist der Drei-Gatter-Transistor 200 auf einem isolierenden Substrat 202 gebildet, daß ein unteres monokristallines Siliziumsubstrat 250 umfaßt, das auf einer isolierenden Schicht 252 gebildet ist, wie zum Beispiel einer Siliziumdioxidschicht. In einem Ausführungsbeispiel der vorliegenden Erfindung ist die isolierende Schicht 252 eine vergrabene Oxidschicht eines SOI Substrats. Der Drei-Gatter-Transistor 200 kann jedoch auf jedem wohl bekannten isolierenden Substrat gebildet werden, wie zum Beispiel auf Substraten, die auf Siliziumdioxid, Nitriden, Oxiden und Saphiren gebildet sind.
  • Der Halbleiterkörper 204 ist auf einer isolierenden Schicht 252 eines isolierenden Substrats 202 gebildet. Der Halbleiterkörper 204 kann auf jedem wohl bekannten Material gebildet werden, so dass er nicht nur auf Silizium (Si), Germanium (Ge), Siliziumgermanium (SixGey), Galliumarsenid (GaAs), InSb, GaP und GaSb begrenzt ist. Der Halbleiterkörper 204 kann aus jedem wohlbekannten Material gebildet werden, das wiederkehrend von einem isolierenden Zustand zu einem leitfähigen Zustand durch Anlegen externer elektrischer Steuerung verändert werden kann. Der Halbleiterkörper 204 ist ideal ein monokristalliner Film, wenn beste elektrische Leistungseigenschaften des Transistors 200 gewünscht werden. Zum Beispiel ist der Halbleiterkörper 204 ein monokristalliner Film, wenn der Transistor in Hochleistungsanwendung, wie zum Beispiel hochdichten Schaltkreisen wie einem Mikroprozessor genutzt wird. Der Halbleiterkörper 204 kann jedoch ein polykristalliner Film sein, wenn der Transistor 200 in Anwendungen benutzt wird, die weniger strenge Anforderungen aufweisen, wie zum Beispiel Flüssigkristallanzeigen. Der Isolator 252 isoliert den Halbleiterkörper 204 von dem monokristallinen Siliziumsubstrat 250. In einem Ausführungsbeispiel der vorliegenden Erfindung ist der Halbleiterkörper 204 eine monokristalliner Siliziumschicht.
  • Die gatterdielektrische Schicht 206 ist auf und um die drei Seiten des Halbleiterkörpers 204 gebildet, wie in den 2A und 2B dargestellt. Die gatterdielektrische Schicht 206 ist auf oder benachbart der Seitenwand 230, auf der Oberseite 234 des Körpers 204 und auf oder benachbart der Seitenwand 232 des Körpers 204 gebildet, wie in den 2A und 2B dargestellt. Die Gatter die elektrische Schicht 206 kann jede wohlbekannte Gatter dielektrische Schicht sein. In einem Ausführungsbeispiel der vorliegenden Erfindung ist die Gatter dielektrische Schicht ein Siliziumdioxid (SiO2), Siliziumoxinitrit (SiOxNy) oder ein Siliziumnitrit (Si3N4) dielektrische Schicht. In einem Ausführungsbeispiel der vorliegenden Erfindung ist die gatterdielektrische Schicht 206 eine Siliziumoxinitritschicht, die mit einer Dicke zwischen 5-20 Ångström gebildet ist. In einem Ausführungsbeispiel der vorliegenden Erfindung ist die gatterdielektrische Schicht eine hoch-k gatterdielektrische Schicht, wie ein Metalloxiddielekrikum, aber ist nicht beschränkt auf Tantalpanteoxid (TaO5), Titan-Oxid (TiO2) und Hafnium-Oxid (HfO). Die gatterdielektrische Schicht 206 kann andere Typen hoch-k dielektrischer Schichten annehmen, ist aber nicht beschränkt auf PZT und BST.
  • Die Gate-Elektrode 207 wird auf und um die Gatter-dielektrische Schicht 206 wie in den 2A und 2B gezeigt gebildet. Die Gatter-Elektrode 208 wird auf oder benachbart der Gatter-dielektrischen Schicht 206 auf der Seitenwand 230 des Halbleiterkörpers 204 auf der Gatter-dielektrischen Schicht 206 gebildet, die auf der Oberseite 234 des Halbleiterkörpers 204 gebildet wird und wird benachbart zu oder an der Gatter-dieelektrischen Schicht 206 gebildet die auf der Seitenwand 203 des Halbleiterkörpers 204 gebildet ist. Die Gatter-Elektrode 208 hat ein paar von lateral gegenüberliegenden Seitenwänden 260 und 262, die eine Entfernung auseinanderliegen, die die Gatter-Länge (Lg) 264 des Transistors 200 definiert. In einem Ausführungsbeispiel der vorliegenden Erfindung werden seitlich gegenüberliegende Seitenwände 260 und 262 der Gatterelektrode 208 in einer Richtung rechtwinklig zu den Seitenwänden 230 und 232 des Halbleiterkörpers 204 verlaufen.
  • Die Gatter-Elektrode 208 kann durch jedes geeignete Gatter-Elektrodenmaterial gebildet werden. In einem Ausführungsbeispiel der vorliegenden Erfindung umfaßt die Gatter-Elektrode 208 einen polykristallinen Siliziumfilm, der auf eine Konzentrationsdichte zwischen 1 × 1019 Atome/cm3 bis 1 × 1020 Atome/cm3 dotiert ist. In einem Ausführungsbeispiel der vorliegenden Erfindung kann die Gatter-Elektrode eine MetallGatter-Elektrode sein, zum Beispiel, aber nicht darauf beschränkt, eine aus Wolfram, Tantal, Titan oder deren Nitriden. In einem Ausführungsbeispiel der vorliegenden Erfindung wird die Gatter-Elektrode aus einem Material mit einer Gap-Arbeitsfunktion (midgap work function) zwischen 4,5-4,8 eV gebildet. Es wird darauf hingewiesen, daß die Gatter-Elektrode 208 nicht notwendigerweise ein einziges Material sein muss, sondern auch auf einem Kompositstapel dünner Filme bestehen kann, wie zum Beispiel, aber nicht beschränkt, auf eine polykristallines Silizium/Metall-Elektrode oder eine Metall/polykristallines Silizium-Elektrode.
  • Der Transistor 200 hat eine Source-Zone 210 und eine Drain-Zone 212. Die Source-Zone 210 und die Drain-Zone 212 werden in dem Halbleiter 204 an den gegenüberliegenden Seiten der Gatter-Elektrode 208 gebildet, so wie in 2A dargestellt. Die Source-Zone 210 und die Drain-Zone 212 werden auf einem n-Typ Leitungsmaterial gebildet, wenn ein NMOS Transistor gebildet wird und werden aus einem p-Typleitermaterial gebildet, wenn eine PMOS-Einrichtung gebildet wird. In einem Ausführungsbeispiel der vorliegenden Erfindung ist die Source-Zone 210 und die Drain-Zone 212 mit einer Dotierungskonzentration zwischen 1 × 1019 Atome/cm3 bis 1 × 1021 Atome/cm3 versehen. Die Source-Zone 210 und die Drain-Zone 212 können mit gleichbleibender Konzentration gebildet werden oder können Unter-Regionen verschiedener Konzentrationen oder Dotierungsprofile umfassen, wie zum Beispiel Spitzenregionen (zum Beispiel die Source/Drain-Ausleger) und Kontaktregionen. In einem Ausführungsbeispiel der vorliegenden Erfindung, haben, wenn der Transistor 200 ein symmetrischer Transistor ist, die Source-Zone 210 und die Drain-Zone 212 die gleiche Dotierungskonzentration und das gleiche Profil. In einem Ausführungsbeispiel der vorliegenden Erfindung, wenn der Transistor 200 als asymmetrischer Transistor gebildet ist, kann das Dotierungskonzentrationsprofil der Source-Zone 210 und der Drain-Zone 212 variieren, um beliebige bestimmte elektrische Charakteristika zu erzielen, die im Stand der Technik wohlbekannt sind. Die Source-Zone 210 und die Drain-Zone 212 können zusammen als Paar von Source/Drain-Zonen bezeichnet werden.
  • Der Abschnitt des Halbleiterkörpers 204, der zwischen der Source-Zone 210 und der Drain-Zone 212 beherbergt ist, definiert die Kanalregion 270 des Transistors 200. Die Kanalregion 270 kann auch als die Fläche des Halbleiterkörpers 204 definiert werden, der durch die Gatter-Elektrode 207 umgeben ist. Zu Zeiten jedoch mag die Source/Drain-Zone sich leicht unterhalb der Gate-Elektrode durch zum Beispiel Diffusion erstrecken, um eine Kanalregion zu definieren, die ein wenig kleiner als die Gate-Elektrodenlänge (Lg) ist. In einem Ausführungsbeispiel der vorliegenden Erfindung ist die Kanalregion 270 intrinsisches oder undotiertes monokristallines Silizium. In einem Ausführungsbeispiel der vorliegenden Erfindung ist die Kanalregion 370 dotiertes monokristallines Silizium. Wenn die Kanalregion 270 dotiert ist, ist sie typischerweise bis zu einem Leitungsniveau zwischen 1 × 1016 bis 1 × 1019 Atome/cm3 dotiert. In einem Ausführungsbeispiel der vorliegenden Erfindung ist es, wenn die Kanalregion dotiert ist, typischerweise auf den entgegengesetzten Leitungstyp zu Source-Zone 210 und Drain-Zone 212 dotiert. Zum Beispiel würde, wenn die Source und Drain-Regionen n-Typleitfähigkeit aufweisen, die Kanalregion zur p-Typleitfähigkeit dotiert werden. Gleichzeitig werden, wenn die Source und Drain-Zonen p-Typleitfähigkeit aufweisen, die Kanalregion n-Typfähigkeit besitzen. Auf diese Weise kann ein Drei-Gattertransistor 200 in entweder einem NMOS Transisitor oder einem PMOS Transistor jeweils umgeformt werden. Die Kanalzone 270 kann gleichförmig dotiert oder nichtgleichförmig dotiert werden oder mit verschiedenen Konzentrationen um bestimmte elektrische und Leitungscharakteristika zu erzeugen. Zum Beispiel kann die Kanalregionen 270 wohl bekannte "Halo"-Regionen umfassen, wenn dies gewünscht ist.
  • Durch Schaffen des Gatter-dieelektrikums und einer Gatterelektrode, die den Halbleiterkörper an drei Seiten umgeben, wird der Drei-Gatter-Transistor als mit drei Kanälen und drei Gattern, einem Gatter und dem Kanal (G1) versehen charakterisiert werden, der sich zwischen den Source und Drain-Zonen auf der Seite 230 des Siliziumkörpers 204 erstreckt, einem zweiten Gatter und Kanal (G2), daß sich zwischen den Source und Drain-Zonen auf der Oberseite des Siliziumkörpers 204 erstreckt und einem dritten Gatter und Kanal (G3) die sich zwischen den Source und Drain-Zonen an der Seitenwand des Siliziumkörpers 204 erstrecken. Die Gatterbreite (Gw, Gate-width) des Transistors 200 ist die Summe der Breiten der drei Kanalzonen. Daher ist die Gate-breite des Transistors 200 gleich der Länge der Seitenwand 230 des Siliziumkörpers 204 plus der Länge der Oberseite 234 des Siliziumkörpers 204, plus der Länge der Seitenwand 232 des Siliziumkörpers 204. Transistoren mit größeren "Breiten" können erzeugt werden unter der Benutzung einer Vielzahl von Einrichtungen, die miteinander verbunden sind (zum Beispiel vierfach Siliziumkörpern 204, die durch eine einzige Gatterelektrode 208 umgeben sind), wie in der 3A dargestellt.
  • Da die Kanalzone 270 an drei Seiten durch die Gatterelektrode 208 und das Gatter-dieelektrikum 206 umgeben ist, kann der Transistor 200 in völlig verarmter Weise betrieben werden, wenn der Transistor 200 "AN"-geschaltet wird, entleert sich die Kanalregion 270 vollständig und schafft damit vorteilhafterweise elektrische Charakteristika und Leistung eines vollständig entleerten Transistors. Das bedeutet, daß wenn der Transistor 200 "AN"-geschaltet wird, eine Mangelregion in der Kanalzone 270 entlang einer Inversionsschicht an den Oberflächen der Zone 270 gebildet wird (das heißt eine Inversionsschicht wird an den Seitenflächen und an der Oberseite des Halbleiterkörpers erzeugt. Die Inversionsschicht hat den gleichen Leitungstyp wie die Source und Drain-Zonen und bildet einen leitfähigen Kanal zwischen den Source und Drain-Zonen, um dem Strom zu erlauben, zwischen ihnen zu fließen. Die Verarmungszone zieht freie Träger aus der Inversionsschicht ab. Die Verarmungszone erstreckt sich zwischen dem Boden der Kanalzone, so daß der Transistor als "völlig verarmter" Transistor bezeichnet werden kann. Im Ausführungsbeispiel der vorliegenden Erfindung ist der untere Abschnitt 222 des Halbleiterkörpers 204 relativ zu dem oberen Abschnitt ausgedünnt, so daß die Gatter-Elektrode leichter den unteren Abschnitt des Halbleiterkörpers steuern kann. Durch Ausdünnen des unteren Abschnittes können die beiden Seitenwandgatte G1 und G3 leichter freie Träger von unterhalb der Inversionsschicht abziehen, die an den Seitenwänden unteren Abschnittes des Halbleiterkörpers 204 gebildet ist. Durch Ausdünnen des unteren Abschnittes 222 des Halbleiterkörpers 204 können die beiden Gates G1 und G3 von der Seitenwand die Kanalzone in einer Weise kontrollieren, zu der die Drei-Gatter G1, G2 und G3 den Kanal in dem oberen Abschnitt 224 des Halbleiterkörpers 204 steuern. Ausdünnen des Bodenabschnittes des Körpers oder der Finne vermindert nicht nur die Dicke des Halbleiters zwischen den beiden Gattern, sondern verringert auch die Breite des Abschnittes des Körpers, der in Kontakt mit dem vergrabenen Oxid ist. Diese Effekte in Kombination miteinander vermindern die Kurzkanaleffekte in der Drei-Gattereinrichtung, die einen verjüngten unteren Körperabschnitt besitzt.
  • Der Transistor 200 der vorliegenden Erfindung kann als nicht planarer Transistor bezeichnet werden, da die Inversionsschicht des Kanals 270 in sowohl horizontaler wie vertikaler Richtung im Halbleiterkörper 204 gebildet ist. Die Halbleitereinrichtung der vorliegenden Erfindung kann auch als nicht planare Einrichtung betrachtet werden, da die elektrischen Felder von der Gatter-Elektrode 208 sowohl von horizontaler Seite (G2) wie vertikalen Seiten (G1 und G3) angelegt werden.
  • Wie oben aufgeführt, ist die Gatterbreite des Transistors 200 gleich der Summe der drei Gatterbreiten, die vom Halbleiterkörper 204 des Transistors 200 erzeugt werden. Um Transistoren mit größeren Gatterbreiten zu erzeugen, kann der Transistor 200 zusätzliche oder vielfache Halbleiterkörper oder Grate 204 aufweisen, wie in 3A dargestellt. Jeder Halbleiterkörper oder Grat 204 besitzt eine dieelektrische Gatterschicht 206 an ihrer Oberseite und den Seitenwänden wie in 3A dargestellt. Die Gatter-Elektrode 208 ist auf oder benachbart jeder Gatter-dieelektrischen Schicht 206 auf jedem Halbleiterkörper 204 gebildet. Jeder Halbleiterkörper 204 umfaßt eine Source-Zone 210 und eine Drain-Zone 212, die in dem Halbleiterkörper 204 an gegenüberliegenden Seiten der Gatter-Elektrode 208 gebildet sind, wie in 3A dargestellt. In einem Ausführungsbeispiel der vorliegenden Erfindung ist jeder Halbleiterkörper 208 mit der gleichen Breite und Höhe (Dicke) wie die anderen Halbleiterkörper 204 gebildet. In einem Ausführungsbeispiel der vorliegenden Erfindung werden jede Source-Zone 210 und Drain-Zone 212 des Halbleiterkörpers 204 elektrisch miteinander durch Halbleitermaterial verbunden, das dazu genutzt wird, den Halbleiterkörper 204 derart auszubilden, daß er eine Source-Anschluss-Zone 310 und eine Drain-Anschluss-Zone 312 ausbildet, wie in 3A dargestellt. Alternativ kann die Source-Zone 210 und die Drain-Zone 212 miteinander durch höhere Niveaus der Metallisierung (zum Beispiel Metall 1, Metall 2 oder Metall 3) verbunden werden, die dazu genutzt werden, verschiedene Transistoren 200 miteinander in den funktionellen Schaltkreisen zu verbinden. Die Gatterbreite des Transistors 200, wie in 3A dargestellt ist, würde gleich der Summe der Gatterbreiten, die durch jeden Halbleiterkörper 204 erzeugt werden, sein. Auf diese Weise wird ein nicht planarer oder Drei-Gattertransistor 20 mit beliebiger Gatterbreite erzeugt werden können. In einem Ausführungsbeispiel der Erfindung umfaßt jeder der Halbleiterkörper 204 einen Bodenabschnitt 222 der dünner als der Oberseitenabschnitt 224 ist, der im obigen beschrieben wurde.
  • In einem Ausführungsbeispiel der vorliegenden Erfindung kann die Source 210 und die Drain 212 einen Silizium oder anderen Halbleiterfilm 350 umfassen, der auf und um den Halbleiterkörper 204, wie in 3B dargestellt, gebildet ist. Zum Beispiel kann der Halbleiterfilm 350 ein Siliziumfilm oder eine Siliziumlegierung wie Silizium-Germanium (SixGey) sein. In einem Ausführungsbeispiel der Erfindung ist der Halbleiterfilm 350 ein monokristalliner Siliziumfilm des gleichen Leitungstypes wie die Source-Zone 210 und die Drain-Zone 212. In einem Ausführungsbeispiel der vorliegenden Erfindung kann der Halbleiterfilm eine Siliziumlegierung wie Silizium-Germanium sein, wobei Silizium ungefähr 1 bis 99 Atomprozente der Legierung umfassen kann. Der Halbleiterfilm 350 muß nicht notwendigerweise ein monokristalliner Halbleiterfilm sein und kann in dem Ausführungsbeispiel ein polykristalliner Film sein. In einem Ausführungsbeispiel der vorliegenden Erfindung wird der Halbleiterfilm 350 auf der Source-Zone 210 und der Drain-Zone 212 des Halbleiterkörpers 214 gebildet, um "angehobene" Source- und Drain-Zonen zu bilden. Der Halbleiterfilm 250 kann elektrisch von einer Gatter-Elektrode 208 durch ein Paar von dieelektrischen Seitenwandabstandshaltern 360 isoliert werden, wie zum Beispiel Siliziuminitrid oder Siliziumoxid oder Komposite hieraus. Die Seitenwandabstandshalter 360 laufen entlang gegenüberliegender Seitenwände 260 und 262, der Gatterelektrode 208, die in der 3B dargestellt ist, um dadurch den Halbleiterfilm 350 an der Gatterelektrode 208 zu isolieren. In einem Ausführungsbeispiel der vorliegenden Erfindung haben die Seitenwandabstandshalter 360 eine Dicke zwischen 20 und 200 Ångstrom. Durch Hinzufügen eines Siliziums oder Halbleiterfilms der Source und Drain-Zone 210 und 212 des Halbleiterkörpers und "angehobener" Source und Drain-Zonen kann die Dicke der Source und Drain-Zonen vergrößert werden und dabei der Kontaktwiderstand Source/Drain zum Transistor 200 reduziert werden, was dessen elektrische Charakteristika und Leistung erhöht.
  • In einem Ausführungsbeispiel der Erfindung wird ein Silizidfilm 370 auf der Sourcezone 210 und der Drainzone 212 gebildet, wie zum Beispiel, aber nicht beschränkt auf : Titansilizid, Nickelsilizid, Kobaltsilizid. In einem Ausführungsbeispiel der vorliegenden Erfindung wird das Silizid 370 auf den Siliziumfilm 350 auf dem Halbleiterkörper 204 gebildet, wie in 3B dargestellt. Der Silizidfilm 370 kann jedoch direkt auf dem Siliziumkörper 204 gebildet werden, wenn gewünscht. Dielektrische Abstandhalter 360 erlauben es dem Silizid 370, auf dem Halbleiterkörper 204 oder dem Siliziumfilm 250 in einem sich selbstausrichtenden Prozess (z. B., einem Salizidprozess) gebildet zu werden.
  • In einem Ausführungsbeispiel der vorliegenden Erfindung kann, wenn gewünscht, der Siliziumfilm 350 und/oder der Silizidfilm 370 auch auf der Oberseite der Gatterelektrode 208 gebildet werden, wenn die Gatterelektrode 208 ein Silizium- oder Germaniumfilm ist. Die Bildung des Siliziumfilms 350 und des Silizidfilms 370 auf der Gatterelektrode 208 reduziert den Kontaktwiderstand der Gatterelektrode, wodurch die elektrische Leistung des Transistors 200 verbessert ist.
  • 4A-4H illustrieren ein Verfahren des Bildens eines nicht-planaren Transistors, der einen verjüngten unteren Abschnitt des Körpers aufweist. Die Herstellung des Transistors beginnt mit dem Substrat 402. Eine Silizium- oder Halbleiterschicht 408 wird auf dem Substrat 402 wie in 4A dargestellt gebildet. In einem Ausführungsbeispiel der vorliegenden Erfindung ist das Substrat 402 ein isolierendes Substrat, wie z.B. in 4A beschrieben. In einem Ausführungsbeispiel der vorliegenden Erfindung umfasst das isolierende Substrat 402 ein unteres monokristallines Siliziumsubstrat 404 und eine obere isolierende Schicht 406, wie z.B. einen Siliziumdioxid oder einen Siliziumnitridfilm. Diese isolierende Schicht 406 isoliert den Halbleiterfilm 408 von dem Substrat 404 und wird in dem Ausführungsbeispiel in einer Dicke zwischen 200-2000 Angström gebildet. Die isolierende Schicht 406 wird zum Teil als „vergrabenes Oxid"-Schicht bezeichnet. Wenn ein Silizium- oder Halbleiterfilm 408 auf einem isolierenden Substrat 402 gebildet wird, wird ein „Silizium-" oder „Halbleiter-auf-Isolator" (SOI)-Substrat erzeugt.
  • Obwohl der Halbleiterfilm 408 idealerweise eine Siliziumschicht ist, wird in anderen Ausführungsbeispielen sie eine andere Art einer Halbleiterschicht sein, wie z.B., aber nicht beschränkt auf, Germanium (Ge), eine Siliziumgermaniumlegierung (SixGey), Galliumarsenid (GaAs), InSb, GaP und GaSb. Bei einem Ausführungsbeispiel der vorliegenden Erfindung ist der Halbleiterfilm 408 ein intrinsischer (d.h., undotierter) Siliziumfilm. In anderen Ausführungsbeispielen ist die Halbleiterschicht 408 auf p-Typ- oder n-Typ-Leitfähigkeit dotiert, mit einem Konzentrationsniveau zwischen 1 × 1016 – 1 × 1019 Atome/cm3. Der Halbleiterfilm 408 kann insitu dotiert werden (d.h., dotiert werden, während er abgelagert wird) oder dotiert werden, nachdem er auf dem Substrat abgelagert ist, z.B. durch Ionen-Implantation. Das Dotieren nach der Bildung erlaubt sowohl PMOS und NMOS Drei-Gatter-Einrichtungen einfach aus dem gleichen isolierenden Substrat herzustellen. Das Dotierungsniveau des Halbleiterkörpers an diesem Punkt kann dazu benutzt werden, das Dotierungsniveau der Kanalregion der Einrichtung zu bestimmen.
  • Der Halbleiterfilm 408 wird mit einer Dicke gebildet, die ungefähr gleich der Höhe ist, die für den nachfolgenden Halbleiterkörper benötigt wird oder für Körper des herzustellenden Drei-Gatter-Transistors. In einem Ausführungsbeispiel der vorliegenden Erfindung hat die Halbleiterschicht 408 eine Dicke oder Höhe 409 von weniger als 30 Nanometern und idealerweise weniger als 20 Nanometern. In einem Ausführungsbeispiel der Erfindung wird der Halbleiterfilm 408 mit einer Dicke gebildet, die gleich der Gatter "länge" ist, die für die Herstellung des Drei-Gatter-Transistors gewünscht ist. In einem Ausführungsbeispiel der vorliegenden Erfindung wird der Halbleiterfilm 408 dicker als die gewünschte Gatterlänge der Einrichtung gebildet. In einem Ausführungsbeispiel der vorliegenden Erfindung wird der Halbleiterfilm 408 mit einer Dicke gebildet, die es erlaubt, den hergestellten Drei-Gatter-Transistor in vollständig verarmter Weise über seine vorgesehene Gatterlänge (Lg) zu betreiben.
  • Der Halbleiterfilm 408 kann auf dem isolierenden Substrat 402 in jeder bekannten Weise hergestellt werden. In einem Verfahren des Herstellens eines „Silizium-auf-Isolator-Substrats", die als SIMOX-Technik bekannt ist, werden Sauerstoffatome hoher Dosis in ein monokristallines Siliziumsubstrat implantiert und dann annealed, um das vergrabene Oxid 406 innerhalb des Substrats zu bilden. Der Abschnitt des monokristallinen Siliziumsubstrats oberhalb des vergrabenen Oxids wird dann der Siliziumfilm 408. Eine andere Technik, die zur Zeit genutzt wird ist es, das SOI Substrat mit einer epitaxialen Siliziumschichttransfertechnik zu erstellen, die im Allgemeinen als „bonded SOI" bezeichnet wird. Bei dieser Technik wird ein erster Siliziumwafer eine dünne Oxidschicht aufweisen, die auf seiner Oberseite gewachsen ist, und wird später als vergrabenes Oxid 406 in der SOI Struktur dienen. Als Nächstes wird ein Hochdosiswasserstoffimplantat in dem ersten Siliziumwafer erzeugt, um eine hoch unter Spannung stehende Region unterhalb der Siliziumoberfläche des ersten Wafers zu erzeugen. Dieser erste Wafer wird dann umgedreht und an die Oberfläche eines zweiten Siliziumwafers gebondet. Der erste Wafer wird dann entlang der hoch unter Spannung stehenden Region, die durch das Wasserstoffimplantat gebildet ist, gespalten. Dies ergibt eine SOI Struktur mit einer dünnen Siliziumschicht an der Oberseite und einem vergrabenen Oxid darunter, wobei alles oberhalb eines monokristallinen Siliziumsubstrats angeordnet ist. Wohlbekannte Glättungstechniken wie z.B. HCI-Glätten oder chemisch-mechanisches Polieren (CMP) können benutzt werden, um die Oberfläche des Halbleiterfilms 408 auf eine gewünschte Dicke zu glätten.
  • Zu diesem Zeitpunkt können Isolatorregionen (nicht dargestellt) in das SOI Substrat eingeformt werden, falls erwünscht, um die verschiedenen Transistoren voneinander zu isolieren, die darin gebildet werden. Die Isolationsregionen können durch Wegätzen von Abschnitten des Substratfilms 408 erzeugt werden, die einen Drei-Gatter-Transistor bilden, z.B. durch wohlbekannte photolithographische und Ätz-Techniken und nachfolgendes Wiederauffüllen der geätzten Regionen mit einem isolierenden Film, z.B. SIO2.
  • In einem Ausführungsbeispiel der vorliegenden Erfindung wird ein hartes Maskenmaterial 410 auf dem Halbleiterfilm 408 gebildet, wie dies in 4A dargestellt ist. Ein hartes Maskenmaterial 410 ist ein Material, das eine harte Maske für das Ätzen des Halbleiterfilms 408 schafft. Ein Hartmaskenmaterial ist ein Material, das sein Profil während des Ätzens auf dem Halbleiterfilm 408 beibehält. Ein Hartmaskenmaterial 410 ist ein Material, das nicht fortgeätzt werden wird und nur ein wenig während des Ätzens des Halbleiterfilms 408 angeätzt wird. In einem Ausführungsbeispiel der vorliegenden Erfindung wird das Hartmaskenmaterial auf einem Material derart gebildet, dass die Ätzflüssigkeit, die benutzt wird, den Halbleiterfilm 408 zu ätzen, den dünnen Film 407 wenigstens fünfmal schneller als das Hartmaskenmaterial ätzt und idealerweise wenigstens zehnmal schneller. In einem Ausführungsbeispiel der vorliegenden Erfindung, wenn der Halbleiterfilm 408 ein Siliziumfilm ist, wird das Hartmaskenmaterial 410 ein Siliziumnitrid oder Siliziumoxinitridfilm sein. Das Hartmaskenmaterial 410 wird mit einer Dicke gebildet, die ausreicht, sein Profil während des gesamten Ätzens des Halbleiterfilms 408 beizubehalten, aber nicht zu dick, um Schwierigkeiten in der Musterbildung zu erzeugen. In einem Ausführungsbeispiel der vorliegenden Erfindung ist das Hartmaskenmaterial 410 mit einer Dicke zwischen 3 Nanometern bis 20 Nanometern gebildet und hat idealerweise eine Dicke von weniger als 10 Nanometern.
  • Als nächstes wird, wie auch in der 4A dargestellt, eine Photolackmaske 412 auf der Hartschichtmaske 410 gebildet. Die Photolackmaske 412 umfasst ein Muster, das in den Halbleiterfilm 408 übertragen wird. Die Photolackmaske 412 kann durch jede wohlbekannte Technik wie z.B. das Ablagern in einer Decke eines Photolackmaterials durch Maskieren, Belichten und Entwickeln des Photolack-Films in eine Photolack-Maske 412, die das gewünschte Muster für den Halbleiterfilm 408 aufweist, der mit einem Muster versehen werden soll. Die Photolackmaske 412 ist typischerweise aus einer organischen Verbindung gebildet. Die Photolackmaske 412 ist mit einer Dicke ausreichend zum Beibehalten des Profils während des Musterbildens der harten Maske 410 versehen, aber ist bis jetzt noch nicht mit einer derartigen Dicke versehen, dass man nicht eine lithographische Musterbildung bis in die kleinsten Dimensionen (d.h., kritische Dimensionen) die mit photographischen Systemen und Verfahren möglich sind, machen könnte.
  • Als Nächstes wird, wie in 4B dargestellt, das Hartmaskenmaterial 410 entsprechend der Ausrichtung der Photolackmaske 412 geätzt, um eine Hartmaske 414 zu bilden, wie dies in 4B dargestellt ist. Die Photolackmaske 412 hindert die darunter liegenden Abschnitte des Hartmaskenmaterials 410 daran, geätzt zu werden. In einem Ausführungsbeispiel der vorliegenden Erfindung wird die Hartmaske mit einer Ätzflüssigkeit geätzt, die das Hartmaskenmaterial, aber nicht den darunter liegenden Halbleiterfilm 208 ätzt. Das Hartmaskenmaterial wird mit einer Ätzflüssigkeit geätzt, die eine fast perfekte Selektivität auf den darunter liegenden Halbleiterfilm 208 besitzt. Das heißt, in einem Ausführungsbeispiel der vorliegenden Erfindung wird die hardmaskenätzende Substanz das Hartmaskenmaterial wenigstens hundertmal schneller als den darunter liegenden Film 208 ätzen (d.h., ein Ätzmaterial hat ein Hartmasken zu Halbleiterfilm Selektivitätsverhältnis von wenigstens 50:1). Wenn das Hartmaskenmaterial 414 ein Siliziumnitrid oder ein Siliziumoxinitrid ist, kann das Hartmaskenmaterial 410 in der Hartmaske 414 unter Benutzung eines Trockenätzprozesses wie z.B. eines reaktiven Ionenätzens/ECR Plasmaätzens geätzt werden. In einem Ausführungsbeispiel der vorliegenden Erfindung kann ein Siliziumnitrid oder das Siliziumoxinitrid-Hartmaskenmaterial reaktiv zu dem Ionenätzen sein unter Benutzung von Chemikalien umfassend CHF3 und O2 und Ar/CH2F2 und C4F8 und Ar und O2.
  • Als Nächstes wird, wie in 4C dargestellt, nachdem der Hartmaskenfilm 410 mit einem Muster versehen wurde und die Hartmaske 414 gebildet wurde, die Photolackmaske 412 mittels wohlbekannter Techniken entfernt werden. Zum Beispiel kann die Photolackmaske 412 unter Benutzung einer „Piranha" Reinigungslösung entfernt werden, die eine Schwefelsäure und ein Wasserstoffperoxid umfasst. Zusätzlich kann der Rückstand von der Photolackmaske 412 mit einer O2-Veraschung entfernt werden.
  • Obwohl es nicht notwendig ist, ist es erwünscht, die Photolackmaske 412 vor dem Ätzen des Halbleiters 408 zu entfernen, so dass ein Polymerfilm aus Photolack sich nicht an den Seitenwänden des mit der musterversehenen Halbleiterfilms 408 bildet. Es wird erwünscht sein, erst den Photolack 412 zu entfernen, bevor der Halbleiterfilm 408 geätzt wird, da Trockenätzprozesse die Photolackmaske erodieren können und den Polymerfilm dazu veranlassen können, sich an den Seitenwänden des Halbleiterkörpers zu entwickeln, wo er schwer zu entfernen ist und Nachteile auf die Geräteleistung ausüben kann. Durch Entfernen der Photolackschicht 412 vor dem Musterbilden des Halbleiterfilms 408 kann der Halbleiterdünnfilm 408 mit einem Muster und mit unverschmutzten Seitenwänden erhalten bleiben.
  • Als Nächstes wird, wie in 4D dargestellt, der Halbleiterfilm in Ausrichtung mit der Hartmaske 414 geätzt, um einen Halbleiterkörper 416 zu bilden, der ein Paar von seitlich einander gegenüberliegenden Seitenwänden 418 und 420 aufweist. Die Hartmaske 414 verhindert, dass der darunter liegende Abschnitt des Halbleiterfilms 208 während des Ätzprozesses geätzt wird. Dieser Ätzprozess wird weiter durchgeführt, bis das darunter liegende isolierende Substrat erreicht ist. In einem Ausführungsbeispiel der Erfindung endet der Ätzprozess am „Endpunkt" der vergrabenen Oxidschicht 406. Der Halbleiterfilm 208 wird mit einer Ätzflüssigkeit geätzt, die diesen Halbleiter 208 ätzt, ohne die Hartmaske 414 wesentlich zu ätzen. In einem Ausführungsbeispiel der vorliegenden Erfindung wird der Halbleiterfilm 408 anisotropisch geätzt, so dass der Halbleiterkörper 416 annähernd vertikale Seitenwände 418 und 420 aufweist, die in Ausrichtung mit den Seitenwänden der Hartmaske 414 gebildet sind, um dadurch eine fast völlige Abbildungstreue mit der Hartmaske 414 zu haben. Wenn die Hartmaske 414 eine Siliziumnitrid- oder Siliziumoxinitrid-Hartmaske ist und der Halbleiterfilm 408 ein Siliziumfilm ist, kann der Siliziumfilm 408 unter Benutzung eines Trockenätzprozesses geätzt werden, der HBr/Ar/O2 umfasst.
  • In einem Ausführungsbeispiel der vorliegenden Erfindung wird der Halbleiterkörper 408 unter Benutzung eines Elektronen-Zyklotron-Widerstands-(ECR), (englisch electron cyclotron residence) Plasmaätzgerätes geätzt. In einem Ausführungsbeispiel der vorliegenden Erfindung ist ein ECR-Plasmaätzgerät unter Benutzung von Chemikalien umfassend HBr/O2 mit einem Druck von 0,2 bis 0,8 Pascal und einer Radiofrequenz von ungefähr 120 Watt verwendet worden, um einen Siliziumdünnfilm in einen Siliziumkörper 416 zu ätzen. Ein solcher Ätzprozess kann im wesentlichen eine anisotropisches Ätzung erzeugen, um im wesentlichen vertikale Seitenwände 418 und 420 zu schaffen, wie sie in 4D dargestellt sind. Zusätzlich kann ein solches Ätzen eine hohe Selektivität (ungefähr 20:1) gegen die vergrabene Oxidschicht 406, so dass die vergrabene Oxidschicht sehr wenig angeätzt wird und als Ätzstopp für die Endpunkterkennung dient. Die Fähigkeit, den Endpunkt zu erfassen, ist wichtig um sicherzustellen, dass der gesamte Halbleiterfilm von der Schicht des vergrabenen Oxids entfernt wird, da die Dicke 409 des Dünnfilms über den Wafer variieren kann und die Ätzrate von unterschiedlichen Halbleiterkörperbreiten auch variieren kann. In einem Ausführungsbeispiel der Erfindung wird eine RF Vorspannung zwischen 100-120 Watt genutzt. Die RF Vorspannung steuert die Elektronenenergie beim Ätzen, was wiederum das anisotropische Profil der Ätzung steuert.
  • Als Nächstes wird, wie in 4F dargestellt, der Halbleiterkörper 416 geätzt, um so die Entfernung zwischen den Seitenwänden 418 und 420 des unteren Abschnittes des Halbleiterkörpers 416 zu reduzieren. Das Ätzen eines Halbleiterkörpers um den unteren Abschnitt des Halbleiterkörpers auszudünnen, kann als „Profil"-Ätzung beschrieben werden. In einem Ausführungsbeispiel der vorliegenden Erfindung wird das Profilätzen dazu benutzt, nach innen zu verjüngen oder Facetten 422 und 424 auf den Seitenwänden 418 und 420 zu bilden, wie dies in 4E dargestellt ist. Es wird darauf hingewiesen, dass in anderen Ausführungsbeispielen der vorliegenden Erfindung das Profilätzen den unteren Abschnitt ausdünnen kann, wie dies in 5A-5D beschrieben ist. In einem Ausführungsbeispiel der vorliegenden Erfindung wird ein Plasmaätzprozess benutzt, der eine anisotropische Ätzung erzeugt, um den Abstand zwischen den Seitenwänden im unteren Abschnitt des Halbleiterkörpers zu verringern im Vergleich zu dem oberen Abschnitt des Halbleiterkörpers. In einem Ausführungsbeispiel der vorliegenden Erfindung werden die gleichen Plasmaätzeinrichtungen und Ätzchemikalien benutzt, wie während des Profilätzens während des Musterbildens des Halbleiterfilms 408, außer, dass die RF Vorspannung verringert ist, so dass die Vertikalrichtungsgebung der Ionen reduziert ist. In einem Ausführungsbeispiel der vorliegenden Erfindung wird dann, wenn der Halbleiterkörper 416 ein Siliziumkörper ist, das Profilätzen unter Benutzung einer ECR Plasmaätzvorrichtung mit Chemikalien umfassend HBr/O2 und einem Druck zwischen 0,2 bis 0,8 Pascal mit einer RV Vorspannung zwischen 50-70 Watt durchgeführt.
  • Als Nächstes wird, wie in 4F dargestellt, die Hartmaske 414 von dem Halbleiterkörper 416 entfernt, der einen ausgedünnten unteren Bodenabschnitt besitzt. In einem Ausführungsbeispiel der vorliegenden Erfindung wird, wenn die Hartmaske 414 ein Siliziumnitrid oder ein Siliziumoxinitridfilm ist, eine Nasschemie umfassend Phosphorsäure und Di-Wasser benutzt, um die Hartmaske zu entfernen. In einem Ausführungsbeispiel der vorliegenden Erfindung kann die Hartmaskenätzung zwischen 80-90 % Phosphorsäure (nach Volumen) und Di-Wasser erhitzt auf eine Temperatur zwischen 150-170°C und Idealerweise 160°C benutzt werden. Eine solche Ätzlösung wird eine annähernd perfekte Selektivität zwischen dem Siliziumnitrid der Hartmaske 214 und der vergrabenen Oxidschicht 406 aufweisen.
  • Als Nächstes kann, wenn gewünscht, nach Entfernen der Hartmaske 414, wie sie in 4F dargestellt ist, der Halbleiterkörper 416 einem Nassätzen ausgesetzt werden, um den Körper 416 zu ätzen. In einem Ausführungsbeispiel der vorliegenden Erfindung wird ein Siliziumkörper 416 einem Nassätzen ausgesetzt, das Ammoniumhydroxid (NH4OH) umfasst, um jede Kantenlinienrauhigkeit zu entfernen oder eine Grubenbildung, die sich während des Musterformens aus dem Siliziumkörper 416 ergeben haben könnte. In einem Ausführungsbeispiel der Erfindung wird der Siliziumkörper 416 über eine Zeitdauer zwischen 30 Sekunden bis 2 Minuten einer Ätzflüssigkeit unterworfen, die zwischen 0,1-1 % Ammoniuimhydroxid nach Volumen bei einer Temperatur zwischen 20-30°C aufweist, um den Halbleiterkörper 416 mit gereinigten Seitenwänden 418 und 420 zu schaffen.
  • Als Nächstes wird, wie in 4G dargestellt, eine gatterdielektrische Schicht 430 auf den Seitenwänden 418 und 420 an der Oberseite des Halbleiterkörpers 416 gebildet. Die gatterdielektrische Schicht kann ein abgelagertes Dielektrikum oder ein gewachsenes Dielektrikum sein. In einem Ausführungsbeispiel der vorliegenden Erfindung ist die gatterdielektrische Schicht 426 ein Siliziumoxinitrid-dielektrischer Film, der durch einen Trocken/Nass-Oxidationsprozess gewachsen ist. In einem Ausführungsbeispiel der vorliegenden Erfindung wird der Siliziumoxidfilm auch eine Dicke zwischen 5-15 Angström gewachsen. In einem Ausführungsbeispiel der vorliegenden Erfindung ist die dielektrische Schicht 430 des Gatters ein abgelagertes Dielektrikum, zum Beispiel aber nicht beschränkt auf einen hochdielektrischen Konstantfilm, wie zum Beispiel ein Metalloxiddielektrikum, wie zum Beispiel Tantalpentaoxid (Ta2O5), Titanoxid (TiO2), Hafniumoxid, Zirkoniumoxid und Aluminiumoxid. Zusätzlich kann in einem Ausführungsbeispiel der vorliegenden Erfindung die gatterdielektrische Schicht 430 eine andere als eine hoch-k-dielektrische Schicht sein, zum Beispiel, aber nicht beschränkt auf PZT und BST. Jede wohlbekannte Technik kann genutzt werden, um ein hoch-k-Dielektrium abzulagern, aber dies ist nicht beschränkt auf chemische Gasabscheidung, Atomschichtablagerung und Sputtern.
  • Als Nächstes kann die Gatterelektrode 432 auf der gatterdielektrischen Schicht 430 an der Oberseite des Halbleiterkörpers 416 gebildet werden, und wird auf oder benachbart der Gatterelektrode 430 gebildet, auf oder benachbart den Seitenwänden 418 und 420, wie in 4G dargestellt. Die Gatterelektrode 432 hat eine Oberseite gegenüberliegend einer Unterseite, die auf der isolierenden Schicht 406 gebildet ist, und hat ein Paar von seitlich gegenüberliegenden Seitenwänden 434 und 436, die die Gatterlänge der Einrichtung definieren. Die Gatterelektrode 432 kann durch eine Abdeckung gebildet werden, die durch Ablagerung eines geeigneten Gatterelektrodenmaterials über dem Substrat erfolgt und durch Musterbildung des Gatterelektrodenmaterials mit wohlbekannten photolithographischen und Ätztechniken, um eine Gatterelektrode 432 aus dem Gatterelektrodenmaterial zu bilden. In einem Ausführungsbeispiel der vorliegenden Erfindung umfasst das Gatterelektrodenmaterial polykristallines Silizium. In einem anderen Ausführungsbeispiel der vorliegenden Erfindung umfasst das Gatterelektrodenmaterial eine polykristalline Silizium-Germanium-Legierung. In wieder einem anderen Ausführungsbeispiel der vorliegenden Erfindung kann das Gatterelektrodenmaterial ein Metallfilm, zum Beispiel aber nicht beschränkt auf Wolfram, Tantal und deren Nitride umfassen. In einem Ausführungsbeispiel der Erfindung nutzt der photolithographische Prozess, der dazu benutzt wird, die Gatterelektrode 432 zu finden, das Minimalste oder den photolithographischen Prozess für kleinste Dimensionen, um den nicht-planaren Transistoren herzustellen (das bedeutet in einem Ausführungsbeispiel der vorliegenden Erfindungn dass die Gatterlänge (Lg) der Gatterelektrode 432 eine kleinste gegenständliche Abmessung des Transistors aufweist, der durch Photolithographie dargestellt wird). In einem Ausführungsbeispiel der Erfindung ist die Gatterlänge geringer oder gleich 30 Nanometern und ideal weniger als 20 Nanometer. Es wird darauf hingewiesen, dass sowohl die gatterdielektrische Schicht und die Gatterelektrode, wie sie in den 4D und 4H dargestellt sind, mit einem „subtrahierenden" Verfahren hergestellt sind, wodurch ungewünschte Abschnitte weggeätzt werden, die Gatterelektrode auch mit einem Ergänzungsgatterprozess hergestellt werden kann, wobei erst eine Opfergatterelektrode gebildet wird, ein Zwischenschichtdielektrikum benachbart dazu, die Opfergatterelektrode dann entfernt wird, um dann eine Öffnung zu erzeugen, in der die Gatterelektrode dann gebildet wird, wie dies im Stand der Technik bekannt ist.
  • Als Nächstes wird, wie in 4H dargestellt, eine Sourcezone 440 und eine Drain-Zone 442 in dem Halbleiterkörper 416 an gegenüberliegenden Seiten der Gatterelektrode 432 gebildet. Für eine PMOS Transistor werden der Halbleiterkörper mit einer p-Typ Leitfähigkeit mit einer Konzentration zwischen 1 × 1020 bis 1 × 1021 Atome/cm3 dotiert. Für einen NMOS nicht-planaren Transistor wird der Halbleiterkörper 416 mit einem n-Typ Leitfähigkeit in der Konzentration zwischen 1 × 1020 und 1 × 1021 Atome/cm3 dotiert, um Source/Drain Zonen zu bilden. In einem Ausführungsbeispiel der vorliegenden Erfindung können die Source/Drain Zonen durch Ionenimplantation gebildet werden. In einem Ausführungsbeispiel der vorliegenden Erfindung tritt die Ionenimplantation vertikaler Richtung (z.B. einer Richtung rechtwinklig zu dem Substrat) wie in 4H auf. Die Gattereleketrode 432 ist ein Polysiliziumgatterelektrode und kann während des Ionenimplantationsprozesses implantiert werden. Die Gatterelektrode 432 agiert als Maske, um den Ionenimplantationsschritt daran zu hindern, die Kanalregion des nicht-planaren Transistors zu dotieren. Wiederum ist die Kanalregion ein Abschnitt des Halbleiterkörpers 416, der unterhalb angeordnet ist, oder von der Gatterelektrode 432 umgeben wird. Wenn die Gatterelektrode 432 eine Metallelektrode ist, kann eine dielektrische Hartmaske benutzt werden, das Dotieren während des Ionenimplantationssprozesses zu blockieren. In anderen Ausführungsbeispielen kann Festkörper-Quell-Diffusion oder andere Verfahren dazu benutzt werden, den Halbleiterkörper der Source/Drain Zone zu bilden. In Ausführungsbeispielen der vorliegenden Erfindung können die Source/Drain Zonen auch Unterregionen wie z.B. Source/Drain Verlängerungen und Source/Drain Kontaktzonen aufweisen. In einem solchen Fall würde der Halbleiterkörper 416 auf einer beliebigen Seite der Gatterelektrode 432 dotiert werden, um die Source/Drain Ausformungen zu bilden, und dann würde ein Paar von Seitenwandabstandgebern, wie sie in 3B illustriert sind entlang der Gatterelektrode 432 gebildet werden und ein zweiter Dotierungsschritt würde dazu genutzt, stark dotierte Source/Drain Kontaktregionen zu schaffen, wie dies im Stand der Technik bekannt ist. Zusätzlich würde, wenn es zu diesem Zeitpunkt gewünscht wird, zusätzliches Silizium und/oder Silizid auf den Halbleiterkörper 416 gebildet, um angehobene Source/Drain Zonen zu bilden, und den Kontaktwiderstand des Gerätes zu reduzieren. Dieses vervollständigt die Herstellung einer nicht-planaren Einrichtung, die einen Halbleiterkörper mit einem ausgedünnten unteren Abschnitt aufweist, um die Geräteeigenschaften zu verbessern.
  • ZUSAMMENFASSUNG
  • Eine nicht-planare Halbleitereinrichtung besitzt einen Halbleiterkörper, der auf einer isolierenden Schicht auf einem Substrat gebildet ist. Der Halbleiterkörper hat eine Oberseite gegenüberliegend einer Bodenseite, die auf einer isolierenden Schicht gebildet ist und ein Paar von seitlich gegenüberliegenden Seitenwänden, wobei der Abstand der seitlich gegenüberliegenden Seitenwände an der Oberseite größer als an der Bodenseite ist. Eine gatterdielektrische Schicht ist an der Oberseite des Halbleiterkörpers und an den Seitenwänden des Halbleiterkörpers gebildet. Eine Gatterelektrode ist auf der gatterdielektrischen Schicht an der Oberseite und an den Seitenwänden des Halbleiterkörpers gebildet. Ein Paar von Source/Drain Zonen ist in dem Halbleiterkörper an gegenüberliegenden Seiten der Gatterelektrode gebildet.

Claims (25)

  1. Eine Halbleitereinrichtung umfassend: – einen Halbleiterkörper, der auf einer isolierenden Schicht eines Substrats gebildet ist, wobei der Halbleiterkörper eine Oberseite gegenüberliegend einer Unterseite aufweist, die auf der isolierenden Schicht und auf einem Paar seitlich gegenüberliegenden Seitenwänden ausgebildet ist, wobei der Abstand zwischen den seitlich gegenüberliegenden Seitenwänden an der Oberseite größer als an der Unterseite ist; – eine gatterdielektrischen Schicht, die auf der Oberseite des Halbleiterkörpers und an den Seitenwänden des Halbleiterkörpers gebildet ist, – eine Gatterelektrode, die auf der gatterdielektrischen Schicht an der Oberseite und den Seitenwänden des Halbleiterkörpers gebildet ist, und – ein Paar einer Source/Drain Zone, die in dem Halbleiterkörper an den gegenüberliegenden Seiten der Gatterelektrode gebildet ist.
  2. Die Halbleitereinrichtung nach Anspruch 1, wobei die Entfernung zwischen den Seitenwänden an der Bodenseite des Halbleiterkörpers ungefähr ½ bis 2/3 der Distanz zwischen den Seitenwänden an der Oberseite des Halbleiterkörpers aufweist.
  3. Die Halbleitereinrichtung nach Anspruch 1, wobei der Abstand zwischen den Seitenwänden des Halbleiterkörpers ab ungefähr dem Mittelabschnitt des Halbleiterkörpers kleiner wird als an der Oberseite.
  4. Die Halbleitereinrichtung nach Anspruch 1, wobei der Abstand zwischen den Seitenwänden an dem oberen Abschnitt des Halbleiterkörpers gleichförmig ist und zunehmend in Richtung des Bodenabschnittes des Halbleiterkörpers abnimmt.
  5. Halbleitereinrichtung nach Anspruch 1, bei der der Abstand zwischen den Seitenwänden am Bodenabschnitt des Halbleiterkörpers genügend klein ist, um Kurzkanaleffekte des Transistors zu verbessern.
  6. Die Halbleitereinrichtung nach Anspruch 1, wobei der Abstand zwischen den gegenüberliegenden Seitenwänden an der Oberseite des Halbleiterkörpers ungefähr 30-20 nm beträgt.
  7. Die Halbleitereinrichtung nach Anspruch 1, wobei der Abstand zwischen den seitlich gegenüberliegenden Seitenwänden nahe an dem Bodenabschnitt des Halbleiterkörpers ungefähr 15-10 nm beträgt.
  8. Eine Halbleitereinrichtung umfassend: – einen Halbleiterkörper, der auf einer isolierenden Schicht eines Substrats gebildet ist, wobei der Halbleiterkörper eine Oberseite gegenüberliegend einer Unterseite aufweist, die auf der Isolationsschicht gebildet ist, und ein Paar von seitlich gegenüberliegenden Seitenwänden, wobei die seitlich gegenüberliegenden Seitenwände eine Facette aufweisen, so dass der Bodenabschnitt des Halbleiterkörpers dünner als der obere Abschnitt des Halbleiterkörpers ist; – eine gatterdielektrische Schicht, die auf der Oberseite des Halbleiterkörpers und an den Seitenwänden des Halbleiterkörpers gebildet ist, – eine Gatterelektrode, die auf der gatterdielektrischen Schicht auf den Seitenwänden des Halbleiterkörpers und an der Oberseite des Halbleiterkörpers gebildet ist, und – einem Paar von Source/Drain-Zonen, die in dem Halbleiterkörper an gegenüberliegenden Seiten der Gatterelektrode gebildet sind.
  9. Die Halbleitereinrichtung nach Anspruch 8, wobei der Halbleiterkörper Silizium umfasst.
  10. Die Halbleitereinrichtung nach Anspruch 8, wobei der Abstand zwischen den Seitenwänden nahe der Bodenseite des Halbleiterkörpers ungefähr 50-66% des Abstandes zwischen den Seitenwänden an der Oberseite des Halbleiterkörpers beträgt.
  11. Verfahren zum Bilden einer Einrichtung umfassend – Bilden eines Halbleiterkörpers auf einer isolierenden Schicht auf einem Substrat, wobei der Halbleiterkörper eine Oberseite gegenüberliegend einer Unterseite aufweist, die auf einer isolierenden Schicht gebildet ist, und ein Paar seitlich gegenüberliegender Seitenwände, wobei der Abstand zwischen den seitlich gegenüberliegenden Seitenwänden geringer an der Bodenfläche des Halbleiterkörpers ist, als an der Oberseite des Halbleiterkörpers; – Bilden einer gatterdielektrischen Schicht auf der Oberseite des Halbleiterkörpers und auf den Seitenwänden des Halbleiterkörpers, – Bilden einer Gatterelektrode auf der gatterdielektrischen Schicht auf der Oberseite des Halbleiterkörpers und benachbart der gatterdielektrischen Schicht an den Seitenwänden des Halbleiterkörpers, und – Bilden eines Paares von Source/Drainzonen in dem Halbleiterkörper an den gegenüberliegenden Seiten der Gatterelektrode.
  12. Das Verfahren nach Anspruch 11, wobei die Breite an dem Boden des Halbleiterkörpers ungefähr ½ bis 2/3 der Breite an der Oberseite des Halbleiterkörpers beträgt.
  13. Das Verfahren nach Anspruch 11, wobei der Abstand zwischen den Seitenwänden gleichförmig am oberen Abschnitt des Halbleiterkörpers ist und nahe des Bodenabschnittes des Halbleiterkörpers zunehmend kleiner wird.
  14. Das Verfahren nach Anspruch 11, wobei der Abstand zwischen den Seitenwänden des Halbleiterkörpers zwischen der Oberseite 20-30 nm beträgt, wobei der Abstand zwischen den einander gegenüberliegenden Seitenwänden nahe des Bodens zwischen 10-15 nm beträgt.
  15. Ein Verfahren zum Bilden eines Transistors umfassend: – Schaffen eines Substrates mit einer isolierenden Oxidschicht, die darauf gebildet ist, und einem Halbleiterdünnfilm, der auf der isolierenden Oxidschicht gebildet ist, – Ätzen des Halbleiterfilms, um einen Halbleiterkörper zu bilden, der eine Oberseite gegenüberliegend einer Unterseite auf dem isolierenden Oxidfilm und ein Paar seitlich gegenüberliegender Seitenwände aufweist, – Ätzen des Halbleiterkörpers, um den Abstand zwischen den seitlich gegenüberliegenden Seitenwänden nahe des Unterteils des Halbleiterkörpers relativ zum Oberteil des Halbleiterkörpers zu verringern, – Bilden einer gatterdielektrischen Schicht an der Oberseite und den Seitenwänden des Halbleiterkörpers, – Bilden einer Gatterelektrode auf der gatterdielektrischen Schicht auf dem Oberteil des Halbleiterkörpers und benachbart zu der gatterdielektrischen Schicht an den Seitenwänden des Halbleiterkörpers; und – Bilden eines Paares von Source/Drain-Zonen in dem Halbleiterkörper an gegenüberliegenden Seiten der Gatterelektrode.
  16. Ein Verfahren nach Anspruch 15, wobei das Ätzen des Halbleiterfilms an der isolierenden Oxidschicht stoppt.
  17. Ein Verfahren nach Anspruch 15, wobei der Halbleiterkörper Silizium umfasst, wobei das Ätzen des Halbleiterfilms ein Trockenätzprozess ist, der Chemikalien umfassend HBr/O2 beinhaltet.
  18. Ein Verfahren nach Anspruch 15, wobei das Ätzen des Halbleiterkörpers den Abstand zwischen den seitlich gegenüberliegenden Seitenwänden nahe des Bodenabschnittes des Halbleiterkörpers ohne signifikantes Ätzen des oberen Abschnittes des Halbleiterkörpers reduziert.
  19. Ein Verfahren nach Anspruch 18, wobei der Halbleiterkörper Silikon ist und durch einen Trockenätzprozess unter Benutzung von Chemikalien umfassend HBr/O2 nutzt.
  20. Ein Verfahren nach Anspruch 18, wobei die elektrische Leistung, die während des Ätzens des Halbleiterkörpers genutzt wird um die Dicke des Bodenabschnittes zu verringer, eine RF Vorspannung zwischen 50-70 Watt nutzt.
  21. Ein Verfahren nach Anspruch 18, wobei der Ätzprozess des Halbleiterkörpers einen HBr/O2 Gasfluss zwischen 150-180 ml/min nutzt.
  22. Ein Verfahren nach Anspruch 15, weiter umfassend Nachätzen des Halbleiterkörpers um die Distanz zwischen den seitlich gegenüberliegenden Seitenwänden des Halbleiterkörpers nahe des Bodenabschnittes zu reduzieren, durch Aussetzen des Halbleiterkörpers einer Nasschemikalie umfassend NHyOH.
  23. Ein Verfahren nach Anspruch 15, wobei das Ätzen des Halbleiterfilms das Nutzen eines ersten Gaschemikalischen Prozesses und einer ersten RF Vorspannung um den Halbleiterkörper zu bilden nutzt, und das Ätzen des Halbleiterkörpers zur Verringerung der Dicke des Bodenabschnittes einen zweiten Gasprozess nutzt und eine zweite RF Vorspannung, wobei die zweite RF Vorspannung geringer als die erste RF Vorspannung ist.
  24. Ein Verfahren nach Anspruch 23, wobei der erste Gasprozess der gleiche wie der zweite Gasprozess ist.
  25. Ein Verfahren nach Anspruch 24, wobei die ersten und die zweiten Gasverfahren HBr/Ar/O2 umfassen.
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