DE112005002397T5 - Nicht-planare Einrichtung mit verjüngtem unteren Körperabschnitt und Verfahren zur Herstellung - Google Patents
Nicht-planare Einrichtung mit verjüngtem unteren Körperabschnitt und Verfahren zur Herstellung Download PDFInfo
- Publication number
- DE112005002397T5 DE112005002397T5 DE112005002397T DE112005002397T DE112005002397T5 DE 112005002397 T5 DE112005002397 T5 DE 112005002397T5 DE 112005002397 T DE112005002397 T DE 112005002397T DE 112005002397 T DE112005002397 T DE 112005002397T DE 112005002397 T5 DE112005002397 T5 DE 112005002397T5
- Authority
- DE
- Germany
- Prior art keywords
- semiconductor body
- semiconductor
- side walls
- distance
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 59
- 238000004519 manufacturing process Methods 0.000 title description 7
- 239000004065 semiconductor Substances 0.000 claims abstract description 238
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 239000010408 film Substances 0.000 claims description 81
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 57
- 229910052710 silicon Inorganic materials 0.000 claims description 57
- 239000010703 silicon Substances 0.000 claims description 57
- 238000005530 etching Methods 0.000 claims description 35
- 230000000694 effects Effects 0.000 claims description 9
- 239000000126 substance Substances 0.000 claims description 8
- 239000010409 thin film Substances 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 4
- 238000001311 chemical methods and process Methods 0.000 claims 1
- 230000003247 decreasing effect Effects 0.000 claims 1
- 229920001296 polysiloxane Polymers 0.000 claims 1
- 239000010410 layer Substances 0.000 description 66
- 239000000463 material Substances 0.000 description 30
- 229920002120 photoresistant polymer Polymers 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 125000004429 atom Chemical group 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910021332 silicide Inorganic materials 0.000 description 8
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 8
- 239000007772 electrode material Substances 0.000 description 7
- 239000012212 insulator Substances 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 238000005755 formation reaction Methods 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 229910052732 germanium Inorganic materials 0.000 description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 229910005542 GaSb Inorganic materials 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- 229910000676 Si alloy Inorganic materials 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 239000000908 ammonium hydroxide Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000009499 grossing Methods 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 229910052739 hydrogen Inorganic materials 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 229920006254 polymer film Polymers 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 241000252506 Characiformes Species 0.000 description 1
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- VYQRBKCKQCRYEE-UHFFFAOYSA-N ctk1a7239 Chemical compound C12=CC=CC=C2N2CC=CC3=NC=CC1=C32 VYQRBKCKQCRYEE-UHFFFAOYSA-N 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 125000005843 halogen group Chemical group 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- 150000002894 organic compounds Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000003716 rejuvenation Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 230000000153 supplemental effect Effects 0.000 description 1
- 230000029305 taxis Effects 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- 238000007704 wet chemistry method Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
- H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
- H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
- H01L29/7854—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection with rounded corners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7856—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with an non-uniform gate, e.g. varying doping structure, shape or composition on different sides of the fin, or different gate insulator thickness or composition on opposing fin sides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13067—FinFET, source/drain region shapes fins on the silicon surface
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/978—Semiconductor device manufacturing: process forming tapered edges on substrate or adjacent layers
Abstract
Eine
Halbleitereinrichtung umfassend:
– einen Halbleiterkörper, der auf einer isolierenden Schicht eines Substrats gebildet ist, wobei der Halbleiterkörper eine Oberseite gegenüberliegend einer Unterseite aufweist, die auf der isolierenden Schicht und auf einem Paar seitlich gegenüberliegenden Seitenwänden ausgebildet ist, wobei der Abstand zwischen den seitlich gegenüberliegenden Seitenwänden an der Oberseite größer als an der Unterseite ist;
– eine gatterdielektrischen Schicht, die auf der Oberseite des Halbleiterkörpers und an den Seitenwänden des Halbleiterkörpers gebildet ist,
– eine Gatterelektrode, die auf der gatterdielektrischen Schicht an der Oberseite und den Seitenwänden des Halbleiterkörpers gebildet ist, und
– ein Paar einer Source/Drain Zone, die in dem Halbleiterkörper an den gegenüberliegenden Seiten der Gatterelektrode gebildet ist.
– einen Halbleiterkörper, der auf einer isolierenden Schicht eines Substrats gebildet ist, wobei der Halbleiterkörper eine Oberseite gegenüberliegend einer Unterseite aufweist, die auf der isolierenden Schicht und auf einem Paar seitlich gegenüberliegenden Seitenwänden ausgebildet ist, wobei der Abstand zwischen den seitlich gegenüberliegenden Seitenwänden an der Oberseite größer als an der Unterseite ist;
– eine gatterdielektrischen Schicht, die auf der Oberseite des Halbleiterkörpers und an den Seitenwänden des Halbleiterkörpers gebildet ist,
– eine Gatterelektrode, die auf der gatterdielektrischen Schicht an der Oberseite und den Seitenwänden des Halbleiterkörpers gebildet ist, und
– ein Paar einer Source/Drain Zone, die in dem Halbleiterkörper an den gegenüberliegenden Seiten der Gatterelektrode gebildet ist.
Description
- Hintergrund der Erfindung
- 1. Gebiet der Erfindung
- Die vorliegende Erfindung betrifft das Gebiet der Halbleitereinrichtungen und insbesondere eine nicht-planaren Drei-Gatter-Transistor, der einen unteren verjüngten Körperabschnitt aufweist, und ein Verfahren zur Herstellung.
- 2. Diskussion des Standes der Technik
- Um die Leistungsfähigkeit von modernen integrierten Schaltkreisen, wie Mikroprozessoren, zu erhöhen, sind Silizium-auf-Isolator- (SOI, engl.: silicon on insulator) Transistoren vorgeschlagen worden. Silizium-auf-Isolator-(SOI)Transistoren haben den Vorteil, daß sie in völlig verarmter Weise betrieben werden können. Völlig verarmte Transistoren haben den Vorteil von idealen unteren Grenzspannungsgradienten für optimierten AN-Strom/AUS-Strom Verhältnissen.
- Ein Beispiel eines vorgeschlagenen SOI-Transistors, der in völlig verarmter Weise betrieben werden kann, ist ein Drei-Gatter-Transistor
100 , wie er in1 dargestellt ist. - Ein Drei-Gatter-Transistor umfaßt einen Siliziumkörper
104 , der auf einem isolierenden Substrat102 gebildet ist, das eine vergrabene Oxidschicht103 aufweist, die auf einem monokristallienen Siliziumsubstrat105 gebildet ist. Die elektrische Gatterschicht106 ist auf der Oberseite und an den Seitenwänden des Siliziumkörpers104 gebildet, wie dies in1 dargestellt ist. Eine Gatterelektrode108 ist auf der Gatter dielektrischen Schicht gebildet und umgibt den Körper104 an drei Seiten und schafft damit im wesentlichen einen Transistor100 , der drei Gatterelektroden (G1, G2, G3) besitzt, eine auf jeder der Seitenwände des Siliziumkörpers104 und an der Oberseite des Siliziumkörpers104 . Eine Source-Zone110 und eine Drain-Zone112 sind in dem Siliziumkörper104 an den gegenüberliegenden Seiten der Gatterelektrode108 gebildet, wie in der1 dargestellt. - Ein Vorteil des Drei-Gatter-Transistors
100 ist es, daß er gute Kurzkanaleffekte (SCE, engl.: short channel effects) aufweist. Ein Grund, daß der Drei-Gatter-Transistor100 gute Kurzkanaleffekte aufweist, ist, dass die nicht-ebene Ausbildung der Einrichtung die Gatterelektrode108 in einer Weise plaziert, dass sie die aktive Kanalregion umgibt. Das bedeutet, dass in der Drei-Gatter-Einrichtung die Gatterelektrode108 in Kontakt mit drei Seiten der Kanalregion steht. Unglücklicherweise ist die vierte Seite, der Bodenabschnitt des Kanals, isoliert von der Gatterelektrode durch die vergrabene Oxidschicht103 und ist daher nicht unter enger Gattersteuerung. - Kurze Beschreibung der Zeichnungen
-
1 ist eine Darstellung einer nicht-planaren oder Drei-Gattereinrichtung. -
2A und2B demonstrieren Drei-Gatter- oder nicht-planare Einrichtungen mit einem verjüngten unteren Volumenabschnitt nach der vorliegenden Erfindung. -
3A zeigt eine nicht-planare Einrichtung mit einer Vielzahl verjüngter unterer Körperabschnitte. -
3B ist eine Darstellung einer nicht-planaren Einrichtung, die einen verjüngten unteren Körperabschnitt besitzt und Seitenwandabstandhalter, Source-/Drain- Ausläufer und silizidierte Source-/Drain- Zonen aufweist. -
4A -4H illustrieren ein Verfahren zum Bilden einer nicht-planaren Einrichtung mit einem verjüngten unteren Körperabschnitt nach einem Ausbildungsbeispiele der vorliegenden Erfindung. -
5A -5D illustrieren Ausführungsbeispiele der vorliegenden Erfindung, wobei die Profilätzung den unteren Körperabschnitt verjüngen kann. - Detaillierte Beschreibung der vorliegenden Erfindung
- Die vorliegende Erfindung ist eine neuartige nicht-planate Einrichtung mit einem verjüngten unteren Körperabschnitt und ein Verfahren zur Herstellung. In der nachfolgenden Beschreibung werden eine Vielzahl spezifischer Details dargelegt, um ein genaues Verständnis der vorliegenden Erfindung zu schaffen. Andererseits werden wohlbekannte Halbleiterprozesse und Herstellungstechniken nicht im besonderen Detail beschrieben, um nicht die vorliegende Erfindung unnötig zu verunklaren.
- Ausführungsbeispiele der vorliegenden Erfindung umfassen einen nicht-ebenen oder Drei-Gatter-Transistor, der einen Halbleiterkörper aufweist, der an drei Seiten durch eine gatterdielektrische Schicht und eine Gatterelektrode umschlossen ist. In Ausführungsbeispielen der vorliegenden Erfindung wird der Bodenabschnitt des Halbleiterkörpers dünner als der obere Abschnitt des Halbleiterkörpers ausgeführt. Durch Verjüngen des Bodenabschnittes des Halbleiterkörpers gegenüber dem oberen Abschnitt wird die Gattersteuerung über den Bodenabschnitt des Körpers in besseren Kurzkanaleffekten resultieren. In einem Ausführungsbeispiel der vorliegenden Erfindung wird ein Halbleiterfilm auf einen Halbleiterkörper geätzt unter Nutzung eines Trockenätzprozesses, der eine erste Prozeß-Gaschemiekalie nutzt und eine erste RF Vorspannung. Nach Bilden des Halbleiterkörpers wird der untere Abschnitt des Körpers unter Benutzung der gleichen Ätzchemiekalie und Vorrichtung verjüngt, aber unter Nutzung einer geringeren RF-Vorspannung, um den unteren Körperabschnitt spitz zulaufen zu lassen oder mit einer Facette zu versehen.
-
2A und2B stellen nicht-planare oder Drei-Gatter-Einrichtungen200 dar, die einen Halbleiterkörper mit einem verjüngten Bodenabschnitt aufweisen.2A ist eine von-oben/Seitenansicht des Transistors200 , während2B eine Darstellung eines Querschnittes ist, der durch die Gatterelektrode genommen wurde. Transistor200 ist auf einem Substrat202 gebildet und umfaßt einen Halbleiterkörper oder Grat204 . Die elektrische Gatterschicht206 ist auf der Oberseite234 und Seitenwänden230 und232 eines Halbleiterkörpers204 gebildet. Eine Gatterelektrode208 ist auf einer Gatter die elektrischen Schicht206 gebildet und umgibt den Halbleiterkörper oder den Grat auf drei Seiten. Eine Source-Zone210 und eine Drain-Zone212 sind in dem Halbleiterkörper an gegenüberliegenden Seiten der Gatterelektrode208 gebildet, wie dies in2A dargestellt ist. - Wie es leicht aus den
2A und2B ersichtlich ist, hat der Halbleiterkörper204 einen Bodenabschnitt222 , der dünner als der obere Abschnitt224 ist. Das bedeutet, daß der Abstand zwischen den Seitenwänden230 und232 an der Oberseite234 größer ist, als an der Bodenseite236 . In einem Ausführungsbeispiel der vorliegenden Erfindung sind die Seitenwände230 und232 des oberen Abschnittes224 im wesentlichen vertikal und mit gleichförmiger Entfernung voneinander beabstandet, während die Seitenwände230 und232 des Bodenabschnittes222 nach innen zugespitzt oder facettiert sind, um den Abstand zwischen den Seitenwänden230 und232 im Bodenabschnitt zu verringern. In einem Ausführungsbeispiel der vorliegenden Erfindung ist der Abstand zwischen den Seitenwänden230 und232 nahe der Bodenfläche zwischen 1/2 bis 2/3 der Distanz zwischen den Seitenwänden230 und232 nahe der Oberseite234 . In einem Ausführungsbeispiel der vorliegenden Erfindung beginnen die Seitenwände230 und232 nach innen zuzulaufen, bei ungefähr der Mitte der Höhe238 des Halbleiterkörpers204 (im Beispiel beginnen die Seitenwände nach innen bei der Mitte zwischen der Oberseite234 und der Bodenseite236 nach innen zuzulaufen). In einem Ausführungsbeispiel der vorliegenden Erfindung beträgt der Abstand zwischen den Seitenwänden230 und232 an der Oberseite234 zwischen 20-30 Nanometer, während die Distanz zwischen den Seitenwänden230 und232 nahe der Bodenfläche236 zwischen 10-15 Nanometern beträgt. In einem Ausführungsbeispiel der vorliegenden Erfindung ist der Bodenabschnitt222 des Halbleiterkörpers204 genügend dünn ausgeführt, um die Gatesteuerung des Bodenabschnittes der Gatesteuerung des oberen Abschnittes gleichartig zu gestalten. In einem Ausführungsbeispiel der vorliegenden Erfindung ist der Bodenabschnitt222 des Halbleiterkörpers204 genügend dünn relativ zum Oberseitenabschnitt, um die Kurzkanaleffekte des Transistors200 zu verbessern. - Zusätzlich können, wie in den
5A -5D dargestellt wird, andere Halbleiterkörperprofile oder Formen genutzt werden, um die Kurzkanaleffekte (SCE) des Drei-Gatter oder nicht-planaren Transistors200 zu verbessern. Zum Beispiel kann wie in5A dargestellt ist, der Halbleiterkörper204 ein paar Seitenwände230 und232 aufweisen, die kontinuierlich nach innen von der Oberseite234 zur Bodenfläche236 zulaufen. Zusätzlich kann in einem Ausführungsbeispiel der vorliegenden Erfindung wie in5B dargestellt, der Halbleiterkörper204 Seitenwände230 und232 aufweisen, die kontinuierlich nach innen von der Oberseite zur Bodenseite zulaufen und die Bodenfläche236 an einem Punkt oder im wesentlichen an einem Punkt502 treffen. In wieder einem anderen Ausführungsbeispiel der vorliegenden Erfindung wie es im5C dargestellt ist, kann der Halbleiterkörper204 ein paar Seitenwände230 und232 aufweisen, die einen oberen vertikalen Abschnitt510 aufweisen, in dem sie durch eine gleiche Distanz voneinander entfernt sind, einen mittleren nach innen zulaufenden Abschnitt512 und einen unteren Abschnitt514 mit vertikalen Seitenwänden, die durch einen zweiten Abstand voneinander getrennt sind, der geringer ist als der Abstand der oberen Seitenwände510 ist. In wieder einem anderen Ausführungsbeispiel der vorliegenden Erfindung kann der Halbleiterkörper einen oberen Abschnitt224 besitzen, wobei die Seitenwände230 und232 facettiert oder nach innen zulaufend sind, und einen Bodenabschnitt222 , wo die Seitenwände230 und232 vertikal oder im wesentlichen vertikal sind. In jedem der Beispiele, die in den5A -5D beschrieben sind, ist der Abstand zwischen den Seitenwänden230 und232 des Halbleiterkörpers204 an der Oberseite größer, als die Entfernung zwischen Halbleiterkörper und Bodenfläche. Auf diese Weise kann die Gatterelektrode207 bessere Steuerung des Halbleiterkörpers an der Bodenfläche aufweisen und dadurch die Kurzkanaleffekte der Einrichtung verbessern. - In einem Ausführungsbeispiel der vorliegenden Erfindung ist der Drei-Gatter-Transistor
200 auf einem isolierenden Substrat202 gebildet, daß ein unteres monokristallines Siliziumsubstrat250 umfaßt, das auf einer isolierenden Schicht252 gebildet ist, wie zum Beispiel einer Siliziumdioxidschicht. In einem Ausführungsbeispiel der vorliegenden Erfindung ist die isolierende Schicht252 eine vergrabene Oxidschicht eines SOI Substrats. Der Drei-Gatter-Transistor200 kann jedoch auf jedem wohl bekannten isolierenden Substrat gebildet werden, wie zum Beispiel auf Substraten, die auf Siliziumdioxid, Nitriden, Oxiden und Saphiren gebildet sind. - Der Halbleiterkörper
204 ist auf einer isolierenden Schicht252 eines isolierenden Substrats202 gebildet. Der Halbleiterkörper204 kann auf jedem wohl bekannten Material gebildet werden, so dass er nicht nur auf Silizium (Si), Germanium (Ge), Siliziumgermanium (SixGey), Galliumarsenid (GaAs), InSb, GaP und GaSb begrenzt ist. Der Halbleiterkörper204 kann aus jedem wohlbekannten Material gebildet werden, das wiederkehrend von einem isolierenden Zustand zu einem leitfähigen Zustand durch Anlegen externer elektrischer Steuerung verändert werden kann. Der Halbleiterkörper204 ist ideal ein monokristalliner Film, wenn beste elektrische Leistungseigenschaften des Transistors200 gewünscht werden. Zum Beispiel ist der Halbleiterkörper204 ein monokristalliner Film, wenn der Transistor in Hochleistungsanwendung, wie zum Beispiel hochdichten Schaltkreisen wie einem Mikroprozessor genutzt wird. Der Halbleiterkörper204 kann jedoch ein polykristalliner Film sein, wenn der Transistor200 in Anwendungen benutzt wird, die weniger strenge Anforderungen aufweisen, wie zum Beispiel Flüssigkristallanzeigen. Der Isolator252 isoliert den Halbleiterkörper204 von dem monokristallinen Siliziumsubstrat250 . In einem Ausführungsbeispiel der vorliegenden Erfindung ist der Halbleiterkörper204 eine monokristalliner Siliziumschicht. - Die gatterdielektrische Schicht
206 ist auf und um die drei Seiten des Halbleiterkörpers204 gebildet, wie in den2A und2B dargestellt. Die gatterdielektrische Schicht206 ist auf oder benachbart der Seitenwand230 , auf der Oberseite234 des Körpers204 und auf oder benachbart der Seitenwand232 des Körpers204 gebildet, wie in den2A und2B dargestellt. Die Gatter die elektrische Schicht206 kann jede wohlbekannte Gatter dielektrische Schicht sein. In einem Ausführungsbeispiel der vorliegenden Erfindung ist die Gatter dielektrische Schicht ein Siliziumdioxid (SiO2), Siliziumoxinitrit (SiOxNy) oder ein Siliziumnitrit (Si3N4) dielektrische Schicht. In einem Ausführungsbeispiel der vorliegenden Erfindung ist die gatterdielektrische Schicht206 eine Siliziumoxinitritschicht, die mit einer Dicke zwischen 5-20 Ångström gebildet ist. In einem Ausführungsbeispiel der vorliegenden Erfindung ist die gatterdielektrische Schicht eine hoch-k gatterdielektrische Schicht, wie ein Metalloxiddielekrikum, aber ist nicht beschränkt auf Tantalpanteoxid (TaO5), Titan-Oxid (TiO2) und Hafnium-Oxid (HfO). Die gatterdielektrische Schicht206 kann andere Typen hoch-k dielektrischer Schichten annehmen, ist aber nicht beschränkt auf PZT und BST. - Die Gate-Elektrode
207 wird auf und um die Gatter-dielektrische Schicht206 wie in den2A und2B gezeigt gebildet. Die Gatter-Elektrode208 wird auf oder benachbart der Gatter-dielektrischen Schicht206 auf der Seitenwand230 des Halbleiterkörpers204 auf der Gatter-dielektrischen Schicht206 gebildet, die auf der Oberseite234 des Halbleiterkörpers204 gebildet wird und wird benachbart zu oder an der Gatter-dieelektrischen Schicht206 gebildet die auf der Seitenwand203 des Halbleiterkörpers204 gebildet ist. Die Gatter-Elektrode208 hat ein paar von lateral gegenüberliegenden Seitenwänden260 und262 , die eine Entfernung auseinanderliegen, die die Gatter-Länge (Lg)264 des Transistors200 definiert. In einem Ausführungsbeispiel der vorliegenden Erfindung werden seitlich gegenüberliegende Seitenwände260 und262 der Gatterelektrode208 in einer Richtung rechtwinklig zu den Seitenwänden230 und232 des Halbleiterkörpers204 verlaufen. - Die Gatter-Elektrode
208 kann durch jedes geeignete Gatter-Elektrodenmaterial gebildet werden. In einem Ausführungsbeispiel der vorliegenden Erfindung umfaßt die Gatter-Elektrode208 einen polykristallinen Siliziumfilm, der auf eine Konzentrationsdichte zwischen 1 × 1019 Atome/cm3 bis 1 × 1020 Atome/cm3 dotiert ist. In einem Ausführungsbeispiel der vorliegenden Erfindung kann die Gatter-Elektrode eine MetallGatter-Elektrode sein, zum Beispiel, aber nicht darauf beschränkt, eine aus Wolfram, Tantal, Titan oder deren Nitriden. In einem Ausführungsbeispiel der vorliegenden Erfindung wird die Gatter-Elektrode aus einem Material mit einer Gap-Arbeitsfunktion (midgap work function) zwischen 4,5-4,8 eV gebildet. Es wird darauf hingewiesen, daß die Gatter-Elektrode208 nicht notwendigerweise ein einziges Material sein muss, sondern auch auf einem Kompositstapel dünner Filme bestehen kann, wie zum Beispiel, aber nicht beschränkt, auf eine polykristallines Silizium/Metall-Elektrode oder eine Metall/polykristallines Silizium-Elektrode. - Der Transistor
200 hat eine Source-Zone210 und eine Drain-Zone212 . Die Source-Zone210 und die Drain-Zone212 werden in dem Halbleiter204 an den gegenüberliegenden Seiten der Gatter-Elektrode208 gebildet, so wie in2A dargestellt. Die Source-Zone210 und die Drain-Zone212 werden auf einem n-Typ Leitungsmaterial gebildet, wenn ein NMOS Transistor gebildet wird und werden aus einem p-Typleitermaterial gebildet, wenn eine PMOS-Einrichtung gebildet wird. In einem Ausführungsbeispiel der vorliegenden Erfindung ist die Source-Zone210 und die Drain-Zone212 mit einer Dotierungskonzentration zwischen 1 × 1019 Atome/cm3 bis 1 × 1021 Atome/cm3 versehen. Die Source-Zone210 und die Drain-Zone212 können mit gleichbleibender Konzentration gebildet werden oder können Unter-Regionen verschiedener Konzentrationen oder Dotierungsprofile umfassen, wie zum Beispiel Spitzenregionen (zum Beispiel die Source/Drain-Ausleger) und Kontaktregionen. In einem Ausführungsbeispiel der vorliegenden Erfindung, haben, wenn der Transistor200 ein symmetrischer Transistor ist, die Source-Zone210 und die Drain-Zone212 die gleiche Dotierungskonzentration und das gleiche Profil. In einem Ausführungsbeispiel der vorliegenden Erfindung, wenn der Transistor200 als asymmetrischer Transistor gebildet ist, kann das Dotierungskonzentrationsprofil der Source-Zone210 und der Drain-Zone212 variieren, um beliebige bestimmte elektrische Charakteristika zu erzielen, die im Stand der Technik wohlbekannt sind. Die Source-Zone210 und die Drain-Zone212 können zusammen als Paar von Source/Drain-Zonen bezeichnet werden. - Der Abschnitt des Halbleiterkörpers
204 , der zwischen der Source-Zone210 und der Drain-Zone212 beherbergt ist, definiert die Kanalregion270 des Transistors200 . Die Kanalregion270 kann auch als die Fläche des Halbleiterkörpers204 definiert werden, der durch die Gatter-Elektrode207 umgeben ist. Zu Zeiten jedoch mag die Source/Drain-Zone sich leicht unterhalb der Gate-Elektrode durch zum Beispiel Diffusion erstrecken, um eine Kanalregion zu definieren, die ein wenig kleiner als die Gate-Elektrodenlänge (Lg) ist. In einem Ausführungsbeispiel der vorliegenden Erfindung ist die Kanalregion270 intrinsisches oder undotiertes monokristallines Silizium. In einem Ausführungsbeispiel der vorliegenden Erfindung ist die Kanalregion370 dotiertes monokristallines Silizium. Wenn die Kanalregion270 dotiert ist, ist sie typischerweise bis zu einem Leitungsniveau zwischen 1 × 1016 bis 1 × 1019 Atome/cm3 dotiert. In einem Ausführungsbeispiel der vorliegenden Erfindung ist es, wenn die Kanalregion dotiert ist, typischerweise auf den entgegengesetzten Leitungstyp zu Source-Zone210 und Drain-Zone212 dotiert. Zum Beispiel würde, wenn die Source und Drain-Regionen n-Typleitfähigkeit aufweisen, die Kanalregion zur p-Typleitfähigkeit dotiert werden. Gleichzeitig werden, wenn die Source und Drain-Zonen p-Typleitfähigkeit aufweisen, die Kanalregion n-Typfähigkeit besitzen. Auf diese Weise kann ein Drei-Gattertransistor200 in entweder einem NMOS Transisitor oder einem PMOS Transistor jeweils umgeformt werden. Die Kanalzone270 kann gleichförmig dotiert oder nichtgleichförmig dotiert werden oder mit verschiedenen Konzentrationen um bestimmte elektrische und Leitungscharakteristika zu erzeugen. Zum Beispiel kann die Kanalregionen270 wohl bekannte "Halo"-Regionen umfassen, wenn dies gewünscht ist. - Durch Schaffen des Gatter-dieelektrikums und einer Gatterelektrode, die den Halbleiterkörper an drei Seiten umgeben, wird der Drei-Gatter-Transistor als mit drei Kanälen und drei Gattern, einem Gatter und dem Kanal (G1) versehen charakterisiert werden, der sich zwischen den Source und Drain-Zonen auf der Seite
230 des Siliziumkörpers204 erstreckt, einem zweiten Gatter und Kanal (G2), daß sich zwischen den Source und Drain-Zonen auf der Oberseite des Siliziumkörpers204 erstreckt und einem dritten Gatter und Kanal (G3) die sich zwischen den Source und Drain-Zonen an der Seitenwand des Siliziumkörpers204 erstrecken. Die Gatterbreite (Gw, Gate-width) des Transistors200 ist die Summe der Breiten der drei Kanalzonen. Daher ist die Gate-breite des Transistors200 gleich der Länge der Seitenwand230 des Siliziumkörpers204 plus der Länge der Oberseite234 des Siliziumkörpers204 , plus der Länge der Seitenwand232 des Siliziumkörpers204 . Transistoren mit größeren "Breiten" können erzeugt werden unter der Benutzung einer Vielzahl von Einrichtungen, die miteinander verbunden sind (zum Beispiel vierfach Siliziumkörpern204 , die durch eine einzige Gatterelektrode208 umgeben sind), wie in der3A dargestellt. - Da die Kanalzone
270 an drei Seiten durch die Gatterelektrode208 und das Gatter-dieelektrikum206 umgeben ist, kann der Transistor200 in völlig verarmter Weise betrieben werden, wenn der Transistor200 "AN"-geschaltet wird, entleert sich die Kanalregion270 vollständig und schafft damit vorteilhafterweise elektrische Charakteristika und Leistung eines vollständig entleerten Transistors. Das bedeutet, daß wenn der Transistor200 "AN"-geschaltet wird, eine Mangelregion in der Kanalzone270 entlang einer Inversionsschicht an den Oberflächen der Zone270 gebildet wird (das heißt eine Inversionsschicht wird an den Seitenflächen und an der Oberseite des Halbleiterkörpers erzeugt. Die Inversionsschicht hat den gleichen Leitungstyp wie die Source und Drain-Zonen und bildet einen leitfähigen Kanal zwischen den Source und Drain-Zonen, um dem Strom zu erlauben, zwischen ihnen zu fließen. Die Verarmungszone zieht freie Träger aus der Inversionsschicht ab. Die Verarmungszone erstreckt sich zwischen dem Boden der Kanalzone, so daß der Transistor als "völlig verarmter" Transistor bezeichnet werden kann. Im Ausführungsbeispiel der vorliegenden Erfindung ist der untere Abschnitt222 des Halbleiterkörpers204 relativ zu dem oberen Abschnitt ausgedünnt, so daß die Gatter-Elektrode leichter den unteren Abschnitt des Halbleiterkörpers steuern kann. Durch Ausdünnen des unteren Abschnittes können die beiden Seitenwandgatte G1 und G3 leichter freie Träger von unterhalb der Inversionsschicht abziehen, die an den Seitenwänden unteren Abschnittes des Halbleiterkörpers204 gebildet ist. Durch Ausdünnen des unteren Abschnittes222 des Halbleiterkörpers204 können die beiden Gates G1 und G3 von der Seitenwand die Kanalzone in einer Weise kontrollieren, zu der die Drei-Gatter G1, G2 und G3 den Kanal in dem oberen Abschnitt224 des Halbleiterkörpers204 steuern. Ausdünnen des Bodenabschnittes des Körpers oder der Finne vermindert nicht nur die Dicke des Halbleiters zwischen den beiden Gattern, sondern verringert auch die Breite des Abschnittes des Körpers, der in Kontakt mit dem vergrabenen Oxid ist. Diese Effekte in Kombination miteinander vermindern die Kurzkanaleffekte in der Drei-Gattereinrichtung, die einen verjüngten unteren Körperabschnitt besitzt. - Der Transistor
200 der vorliegenden Erfindung kann als nicht planarer Transistor bezeichnet werden, da die Inversionsschicht des Kanals270 in sowohl horizontaler wie vertikaler Richtung im Halbleiterkörper204 gebildet ist. Die Halbleitereinrichtung der vorliegenden Erfindung kann auch als nicht planare Einrichtung betrachtet werden, da die elektrischen Felder von der Gatter-Elektrode208 sowohl von horizontaler Seite (G2) wie vertikalen Seiten (G1 und G3) angelegt werden. - Wie oben aufgeführt, ist die Gatterbreite des Transistors
200 gleich der Summe der drei Gatterbreiten, die vom Halbleiterkörper204 des Transistors200 erzeugt werden. Um Transistoren mit größeren Gatterbreiten zu erzeugen, kann der Transistor200 zusätzliche oder vielfache Halbleiterkörper oder Grate204 aufweisen, wie in3A dargestellt. Jeder Halbleiterkörper oder Grat204 besitzt eine dieelektrische Gatterschicht206 an ihrer Oberseite und den Seitenwänden wie in3A dargestellt. Die Gatter-Elektrode208 ist auf oder benachbart jeder Gatter-dieelektrischen Schicht206 auf jedem Halbleiterkörper204 gebildet. Jeder Halbleiterkörper204 umfaßt eine Source-Zone210 und eine Drain-Zone212 , die in dem Halbleiterkörper204 an gegenüberliegenden Seiten der Gatter-Elektrode208 gebildet sind, wie in3A dargestellt. In einem Ausführungsbeispiel der vorliegenden Erfindung ist jeder Halbleiterkörper208 mit der gleichen Breite und Höhe (Dicke) wie die anderen Halbleiterkörper204 gebildet. In einem Ausführungsbeispiel der vorliegenden Erfindung werden jede Source-Zone210 und Drain-Zone212 des Halbleiterkörpers204 elektrisch miteinander durch Halbleitermaterial verbunden, das dazu genutzt wird, den Halbleiterkörper204 derart auszubilden, daß er eine Source-Anschluss-Zone310 und eine Drain-Anschluss-Zone312 ausbildet, wie in3A dargestellt. Alternativ kann die Source-Zone210 und die Drain-Zone212 miteinander durch höhere Niveaus der Metallisierung (zum Beispiel Metall 1, Metall 2 oder Metall 3) verbunden werden, die dazu genutzt werden, verschiedene Transistoren200 miteinander in den funktionellen Schaltkreisen zu verbinden. Die Gatterbreite des Transistors200 , wie in3A dargestellt ist, würde gleich der Summe der Gatterbreiten, die durch jeden Halbleiterkörper204 erzeugt werden, sein. Auf diese Weise wird ein nicht planarer oder Drei-Gattertransistor20 mit beliebiger Gatterbreite erzeugt werden können. In einem Ausführungsbeispiel der Erfindung umfaßt jeder der Halbleiterkörper204 einen Bodenabschnitt222 der dünner als der Oberseitenabschnitt224 ist, der im obigen beschrieben wurde. - In einem Ausführungsbeispiel der vorliegenden Erfindung kann die Source
210 und die Drain212 einen Silizium oder anderen Halbleiterfilm350 umfassen, der auf und um den Halbleiterkörper204 , wie in3B dargestellt, gebildet ist. Zum Beispiel kann der Halbleiterfilm350 ein Siliziumfilm oder eine Siliziumlegierung wie Silizium-Germanium (SixGey) sein. In einem Ausführungsbeispiel der Erfindung ist der Halbleiterfilm350 ein monokristalliner Siliziumfilm des gleichen Leitungstypes wie die Source-Zone210 und die Drain-Zone212 . In einem Ausführungsbeispiel der vorliegenden Erfindung kann der Halbleiterfilm eine Siliziumlegierung wie Silizium-Germanium sein, wobei Silizium ungefähr 1 bis 99 Atomprozente der Legierung umfassen kann. Der Halbleiterfilm350 muß nicht notwendigerweise ein monokristalliner Halbleiterfilm sein und kann in dem Ausführungsbeispiel ein polykristalliner Film sein. In einem Ausführungsbeispiel der vorliegenden Erfindung wird der Halbleiterfilm350 auf der Source-Zone210 und der Drain-Zone212 des Halbleiterkörpers214 gebildet, um "angehobene" Source- und Drain-Zonen zu bilden. Der Halbleiterfilm250 kann elektrisch von einer Gatter-Elektrode208 durch ein Paar von dieelektrischen Seitenwandabstandshaltern360 isoliert werden, wie zum Beispiel Siliziuminitrid oder Siliziumoxid oder Komposite hieraus. Die Seitenwandabstandshalter360 laufen entlang gegenüberliegender Seitenwände260 und262 , der Gatterelektrode208 , die in der3B dargestellt ist, um dadurch den Halbleiterfilm350 an der Gatterelektrode208 zu isolieren. In einem Ausführungsbeispiel der vorliegenden Erfindung haben die Seitenwandabstandshalter360 eine Dicke zwischen 20 und 200 Ångstrom. Durch Hinzufügen eines Siliziums oder Halbleiterfilms der Source und Drain-Zone210 und212 des Halbleiterkörpers und "angehobener" Source und Drain-Zonen kann die Dicke der Source und Drain-Zonen vergrößert werden und dabei der Kontaktwiderstand Source/Drain zum Transistor200 reduziert werden, was dessen elektrische Charakteristika und Leistung erhöht. - In einem Ausführungsbeispiel der Erfindung wird ein Silizidfilm
370 auf der Sourcezone210 und der Drainzone212 gebildet, wie zum Beispiel, aber nicht beschränkt auf : Titansilizid, Nickelsilizid, Kobaltsilizid. In einem Ausführungsbeispiel der vorliegenden Erfindung wird das Silizid370 auf den Siliziumfilm350 auf dem Halbleiterkörper204 gebildet, wie in3B dargestellt. Der Silizidfilm370 kann jedoch direkt auf dem Siliziumkörper204 gebildet werden, wenn gewünscht. Dielektrische Abstandhalter360 erlauben es dem Silizid370 , auf dem Halbleiterkörper204 oder dem Siliziumfilm250 in einem sich selbstausrichtenden Prozess (z. B., einem Salizidprozess) gebildet zu werden. - In einem Ausführungsbeispiel der vorliegenden Erfindung kann, wenn gewünscht, der Siliziumfilm
350 und/oder der Silizidfilm370 auch auf der Oberseite der Gatterelektrode208 gebildet werden, wenn die Gatterelektrode208 ein Silizium- oder Germaniumfilm ist. Die Bildung des Siliziumfilms350 und des Silizidfilms370 auf der Gatterelektrode208 reduziert den Kontaktwiderstand der Gatterelektrode, wodurch die elektrische Leistung des Transistors200 verbessert ist. -
4A -4H illustrieren ein Verfahren des Bildens eines nicht-planaren Transistors, der einen verjüngten unteren Abschnitt des Körpers aufweist. Die Herstellung des Transistors beginnt mit dem Substrat402 . Eine Silizium- oder Halbleiterschicht408 wird auf dem Substrat402 wie in4A dargestellt gebildet. In einem Ausführungsbeispiel der vorliegenden Erfindung ist das Substrat402 ein isolierendes Substrat, wie z.B. in4A beschrieben. In einem Ausführungsbeispiel der vorliegenden Erfindung umfasst das isolierende Substrat402 ein unteres monokristallines Siliziumsubstrat404 und eine obere isolierende Schicht406 , wie z.B. einen Siliziumdioxid oder einen Siliziumnitridfilm. Diese isolierende Schicht406 isoliert den Halbleiterfilm408 von dem Substrat404 und wird in dem Ausführungsbeispiel in einer Dicke zwischen 200-2000 Angström gebildet. Die isolierende Schicht406 wird zum Teil als „vergrabenes Oxid"-Schicht bezeichnet. Wenn ein Silizium- oder Halbleiterfilm408 auf einem isolierenden Substrat402 gebildet wird, wird ein „Silizium-" oder „Halbleiter-auf-Isolator" (SOI)-Substrat erzeugt. - Obwohl der Halbleiterfilm
408 idealerweise eine Siliziumschicht ist, wird in anderen Ausführungsbeispielen sie eine andere Art einer Halbleiterschicht sein, wie z.B., aber nicht beschränkt auf, Germanium (Ge), eine Siliziumgermaniumlegierung (SixGey), Galliumarsenid (GaAs), InSb, GaP und GaSb. Bei einem Ausführungsbeispiel der vorliegenden Erfindung ist der Halbleiterfilm408 ein intrinsischer (d.h., undotierter) Siliziumfilm. In anderen Ausführungsbeispielen ist die Halbleiterschicht408 auf p-Typ- oder n-Typ-Leitfähigkeit dotiert, mit einem Konzentrationsniveau zwischen 1 × 1016 – 1 × 1019 Atome/cm3. Der Halbleiterfilm408 kann insitu dotiert werden (d.h., dotiert werden, während er abgelagert wird) oder dotiert werden, nachdem er auf dem Substrat abgelagert ist, z.B. durch Ionen-Implantation. Das Dotieren nach der Bildung erlaubt sowohl PMOS und NMOS Drei-Gatter-Einrichtungen einfach aus dem gleichen isolierenden Substrat herzustellen. Das Dotierungsniveau des Halbleiterkörpers an diesem Punkt kann dazu benutzt werden, das Dotierungsniveau der Kanalregion der Einrichtung zu bestimmen. - Der Halbleiterfilm
408 wird mit einer Dicke gebildet, die ungefähr gleich der Höhe ist, die für den nachfolgenden Halbleiterkörper benötigt wird oder für Körper des herzustellenden Drei-Gatter-Transistors. In einem Ausführungsbeispiel der vorliegenden Erfindung hat die Halbleiterschicht408 eine Dicke oder Höhe409 von weniger als 30 Nanometern und idealerweise weniger als 20 Nanometern. In einem Ausführungsbeispiel der Erfindung wird der Halbleiterfilm408 mit einer Dicke gebildet, die gleich der Gatter "länge" ist, die für die Herstellung des Drei-Gatter-Transistors gewünscht ist. In einem Ausführungsbeispiel der vorliegenden Erfindung wird der Halbleiterfilm408 dicker als die gewünschte Gatterlänge der Einrichtung gebildet. In einem Ausführungsbeispiel der vorliegenden Erfindung wird der Halbleiterfilm408 mit einer Dicke gebildet, die es erlaubt, den hergestellten Drei-Gatter-Transistor in vollständig verarmter Weise über seine vorgesehene Gatterlänge (Lg) zu betreiben. - Der Halbleiterfilm
408 kann auf dem isolierenden Substrat402 in jeder bekannten Weise hergestellt werden. In einem Verfahren des Herstellens eines „Silizium-auf-Isolator-Substrats", die als SIMOX-Technik bekannt ist, werden Sauerstoffatome hoher Dosis in ein monokristallines Siliziumsubstrat implantiert und dann annealed, um das vergrabene Oxid406 innerhalb des Substrats zu bilden. Der Abschnitt des monokristallinen Siliziumsubstrats oberhalb des vergrabenen Oxids wird dann der Siliziumfilm408 . Eine andere Technik, die zur Zeit genutzt wird ist es, das SOI Substrat mit einer epitaxialen Siliziumschichttransfertechnik zu erstellen, die im Allgemeinen als „bonded SOI" bezeichnet wird. Bei dieser Technik wird ein erster Siliziumwafer eine dünne Oxidschicht aufweisen, die auf seiner Oberseite gewachsen ist, und wird später als vergrabenes Oxid406 in der SOI Struktur dienen. Als Nächstes wird ein Hochdosiswasserstoffimplantat in dem ersten Siliziumwafer erzeugt, um eine hoch unter Spannung stehende Region unterhalb der Siliziumoberfläche des ersten Wafers zu erzeugen. Dieser erste Wafer wird dann umgedreht und an die Oberfläche eines zweiten Siliziumwafers gebondet. Der erste Wafer wird dann entlang der hoch unter Spannung stehenden Region, die durch das Wasserstoffimplantat gebildet ist, gespalten. Dies ergibt eine SOI Struktur mit einer dünnen Siliziumschicht an der Oberseite und einem vergrabenen Oxid darunter, wobei alles oberhalb eines monokristallinen Siliziumsubstrats angeordnet ist. Wohlbekannte Glättungstechniken wie z.B. HCI-Glätten oder chemisch-mechanisches Polieren (CMP) können benutzt werden, um die Oberfläche des Halbleiterfilms408 auf eine gewünschte Dicke zu glätten. - Zu diesem Zeitpunkt können Isolatorregionen (nicht dargestellt) in das SOI Substrat eingeformt werden, falls erwünscht, um die verschiedenen Transistoren voneinander zu isolieren, die darin gebildet werden. Die Isolationsregionen können durch Wegätzen von Abschnitten des Substratfilms
408 erzeugt werden, die einen Drei-Gatter-Transistor bilden, z.B. durch wohlbekannte photolithographische und Ätz-Techniken und nachfolgendes Wiederauffüllen der geätzten Regionen mit einem isolierenden Film, z.B. SIO2. - In einem Ausführungsbeispiel der vorliegenden Erfindung wird ein hartes Maskenmaterial
410 auf dem Halbleiterfilm408 gebildet, wie dies in4A dargestellt ist. Ein hartes Maskenmaterial410 ist ein Material, das eine harte Maske für das Ätzen des Halbleiterfilms408 schafft. Ein Hartmaskenmaterial ist ein Material, das sein Profil während des Ätzens auf dem Halbleiterfilm408 beibehält. Ein Hartmaskenmaterial410 ist ein Material, das nicht fortgeätzt werden wird und nur ein wenig während des Ätzens des Halbleiterfilms408 angeätzt wird. In einem Ausführungsbeispiel der vorliegenden Erfindung wird das Hartmaskenmaterial auf einem Material derart gebildet, dass die Ätzflüssigkeit, die benutzt wird, den Halbleiterfilm408 zu ätzen, den dünnen Film407 wenigstens fünfmal schneller als das Hartmaskenmaterial ätzt und idealerweise wenigstens zehnmal schneller. In einem Ausführungsbeispiel der vorliegenden Erfindung, wenn der Halbleiterfilm408 ein Siliziumfilm ist, wird das Hartmaskenmaterial410 ein Siliziumnitrid oder Siliziumoxinitridfilm sein. Das Hartmaskenmaterial410 wird mit einer Dicke gebildet, die ausreicht, sein Profil während des gesamten Ätzens des Halbleiterfilms408 beizubehalten, aber nicht zu dick, um Schwierigkeiten in der Musterbildung zu erzeugen. In einem Ausführungsbeispiel der vorliegenden Erfindung ist das Hartmaskenmaterial410 mit einer Dicke zwischen 3 Nanometern bis 20 Nanometern gebildet und hat idealerweise eine Dicke von weniger als 10 Nanometern. - Als nächstes wird, wie auch in der
4A dargestellt, eine Photolackmaske412 auf der Hartschichtmaske410 gebildet. Die Photolackmaske412 umfasst ein Muster, das in den Halbleiterfilm408 übertragen wird. Die Photolackmaske412 kann durch jede wohlbekannte Technik wie z.B. das Ablagern in einer Decke eines Photolackmaterials durch Maskieren, Belichten und Entwickeln des Photolack-Films in eine Photolack-Maske412 , die das gewünschte Muster für den Halbleiterfilm408 aufweist, der mit einem Muster versehen werden soll. Die Photolackmaske412 ist typischerweise aus einer organischen Verbindung gebildet. Die Photolackmaske412 ist mit einer Dicke ausreichend zum Beibehalten des Profils während des Musterbildens der harten Maske410 versehen, aber ist bis jetzt noch nicht mit einer derartigen Dicke versehen, dass man nicht eine lithographische Musterbildung bis in die kleinsten Dimensionen (d.h., kritische Dimensionen) die mit photographischen Systemen und Verfahren möglich sind, machen könnte. - Als Nächstes wird, wie in
4B dargestellt, das Hartmaskenmaterial410 entsprechend der Ausrichtung der Photolackmaske412 geätzt, um eine Hartmaske414 zu bilden, wie dies in4B dargestellt ist. Die Photolackmaske412 hindert die darunter liegenden Abschnitte des Hartmaskenmaterials410 daran, geätzt zu werden. In einem Ausführungsbeispiel der vorliegenden Erfindung wird die Hartmaske mit einer Ätzflüssigkeit geätzt, die das Hartmaskenmaterial, aber nicht den darunter liegenden Halbleiterfilm208 ätzt. Das Hartmaskenmaterial wird mit einer Ätzflüssigkeit geätzt, die eine fast perfekte Selektivität auf den darunter liegenden Halbleiterfilm208 besitzt. Das heißt, in einem Ausführungsbeispiel der vorliegenden Erfindung wird die hardmaskenätzende Substanz das Hartmaskenmaterial wenigstens hundertmal schneller als den darunter liegenden Film208 ätzen (d.h., ein Ätzmaterial hat ein Hartmasken zu Halbleiterfilm Selektivitätsverhältnis von wenigstens 50:1). Wenn das Hartmaskenmaterial414 ein Siliziumnitrid oder ein Siliziumoxinitrid ist, kann das Hartmaskenmaterial410 in der Hartmaske414 unter Benutzung eines Trockenätzprozesses wie z.B. eines reaktiven Ionenätzens/ECR Plasmaätzens geätzt werden. In einem Ausführungsbeispiel der vorliegenden Erfindung kann ein Siliziumnitrid oder das Siliziumoxinitrid-Hartmaskenmaterial reaktiv zu dem Ionenätzen sein unter Benutzung von Chemikalien umfassend CHF3 und O2 und Ar/CH2F2 und C4F8 und Ar und O2. - Als Nächstes wird, wie in
4C dargestellt, nachdem der Hartmaskenfilm410 mit einem Muster versehen wurde und die Hartmaske414 gebildet wurde, die Photolackmaske412 mittels wohlbekannter Techniken entfernt werden. Zum Beispiel kann die Photolackmaske412 unter Benutzung einer „Piranha" Reinigungslösung entfernt werden, die eine Schwefelsäure und ein Wasserstoffperoxid umfasst. Zusätzlich kann der Rückstand von der Photolackmaske412 mit einer O2-Veraschung entfernt werden. - Obwohl es nicht notwendig ist, ist es erwünscht, die Photolackmaske
412 vor dem Ätzen des Halbleiters408 zu entfernen, so dass ein Polymerfilm aus Photolack sich nicht an den Seitenwänden des mit der musterversehenen Halbleiterfilms408 bildet. Es wird erwünscht sein, erst den Photolack412 zu entfernen, bevor der Halbleiterfilm408 geätzt wird, da Trockenätzprozesse die Photolackmaske erodieren können und den Polymerfilm dazu veranlassen können, sich an den Seitenwänden des Halbleiterkörpers zu entwickeln, wo er schwer zu entfernen ist und Nachteile auf die Geräteleistung ausüben kann. Durch Entfernen der Photolackschicht412 vor dem Musterbilden des Halbleiterfilms408 kann der Halbleiterdünnfilm408 mit einem Muster und mit unverschmutzten Seitenwänden erhalten bleiben. - Als Nächstes wird, wie in
4D dargestellt, der Halbleiterfilm in Ausrichtung mit der Hartmaske414 geätzt, um einen Halbleiterkörper416 zu bilden, der ein Paar von seitlich einander gegenüberliegenden Seitenwänden418 und420 aufweist. Die Hartmaske414 verhindert, dass der darunter liegende Abschnitt des Halbleiterfilms208 während des Ätzprozesses geätzt wird. Dieser Ätzprozess wird weiter durchgeführt, bis das darunter liegende isolierende Substrat erreicht ist. In einem Ausführungsbeispiel der Erfindung endet der Ätzprozess am „Endpunkt" der vergrabenen Oxidschicht406 . Der Halbleiterfilm208 wird mit einer Ätzflüssigkeit geätzt, die diesen Halbleiter208 ätzt, ohne die Hartmaske414 wesentlich zu ätzen. In einem Ausführungsbeispiel der vorliegenden Erfindung wird der Halbleiterfilm408 anisotropisch geätzt, so dass der Halbleiterkörper416 annähernd vertikale Seitenwände418 und420 aufweist, die in Ausrichtung mit den Seitenwänden der Hartmaske414 gebildet sind, um dadurch eine fast völlige Abbildungstreue mit der Hartmaske414 zu haben. Wenn die Hartmaske414 eine Siliziumnitrid- oder Siliziumoxinitrid-Hartmaske ist und der Halbleiterfilm408 ein Siliziumfilm ist, kann der Siliziumfilm408 unter Benutzung eines Trockenätzprozesses geätzt werden, der HBr/Ar/O2 umfasst. - In einem Ausführungsbeispiel der vorliegenden Erfindung wird der Halbleiterkörper
408 unter Benutzung eines Elektronen-Zyklotron-Widerstands-(ECR), (englisch electron cyclotron residence) Plasmaätzgerätes geätzt. In einem Ausführungsbeispiel der vorliegenden Erfindung ist ein ECR-Plasmaätzgerät unter Benutzung von Chemikalien umfassend HBr/O2 mit einem Druck von 0,2 bis 0,8 Pascal und einer Radiofrequenz von ungefähr 120 Watt verwendet worden, um einen Siliziumdünnfilm in einen Siliziumkörper416 zu ätzen. Ein solcher Ätzprozess kann im wesentlichen eine anisotropisches Ätzung erzeugen, um im wesentlichen vertikale Seitenwände418 und420 zu schaffen, wie sie in4D dargestellt sind. Zusätzlich kann ein solches Ätzen eine hohe Selektivität (ungefähr 20:1) gegen die vergrabene Oxidschicht406 , so dass die vergrabene Oxidschicht sehr wenig angeätzt wird und als Ätzstopp für die Endpunkterkennung dient. Die Fähigkeit, den Endpunkt zu erfassen, ist wichtig um sicherzustellen, dass der gesamte Halbleiterfilm von der Schicht des vergrabenen Oxids entfernt wird, da die Dicke409 des Dünnfilms über den Wafer variieren kann und die Ätzrate von unterschiedlichen Halbleiterkörperbreiten auch variieren kann. In einem Ausführungsbeispiel der Erfindung wird eine RF Vorspannung zwischen 100-120 Watt genutzt. Die RF Vorspannung steuert die Elektronenenergie beim Ätzen, was wiederum das anisotropische Profil der Ätzung steuert. - Als Nächstes wird, wie in
4F dargestellt, der Halbleiterkörper416 geätzt, um so die Entfernung zwischen den Seitenwänden418 und420 des unteren Abschnittes des Halbleiterkörpers416 zu reduzieren. Das Ätzen eines Halbleiterkörpers um den unteren Abschnitt des Halbleiterkörpers auszudünnen, kann als „Profil"-Ätzung beschrieben werden. In einem Ausführungsbeispiel der vorliegenden Erfindung wird das Profilätzen dazu benutzt, nach innen zu verjüngen oder Facetten422 und424 auf den Seitenwänden418 und420 zu bilden, wie dies in4E dargestellt ist. Es wird darauf hingewiesen, dass in anderen Ausführungsbeispielen der vorliegenden Erfindung das Profilätzen den unteren Abschnitt ausdünnen kann, wie dies in5A -5D beschrieben ist. In einem Ausführungsbeispiel der vorliegenden Erfindung wird ein Plasmaätzprozess benutzt, der eine anisotropische Ätzung erzeugt, um den Abstand zwischen den Seitenwänden im unteren Abschnitt des Halbleiterkörpers zu verringern im Vergleich zu dem oberen Abschnitt des Halbleiterkörpers. In einem Ausführungsbeispiel der vorliegenden Erfindung werden die gleichen Plasmaätzeinrichtungen und Ätzchemikalien benutzt, wie während des Profilätzens während des Musterbildens des Halbleiterfilms408 , außer, dass die RF Vorspannung verringert ist, so dass die Vertikalrichtungsgebung der Ionen reduziert ist. In einem Ausführungsbeispiel der vorliegenden Erfindung wird dann, wenn der Halbleiterkörper416 ein Siliziumkörper ist, das Profilätzen unter Benutzung einer ECR Plasmaätzvorrichtung mit Chemikalien umfassend HBr/O2 und einem Druck zwischen 0,2 bis 0,8 Pascal mit einer RV Vorspannung zwischen 50-70 Watt durchgeführt. - Als Nächstes wird, wie in
4F dargestellt, die Hartmaske414 von dem Halbleiterkörper416 entfernt, der einen ausgedünnten unteren Bodenabschnitt besitzt. In einem Ausführungsbeispiel der vorliegenden Erfindung wird, wenn die Hartmaske414 ein Siliziumnitrid oder ein Siliziumoxinitridfilm ist, eine Nasschemie umfassend Phosphorsäure und Di-Wasser benutzt, um die Hartmaske zu entfernen. In einem Ausführungsbeispiel der vorliegenden Erfindung kann die Hartmaskenätzung zwischen 80-90 % Phosphorsäure (nach Volumen) und Di-Wasser erhitzt auf eine Temperatur zwischen 150-170°C und Idealerweise 160°C benutzt werden. Eine solche Ätzlösung wird eine annähernd perfekte Selektivität zwischen dem Siliziumnitrid der Hartmaske214 und der vergrabenen Oxidschicht406 aufweisen. - Als Nächstes kann, wenn gewünscht, nach Entfernen der Hartmaske
414 , wie sie in4F dargestellt ist, der Halbleiterkörper416 einem Nassätzen ausgesetzt werden, um den Körper416 zu ätzen. In einem Ausführungsbeispiel der vorliegenden Erfindung wird ein Siliziumkörper416 einem Nassätzen ausgesetzt, das Ammoniumhydroxid (NH4OH) umfasst, um jede Kantenlinienrauhigkeit zu entfernen oder eine Grubenbildung, die sich während des Musterformens aus dem Siliziumkörper416 ergeben haben könnte. In einem Ausführungsbeispiel der Erfindung wird der Siliziumkörper416 über eine Zeitdauer zwischen 30 Sekunden bis 2 Minuten einer Ätzflüssigkeit unterworfen, die zwischen 0,1-1 % Ammoniuimhydroxid nach Volumen bei einer Temperatur zwischen 20-30°C aufweist, um den Halbleiterkörper416 mit gereinigten Seitenwänden418 und420 zu schaffen. - Als Nächstes wird, wie in
4G dargestellt, eine gatterdielektrische Schicht430 auf den Seitenwänden418 und420 an der Oberseite des Halbleiterkörpers416 gebildet. Die gatterdielektrische Schicht kann ein abgelagertes Dielektrikum oder ein gewachsenes Dielektrikum sein. In einem Ausführungsbeispiel der vorliegenden Erfindung ist die gatterdielektrische Schicht426 ein Siliziumoxinitrid-dielektrischer Film, der durch einen Trocken/Nass-Oxidationsprozess gewachsen ist. In einem Ausführungsbeispiel der vorliegenden Erfindung wird der Siliziumoxidfilm auch eine Dicke zwischen 5-15 Angström gewachsen. In einem Ausführungsbeispiel der vorliegenden Erfindung ist die dielektrische Schicht430 des Gatters ein abgelagertes Dielektrikum, zum Beispiel aber nicht beschränkt auf einen hochdielektrischen Konstantfilm, wie zum Beispiel ein Metalloxiddielektrikum, wie zum Beispiel Tantalpentaoxid (Ta2O5), Titanoxid (TiO2), Hafniumoxid, Zirkoniumoxid und Aluminiumoxid. Zusätzlich kann in einem Ausführungsbeispiel der vorliegenden Erfindung die gatterdielektrische Schicht430 eine andere als eine hoch-k-dielektrische Schicht sein, zum Beispiel, aber nicht beschränkt auf PZT und BST. Jede wohlbekannte Technik kann genutzt werden, um ein hoch-k-Dielektrium abzulagern, aber dies ist nicht beschränkt auf chemische Gasabscheidung, Atomschichtablagerung und Sputtern. - Als Nächstes kann die Gatterelektrode
432 auf der gatterdielektrischen Schicht430 an der Oberseite des Halbleiterkörpers416 gebildet werden, und wird auf oder benachbart der Gatterelektrode430 gebildet, auf oder benachbart den Seitenwänden418 und420 , wie in4G dargestellt. Die Gatterelektrode432 hat eine Oberseite gegenüberliegend einer Unterseite, die auf der isolierenden Schicht406 gebildet ist, und hat ein Paar von seitlich gegenüberliegenden Seitenwänden434 und436 , die die Gatterlänge der Einrichtung definieren. Die Gatterelektrode432 kann durch eine Abdeckung gebildet werden, die durch Ablagerung eines geeigneten Gatterelektrodenmaterials über dem Substrat erfolgt und durch Musterbildung des Gatterelektrodenmaterials mit wohlbekannten photolithographischen und Ätztechniken, um eine Gatterelektrode432 aus dem Gatterelektrodenmaterial zu bilden. In einem Ausführungsbeispiel der vorliegenden Erfindung umfasst das Gatterelektrodenmaterial polykristallines Silizium. In einem anderen Ausführungsbeispiel der vorliegenden Erfindung umfasst das Gatterelektrodenmaterial eine polykristalline Silizium-Germanium-Legierung. In wieder einem anderen Ausführungsbeispiel der vorliegenden Erfindung kann das Gatterelektrodenmaterial ein Metallfilm, zum Beispiel aber nicht beschränkt auf Wolfram, Tantal und deren Nitride umfassen. In einem Ausführungsbeispiel der Erfindung nutzt der photolithographische Prozess, der dazu benutzt wird, die Gatterelektrode432 zu finden, das Minimalste oder den photolithographischen Prozess für kleinste Dimensionen, um den nicht-planaren Transistoren herzustellen (das bedeutet in einem Ausführungsbeispiel der vorliegenden Erfindungn dass die Gatterlänge (Lg) der Gatterelektrode432 eine kleinste gegenständliche Abmessung des Transistors aufweist, der durch Photolithographie dargestellt wird). In einem Ausführungsbeispiel der Erfindung ist die Gatterlänge geringer oder gleich 30 Nanometern und ideal weniger als 20 Nanometer. Es wird darauf hingewiesen, dass sowohl die gatterdielektrische Schicht und die Gatterelektrode, wie sie in den4D und4H dargestellt sind, mit einem „subtrahierenden" Verfahren hergestellt sind, wodurch ungewünschte Abschnitte weggeätzt werden, die Gatterelektrode auch mit einem Ergänzungsgatterprozess hergestellt werden kann, wobei erst eine Opfergatterelektrode gebildet wird, ein Zwischenschichtdielektrikum benachbart dazu, die Opfergatterelektrode dann entfernt wird, um dann eine Öffnung zu erzeugen, in der die Gatterelektrode dann gebildet wird, wie dies im Stand der Technik bekannt ist. - Als Nächstes wird, wie in
4H dargestellt, eine Sourcezone440 und eine Drain-Zone442 in dem Halbleiterkörper416 an gegenüberliegenden Seiten der Gatterelektrode432 gebildet. Für eine PMOS Transistor werden der Halbleiterkörper mit einer p-Typ Leitfähigkeit mit einer Konzentration zwischen 1 × 1020 bis 1 × 1021 Atome/cm3 dotiert. Für einen NMOS nicht-planaren Transistor wird der Halbleiterkörper416 mit einem n-Typ Leitfähigkeit in der Konzentration zwischen 1 × 1020 und 1 × 1021 Atome/cm3 dotiert, um Source/Drain Zonen zu bilden. In einem Ausführungsbeispiel der vorliegenden Erfindung können die Source/Drain Zonen durch Ionenimplantation gebildet werden. In einem Ausführungsbeispiel der vorliegenden Erfindung tritt die Ionenimplantation vertikaler Richtung (z.B. einer Richtung rechtwinklig zu dem Substrat) wie in4H auf. Die Gattereleketrode432 ist ein Polysiliziumgatterelektrode und kann während des Ionenimplantationsprozesses implantiert werden. Die Gatterelektrode432 agiert als Maske, um den Ionenimplantationsschritt daran zu hindern, die Kanalregion des nicht-planaren Transistors zu dotieren. Wiederum ist die Kanalregion ein Abschnitt des Halbleiterkörpers416 , der unterhalb angeordnet ist, oder von der Gatterelektrode432 umgeben wird. Wenn die Gatterelektrode432 eine Metallelektrode ist, kann eine dielektrische Hartmaske benutzt werden, das Dotieren während des Ionenimplantationssprozesses zu blockieren. In anderen Ausführungsbeispielen kann Festkörper-Quell-Diffusion oder andere Verfahren dazu benutzt werden, den Halbleiterkörper der Source/Drain Zone zu bilden. In Ausführungsbeispielen der vorliegenden Erfindung können die Source/Drain Zonen auch Unterregionen wie z.B. Source/Drain Verlängerungen und Source/Drain Kontaktzonen aufweisen. In einem solchen Fall würde der Halbleiterkörper416 auf einer beliebigen Seite der Gatterelektrode432 dotiert werden, um die Source/Drain Ausformungen zu bilden, und dann würde ein Paar von Seitenwandabstandgebern, wie sie in3B illustriert sind entlang der Gatterelektrode432 gebildet werden und ein zweiter Dotierungsschritt würde dazu genutzt, stark dotierte Source/Drain Kontaktregionen zu schaffen, wie dies im Stand der Technik bekannt ist. Zusätzlich würde, wenn es zu diesem Zeitpunkt gewünscht wird, zusätzliches Silizium und/oder Silizid auf den Halbleiterkörper416 gebildet, um angehobene Source/Drain Zonen zu bilden, und den Kontaktwiderstand des Gerätes zu reduzieren. Dieses vervollständigt die Herstellung einer nicht-planaren Einrichtung, die einen Halbleiterkörper mit einem ausgedünnten unteren Abschnitt aufweist, um die Geräteeigenschaften zu verbessern. - ZUSAMMENFASSUNG
- Eine nicht-planare Halbleitereinrichtung besitzt einen Halbleiterkörper, der auf einer isolierenden Schicht auf einem Substrat gebildet ist. Der Halbleiterkörper hat eine Oberseite gegenüberliegend einer Bodenseite, die auf einer isolierenden Schicht gebildet ist und ein Paar von seitlich gegenüberliegenden Seitenwänden, wobei der Abstand der seitlich gegenüberliegenden Seitenwände an der Oberseite größer als an der Bodenseite ist. Eine gatterdielektrische Schicht ist an der Oberseite des Halbleiterkörpers und an den Seitenwänden des Halbleiterkörpers gebildet. Eine Gatterelektrode ist auf der gatterdielektrischen Schicht an der Oberseite und an den Seitenwänden des Halbleiterkörpers gebildet. Ein Paar von Source/Drain Zonen ist in dem Halbleiterkörper an gegenüberliegenden Seiten der Gatterelektrode gebildet.
Claims (25)
- Eine Halbleitereinrichtung umfassend: – einen Halbleiterkörper, der auf einer isolierenden Schicht eines Substrats gebildet ist, wobei der Halbleiterkörper eine Oberseite gegenüberliegend einer Unterseite aufweist, die auf der isolierenden Schicht und auf einem Paar seitlich gegenüberliegenden Seitenwänden ausgebildet ist, wobei der Abstand zwischen den seitlich gegenüberliegenden Seitenwänden an der Oberseite größer als an der Unterseite ist; – eine gatterdielektrischen Schicht, die auf der Oberseite des Halbleiterkörpers und an den Seitenwänden des Halbleiterkörpers gebildet ist, – eine Gatterelektrode, die auf der gatterdielektrischen Schicht an der Oberseite und den Seitenwänden des Halbleiterkörpers gebildet ist, und – ein Paar einer Source/Drain Zone, die in dem Halbleiterkörper an den gegenüberliegenden Seiten der Gatterelektrode gebildet ist.
- Die Halbleitereinrichtung nach Anspruch 1, wobei die Entfernung zwischen den Seitenwänden an der Bodenseite des Halbleiterkörpers ungefähr ½ bis 2/3 der Distanz zwischen den Seitenwänden an der Oberseite des Halbleiterkörpers aufweist.
- Die Halbleitereinrichtung nach Anspruch 1, wobei der Abstand zwischen den Seitenwänden des Halbleiterkörpers ab ungefähr dem Mittelabschnitt des Halbleiterkörpers kleiner wird als an der Oberseite.
- Die Halbleitereinrichtung nach Anspruch 1, wobei der Abstand zwischen den Seitenwänden an dem oberen Abschnitt des Halbleiterkörpers gleichförmig ist und zunehmend in Richtung des Bodenabschnittes des Halbleiterkörpers abnimmt.
- Halbleitereinrichtung nach Anspruch 1, bei der der Abstand zwischen den Seitenwänden am Bodenabschnitt des Halbleiterkörpers genügend klein ist, um Kurzkanaleffekte des Transistors zu verbessern.
- Die Halbleitereinrichtung nach Anspruch 1, wobei der Abstand zwischen den gegenüberliegenden Seitenwänden an der Oberseite des Halbleiterkörpers ungefähr 30-20 nm beträgt.
- Die Halbleitereinrichtung nach Anspruch 1, wobei der Abstand zwischen den seitlich gegenüberliegenden Seitenwänden nahe an dem Bodenabschnitt des Halbleiterkörpers ungefähr 15-10 nm beträgt.
- Eine Halbleitereinrichtung umfassend: – einen Halbleiterkörper, der auf einer isolierenden Schicht eines Substrats gebildet ist, wobei der Halbleiterkörper eine Oberseite gegenüberliegend einer Unterseite aufweist, die auf der Isolationsschicht gebildet ist, und ein Paar von seitlich gegenüberliegenden Seitenwänden, wobei die seitlich gegenüberliegenden Seitenwände eine Facette aufweisen, so dass der Bodenabschnitt des Halbleiterkörpers dünner als der obere Abschnitt des Halbleiterkörpers ist; – eine gatterdielektrische Schicht, die auf der Oberseite des Halbleiterkörpers und an den Seitenwänden des Halbleiterkörpers gebildet ist, – eine Gatterelektrode, die auf der gatterdielektrischen Schicht auf den Seitenwänden des Halbleiterkörpers und an der Oberseite des Halbleiterkörpers gebildet ist, und – einem Paar von Source/Drain-Zonen, die in dem Halbleiterkörper an gegenüberliegenden Seiten der Gatterelektrode gebildet sind.
- Die Halbleitereinrichtung nach Anspruch 8, wobei der Halbleiterkörper Silizium umfasst.
- Die Halbleitereinrichtung nach Anspruch 8, wobei der Abstand zwischen den Seitenwänden nahe der Bodenseite des Halbleiterkörpers ungefähr 50-66% des Abstandes zwischen den Seitenwänden an der Oberseite des Halbleiterkörpers beträgt.
- Verfahren zum Bilden einer Einrichtung umfassend – Bilden eines Halbleiterkörpers auf einer isolierenden Schicht auf einem Substrat, wobei der Halbleiterkörper eine Oberseite gegenüberliegend einer Unterseite aufweist, die auf einer isolierenden Schicht gebildet ist, und ein Paar seitlich gegenüberliegender Seitenwände, wobei der Abstand zwischen den seitlich gegenüberliegenden Seitenwänden geringer an der Bodenfläche des Halbleiterkörpers ist, als an der Oberseite des Halbleiterkörpers; – Bilden einer gatterdielektrischen Schicht auf der Oberseite des Halbleiterkörpers und auf den Seitenwänden des Halbleiterkörpers, – Bilden einer Gatterelektrode auf der gatterdielektrischen Schicht auf der Oberseite des Halbleiterkörpers und benachbart der gatterdielektrischen Schicht an den Seitenwänden des Halbleiterkörpers, und – Bilden eines Paares von Source/Drainzonen in dem Halbleiterkörper an den gegenüberliegenden Seiten der Gatterelektrode.
- Das Verfahren nach Anspruch 11, wobei die Breite an dem Boden des Halbleiterkörpers ungefähr ½ bis 2/3 der Breite an der Oberseite des Halbleiterkörpers beträgt.
- Das Verfahren nach Anspruch 11, wobei der Abstand zwischen den Seitenwänden gleichförmig am oberen Abschnitt des Halbleiterkörpers ist und nahe des Bodenabschnittes des Halbleiterkörpers zunehmend kleiner wird.
- Das Verfahren nach Anspruch 11, wobei der Abstand zwischen den Seitenwänden des Halbleiterkörpers zwischen der Oberseite 20-30 nm beträgt, wobei der Abstand zwischen den einander gegenüberliegenden Seitenwänden nahe des Bodens zwischen 10-15 nm beträgt.
- Ein Verfahren zum Bilden eines Transistors umfassend: – Schaffen eines Substrates mit einer isolierenden Oxidschicht, die darauf gebildet ist, und einem Halbleiterdünnfilm, der auf der isolierenden Oxidschicht gebildet ist, – Ätzen des Halbleiterfilms, um einen Halbleiterkörper zu bilden, der eine Oberseite gegenüberliegend einer Unterseite auf dem isolierenden Oxidfilm und ein Paar seitlich gegenüberliegender Seitenwände aufweist, – Ätzen des Halbleiterkörpers, um den Abstand zwischen den seitlich gegenüberliegenden Seitenwänden nahe des Unterteils des Halbleiterkörpers relativ zum Oberteil des Halbleiterkörpers zu verringern, – Bilden einer gatterdielektrischen Schicht an der Oberseite und den Seitenwänden des Halbleiterkörpers, – Bilden einer Gatterelektrode auf der gatterdielektrischen Schicht auf dem Oberteil des Halbleiterkörpers und benachbart zu der gatterdielektrischen Schicht an den Seitenwänden des Halbleiterkörpers; und – Bilden eines Paares von Source/Drain-Zonen in dem Halbleiterkörper an gegenüberliegenden Seiten der Gatterelektrode.
- Ein Verfahren nach Anspruch 15, wobei das Ätzen des Halbleiterfilms an der isolierenden Oxidschicht stoppt.
- Ein Verfahren nach Anspruch 15, wobei der Halbleiterkörper Silizium umfasst, wobei das Ätzen des Halbleiterfilms ein Trockenätzprozess ist, der Chemikalien umfassend HBr/O2 beinhaltet.
- Ein Verfahren nach Anspruch 15, wobei das Ätzen des Halbleiterkörpers den Abstand zwischen den seitlich gegenüberliegenden Seitenwänden nahe des Bodenabschnittes des Halbleiterkörpers ohne signifikantes Ätzen des oberen Abschnittes des Halbleiterkörpers reduziert.
- Ein Verfahren nach Anspruch 18, wobei der Halbleiterkörper Silikon ist und durch einen Trockenätzprozess unter Benutzung von Chemikalien umfassend HBr/O2 nutzt.
- Ein Verfahren nach Anspruch 18, wobei die elektrische Leistung, die während des Ätzens des Halbleiterkörpers genutzt wird um die Dicke des Bodenabschnittes zu verringer, eine RF Vorspannung zwischen 50-70 Watt nutzt.
- Ein Verfahren nach Anspruch 18, wobei der Ätzprozess des Halbleiterkörpers einen HBr/O2 Gasfluss zwischen 150-180 ml/min nutzt.
- Ein Verfahren nach Anspruch 15, weiter umfassend Nachätzen des Halbleiterkörpers um die Distanz zwischen den seitlich gegenüberliegenden Seitenwänden des Halbleiterkörpers nahe des Bodenabschnittes zu reduzieren, durch Aussetzen des Halbleiterkörpers einer Nasschemikalie umfassend NHyOH.
- Ein Verfahren nach Anspruch 15, wobei das Ätzen des Halbleiterfilms das Nutzen eines ersten Gaschemikalischen Prozesses und einer ersten RF Vorspannung um den Halbleiterkörper zu bilden nutzt, und das Ätzen des Halbleiterkörpers zur Verringerung der Dicke des Bodenabschnittes einen zweiten Gasprozess nutzt und eine zweite RF Vorspannung, wobei die zweite RF Vorspannung geringer als die erste RF Vorspannung ist.
- Ein Verfahren nach Anspruch 23, wobei der erste Gasprozess der gleiche wie der zweite Gasprozess ist.
- Ein Verfahren nach Anspruch 24, wobei die ersten und die zweiten Gasverfahren HBr/Ar/O2 umfassen.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/973,228 US20060086977A1 (en) | 2004-10-25 | 2004-10-25 | Nonplanar device with thinned lower body portion and method of fabrication |
US10/973,228 | 2004-10-25 | ||
PCT/US2005/037169 WO2006047116A1 (en) | 2004-10-25 | 2005-10-13 | Nonplanar device with thinned lower body portion and method of fabrication |
Publications (2)
Publication Number | Publication Date |
---|---|
DE112005002397T5 true DE112005002397T5 (de) | 2007-09-20 |
DE112005002397B4 DE112005002397B4 (de) | 2014-03-27 |
Family
ID=35735429
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE112005002397.4T Expired - Fee Related DE112005002397B4 (de) | 2004-10-25 | 2005-10-13 | Nicht-planare Halbleitereinrichtung mit verjüngtem unteren Körperabschnitt und Verfahren zur Herstellung |
Country Status (6)
Country | Link |
---|---|
US (8) | US20060086977A1 (de) |
KR (1) | KR100879653B1 (de) |
CN (1) | CN100481514C (de) |
DE (1) | DE112005002397B4 (de) |
TW (1) | TWI305053B (de) |
WO (1) | WO2006047116A1 (de) |
Families Citing this family (100)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6909151B2 (en) | 2003-06-27 | 2005-06-21 | Intel Corporation | Nonplanar device with stress incorporation layer and method of fabrication |
US7456476B2 (en) | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
US7154118B2 (en) | 2004-03-31 | 2006-12-26 | Intel Corporation | Bulk non-planar transistor having strained enhanced mobility and methods of fabrication |
US7042009B2 (en) | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
US7348284B2 (en) | 2004-08-10 | 2008-03-25 | Intel Corporation | Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow |
US7422946B2 (en) | 2004-09-29 | 2008-09-09 | Intel Corporation | Independently accessed double-gate and tri-gate transistors in same process flow |
US7332439B2 (en) * | 2004-09-29 | 2008-02-19 | Intel Corporation | Metal gate transistors with epitaxial source and drain regions |
US7361958B2 (en) * | 2004-09-30 | 2008-04-22 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
US20060086977A1 (en) | 2004-10-25 | 2006-04-27 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
US7518196B2 (en) | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
US20060202266A1 (en) * | 2005-03-14 | 2006-09-14 | Marko Radosavljevic | Field effect transistor with metal source/drain regions |
US7858481B2 (en) | 2005-06-15 | 2010-12-28 | Intel Corporation | Method for fabricating transistor with thinned channel |
US7547637B2 (en) | 2005-06-21 | 2009-06-16 | Intel Corporation | Methods for patterning a semiconductor film |
US7279375B2 (en) | 2005-06-30 | 2007-10-09 | Intel Corporation | Block contact architectures for nanoscale channel transistors |
US7402875B2 (en) | 2005-08-17 | 2008-07-22 | Intel Corporation | Lateral undercut of metal gate in SOI device |
US7479421B2 (en) * | 2005-09-28 | 2009-01-20 | Intel Corporation | Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby |
US20070090416A1 (en) | 2005-09-28 | 2007-04-26 | Doyle Brian S | CMOS devices with a single work function gate electrode and method of fabrication |
KR20070047624A (ko) * | 2005-11-02 | 2007-05-07 | 주성엔지니어링(주) | 박막 패턴 형성 방법 |
US7485503B2 (en) | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
US7666741B2 (en) * | 2006-01-17 | 2010-02-23 | International Business Machines Corporation | Corner clipping for field effect devices |
US7410844B2 (en) * | 2006-01-17 | 2008-08-12 | International Business Machines Corporation | Device fabrication by anisotropic wet etch |
JP2007299951A (ja) * | 2006-04-28 | 2007-11-15 | Toshiba Corp | 半導体装置およびその製造方法 |
US7566949B2 (en) * | 2006-04-28 | 2009-07-28 | International Business Machines Corporation | High performance 3D FET structures, and methods for forming the same using preferential crystallographic etching |
US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
US7704883B2 (en) * | 2006-12-22 | 2010-04-27 | Texas Instruments Incorporated | Annealing to improve edge roughness in semiconductor technology |
JP2008300384A (ja) * | 2007-05-29 | 2008-12-11 | Elpida Memory Inc | 半導体装置及びその製造方法 |
US20090001470A1 (en) * | 2007-06-26 | 2009-01-01 | Anderson Brent A | Method for forming acute-angle spacer for non-orthogonal finfet and the resulting structure |
US8492231B2 (en) * | 2007-06-27 | 2013-07-23 | Arizona Board Of Regents On Behalf Of The University Of Arizona | Nanoscale variable resistor/electromechanical transistor |
JP2009054946A (ja) * | 2007-08-29 | 2009-03-12 | Seiko Instruments Inc | 半導体装置とその製造方法 |
EP2037492A1 (de) * | 2007-09-11 | 2009-03-18 | S.O.I.Tec Silicon Insulator Technologies | Mehrfach-Gate Feldeffekttransistorstruktur und zugehöriges Herstellungsverfahren |
JP4966153B2 (ja) * | 2007-10-05 | 2012-07-04 | 株式会社東芝 | 電界効果トランジスタおよびその製造方法 |
ES2489615T3 (es) * | 2007-12-11 | 2014-09-02 | Apoteknos Para La Piel, S.L. | Uso de un compuesto derivado del acido p-hidroxifenil propionico para el tratamiento de la psoriasis |
US20090206404A1 (en) * | 2008-02-15 | 2009-08-20 | Ravi Pillarisetty | Reducing external resistance of a multi-gate device by silicidation |
US8362566B2 (en) | 2008-06-23 | 2013-01-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
KR101511933B1 (ko) * | 2008-10-31 | 2015-04-16 | 삼성전자주식회사 | 핀 전계 효과 트랜지스터의 제조방법 |
US7851790B2 (en) * | 2008-12-30 | 2010-12-14 | Intel Corporation | Isolated Germanium nanowire on Silicon fin |
US8623728B2 (en) * | 2009-07-28 | 2014-01-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming high germanium concentration SiGe stressor |
US8105928B2 (en) * | 2009-11-04 | 2012-01-31 | International Business Machines Corporation | Graphene based switching device having a tunable bandgap |
US8097515B2 (en) * | 2009-12-04 | 2012-01-17 | International Business Machines Corporation | Self-aligned contacts for nanowire field effect transistors |
US8143113B2 (en) * | 2009-12-04 | 2012-03-27 | International Business Machines Corporation | Omega shaped nanowire tunnel field effect transistors fabrication |
US8129247B2 (en) * | 2009-12-04 | 2012-03-06 | International Business Machines Corporation | Omega shaped nanowire field effect transistors |
US8455334B2 (en) | 2009-12-04 | 2013-06-04 | International Business Machines Corporation | Planar and nanowire field effect transistors |
US8173993B2 (en) * | 2009-12-04 | 2012-05-08 | International Business Machines Corporation | Gate-all-around nanowire tunnel field effect transistors |
US8384065B2 (en) * | 2009-12-04 | 2013-02-26 | International Business Machines Corporation | Gate-all-around nanowire field effect transistors |
US8344425B2 (en) * | 2009-12-30 | 2013-01-01 | Intel Corporation | Multi-gate III-V quantum well structures |
US8722492B2 (en) | 2010-01-08 | 2014-05-13 | International Business Machines Corporation | Nanowire pin tunnel field effect devices |
US8324940B2 (en) | 2010-04-13 | 2012-12-04 | International Business Machines Corporation | Nanowire circuits in matched devices |
US8361907B2 (en) | 2010-05-10 | 2013-01-29 | International Business Machines Corporation | Directionally etched nanowire field effect transistors |
US8324030B2 (en) | 2010-05-12 | 2012-12-04 | International Business Machines Corporation | Nanowire tunnel field effect transistors |
US8835231B2 (en) | 2010-08-16 | 2014-09-16 | International Business Machines Corporation | Methods of forming contacts for nanowire field effect transistors |
US8536563B2 (en) | 2010-09-17 | 2013-09-17 | International Business Machines Corporation | Nanowire field effect transistors |
US8772860B2 (en) * | 2011-05-26 | 2014-07-08 | United Microelectronics Corp. | FINFET transistor structure and method for making the same |
US9087741B2 (en) | 2011-07-11 | 2015-07-21 | International Business Machines Corporation | CMOS with dual raised source and drain for NMOS and PMOS |
US8803233B2 (en) * | 2011-09-23 | 2014-08-12 | International Business Machines Corporation | Junctionless transistor |
KR101805634B1 (ko) * | 2011-11-15 | 2017-12-08 | 삼성전자 주식회사 | Ⅲ-ⅴ족 배리어를 포함하는 반도체 소자 및 그 제조방법 |
DE112011105945B4 (de) | 2011-12-19 | 2021-10-28 | Google Llc | Gruppe III-N Nanodraht-Transistoren und Verfahren zu ihrer Herstellung |
WO2013095550A1 (en) | 2011-12-22 | 2013-06-27 | Intel Corporation | Semiconductor device having a necked semiconductor body and method of forming semiconductor bodies of varying width |
US8872284B2 (en) | 2012-03-20 | 2014-10-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET with metal gate stressor |
US9105654B2 (en) | 2012-03-21 | 2015-08-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Source/drain profile for FinFET |
US9559189B2 (en) * | 2012-04-16 | 2017-01-31 | United Microelectronics Corp. | Non-planar FET |
US9018713B2 (en) | 2012-06-25 | 2015-04-28 | International Business Machines Corporation | Plural differential pair employing FinFET structure |
US9024387B2 (en) * | 2012-06-25 | 2015-05-05 | International Business Machines Corporation | FinFET with body contact |
CN103594512B (zh) * | 2012-08-16 | 2017-09-05 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
US8716751B2 (en) * | 2012-09-28 | 2014-05-06 | Intel Corporation | Methods of containing defects for non-silicon device engineering |
US9224849B2 (en) * | 2012-12-28 | 2015-12-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Transistors with wrapped-around gates and methods for forming the same |
US8927397B2 (en) * | 2013-02-07 | 2015-01-06 | International Business Machines Corporation | Diode structure and method for gate all around silicon nanowire technologies |
US8859372B2 (en) * | 2013-02-08 | 2014-10-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Double channel doping in transistor formation |
US8987791B2 (en) * | 2013-02-27 | 2015-03-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs and methods for forming the same |
US9362386B2 (en) | 2013-02-27 | 2016-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | FETs and methods for forming the same |
US20140306286A1 (en) * | 2013-04-10 | 2014-10-16 | International Business Machines Corporation | Tapered fin field effect transistor |
KR102045212B1 (ko) * | 2013-04-23 | 2019-11-15 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
US9006842B2 (en) | 2013-05-30 | 2015-04-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Tuning strain in semiconductor devices |
US9263554B2 (en) | 2013-06-04 | 2016-02-16 | International Business Machines Corporation | Localized fin width scaling using a hydrogen anneal |
US9401429B2 (en) * | 2013-06-13 | 2016-07-26 | United Microelectronics Corp. | Semiconductor structure and process thereof |
US9349850B2 (en) | 2013-07-17 | 2016-05-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Thermally tuning strain in semiconductor devices |
US9553012B2 (en) * | 2013-09-13 | 2017-01-24 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and the manufacturing method thereof |
US20150076654A1 (en) * | 2013-09-17 | 2015-03-19 | Global Foundries Inc. | Enlarged fin tip profile for fins of a field effect transistor (finfet) device |
US9299784B2 (en) * | 2013-10-06 | 2016-03-29 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device with non-linear surface |
US9018711B1 (en) * | 2013-10-17 | 2015-04-28 | Globalfoundries Inc. | Selective growth of a work-function metal in a replacement metal gate of a semiconductor device |
US9711645B2 (en) | 2013-12-26 | 2017-07-18 | International Business Machines Corporation | Method and structure for multigate FinFET device epi-extension junction control by hydrogen treatment |
US9627375B2 (en) * | 2014-02-07 | 2017-04-18 | Taiwan Semiconductor Manufacturing Company Ltd. | Indented gate end of non-planar transistor |
US9553171B2 (en) * | 2014-02-14 | 2017-01-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin field effect transistor (FinFET) device and method for forming the same |
US9252155B2 (en) * | 2014-06-20 | 2016-02-02 | Macronix International Co., Ltd. | Memory device and method for manufacturing the same |
US9437445B1 (en) | 2015-02-24 | 2016-09-06 | International Business Machines Corporation | Dual fin integration for electron and hole mobility enhancement |
US9711535B2 (en) * | 2015-03-13 | 2017-07-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming FinFET channel |
US9812394B2 (en) | 2015-10-12 | 2017-11-07 | International Business Machines Corporation | Faceted structure formed by self-limiting etch |
US9564370B1 (en) * | 2015-10-20 | 2017-02-07 | International Business Machines Corporation | Effective device formation for advanced technology nodes with aggressive fin-pitch scaling |
US9754939B2 (en) * | 2015-11-11 | 2017-09-05 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits having multiple gate devices with dual threshold voltages and methods for fabricating such integrated circuits |
US9799649B2 (en) * | 2015-12-17 | 2017-10-24 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device and manufacturing method thereof |
US9735273B1 (en) * | 2016-04-11 | 2017-08-15 | International Business Machines Corporation | Method of forming a III-V compound semiconductor channel post replacement gate |
US9966313B2 (en) * | 2016-08-05 | 2018-05-08 | Globalfoundries Inc. | FinFET device and method of manufacturing |
CN106298936A (zh) * | 2016-08-16 | 2017-01-04 | 北京大学 | 一种倒梯形顶栅结构鳍式场效应晶体管及其制备方法 |
US9935102B1 (en) | 2016-10-05 | 2018-04-03 | International Business Machines Corporation | Method and structure for improving vertical transistor |
US10276728B2 (en) | 2017-07-07 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device including non-volatile memory cells |
US10141231B1 (en) * | 2017-08-28 | 2018-11-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | FinFET device with wrapped-around epitaxial structure and manufacturing method thereof |
KR102466356B1 (ko) * | 2017-08-30 | 2022-11-15 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
WO2019055027A1 (en) * | 2017-09-15 | 2019-03-21 | Intel Corporation | THIN-FILM TUNNEL EFFECT TRANSISTORS HAVING A RELATIVELY INCREASED WIDTH |
JP7016177B2 (ja) * | 2017-09-29 | 2022-02-04 | 国立研究開発法人産業技術総合研究所 | 半導体装置 |
CN107946354A (zh) * | 2017-11-17 | 2018-04-20 | 北京大学 | 一种抗总剂量辐射的SOI FinFET器件及其制备方法 |
US11581334B2 (en) * | 2021-02-05 | 2023-02-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cocktail layer over gate dielectric layer of FET FeRAM |
Family Cites Families (517)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3387820A (en) | 1965-05-24 | 1968-06-11 | Continental Aviat & Engineerin | Turbine engine construction |
US4231149A (en) | 1978-10-10 | 1980-11-04 | Texas Instruments Incorporated | Narrow band-gap semiconductor CCD imaging device and method of fabrication |
JPS5673454A (en) | 1979-11-21 | 1981-06-18 | Sumitomo Metal Mining Co Ltd | Manufacture of stepped semiconductor substrate |
JPS59145538A (ja) | 1983-10-21 | 1984-08-21 | Hitachi Ltd | 半導体装置の製造方法 |
GB2156149A (en) | 1984-03-14 | 1985-10-02 | Philips Electronic Associated | Dielectrically-isolated integrated circuit manufacture |
US4487652A (en) | 1984-03-30 | 1984-12-11 | Motorola, Inc. | Slope etch of polyimide |
US4872046A (en) | 1986-01-24 | 1989-10-03 | University Of Illinois | Heterojunction semiconductor device with <001> tilt |
US4711701A (en) | 1986-09-16 | 1987-12-08 | Texas Instruments Incorporated | Self-aligned transistor method |
FR2604826B1 (fr) | 1986-10-06 | 1989-01-20 | France Etat | Procede de formation d'une couche isolante comportant du sulfure, derives sulfures obtenus et appareillage pour la mise en oeuvre du procede |
US5514885A (en) | 1986-10-09 | 1996-05-07 | Myrick; James J. | SOI methods and apparatus |
FR2605647B1 (fr) | 1986-10-27 | 1993-01-29 | Nissim Yves | Procede de depot en phase vapeur par flash thermique d'une couche isolante sur un substrat en materiau iii-v, application a la fabrication d'une structure mis |
US4751201A (en) | 1987-03-04 | 1988-06-14 | Bell Communications Research, Inc. | Passivation of gallium arsenide devices with sodium sulfide |
US4818715A (en) * | 1987-07-09 | 1989-04-04 | Industrial Technology Research Institute | Method of fabricating a LDDFET with self-aligned silicide |
US4907048A (en) * | 1987-11-23 | 1990-03-06 | Xerox Corporation | Double implanted LDD transistor self-aligned with gate |
US4905063A (en) * | 1988-06-21 | 1990-02-27 | American Telephone And Telegraph Company, At&T Bell Laboratories | Floating gate memories |
JPH0214578A (ja) * | 1988-07-01 | 1990-01-18 | Fujitsu Ltd | 半導体装置 |
JPH065856B2 (ja) | 1988-07-05 | 1994-01-19 | 株式会社精工舎 | 色分解装置 |
KR910010043B1 (ko) | 1988-07-28 | 1991-12-10 | 한국전기통신공사 | 스페이서를 이용한 미세선폭 형성방법 |
US4871692A (en) | 1988-09-30 | 1989-10-03 | Lee Hong H | Passivation of group III-V surfaces |
JPH0294477A (ja) | 1988-09-30 | 1990-04-05 | Toshiba Corp | 半導体装置及びその製造方法 |
US4994873A (en) * | 1988-10-17 | 1991-02-19 | Motorola, Inc. | Local interconnect for stacked polysilicon device |
US5346834A (en) | 1988-11-21 | 1994-09-13 | Hitachi, Ltd. | Method for manufacturing a semiconductor device and a semiconductor memory device |
US4906589A (en) * | 1989-02-06 | 1990-03-06 | Industrial Technology Research Institute | Inverse-T LDDFET with self-aligned silicide |
US5278012A (en) | 1989-03-29 | 1994-01-11 | Hitachi, Ltd. | Method for producing thin film multilayer substrate, and method and apparatus for detecting circuit conductor pattern of the substrate |
JPH02302044A (ja) | 1989-05-16 | 1990-12-14 | Fujitsu Ltd | 半導体装置の製造方法 |
JP2553702B2 (ja) | 1989-05-18 | 1996-11-13 | 日産自動車株式会社 | 半導体装置およびその製造方法 |
AU6964591A (en) | 1989-11-07 | 1991-05-31 | Department Of The Navy | Process for producing an aluminum oxide layer on various substrates |
US5328810A (en) | 1990-05-07 | 1994-07-12 | Micron Technology, Inc. | Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process |
KR930003790B1 (ko) * | 1990-07-02 | 1993-05-10 | 삼성전자 주식회사 | 반도체 장치의 캐패시터용 유전체 |
US5393680A (en) | 1990-08-01 | 1995-02-28 | Sumitomo Electric Industries, Ltd. | MIS electrode forming process |
US5278102A (en) | 1990-08-18 | 1994-01-11 | Fujitsu Limited | SOI device and a fabrication process thereof |
DE69009474T2 (de) | 1990-09-14 | 1994-12-01 | Ibm | Methode zur Passivierung von geätzten Spiegelfacetten von Halbleiterlasern. |
JP3061406B2 (ja) * | 1990-09-28 | 2000-07-10 | 株式会社東芝 | 半導体装置 |
JP3202223B2 (ja) | 1990-11-27 | 2001-08-27 | 日本電気株式会社 | トランジスタの製造方法 |
US5218213A (en) | 1991-02-22 | 1993-06-08 | Harris Corporation | SOI wafer with sige |
US5521859A (en) * | 1991-03-20 | 1996-05-28 | Fujitsu Limited | Semiconductor memory device having thin film transistor and method of producing the same |
DE69213539T2 (de) | 1991-04-26 | 1997-02-20 | Canon Kk | Halbleitervorrichtung mit verbessertem isoliertem Gate-Transistor |
JPH05152293A (ja) * | 1991-04-30 | 1993-06-18 | Sgs Thomson Microelectron Inc | 段差付き壁相互接続体及びゲートの製造方法 |
US5346836A (en) | 1991-06-06 | 1994-09-13 | Micron Technology, Inc. | Process for forming low resistance contacts between silicide areas and upper level polysilicon interconnects |
US5292670A (en) | 1991-06-10 | 1994-03-08 | Texas Instruments Incorporated | Sidewall doping technique for SOI transistors |
JP3038063B2 (ja) | 1991-09-25 | 2000-05-08 | 新一郎 植草 | 化合物半導体の表面不活性化方法 |
US5179037A (en) * | 1991-12-24 | 1993-01-12 | Texas Instruments Incorporated | Integration of lateral and vertical quantum well transistors in the same epitaxial stack |
US5391506A (en) * | 1992-01-31 | 1995-02-21 | Kawasaki Steel Corporation | Manufacturing method for semiconductor devices with source/drain formed in substrate projection. |
JPH05243572A (ja) | 1992-02-27 | 1993-09-21 | Fujitsu Ltd | 半導体装置 |
US5405454A (en) | 1992-03-19 | 1995-04-11 | Matsushita Electric Industrial Co., Ltd. | Electrically insulated silicon structure and producing method therefor |
JP2572003B2 (ja) | 1992-03-30 | 1997-01-16 | 三星電子株式会社 | 三次元マルチチャンネル構造を有する薄膜トランジスタの製造方法 |
JPH0793441B2 (ja) | 1992-04-24 | 1995-10-09 | ヒュンダイ エレクトロニクス インダストリーズ カンパニー リミテッド | 薄膜トランジスタ及びその製造方法 |
JPH0590252U (ja) | 1992-05-01 | 1993-12-10 | 株式会社長府製作所 | 給湯器 |
JPH065856A (ja) | 1992-06-19 | 1994-01-14 | Kawasaki Steel Corp | 半導体装置 |
JP3257077B2 (ja) | 1992-10-20 | 2002-02-18 | ソニー株式会社 | Mis型半導体装置の製造方法 |
JPH06151387A (ja) | 1992-11-10 | 1994-05-31 | Nippon Telegr & Teleph Corp <Ntt> | シリコンの精密加工方法 |
JPH06177089A (ja) | 1992-12-04 | 1994-06-24 | Fujitsu Ltd | 半導体装置の製造方法 |
JP3260194B2 (ja) | 1993-01-21 | 2002-02-25 | 新日本製鐵株式会社 | Mos電界効果型トランジスタ及び不揮発性半導体記憶装置 |
KR960002088B1 (ko) | 1993-02-17 | 1996-02-10 | 삼성전자주식회사 | 에스오아이(SOI : silicon on insulator) 구조의 반도체 장치 제조방법 |
US5357119A (en) | 1993-02-19 | 1994-10-18 | Board Of Regents Of The University Of California | Field effect devices having short period superlattice structures using Si and Ge |
JPH06310547A (ja) * | 1993-02-25 | 1994-11-04 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
EP0623963A1 (de) | 1993-05-06 | 1994-11-09 | Siemens Aktiengesellschaft | MOSFET auf SOI-Substrat |
US5739544A (en) * | 1993-05-26 | 1998-04-14 | Matsushita Electric Industrial Co., Ltd. | Quantization functional device utilizing a resonance tunneling effect and method for producing the same |
GB2282736B (en) | 1993-05-28 | 1996-12-11 | Nec Corp | Radio base station for a mobile communications system |
US6730549B1 (en) * | 1993-06-25 | 2004-05-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for its preparation |
JP3778581B2 (ja) | 1993-07-05 | 2006-05-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
US5398641A (en) | 1993-07-27 | 1995-03-21 | Texas Instruments Incorporated | Method for p-type doping of semiconductor structures formed of group II and group VI elements |
JPH0750410A (ja) | 1993-08-06 | 1995-02-21 | Hitachi Ltd | 半導体結晶積層体及びその形成方法並びに半導体装置 |
JP3460863B2 (ja) | 1993-09-17 | 2003-10-27 | 三菱電機株式会社 | 半導体装置の製造方法 |
US5554870A (en) | 1994-02-04 | 1996-09-10 | Motorola, Inc. | Integrated circuit having both vertical and horizontal devices and process for making the same |
US5883564A (en) | 1994-04-18 | 1999-03-16 | General Motors Corporation | Magnetic field sensor having high mobility thin indium antimonide active layer on thin aluminum indium antimonide buffer layer |
US5479033A (en) | 1994-05-27 | 1995-12-26 | Sandia Corporation | Complementary junction heterostructure field-effect transistor |
JP3317582B2 (ja) | 1994-06-01 | 2002-08-26 | 菱電セミコンダクタシステムエンジニアリング株式会社 | 微細パターンの形成方法 |
JP3361922B2 (ja) | 1994-09-13 | 2003-01-07 | 株式会社東芝 | 半導体装置 |
JP3378414B2 (ja) | 1994-09-14 | 2003-02-17 | 株式会社東芝 | 半導体装置 |
JPH08153880A (ja) * | 1994-09-29 | 1996-06-11 | Toshiba Corp | 半導体装置及びその製造方法 |
US5602049A (en) | 1994-10-04 | 1997-02-11 | United Microelectronics Corporation | Method of fabricating a buried structure SRAM cell |
JPH08125152A (ja) * | 1994-10-28 | 1996-05-17 | Canon Inc | 半導体装置、それを用いた相関演算装置、ad変換器、da変換器、信号処理システム |
US5576227A (en) | 1994-11-02 | 1996-11-19 | United Microelectronics Corp. | Process for fabricating a recessed gate MOS device |
JP3078720B2 (ja) | 1994-11-02 | 2000-08-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
US5728594A (en) | 1994-11-02 | 1998-03-17 | Texas Instruments Incorporated | Method of making a multiple transistor integrated circuit with thick copper interconnect |
GB2295488B (en) | 1994-11-24 | 1996-11-20 | Toshiba Cambridge Res Center | Semiconductor device |
US5716879A (en) * | 1994-12-15 | 1998-02-10 | Goldstar Electron Company, Ltd. | Method of making a thin film transistor |
US5539229A (en) | 1994-12-28 | 1996-07-23 | International Business Machines Corporation | MOSFET with raised STI isolation self-aligned to the gate stack |
JPH08204191A (ja) | 1995-01-20 | 1996-08-09 | Sony Corp | 電界効果トランジスタ及びその製造方法 |
US5665203A (en) | 1995-04-28 | 1997-09-09 | International Business Machines Corporation | Silicon etching method |
JP3303601B2 (ja) | 1995-05-19 | 2002-07-22 | 日産自動車株式会社 | 溝型半導体装置 |
KR0165398B1 (ko) | 1995-05-26 | 1998-12-15 | 윤종용 | 버티칼 트랜지스터의 제조방법 |
US5814545A (en) | 1995-10-02 | 1998-09-29 | Motorola, Inc. | Semiconductor device having a phosphorus doped PECVD film and a method of manufacture |
US5658806A (en) | 1995-10-26 | 1997-08-19 | National Science Council | Method for fabricating thin-film transistor with bottom-gate or dual-gate configuration |
JP2845186B2 (ja) | 1995-12-05 | 1999-01-13 | 日本電気株式会社 | 半導体装置とその製造方法 |
US5814895A (en) | 1995-12-22 | 1998-09-29 | Sony Corporation | Static random access memory having transistor elements formed on side walls of a trench in a semiconductor substrate |
KR100205442B1 (ko) | 1995-12-26 | 1999-07-01 | 구본준 | 박막트랜지스터 및 그의 제조방법 |
US5595919A (en) | 1996-02-20 | 1997-01-21 | Chartered Semiconductor Manufacturing Pte Ltd. | Method of making self-aligned halo process for reducing junction capacitance |
DE19607209A1 (de) | 1996-02-26 | 1997-08-28 | Gregor Kohlruss | Reinigungsvorrichtung zum Reinigen von flächigen Gegenständen |
JPH09293793A (ja) * | 1996-04-26 | 1997-11-11 | Mitsubishi Electric Corp | 薄膜トランジスタを有する半導体装置およびその製造方法 |
US5793088A (en) | 1996-06-18 | 1998-08-11 | Integrated Device Technology, Inc. | Structure for controlling threshold voltage of MOSFET |
JP3710880B2 (ja) * | 1996-06-28 | 2005-10-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
TW548686B (en) | 1996-07-11 | 2003-08-21 | Semiconductor Energy Lab | CMOS semiconductor device and apparatus using the same |
US5817560A (en) * | 1996-09-12 | 1998-10-06 | Advanced Micro Devices, Inc. | Ultra short trench transistors and process for making same |
US6399970B2 (en) | 1996-09-17 | 2002-06-04 | Matsushita Electric Industrial Co., Ltd. | FET having a Si/SiGeC heterojunction channel |
US6063675A (en) | 1996-10-28 | 2000-05-16 | Texas Instruments Incorporated | Method of forming a MOSFET using a disposable gate with a sidewall dielectric |
US6063677A (en) | 1996-10-28 | 2000-05-16 | Texas Instruments Incorporated | Method of forming a MOSFET using a disposable gate and raised source and drain |
US6163053A (en) | 1996-11-06 | 2000-12-19 | Ricoh Company, Ltd. | Semiconductor device having opposite-polarity region under channel |
JPH10150185A (ja) * | 1996-11-20 | 1998-06-02 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
US5827769A (en) | 1996-11-20 | 1998-10-27 | Intel Corporation | Method for fabricating a transistor with increased hot carrier resistance by nitridizing and annealing the sidewall oxide of the gate electrode |
US5773331A (en) * | 1996-12-17 | 1998-06-30 | International Business Machines Corporation | Method for making single and double gate field effect transistors with sidewall source-drain contacts |
US5908313A (en) * | 1996-12-31 | 1999-06-01 | Intel Corporation | Method of forming a transistor |
JP4086926B2 (ja) | 1997-01-29 | 2008-05-14 | 富士通株式会社 | 半導体装置及びその製造方法 |
JPH118390A (ja) | 1997-06-18 | 1999-01-12 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
US6054355A (en) * | 1997-06-30 | 2000-04-25 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device which includes forming a dummy gate |
US6251763B1 (en) * | 1997-06-30 | 2001-06-26 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing same |
JPH1140811A (ja) * | 1997-07-22 | 1999-02-12 | Hitachi Ltd | 半導体装置およびその製造方法 |
US5952701A (en) | 1997-08-18 | 1999-09-14 | National Semiconductor Corporation | Design and fabrication of semiconductor structure having complementary channel-junction insulated-gate field-effect transistors whose gate electrodes have work functions close to mid-gap semiconductor value |
US5776821A (en) | 1997-08-22 | 1998-07-07 | Vlsi Technology, Inc. | Method for forming a reduced width gate electrode |
US5981400A (en) | 1997-09-18 | 1999-11-09 | Cornell Research Foundation, Inc. | Compliant universal substrate for epitaxial growth |
US6066869A (en) | 1997-10-06 | 2000-05-23 | Micron Technology, Inc. | Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor |
US5976767A (en) | 1997-10-09 | 1999-11-02 | Micron Technology, Inc. | Ammonium hydroxide etch of photoresist masked silicon |
US5963817A (en) | 1997-10-16 | 1999-10-05 | International Business Machines Corporation | Bulk and strained silicon on insulator using local selective oxidation |
US5856225A (en) | 1997-11-24 | 1999-01-05 | Chartered Semiconductor Manufacturing Ltd | Creation of a self-aligned, ion implanted channel region, after source and drain formation |
US6120846A (en) | 1997-12-23 | 2000-09-19 | Advanced Technology Materials, Inc. | Method for the selective deposition of bismuth based ferroelectric thin films by chemical vapor deposition |
US5888309A (en) * | 1997-12-29 | 1999-03-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lateral etch inhibited multiple for forming a via through a microelectronics layer susceptible to etching within a fluorine containing plasma followed by an oxygen containing plasma |
US6117741A (en) | 1998-01-09 | 2000-09-12 | Texas Instruments Incorporated | Method of forming a transistor having an improved sidewall gate structure |
US6351040B1 (en) | 1998-01-22 | 2002-02-26 | Micron Technology, Inc. | Method and apparatus for implementing selected functionality on an integrated circuit device |
US6294416B1 (en) | 1998-01-23 | 2001-09-25 | Texas Instruments-Acer Incorporated | Method of fabricating CMOS transistors with self-aligned planarization twin-well by using fewer mask counts |
US6097065A (en) * | 1998-03-30 | 2000-08-01 | Micron Technology, Inc. | Circuits and methods for dual-gated transistors |
US6307235B1 (en) | 1998-03-30 | 2001-10-23 | Micron Technology, Inc. | Another technique for gated lateral bipolar transistors |
US6087208A (en) | 1998-03-31 | 2000-07-11 | Advanced Micro Devices, Inc. | Method for increasing gate capacitance by using both high and low dielectric gate material |
US6215190B1 (en) | 1998-05-12 | 2001-04-10 | International Business Machines Corporation | Borderless contact to diffusion with respect to gate conductor and methods for fabricating |
US6232641B1 (en) | 1998-05-29 | 2001-05-15 | Kabushiki Kaisha Toshiba | Semiconductor apparatus having elevated source and drain structure and manufacturing method therefor |
US6114201A (en) | 1998-06-01 | 2000-09-05 | Texas Instruments-Acer Incorporated | Method of manufacturing a multiple fin-shaped capacitor for high density DRAMs |
US20010040907A1 (en) | 1998-06-12 | 2001-11-15 | Utpal Kumar Chakrabarti | Optical device including carbon-doped contact layers |
US6165880A (en) | 1998-06-15 | 2000-12-26 | Taiwan Semiconductor Manufacturing Company | Double spacer technology for making self-aligned contacts (SAC) on semiconductor integrated circuits |
US6130123A (en) | 1998-06-30 | 2000-10-10 | Intel Corporation | Method for making a complementary metal gate electrode technology |
JP2000037842A (ja) | 1998-07-27 | 2000-02-08 | Dainippon Printing Co Ltd | 電磁波吸収化粧材 |
US6117697A (en) | 1998-07-27 | 2000-09-12 | The United States Of America As Represented By The Secretary Of The Air Force | Solid state magnetic field sensor method |
US6696366B1 (en) * | 1998-08-17 | 2004-02-24 | Lam Research Corporation | Technique for etching a low capacitance dielectric layer |
JP2000156502A (ja) | 1998-09-21 | 2000-06-06 | Texas Instr Inc <Ti> | 集積回路及び方法 |
US6262456B1 (en) | 1998-11-06 | 2001-07-17 | Advanced Micro Devices, Inc. | Integrated circuit having transistors with different threshold voltages |
US6114206A (en) | 1998-11-06 | 2000-09-05 | Advanced Micro Devices, Inc. | Multiple threshold voltage transistor implemented by a damascene process |
US5985726A (en) | 1998-11-06 | 1999-11-16 | Advanced Micro Devices, Inc. | Damascene process for forming ultra-shallow source/drain extensions and pocket in ULSI MOSFET |
US6153485A (en) | 1998-11-09 | 2000-11-28 | Chartered Semiconductor Manufacturing Ltd. | Salicide formation on narrow poly lines by pulling back of spacer |
US6406795B1 (en) | 1998-11-25 | 2002-06-18 | Applied Optoelectronics, Inc. | Compliant universal substrates for optoelectronic and electronic devices |
US6200865B1 (en) | 1998-12-04 | 2001-03-13 | Advanced Micro Devices, Inc. | Use of sacrificial dielectric structure to form semiconductor device with a self-aligned threshold adjust and overlying low-resistance gate |
US6362111B1 (en) | 1998-12-09 | 2002-03-26 | Texas Instruments Incorporated | Tunable gate linewidth reduction process |
US6252262B1 (en) | 1998-12-15 | 2001-06-26 | The United States Of America As Represented By The Secretary Of The Navy | Metal passivating layer for III-V semiconductors, and improved gate contact for III-V-based metal-insulator-semiconductor (MIS) devices |
TW449919B (en) | 1998-12-18 | 2001-08-11 | Koninkl Philips Electronics Nv | A method of manufacturing a semiconductor device |
TW406312B (en) | 1998-12-18 | 2000-09-21 | United Microelectronics Corp | The method of etching doped poly-silicon |
US6607948B1 (en) | 1998-12-24 | 2003-08-19 | Kabushiki Kaisha Toshiba | Method of manufacturing a substrate using an SiGe layer |
US6380558B1 (en) | 1998-12-29 | 2002-04-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
US6150222A (en) | 1999-01-07 | 2000-11-21 | Advanced Micro Devices, Inc. | Method of making a high performance transistor with elevated spacer formation and self-aligned channel regions |
FR2788629B1 (fr) | 1999-01-15 | 2003-06-20 | Commissariat Energie Atomique | Transistor mis et procede de fabrication d'un tel transistor sur un substrat semiconducteur |
US6174820B1 (en) | 1999-02-16 | 2001-01-16 | Sandia Corporation | Use of silicon oxynitride as a sacrificial material for microelectromechanical devices |
JP2000243854A (ja) | 1999-02-22 | 2000-09-08 | Toshiba Corp | 半導体装置及びその製造方法 |
WO2000059233A1 (en) | 1999-03-26 | 2000-10-05 | Koninklijke Philips Electronics N.V. | Video coding method and corresponding video coder |
US6093621A (en) | 1999-04-05 | 2000-07-25 | Vanguard International Semiconductor Corp. | Method of forming shallow trench isolation |
US7045468B2 (en) | 1999-04-09 | 2006-05-16 | Intel Corporation | Isolated junction structure and method of manufacture |
US6459123B1 (en) | 1999-04-30 | 2002-10-01 | Infineon Technologies Richmond, Lp | Double gated transistor |
EP1063697B1 (de) | 1999-06-18 | 2003-03-12 | Lucent Technologies Inc. | Fertigungsverfahren zur Herstellung eines CMOS integrieten Schaltkreises mit vertikalen Transistoren |
JP2001015704A (ja) | 1999-06-29 | 2001-01-19 | Hitachi Ltd | 半導体集積回路 |
US6218309B1 (en) * | 1999-06-30 | 2001-04-17 | Lam Research Corporation | Method of achieving top rounding and uniform etch depths while etching shallow trench isolation features |
US6501131B1 (en) | 1999-07-22 | 2002-12-31 | International Business Machines Corporation | Transistors having independently adjustable parameters |
US6133593A (en) | 1999-07-23 | 2000-10-17 | The United States Of America As Represented By The Secretary Of The Navy | Channel design to reduce impact ionization in heterostructure field-effect transistors |
TW432594B (en) | 1999-07-31 | 2001-05-01 | Taiwan Semiconductor Mfg | Manufacturing method for shallow trench isolation |
US6320212B1 (en) | 1999-09-02 | 2001-11-20 | Hrl Laboratories, Llc. | Superlattice fabrication for InAs/GaSb/AISb semiconductor structures |
US6259135B1 (en) | 1999-09-24 | 2001-07-10 | International Business Machines Corporation | MOS transistors structure for reducing the size of pitch limited circuits |
FR2799305B1 (fr) | 1999-10-05 | 2004-06-18 | St Microelectronics Sa | Procede de fabrication d'un dispositif semi-conducteur a grille enveloppante et dispositif obtenu |
EP1091413A3 (de) | 1999-10-06 | 2005-01-12 | Lsi Logic Corporation | Vollständig verarmter und invertierter CMOSFET mit vertikalem Kanal und dualem Gate |
US6159808A (en) | 1999-11-12 | 2000-12-12 | United Semiconductor Corp. | Method of forming self-aligned DRAM cell |
WO2001039292A2 (en) | 1999-11-29 | 2001-05-31 | Trustees Of The University Of Pennsylvania | Fabrication of nanometer size gaps on an electrode |
US6150670A (en) | 1999-11-30 | 2000-11-21 | International Business Machines Corporation | Process for fabricating a uniform gate oxide of a vertical transistor |
US6541829B2 (en) * | 1999-12-03 | 2003-04-01 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
US6252284B1 (en) * | 1999-12-09 | 2001-06-26 | International Business Machines Corporation | Planarized silicon fin device |
KR100311049B1 (ko) | 1999-12-13 | 2001-10-12 | 윤종용 | 불휘발성 반도체 메모리장치 및 그의 제조방법 |
US6303479B1 (en) * | 1999-12-16 | 2001-10-16 | Spinnaker Semiconductor, Inc. | Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts |
JP4923318B2 (ja) * | 1999-12-17 | 2012-04-25 | ソニー株式会社 | 不揮発性半導体記憶装置およびその動作方法 |
JP4194237B2 (ja) | 1999-12-28 | 2008-12-10 | 株式会社リコー | 電界効果トランジスタを用いた電圧発生回路及び基準電圧源回路 |
US7391087B2 (en) | 1999-12-30 | 2008-06-24 | Intel Corporation | MOS transistor structure and method of fabrication |
JP3613113B2 (ja) | 2000-01-21 | 2005-01-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
US6319807B1 (en) | 2000-02-07 | 2001-11-20 | United Microelectronics Corp. | Method for forming a semiconductor device by using reverse-offset spacer process |
CN100346926C (zh) * | 2000-02-23 | 2007-11-07 | 信越半导体株式会社 | 晶片的周面倒角部分的抛光方法 |
US6483156B1 (en) | 2000-03-16 | 2002-11-19 | International Business Machines Corporation | Double planar gated SOI MOSFET structure |
FR2806832B1 (fr) | 2000-03-22 | 2002-10-25 | Commissariat Energie Atomique | Transistor mos a source et drain metalliques, et procede de fabrication d'un tel transistor |
JP3906005B2 (ja) | 2000-03-27 | 2007-04-18 | 株式会社東芝 | 半導体装置の製造方法 |
KR100332834B1 (ko) | 2000-03-29 | 2002-04-15 | 윤덕용 | 비등방성 식각을 이용한 서브마이크론 게이트 제조 방법 |
TW466606B (en) | 2000-04-20 | 2001-12-01 | United Microelectronics Corp | Manufacturing method for dual metal gate electrode |
GB2362506A (en) | 2000-05-19 | 2001-11-21 | Secr Defence | Field effect transistor with an InSb quantum well and minority carrier extraction |
JP2001338987A (ja) | 2000-05-26 | 2001-12-07 | Nec Microsystems Ltd | Mosトランジスタのシャロートレンチ分離領域の形成方法 |
FR2810161B1 (fr) | 2000-06-09 | 2005-03-11 | Commissariat Energie Atomique | Memoire electronique a architecture damascene et procede de realisation d'une telle memoire |
US6526996B1 (en) | 2000-06-12 | 2003-03-04 | Promos Technologies, Inc. | Dry clean method instead of traditional wet clean after metal etch |
US6391782B1 (en) * | 2000-06-20 | 2002-05-21 | Advanced Micro Devices, Inc. | Process for forming multiple active lines and gate-all-around MOSFET |
KR100360476B1 (ko) | 2000-06-27 | 2002-11-08 | 삼성전자 주식회사 | 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터 및 그제조방법 |
KR100545706B1 (ko) | 2000-06-28 | 2006-01-24 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
US6798000B2 (en) | 2000-07-04 | 2004-09-28 | Infineon Technologies Ag | Field effect transistor |
US6992319B2 (en) | 2000-07-18 | 2006-01-31 | Epitaxial Technologies | Ultra-linear multi-channel field effect transistor |
GB2364933B (en) | 2000-07-18 | 2002-12-31 | Lg Electronics Inc | Method of horizontally growing carbon nanotubes |
JP2002047034A (ja) * | 2000-07-31 | 2002-02-12 | Shinetsu Quartz Prod Co Ltd | プラズマを利用したプロセス装置用の石英ガラス治具 |
US20020011612A1 (en) * | 2000-07-31 | 2002-01-31 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
US6403981B1 (en) | 2000-08-07 | 2002-06-11 | Advanced Micro Devices, Inc. | Double gate transistor having a silicon/germanium channel region |
KR100338778B1 (ko) * | 2000-08-21 | 2002-05-31 | 윤종용 | 선택적 실리사이드 공정을 이용한 모스 트랜지스터의제조방법 |
US6358800B1 (en) | 2000-09-18 | 2002-03-19 | Vanguard International Semiconductor Corporation | Method of forming a MOSFET with a recessed-gate having a channel length beyond photolithography limit |
US6387820B1 (en) | 2000-09-19 | 2002-05-14 | Advanced Micro Devices, Inc. | BC13/AR chemistry for metal overetching on a high density plasma etcher |
JP2002100762A (ja) | 2000-09-22 | 2002-04-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP4044276B2 (ja) * | 2000-09-28 | 2008-02-06 | 株式会社東芝 | 半導体装置及びその製造方法 |
US6562665B1 (en) * | 2000-10-16 | 2003-05-13 | Advanced Micro Devices, Inc. | Fabrication of a field effect transistor with a recess in a semiconductor pillar in SOI technology |
US7163864B1 (en) | 2000-10-18 | 2007-01-16 | International Business Machines Corporation | Method of fabricating semiconductor side wall fin |
US6645840B2 (en) | 2000-10-19 | 2003-11-11 | Texas Instruments Incorporated | Multi-layered polysilicon process |
US6413802B1 (en) | 2000-10-23 | 2002-07-02 | The Regents Of The University Of California | Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture |
US6716684B1 (en) * | 2000-11-13 | 2004-04-06 | Advanced Micro Devices, Inc. | Method of making a self-aligned triple gate silicon-on-insulator device |
US6472258B1 (en) | 2000-11-13 | 2002-10-29 | International Business Machines Corporation | Double gate trench transistor |
US6396108B1 (en) * | 2000-11-13 | 2002-05-28 | Advanced Micro Devices, Inc. | Self-aligned double gate silicon-on-insulator (SOI) device |
US6479866B1 (en) | 2000-11-14 | 2002-11-12 | Advanced Micro Devices, Inc. | SOI device with self-aligned selective damage implant, and method |
JP2002198441A (ja) | 2000-11-16 | 2002-07-12 | Hynix Semiconductor Inc | 半導体素子のデュアル金属ゲート形成方法 |
CN1449585A (zh) | 2000-11-22 | 2003-10-15 | 株式会社日立制作所 | 半导体器件及其制造方法 |
US6552401B1 (en) | 2000-11-27 | 2003-04-22 | Micron Technology | Use of gate electrode workfunction to improve DRAM refresh |
US20020100942A1 (en) | 2000-12-04 | 2002-08-01 | Fitzgerald Eugene A. | CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs |
US6921947B2 (en) | 2000-12-15 | 2005-07-26 | Renesas Technology Corp. | Semiconductor device having recessed isolation insulation film |
US6413877B1 (en) | 2000-12-22 | 2002-07-02 | Lam Research Corporation | Method of preventing damage to organo-silicate-glass materials during resist stripping |
JP2002198368A (ja) * | 2000-12-26 | 2002-07-12 | Nec Corp | 半導体装置の製造方法 |
US6537901B2 (en) | 2000-12-29 | 2003-03-25 | Hynix Semiconductor Inc. | Method of manufacturing a transistor in a semiconductor device |
TW561530B (en) | 2001-01-03 | 2003-11-11 | Macronix Int Co Ltd | Process for fabricating CMOS transistor of IC devices employing double spacers for preventing short-channel effect |
US6975014B1 (en) | 2001-01-09 | 2005-12-13 | Advanced Micro Devices, Inc. | Method for making an ultra thin FDSOI device with improved short-channel performance |
US6359311B1 (en) * | 2001-01-17 | 2002-03-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Quasi-surrounding gate and a method of fabricating a silicon-on-insulator semiconductor device with the same |
US6403434B1 (en) | 2001-02-09 | 2002-06-11 | Advanced Micro Devices, Inc. | Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric |
US6475890B1 (en) | 2001-02-12 | 2002-11-05 | Advanced Micro Devices, Inc. | Fabrication of a field effect transistor with an upside down T-shaped semiconductor pillar in SOI technology |
JP2002246310A (ja) | 2001-02-14 | 2002-08-30 | Sony Corp | 半導体薄膜の形成方法及び半導体装置の製造方法、これらの方法の実施に使用する装置、並びに電気光学装置 |
US6410371B1 (en) | 2001-02-26 | 2002-06-25 | Advanced Micro Devices, Inc. | Method of fabrication of semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer |
US6475869B1 (en) | 2001-02-26 | 2002-11-05 | Advanced Micro Devices, Inc. | Method of forming a double gate transistor having an epitaxial silicon/germanium channel region |
FR2822293B1 (fr) * | 2001-03-13 | 2007-03-23 | Nat Inst Of Advanced Ind Scien | Transistor a effet de champ et double grille, circuit integre comportant ce transistor, et procede de fabrication de ce dernier |
TW582071B (en) | 2001-03-20 | 2004-04-01 | Macronix Int Co Ltd | Method for etching metal in a semiconductor |
JP3940565B2 (ja) | 2001-03-29 | 2007-07-04 | 株式会社東芝 | 半導体装置及びその製造方法 |
JP2002298051A (ja) | 2001-03-30 | 2002-10-11 | Mizuho Bank Ltd | ポイント交換サービス・システム |
US6458662B1 (en) | 2001-04-04 | 2002-10-01 | Advanced Micro Devices, Inc. | Method of fabricating a semiconductor device having an asymmetrical dual-gate silicon-germanium (SiGe) channel MOSFET and a device thereby formed |
KR100414217B1 (ko) | 2001-04-12 | 2004-01-07 | 삼성전자주식회사 | 게이트 올 어라운드형 트랜지스터를 가진 반도체 장치 및그 형성 방법 |
US6645861B2 (en) | 2001-04-18 | 2003-11-11 | International Business Machines Corporation | Self-aligned silicide process for silicon sidewall source and drain contacts |
US6787402B1 (en) | 2001-04-27 | 2004-09-07 | Advanced Micro Devices, Inc. | Double-gate vertical MOSFET transistor and fabrication method |
US6902947B2 (en) * | 2001-05-07 | 2005-06-07 | Applied Materials, Inc. | Integrated method for release and passivation of MEMS structures |
SG112804A1 (en) | 2001-05-10 | 2005-07-28 | Inst Of Microelectronics | Sloped trench etching process |
US20020171107A1 (en) | 2001-05-21 | 2002-11-21 | Baohong Cheng | Method for forming a semiconductor device having elevated source and drain regions |
KR100363332B1 (en) | 2001-05-23 | 2002-12-05 | Samsung Electronics Co Ltd | Method for forming semiconductor device having gate all-around type transistor |
US6635923B2 (en) | 2001-05-24 | 2003-10-21 | International Business Machines Corporation | Damascene double-gate MOSFET with vertical channel regions |
US6506692B2 (en) | 2001-05-30 | 2003-01-14 | Intel Corporation | Method of making a semiconductor device using a silicon carbide hard mask |
US6593625B2 (en) | 2001-06-12 | 2003-07-15 | International Business Machines Corporation | Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing |
DE10131276B4 (de) | 2001-06-28 | 2007-08-02 | Infineon Technologies Ag | Feldeffekttransistor und Verfahren zu seiner Herstellung |
US6737333B2 (en) | 2001-07-03 | 2004-05-18 | Texas Instruments Incorporated | Semiconductor device isolation structure and method of forming |
JP2003017508A (ja) | 2001-07-05 | 2003-01-17 | Nec Corp | 電界効果トランジスタ |
US6534807B2 (en) * | 2001-08-13 | 2003-03-18 | International Business Machines Corporation | Local interconnect junction on insulator (JOI) structure |
US6501141B1 (en) | 2001-08-13 | 2002-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd | Self-aligned contact with improved isolation and method for forming |
US6764965B2 (en) | 2001-08-17 | 2004-07-20 | United Microelectronics Corp. | Method for improving the coating capability of low-k dielectric layer |
JP2003100902A (ja) | 2001-09-21 | 2003-04-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
US6689650B2 (en) * | 2001-09-27 | 2004-02-10 | International Business Machines Corporation | Fin field effect transistor with self-aligned gate |
US6492212B1 (en) * | 2001-10-05 | 2002-12-10 | International Business Machines Corporation | Variable threshold voltage double gated transistors and method of fabrication |
EP1306890A2 (de) | 2001-10-25 | 2003-05-02 | Matsushita Electric Industrial Co., Ltd. | Halbleitersubstrat und -bauelement aus SiC und Verfahren zu deren Herstellung |
US20030085194A1 (en) * | 2001-11-07 | 2003-05-08 | Hopkins Dean A. | Method for fabricating close spaced mirror arrays |
KR100398874B1 (ko) | 2001-11-21 | 2003-09-19 | 삼성전자주식회사 | 티자형의 게이트 전극을 갖는 모스 트랜지스터 및 그 제조방법 |
US7385262B2 (en) * | 2001-11-27 | 2008-06-10 | The Board Of Trustees Of The Leland Stanford Junior University | Band-structure modulation of nano-structures in an electric field |
US6967351B2 (en) | 2001-12-04 | 2005-11-22 | International Business Machines Corporation | Finfet SRAM cell using low mobility plane for cell stability and method for forming |
US6657259B2 (en) | 2001-12-04 | 2003-12-02 | International Business Machines Corporation | Multiple-plane FinFET CMOS |
US6610576B2 (en) * | 2001-12-13 | 2003-08-26 | International Business Machines Corporation | Method for forming asymmetric dual gate transistor |
DE10161493C5 (de) * | 2001-12-14 | 2008-09-18 | Micromotion Gmbh | Getriebe nach dem Spannungswellen-Prinzip mit Hohlwellen |
US6555879B1 (en) | 2002-01-11 | 2003-04-29 | Advanced Micro Devices, Inc. | SOI device with metal source/drain and method of fabrication |
US6722946B2 (en) | 2002-01-17 | 2004-04-20 | Nutool, Inc. | Advanced chemical mechanical polishing system with smart endpoint detection |
US6583469B1 (en) | 2002-01-28 | 2003-06-24 | International Business Machines Corporation | Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same |
KR100442089B1 (ko) * | 2002-01-29 | 2004-07-27 | 삼성전자주식회사 | 노치된 게이트 전극을 갖는 모스 트랜지스터의 제조방법 |
KR100458288B1 (ko) | 2002-01-30 | 2004-11-26 | 한국과학기술원 | 이중-게이트 FinFET 소자 및 그 제조방법 |
DE10203998A1 (de) | 2002-02-01 | 2003-08-21 | Infineon Technologies Ag | Verfahren zum Herstellen einer zackenförmigen Struktur, Verfahren zum Herstellen eines Transistors, Verfahren zum Herstellen eines Floating Gate-Transistors, Transistor, Floating Gate-Transistor und Speicher-Anordnung |
JP2003229575A (ja) | 2002-02-04 | 2003-08-15 | Hitachi Ltd | 集積半導体装置及びその製造方法 |
US6784071B2 (en) | 2003-01-31 | 2004-08-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bonded SOI wafer with <100> device layer and <110> substrate for performance improvement |
US20030151077A1 (en) | 2002-02-13 | 2003-08-14 | Leo Mathew | Method of forming a vertical double gate semiconductor device and structure thereof |
JP3782021B2 (ja) | 2002-02-22 | 2006-06-07 | 株式会社東芝 | 半導体装置、半導体装置の製造方法、半導体基板の製造方法 |
US6660598B2 (en) | 2002-02-26 | 2003-12-09 | International Business Machines Corporation | Method of forming a fully-depleted SOI ( silicon-on-insulator) MOSFET having a thinned channel region |
JP4370104B2 (ja) | 2002-03-05 | 2009-11-25 | シャープ株式会社 | 半導体記憶装置 |
US6639827B2 (en) | 2002-03-12 | 2003-10-28 | Intel Corporation | Low standby power using shadow storage |
US6635909B2 (en) | 2002-03-19 | 2003-10-21 | International Business Machines Corporation | Strained fin FETs structure and method |
JP3634320B2 (ja) | 2002-03-29 | 2005-03-30 | 株式会社東芝 | 半導体装置及び半導体装置の製造方法 |
US6605498B1 (en) | 2002-03-29 | 2003-08-12 | Intel Corporation | Semiconductor transistor having a backfilled channel material |
US6784076B2 (en) | 2002-04-08 | 2004-08-31 | Micron Technology, Inc. | Process for making a silicon-on-insulator ledge by implanting ions from silicon source |
FR2838238B1 (fr) | 2002-04-08 | 2005-04-15 | St Microelectronics Sa | Dispositif semiconducteur a grille enveloppante encapsule dans un milieu isolant |
US6762469B2 (en) | 2002-04-19 | 2004-07-13 | International Business Machines Corporation | High performance CMOS device structure with mid-gap metal gate |
US6713396B2 (en) * | 2002-04-29 | 2004-03-30 | Hewlett-Packard Development Company, L.P. | Method of fabricating high density sub-lithographic features on a substrate |
US6537885B1 (en) * | 2002-05-09 | 2003-03-25 | Infineon Technologies Ag | Transistor and method of manufacturing a transistor having a shallow junction formation using a two step EPI layer |
US6642090B1 (en) | 2002-06-03 | 2003-11-04 | International Business Machines Corporation | Fin FET devices from bulk semiconductor and method for forming |
US7074623B2 (en) * | 2002-06-07 | 2006-07-11 | Amberwave Systems Corporation | Methods of forming strained-semiconductor-on-insulator finFET device structures |
US6680240B1 (en) * | 2002-06-25 | 2004-01-20 | Advanced Micro Devices, Inc. | Silicon-on-insulator device with strained device film and method for making the same with partial replacement of isolation oxide |
US7105891B2 (en) | 2002-07-15 | 2006-09-12 | Texas Instruments Incorporated | Gate structure and method |
US6974729B2 (en) | 2002-07-16 | 2005-12-13 | Interuniversitair Microelektronica Centrum (Imec) | Integrated semiconductor fin device and a method for manufacturing such device |
DE10232804A1 (de) | 2002-07-19 | 2004-02-12 | Piv Drives Gmbh | Landmaschine mit stufenlosem Kegelscheibengetriebe |
KR100477543B1 (ko) | 2002-07-26 | 2005-03-18 | 동부아남반도체 주식회사 | 단채널 트랜지스터 형성방법 |
US6919238B2 (en) | 2002-07-29 | 2005-07-19 | Intel Corporation | Silicon on insulator (SOI) transistor and methods of fabrication |
US6921702B2 (en) | 2002-07-30 | 2005-07-26 | Micron Technology Inc. | Atomic layer deposited nanolaminates of HfO2/ZrO2 films as gate dielectrics |
EP1387395B1 (de) | 2002-07-31 | 2016-11-23 | Micron Technology, Inc. | Verfahren zur Herstellung von integrierten Halbleiterschaltungsstrukturen |
JP2004071996A (ja) | 2002-08-09 | 2004-03-04 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
US6984585B2 (en) | 2002-08-12 | 2006-01-10 | Applied Materials Inc | Method for removal of residue from a magneto-resistive random access memory (MRAM) film stack using a sacrificial mask layer |
US6833556B2 (en) | 2002-08-12 | 2004-12-21 | Acorn Technologies, Inc. | Insulated gate field effect transistor having passivated schottky barriers to the channel |
US6891234B1 (en) | 2004-01-07 | 2005-05-10 | Acorn Technologies, Inc. | Transistor with workfunction-induced charge layer |
JP3865233B2 (ja) | 2002-08-19 | 2007-01-10 | 富士通株式会社 | Cmos集積回路装置 |
US6956281B2 (en) | 2002-08-21 | 2005-10-18 | Freescale Semiconductor, Inc. | Semiconductor device for reducing photovolatic current |
US7358121B2 (en) * | 2002-08-23 | 2008-04-15 | Intel Corporation | Tri-gate devices and methods of fabrication |
US7163851B2 (en) * | 2002-08-26 | 2007-01-16 | International Business Machines Corporation | Concurrent Fin-FET and thick-body device fabrication |
JP5179692B2 (ja) | 2002-08-30 | 2013-04-10 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びその製造方法 |
US6812527B2 (en) | 2002-09-05 | 2004-11-02 | International Business Machines Corporation | Method to control device threshold of SOI MOSFET's |
US6770516B2 (en) | 2002-09-05 | 2004-08-03 | Taiwan Semiconductor Manufacturing Company | Method of forming an N channel and P channel FINFET device on the same semiconductor substrate |
JP3651802B2 (ja) | 2002-09-12 | 2005-05-25 | 株式会社東芝 | 半導体装置の製造方法 |
US6794313B1 (en) | 2002-09-20 | 2004-09-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Oxidation process to improve polysilicon sidewall roughness |
JP3556651B2 (ja) | 2002-09-27 | 2004-08-18 | 沖電気工業株式会社 | 半導体装置の製造方法 |
US6800910B2 (en) | 2002-09-30 | 2004-10-05 | Advanced Micro Devices, Inc. | FinFET device incorporating strained silicon in the channel region |
KR100481209B1 (ko) | 2002-10-01 | 2005-04-08 | 삼성전자주식회사 | 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법 |
JP4294935B2 (ja) * | 2002-10-17 | 2009-07-15 | 株式会社ルネサステクノロジ | 半導体装置 |
US8222680B2 (en) | 2002-10-22 | 2012-07-17 | Advanced Micro Devices, Inc. | Double and triple gate MOSFET devices and methods for making same |
US6706571B1 (en) * | 2002-10-22 | 2004-03-16 | Advanced Micro Devices, Inc. | Method for forming multiple structures in a semiconductor device |
US6833588B2 (en) | 2002-10-22 | 2004-12-21 | Advanced Micro Devices, Inc. | Semiconductor device having a U-shaped gate structure |
US6706581B1 (en) | 2002-10-29 | 2004-03-16 | Taiwan Semiconductor Manufacturing Company | Dual gate dielectric scheme: SiON for high performance devices and high k for low power devices |
US6787439B2 (en) * | 2002-11-08 | 2004-09-07 | Advanced Micro Devices, Inc. | Method using planarizing gate material to improve gate critical dimension in semiconductor devices |
US6611029B1 (en) | 2002-11-08 | 2003-08-26 | Advanced Micro Devices, Inc. | Double gate semiconductor device having separate gates |
US7388259B2 (en) | 2002-11-25 | 2008-06-17 | International Business Machines Corporation | Strained finFET CMOS device structures |
US6855990B2 (en) | 2002-11-26 | 2005-02-15 | Taiwan Semiconductor Manufacturing Co., Ltd | Strained-channel multiple-gate transistor |
US6709982B1 (en) * | 2002-11-26 | 2004-03-23 | Advanced Micro Devices, Inc. | Double spacer FinFET formation |
US6864519B2 (en) | 2002-11-26 | 2005-03-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | CMOS SRAM cell configured using multiple-gate transistors |
US6825506B2 (en) | 2002-11-27 | 2004-11-30 | Intel Corporation | Field effect transistor and method of fabrication |
US6821834B2 (en) | 2002-12-04 | 2004-11-23 | Yoshiyuki Ando | Ion implantation methods and transistor cell layout for fin type transistors |
KR100487922B1 (ko) * | 2002-12-06 | 2005-05-06 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 및 그 형성방법 |
US6686231B1 (en) | 2002-12-06 | 2004-02-03 | Advanced Micro Devices, Inc. | Damascene gate process with sacrificial oxide in semiconductor devices |
US7214991B2 (en) | 2002-12-06 | 2007-05-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | CMOS inverters configured using multiple-gate transistors |
US7728360B2 (en) | 2002-12-06 | 2010-06-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Multiple-gate transistor structure |
US6645797B1 (en) | 2002-12-06 | 2003-11-11 | Advanced Micro Devices, Inc. | Method for forming fins in a FinFET device using sacrificial carbon layer |
US6867425B2 (en) | 2002-12-13 | 2005-03-15 | Intel Corporation | Lateral phase change memory and method therefor |
US6869868B2 (en) * | 2002-12-13 | 2005-03-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating a MOSFET device with metal containing gate structures |
US6794718B2 (en) * | 2002-12-19 | 2004-09-21 | International Business Machines Corporation | High mobility crystalline planes in double-gate CMOS technology |
CN100351994C (zh) | 2002-12-19 | 2007-11-28 | 国际商业机器公司 | 使用反向FinFET薄膜晶体管的FinFET SRAM单元 |
ATE467905T1 (de) | 2002-12-20 | 2010-05-15 | Ibm | Integrierte anitfuse-struktur für finfet- und cmos-vorrichtungen |
US6780694B2 (en) | 2003-01-08 | 2004-08-24 | International Business Machines Corporation | MOS transistor |
US7259425B2 (en) | 2003-01-23 | 2007-08-21 | Advanced Micro Devices, Inc. | Tri-gate and gate around MOSFET devices and methods for making same |
US6803631B2 (en) | 2003-01-23 | 2004-10-12 | Advanced Micro Devices, Inc. | Strained channel finfet |
US6762483B1 (en) | 2003-01-23 | 2004-07-13 | Advanced Micro Devices, Inc. | Narrow fin FinFET |
US6885055B2 (en) * | 2003-02-04 | 2005-04-26 | Lee Jong-Ho | Double-gate FinFET device and fabricating method thereof |
US6949433B1 (en) | 2003-02-07 | 2005-09-27 | Fasl Llc | Method of formation of semiconductor resistant to hot carrier injection stress |
KR100543472B1 (ko) | 2004-02-11 | 2006-01-20 | 삼성전자주식회사 | 소오스/드레인 영역에 디플리션 방지막을 구비하는 반도체소자 및 그 형성 방법 |
US7304336B2 (en) | 2003-02-13 | 2007-12-04 | Massachusetts Institute Of Technology | FinFET structure and method to make the same |
US6855606B2 (en) * | 2003-02-20 | 2005-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor nano-rod devices |
US7105894B2 (en) | 2003-02-27 | 2006-09-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Contacts to semiconductor fin devices |
KR100499159B1 (ko) | 2003-02-28 | 2005-07-01 | 삼성전자주식회사 | 리세스 채널을 갖는 반도체장치 및 그 제조방법 |
US6921913B2 (en) | 2003-03-04 | 2005-07-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained-channel transistor structure with lattice-mismatched zone |
US6828628B2 (en) | 2003-03-05 | 2004-12-07 | Agere Systems, Inc. | Diffused MOS devices with strained silicon portions and methods for forming same |
US6800885B1 (en) | 2003-03-12 | 2004-10-05 | Advance Micro Devices, Inc. | Asymmetrical double gate or all-around gate MOSFET devices and methods for making same |
US6787854B1 (en) * | 2003-03-12 | 2004-09-07 | Advanced Micro Devices, Inc. | Method for forming a fin in a finFET device |
US6716690B1 (en) * | 2003-03-12 | 2004-04-06 | Advanced Micro Devices, Inc. | Uniformly doped source/drain junction in a double-gate MOSFET |
TW582099B (en) | 2003-03-13 | 2004-04-01 | Ind Tech Res Inst | Method of adhering material layer on transparent substrate and method of forming single crystal silicon on transparent substrate |
JP4563652B2 (ja) * | 2003-03-13 | 2010-10-13 | シャープ株式会社 | メモリ機能体および微粒子形成方法並びにメモリ素子、半導体装置および電子機器 |
US6844238B2 (en) * | 2003-03-26 | 2005-01-18 | Taiwan Semiconductor Manufacturing Co., Ltd | Multiple-gate transistors with improved gate control |
US20040191980A1 (en) | 2003-03-27 | 2004-09-30 | Rafael Rios | Multi-corner FET for better immunity from short channel effects |
US6790733B1 (en) | 2003-03-28 | 2004-09-14 | International Business Machines Corporation | Preserving TEOS hard mask using COR for raised source-drain including removable/disposable spacer |
US6764884B1 (en) * | 2003-04-03 | 2004-07-20 | Advanced Micro Devices, Inc. | Method for forming a gate in a FinFET device and thinning a fin in a channel region of the FinFET device |
US6902962B2 (en) | 2003-04-04 | 2005-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicon-on-insulator chip with multiple crystal orientations |
TWI231994B (en) | 2003-04-04 | 2005-05-01 | Univ Nat Taiwan | Strained Si FinFET |
JP4689969B2 (ja) * | 2003-04-05 | 2011-06-01 | ローム・アンド・ハース・エレクトロニック・マテリアルズ,エル.エル.シー. | Iva族およびvia族化合物の調製 |
US7442415B2 (en) | 2003-04-11 | 2008-10-28 | Sharp Laboratories Of America, Inc. | Modulated temperature method of atomic layer deposition (ALD) of high dielectric constant films |
JP2004319704A (ja) | 2003-04-15 | 2004-11-11 | Seiko Instruments Inc | 半導体装置 |
US6888179B2 (en) | 2003-04-17 | 2005-05-03 | Bae Systems Information And Electronic Systems Integration Inc | GaAs substrate with Sb buffering for high in devices |
TW200506093A (en) | 2003-04-21 | 2005-02-16 | Aviza Tech Inc | System and method for forming multi-component films |
WO2004097943A1 (ja) * | 2003-04-28 | 2004-11-11 | Matsushita Electric Industrial Co., Ltd. | 半導体装置とその製造方法 |
US7074656B2 (en) | 2003-04-29 | 2006-07-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Doping of semiconductor fin devices |
US6867433B2 (en) * | 2003-04-30 | 2005-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors |
US20040219711A1 (en) | 2003-04-30 | 2004-11-04 | Bi-Chu Wu | Method for manufacturing a polymer chip and an integrated mold for the same |
JP3976703B2 (ja) | 2003-04-30 | 2007-09-19 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
US6838322B2 (en) * | 2003-05-01 | 2005-01-04 | Freescale Semiconductor, Inc. | Method for forming a double-gated semiconductor device |
US6909147B2 (en) | 2003-05-05 | 2005-06-21 | International Business Machines Corporation | Multi-height FinFETS |
US6765303B1 (en) | 2003-05-06 | 2004-07-20 | Advanced Micro Devices, Inc. | FinFET-based SRAM cell |
US7473967B2 (en) | 2003-05-30 | 2009-01-06 | Panasonic Corporation | Strained channel finFET device |
US6982433B2 (en) | 2003-06-12 | 2006-01-03 | Intel Corporation | Gate-induced strain for MOS performance improvement |
US7812340B2 (en) | 2003-06-13 | 2010-10-12 | International Business Machines Corporation | Strained-silicon-on-insulator single-and double-gate MOSFET and method for forming the same |
US6830998B1 (en) | 2003-06-17 | 2004-12-14 | Advanced Micro Devices, Inc. | Gate dielectric quality for replacement metal gate transistors |
US7045401B2 (en) * | 2003-06-23 | 2006-05-16 | Sharp Laboratories Of America, Inc. | Strained silicon finFET device |
US6911383B2 (en) | 2003-06-26 | 2005-06-28 | International Business Machines Corporation | Hybrid planar and finFET CMOS devices |
US6909151B2 (en) | 2003-06-27 | 2005-06-21 | Intel Corporation | Nonplanar device with stress incorporation layer and method of fabrication |
US7456476B2 (en) | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
US20040262683A1 (en) | 2003-06-27 | 2004-12-30 | Bohr Mark T. | PMOS transistor strain optimization with raised junction regions |
US6960517B2 (en) | 2003-06-30 | 2005-11-01 | Intel Corporation | N-gate transistor |
US7196372B1 (en) | 2003-07-08 | 2007-03-27 | Spansion Llc | Flash memory device |
US6716686B1 (en) | 2003-07-08 | 2004-04-06 | Advanced Micro Devices, Inc. | Method for forming channels in a finfet device |
US6921982B2 (en) | 2003-07-21 | 2005-07-26 | International Business Machines Corporation | FET channel having a strained lattice structure along multiple surfaces |
US7013447B2 (en) | 2003-07-22 | 2006-03-14 | Freescale Semiconductor, Inc. | Method for converting a planar transistor design to a vertical double gate transistor design |
KR100487566B1 (ko) | 2003-07-23 | 2005-05-03 | 삼성전자주식회사 | 핀 전계 효과 트랜지스터 및 그 형성 방법 |
KR100487567B1 (ko) | 2003-07-24 | 2005-05-03 | 삼성전자주식회사 | 핀 전계효과 트랜지스터 형성 방법 |
EP1519420A2 (de) * | 2003-09-25 | 2005-03-30 | Interuniversitaire Microelectronica Centrum vzw ( IMEC) | Halbleiterbauelement mit mehrfachem Gate und diesbezügliches Herstellungsverfahren |
US7301206B2 (en) | 2003-08-01 | 2007-11-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator SRAM configured using partially-depleted and fully-depleted transistors |
US6835618B1 (en) | 2003-08-05 | 2004-12-28 | Advanced Micro Devices, Inc. | Epitaxially grown fin for FinFET |
US6787406B1 (en) | 2003-08-12 | 2004-09-07 | Advanced Micro Devices, Inc. | Systems and methods for forming dense n-channel and p-channel fins using shadow implanting |
US7172943B2 (en) * | 2003-08-13 | 2007-02-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple-gate transistors formed on bulk substrates |
KR100496891B1 (ko) | 2003-08-14 | 2005-06-23 | 삼성전자주식회사 | 핀 전계효과 트랜지스터를 위한 실리콘 핀 및 그 제조 방법 |
US7355253B2 (en) | 2003-08-22 | 2008-04-08 | International Business Machines Corporation | Strained-channel Fin field effect transistor (FET) with a uniform channel thickness and separate gates |
WO2005022637A1 (ja) | 2003-08-28 | 2005-03-10 | Nec Corporation | フィン型電界効果トランジスタを有する半導体装置 |
US6955969B2 (en) | 2003-09-03 | 2005-10-18 | Advanced Micro Devices, Inc. | Method of growing as a channel region to reduce source/drain junction capacitance |
US6998301B1 (en) | 2003-09-03 | 2006-02-14 | Advanced Micro Devices, Inc. | Method for forming a tri-gate MOSFET |
US6877728B2 (en) | 2003-09-04 | 2005-04-12 | Lakin Manufacturing Corporation | Suspension assembly having multiple torsion members which cooperatively provide suspension to a wheel |
JP4439358B2 (ja) | 2003-09-05 | 2010-03-24 | 株式会社東芝 | 電界効果トランジスタ及びその製造方法 |
JP3855061B2 (ja) | 2003-09-08 | 2006-12-06 | 独立行政法人情報通信研究機構 | Si基板上への化合物半導体薄膜形成方法 |
US7170126B2 (en) | 2003-09-16 | 2007-01-30 | International Business Machines Corporation | Structure of vertical strained silicon devices |
US7242041B2 (en) | 2003-09-22 | 2007-07-10 | Lucent Technologies Inc. | Field-effect transistors with weakly coupled layered inorganic semiconductors |
US6970373B2 (en) | 2003-10-02 | 2005-11-29 | Intel Corporation | Method and apparatus for improving stability of a 6T CMOS SRAM cell |
US6855588B1 (en) | 2003-10-07 | 2005-02-15 | United Microelectronics Corp. | Method of fabricating a double gate MOSFET device |
US6888199B2 (en) | 2003-10-07 | 2005-05-03 | International Business Machines Corporation | High-density split-gate FinFET |
WO2005036651A1 (ja) | 2003-10-09 | 2005-04-21 | Nec Corporation | 半導体装置及びその製造方法 |
EP1683193A1 (de) * | 2003-10-22 | 2006-07-26 | Spinnaker Semiconductor, Inc. | Dynamisches schottky-barrieren-mosfet-bauelement und herstellungsverfahren |
US6946377B2 (en) * | 2003-10-29 | 2005-09-20 | Texas Instruments Incorporated | Multiple-gate MOSFET device with lithography independent silicon body thickness and methods for fabricating the same |
US7138320B2 (en) * | 2003-10-31 | 2006-11-21 | Advanced Micro Devices, Inc. | Advanced technique for forming a transistor having raised drain and source regions |
KR100515061B1 (ko) | 2003-10-31 | 2005-09-14 | 삼성전자주식회사 | 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성방법 |
US6867460B1 (en) * | 2003-11-05 | 2005-03-15 | International Business Machines Corporation | FinFET SRAM cell with chevron FinFET logic |
US6831310B1 (en) | 2003-11-10 | 2004-12-14 | Freescale Semiconductor, Inc. | Integrated circuit having multiple memory types and method of formation |
KR100521384B1 (ko) | 2003-11-17 | 2005-10-12 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
US6885072B1 (en) | 2003-11-18 | 2005-04-26 | Applied Intellectual Properties Co., Ltd. | Nonvolatile memory with undercut trapping structure |
US7545001B2 (en) | 2003-11-25 | 2009-06-09 | Taiwan Semiconductor Manufacturing Company | Semiconductor device having high drive current and method of manufacture therefor |
US7183137B2 (en) * | 2003-12-01 | 2007-02-27 | Taiwan Semiconductor Manufacturing Company | Method for dicing semiconductor wafers |
US7075150B2 (en) * | 2003-12-02 | 2006-07-11 | International Business Machines Corporation | Ultra-thin Si channel MOSFET using a self-aligned oxygen implant and damascene technique |
US7018551B2 (en) * | 2003-12-09 | 2006-03-28 | International Business Machines Corporation | Pull-back method of forming fins in FinFets |
US7388258B2 (en) * | 2003-12-10 | 2008-06-17 | International Business Machines Corporation | Sectional field effect devices |
JP2005183770A (ja) | 2003-12-22 | 2005-07-07 | Mitsubishi Electric Corp | 高周波用半導体装置 |
US7662689B2 (en) | 2003-12-23 | 2010-02-16 | Intel Corporation | Strained transistor integration for CMOS |
US7569882B2 (en) | 2003-12-23 | 2009-08-04 | Interuniversitair Microelektronica Centrum (Imec) | Non-volatile multibit memory cell and method of manufacturing thereof |
US7223679B2 (en) | 2003-12-24 | 2007-05-29 | Intel Corporation | Transistor gate electrode having conductor material layer |
US7045407B2 (en) | 2003-12-30 | 2006-05-16 | Intel Corporation | Amorphous etch stop for the anisotropic etching of substrates |
US7247578B2 (en) | 2003-12-30 | 2007-07-24 | Intel Corporation | Method of varying etch selectivities of a film |
US7005333B2 (en) | 2003-12-30 | 2006-02-28 | Infineon Technologies Ag | Transistor with silicon and carbon layer in the channel region |
US7105390B2 (en) | 2003-12-30 | 2006-09-12 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
US7078282B2 (en) | 2003-12-30 | 2006-07-18 | Intel Corporation | Replacement gate flow facilitating high yield and incorporation of etch stop layers and/or stressed films |
US6997415B2 (en) * | 2003-12-31 | 2006-02-14 | Gulfstream Aerospace Corporation | Method and arrangement for aircraft fuel dispersion |
US7705345B2 (en) * | 2004-01-07 | 2010-04-27 | International Business Machines Corporation | High performance strained silicon FinFETs device and method for forming same |
US6974736B2 (en) | 2004-01-09 | 2005-12-13 | International Business Machines Corporation | Method of forming FET silicide gate structures incorporating inner spacers |
US7056794B2 (en) | 2004-01-09 | 2006-06-06 | International Business Machines Corporation | FET gate structure with metal gate electrode and silicide contact |
US7268058B2 (en) | 2004-01-16 | 2007-09-11 | Intel Corporation | Tri-gate transistors and methods to fabricate same |
US7385247B2 (en) * | 2004-01-17 | 2008-06-10 | Samsung Electronics Co., Ltd. | At least penta-sided-channel type of FinFET transistor |
JP2005209782A (ja) | 2004-01-21 | 2005-08-04 | Toshiba Corp | 半導体装置 |
US7250645B1 (en) | 2004-01-22 | 2007-07-31 | Advanced Micro Devices, Inc. | Reversed T-shaped FinFET |
US7224029B2 (en) | 2004-01-28 | 2007-05-29 | International Business Machines Corporation | Method and structure to create multiple device widths in FinFET technology in both bulk and SOI |
KR100587672B1 (ko) | 2004-02-02 | 2006-06-08 | 삼성전자주식회사 | 다마신 공법을 이용한 핀 트랜지스터 형성방법 |
JP2005236305A (ja) | 2004-02-20 | 2005-09-02 | Samsung Electronics Co Ltd | トリプルゲートトランジスタを有する半導体素子及びその製造方法 |
US7060539B2 (en) * | 2004-03-01 | 2006-06-13 | International Business Machines Corporation | Method of manufacture of FinFET devices with T-shaped fins and devices manufactured thereby |
JP4852694B2 (ja) | 2004-03-02 | 2012-01-11 | 独立行政法人産業技術総合研究所 | 半導体集積回路およびその製造方法 |
US6921691B1 (en) * | 2004-03-18 | 2005-07-26 | Infineon Technologies Ag | Transistor with dopant-bearing metal in source and drain |
US7701018B2 (en) | 2004-03-19 | 2010-04-20 | Nec Corporation | Semiconductor device and method for manufacturing same |
US6881635B1 (en) | 2004-03-23 | 2005-04-19 | International Business Machines Corporation | Strained silicon NMOS devices with embedded source/drain |
KR100576361B1 (ko) | 2004-03-23 | 2006-05-03 | 삼성전자주식회사 | 3차원 시모스 전계효과 트랜지스터 및 그것을 제조하는 방법 |
US7141480B2 (en) | 2004-03-26 | 2006-11-28 | Texas Instruments Incorporated | Tri-gate low power device and method for manufacturing the same |
US7049654B2 (en) | 2004-03-31 | 2006-05-23 | Intel Corporation | Memory with split gate devices and method of fabrication |
US8450806B2 (en) | 2004-03-31 | 2013-05-28 | International Business Machines Corporation | Method for fabricating strained silicon-on-insulator structures and strained silicon-on insulator structures formed thereby |
US7154118B2 (en) | 2004-03-31 | 2006-12-26 | Intel Corporation | Bulk non-planar transistor having strained enhanced mobility and methods of fabrication |
US20050224797A1 (en) | 2004-04-01 | 2005-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS fabricated on different crystallographic orientation substrates |
US7023018B2 (en) | 2004-04-06 | 2006-04-04 | Texas Instruments Incorporated | SiGe transistor with strained layers |
US20050230763A1 (en) | 2004-04-15 | 2005-10-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing a microelectronic device with electrode perturbing sill |
KR100642632B1 (ko) | 2004-04-27 | 2006-11-10 | 삼성전자주식회사 | 반도체소자의 제조방법들 및 그에 의해 제조된 반도체소자들 |
US7084018B1 (en) | 2004-05-05 | 2006-08-01 | Advanced Micro Devices, Inc. | Sacrificial oxide for minimizing box undercut in damascene FinFET |
US20050255642A1 (en) | 2004-05-11 | 2005-11-17 | Chi-Wen Liu | Method of fabricating inlaid structure |
US7355233B2 (en) | 2004-05-12 | 2008-04-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus and method for multiple-gate semiconductor device with angled sidewalls |
US6864540B1 (en) | 2004-05-21 | 2005-03-08 | International Business Machines Corp. | High performance FET with elevated source/drain region |
KR100625177B1 (ko) | 2004-05-25 | 2006-09-20 | 삼성전자주식회사 | 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법 |
US6955961B1 (en) | 2004-05-27 | 2005-10-18 | Macronix International Co., Ltd. | Method for defining a minimum pitch in an integrated circuit beyond photolithographic resolution |
KR100634372B1 (ko) | 2004-06-04 | 2006-10-16 | 삼성전자주식회사 | 반도체 소자들 및 그 형성 방법들 |
US7989855B2 (en) | 2004-06-10 | 2011-08-02 | Nec Corporation | Semiconductor device including a deflected part |
US7452778B2 (en) | 2004-06-10 | 2008-11-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor nano-wire devices and methods of fabrication |
US7132360B2 (en) | 2004-06-10 | 2006-11-07 | Freescale Semiconductor, Inc. | Method for treating a semiconductor surface to form a metal-containing layer |
US7291886B2 (en) | 2004-06-21 | 2007-11-06 | International Business Machines Corporation | Hybrid substrate technology for high-mobility planar and multiple-gate MOSFETs |
US7413957B2 (en) | 2004-06-24 | 2008-08-19 | Applied Materials, Inc. | Methods for forming a transistor |
KR100541657B1 (ko) | 2004-06-29 | 2006-01-11 | 삼성전자주식회사 | 멀티 게이트 트랜지스터의 제조방법 및 이에 의해 제조된멀티 게이트 트랜지스터 |
US8669145B2 (en) * | 2004-06-30 | 2014-03-11 | International Business Machines Corporation | Method and structure for strained FinFET devices |
US7042009B2 (en) | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
US7348284B2 (en) | 2004-08-10 | 2008-03-25 | Intel Corporation | Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow |
US20060040054A1 (en) * | 2004-08-18 | 2006-02-23 | Pearlstein Ronald M | Passivating ALD reactor chamber internal surfaces to prevent residue buildup |
US20060043500A1 (en) | 2004-08-24 | 2006-03-02 | Jian Chen | Transistor structure with stress modification and capacitive reduction feature in a channel direction and method thereof |
US7105934B2 (en) | 2004-08-30 | 2006-09-12 | International Business Machines Corporation | FinFET with low gate capacitance and low extrinsic resistance |
US7250367B2 (en) * | 2004-09-01 | 2007-07-31 | Micron Technology, Inc. | Deposition methods using heteroleptic precursors |
US7071064B2 (en) | 2004-09-23 | 2006-07-04 | Intel Corporation | U-gate transistors and methods of fabrication |
US7332439B2 (en) | 2004-09-29 | 2008-02-19 | Intel Corporation | Metal gate transistors with epitaxial source and drain regions |
US7422946B2 (en) | 2004-09-29 | 2008-09-09 | Intel Corporation | Independently accessed double-gate and tri-gate transistors in same process flow |
US7361958B2 (en) | 2004-09-30 | 2008-04-22 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
US20060086977A1 (en) | 2004-10-25 | 2006-04-27 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
US7479684B2 (en) | 2004-11-02 | 2009-01-20 | International Business Machines Corporation | Field effect transistor including damascene gate with an internal spacer structure |
CN100592473C (zh) | 2004-12-07 | 2010-02-24 | 雷鸟技术有限公司 | 应变硅、栅极构建的费米场效应晶体管 |
US20060148182A1 (en) | 2005-01-03 | 2006-07-06 | Suman Datta | Quantum well transistor using high dielectric constant dielectric layer |
US7247547B2 (en) | 2005-01-05 | 2007-07-24 | International Business Machines Corporation | Method of fabricating a field effect transistor having improved junctions |
US7875547B2 (en) | 2005-01-12 | 2011-01-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Contact hole structures and contact structures and fabrication methods thereof |
US7193279B2 (en) | 2005-01-18 | 2007-03-20 | Intel Corporation | Non-planar MOS structure with a strained channel region |
US7071047B1 (en) | 2005-01-28 | 2006-07-04 | International Business Machines Corporation | Method of forming buried isolation regions in semiconductor substrates and semiconductor devices with buried isolation regions |
US7470951B2 (en) | 2005-01-31 | 2008-12-30 | Freescale Semiconductor, Inc. | Hybrid-FET and its application as SRAM |
US20060172480A1 (en) | 2005-02-03 | 2006-08-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Single metal gate CMOS device design |
US20060180859A1 (en) | 2005-02-16 | 2006-08-17 | Marko Radosavljevic | Metal gate carbon nanotube transistor |
DE102005008478B3 (de) | 2005-02-24 | 2006-10-26 | Infineon Technologies Ag | Verfahren zur Herstellung von sublithographischen Strukturen |
US7238564B2 (en) | 2005-03-10 | 2007-07-03 | Taiwan Semiconductor Manufacturing Company | Method of forming a shallow trench isolation structure |
JP4825526B2 (ja) | 2005-03-28 | 2011-11-30 | 株式会社東芝 | Fin型チャネルトランジスタおよびその製造方法 |
US7177177B2 (en) | 2005-04-07 | 2007-02-13 | International Business Machines Corporation | Back-gate controlled read SRAM cell |
KR100699839B1 (ko) | 2005-04-21 | 2007-03-27 | 삼성전자주식회사 | 다중채널을 갖는 반도체 장치 및 그의 제조방법. |
US7429536B2 (en) | 2005-05-23 | 2008-09-30 | Micron Technology, Inc. | Methods for forming arrays of small, closely spaced features |
US7319074B2 (en) | 2005-06-13 | 2008-01-15 | United Microelectronics Corp. | Method of defining polysilicon patterns |
JP4718908B2 (ja) | 2005-06-14 | 2011-07-06 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
US7547637B2 (en) | 2005-06-21 | 2009-06-16 | Intel Corporation | Methods for patterning a semiconductor film |
US7569443B2 (en) | 2005-06-21 | 2009-08-04 | Intel Corporation | Complementary metal oxide semiconductor integrated circuit using raised source drain and replacement metal gate |
US7279375B2 (en) | 2005-06-30 | 2007-10-09 | Intel Corporation | Block contact architectures for nanoscale channel transistors |
US20070023795A1 (en) | 2005-07-15 | 2007-02-01 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
US7348642B2 (en) | 2005-08-03 | 2008-03-25 | International Business Machines Corporation | Fin-type field effect transistor |
US7352034B2 (en) | 2005-08-25 | 2008-04-01 | International Business Machines Corporation | Semiconductor structures integrating damascene-body FinFET's and planar devices on a common substrate and methods for forming such semiconductor structures |
US7339241B2 (en) | 2005-08-31 | 2008-03-04 | Freescale Semiconductor, Inc. | FinFET structure with contacts |
US7416943B2 (en) | 2005-09-01 | 2008-08-26 | Micron Technology, Inc. | Peripheral gate stacks and recessed array gates |
US7479421B2 (en) | 2005-09-28 | 2009-01-20 | Intel Corporation | Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby |
US20070069302A1 (en) | 2005-09-28 | 2007-03-29 | Been-Yih Jin | Method of fabricating CMOS devices having a single work function gate electrode by band gap engineering and article made thereby |
US20070090416A1 (en) | 2005-09-28 | 2007-04-26 | Doyle Brian S | CMOS devices with a single work function gate electrode and method of fabrication |
US20070090408A1 (en) | 2005-09-29 | 2007-04-26 | Amlan Majumdar | Narrow-body multiple-gate FET with dominant body transistor for high performance |
US8513066B2 (en) * | 2005-10-25 | 2013-08-20 | Freescale Semiconductor, Inc. | Method of making an inverted-T channel transistor |
US7525160B2 (en) | 2005-12-27 | 2009-04-28 | Intel Corporation | Multigate device with recessed strain regions |
US7341902B2 (en) | 2006-04-21 | 2008-03-11 | International Business Machines Corporation | Finfet/trigate stress-memorization method |
US7638843B2 (en) | 2006-05-05 | 2009-12-29 | Texas Instruments Incorporated | Integrating high performance and low power multi-gate devices |
KR100718159B1 (ko) | 2006-05-18 | 2007-05-14 | 삼성전자주식회사 | 와이어-타입 반도체 소자 및 그 제조 방법 |
US20080017890A1 (en) | 2006-06-30 | 2008-01-24 | Sandisk 3D Llc | Highly dense monolithic three dimensional memory array and method for forming |
US7573059B2 (en) | 2006-08-02 | 2009-08-11 | Intel Corporation | Dislocation-free InSb quantum well structure on Si using novel buffer architecture |
US7439120B2 (en) | 2006-08-11 | 2008-10-21 | Advanced Micro Devices, Inc. | Method for fabricating stress enhanced MOS circuits |
US7456471B2 (en) | 2006-09-15 | 2008-11-25 | International Business Machines Corporation | Field effect transistor with raised source/drain fin straps |
US7646046B2 (en) | 2006-11-14 | 2010-01-12 | Infineon Technologies Ag | Field effect transistor with a fin structure |
WO2008061236A2 (en) | 2006-11-16 | 2008-05-22 | Allergan, Inc. | Sulfoximines as kinase inhibitors |
US7678632B2 (en) | 2006-11-17 | 2010-03-16 | Infineon Technologies Ag | MuGFET with increased thermal mass |
US20080128797A1 (en) | 2006-11-30 | 2008-06-05 | International Business Machines Corporation | Structure and method for multiple height finfet devices |
US7655989B2 (en) | 2006-11-30 | 2010-02-02 | International Business Machines Corporation | Triple gate and double gate finFETs with different vertical dimension fins |
US20080212392A1 (en) | 2007-03-02 | 2008-09-04 | Infineon Technologies | Multiple port mugfet sram |
JP4406439B2 (ja) | 2007-03-29 | 2010-01-27 | 株式会社東芝 | 半導体装置の製造方法 |
CN102957800B (zh) | 2012-11-12 | 2014-05-21 | 北京小米科技有限责任公司 | 一种移动终端待机方法及装置 |
JP6132521B2 (ja) | 2012-11-27 | 2017-05-24 | 三菱重工業株式会社 | 未臨界度測定方法及び装置 |
-
2004
- 2004-10-25 US US10/973,228 patent/US20060086977A1/en not_active Abandoned
-
2005
- 2005-10-13 KR KR1020077007396A patent/KR100879653B1/ko not_active IP Right Cessation
- 2005-10-13 CN CNB200580033161XA patent/CN100481514C/zh not_active Expired - Fee Related
- 2005-10-13 WO PCT/US2005/037169 patent/WO2006047116A1/en active Application Filing
- 2005-10-13 DE DE112005002397.4T patent/DE112005002397B4/de not_active Expired - Fee Related
- 2005-10-17 TW TW094136197A patent/TWI305053B/zh not_active IP Right Cessation
-
2006
- 2006-05-23 US US11/440,313 patent/US7550333B2/en not_active Expired - Fee Related
-
2010
- 2010-11-24 US US12/954,241 patent/US8067818B2/en not_active Expired - Fee Related
-
2011
- 2011-09-23 US US13/243,441 patent/US8502351B2/en active Active
-
2013
- 2013-06-03 US US13/908,858 patent/US8749026B2/en not_active Expired - Fee Related
-
2014
- 2014-05-08 US US14/273,373 patent/US9190518B2/en not_active Expired - Fee Related
-
2015
- 2015-09-16 US US14/856,490 patent/US9741809B2/en active Active
-
2017
- 2017-08-09 US US15/673,219 patent/US10236356B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20060086977A1 (en) | 2006-04-27 |
US20110062512A1 (en) | 2011-03-17 |
US20160005829A1 (en) | 2016-01-07 |
CN101032032A (zh) | 2007-09-05 |
US9190518B2 (en) | 2015-11-17 |
US20060214231A1 (en) | 2006-09-28 |
TW200629548A (en) | 2006-08-16 |
US8749026B2 (en) | 2014-06-10 |
US9741809B2 (en) | 2017-08-22 |
US20170365677A1 (en) | 2017-12-21 |
US20140239358A1 (en) | 2014-08-28 |
WO2006047116A1 (en) | 2006-05-04 |
US8502351B2 (en) | 2013-08-06 |
US7550333B2 (en) | 2009-06-23 |
KR100879653B1 (ko) | 2009-01-20 |
DE112005002397B4 (de) | 2014-03-27 |
CN100481514C (zh) | 2009-04-22 |
US20120012934A1 (en) | 2012-01-19 |
US10236356B2 (en) | 2019-03-19 |
TWI305053B (en) | 2009-01-01 |
KR20070052337A (ko) | 2007-05-21 |
US8067818B2 (en) | 2011-11-29 |
US20130264642A1 (en) | 2013-10-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE112005002397B4 (de) | Nicht-planare Halbleitereinrichtung mit verjüngtem unteren Körperabschnitt und Verfahren zur Herstellung | |
DE102005052054B4 (de) | Halbleiterbauteil mit Transistoren mit verformten Kanalgebieten und Verfahren zu seiner Herstellung | |
US7560756B2 (en) | Tri-gate devices and methods of fabrication | |
DE112005001488B4 (de) | Tri-Gate Bauelement mit hoher Beweglichkeit und dessen Herstellungsverfahren | |
DE112012000310B4 (de) | SILICIUM-NANORÖHREN-MOSFET und HERSTELLUNGSVERFAHREN | |
DE102005020133B4 (de) | Verfahren zur Herstellung eines Transistorelements mit Technik zur Herstellung einer Kontaktisolationsschicht mit verbesserter Spannungsübertragungseffizienz | |
DE102012214077B4 (de) | Verfahren zum Bilden einer integrierten Schaltung | |
DE112006001589T5 (de) | Halbleiterbauelementstrukturen und Verfahren zur Bildung von Halbleiterstrukturen | |
DE102008059646B4 (de) | Verfahren zur Herstellung eines Halbleiterbauelements als Mehr-Gatetransistor mit Stegen mit einer Länge, die durch die Gateelektrode definiert ist und Halbleiterbauelement | |
DE112006000241T5 (de) | Graben-Gateelektrode für FinFET-Anordnung | |
DE102011004506A1 (de) | Herstellungsverfahren für ein Halbleiterbauelement und Halbleiterbauelement als Stegtransistor, der auf einem strukturierten STI-Gebiet durch eine späte Stegätzung hergestellt ist | |
EP1517361A2 (de) | Verfahren zur Herstellung eines MOS-Transistors mit einer Driftregion, die einen Graben aufweist | |
WO2006076991A2 (de) | Verfahren zum herstellen eines feldeffekttransistors, feldeffekttransistor und integrierte schaltungsanordnung | |
EP1520293B1 (de) | Verfahren zur herstellung eines kurzkanal-feldeffekttransistors | |
DE102010064288A1 (de) | Halbleiterbauelement mit Kontaktelementen mit silizidierten Seitenwandgebieten | |
DE102009055393A1 (de) | Besserer Einschluss von empfindlichen Materialien einer Metallgateelektrodenstruktur mit großem ε | |
DE112021003253T5 (de) | Finfet mit seitlichem ladungsgleichgewicht an der drain-driftzone | |
DE112006001520B4 (de) | Prozess für die Herstellung erhabener Source- und Drain-Gebiete mit zu entfernenden Abstandshaltern, wobei "Mausohren" vermieden werden | |
DE102004052581B4 (de) | Verfahren zur Herstellung einer CMOS-Gatestruktur mit einem vordotierten Halbleitergatematerial | |
DE10215365B4 (de) | Transistorstruktur unter Verwendung von Epitaxialschichten und Verfahren zur Herstellung derselben | |
DE102004057764B4 (de) | Verfahren zur Herstellung eines Substrats mit kristallinen Halbleitergebieten mit unterschiedlichen Eigenschaften, die über einem kristallinen Vollsubstrat angeordnet sind und damit hergestelltes Halbleiterbauelement | |
DE112004001117B4 (de) | Halbleiterbauelement und Verfahren zur Herstellung | |
DE10335103B4 (de) | Feldeffekttransistor mit einer dotierten Gateelektrode mit reduzierter Gateverarmung und Verfahren zur Herstellung des Transistors | |
DE102009047309B4 (de) | Deckschichtentfernung in einer Metallgateelektrodenstruktur mit großem ε durch Verwendung eines Opferfüllmaterials | |
DE10208881B4 (de) | Selbstjustierendes Verfahren zur Herstellung eines Doppel-Gate MOSFET sowie durch dieses Verfahren hergestellter Doppel-Gate MOSFET |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0029786000 Ipc: H01L0029780000 |
|
R018 | Grant decision by examination section/examining division | ||
R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0029786000 Ipc: H01L0029780000 Effective date: 20131115 |
|
R020 | Patent grant now final |
Effective date: 20141230 |
|
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |