DE112005002428T5 - Doppelgate- und Trigate-Transistoren mit unabhängigem Zugriff in demselben Prozeßfluß - Google Patents
Doppelgate- und Trigate-Transistoren mit unabhängigem Zugriff in demselben Prozeßfluß Download PDFInfo
- Publication number
- DE112005002428T5 DE112005002428T5 DE112005002428T DE112005002428T DE112005002428T5 DE 112005002428 T5 DE112005002428 T5 DE 112005002428T5 DE 112005002428 T DE112005002428 T DE 112005002428T DE 112005002428 T DE112005002428 T DE 112005002428T DE 112005002428 T5 DE112005002428 T5 DE 112005002428T5
- Authority
- DE
- Germany
- Prior art keywords
- gate
- silicon
- sacrificial layer
- layer
- insulation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 35
- 230000009977 dual effect Effects 0.000 title description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 26
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 26
- 239000010703 silicon Substances 0.000 claims abstract description 26
- 238000009413 insulation Methods 0.000 claims abstract description 17
- 229910052751 metal Inorganic materials 0.000 claims abstract description 13
- 239000002184 metal Substances 0.000 claims abstract description 13
- 239000003989 dielectric material Substances 0.000 claims abstract description 5
- 239000010410 layer Substances 0.000 claims description 63
- 239000000758 substrate Substances 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 238000002955 isolation Methods 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims description 3
- 239000011229 interlayer Substances 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 abstract description 2
- 239000004065 semiconductor Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000001465 metallisation Methods 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 238000010276 construction Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000011241 protective layer Substances 0.000 description 2
- BUHVIAUBTBOHAG-FOYDDCNASA-N (2r,3r,4s,5r)-2-[6-[[2-(3,5-dimethoxyphenyl)-2-(2-methylphenyl)ethyl]amino]purin-9-yl]-5-(hydroxymethyl)oxolane-3,4-diol Chemical compound COC1=CC(OC)=CC(C(CNC=2C=3N=CN(C=3N=CN=2)[C@H]2[C@@H]([C@H](O)[C@@H](CO)O2)O)C=2C(=CC=CC=2)C)=C1 BUHVIAUBTBOHAG-FOYDDCNASA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/056—Making the transistor the transistor being a FinFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
- H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
- H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
Abstract
Verfahren,
umfassend:
Bilden von mindestens zwei Siliziumkörpern mit darüberliegenden Isolierelementen;
Strukturieren einer Opferschicht, wobei Gatebereiche definiert werden, welche die Siliziumkörper kreuzen;
Umgeben der strukturierten Opferschicht mit einem dielektrischen Material,
Bedecken eines der Isolationselemente;
Entfernen des anderen Isolationselements;
Entfernen der strukturierten Opferschicht;
Bilden einer Isolationsschicht und Metallschicht innerhalb der Gatebereiche.
Bilden von mindestens zwei Siliziumkörpern mit darüberliegenden Isolierelementen;
Strukturieren einer Opferschicht, wobei Gatebereiche definiert werden, welche die Siliziumkörper kreuzen;
Umgeben der strukturierten Opferschicht mit einem dielektrischen Material,
Bedecken eines der Isolationselemente;
Entfernen des anderen Isolationselements;
Entfernen der strukturierten Opferschicht;
Bilden einer Isolationsschicht und Metallschicht innerhalb der Gatebereiche.
Description
- ERFINDUNGSGEBIET
- Die Erfindung betrifft das Gebiet der Halbleiterverarbeitung.
- STAND DER TECHNIK UND VERWANDTER STAND DER TECHNIK
- Eine verhältnismäßig junge Entwicklung in der Halbleiterverarbeitung ist der unabhängig gesteuerte Doppelgate-(I-Gate)-Transistor. Dieser Transistor weist zwei auf gegenüberliegenden Seiten eines Kanals angeordnete Gates auf, wobei jedes Gate unabhängig gesteuert wird. Unabhängige Gatesteuerung stellt einige einzigartige Transistormerkmale zur Verfügung und ermöglicht beispielsweise eine dynamische Direktzugriffsspeicher-(DRAM)-Zelle mit einem einzigen Körper.
- Eine weitere, verhältnismäßig junge Entwicklung in der Halbleiterverarbeitung ist der Trigate-Transistor. Hier wird ein Gate auf drei Seiten eines Kanalbereichs gebildet. Dieser Transistor ermöglicht, insbesondere, wenn er mit einem High-K-Isolator und einem Metallgate verwendet wird, erhebliche Leistungsverbesserungen.
- Es sind verschiedene I-Gate-Strukturen vorgeschlagen worden. Diese und andere verwandte Technologie wird beschrieben in: C. KUO, IEDM Dez. 2002, nach M. Chan Electron Device Letters, Jan. 1994; C. Kuo; IEDM, Dez. 2002, „A Hypothetical Construction of the Double Gate Floating Body Cell"; T. Ohsawa et al., IEEE Journal of Solid-State Circuits; Bd. 37, Nr. 11, November 2002; David M. Fried et al., „High-Performance P-Type Independent-Gate FinFETs", IEEE Electron Device Letters, Bd. 25, Nr. 4, April 2004; und David M. Fried et al., „Improved Independent Gate N-Type FinFET Fabrication and Characterization", IEEE Electron Device Letters, Bd. 24, Nr. 9, September 2003.
- Trigate-Strukturen werden zum Beispiel beschrieben in der
US-Veröffentlichung Nr. 2004-0036127-A1 . - KURZE BESCHREIBUNG DER ZEICHNUNGEN
-
1A ist eine Perspektivansicht eines Substrats, das zwei Siliziumkörper mit übereinanderliegenden Isolationselementen enthält. -
1B ist eine Querschnittansicht der Struktur aus1A entlang der Link 1B-1B. -
2A zeigt die Struktur aus1 nach der Strukturierung einer Opferschicht. -
2B ist eine Querschnittansicht der Struktur aus2A entlang der Linie 2B-2B aus2A . -
3 ist eine Perspektivansicht der Struktur aus2A nach der Abscheidung eines Zwischenschicht-Dielektrikums (ILD). -
4A ist eine Perspektivansicht der Struktur aus3 nach der Planarisierung. -
4B ist eine Querschnittansicht entlang der Schnittlinie 4B-4B aus4A . -
5 ist eine Perspektivansicht der Struktur aus4 nach dem Abdecken des Substrats, auf dem ein I-Gate-Transistor hergestellt wird. -
6A ist eine Perspektivansicht der Struktur aus5 nach einem Ätzschritt. -
6B ist eine Querschnittansicht der Struktur aus6A entlang der Schnittlinie 6B-6B aus6A . -
7A ist eine Perspektivansicht der Struktur aus6A nach der Entfernung der strukturierten Opferschicht. -
7B ist eine Querschnittansicht der Struktur aus7A entlang der Schnittlinie 7B-7B aus7A . -
8 ist eine Querschnittansicht der Struktur aus7A und7B nach der Bildung einer Isolationsschicht und einer Metallschicht. -
9A ist eine Perspektivansicht der Struktur aus8 nach der Planarisierung der Metallschicht. -
9B ist eine Perspektivansicht der Struktur aus9A mit entferntem ILD. - AUSFÜHRLICHE BESCHREIBUNG
- In der folgenden Beschreibung wird die Herstellung eines Doppelgate-(I-Gate)- und eines Tri-Gate-Transistors mit unabhängigem Zugriff auf einem gemeinsamen Substrat beschrieben. Es werden zahlreiche Einzelheiten dargelegt, wie spezifische Materialien, um ein umfassendes Verständnis der vorliegenden Erfindung zu geben. Einem Fachmann dürfte klar sein, dass die vorliegende Erfindung ohne diese spezifischen Details ausgeführt werden kann. In anderen Fällen wurden wohlbekannte Verarbeitungsschritte nicht ausführlich beschrieben, um das Verständnis der vorliegenden Erfindung nicht unnötig zu erschweren. Zum Beispiel werden wohlbekannte Reinigungsschritte und einige Schutzschichten, die bei der Herstellung integrierter Schaltungen oftmals verwendet werden, nicht beschrieben.
- Das folgende Verfahren beschreibt die Bildung sowohl des I-Gate- als auch des Tri-Gate-Transistors in einem Prozessfluss. Während die Herstellung nur eines einzigen I-Gate-Transistors und eines einzigen Tri-Gate-Transistors gezeigt wird, dürfte es einem Fachmann klar sein, dass in einer typischen integrierten Schaltung zahlreiche solcher Transistoren gleichzeitig hergestellt werden. Die I-Gate- und die Tri-Gate-Transistoren können außerdem überall dort, wo sie in der integrierten Schaltung gebraucht werden, hergestellt werden. Eine einzige Schaltung, wie ein Puffer, kann daher sowohl I-Gate- als auch Tri-Gate-Transistoren aufweisen. In einigen Fällen, beispielsweise in einem DRAM, kann ein Array von Speicherzellen, die nur I-Gate-Transistoren verwenden, hergestellt und mit peripheren Schaltungen verbunden werden, welche sowohl I-Gate- als auch Tri-Gate-Transistoren verwenden. Ein I-Gate-Speicherzellen verwendender Speicher wird beschrieben in „Memory with Split-Gate Devices and Methods of Fabrication", Seriennummer 10/816,282, die am 31. März 2004 eingereicht und auf den Inhaber der vorliegenden Erfindung übertragen worden ist.
- In einer Ausführungsform werden die Transistoren auf einer Oxidschicht
10 hergestellt, die auf einem Siliziumsubstrat12 ausgebildet ist. Die Transistorkörper werden aus einer monokristallinen Siliziumschicht14 (die in1A und1B in gestrichelten Linien gezeigt ist) hergestellt, welche auf Schicht10 angeordnet ist. Dieses Silizium-auf-Isolator-(SOI)-Substrat ist in der Halbleiterindustrie wohlbekannt, wobei, wie gezeigt, Schicht14 auf Schicht10 aufgebracht wird. Das SOI-Substrat wird beispielsweise durch Verbinden (bond) der Oxidschicht10 und einer Siliziumschicht14 mit dem Substrat12 und nachfolgendes Planarisieren der Schicht14 , so dass sie verhältnismäßig dünn ist, gebildet. Diese verhältnismäßig dünne Schicht mit geringem „body effect" wird verwendet, um, wie erwähnt, die Körper aktiver Vorrichtungen zu bilden. Zur Bildung eines SOI-Substrats sind andere Techniken bekannt, einschließlich beispielsweise der Implantation von Sauerstoff in ein Siliziumsubstrat, um eine vergrabene Oxidschicht zu bilden. In den nachfolgenden Querschnittansichten werden die Transistoren als auf der Oxidschicht10 hergestellt gezeigt, wobei das zugrundeliegende Siliziumsubstrat12 nicht gezeigt wird. - Die Schicht
14 kann selektiv in den Bereichen, in denen n-Kanal-Vorrichtungen hergestellt werden sollen, mit einem Dotierstoff vom n-Typ und in den Bereichen, in denen p-Kanal-Vorrichtungen hergestellt werden sollen, mit einem Dotierstoff vom p-Typ innenimplantiert werden. Dies wird verwendet, um die verhältnismäßig geringe Dotierung zu erzeugen, welche in den Kanalbereichen von MOS-Vorrichtungen, welche in einer integrierten CMOS-Schaltung hergestellt sind, in der Regel angetroffen wird. Sowohl die I-Gate- als auch die Trigate-Transistoren können mit dem beschriebenen Prozess sowohl als p-Kanal- als auch als n-Kanal-Vorrichtungen hergestellt werden. (Die Dotierung der Kanalbereiche der Transistoren kann an anderen Stellen in dem Prozessfluss erfolgen, wie beispielsweise an den Stellen in dem Prozeß, die in1A oder7A gezeigt sind). - In der Verarbeitung für eine Ausführungsform wird ein (nicht gezeigtes) Schutzoxid auf der Siliziumschicht
14 abgeschieden, wonach eine Siliziumnitridschicht abgeschieden wird. Die Nitridschicht wird maskiert, um eine Vielzahl von Isolationselementen zu definieren, wie das Element17 und18 aus1A und1B . Dann wird die zugrundeliegende Siliziumschicht14 wird in Ausrichtung mit diesen Elementen geätzt, was zu den Siliziumkörpern15 und16 führt. - Die Breite der Siliziumkörper
15 und16 kann in einem bestimmten Prozess die kritische Größe sein, beispielsweise können diese Körper bei einem Prozess mit einer Gatelänge von 30 Nanometer (nm) eine Breite von 30 nm haben. Die Dicke der Schicht14 und der Siliziumnitridschicht, aus der die Elemente17 und18 geformt sind, kann jeweils beispielsweise im Bereich von 10–50 nm liegen. - Nun wird eine Opferschicht über die Struktur aus
1A auf der Oxidschicht10 abgeschieden. In einer Ausführungsform handelt es sich bei dieser Schicht um eine Polysiliziumschicht mit einer Dicke von 50–100 nm. Für die Opferschicht können andere Materialien verwendet werden. Das Material für die Opferschicht sollte in der Lage sein, die Kanalbereiche der Vorrichtungen während der Bildung des Source- und des Drainbereichs vor der Ionenimplantation zu schützen, wie noch beschrieben werden wird. Außerdem sollte die Opferschicht geätzt werden können, ohne die Integrität eines ILD zu zerstören, das, wie beschrieben werden wird, nach der Strukturierung um die Opferschicht herum geformt wird. Die Isolationselemente müssen außerdem in Gegenwart der Opferschicht selektiv geätzt werden können. - Danach wird die Opferschicht in gatedefinierende Elemente strukturiert, wie sie in
2A als Elemente20 und22 gezeigt sind. Das Element20 nimmt den Bereich ein, in dem die beiden Gates für den I-Gate-Transistor ebenso wie die „Stege" für die Gates zur Ermöglichung des Kontakts mit den Gates hergestellt werden, wie später gezeigt wird. Das Element22 nimmt den Bereich ein, in dem das Tri-Gate für den Tri-Gate-Transistor sowie ein Steg, wiederum für den Kontakt, gebildet werden. - An dieser Stelle in der Verarbeitung können die Siliziumnitridelement
17 und18 in Ausrichtung mit dem Element20 und22 geätzt werden, wodurch Abschnitte der zugrundeliegenden Siliziumkörper15 und16 freigelegt werden. Wie durch die Pfeile25 gezeigt, werden die Siliziumkörper in dem Ausmaß, wie sie nicht von den Elementen20 und22 bedeckt sind, innenimplantiert, um Source- und Drainbereich sowohl die für I-Gate- als auch die Tri-Gate-Transistoren zu bilden. Für die p-Kanal- und die n-Kanal-Vorrichtungen werden, wie allgemein üblich, aber nicht gezeigt, separate Ionenimplantationsschritte verwendet, wobei Schutzschichten verwendet werden, um die separate Implantation der Sources und der Drains für die p-Kanal- und die n-Kanal-Vorrichtungen zu ermöglichen. - Alternativ können die Siliziumnitridelemente
17 und18 am Platz verbleiben und die Source- und Drain-Bereiche werden in einem Winkel implantiert, so dass der Dotierstoff in die Seiten der Siliziumkörper15 und16 eintritt. - Außerdem können Abstandhalter gebildet werden, um die Implantation eines leichter dotierten Source- und Drainbereichs neben dem Kanalbereich und stärker dotierter Source- und Drain-Bereiche von dem Kanalbereich beabstandet zu ermöglichen. Dies wird in der oben erwähnten Anmeldung mit der Seriennummer 10/816,282 beschrieben.
- Ein ILD
30 wird nun, wie in3 gezeigt, auf der Isolationsschicht10 gebildet. Das ILD30 umgibt die Elemente20 und22 und ermöglicht, wie man sehen wird, nach der Entfernung des Polysiliziums die Einlage von Metall. Das ILD30 kann beispielsweise eine durch chemische Dampfabscheidung (CVD) gebildete Siliziumdioxidschicht sein. - Die Struktur aus
3 wird nun, beispielsweise in einem CMP-(Chemical Mechanical Polishing)-Prozess, planarisiert, um die Siliziumnitrid-Isolationselemente17 und18 freizulegen. Dies ist in den4A und4B gezeigt. Man beachte, dass die Elemente17 und18 mit der oberen Oberfläche des ILD30 bündig liegen, wie dies auch bei den Elementen20 und22 der Fall ist. - Über die Struktur aus
4A und4B wird nun eine Photoresistschicht abgeschieden und so strukturiert, dass sie über dem Bereich des I-Gate-Transistors am Platz verbleibt. Die Photoresistschicht50 bedeckt das Isolationselement17 . Wie in5 gezeigt, lässt die Photoresistschicht50 das Isolationselement18 der Tri-Gate-Vorrichtung frei. - Wie in
6A und6B gezeigt, wird nun ein Ätzprozess eingesetzt, um das steckerförmige Siliziumnitrid-Element18 zu entfernen. Es wird ein Ätzmittel verwendet, das zwischen dem Siliziumnitrid und dem ILD30 und der Opferschicht unterscheidet, so dass das ILD30 und das Element22 im Wesentlichen intakt bleiben. Es kann ein Trocken- oder Nassätzmittel verwendet werden. Nach Entfernung des Elements18 ist der zugrundeliegende Siliziumkörper16 , wie in6B gezeigt, freigelegt. - Danach wird die Polysilizium-Opferschicht entfernt, beispielsweise mit einem Nassätzprozess. Die sich ergebende Struktur ist in
7A und7B gezeigt. Das verbleibende ILD30 definiert nun eine Form, in der die Gates für die Transistoren hergestellt werden können. - Eine Gatedielektrikumsschicht
60 wird auf und um jeden Halbleiterkörper15 und16 gebildet, wie in8 gezeigt. Insbesondere kann ein Gatedielektrikum so, dass es die obere Oberfläche des Halbleiterkörpers16 und des Isolationselements17 bedeckt, sowie auf die gegenüberliegenden Seitenwände jedes der Halbleiterkörper abgeschieden werden. Dieses Gatedielektrikum weist im Idealfall eine hohe dielektrische Konstante auf, wie beispielsweise ein Metalloxiddielektrikum, beispielsweise HfO2 oder ZrO oder andere High-K-Dielektrika, wie PZT oder BST. Ein High-K-Dielektrikumfilm kann durch jede wohlbekannte Technik, wie durch chemische Dampfabscheidung (CVD) gebildet werden. Alternativ kann es sich bei dem Gatedielektrikum um ein gewachsenes Dielektrikum handeln. In einer Ausführungsform ist die Gatedielektrikumschicht60 ein mittels eines Trocken-/Nass-Oxidationsprozesses gewachsene Siliziumdioxidschicht. Man läßt die Siliziumdioxidschicht beispielsweise bis zu einer Dicke von zwischen 5–50 Å wachsen. (In8 ist eine konform abgeschiedene Dielektrikumsschicht gezeigt.) - Wie in
8 gezeigt, wird danach eine Gatelektroden-(Metall)-Schicht61 über der Gatedielektrikumsschicht60 gebildet. Die Gatedielektrikumsschicht61 kann durch eine überdeckende Abscheidung (blanket deposition) eines geeigneten Gateelektrodenmaterials gebildet werden. In einer Ausführungsform umfasst ein Gateelektrodenmaterial eine Metallschicht, wie Wolfram, Tantal, Titan und/oder Nitride und Legierungen davon. Für die n-Kanal-, I-Gate- und Tri-Gate-Transistoren kann eine Austrittsarbeit im Bereich von 4,0 bis 4,6 eV verwendet werden. Für die p-Kanal-, I-Gate- und Tri-Gate-Transistoren kann eine Austrittsarbeit von 4,6 bis 5,2 eV verwendet werden. Infolgedessen können für Substrate mit sowohl n-Kanal- als auch p-Kanal-Transistoren zwei separate Metallabscheidungsprozesse erforderlich sein. - Die Metallschicht
61 wird planarisiert, beispielsweise unter Verwendung von CMP, und dieses Planarisieren dauert an, bis mindestens die obere Oberfläche des Isolationselements17 freigelegt ist, wie in9A gezeigt. Dies geschieht, um sicherzustellen, dass das Element17 nicht von Metall überspannt wird, da sich andernfalls zwischen den Gates des I-Gate-Transistors ein Kurzschluss bildet. Wie aus9 ersichtlich, gibt es zwei unabhängige Gates62 und64 für den I-Gate-Transistor und ein einfaches Gate65 für die Tri-Gate-Vorrichtung. - Das Gate
65 für den Tri-Gate-Transistor weist eine der unteren Fläche gegenüberliegende obere Oberfläche und ein Paar seitlich gegenüberliegender Seitenflächen auf, die angrenzend an die Tri-Gate-Struktur gebildet sind, wie am besten in9B zu sehen. Diese Seitenwände sind auf der oberen Oberfläche des Siliziumkörpers verbunden. Somit umgibt das Gate den Kanalbereich des Tri-Gate-Transistors auf drei Seiten. Bei dem Tri-Gate-Transistor sind zwei unabhängige Gates62 und64 durch das Isolationselement17 getrennt, wie am besten wiederum in9B zu sehen, wo das ILD als entfernt gezeigt ist. - Wie ebenfalls am besten in
9B zu sehen, sind die Siliziumkörper15 und16 auf der Isolationsschicht10 gezeigt. Die Source-Bereiche68 und70 sind für jeden der Transistoren zusammen mit den Drain-Bereichen71 und72 gezeigt. Die unabhängigen Gates62 und64 und ihre orthogonal abgeschiedenen Stege sind leicht sichtbar. Dasselbe gilt für das Gate65 . Diese Stege ermöglichen das einfachere Herstellen eines Kontakts zu den Gates von der darüberliegenden Metallisierungsschicht, wie durch die Kontaktbereiche80 ,81 und82 gezeigt. Obwohl in9B nicht gezeigt, erfolgt der Kontakt zu den Source- und Drainbereichen sowie zu den Gates von den darüberliegenden Metallisierungsschichten durch nicht gezeigte Kontakte. - I-Gate-Transistoren können zusammen mit den Tri-Gate-Transistoren in logischen Schaltungen verwendet werden. I-Gate-Transistoren weisen Merkmale auf, die sie für bestimmte Schaltungen wünschenswert machen. Ein einfacher I-Gate-Transistor kann beispielsweise sowohl Hochstrom- als auch Mittelstromvorrichtungen darstellen, abhängig von dem Potential, das an eines oder beide Gates angelegt wird. Derartige Vorrichtungen können eine „Strong-Off"-Vorrichtung bereitstellen, um die Leckverluste während eines Schlaf- oder Energiesparmodus zu reduzieren. I-Gate-Transistoren bilden auch eine Vorrichtung für Vorladeleitungen, indem sie einen Erhaltungsstrom (trickle current) ermöglichen. In der oben genannten Patentanmeldung werden die I-Gate-Vorrichtungen als DRAM-Zellen verwendet und der oben beschriebene Prozess kann in Verbindung bei der Herstellung solcher DRAM verwendet werden. In diesem Fall handelt es sich bei dem Siliziumkörper
15 um einen länglichen Körper, der mit einer Mehrzahl paralleler, beabstandeter Leitungen ausgebildet wird und in einem Array von DRAM-Zellen verwendet wird. - Obwohl in den Figuren zwei separate Siliziumkörper gezeigt werden, versteht sich, dass ein einfacher Körper verwendet werden kann. Dann können ein Tri-Gate- und ein I-Gate-Transistor in Reihe hergestellt werden. In diesem Fall haben die Transistoren in Reihe einen Source- und Drainbereich.
- Somit wurde ein Prozess und eine resultierende Struktur für eine integrierte Schaltung mit sowohl einer I-Gate- als auch einer Tri-Gate-Struktur auf einem gemeinsamen Substrat beschrieben.
- ZUSAMMENFASSUNG
- Es werden ein Doppel-Gate-Transistor mit unabhängigem Zugriff und ein Tri-Gate-Transistor beschrieben, die in demselben Prozessfluss hergestellt werden. Ein Isolationsstecker wird von oberhalb des Halbleiterkörpers der I-Gate-Vorrichtung entfernt, aber nicht von der Tri-Gate-Vorrichtung. Dies gestattet beispielsweise die Bildung von Metallisierung auf drei Seiten der Tri-Gate-Vorrichtung und gestattet unabhängige Gates für die I-Gate-Vorrichtung.
- ZITATE ENTHALTEN IN DER BESCHREIBUNG
- Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
- Zitierte Patentliteratur
-
- - US 2004-0036127 A1 [0005]
- Zitierte Nicht-Patentliteratur
-
- - C. KUO, IEDM Dez. 2002, nach M. Chan Electron Device Letters, Jan. 1994 [0004]
- - C. Kuo; IEDM, Dez. 2002, „A Hypothetical Construction of the Double Gate Floating Body Cell" [0004]
- - T. Ohsawa et al., IEEE Journal of Solid-State Circuits; Bd. 37, Nr. 11, November 2002 [0004]
- - David M. Fried et al., „High-Performance P-Type Independent-Gate FinFETs", IEEE Electron Device Letters, Bd. 25, Nr. 4, April 2004 [0004]
- - David M. Fried et al., „Improved Independent Gate N-Type FinFET Fabrication and Characterization", IEEE Electron Device Letters, Bd. 24, Nr. 9, September 2003 [0004]
- - „Memory with Split-Gate Devices and Methods of Fabrication", Seriennummer 10/816,282, die am 31. März 2004 [0022]
Claims (20)
- Verfahren, umfassend: Bilden von mindestens zwei Siliziumkörpern mit darüberliegenden Isolierelementen; Strukturieren einer Opferschicht, wobei Gatebereiche definiert werden, welche die Siliziumkörper kreuzen; Umgeben der strukturierten Opferschicht mit einem dielektrischen Material, Bedecken eines der Isolationselemente; Entfernen des anderen Isolationselements; Entfernen der strukturierten Opferschicht; Bilden einer Isolationsschicht und Metallschicht innerhalb der Gatebereiche.
- Verfahren nach Anspruch 1, welches das Planarisieren des dielektrischen Materials zum Freilegen der Isolationselemente umfaßt.
- Verfahren nach Anspruch 2, wobei die Siliziumkörper ein monokristallines Silizium umfassen.
- Verfahren nach Anspruch 3, wobei die Isolationselemente Siliziumnitrid umfassen.
- Verfahren nach Anspruch 4, wobei die Opferschicht Polysilizium umfasst.
- Verfahren nach Anspruch 5, wobei die Planarisierung das chemisch-mechanisches Polieren umfasst.
- Verfahren nach Anspruch 1, welches das Entfernen der Isolationselemente in dem Ausmaß umfaßt, in dem sie nach dem Strukturieren der Opferschicht freigelegt sind.
- Verfahren nach Anspruch 1, welches das Bilden von Source- und Drainbereichen in den Siliziumkörpern nach dem Strukturieren der Opferschicht umfaßt.
- Verfahren nach Anspruch 8, wobei das Dotieren der Source- und Drainbereiche durch zwei Dotierungsprozesse erfolgt, einer vor der Bildung der Seitenwandräume und einer nach der Bildung der Seitenwandräume.
- Verfahren nach Anspruch 1, wobei das Entfernen des anderen der Isolationselemente durch ein Ätzmittel erfolgt, welches eine höhere Ätzrate für das Isolationselement als die Ätzrate für das dielektrische Material aufweist.
- Verfahren, umfassend: Definieren einer Isolationsschicht eines ersten und zweiten Siliziumkörpers mit jeweils einem ersten bzw. zweiten Isolationselement; Entfernen mindestens eines Teils des ersten Isolationselements, während das zweite Isolationselement am Platz belassen wird; Bilden einer ersten Gatestruktur auf gegenüberliegenden Seiten des zweiten Isolationselements, wobei die erste Gatestruktur zwei unabhängige Gates aufweist; und Bilden einer zweiten Gatestruktur auf drei Seiten des zweiten Siliziumkörpers.
- Verfahren nach Anspruch 11, wobei die ersten und zweiten Gatestrukturen aus Metall gebildet sind und von ihren jeweiligen Siliziumkörpern mittels High-K-Isolation isoliert sind.
- Verfahren nach Anspruch 12, wobei die Gatestrukturen durch Entfernen einer Opferschicht gebildet werden, die von einem Zwischenschichtdielektrikum umgeben ist.
- Verfahren nach Anspruch 13, wobei die Opferschicht Polysilizium umfasst und die Isolationselemente Siliziumnitrid umfassen.
- Integrierte Schaltung, umfassend: ein Substrat; einen ersten Transistor auf dem Substrat, mit einem ersten Körper, der auf drei Seiten von einem ersten Metallgate umgeben ist; und einen zweiten Transistor auf dem Substrat mit einem zweiten Körper, der zwei unabhängigen Metallgates auf gegenüberliegenden Seiten des zweiten Körpers aufweist.
- Schaltung nach Anspruch 15, wobei der erste und zweite Körper ein monokristallines Silizium umfassen.
- Schaltung nach Anspruch 16, die ein Isolationselement enthält, das auf dem zweiten Körper zwischen den unabhängigen Gates angeordnet ist.
- Schaltung nach Anspruch 17, wobei das Isolationselement Siliziumnitrid umfasst.
- Schaltung nach Anspruch 15, welche eine Mehrzahl erster und zweiter Transistoren umfaßt, von denen einige n-Kanal-Transistoren sind und andere p-Kanal-Transistoren sind.
- Schaltung nach Anspruch 19, wobei die Körper der Transistoren monokristallines Silizium umfassen.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/955,670 US7422946B2 (en) | 2004-09-29 | 2004-09-29 | Independently accessed double-gate and tri-gate transistors in same process flow |
US10/955,670 | 2004-09-29 | ||
PCT/US2005/035380 WO2006039600A1 (en) | 2004-09-29 | 2005-09-29 | Independently accessed double-gate and tri-gate transistors in same process flow |
Publications (2)
Publication Number | Publication Date |
---|---|
DE112005002428T5 true DE112005002428T5 (de) | 2009-03-05 |
DE112005002428B4 DE112005002428B4 (de) | 2010-11-18 |
Family
ID=35645730
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE112005002428T Expired - Fee Related DE112005002428B4 (de) | 2004-09-29 | 2005-09-29 | Verfahren zur Herstellung von Doppelgate- und Trigate-Transistoren mit unabhängigem Zugriff in demselben Prozeßfluß sowie eine diese umfassende integrierte Schaltung |
Country Status (6)
Country | Link |
---|---|
US (5) | US7422946B2 (de) |
KR (1) | KR100900831B1 (de) |
CN (1) | CN101027772B (de) |
DE (1) | DE112005002428B4 (de) |
TW (1) | TWI287867B (de) |
WO (1) | WO2006039600A1 (de) |
Families Citing this family (108)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7087506B2 (en) * | 2003-06-26 | 2006-08-08 | International Business Machines Corporation | Method of forming freestanding semiconductor layer |
US6909151B2 (en) | 2003-06-27 | 2005-06-21 | Intel Corporation | Nonplanar device with stress incorporation layer and method of fabrication |
US7456476B2 (en) | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
US7154118B2 (en) | 2004-03-31 | 2006-12-26 | Intel Corporation | Bulk non-planar transistor having strained enhanced mobility and methods of fabrication |
US7253650B2 (en) * | 2004-05-25 | 2007-08-07 | International Business Machines Corporation | Increase productivity at wafer test using probe retest data analysis |
US7042009B2 (en) | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
US7348284B2 (en) | 2004-08-10 | 2008-03-25 | Intel Corporation | Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow |
US7422946B2 (en) | 2004-09-29 | 2008-09-09 | Intel Corporation | Independently accessed double-gate and tri-gate transistors in same process flow |
US7212432B2 (en) * | 2004-09-30 | 2007-05-01 | Infineon Technologies Ag | Resistive memory cell random access memory device and method of fabrication |
US7361958B2 (en) * | 2004-09-30 | 2008-04-22 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
US20060086977A1 (en) | 2004-10-25 | 2006-04-27 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
US7518196B2 (en) | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
US20060202266A1 (en) * | 2005-03-14 | 2006-09-14 | Marko Radosavljevic | Field effect transistor with metal source/drain regions |
US7858481B2 (en) * | 2005-06-15 | 2010-12-28 | Intel Corporation | Method for fabricating transistor with thinned channel |
US7547637B2 (en) | 2005-06-21 | 2009-06-16 | Intel Corporation | Methods for patterning a semiconductor film |
US7279375B2 (en) | 2005-06-30 | 2007-10-09 | Intel Corporation | Block contact architectures for nanoscale channel transistors |
US7402875B2 (en) | 2005-08-17 | 2008-07-22 | Intel Corporation | Lateral undercut of metal gate in SOI device |
US7606066B2 (en) | 2005-09-07 | 2009-10-20 | Innovative Silicon Isi Sa | Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same |
US20070090416A1 (en) | 2005-09-28 | 2007-04-26 | Doyle Brian S | CMOS devices with a single work function gate electrode and method of fabrication |
US7479421B2 (en) * | 2005-09-28 | 2009-01-20 | Intel Corporation | Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby |
US7341916B2 (en) * | 2005-11-10 | 2008-03-11 | Atmel Corporation | Self-aligned nanometer-level transistor defined without lithography |
US7485503B2 (en) | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
US7439588B2 (en) * | 2005-12-13 | 2008-10-21 | Intel Corporation | Tri-gate integration with embedded floating body memory cell using a high-K dual metal gate |
US7495290B2 (en) | 2005-12-14 | 2009-02-24 | Infineon Technologies Ag | Semiconductor devices and methods of manufacture thereof |
US20070152266A1 (en) * | 2005-12-29 | 2007-07-05 | Intel Corporation | Method and structure for reducing the external resistance of a three-dimensional transistor through use of epitaxial layers |
US7301210B2 (en) * | 2006-01-12 | 2007-11-27 | International Business Machines Corporation | Method and structure to process thick and thin fins and variable fin to fin spacing |
US20070232002A1 (en) * | 2006-03-29 | 2007-10-04 | Chang Peter L D | Static random access memory using independent double gate transistors |
US7492632B2 (en) | 2006-04-07 | 2009-02-17 | Innovative Silicon Isi Sa | Memory array having a programmable word length, and method of operating same |
WO2007128738A1 (en) | 2006-05-02 | 2007-11-15 | Innovative Silicon Sa | Semiconductor memory cell and array using punch-through to program and read same |
US7670928B2 (en) * | 2006-06-14 | 2010-03-02 | Intel Corporation | Ultra-thin oxide bonding for S1 to S1 dual orientation bonding |
US8069377B2 (en) | 2006-06-26 | 2011-11-29 | Micron Technology, Inc. | Integrated circuit having memory array including ECC and column redundancy and method of operating the same |
CN101490822B (zh) * | 2006-07-11 | 2011-03-16 | Nxp股份有限公司 | 半导体器件及其制造方法 |
US7542340B2 (en) | 2006-07-11 | 2009-06-02 | Innovative Silicon Isi Sa | Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same |
US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
US20080029827A1 (en) * | 2006-08-04 | 2008-02-07 | Ibrahim Ban | Double gate transistor, method of manufacturing same, and system containing same |
US8264041B2 (en) | 2007-01-26 | 2012-09-11 | Micron Technology, Inc. | Semiconductor device with electrically floating body |
WO2009031052A2 (en) | 2007-03-29 | 2009-03-12 | Innovative Silicon S.A. | Zero-capacitor (floating body) random access memory circuits with polycide word lines and manufacturing methods therefor |
US8064274B2 (en) | 2007-05-30 | 2011-11-22 | Micron Technology, Inc. | Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same |
US8085594B2 (en) | 2007-06-01 | 2011-12-27 | Micron Technology, Inc. | Reading technique for memory cell with electrically floating body transistor |
US7859044B2 (en) * | 2007-07-24 | 2010-12-28 | International Business Machines Corporation | Partially gated FINFET with gate dielectric on only one sidewall |
WO2009039169A1 (en) | 2007-09-17 | 2009-03-26 | Innovative Silicon S.A. | Refreshing data of memory cells with electrically floating body transistors |
US20090108351A1 (en) * | 2007-10-26 | 2009-04-30 | International Business Machines Corporation | Finfet memory device with dual separate gates and method of operation |
US8536628B2 (en) | 2007-11-29 | 2013-09-17 | Micron Technology, Inc. | Integrated circuit having memory cell array including barriers, and method of manufacturing same |
US8349662B2 (en) | 2007-12-11 | 2013-01-08 | Micron Technology, Inc. | Integrated circuit having memory cell array, and method of manufacturing same |
ES2489615T3 (es) * | 2007-12-11 | 2014-09-02 | Apoteknos Para La Piel, S.L. | Uso de un compuesto derivado del acido p-hidroxifenil propionico para el tratamiento de la psoriasis |
US8773933B2 (en) | 2012-03-16 | 2014-07-08 | Micron Technology, Inc. | Techniques for accessing memory cells |
US8014195B2 (en) | 2008-02-06 | 2011-09-06 | Micron Technology, Inc. | Single transistor memory cell |
US8189376B2 (en) | 2008-02-08 | 2012-05-29 | Micron Technology, Inc. | Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same |
US20090206405A1 (en) * | 2008-02-15 | 2009-08-20 | Doyle Brian S | Fin field effect transistor structures having two dielectric thicknesses |
US7957206B2 (en) | 2008-04-04 | 2011-06-07 | Micron Technology, Inc. | Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same |
US7800166B2 (en) * | 2008-05-30 | 2010-09-21 | Intel Corporation | Recessed channel array transistor (RCAT) structures and method of formation |
US8362566B2 (en) | 2008-06-23 | 2013-01-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
US7979836B2 (en) * | 2008-08-15 | 2011-07-12 | International Business Machines Corporation | Split-gate DRAM with MuGFET, design structure, and method of manufacture |
US7781283B2 (en) * | 2008-08-15 | 2010-08-24 | International Business Machines Corporation | Split-gate DRAM with MuGFET, design structure, and method of manufacture |
US7947543B2 (en) | 2008-09-25 | 2011-05-24 | Micron Technology, Inc. | Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation |
US7933140B2 (en) | 2008-10-02 | 2011-04-26 | Micron Technology, Inc. | Techniques for reducing a voltage swing |
US7924630B2 (en) | 2008-10-15 | 2011-04-12 | Micron Technology, Inc. | Techniques for simultaneously driving a plurality of source lines |
US8223574B2 (en) | 2008-11-05 | 2012-07-17 | Micron Technology, Inc. | Techniques for block refreshing a semiconductor memory device |
US7888192B2 (en) * | 2008-11-10 | 2011-02-15 | Texas Instruments Incorporated | Process for forming integrated circuits with both split gate and common gate FinFET transistors |
US8213226B2 (en) | 2008-12-05 | 2012-07-03 | Micron Technology, Inc. | Vertical transistor memory cell and array |
US8319294B2 (en) | 2009-02-18 | 2012-11-27 | Micron Technology, Inc. | Techniques for providing a source line plane |
US8710566B2 (en) * | 2009-03-04 | 2014-04-29 | Micron Technology, Inc. | Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device |
US8184472B2 (en) * | 2009-03-13 | 2012-05-22 | International Business Machines Corporation | Split-gate DRAM with lateral control-gate MuGFET |
KR20120006516A (ko) | 2009-03-31 | 2012-01-18 | 마이크론 테크놀로지, 인크. | 반도체 메모리 디바이스를 제공하기 위한 기술들 |
US8139418B2 (en) | 2009-04-27 | 2012-03-20 | Micron Technology, Inc. | Techniques for controlling a direct injection semiconductor memory device |
US8508994B2 (en) | 2009-04-30 | 2013-08-13 | Micron Technology, Inc. | Semiconductor device with floating gate and electrically floating body |
US8498157B2 (en) | 2009-05-22 | 2013-07-30 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
US8053318B2 (en) * | 2009-06-25 | 2011-11-08 | International Business Machines Corporation | FET with replacement gate structure and method of fabricating the same |
US8537610B2 (en) | 2009-07-10 | 2013-09-17 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
US9076543B2 (en) | 2009-07-27 | 2015-07-07 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
US8199595B2 (en) | 2009-09-04 | 2012-06-12 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
US8174881B2 (en) | 2009-11-24 | 2012-05-08 | Micron Technology, Inc. | Techniques for reducing disturbance in a semiconductor device |
US9420770B2 (en) | 2009-12-01 | 2016-08-23 | Indiana University Research & Technology Corporation | Methods of modulating thrombocytopenia and modified transgenic pigs |
US8310893B2 (en) | 2009-12-16 | 2012-11-13 | Micron Technology, Inc. | Techniques for reducing impact of array disturbs in a semiconductor memory device |
CN102122645B (zh) | 2010-01-08 | 2014-03-12 | 中芯国际集成电路制造(上海)有限公司 | 集成电路结构、其制造方法和使用方法 |
US9922878B2 (en) | 2010-01-08 | 2018-03-20 | Semiconductor Manufacturing International (Shanghai) Corporation | Hybrid integrated semiconductor tri-gate and split dual-gate FinFET devices and method for manufacturing |
US8416636B2 (en) | 2010-02-12 | 2013-04-09 | Micron Technology, Inc. | Techniques for controlling a semiconductor memory device |
US8576631B2 (en) | 2010-03-04 | 2013-11-05 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
US8411513B2 (en) | 2010-03-04 | 2013-04-02 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device having hierarchical bit lines |
US8369177B2 (en) | 2010-03-05 | 2013-02-05 | Micron Technology, Inc. | Techniques for reading from and/or writing to a semiconductor memory device |
EP2548227B1 (de) | 2010-03-15 | 2021-07-14 | Micron Technology, Inc. | Verfahren zur bereitstellung einer halbleiterspeichervorrichtung |
US8411524B2 (en) | 2010-05-06 | 2013-04-02 | Micron Technology, Inc. | Techniques for refreshing a semiconductor memory device |
US9214529B2 (en) | 2011-03-14 | 2015-12-15 | Globalfoundries Inc. | Fin Fet device with independent control gate |
US8531878B2 (en) | 2011-05-17 | 2013-09-10 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
US9559216B2 (en) | 2011-06-06 | 2017-01-31 | Micron Technology, Inc. | Semiconductor memory device and method for biasing same |
US8426283B1 (en) | 2011-11-10 | 2013-04-23 | United Microelectronics Corp. | Method of fabricating a double-gate transistor and a tri-gate transistor on a common substrate |
US20130173214A1 (en) * | 2012-01-04 | 2013-07-04 | International Business Machines Corporation | Method and structure for inline electrical fin critical dimension measurement |
JP5398853B2 (ja) * | 2012-01-26 | 2014-01-29 | 東京エレクトロン株式会社 | プラズマ処理方法及びプラズマ処理装置 |
US8877623B2 (en) | 2012-05-14 | 2014-11-04 | United Microelectronics Corp. | Method of forming semiconductor device |
US8716751B2 (en) | 2012-09-28 | 2014-05-06 | Intel Corporation | Methods of containing defects for non-silicon device engineering |
CN103839810B (zh) * | 2012-11-21 | 2017-02-22 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管芯片及其制造方法 |
US8716094B1 (en) * | 2012-11-21 | 2014-05-06 | Global Foundries Inc. | FinFET formation using double patterning memorization |
JP6018607B2 (ja) | 2013-07-12 | 2016-11-02 | 株式会社半導体エネルギー研究所 | 半導体装置 |
DE102014220672A1 (de) | 2013-10-22 | 2015-05-07 | Semiconductor Energy Laboratory Co., Ltd. | Halbleitervorrichtung |
US9093387B1 (en) | 2014-01-08 | 2015-07-28 | International Business Machines Corporation | Metallic mask patterning process for minimizing collateral etch of an underlayer |
US20150214331A1 (en) * | 2014-01-30 | 2015-07-30 | Globalfoundries Inc. | Replacement metal gate including dielectric gate material |
WO2015143697A1 (zh) * | 2014-03-28 | 2015-10-01 | 江苏宏微科技股份有限公司 | 一种双栅mos结构的功率晶体管及其制作方法 |
CN103943484B (zh) * | 2014-04-28 | 2016-08-17 | 上海华力微电子有限公司 | 自对准的栅极分离方法 |
CN103928348B (zh) * | 2014-04-28 | 2017-01-25 | 上海华力微电子有限公司 | 双栅极的分离方法 |
CN103972103B (zh) * | 2014-04-28 | 2017-01-18 | 上海华力微电子有限公司 | 增加光刻对准的栅极分离方法 |
CN103928349B (zh) * | 2014-04-28 | 2017-03-15 | 上海华力微电子有限公司 | 鳍式场效晶体管中栅极的分离方法 |
KR102217246B1 (ko) | 2014-11-12 | 2021-02-18 | 삼성전자주식회사 | 집적회로 소자 및 그 제조 방법 |
KR102290793B1 (ko) | 2014-12-18 | 2021-08-19 | 삼성전자주식회사 | 반도체 장치, 반도체 장치의 패턴 형성 방법 및 반도체 장치의 제조 방법 |
CN106504983B (zh) * | 2015-09-06 | 2020-12-22 | 中国科学院微电子研究所 | 半导体器件制造方法 |
US10153355B2 (en) * | 2015-12-04 | 2018-12-11 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor mixed gate structure |
US9536789B1 (en) | 2016-01-27 | 2017-01-03 | International Business Mashines Corporation | Fin-double-gated junction field effect transistor |
US10497576B1 (en) * | 2018-08-20 | 2019-12-03 | Globalfoundries Inc. | Devices with slotted active regions |
TWI809841B (zh) * | 2022-01-26 | 2023-07-21 | 南亞科技股份有限公司 | 電容陣列的製備方法 |
Family Cites Families (426)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US81794A (en) * | 1868-09-01 | Improved machine for separating ores | ||
US167007A (en) * | 1875-08-24 | Improvement in farm-fences | ||
US647869A (en) * | 1898-07-05 | 1900-04-17 | Nat Tube Co | Furnace-charging apparatus. |
US3387820A (en) | 1965-05-24 | 1968-06-11 | Continental Aviat & Engineerin | Turbine engine construction |
US4231149A (en) | 1978-10-10 | 1980-11-04 | Texas Instruments Incorporated | Narrow band-gap semiconductor CCD imaging device and method of fabrication |
JPS5673454A (en) | 1979-11-21 | 1981-06-18 | Sumitomo Metal Mining Co Ltd | Manufacture of stepped semiconductor substrate |
JPS59145538A (ja) | 1983-10-21 | 1984-08-21 | Hitachi Ltd | 半導体装置の製造方法 |
GB2156149A (en) | 1984-03-14 | 1985-10-02 | Philips Electronic Associated | Dielectrically-isolated integrated circuit manufacture |
US4487652A (en) | 1984-03-30 | 1984-12-11 | Motorola, Inc. | Slope etch of polyimide |
US4711701A (en) | 1986-09-16 | 1987-12-08 | Texas Instruments Incorporated | Self-aligned transistor method |
US5514885A (en) | 1986-10-09 | 1996-05-07 | Myrick; James J. | SOI methods and apparatus |
US4818715A (en) * | 1987-07-09 | 1989-04-04 | Industrial Technology Research Institute | Method of fabricating a LDDFET with self-aligned silicide |
US4907048A (en) * | 1987-11-23 | 1990-03-06 | Xerox Corporation | Double implanted LDD transistor self-aligned with gate |
US4905063A (en) | 1988-06-21 | 1990-02-27 | American Telephone And Telegraph Company, At&T Bell Laboratories | Floating gate memories |
JPH0214578A (ja) | 1988-07-01 | 1990-01-18 | Fujitsu Ltd | 半導体装置 |
KR910010043B1 (ko) | 1988-07-28 | 1991-12-10 | 한국전기통신공사 | 스페이서를 이용한 미세선폭 형성방법 |
US4994873A (en) * | 1988-10-17 | 1991-02-19 | Motorola, Inc. | Local interconnect for stacked polysilicon device |
US5346834A (en) | 1988-11-21 | 1994-09-13 | Hitachi, Ltd. | Method for manufacturing a semiconductor device and a semiconductor memory device |
US4906589A (en) * | 1989-02-06 | 1990-03-06 | Industrial Technology Research Institute | Inverse-T LDDFET with self-aligned silicide |
US5278012A (en) | 1989-03-29 | 1994-01-11 | Hitachi, Ltd. | Method for producing thin film multilayer substrate, and method and apparatus for detecting circuit conductor pattern of the substrate |
JPH02302044A (ja) | 1989-05-16 | 1990-12-14 | Fujitsu Ltd | 半導体装置の製造方法 |
US5328810A (en) | 1990-05-07 | 1994-07-12 | Micron Technology, Inc. | Method for reducing, by a factor or 2-N, the minimum masking pitch of a photolithographic process |
KR930003790B1 (ko) * | 1990-07-02 | 1993-05-10 | 삼성전자 주식회사 | 반도체 장치의 캐패시터용 유전체 |
JP3061406B2 (ja) | 1990-09-28 | 2000-07-10 | 株式会社東芝 | 半導体装置 |
JP3202223B2 (ja) * | 1990-11-27 | 2001-08-27 | 日本電気株式会社 | トランジスタの製造方法 |
US5218213A (en) | 1991-02-22 | 1993-06-08 | Harris Corporation | SOI wafer with sige |
US5521859A (en) | 1991-03-20 | 1996-05-28 | Fujitsu Limited | Semiconductor memory device having thin film transistor and method of producing the same |
JPH05152293A (ja) * | 1991-04-30 | 1993-06-18 | Sgs Thomson Microelectron Inc | 段差付き壁相互接続体及びゲートの製造方法 |
US5346836A (en) | 1991-06-06 | 1994-09-13 | Micron Technology, Inc. | Process for forming low resistance contacts between silicide areas and upper level polysilicon interconnects |
US5292670A (en) | 1991-06-10 | 1994-03-08 | Texas Instruments Incorporated | Sidewall doping technique for SOI transistors |
US5179037A (en) | 1991-12-24 | 1993-01-12 | Texas Instruments Incorporated | Integration of lateral and vertical quantum well transistors in the same epitaxial stack |
US5391506A (en) | 1992-01-31 | 1995-02-21 | Kawasaki Steel Corporation | Manufacturing method for semiconductor devices with source/drain formed in substrate projection. |
JPH05243572A (ja) | 1992-02-27 | 1993-09-21 | Fujitsu Ltd | 半導体装置 |
US5405454A (en) | 1992-03-19 | 1995-04-11 | Matsushita Electric Industrial Co., Ltd. | Electrically insulated silicon structure and producing method therefor |
JP2572003B2 (ja) * | 1992-03-30 | 1997-01-16 | 三星電子株式会社 | 三次元マルチチャンネル構造を有する薄膜トランジスタの製造方法 |
JPH0793441B2 (ja) | 1992-04-24 | 1995-10-09 | ヒュンダイ エレクトロニクス インダストリーズ カンパニー リミテッド | 薄膜トランジスタ及びその製造方法 |
KR960002088B1 (ko) | 1993-02-17 | 1996-02-10 | 삼성전자주식회사 | 에스오아이(SOI : silicon on insulator) 구조의 반도체 장치 제조방법 |
US5357119A (en) | 1993-02-19 | 1994-10-18 | Board Of Regents Of The University Of California | Field effect devices having short period superlattice structures using Si and Ge |
JPH06310547A (ja) | 1993-02-25 | 1994-11-04 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
EP0623963A1 (de) | 1993-05-06 | 1994-11-09 | Siemens Aktiengesellschaft | MOSFET auf SOI-Substrat |
US5739544A (en) | 1993-05-26 | 1998-04-14 | Matsushita Electric Industrial Co., Ltd. | Quantization functional device utilizing a resonance tunneling effect and method for producing the same |
GB2282736B (en) | 1993-05-28 | 1996-12-11 | Nec Corp | Radio base station for a mobile communications system |
US6730549B1 (en) * | 1993-06-25 | 2004-05-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for its preparation |
JP3778581B2 (ja) | 1993-07-05 | 2006-05-24 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
JP3460863B2 (ja) | 1993-09-17 | 2003-10-27 | 三菱電機株式会社 | 半導体装置の製造方法 |
US5479033A (en) | 1994-05-27 | 1995-12-26 | Sandia Corporation | Complementary junction heterostructure field-effect transistor |
JP3361922B2 (ja) | 1994-09-13 | 2003-01-07 | 株式会社東芝 | 半導体装置 |
JP3378414B2 (ja) | 1994-09-14 | 2003-02-17 | 株式会社東芝 | 半導体装置 |
US5497019A (en) * | 1994-09-22 | 1996-03-05 | The Aerospace Corporation | Silicon-on-insulator gate-all-around MOSFET devices and fabrication methods |
JPH08153880A (ja) * | 1994-09-29 | 1996-06-11 | Toshiba Corp | 半導体装置及びその製造方法 |
US5602049A (en) | 1994-10-04 | 1997-02-11 | United Microelectronics Corporation | Method of fabricating a buried structure SRAM cell |
JPH08125152A (ja) * | 1994-10-28 | 1996-05-17 | Canon Inc | 半導体装置、それを用いた相関演算装置、ad変換器、da変換器、信号処理システム |
US5576227A (en) | 1994-11-02 | 1996-11-19 | United Microelectronics Corp. | Process for fabricating a recessed gate MOS device |
JP3078720B2 (ja) | 1994-11-02 | 2000-08-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
GB2295488B (en) | 1994-11-24 | 1996-11-20 | Toshiba Cambridge Res Center | Semiconductor device |
US5716879A (en) | 1994-12-15 | 1998-02-10 | Goldstar Electron Company, Ltd. | Method of making a thin film transistor |
US5539229A (en) | 1994-12-28 | 1996-07-23 | International Business Machines Corporation | MOSFET with raised STI isolation self-aligned to the gate stack |
JPH08204191A (ja) | 1995-01-20 | 1996-08-09 | Sony Corp | 電界効果トランジスタ及びその製造方法 |
US5665203A (en) | 1995-04-28 | 1997-09-09 | International Business Machines Corporation | Silicon etching method |
JP3303601B2 (ja) | 1995-05-19 | 2002-07-22 | 日産自動車株式会社 | 溝型半導体装置 |
KR0165398B1 (ko) | 1995-05-26 | 1998-12-15 | 윤종용 | 버티칼 트랜지스터의 제조방법 |
US5658806A (en) | 1995-10-26 | 1997-08-19 | National Science Council | Method for fabricating thin-film transistor with bottom-gate or dual-gate configuration |
US5814895A (en) | 1995-12-22 | 1998-09-29 | Sony Corporation | Static random access memory having transistor elements formed on side walls of a trench in a semiconductor substrate |
KR100205442B1 (ko) | 1995-12-26 | 1999-07-01 | 구본준 | 박막트랜지스터 및 그의 제조방법 |
US5595919A (en) | 1996-02-20 | 1997-01-21 | Chartered Semiconductor Manufacturing Pte Ltd. | Method of making self-aligned halo process for reducing junction capacitance |
DE19607209A1 (de) | 1996-02-26 | 1997-08-28 | Gregor Kohlruss | Reinigungsvorrichtung zum Reinigen von flächigen Gegenständen |
JPH09293793A (ja) | 1996-04-26 | 1997-11-11 | Mitsubishi Electric Corp | 薄膜トランジスタを有する半導体装置およびその製造方法 |
US5793088A (en) | 1996-06-18 | 1998-08-11 | Integrated Device Technology, Inc. | Structure for controlling threshold voltage of MOSFET |
JP3710880B2 (ja) * | 1996-06-28 | 2005-10-26 | 株式会社東芝 | 不揮発性半導体記憶装置 |
TW556263B (en) | 1996-07-11 | 2003-10-01 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
US5817560A (en) * | 1996-09-12 | 1998-10-06 | Advanced Micro Devices, Inc. | Ultra short trench transistors and process for making same |
US6399970B2 (en) | 1996-09-17 | 2002-06-04 | Matsushita Electric Industrial Co., Ltd. | FET having a Si/SiGeC heterojunction channel |
US6063675A (en) | 1996-10-28 | 2000-05-16 | Texas Instruments Incorporated | Method of forming a MOSFET using a disposable gate with a sidewall dielectric |
US6163053A (en) | 1996-11-06 | 2000-12-19 | Ricoh Company, Ltd. | Semiconductor device having opposite-polarity region under channel |
US5827769A (en) | 1996-11-20 | 1998-10-27 | Intel Corporation | Method for fabricating a transistor with increased hot carrier resistance by nitridizing and annealing the sidewall oxide of the gate electrode |
JPH10150185A (ja) * | 1996-11-20 | 1998-06-02 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
US5773331A (en) | 1996-12-17 | 1998-06-30 | International Business Machines Corporation | Method for making single and double gate field effect transistors with sidewall source-drain contacts |
US5908313A (en) * | 1996-12-31 | 1999-06-01 | Intel Corporation | Method of forming a transistor |
JP4086926B2 (ja) | 1997-01-29 | 2008-05-14 | 富士通株式会社 | 半導体装置及びその製造方法 |
JPH118390A (ja) | 1997-06-18 | 1999-01-12 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
US6251763B1 (en) * | 1997-06-30 | 2001-06-26 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing same |
US6054355A (en) * | 1997-06-30 | 2000-04-25 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device which includes forming a dummy gate |
JPH1140811A (ja) | 1997-07-22 | 1999-02-12 | Hitachi Ltd | 半導体装置およびその製造方法 |
US5952701A (en) | 1997-08-18 | 1999-09-14 | National Semiconductor Corporation | Design and fabrication of semiconductor structure having complementary channel-junction insulated-gate field-effect transistors whose gate electrodes have work functions close to mid-gap semiconductor value |
US5776821A (en) | 1997-08-22 | 1998-07-07 | Vlsi Technology, Inc. | Method for forming a reduced width gate electrode |
US6066869A (en) | 1997-10-06 | 2000-05-23 | Micron Technology, Inc. | Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor |
US5976767A (en) | 1997-10-09 | 1999-11-02 | Micron Technology, Inc. | Ammonium hydroxide etch of photoresist masked silicon |
US5963817A (en) | 1997-10-16 | 1999-10-05 | International Business Machines Corporation | Bulk and strained silicon on insulator using local selective oxidation |
US5856225A (en) | 1997-11-24 | 1999-01-05 | Chartered Semiconductor Manufacturing Ltd | Creation of a self-aligned, ion implanted channel region, after source and drain formation |
US6120846A (en) | 1997-12-23 | 2000-09-19 | Advanced Technology Materials, Inc. | Method for the selective deposition of bismuth based ferroelectric thin films by chemical vapor deposition |
US5888309A (en) * | 1997-12-29 | 1999-03-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lateral etch inhibited multiple for forming a via through a microelectronics layer susceptible to etching within a fluorine containing plasma followed by an oxygen containing plasma |
US6117741A (en) * | 1998-01-09 | 2000-09-12 | Texas Instruments Incorporated | Method of forming a transistor having an improved sidewall gate structure |
US6351040B1 (en) | 1998-01-22 | 2002-02-26 | Micron Technology, Inc. | Method and apparatus for implementing selected functionality on an integrated circuit device |
US6294416B1 (en) | 1998-01-23 | 2001-09-25 | Texas Instruments-Acer Incorporated | Method of fabricating CMOS transistors with self-aligned planarization twin-well by using fewer mask counts |
US6307235B1 (en) | 1998-03-30 | 2001-10-23 | Micron Technology, Inc. | Another technique for gated lateral bipolar transistors |
US6097065A (en) | 1998-03-30 | 2000-08-01 | Micron Technology, Inc. | Circuits and methods for dual-gated transistors |
US6087208A (en) * | 1998-03-31 | 2000-07-11 | Advanced Micro Devices, Inc. | Method for increasing gate capacitance by using both high and low dielectric gate material |
JP4208331B2 (ja) * | 1998-04-24 | 2009-01-14 | 東レ株式会社 | 抗菌性繊維構造物およびその製造方法 |
US6215190B1 (en) * | 1998-05-12 | 2001-04-10 | International Business Machines Corporation | Borderless contact to diffusion with respect to gate conductor and methods for fabricating |
US6232641B1 (en) | 1998-05-29 | 2001-05-15 | Kabushiki Kaisha Toshiba | Semiconductor apparatus having elevated source and drain structure and manufacturing method therefor |
US6114201A (en) | 1998-06-01 | 2000-09-05 | Texas Instruments-Acer Incorporated | Method of manufacturing a multiple fin-shaped capacitor for high density DRAMs |
US6317444B1 (en) | 1998-06-12 | 2001-11-13 | Agere System Optoelectronics Guardian Corp. | Optical device including carbon-doped contact layers |
US6165880A (en) | 1998-06-15 | 2000-12-26 | Taiwan Semiconductor Manufacturing Company | Double spacer technology for making self-aligned contacts (SAC) on semiconductor integrated circuits |
US6130123A (en) | 1998-06-30 | 2000-10-10 | Intel Corporation | Method for making a complementary metal gate electrode technology |
JP2000037842A (ja) | 1998-07-27 | 2000-02-08 | Dainippon Printing Co Ltd | 電磁波吸収化粧材 |
US6696366B1 (en) * | 1998-08-17 | 2004-02-24 | Lam Research Corporation | Technique for etching a low capacitance dielectric layer |
JP2000156502A (ja) | 1998-09-21 | 2000-06-06 | Texas Instr Inc <Ti> | 集積回路及び方法 |
US6262456B1 (en) | 1998-11-06 | 2001-07-17 | Advanced Micro Devices, Inc. | Integrated circuit having transistors with different threshold voltages |
US5985726A (en) | 1998-11-06 | 1999-11-16 | Advanced Micro Devices, Inc. | Damascene process for forming ultra-shallow source/drain extensions and pocket in ULSI MOSFET |
US6114206A (en) | 1998-11-06 | 2000-09-05 | Advanced Micro Devices, Inc. | Multiple threshold voltage transistor implemented by a damascene process |
US6153485A (en) | 1998-11-09 | 2000-11-28 | Chartered Semiconductor Manufacturing Ltd. | Salicide formation on narrow poly lines by pulling back of spacer |
US6200865B1 (en) | 1998-12-04 | 2001-03-13 | Advanced Micro Devices, Inc. | Use of sacrificial dielectric structure to form semiconductor device with a self-aligned threshold adjust and overlying low-resistance gate |
US6362111B1 (en) | 1998-12-09 | 2002-03-26 | Texas Instruments Incorporated | Tunable gate linewidth reduction process |
TW449919B (en) | 1998-12-18 | 2001-08-11 | Koninkl Philips Electronics Nv | A method of manufacturing a semiconductor device |
TW406312B (en) | 1998-12-18 | 2000-09-21 | United Microelectronics Corp | The method of etching doped poly-silicon |
US6380558B1 (en) | 1998-12-29 | 2002-04-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
US6150222A (en) | 1999-01-07 | 2000-11-21 | Advanced Micro Devices, Inc. | Method of making a high performance transistor with elevated spacer formation and self-aligned channel regions |
FR2788629B1 (fr) | 1999-01-15 | 2003-06-20 | Commissariat Energie Atomique | Transistor mis et procede de fabrication d'un tel transistor sur un substrat semiconducteur |
US6174820B1 (en) | 1999-02-16 | 2001-01-16 | Sandia Corporation | Use of silicon oxynitride as a sacrificial material for microelectromechanical devices |
JP2000243854A (ja) | 1999-02-22 | 2000-09-08 | Toshiba Corp | 半導体装置及びその製造方法 |
EP1082855A1 (de) | 1999-03-26 | 2001-03-14 | Koninklijke Philips Electronics N.V. | Videokodierungsverfahren und entsprechender videocodierer |
US6093621A (en) * | 1999-04-05 | 2000-07-25 | Vanguard International Semiconductor Corp. | Method of forming shallow trench isolation |
US7045468B2 (en) * | 1999-04-09 | 2006-05-16 | Intel Corporation | Isolated junction structure and method of manufacture |
US6459123B1 (en) | 1999-04-30 | 2002-10-01 | Infineon Technologies Richmond, Lp | Double gated transistor |
DE60001601T2 (de) | 1999-06-18 | 2003-12-18 | Lucent Technologies Inc | Fertigungsverfahren zur Herstellung eines CMOS integrieten Schaltkreises mit vertikalen Transistoren |
JP2001015704A (ja) | 1999-06-29 | 2001-01-19 | Hitachi Ltd | 半導体集積回路 |
US6218309B1 (en) * | 1999-06-30 | 2001-04-17 | Lam Research Corporation | Method of achieving top rounding and uniform etch depths while etching shallow trench isolation features |
US6501131B1 (en) | 1999-07-22 | 2002-12-31 | International Business Machines Corporation | Transistors having independently adjustable parameters |
TW432594B (en) * | 1999-07-31 | 2001-05-01 | Taiwan Semiconductor Mfg | Manufacturing method for shallow trench isolation |
US6259135B1 (en) | 1999-09-24 | 2001-07-10 | International Business Machines Corporation | MOS transistors structure for reducing the size of pitch limited circuits |
FR2799305B1 (fr) | 1999-10-05 | 2004-06-18 | St Microelectronics Sa | Procede de fabrication d'un dispositif semi-conducteur a grille enveloppante et dispositif obtenu |
EP1091413A3 (de) | 1999-10-06 | 2005-01-12 | Lsi Logic Corporation | Vollständig verarmter und invertierter CMOSFET mit vertikalem Kanal und dualem Gate |
US6159808A (en) * | 1999-11-12 | 2000-12-12 | United Semiconductor Corp. | Method of forming self-aligned DRAM cell |
US6897009B2 (en) | 1999-11-29 | 2005-05-24 | Trustees Of The University Of Pennsylvania | Fabrication of nanometer size gaps on an electrode |
US6150670A (en) | 1999-11-30 | 2000-11-21 | International Business Machines Corporation | Process for fabricating a uniform gate oxide of a vertical transistor |
US6541829B2 (en) * | 1999-12-03 | 2003-04-01 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
US6252284B1 (en) * | 1999-12-09 | 2001-06-26 | International Business Machines Corporation | Planarized silicon fin device |
KR100311049B1 (ko) | 1999-12-13 | 2001-10-12 | 윤종용 | 불휘발성 반도체 메모리장치 및 그의 제조방법 |
US6303479B1 (en) | 1999-12-16 | 2001-10-16 | Spinnaker Semiconductor, Inc. | Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts |
JP4923318B2 (ja) | 1999-12-17 | 2012-04-25 | ソニー株式会社 | 不揮発性半導体記憶装置およびその動作方法 |
JP4194237B2 (ja) * | 1999-12-28 | 2008-12-10 | 株式会社リコー | 電界効果トランジスタを用いた電圧発生回路及び基準電圧源回路 |
US7391087B2 (en) | 1999-12-30 | 2008-06-24 | Intel Corporation | MOS transistor structure and method of fabrication |
JP3613113B2 (ja) | 2000-01-21 | 2005-01-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
US6319807B1 (en) | 2000-02-07 | 2001-11-20 | United Microelectronics Corp. | Method for forming a semiconductor device by using reverse-offset spacer process |
JP3846706B2 (ja) * | 2000-02-23 | 2006-11-15 | 信越半導体株式会社 | ウエーハ外周面取部の研磨方法及び研磨装置 |
US6483156B1 (en) | 2000-03-16 | 2002-11-19 | International Business Machines Corporation | Double planar gated SOI MOSFET structure |
FR2806832B1 (fr) | 2000-03-22 | 2002-10-25 | Commissariat Energie Atomique | Transistor mos a source et drain metalliques, et procede de fabrication d'un tel transistor |
JP3906005B2 (ja) | 2000-03-27 | 2007-04-18 | 株式会社東芝 | 半導体装置の製造方法 |
KR100332834B1 (ko) | 2000-03-29 | 2002-04-15 | 윤덕용 | 비등방성 식각을 이용한 서브마이크론 게이트 제조 방법 |
TW466606B (en) | 2000-04-20 | 2001-12-01 | United Microelectronics Corp | Manufacturing method for dual metal gate electrode |
JP2001338987A (ja) | 2000-05-26 | 2001-12-07 | Nec Microsystems Ltd | Mosトランジスタのシャロートレンチ分離領域の形成方法 |
FR2810161B1 (fr) | 2000-06-09 | 2005-03-11 | Commissariat Energie Atomique | Memoire electronique a architecture damascene et procede de realisation d'une telle memoire |
US6526996B1 (en) | 2000-06-12 | 2003-03-04 | Promos Technologies, Inc. | Dry clean method instead of traditional wet clean after metal etch |
US6391782B1 (en) | 2000-06-20 | 2002-05-21 | Advanced Micro Devices, Inc. | Process for forming multiple active lines and gate-all-around MOSFET |
KR100360476B1 (ko) | 2000-06-27 | 2002-11-08 | 삼성전자 주식회사 | 탄소나노튜브를 이용한 나노 크기 수직 트랜지스터 및 그제조방법 |
KR100545706B1 (ko) | 2000-06-28 | 2006-01-24 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
WO2002003482A1 (de) | 2000-07-04 | 2002-01-10 | Infineon Technologies Ag | Feldeffekttransistor |
US6515339B2 (en) | 2000-07-18 | 2003-02-04 | Lg Electronics Inc. | Method of horizontally growing carbon nanotubes and field effect transistor using the carbon nanotubes grown by the method |
JP2002047034A (ja) | 2000-07-31 | 2002-02-12 | Shinetsu Quartz Prod Co Ltd | プラズマを利用したプロセス装置用の石英ガラス治具 |
US20020011612A1 (en) * | 2000-07-31 | 2002-01-31 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
US6403981B1 (en) | 2000-08-07 | 2002-06-11 | Advanced Micro Devices, Inc. | Double gate transistor having a silicon/germanium channel region |
KR100338778B1 (ko) | 2000-08-21 | 2002-05-31 | 윤종용 | 선택적 실리사이드 공정을 이용한 모스 트랜지스터의제조방법 |
US6358800B1 (en) | 2000-09-18 | 2002-03-19 | Vanguard International Semiconductor Corporation | Method of forming a MOSFET with a recessed-gate having a channel length beyond photolithography limit |
US6387820B1 (en) | 2000-09-19 | 2002-05-14 | Advanced Micro Devices, Inc. | BC13/AR chemistry for metal overetching on a high density plasma etcher |
JP2002100762A (ja) | 2000-09-22 | 2002-04-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
JP4044276B2 (ja) | 2000-09-28 | 2008-02-06 | 株式会社東芝 | 半導体装置及びその製造方法 |
US6562665B1 (en) | 2000-10-16 | 2003-05-13 | Advanced Micro Devices, Inc. | Fabrication of a field effect transistor with a recess in a semiconductor pillar in SOI technology |
US7163864B1 (en) | 2000-10-18 | 2007-01-16 | International Business Machines Corporation | Method of fabricating semiconductor side wall fin |
US6645840B2 (en) | 2000-10-19 | 2003-11-11 | Texas Instruments Incorporated | Multi-layered polysilicon process |
US6413802B1 (en) | 2000-10-23 | 2002-07-02 | The Regents Of The University Of California | Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture |
US6396108B1 (en) * | 2000-11-13 | 2002-05-28 | Advanced Micro Devices, Inc. | Self-aligned double gate silicon-on-insulator (SOI) device |
US6472258B1 (en) | 2000-11-13 | 2002-10-29 | International Business Machines Corporation | Double gate trench transistor |
US6716684B1 (en) | 2000-11-13 | 2004-04-06 | Advanced Micro Devices, Inc. | Method of making a self-aligned triple gate silicon-on-insulator device |
US6479866B1 (en) | 2000-11-14 | 2002-11-12 | Advanced Micro Devices, Inc. | SOI device with self-aligned selective damage implant, and method |
JP2002198441A (ja) | 2000-11-16 | 2002-07-12 | Hynix Semiconductor Inc | 半導体素子のデュアル金属ゲート形成方法 |
JP4597479B2 (ja) | 2000-11-22 | 2010-12-15 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
US6552401B1 (en) | 2000-11-27 | 2003-04-22 | Micron Technology | Use of gate electrode workfunction to improve DRAM refresh |
US20020100942A1 (en) | 2000-12-04 | 2002-08-01 | Fitzgerald Eugene A. | CMOS inverter and integrated circuits utilizing strained silicon surface channel MOSFETs |
US6921947B2 (en) | 2000-12-15 | 2005-07-26 | Renesas Technology Corp. | Semiconductor device having recessed isolation insulation film |
US6413877B1 (en) * | 2000-12-22 | 2002-07-02 | Lam Research Corporation | Method of preventing damage to organo-silicate-glass materials during resist stripping |
JP2002198368A (ja) | 2000-12-26 | 2002-07-12 | Nec Corp | 半導体装置の製造方法 |
US6537901B2 (en) | 2000-12-29 | 2003-03-25 | Hynix Semiconductor Inc. | Method of manufacturing a transistor in a semiconductor device |
TW561530B (en) | 2001-01-03 | 2003-11-11 | Macronix Int Co Ltd | Process for fabricating CMOS transistor of IC devices employing double spacers for preventing short-channel effect |
US6975014B1 (en) | 2001-01-09 | 2005-12-13 | Advanced Micro Devices, Inc. | Method for making an ultra thin FDSOI device with improved short-channel performance |
US6359311B1 (en) | 2001-01-17 | 2002-03-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Quasi-surrounding gate and a method of fabricating a silicon-on-insulator semiconductor device with the same |
US20030027486A1 (en) * | 2001-02-07 | 2003-02-06 | Lapointe Brian K. | Foam toys |
US6403434B1 (en) | 2001-02-09 | 2002-06-11 | Advanced Micro Devices, Inc. | Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric |
US6475890B1 (en) | 2001-02-12 | 2002-11-05 | Advanced Micro Devices, Inc. | Fabrication of a field effect transistor with an upside down T-shaped semiconductor pillar in SOI technology |
JP2002246310A (ja) | 2001-02-14 | 2002-08-30 | Sony Corp | 半導体薄膜の形成方法及び半導体装置の製造方法、これらの方法の実施に使用する装置、並びに電気光学装置 |
US6410371B1 (en) | 2001-02-26 | 2002-06-25 | Advanced Micro Devices, Inc. | Method of fabrication of semiconductor-on-insulator (SOI) wafer having a Si/SiGe/Si active layer |
US6475869B1 (en) | 2001-02-26 | 2002-11-05 | Advanced Micro Devices, Inc. | Method of forming a double gate transistor having an epitaxial silicon/germanium channel region |
US6630388B2 (en) | 2001-03-13 | 2003-10-07 | National Institute Of Advanced Industrial Science And Technology | Double-gate field-effect transistor, integrated circuit using the transistor and method of manufacturing the same |
TW582071B (en) | 2001-03-20 | 2004-04-01 | Macronix Int Co Ltd | Method for etching metal in a semiconductor |
JP3940565B2 (ja) | 2001-03-29 | 2007-07-04 | 株式会社東芝 | 半導体装置及びその製造方法 |
US6458662B1 (en) | 2001-04-04 | 2002-10-01 | Advanced Micro Devices, Inc. | Method of fabricating a semiconductor device having an asymmetrical dual-gate silicon-germanium (SiGe) channel MOSFET and a device thereby formed |
KR100414217B1 (ko) | 2001-04-12 | 2004-01-07 | 삼성전자주식회사 | 게이트 올 어라운드형 트랜지스터를 가진 반도체 장치 및그 형성 방법 |
US6645861B2 (en) | 2001-04-18 | 2003-11-11 | International Business Machines Corporation | Self-aligned silicide process for silicon sidewall source and drain contacts |
US6787402B1 (en) | 2001-04-27 | 2004-09-07 | Advanced Micro Devices, Inc. | Double-gate vertical MOSFET transistor and fabrication method |
US6902947B2 (en) | 2001-05-07 | 2005-06-07 | Applied Materials, Inc. | Integrated method for release and passivation of MEMS structures |
SG112804A1 (en) | 2001-05-10 | 2005-07-28 | Inst Of Microelectronics | Sloped trench etching process |
KR100363332B1 (en) | 2001-05-23 | 2002-12-05 | Samsung Electronics Co Ltd | Method for forming semiconductor device having gate all-around type transistor |
US6635923B2 (en) | 2001-05-24 | 2003-10-21 | International Business Machines Corporation | Damascene double-gate MOSFET with vertical channel regions |
US6506692B2 (en) | 2001-05-30 | 2003-01-14 | Intel Corporation | Method of making a semiconductor device using a silicon carbide hard mask |
US6593625B2 (en) | 2001-06-12 | 2003-07-15 | International Business Machines Corporation | Relaxed SiGe layers on Si or silicon-on-insulator substrates by ion implantation and thermal annealing |
US6737333B2 (en) * | 2001-07-03 | 2004-05-18 | Texas Instruments Incorporated | Semiconductor device isolation structure and method of forming |
JP2003017508A (ja) | 2001-07-05 | 2003-01-17 | Nec Corp | 電界効果トランジスタ |
US6501141B1 (en) | 2001-08-13 | 2002-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd | Self-aligned contact with improved isolation and method for forming |
US6534807B2 (en) * | 2001-08-13 | 2003-03-18 | International Business Machines Corporation | Local interconnect junction on insulator (JOI) structure |
US6764965B2 (en) | 2001-08-17 | 2004-07-20 | United Microelectronics Corp. | Method for improving the coating capability of low-k dielectric layer |
JP2003100902A (ja) | 2001-09-21 | 2003-04-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
US6689650B2 (en) * | 2001-09-27 | 2004-02-10 | International Business Machines Corporation | Fin field effect transistor with self-aligned gate |
US6492212B1 (en) * | 2001-10-05 | 2002-12-10 | International Business Machines Corporation | Variable threshold voltage double gated transistors and method of fabrication |
US20030085194A1 (en) * | 2001-11-07 | 2003-05-08 | Hopkins Dean A. | Method for fabricating close spaced mirror arrays |
KR100398874B1 (ko) | 2001-11-21 | 2003-09-19 | 삼성전자주식회사 | 티자형의 게이트 전극을 갖는 모스 트랜지스터 및 그 제조방법 |
US7385262B2 (en) * | 2001-11-27 | 2008-06-10 | The Board Of Trustees Of The Leland Stanford Junior University | Band-structure modulation of nano-structures in an electric field |
US6967351B2 (en) | 2001-12-04 | 2005-11-22 | International Business Machines Corporation | Finfet SRAM cell using low mobility plane for cell stability and method for forming |
US6657259B2 (en) * | 2001-12-04 | 2003-12-02 | International Business Machines Corporation | Multiple-plane FinFET CMOS |
US6610576B2 (en) * | 2001-12-13 | 2003-08-26 | International Business Machines Corporation | Method for forming asymmetric dual gate transistor |
US6555879B1 (en) | 2002-01-11 | 2003-04-29 | Advanced Micro Devices, Inc. | SOI device with metal source/drain and method of fabrication |
US6722946B2 (en) * | 2002-01-17 | 2004-04-20 | Nutool, Inc. | Advanced chemical mechanical polishing system with smart endpoint detection |
US6583469B1 (en) | 2002-01-28 | 2003-06-24 | International Business Machines Corporation | Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same |
KR100442089B1 (ko) * | 2002-01-29 | 2004-07-27 | 삼성전자주식회사 | 노치된 게이트 전극을 갖는 모스 트랜지스터의 제조방법 |
KR100458288B1 (ko) | 2002-01-30 | 2004-11-26 | 한국과학기술원 | 이중-게이트 FinFET 소자 및 그 제조방법 |
DE10203998A1 (de) | 2002-02-01 | 2003-08-21 | Infineon Technologies Ag | Verfahren zum Herstellen einer zackenförmigen Struktur, Verfahren zum Herstellen eines Transistors, Verfahren zum Herstellen eines Floating Gate-Transistors, Transistor, Floating Gate-Transistor und Speicher-Anordnung |
US6784071B2 (en) | 2003-01-31 | 2004-08-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bonded SOI wafer with <100> device layer and <110> substrate for performance improvement |
US20030151077A1 (en) | 2002-02-13 | 2003-08-14 | Leo Mathew | Method of forming a vertical double gate semiconductor device and structure thereof |
JP3782021B2 (ja) | 2002-02-22 | 2006-06-07 | 株式会社東芝 | 半導体装置、半導体装置の製造方法、半導体基板の製造方法 |
US6660598B2 (en) | 2002-02-26 | 2003-12-09 | International Business Machines Corporation | Method of forming a fully-depleted SOI ( silicon-on-insulator) MOSFET having a thinned channel region |
JP4370104B2 (ja) | 2002-03-05 | 2009-11-25 | シャープ株式会社 | 半導体記憶装置 |
US6639827B2 (en) | 2002-03-12 | 2003-10-28 | Intel Corporation | Low standby power using shadow storage |
US6948237B2 (en) | 2002-03-15 | 2005-09-27 | Fuji Photo Film Co., Ltd. | Methods for manufacturing film cartridge and for feeding plate material |
US6635909B2 (en) | 2002-03-19 | 2003-10-21 | International Business Machines Corporation | Strained fin FETs structure and method |
US6605498B1 (en) * | 2002-03-29 | 2003-08-12 | Intel Corporation | Semiconductor transistor having a backfilled channel material |
FR2838238B1 (fr) | 2002-04-08 | 2005-04-15 | St Microelectronics Sa | Dispositif semiconducteur a grille enveloppante encapsule dans un milieu isolant |
US6784076B2 (en) | 2002-04-08 | 2004-08-31 | Micron Technology, Inc. | Process for making a silicon-on-insulator ledge by implanting ions from silicon source |
US6762469B2 (en) | 2002-04-19 | 2004-07-13 | International Business Machines Corporation | High performance CMOS device structure with mid-gap metal gate |
US6713396B2 (en) * | 2002-04-29 | 2004-03-30 | Hewlett-Packard Development Company, L.P. | Method of fabricating high density sub-lithographic features on a substrate |
US6537885B1 (en) * | 2002-05-09 | 2003-03-25 | Infineon Technologies Ag | Transistor and method of manufacturing a transistor having a shallow junction formation using a two step EPI layer |
US6642090B1 (en) | 2002-06-03 | 2003-11-04 | International Business Machines Corporation | Fin FET devices from bulk semiconductor and method for forming |
US7074623B2 (en) * | 2002-06-07 | 2006-07-11 | Amberwave Systems Corporation | Methods of forming strained-semiconductor-on-insulator finFET device structures |
US6680240B1 (en) | 2002-06-25 | 2004-01-20 | Advanced Micro Devices, Inc. | Silicon-on-insulator device with strained device film and method for making the same with partial replacement of isolation oxide |
US7105891B2 (en) | 2002-07-15 | 2006-09-12 | Texas Instruments Incorporated | Gate structure and method |
US6974729B2 (en) | 2002-07-16 | 2005-12-13 | Interuniversitair Microelektronica Centrum (Imec) | Integrated semiconductor fin device and a method for manufacturing such device |
DE10232804A1 (de) | 2002-07-19 | 2004-02-12 | Piv Drives Gmbh | Landmaschine mit stufenlosem Kegelscheibengetriebe |
KR100477543B1 (ko) | 2002-07-26 | 2005-03-18 | 동부아남반도체 주식회사 | 단채널 트랜지스터 형성방법 |
US6919238B2 (en) | 2002-07-29 | 2005-07-19 | Intel Corporation | Silicon on insulator (SOI) transistor and methods of fabrication |
US6921702B2 (en) | 2002-07-30 | 2005-07-26 | Micron Technology Inc. | Atomic layer deposited nanolaminates of HfO2/ZrO2 films as gate dielectrics |
JP2004071996A (ja) | 2002-08-09 | 2004-03-04 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
US6833556B2 (en) | 2002-08-12 | 2004-12-21 | Acorn Technologies, Inc. | Insulated gate field effect transistor having passivated schottky barriers to the channel |
US6984585B2 (en) | 2002-08-12 | 2006-01-10 | Applied Materials Inc | Method for removal of residue from a magneto-resistive random access memory (MRAM) film stack using a sacrificial mask layer |
US6891234B1 (en) | 2004-01-07 | 2005-05-10 | Acorn Technologies, Inc. | Transistor with workfunction-induced charge layer |
JP3865233B2 (ja) | 2002-08-19 | 2007-01-10 | 富士通株式会社 | Cmos集積回路装置 |
US7358121B2 (en) * | 2002-08-23 | 2008-04-15 | Intel Corporation | Tri-gate devices and methods of fabrication |
US7163851B2 (en) | 2002-08-26 | 2007-01-16 | International Business Machines Corporation | Concurrent Fin-FET and thick-body device fabrication |
JP5179692B2 (ja) | 2002-08-30 | 2013-04-10 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びその製造方法 |
US6770516B2 (en) | 2002-09-05 | 2004-08-03 | Taiwan Semiconductor Manufacturing Company | Method of forming an N channel and P channel FINFET device on the same semiconductor substrate |
JP3651802B2 (ja) | 2002-09-12 | 2005-05-25 | 株式会社東芝 | 半導体装置の製造方法 |
US6794313B1 (en) | 2002-09-20 | 2004-09-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Oxidation process to improve polysilicon sidewall roughness |
JP3556651B2 (ja) | 2002-09-27 | 2004-08-18 | 沖電気工業株式会社 | 半導体装置の製造方法 |
US6800910B2 (en) | 2002-09-30 | 2004-10-05 | Advanced Micro Devices, Inc. | FinFET device incorporating strained silicon in the channel region |
KR100481209B1 (ko) | 2002-10-01 | 2005-04-08 | 삼성전자주식회사 | 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법 |
JP4294935B2 (ja) | 2002-10-17 | 2009-07-15 | 株式会社ルネサステクノロジ | 半導体装置 |
US6706571B1 (en) * | 2002-10-22 | 2004-03-16 | Advanced Micro Devices, Inc. | Method for forming multiple structures in a semiconductor device |
US6833588B2 (en) | 2002-10-22 | 2004-12-21 | Advanced Micro Devices, Inc. | Semiconductor device having a U-shaped gate structure |
US8222680B2 (en) * | 2002-10-22 | 2012-07-17 | Advanced Micro Devices, Inc. | Double and triple gate MOSFET devices and methods for making same |
US6706581B1 (en) | 2002-10-29 | 2004-03-16 | Taiwan Semiconductor Manufacturing Company | Dual gate dielectric scheme: SiON for high performance devices and high k for low power devices |
US6787439B2 (en) | 2002-11-08 | 2004-09-07 | Advanced Micro Devices, Inc. | Method using planarizing gate material to improve gate critical dimension in semiconductor devices |
US6611029B1 (en) | 2002-11-08 | 2003-08-26 | Advanced Micro Devices, Inc. | Double gate semiconductor device having separate gates |
US6855990B2 (en) | 2002-11-26 | 2005-02-15 | Taiwan Semiconductor Manufacturing Co., Ltd | Strained-channel multiple-gate transistor |
US6864519B2 (en) * | 2002-11-26 | 2005-03-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | CMOS SRAM cell configured using multiple-gate transistors |
US6709982B1 (en) * | 2002-11-26 | 2004-03-23 | Advanced Micro Devices, Inc. | Double spacer FinFET formation |
US6825506B2 (en) | 2002-11-27 | 2004-11-30 | Intel Corporation | Field effect transistor and method of fabrication |
US6821834B2 (en) | 2002-12-04 | 2004-11-23 | Yoshiyuki Ando | Ion implantation methods and transistor cell layout for fin type transistors |
US7728360B2 (en) | 2002-12-06 | 2010-06-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Multiple-gate transistor structure |
KR100487922B1 (ko) * | 2002-12-06 | 2005-05-06 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 및 그 형성방법 |
US6645797B1 (en) | 2002-12-06 | 2003-11-11 | Advanced Micro Devices, Inc. | Method for forming fins in a FinFET device using sacrificial carbon layer |
US6686231B1 (en) | 2002-12-06 | 2004-02-03 | Advanced Micro Devices, Inc. | Damascene gate process with sacrificial oxide in semiconductor devices |
US6869868B2 (en) | 2002-12-13 | 2005-03-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating a MOSFET device with metal containing gate structures |
US6794718B2 (en) | 2002-12-19 | 2004-09-21 | International Business Machines Corporation | High mobility crystalline planes in double-gate CMOS technology |
DE60237724D1 (de) | 2002-12-19 | 2010-10-28 | Ibm | Finfet sram-zelle mit invertierten finfet-dünnschichttransistoren |
ATE467905T1 (de) | 2002-12-20 | 2010-05-15 | Ibm | Integrierte anitfuse-struktur für finfet- und cmos-vorrichtungen |
US6780694B2 (en) * | 2003-01-08 | 2004-08-24 | International Business Machines Corporation | MOS transistor |
US6803631B2 (en) | 2003-01-23 | 2004-10-12 | Advanced Micro Devices, Inc. | Strained channel finfet |
US6762483B1 (en) | 2003-01-23 | 2004-07-13 | Advanced Micro Devices, Inc. | Narrow fin FinFET |
US7259425B2 (en) | 2003-01-23 | 2007-08-21 | Advanced Micro Devices, Inc. | Tri-gate and gate around MOSFET devices and methods for making same |
US6885055B2 (en) | 2003-02-04 | 2005-04-26 | Lee Jong-Ho | Double-gate FinFET device and fabricating method thereof |
KR100543472B1 (ko) | 2004-02-11 | 2006-01-20 | 삼성전자주식회사 | 소오스/드레인 영역에 디플리션 방지막을 구비하는 반도체소자 및 그 형성 방법 |
WO2004073044A2 (en) | 2003-02-13 | 2004-08-26 | Massachusetts Institute Of Technology | Finfet device and method to make same |
US6855606B2 (en) * | 2003-02-20 | 2005-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor nano-rod devices |
US7105894B2 (en) | 2003-02-27 | 2006-09-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Contacts to semiconductor fin devices |
KR100499159B1 (ko) | 2003-02-28 | 2005-07-01 | 삼성전자주식회사 | 리세스 채널을 갖는 반도체장치 및 그 제조방법 |
US6921913B2 (en) | 2003-03-04 | 2005-07-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Strained-channel transistor structure with lattice-mismatched zone |
US6828628B2 (en) | 2003-03-05 | 2004-12-07 | Agere Systems, Inc. | Diffused MOS devices with strained silicon portions and methods for forming same |
US6716690B1 (en) * | 2003-03-12 | 2004-04-06 | Advanced Micro Devices, Inc. | Uniformly doped source/drain junction in a double-gate MOSFET |
US6787854B1 (en) | 2003-03-12 | 2004-09-07 | Advanced Micro Devices, Inc. | Method for forming a fin in a finFET device |
US6800885B1 (en) | 2003-03-12 | 2004-10-05 | Advance Micro Devices, Inc. | Asymmetrical double gate or all-around gate MOSFET devices and methods for making same |
JP4563652B2 (ja) * | 2003-03-13 | 2010-10-13 | シャープ株式会社 | メモリ機能体および微粒子形成方法並びにメモリ素子、半導体装置および電子機器 |
TW582099B (en) * | 2003-03-13 | 2004-04-01 | Ind Tech Res Inst | Method of adhering material layer on transparent substrate and method of forming single crystal silicon on transparent substrate |
US6844238B2 (en) | 2003-03-26 | 2005-01-18 | Taiwan Semiconductor Manufacturing Co., Ltd | Multiple-gate transistors with improved gate control |
US20040191980A1 (en) * | 2003-03-27 | 2004-09-30 | Rafael Rios | Multi-corner FET for better immunity from short channel effects |
US6790733B1 (en) | 2003-03-28 | 2004-09-14 | International Business Machines Corporation | Preserving TEOS hard mask using COR for raised source-drain including removable/disposable spacer |
US6764884B1 (en) | 2003-04-03 | 2004-07-20 | Advanced Micro Devices, Inc. | Method for forming a gate in a FinFET device and thinning a fin in a channel region of the FinFET device |
US6902962B2 (en) | 2003-04-04 | 2005-06-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicon-on-insulator chip with multiple crystal orientations |
TWI231994B (en) | 2003-04-04 | 2005-05-01 | Univ Nat Taiwan | Strained Si FinFET |
JP4689969B2 (ja) | 2003-04-05 | 2011-06-01 | ローム・アンド・ハース・エレクトロニック・マテリアルズ,エル.エル.シー. | Iva族およびvia族化合物の調製 |
US7442415B2 (en) | 2003-04-11 | 2008-10-28 | Sharp Laboratories Of America, Inc. | Modulated temperature method of atomic layer deposition (ALD) of high dielectric constant films |
JP2004319704A (ja) | 2003-04-15 | 2004-11-11 | Seiko Instruments Inc | 半導体装置 |
TW200506093A (en) | 2003-04-21 | 2005-02-16 | Aviza Tech Inc | System and method for forming multi-component films |
JPWO2004097943A1 (ja) * | 2003-04-28 | 2006-07-13 | 松下電器産業株式会社 | 半導体装置とその製造方法 |
US7074656B2 (en) | 2003-04-29 | 2006-07-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Doping of semiconductor fin devices |
JP3976703B2 (ja) | 2003-04-30 | 2007-09-19 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
US6867433B2 (en) | 2003-04-30 | 2005-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor-on-insulator chip incorporating strained-channel partially-depleted, fully-depleted, and multiple-gate transistors |
US6838322B2 (en) | 2003-05-01 | 2005-01-04 | Freescale Semiconductor, Inc. | Method for forming a double-gated semiconductor device |
US6909147B2 (en) | 2003-05-05 | 2005-06-21 | International Business Machines Corporation | Multi-height FinFETS |
US20060170053A1 (en) * | 2003-05-09 | 2006-08-03 | Yee-Chia Yeo | Accumulation mode multiple gate transistor |
US7812340B2 (en) | 2003-06-13 | 2010-10-12 | International Business Machines Corporation | Strained-silicon-on-insulator single-and double-gate MOSFET and method for forming the same |
US6830998B1 (en) | 2003-06-17 | 2004-12-14 | Advanced Micro Devices, Inc. | Gate dielectric quality for replacement metal gate transistors |
US7045401B2 (en) | 2003-06-23 | 2006-05-16 | Sharp Laboratories Of America, Inc. | Strained silicon finFET device |
US6909151B2 (en) | 2003-06-27 | 2005-06-21 | Intel Corporation | Nonplanar device with stress incorporation layer and method of fabrication |
US20040262683A1 (en) | 2003-06-27 | 2004-12-30 | Bohr Mark T. | PMOS transistor strain optimization with raised junction regions |
US6960517B2 (en) | 2003-06-30 | 2005-11-01 | Intel Corporation | N-gate transistor |
US6716686B1 (en) | 2003-07-08 | 2004-04-06 | Advanced Micro Devices, Inc. | Method for forming channels in a finfet device |
US7196372B1 (en) * | 2003-07-08 | 2007-03-27 | Spansion Llc | Flash memory device |
US6921982B2 (en) * | 2003-07-21 | 2005-07-26 | International Business Machines Corporation | FET channel having a strained lattice structure along multiple surfaces |
KR100487566B1 (ko) | 2003-07-23 | 2005-05-03 | 삼성전자주식회사 | 핀 전계 효과 트랜지스터 및 그 형성 방법 |
KR100487567B1 (ko) | 2003-07-24 | 2005-05-03 | 삼성전자주식회사 | 핀 전계효과 트랜지스터 형성 방법 |
EP1519420A2 (de) | 2003-09-25 | 2005-03-30 | Interuniversitaire Microelectronica Centrum vzw ( IMEC) | Halbleiterbauelement mit mehrfachem Gate und diesbezügliches Herstellungsverfahren |
US6835618B1 (en) | 2003-08-05 | 2004-12-28 | Advanced Micro Devices, Inc. | Epitaxially grown fin for FinFET |
US6787406B1 (en) | 2003-08-12 | 2004-09-07 | Advanced Micro Devices, Inc. | Systems and methods for forming dense n-channel and p-channel fins using shadow implanting |
US7172943B2 (en) * | 2003-08-13 | 2007-02-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple-gate transistors formed on bulk substrates |
KR100496891B1 (ko) | 2003-08-14 | 2005-06-23 | 삼성전자주식회사 | 핀 전계효과 트랜지스터를 위한 실리콘 핀 및 그 제조 방법 |
US7355253B2 (en) | 2003-08-22 | 2008-04-08 | International Business Machines Corporation | Strained-channel Fin field effect transistor (FET) with a uniform channel thickness and separate gates |
US6955969B2 (en) | 2003-09-03 | 2005-10-18 | Advanced Micro Devices, Inc. | Method of growing as a channel region to reduce source/drain junction capacitance |
US6998301B1 (en) | 2003-09-03 | 2006-02-14 | Advanced Micro Devices, Inc. | Method for forming a tri-gate MOSFET |
US6877728B2 (en) | 2003-09-04 | 2005-04-12 | Lakin Manufacturing Corporation | Suspension assembly having multiple torsion members which cooperatively provide suspension to a wheel |
JP4439358B2 (ja) | 2003-09-05 | 2010-03-24 | 株式会社東芝 | 電界効果トランジスタ及びその製造方法 |
US7170126B2 (en) | 2003-09-16 | 2007-01-30 | International Business Machines Corporation | Structure of vertical strained silicon devices |
US6970373B2 (en) | 2003-10-02 | 2005-11-29 | Intel Corporation | Method and apparatus for improving stability of a 6T CMOS SRAM cell |
US6855588B1 (en) | 2003-10-07 | 2005-02-15 | United Microelectronics Corp. | Method of fabricating a double gate MOSFET device |
US6888199B2 (en) | 2003-10-07 | 2005-05-03 | International Business Machines Corporation | High-density split-gate FinFET |
WO2005036651A1 (ja) | 2003-10-09 | 2005-04-21 | Nec Corporation | 半導体装置及びその製造方法 |
WO2005038901A1 (en) | 2003-10-22 | 2005-04-28 | Spinnaker Semiconductor, Inc. | Dynamic schottky barrier mosfet device and method of manufacture |
US6946377B2 (en) * | 2003-10-29 | 2005-09-20 | Texas Instruments Incorporated | Multiple-gate MOSFET device with lithography independent silicon body thickness and methods for fabricating the same |
US7138320B2 (en) * | 2003-10-31 | 2006-11-21 | Advanced Micro Devices, Inc. | Advanced technique for forming a transistor having raised drain and source regions |
KR100515061B1 (ko) | 2003-10-31 | 2005-09-14 | 삼성전자주식회사 | 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성방법 |
US6867460B1 (en) | 2003-11-05 | 2005-03-15 | International Business Machines Corporation | FinFET SRAM cell with chevron FinFET logic |
US6831310B1 (en) | 2003-11-10 | 2004-12-14 | Freescale Semiconductor, Inc. | Integrated circuit having multiple memory types and method of formation |
KR100521384B1 (ko) | 2003-11-17 | 2005-10-12 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
US6885072B1 (en) * | 2003-11-18 | 2005-04-26 | Applied Intellectual Properties Co., Ltd. | Nonvolatile memory with undercut trapping structure |
US7545001B2 (en) | 2003-11-25 | 2009-06-09 | Taiwan Semiconductor Manufacturing Company | Semiconductor device having high drive current and method of manufacture therefor |
US7183137B2 (en) * | 2003-12-01 | 2007-02-27 | Taiwan Semiconductor Manufacturing Company | Method for dicing semiconductor wafers |
US7075150B2 (en) | 2003-12-02 | 2006-07-11 | International Business Machines Corporation | Ultra-thin Si channel MOSFET using a self-aligned oxygen implant and damascene technique |
US7018551B2 (en) * | 2003-12-09 | 2006-03-28 | International Business Machines Corporation | Pull-back method of forming fins in FinFets |
US7388258B2 (en) * | 2003-12-10 | 2008-06-17 | International Business Machines Corporation | Sectional field effect devices |
US7662689B2 (en) | 2003-12-23 | 2010-02-16 | Intel Corporation | Strained transistor integration for CMOS |
US7223679B2 (en) | 2003-12-24 | 2007-05-29 | Intel Corporation | Transistor gate electrode having conductor material layer |
US7105390B2 (en) | 2003-12-30 | 2006-09-12 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
US7247578B2 (en) | 2003-12-30 | 2007-07-24 | Intel Corporation | Method of varying etch selectivities of a film |
US7045407B2 (en) | 2003-12-30 | 2006-05-16 | Intel Corporation | Amorphous etch stop for the anisotropic etching of substrates |
US7078282B2 (en) | 2003-12-30 | 2006-07-18 | Intel Corporation | Replacement gate flow facilitating high yield and incorporation of etch stop layers and/or stressed films |
US6997415B2 (en) * | 2003-12-31 | 2006-02-14 | Gulfstream Aerospace Corporation | Method and arrangement for aircraft fuel dispersion |
US7705345B2 (en) * | 2004-01-07 | 2010-04-27 | International Business Machines Corporation | High performance strained silicon FinFETs device and method for forming same |
US7056794B2 (en) | 2004-01-09 | 2006-06-06 | International Business Machines Corporation | FET gate structure with metal gate electrode and silicide contact |
US6974736B2 (en) | 2004-01-09 | 2005-12-13 | International Business Machines Corporation | Method of forming FET silicide gate structures incorporating inner spacers |
US7268058B2 (en) | 2004-01-16 | 2007-09-11 | Intel Corporation | Tri-gate transistors and methods to fabricate same |
US7385247B2 (en) | 2004-01-17 | 2008-06-10 | Samsung Electronics Co., Ltd. | At least penta-sided-channel type of FinFET transistor |
JP2005209782A (ja) | 2004-01-21 | 2005-08-04 | Toshiba Corp | 半導体装置 |
US7250645B1 (en) * | 2004-01-22 | 2007-07-31 | Advanced Micro Devices, Inc. | Reversed T-shaped FinFET |
US7224029B2 (en) | 2004-01-28 | 2007-05-29 | International Business Machines Corporation | Method and structure to create multiple device widths in FinFET technology in both bulk and SOI |
KR100587672B1 (ko) | 2004-02-02 | 2006-06-08 | 삼성전자주식회사 | 다마신 공법을 이용한 핀 트랜지스터 형성방법 |
EP1566844A3 (de) | 2004-02-20 | 2006-04-05 | Samsung Electronics Co., Ltd. | Mehrfach-Steuerelektroden Transistor und dessen Herstellungsmethode |
US7060539B2 (en) | 2004-03-01 | 2006-06-13 | International Business Machines Corporation | Method of manufacture of FinFET devices with T-shaped fins and devices manufactured thereby |
JP4852694B2 (ja) | 2004-03-02 | 2012-01-11 | 独立行政法人産業技術総合研究所 | 半導体集積回路およびその製造方法 |
US6921691B1 (en) | 2004-03-18 | 2005-07-26 | Infineon Technologies Ag | Transistor with dopant-bearing metal in source and drain |
KR100576361B1 (ko) | 2004-03-23 | 2006-05-03 | 삼성전자주식회사 | 3차원 시모스 전계효과 트랜지스터 및 그것을 제조하는 방법 |
US6881635B1 (en) | 2004-03-23 | 2005-04-19 | International Business Machines Corporation | Strained silicon NMOS devices with embedded source/drain |
US7141480B2 (en) | 2004-03-26 | 2006-11-28 | Texas Instruments Incorporated | Tri-gate low power device and method for manufacturing the same |
US7154118B2 (en) | 2004-03-31 | 2006-12-26 | Intel Corporation | Bulk non-planar transistor having strained enhanced mobility and methods of fabrication |
US7049654B2 (en) * | 2004-03-31 | 2006-05-23 | Intel Corporation | Memory with split gate devices and method of fabrication |
US8450806B2 (en) | 2004-03-31 | 2013-05-28 | International Business Machines Corporation | Method for fabricating strained silicon-on-insulator structures and strained silicon-on insulator structures formed thereby |
US20050224797A1 (en) | 2004-04-01 | 2005-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS fabricated on different crystallographic orientation substrates |
US7023018B2 (en) | 2004-04-06 | 2006-04-04 | Texas Instruments Incorporated | SiGe transistor with strained layers |
US20050230763A1 (en) | 2004-04-15 | 2005-10-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing a microelectronic device with electrode perturbing sill |
KR100642632B1 (ko) | 2004-04-27 | 2006-11-10 | 삼성전자주식회사 | 반도체소자의 제조방법들 및 그에 의해 제조된 반도체소자들 |
US7084018B1 (en) | 2004-05-05 | 2006-08-01 | Advanced Micro Devices, Inc. | Sacrificial oxide for minimizing box undercut in damascene FinFET |
US20050255642A1 (en) | 2004-05-11 | 2005-11-17 | Chi-Wen Liu | Method of fabricating inlaid structure |
US7355233B2 (en) | 2004-05-12 | 2008-04-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus and method for multiple-gate semiconductor device with angled sidewalls |
US6864540B1 (en) | 2004-05-21 | 2005-03-08 | International Business Machines Corp. | High performance FET with elevated source/drain region |
KR100532564B1 (ko) * | 2004-05-25 | 2005-12-01 | 한국전자통신연구원 | 다중 게이트 모스 트랜지스터 및 그 제조 방법 |
KR100625177B1 (ko) | 2004-05-25 | 2006-09-20 | 삼성전자주식회사 | 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법 |
KR100634372B1 (ko) | 2004-06-04 | 2006-10-16 | 삼성전자주식회사 | 반도체 소자들 및 그 형성 방법들 |
US7132360B2 (en) | 2004-06-10 | 2006-11-07 | Freescale Semiconductor, Inc. | Method for treating a semiconductor surface to form a metal-containing layer |
WO2005122276A1 (ja) | 2004-06-10 | 2005-12-22 | Nec Corporation | 半導体装置及びその製造方法 |
US7291886B2 (en) | 2004-06-21 | 2007-11-06 | International Business Machines Corporation | Hybrid substrate technology for high-mobility planar and multiple-gate MOSFETs |
US8669145B2 (en) | 2004-06-30 | 2014-03-11 | International Business Machines Corporation | Method and structure for strained FinFET devices |
US7042009B2 (en) | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
US7348284B2 (en) | 2004-08-10 | 2008-03-25 | Intel Corporation | Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow |
US20060040054A1 (en) | 2004-08-18 | 2006-02-23 | Pearlstein Ronald M | Passivating ALD reactor chamber internal surfaces to prevent residue buildup |
US7105934B2 (en) | 2004-08-30 | 2006-09-12 | International Business Machines Corporation | FinFET with low gate capacitance and low extrinsic resistance |
US7250367B2 (en) | 2004-09-01 | 2007-07-31 | Micron Technology, Inc. | Deposition methods using heteroleptic precursors |
US7071064B2 (en) * | 2004-09-23 | 2006-07-04 | Intel Corporation | U-gate transistors and methods of fabrication |
US7422946B2 (en) | 2004-09-29 | 2008-09-09 | Intel Corporation | Independently accessed double-gate and tri-gate transistors in same process flow |
US7332439B2 (en) | 2004-09-29 | 2008-02-19 | Intel Corporation | Metal gate transistors with epitaxial source and drain regions |
US20060086977A1 (en) | 2004-10-25 | 2006-04-27 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
EP1820211B1 (de) | 2004-12-07 | 2012-08-01 | Thunderbird Technologies, Inc. | Fermi-fets mit technisiertem gate und verspanntem siliziumkanal und herstellungsverfahren |
US7247547B2 (en) | 2005-01-05 | 2007-07-24 | International Business Machines Corporation | Method of fabricating a field effect transistor having improved junctions |
US7875547B2 (en) | 2005-01-12 | 2011-01-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Contact hole structures and contact structures and fabrication methods thereof |
US7193279B2 (en) | 2005-01-18 | 2007-03-20 | Intel Corporation | Non-planar MOS structure with a strained channel region |
US7326611B2 (en) * | 2005-02-03 | 2008-02-05 | Micron Technology, Inc. | DRAM arrays, vertical transistor structures and methods of forming transistor structures and DRAM arrays |
US20060172480A1 (en) | 2005-02-03 | 2006-08-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Single metal gate CMOS device design |
US7238564B2 (en) * | 2005-03-10 | 2007-07-03 | Taiwan Semiconductor Manufacturing Company | Method of forming a shallow trench isolation structure |
US7177177B2 (en) | 2005-04-07 | 2007-02-13 | International Business Machines Corporation | Back-gate controlled read SRAM cell |
KR100699839B1 (ko) | 2005-04-21 | 2007-03-27 | 삼성전자주식회사 | 다중채널을 갖는 반도체 장치 및 그의 제조방법. |
US7429536B2 (en) | 2005-05-23 | 2008-09-30 | Micron Technology, Inc. | Methods for forming arrays of small, closely spaced features |
US7319074B2 (en) | 2005-06-13 | 2008-01-15 | United Microelectronics Corp. | Method of defining polysilicon patterns |
US7547637B2 (en) | 2005-06-21 | 2009-06-16 | Intel Corporation | Methods for patterning a semiconductor film |
US7279375B2 (en) * | 2005-06-30 | 2007-10-09 | Intel Corporation | Block contact architectures for nanoscale channel transistors |
US20070023795A1 (en) | 2005-07-15 | 2007-02-01 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
US7352034B2 (en) | 2005-08-25 | 2008-04-01 | International Business Machines Corporation | Semiconductor structures integrating damascene-body FinFET's and planar devices on a common substrate and methods for forming such semiconductor structures |
US7416943B2 (en) | 2005-09-01 | 2008-08-26 | Micron Technology, Inc. | Peripheral gate stacks and recessed array gates |
US20070090408A1 (en) | 2005-09-29 | 2007-04-26 | Amlan Majumdar | Narrow-body multiple-gate FET with dominant body transistor for high performance |
US8513066B2 (en) * | 2005-10-25 | 2013-08-20 | Freescale Semiconductor, Inc. | Method of making an inverted-T channel transistor |
US20070287256A1 (en) * | 2006-06-07 | 2007-12-13 | International Business Machines Corporation | Contact scheme for FINFET structures with multiple FINs |
US20090072279A1 (en) * | 2007-08-29 | 2009-03-19 | Ecole Polytechnique Federale De Lausanne (Epfl) | Capacitor-less memory and abrupt switch based on hysteresis characteristics in punch-through impact ionization mos transistor (PI-MOS) |
US8022487B2 (en) * | 2008-04-29 | 2011-09-20 | Intel Corporation | Increasing body dopant uniformity in multi-gate transistor devices |
US7902009B2 (en) * | 2008-12-11 | 2011-03-08 | Intel Corporation | Graded high germanium compound films for strained semiconductor devices |
-
2004
- 2004-09-29 US US10/955,670 patent/US7422946B2/en not_active Expired - Fee Related
-
2005
- 2005-05-04 US US11/124,572 patent/US7037790B2/en not_active Expired - Fee Related
- 2005-09-28 TW TW094133805A patent/TWI287867B/zh not_active IP Right Cessation
- 2005-09-29 CN CN2005800323149A patent/CN101027772B/zh not_active Expired - Fee Related
- 2005-09-29 WO PCT/US2005/035380 patent/WO2006039600A1/en active Application Filing
- 2005-09-29 KR KR1020077007073A patent/KR100900831B1/ko not_active IP Right Cessation
- 2005-09-29 DE DE112005002428T patent/DE112005002428B4/de not_active Expired - Fee Related
-
2006
- 2006-01-18 US US11/335,103 patent/US7859053B2/en not_active Expired - Fee Related
-
2010
- 2010-08-06 US US12/852,408 patent/US8268709B2/en not_active Expired - Fee Related
-
2012
- 2012-09-14 US US13/620,282 patent/US8399922B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
WO2006039600A1 (en) | 2006-04-13 |
CN101027772B (zh) | 2011-01-12 |
TW200625602A (en) | 2006-07-16 |
US20060068550A1 (en) | 2006-03-30 |
CN101027772A (zh) | 2007-08-29 |
US7037790B2 (en) | 2006-05-02 |
US20130009248A1 (en) | 2013-01-10 |
US20100297838A1 (en) | 2010-11-25 |
TWI287867B (en) | 2007-10-01 |
US7422946B2 (en) | 2008-09-09 |
US8399922B2 (en) | 2013-03-19 |
KR100900831B1 (ko) | 2009-06-04 |
DE112005002428B4 (de) | 2010-11-18 |
US20060128131A1 (en) | 2006-06-15 |
KR20070046203A (ko) | 2007-05-02 |
US8268709B2 (en) | 2012-09-18 |
US7859053B2 (en) | 2010-12-28 |
US20060071299A1 (en) | 2006-04-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE112005002428B4 (de) | Verfahren zur Herstellung von Doppelgate- und Trigate-Transistoren mit unabhängigem Zugriff in demselben Prozeßfluß sowie eine diese umfassende integrierte Schaltung | |
DE102019209316B4 (de) | Herstellungsverfahren für eine vertikal gestapelte komplementär-FET-Vorrichtung mit unabhängiger Gatesteuerung | |
DE102013104983B4 (de) | Zellen-Layout für SRAM-FinFET-Transistoren | |
DE102008046863B4 (de) | Integrierter Schaltkreis mit einem ersten und einem zweiten Gatestapel und Verfahren zu dessen Herstellung | |
DE102007060694B4 (de) | Speichervorrichtung, Speicher, integrierte Speicherstruktur mit an gegenüberliegenden Seiten des Kanalbereichs eines Halbleiterstegs angeordneten Gatestrukturen und Herstellungsverfahren | |
DE102008045037B4 (de) | Statischer RAM-Zellenaufbau und Mehrfachkontaktschema zum Anschluss von Doppelkanaltransistoren | |
DE102010025395B4 (de) | Verfahren zum Herstellen eines SRAMs | |
DE102006062862B4 (de) | Verfahren zum Herstellen von Feldeffekttransistoren mit vertikal ausgerichteten Gate-Elektroden | |
DE10324491B4 (de) | Herstellungsverfahren für Dual-Workfunction-Logikbauelemente in vertikalen DRAM-Prozessen | |
DE102005022306B4 (de) | Verfahren zum Herstellen einer Halbleitervorrichtung mit einem Fin-Feldeffekttransistor (FinFET) | |
DE102017116221B4 (de) | Verfahren zur Herstellung einer Halbleitervorrichtung, die einen nichtflüchtigen Speicher, der in einem Speicherzellenbereich angeordnet ist, und einen Feldeffekttransistor aufweist, der in einem Logikschaltkreis-Bereich angeordnet ist, und Halbleitervorrichtung mit einem nichtflüchtigen Speicher | |
DE112004001922B4 (de) | Flash-Architektur mit abgesenktem Kanal für geringere Kurzkanaleffekte | |
DE102006016550B4 (de) | Feldeffekttransistoren mit vertikal ausgerichteten Gate-Elektroden und Verfahren zum Herstellen derselben | |
DE102008059646B4 (de) | Verfahren zur Herstellung eines Halbleiterbauelements als Mehr-Gatetransistor mit Stegen mit einer Länge, die durch die Gateelektrode definiert ist und Halbleiterbauelement | |
DE102016119390A1 (de) | Halbleitervorrichtung | |
DE102006015076B4 (de) | Halbleiterbauelement mit SOI-Transistoren und Vollsubstrattransistoren und ein Verfahren zur Herstellung | |
DE102016118062B4 (de) | Verfahren zur Herstellung eines Halbleiterbauelements mit einem nichtflüchtigen Speicher und einer Logikschaltung | |
DE102017111528B4 (de) | Halbleitervorrichtung, die einen nicht-flüchtigen Speicher enthält, und Herstellungsverfahren dafür | |
DE102008030853A1 (de) | Dreidimensionaler Transistor mit einer Doppelkanal-Konfiguration | |
DE102021108583B4 (de) | IC-Produkt mit einer FinFET-Vorrichtung mit einzelner aktiver Finne und eineelektrisch inaktive Struktur für Finnen zur Verringerung von Verspannung | |
DE102016201156A1 (de) | Halbleitervorrichtung, Halbleitervorrichtungsstruktur, Verfahren zum Bilden einer Halbleitervorrichtung und Verfahren zum Bilden einer Halbleitervorrichtungsstruktur | |
DE102013202739A1 (de) | SRAM-integrierte Schaltungen mit vergrabenem sattelförmigen FINFET und Verfahren zu deren Herstellung | |
DE10119411A1 (de) | Selbstausrichtender Double-Gate-Mosfet mit separaten Gates | |
DE102018201717B4 (de) | Halbleiterbauelement mit vergrabenen kapazitiven strukturen und verfahren zur herstellung desselben | |
DE19929211B4 (de) | Verfahren zur Herstellung eines MOS-Transistors sowie einer DRAM-Zellenanordung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8125 | Change of the main classification |
Ipc: H01L 21/336 AFI20050929BHDE |
|
8364 | No opposition during term of opposition | ||
R020 | Patent grant now final |
Effective date: 20110218 |
|
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |