DE112006001810T5 - Integrierte Speicherkern - und Speicherschnittstellenschaltung - Google Patents
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Abstract
Speichervorrichtung,
aufweisend:
mindestens einen ersten integrierten Schaltkreis-Chip, aufweisend:
einen Speicherkern, der mehrere Speicherzellen aufweist;
eine erste Schnittstellenschaltung zum Zugreifen auf die Speicherzellen des Speicherkerns; und
mindestens einen zweiten integrierten Schaltkreis-Chip, der elektrisch mit dem ersten integrierten Schaltkreis-Chip gekoppelt ist und der eine zweite Schnittstelle zum Zugreifen auf den Speicherkern über die erste Schnittstellenschaltung und zum Verbinden des Speicherkerns mit einer externen Schaltung aufweist.
mindestens einen ersten integrierten Schaltkreis-Chip, aufweisend:
einen Speicherkern, der mehrere Speicherzellen aufweist;
eine erste Schnittstellenschaltung zum Zugreifen auf die Speicherzellen des Speicherkerns; und
mindestens einen zweiten integrierten Schaltkreis-Chip, der elektrisch mit dem ersten integrierten Schaltkreis-Chip gekoppelt ist und der eine zweite Schnittstelle zum Zugreifen auf den Speicherkern über die erste Schnittstellenschaltung und zum Verbinden des Speicherkerns mit einer externen Schaltung aufweist.
Description
- Verwandte Anmeldungen
- Diese Patentanmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung mit dem Titel "Methods and Apparatus for Integrating Multi-Chip Memory Devices", Anmeldenummer 60/693,631, eingereicht am 24. Juni 2005.
- HINTERGRUND DER ERFINDUNG
- Gebiet der Erfindung
- Die vorliegende Erfindung betrifft das Gebiet der kosteneffektiven Herstellung kundenspezifischer Speichersysteme für einen breiten Bereich von Märkten.
- Allgemeiner Stand der Technik
- Dynamic Random Access Memory (DRAM) ist der beliebteste Typ eines flüchtigen Speichers und wird weithin in einer Anzahl verschiedener Märkte verwendet. Die Beliebtheit von DRAMs ist vor allem auf ihre Kosteneffektivität (Mb/$) zurückzuführen. Der Markt für PC-Hauptspeicher ist seit jeher der größte Abnehmer von DRAMs. In der jüngeren Vergangenheit haben sich aber auch andere wichtige Märkte den DRAMs zugewandt. Ein von De Dios and Associates veröffentlichter Bericht zeigt, dass im Jahr 2004 der Markt für PC-Hauptspeicher lediglich 50% der gesamten DRAM-Bits ausmachte.
- Einige der PC-fremden Märkte nutzen Spezialspeicher oder Speicher älterer Bauart. Ein Spezialspeicher ist in der Regel kein Speicher, der vom PC-Hauptspeicher benutzt wird, sondern ist ein Speicher, der für einen oder mehrere Nischenmärkte entwickelt wurde. Zum Beispiel verwendet der PC-Grafik-Markt GDDR (Graphics Dual Data Rate)-DRAM. Gleichermaßen verwenden einige Segmente des Netzwerkinfrastruktur-Marktes FCRAM (Fast Cycle RAM) oder RLDRAM (Reduced Latency DRAM). Ein Speicher älterer Bauart ist in der Regel ein Speicher, der in der Vergangenheit verwendet wurde, aber heute in diesem konkreten Marktsegment nicht mehr verwendet wird. Zum Beispiel wurden SDRAM (Synchronous DRAM) für PC-Hauptspeicher etwa von 1997 bis etwa 2001 verwendet, heute aber werden sie nicht mehr für PC-Hauptspeicher verwendet. Stattdessen arbeiten heute die meisten zellulären Telefone und handgehaltenen (oder mobilen) Geräte mit SDRAM.
- Will man eine neue DRAM-Architektur auf den Markt bringen, muss man sehr viel Zeit und Geld investieren. Zum Beispiel dauert es in der Regel 4 Jahre, bis JEDEC eine neue DRAM-Architektur zulässt. Die DRAM-Hersteller müssen dann Hunderte Millionen Dollar aufwenden, um die neue Architektur zu produzieren. Wenn sich die Investition nicht über eine außerordentlich große Anzahl von Bauelementen amortisiert, so sind die Kosten der neuen Bauelemente hoch. Außerdem haben die DRAM-Hersteller ihren Fertigungsablauf für große Volumen optimiert. Jegliche Abweichung von der Norm unterbricht den Ablauf. Aus diesem Grund haben Spezialspeicher und Speicher älterer Bauart in der Regel einen Preisaufschlag im Vergleich zu Speichern, die auf dem Markt für PC-Hauptspeicher verwendet werden (der gewöhnlich als ein Gebrauchsspeicher bezeichnet wird).
- Angesichts des zeitlichen und finanziellen Aufwandes, der betrieben werden muss, um eine neue DRAM-Architektur auf den Markt zu bringen, ist klar, dass sich die Industrie nicht den Luxus leisten kann, eine DRAM-Architektur zu definieren, die ausschließlich die Bedürfnisse der kleineren Märkte für DRAMs erfüllt. Zum Beispiel ist es für die DRAM-Hersteller schwierig, kosteneffektiv einen DRAM zu produzieren, der perfekt die Bedürfnisse des Marktes für zellulare Telefone erfüllt. Darum ist es für jeden Hersteller von zellulare Telefonen (zum Beispiel Nokia oder Motorola) noch schwieriger, DRAMs zu entwickeln, die optimal an seine Telefone angepasst sind. Somit sind die Entwickler von zellularen Telefonen gezwungen, jene DRAM-Architektur zu wählen, die aus ihrer Sicht die wenigsten Nachteile hat. Darum wird SDRAM für Zelltelefone benutzt.
- Diese Situation wird sich in der Zukunft noch verschärfen. Die Prognosen der meisten Analysten zeigen, dass sich nicht nur die Nutzung von DRAM rapide in neuere Märkte hinein ausweiten wird, sondern dass auch die Wachstumsrate des DRAM-Bit-Verbrauchs für PC-fremde Märkte höher sein wird. Die Bedürfnisse dieser Märkte unterscheiden sich stark von den Bedürfnissen des Marktes für PC-Hauptspeicher. Darum besteht auf dem Markt ganz offensichtlich Bedarf an einer Möglichkeit, rasch und kosteneffektiv kundenspezifische Speicher herzustellen, die exakt an die speziellen Bedürfnisse von Kunden angepasst sind.
- KURZDARSTELLUNG DER ERFINDUNG
- Eine Speichervorrichtung weist auf einen ersten integrierten Schaltkreis-Chip. Der erste integrierte Schaltkreis-Chip weist einen Speicherkern mit mehreren Speicherzellen und eine erste Schnittstellenschaltung (interface circuit) auf zum Zugreifen auf die Speicherzellen des Speicherkerns. Zum Beispiel ermöglicht die erste Schnittstellenschaltung Lese-, Schreib-, Aktivierungs-, Vorlade- und Auffrischungsoperationen an den Speicherzellen. Ein zweiter integrierter Schaltkreis-Chip, der elektrisch mit dem ersten integrierten Schaltkreis-Chip gekoppelt ist, weist eine zweite Schnittstellenschaltung auf zum Zugreifen auf den Speicherkern über die erste Schnittstellenschaltung und zum Verbinden des Speicherkerns mit einer externen Schaltung. Zum Beispiel kann die zweite Schnittstellenschaltung eine synchrone Schnittstelle zu einem externen Bus umfassen. Insofern hat das Speicherbauelement zwei separate Chips: einen für den Speicherkern und einen zweiten als eine externe Schnittstelle.
- In einer Ausführungsform enthält der Speicherkern mehrere Speicherbänke zum Partitionieren der Speicherzellen. Ein Multiplexer, der mit den Speicherbänken gekoppelt ist, wählt Daten aus einer oder mehreren der Speicherbänke aus. Der Multiplexer befindet sich im Allgemeinen in der Nähe eines Randes des ersten integrierten Schaltkreis-Chips. Der erste integrierte Schaltkreis-Chip umfasst des Weiteren Daten-Input/Output ("I/O")-Kontaktstellen und mehrere Bonddrähte, die den Multiplexer mit den I/O-Kontaktstellen koppeln. Die I/O-Kontaktstellen befinden sich im Wesentlichen neben dem Multiplexer nahe einem Rand des ersten integrierten Schaltkreis-Chips, um die Distanz der Bonddrähte zu minimieren.
- In einer weiteren Ausführungsform wird eine Architektur mit verteilten Bänken verwendet, um das Speicherbauelement zu konfigurieren. Für diese Ausführungsform werden die Speicherzellen in Speicherbänke partitioniert. Die Speicherbänke umfassen mehrere Sub-Arrays über die physischen Sektionen des Speicherkerns hinweg, dergestalt, dass eine physische Sektion der Speicherzellen mehrere Sub-Arrays umfasst, die zu verschiedenen Speicherbänken gehören. Ein Multiplexer wählt eine Speicherbank aus einer physischen Sektion aus.
- In einigen Ausführungsformen sind der erste und der zweite integrierte Schaltkreis-Chip in separaten Gehäusen untergebracht. In anderen Ausführungsformen sind der erste und der zweite integrierte Schaltkreis-Chip in demselben Gehäuse untergebracht.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
-
1 ist ein Blockschaubild, das einen herkömmlichen DRAM-Chip veranschaulicht. -
2 veranschaulicht eine typische Organisation eines modernen 4-Bank-SDRAM. -
3 ist ein Blockschaubild, das eine Ausführungsform von Bänken veranschaulicht, die in Sub-Arrays angeordnet sind. -
4 veranschaulicht ein Blockschaubild einer Schnittstelle und mehrere Bänke in einem DRAM. -
5 ist ein Blockschaubild, das einen DRAM-Chip veranschaulicht, wobei eine Schnittstelle entfernt wurde. -
6 veranschaulicht eine Ausführungsform für einen mittig gebondeten DRAM-Kern-Chip. -
7 veranschaulicht eine Ausführungsform für einen randgebondeten DRAM-Kern-Chip. -
8 veranschaulicht eine Ausführungsform für eine Architektur mit konzentrierten Bänken. -
9 veranschaulicht eine Ausführungsform für eine Architektur mit verteilten Bänken. -
10 veranschaulicht eine Ausführungsform für einen Quadranten in einen DRAM-Kern-Chip mit einer Architektur mit verteilten Bänken. -
11 ist ein Blockschaubild, das eine Ausführungsform eines Universal-DRAM-Kern-Chips mit einer Architektur mit verteilten Bänken veranschaulicht. -
12 ist ein Blockschaubild, das einen DRAM-Kern-Chip mit einer Architektur mit verteilten Bänken veranschaulicht, der dafür konfiguriert ist, DDR2-Geschwindigkeiten zu unterstützen. -
13 ist ein Blockschaubild, das einen DRAM-Kern-Chip mit einer Architektur mit verteilten Bänken veranschaulicht, der dafür konfiguriert ist, DDR-Geschwindigkeiten und externe Busbreiten von 17 bis 32 Bits zu unterstützen. -
14 ist ein Blockschaubild, das einen DRAM-Kern-Chip mit einer Architektur mit verteilten Bänken veranschaulicht, der dafür konfiguriert ist, DDR-Geschwindigkeiten und externe Busbreiten von 9 bis 16 Bits zu unterstützen. -
15 ist ein Blockschaubild, das einen DRAM-Kern-Chip mit einer Architektur mit verteilten Bänken veranschaulicht, der dafür konfiguriert ist, DDR-Geschwindigkeiten und externe Busbreiten von 1 bis 8 Bits zu unterstützen. -
16 veranschaulicht eine Ausführungsform für einen Abschnitt eines DRAM-Kern-Chips, der einen Decodierer zum Auswählen eines Betriebsmodus' enthält. -
17a ist ein Blockschaubild, das die Beziehung zwischen der internen Datenbusrate und der externen Datenbusrate für einen 4n-Vorabruf veranschaulicht. -
17b ist ein Blockschaubild, das die Beziehung zwischen der internen Datenbusrate und der externen Datenbusrate für einen Burst-Modus mit einer Länge von 4n veranschaulicht. -
18 ist ein Blockschaubild, das eine beispielhafte Mehrchip-Speicherimplementierung veranschaulicht. -
19 veranschaulicht Techniken zum Stapeln zweier DRAM-Kern-Chips hinter einem einzelnen Schnittstellen-Chip. - DETAILLIERTE BESCHREIBUNG
- Die Offenbarung der vorläufigen US-Patentanmeldung mit der Seriennummer 60/693,631 mit dem Titel "Methods and Apparatus for Integrating Multi-Chip Memory Devices", eingereicht am 24. Juni 2005, wird hiermit ausdrücklich durch Bezugnahme in den vorliegenden Text aufgenommen.
- Aus der Untersuchung mehrerer verschiedener DRAM-Architekturen wird deutlich, dass die internen Organisationen der DRAMs recht ähnlich sind. Zum Beispiel bestehen ein × 16 (× 16 bezeichnet die externe Datenbreite) 256 Mb-SDRAM, ein × 16 256 Mb-DDR-SDRAM und ein × 16 256 Mb-DDR2-SDRAM aus:
Steuerlogikblock;
Adresseingaberegister und Decodierer;
Speicherarrays, welche die Daten speichern;
Datenauswahlschaltung (I/O-Durchschaltsteuerung);
Datenleseschaltung; und
Datenschreibschaltung. - Es ist klar, dass die meisten der Blöcke über alle drei Architekturen hinweg gleich sind. Die Hauptunterschiede liegen im Steuerlogikblock (der neben anderen Funktionen das Protokoll implementiert), in der Breite der Daten, auf die je Spaltenadresse zugegriffen wird, und in der Daten-I/O-Sektion.
- Diese werden gewöhnlich als Teil der Schnittstellensektion des DRAM betrachtet, während der Rest der Schaltkreise (Adressendecodierer, Speicherarrays und Datenauswahl) als ein Teil des Speicherkerns betrachtet wird. Die Kern-Zeitsteuerungsparameter werden in der Regel in absoluten Zeiteinheiten (Sekunden) anstatt in Taktperioden angegeben. Zum Beispiel listet das Micron 256 Mb DDR2-SDRAM-Datenblatt die folgenden Kern-Zeitsteuerungsparameter auf: Tabelle 1
Geschwindigkeitseinstufung tRCD (ns) tRP (ns) tRC (ns) –5E 15 15 55 –37E 15 15 55 –3 15 15 55 –3E 12 12 54 - Gleichermaßen nennt das Micron 256 Mb DDR-SDRAM-Datenblatt die folgenden Zeitsteuerungsspezifikationen: Tabelle 2
Geschwindigkeitseinstufung tRCD (ns) tRP (ns) tRC (ns) –75Z 20 20 65 –75 20 20 65 - Das Micron 256 Mb SDRAM-Datenblatt offenbart die folgenden Spezifikationen: Tabelle 3
Geschwindigkeitseinstufung tRCD (ns) tRP (ns) tRC (ns) –7E 15 15 60 –75 20 20 66 - Obgleich also das Protokoll und die Geschwindigkeit von SDRAM, DDR-SDRAM und DDR2-SDRAM recht verschieden sind, ist klar, dass der interne Kern oder das Array aller dieser Typen von DRAMs ähnliche Charakteristika hat. Wir können sogar noch weiter gehen und bemerken, dass alle synchronen DRAMs aus einem asynchronen Kern und einer Schnittstelle bestehen, die das Protokoll, den synchronen Betrieb, die Geschwindigkeit und die Zeichengabe definieren. Der Speicherkern umfasst in der Regel etwa 90%–95% der gesamten Chipfläche.
- In der derzeitigen Praxis werden der Speicherkern und die Schnittstelle auf einem gemeinsamen Chip integriert. Der Nachteil bei dieser Vorgehensweise ist, dass zum Beispiel eine Änderung des Protokolls, der Geschwindigkeit oder der Zeichengabe ein Umkonstruieren (re-design) des gesamten Chips erfordert. Das ist gewöhnlich sehr teuer und zeitaufwändig, so dass es nicht möglich ist, spezielle oder kundenspezifische DRAMs rasch und kosteneffektiv auf den Markt zu bringen. Eine Ausführungsform der Erfindung umfasst eine Mehrchip-Implementierung, wobei ein oder mehrere DRAM-Kern-Chips an einem Schnittstellen-Chip befestigt werden. Der Schnittstellen-Chip sitzt zwischen dem elektronischen Hostsystem und den DRAM-Kern-Chips. Oder anders ausgedrückt: Man kann sich den Schnittstellen-Chip als eine "Hülle" ("wrapper") vorstellen, welche die DRAM-Kern-Chips umgibt. Das Partitionieren des herkömmlichen DRAMs in einen DRAM-Kern-Chip und einen Schnittstellen-Chip sollte vorzugsweise in einer solchen Weise erfolgen, dass die Funktionen und Schaltkreise, die über viele verschiedene Architekturen hinweg relativ konstant sind, in dem DRAM-Kern-Chip verbleiben, während die Funktionen und Schaltkreise, die zwischen den verschiedenen Architekturen variieren, auf den Schnittstellen-Chip verlagert werden.
- Der DRAM-Kern-Chip kann so gestaltet sein, dass er für eine große Anzahl von Märkten geeignet ist (d. h. ein "Universalkern"). Der Schnittstellen-Chip kann nun so gestaltet werden, dass er exakt die Bedürfnisse eines Marktes und sogar exakt die Bedürfnisse einzelner Kunden in diesem Markt erfüllt. Zur Veranschaulichung ermöglicht zum Beispiel die vorgeschlagene Lösung den Entwurf eines Schnittstellen-Chips, der exakt die Bedürfnisse von Nokia für den Zelltelefonmarkt (cell telephone market) erfüllt, und eines weiteren Schnittstellen-Chips, der exakt die Bedürfnisse von Motorola für den Zelltelefonmarkt erfüllt.
- Um den Bedürfnissen der verschiedenen Märkte gerecht zu werden, muss der DRAM-Kern-Chip in der Lage sein, über einen weiten Bereich von Frequenzen hinweg zu arbeiten, muss in der Lage sein, hohe Datenraten zu unterstützen, und muss geringe Kosten haben. In einer Ausführungsform ist der DRAM-Kern-Chip asynchron, breit und arbeitet mit seiner Eigengeschwindigkeit. Im Fall moderner DRAM-Kerne beträgt die Eigengeschwindigkeit zwischen 5 ns und 10 ns je Spaltenzugriff, was einem synchronen Betrieb mit 100 MHz bis 200 MHz entspricht. Das heißt, ein moderner DRAM-Kern kann mit einem externen Speicherbus oder einer Schnittstelle mithalten, der bzw. die mit einer Geschwindigkeit von 100 MHz bis 200 MHz arbeitet. So können also für den Fall eines synchronen DRAM, der mit 100 MHz bis 200 MHz arbeitet und n Bits breit ist (in der Regel 1 ≤ n ≤ 32), einmal in jedem Taktzyklus n Bits aus dem DRAM-Kern abgerufen werden. Genau so arbeiten SDRAMs.
- Neuere synchrone DRAMs arbeiten mit höheren Taktgeschwindigkeiten. JEDEC definiert die DDR-SDRAM-Spezifikation mit externen Datenraten von 200 MHz, 266 MHz, 333 MHz und 400 MHz. Eine noch neuere Spezifikation mit der Bezeichnung DDR2-SDRAM ist mit externen Datenraten von 400 MHz, 533 MHz, 667 MHz und 800 MHz definiert worden. Derzeit arbeitet man bei JEDEC an der Definierung einer DDR3-SDRAM-Spezifikation, die sich über Datenraten von 800 MHz bis 1600 MHz erstreckt. GDDR-, GDDR2- und GDDR3-SDRAMs arbeiten in der Regel schneller als die DDR-, DDR2- und DDR3-SDRAMs. Obgleich jedoch die externe Datenrate sehr rasch zugenommen hat, hat die Geschwindigkeit des DRAM-Kerns nicht Schritt gehalten. Um die Lücke zwischen der externen Datenrate und der internen Kerngeschwindigkeit zu überbrücken, hat die DRAM-Industrie eine Technik übernommen, die als "Vorabruf" ("pre-fetching") bezeichnet wird.
- Ein Vorabruf beinhaltet das Zugreifen auf mehr Bits als die externe Datenbusbreite bei jedem Spaltenzugriff. Zur Veranschaulichung greift zum Beispiel ein n Bit breiter DDR-SDRAM bei jedem Spaltenzugriff auf 2n Bits zu. Dadurch kann der externe Datenbus mit 200 MHz bis 400 MHz arbeiten, während der interne Speicherkern jeweils mit 100 MHz bis 200 MHz arbeitet.
1 ist ein Blockschaubild, das einen herkömmlichen DRAM-Chip veranschaulicht. Ein DRAM-Chip100 umfasst einen DRAM-Kern110 , einen internen Datenbus120 , eine DRAM-Schnittstelle130 und einen externen Datenbus140 . Tabelle 4 zeigt das Konzept des Vorabrufens für einen DRAM-Chip. Tabelle 4Protokoll Externe Datenbusbreite 140 Interne Datenbusbreite 120 Externe Datenrate (MHz) Interne Datenrate (MHz) SDRAM N n 66–133 66–133 DDR-SDRAM N 2n 200–400 100–200 DDR2-SDRAM n 4n 400–800 100–200 DDR3-SDRAM (vorgeschlagen) n 8n 800–1600 100–200 - Das bedeutet, dass der Universal-DRAM-Kern-Chip genügend breit sein muss, um die Datenraten zu unterstützen, die von vielen verschiedenen Märkten benötigt werden. Natürlich gibt es eine Grenze, wie breit der Universal-DRAM-Kern-Chip sein kann, bevor er beginnt, sich negativ auf die Kosten des Chips auszuwirken. Wenn die Breite des DRAM-Kern-Chips so groß ist, dass entweder der Kern-Chip oder der Schnittstellen-Chip auf eine Kontaktstellengrenze stößt ("pad limited") (insbesondere den Kern-Chip), so wären die Kosten dieser Lösung im Allgemeinen sehr hoch.
- Moderne DRAMs weisen auch mehrere Bänke auf. Eine Bank ist eine Sektion des DRAM-Kerns, die einen unabhängigen Zugriff gestattet. Der DRAM-Kern wird in Bänke aufgeschlüsselt, die gleichzeitig aktiv sein können. Innerhalb jeder Bank kann immer nur eine einzige Zeile auf einmal offen sein. Die meisten DRAMs mit Dichten bis 512 Mb sind in 4 Bänken organisiert. DRAMs mit 1 Gb (und eventuell bis zu 4 Gb) sind in 8 Bänken organisiert, aber nur 4 Bänke können innerhalb eines bestimmten Zeitfensters aktiviert werden. Dies wird durch Leistungs- und Wärmeprobleme begrenzt. Darum muss der Universal-DRAM-Kern-Chip in der Lage sein, mehrere Bänke zu unterstützen.
- Betrachten wir die interne Organisation eines × 16 256 Mb-SDRAM. Ein × 16 256 Mb-SDRAM kann 4 Bänke haben, von denen jede 64 Mb groß ist. Jede Bank kann als aus 16 Sub-Arrays bestehend begriffen werden, wobei jedes Sub-Array eine 8192×512-Matrix aus Speicherzellen aufweist. Das heißt, jedes Sub-Array hat 8192 oder 8k Zeilen und 512 Spalten. Wenn also auf eine Bank zugegriffen wird, so wird in jeder der 16 Sub-Arrays in der Bank auf eine bestimmte Zeile zugegriffen (sie wird aktiviert). Die Zeile wird durch die Zeilenadresse bestimmt. Nachdem die 16 Zeilen aktiviert sind, wird ein bestimmtes Bit in jeder Zeile ausgewählt. Das Bit wird durch die Spaltenadresse spezifiziert. Bei jedem Zugriff auf eine Bank wird also auf 16 Bits zugegriffen.
-
2 veranschaulicht eine typische Organisation eines modernen 4-Bank-SDRAM. Die Speicherzellen sind in vier Bänken angeordnet: Bank 0 (220 ), Bank 1 (210 ), Bank 2 (230 ) und Bank 3 (240 ). Jede Bank enthält P × Q × 16 Zellen (zum Beispiel P = 8192 und Q = 512 für einen 256 Mb-SDRAM). Jeder Bank sind Wortleitungstreiber (275 ,280 ,285 und290 ) und Leseverstärker (255 ,260 ,265 und270 ) zugeordnet. Die Bänke werden mit Hilfe eines MUX250 ausgewählt. - In einer Ausführungsform sind die Bänke in Sub-Arrays organisiert.
3 ist ein Blockschaubild, das eine Ausführungsform von Bänken veranschaulicht, die in Sub-Arrays angeordnet sind. Für diese Ausführungsform hat jede Bank 16 Sub-Arrays (wobei jedes Sub-Array 8K × 512 groß ist), weil der DRAM als ein × 16-Speicher organisiert ist. - Betrachten wir die interne Organisation eines × 16 256 Mb-DDR-SDRAM. Der × 16 256 Mb-DDR-SDRAM ist ähnlich dem × 16 256 Mb-SDRAM, mit einigen Änderungen am Speicherkern, organisiert. Die wichtigeren Änderungen an der Kern-Organisation sind:
Jede Bank hat 32 Sub-Arrays; und
jedes Sub-Array ist nun eine 8192×256-Matrix (d. h. P = 8192, Q = 256). Der Grund dafür, 32 Sub-Arrays zu haben, ist, dass DDR-SDRAM-Speicher einen Vorabruf von 2n verwendet. Da dies ein × 16 DDR-Speicher ist, müssen von jeder Bank auf 32 Bits für eine Lese- oder Schreiboperation zugegriffen werden. - Es ist zu beachten, dass der Vorabruf auf mehrere Weisen erfolgen kann. Betrachten wir ein Speicherarray, das als eine P×Q-Matrix organisiert ist, die einen 2n-Vorabruf unterstützen muss. Eine Herangehensweise ist das Teilen des P×Q-Arrays in zwei Arrays (d. h. zwei P×Q/2 Arrays) und das parallele Zugreifen auf beide Arrays, so dass wir 2 Bits je Spaltenadresse bekommen. Eine weitere Herangehensweise ist, das Array nicht zu spalten, sondern den Spaltendecodierer so zu modifizieren, dass 2 Bits für jede Spaltenadresse ausgewählt werden (oder anders ausgedrückt: das am wenigsten signifikante Bit der Spaltenadresse wird nicht verwendet). Es werden einige Ausführungsformen der Erfindung beschrieben, welche die erste Herangehensweise nutzen. Jedoch sind die Lehren der vorliegenden Erfindung auf verschiedene Vorabruf-Implementierungen anwendbar.
- Sehen wir uns die Organisation eines × 16 256 Mb DDR2-SDRAM an, so ist der × 16 256 Mb DDR2-SDRAM ähnlich dem × 16 256 Mb-SDRAM (und dem × 16 256 Mb-DDR-SDRAM) organisiert. Im Folgenden werden einige der Änderungen am Speicherkern dargelegt:
Jede Bank hat 64 Sub-Arrays. Jedes Sub-Array ist nun eine 8192×128-Matrix (d. h. P = 8192, Q = 128). Der Grund für die 64 Sub-Arrays je Bank ist, dass DDR2-SDRAM einen 4n-Vorabruf verwendet. Da dies ein × 16 DDR2-Speicher (n = 16) ist, muss von jeder Bank auf 64 Bits für eine Lese- oder Schreiboperation zugegriffen werden. - In allen Fällen (SDRAM, DDR, DDR2) werden Datenbits zu/von jeder Bank zu einem Multiplexer/Demultiplexer (im Weiteren als ein MUX bezeichnet) geleitet, der seinerseits mit den externen DQ-Pins verbunden ist. Dieser MUX befindet sich in der Regel in der Mitte des DRAM-Chips.
4 veranschaulicht ein Blockschaubild einer Schnittstelle und mehrerer Bänke in einem DRAM. Wie in4 gezeigt, wird auf Bank 0 (410 ), Bank 1 (420 ), Bank 2 (430 ) und Bank 3 (440 ) durch die Schnittstelle450 zugegriffen. Es ist zu beachten, dass für SDRAM m = n, für DDR-SDRAM m = 2n, für DDR2-SDRAM m = 4n und für DDR3-SDRAM (vorgeschlagen) m = 8n ist. Es ist des Weiteren zu beachten, dass der Daten-MUX in der Regel Teil der Schnittstelle ist. - Diese Anordnung funktioniert gut für einen herkömmlichen DRAM, da sich alles auf einem einzelnen Chip befindet. Jedoch befindet sich in einer Ausführungsform der Erfindung die Schnittstelle auf einem separaten Chip. Wenn wir nur die Schnittstelle allein umverlagern würden (auf einen anderen Chip), ohne den Speicherkern anzutasten, dann würde die Anzahl der I/O-Kontaktstellen sowohl auf dem Speicherkern-Chip als auch auf dem Schnittstellen-Chip für einen × 16 4-Bank-Implementierung recht groß werden, wie in Tabelle 5 unten gezeigt.
5 ist ein Blockschaubild, das einen DRAM-Chip veranschaulicht, wobei eine Schnittstelle entfernt wurde. Für diese Ausführungsform sind Bank 0 (510 ), Bank 1 (520 ), Bank 2 (530 ) und Bank 3 (540 ) mit den I/O-Kontaktstellen550 ,560 ,570 bzw.580 gekoppelt. Wenn wir nur die Daten-Pins betrachten und die Adress-, Befehls-, Strom- und Erdungs-Pins ignorieren, so können wir sehen, dass die Anzahl der Datensignale, die den Chip zwischen dem DRAM-Kern-Chip und dem Schnittstellen-Chip verlassen müssen, 4 m ist. Tabelle 5Protokoll Externe Datenbusbreite (n) m Gesamtzahl der Off-Chip-Datengins (4 m) SDRAM 16 16 64 DDR-SDRAM 16 32 128 DDR2-SDRAM 16 64 256 DDR3-SDRAM 16 128 512 - Es ist also ganz klar zu erkennen, dass ein Entfernen der Schnittstelle ohne Antasten des Rests des Speicherkerns rasch zu einer sehr großen Anzahl von Off-Chip-Verbindungen führt, speziell bei größeren externen Datenbusbreiten und höheren Datengeschwindigkeiten (weil die Menge der Vorabrufe mit höheren Datengeschwindigkeiten zunimmt). Unter diesen Bedingungen stoßen entweder der DRAM-Kern-Chip oder der Schnittstellen-Chip oder beide auf eine Kontaktstellengrenze, wodurch die Kosten der Gesamtlösung steigen.
- Um die Anzahl von Off-Chip-Verbindungen zwischen dem DRAM-Kern-Chip und dem Schnittstellen-Chip zu verringern, erfolgt in einer Ausführungsform ein Teil des Multiplexens oder das gesamte Multiplexen des Daten-I/O von den Bänken in dem Kern-Chip selbst.
- Eine Option ist, alle Datenbits von jeder Bank zu einem zentralen MUX zu leiten und dann die andere Seite des MUX mit Off-Chip-Treibern zu verbinden. Das ähnelt im Wesentlichen der momentanen Praxis für mittig gebondete DRAMs.
6 veranschaulicht eine Ausführungsform für einen mittig gebondeten DRAM-Kern-Chip. Für dieses Beispiel enthält der integrierte Schaltkreis600 Bank 0 (610 ), Bank 1 (620 ), Bank 2 (630 ) und Bank 3 (640 ), die mit dem MUX650 gekoppelt sind. Der MUX650 ist über Bonddrähte680 durch I/O-Kontaktstellen660 mit Substratbond-Kontaktstellen670 verbunden. - Der Nachteil dieser Herangehensweise ist, dass Bonddrähte
680 , welche die I/O-Kontaktstellen660 auf dem DRAM-Kern-Chip mit den Substratbond-Kontaktstellen670 verbinden, recht lang werden. Lange Bonddrähte haben eine erhebliche Induktanz und begrenzen die Geschwindigkeit, mit der der Speicherchip arbeiten kann. - In einer weiteren Ausführungsform wird eine Randbondung für den Kern-Chip verwendet.
7 veranschaulicht eine Ausführungsform für einen randgebondeten DRAM-Kern-Chip. Für diese Ausführungsform enthält der integrierte Schaltkreis700 Bank 0 (710 ), Bank 1 (720 ), Bank 2 (730 ) und Bank 3 (740 ). I/O-Kontaktstellen750 , die sich auf dem Siliziumchip705 befinden, sind über Bonddrähte780 mit den Substratbond-Kontaktstellen760 verbunden. - Wenn der DRAM-Kern mit einer Bank je Quadrant organisiert wäre, dann wäre die Anzahl der Daten-I/O-Kontaktstellen gleich 4 m, wie zuvor veranschaulicht. Die andere Option ist, die Datenbits von jeder Bank zu einem zentral angeordneten MUX zu leiten (wie in
6 gezeigt) und dann die Signale von der anderen Seite des MUX zur Peripherie des Chips zu leiten. Das bedeutet jedoch, dass die Datensignale den Chip zweimal durchqueren müssen – einmal von der Bank zu dem zentralen MUX und einmal von dem zentralen MUX zu der Peripherie. Das erhöht die Komplexität der Leiterbahnverlegung auf der Platine, kann möglicherweise eine zusätzliche Metallschicht auf dem Chip erfordern (höheren Kosten) und erhöht die Latenz des Speicherkerns. - In einer weiteren Ausführungsform wird eine erfindungsgemäße Architektur "mit verteilten Bänken" verwendet. In dieser Architektur wird eine Bank über alle 4 Quadranten verteilt (oder gestreut), anstatt eine Bank in nur einem einzigen Quadranten zu konzentrieren. Mittels dieser Architektur wählen Daten-MUXs, die sich in allen 4 Quadranten befinden, die entsprechende Bank aus, und die Datensignale, die der ausgewählten Bank entsprechen, können auf einfache Weise zu der Peripherie des Chips geleitet werden.
-
8 veranschaulicht eine Ausführungsform für eine Architektur mit konzentrierten Bänken. Zum Zweck dieser Veranschaulichung wird ein × 16 256 Mb-4-Bank-DDR2-SDRAM-Kern verwendet. Es kann jedoch jeder beliebige Typ eines DRAM mit anderen externen Datenbreiten, einer anderen Anzahl von Bänken, einer anderen Dichte und einer anderen Vorabruf-Menge verwendet werden, ohne vom Geist oder Geltungsbereich der Erfindung abzuweichen. Wie zuvor gezeigt, besteht jede Bank (810 ,820 ,830 und840 ) in einem × 16 256 Mb-4-Bank-DDR2-SDRAM aus 64 Sub-Arrays, wobei jedes Sub-Array als ein 8192 × 128-Array von Speicherzellen organisiert ist. -
9 veranschaulicht eine Ausführungsform für eine Architektur mit verteilten Bänken. Für diese Ausführungsform ist der DRAM-Kern-Chip in vier Quadranten (910 ,920 ,930 und940 ) aufgeteilt. Jeder Quadrant enthält einen Abschnitt einer Bank. -
10 veranschaulicht eine Ausführungsform für einen Quadranten in einem DRAM-Kern-Chip mit einer Architektur mit verteilten Bänken. Wie zuvor besprochen, gibt es 64 Sub-Arrays je Quadrant, wobei jedes Sub-Array eine 8192×128-Matrix ist. Anstatt alle 64 Sub-Arrays in einem einzelnen Quadranten einer einzelnen Bank in der Architektur mit konzentrierten Bänken zuzuweisen, gibt es 16 Sub-Arrays für jede der 4 Bänke innerhalb eines einzelnen Quadranten in der Architektur mit verteilten Bänken. In der Ausführungsform der Architektur mit verteilten Bänken sind lokale Daten-MUXs in jedem Quadranten angeordnet, um eine der vier Bänke auszuwählen. -
11 ist ein Blockschaubild, das eine Ausführungsform eines Universal-DRAM-Kern-Chips mit einer Architektur mit verteilten Bänken veranschaulicht. Für diese Ausführungsform sind die Bänke von DRAM-Zellen zwischen den Quadranten1110 ,1120 ,1130 und1140 verteilt. Ein Adressendecodierer1150 , der sich in der Mitte des Chips befindet, steuert die Wortleitungstreiber1155 ,1164 ,1170 und1176 in den Quadranten1110 ,1120 ,1130 bzw.1140 . Die Daten von den Bank-Sub-Arrays werden an Leseverstärker (1157 ,1166 ,1172 und1178 ) ausgegeben und in die jeweiligen Bankauswahl-MUXs (1160 ,1168 ,1174 und1180 ) eingegeben. Die Daten werden dann zu Daten-I/O-Kontaktstellen1162 geleitet, die sich in der Nähe für jeden der Quadranten befinden. - Da von dem Kern-Chip für jede Lese- oder Schreiboperation auf 64 Datenbits zugegriffen wird, kann der Schnittstellen-Chip so gestaltet oder konfiguriert sein, dass er ähnlich einem × 16 DDR2-SDRAM, × 8 DDR2- SDRAM, × 4 DDR2-SDRAM, × 2 DDR2-SDRAM oder × 1 DDR2-SDRAM arbeitet. Der Schnittstellen-Chip kann praktisch so gestaltet sein, dass er jede Datenbreite zwischen × 1 und × 16 unterstützt, wenn er in einem 4n-Vorabrufmodus arbeitet.
- Die Architektur mit verteilten Bänken ist flexibel genug, um Protokolle wie SDRAM, DDR-SDRAM, DDR2-SDRAM und DDR3-SDRAM zu unterstützen. Zum Beispiel kann der in
11 gezeigte DRAM-Kern-Chip so konfiguriert oder verwendet werden, wie in12 gezeigt, um DDR2-Geschwindigkeiten zu unterstützen.12 ist ein Blockschaubild, das einen DRAM-Kern-Chip mit einer Architektur mit verteilten Bänken veranschaulicht, der dafür konfiguriert ist, DDR2-Geschwindigkeiten zu unterstützen. Der MUX1210 wählt 64 Bits an Daten für eine der Bänke (1220 ,1230 ,1240 und1250 ) aus. MUX1210 repräsentiert die Daten-MUXs, die sich in allen vier Quadranten auf dem DRAM-Kern-Chip befinden. - Der in
11 gezeigte DRAM-Kern-Chip kann auch so konfiguriert oder verwendet werden, wie in13 gezeigt, um DDR-SDRAM-Geschwindigkeiten zu unterstützen, wenn er in einem 2n-Vorabrufmodus betrieben wird.13 ist ein Blockschaubild, das einen DRAM-Kern-Chip mit einer Architektur mit verteilten Bänken veranschaulicht, der dafür konfiguriert ist, DDR-Geschwindigkeiten und externe Busbreiten von 17 bis 32 Bits zu unterstützen. Der MUX1310 wählt 64 Bits an Daten für eine der Bänke (1320 ,1330 ,1340 und1350 ) aus. Der in13 gezeigte Betriebsmodus kann mit dem entsprechenden Schnittstellen-Chip verwendet werden, um externe Datenbreiten von 17 bis 32 in einem 2n-Vorabrufmodus zu unterstützen. Der gleiche DRAM-Kern-Chip kann mit dem entsprechenden Schnittstellen-Chip verwendet werden, um externe Datenbreiten von 9 bis 16 in einem 2n-Vorabrufmodus zu unterstützen, wenn er wie in14 gezeigt betrieben wird.14 ist ein Blockschaubild, das einen DRAM-Kern-Chip mit einer Architektur mit verteilten Bänken veranschaulicht, der dafür konfiguriert ist, DDR-Geschwindigkeiten und externe Busbreiten von 9 bis 16 Bits zu unterstützen. Für diese Ausführungsform wählt der MUX1410 32 Bits an Daten für eine der Bänke (1420 ,1430 ,1440 und1450 ) aus. - Der gleiche DRAM-Kern-Chip kann auch mit dem entsprechenden Schnittstellen-Chip verwendet werden, um externe Datenbreiten von 1 bis 8 in einem 2n-Vorabrufmodus zu unterstützen.
15 ist ein Blockschaubild, das einen DRAM-Kern-Chip mit einer Architektur mit verteilten Bänken veranschaulicht, der konfiguriert ist, DDR-Geschwindigkeiten und externe Busbreiten von 1 bis 8 Bits zu unterstützen. Für diese Ausführungsform wählt der MUX1510 16 Bits an Daten für eine der Bänke (1520 ,1530 ,1540 und1550 ) aus. - Aus diesen Architekturen kann die interne Datenbusbreite (die Breite des Busses zwischen dem DRAM-Kern-Chip und dem Schnittstellen-Chip) so konfiguriert werden, dass sie an die benötigte Vorabruf-Menge (die durch die externe Datenrate bestimmt wird) und die externe Datenbusbreite angepasst ist. Der externe Datenbus ist der Bus von dem Schnittstellen-Chip zu dem ASIC oder Speicher-Controller. Der DRAM-Kern-Chip, wie in
-
11 gezeigt, kann dafür konfiguriert sein, die folgenden in Tabelle 6 gezeigten Modi und Anforderungen zu unterstützen. Tabelle 6Interne Datenbusbreite Verwendeter Vorabruf Kleinste externe Datenbusbreite Größte externe Datenbusbreite 64 8n 1 8 4n 1 16 2n 1 32 1n 1 64 32 8n 1 4 4n 1 8 2n 1 16 1n 1 32 16 8n 1 2 4n 1 4 2n 1 8 1n 1 16 - Es ist zu beachten, dass:
der vorgeschlagene DDR3-SDRAM ein Beispiel eines 8n-Vorabruf-Protokolls ist;
der DDR2-SDRAM ein Beispiel eines 4n-Vorabruf-Protokolls ist;
der DDR-SDRAM ein Beispiel eines 2n-Vorabruf-Protokolls ist; und
der SDRAM ein Beispiel eines 1n-Vorabruf-Protokolls ist (d. h. es wird kein Vorabruf benötigt). - Auch hier können für den in
11 gezeigten DRAM-Kern-Chip 3 Betriebsmodi definiert werden, und ein 2-Bit-Binärcode kann zugewiesen werden, um sie wie in Tabelle 7 gezeigt darzustellen. Tabelle 7Betriebsmodus (Modus[1:0]) Interne Datenbusbreite 00 64 01 32 10 16 11 Undefiniert/Reserviert - Diese zwei Bits (Modus[1:0]) können Eingänge in den DRAM-Kern-Chip sein, so dass die interne Datenbusbreite durch externe Mittel ausgewählt wird. Zum Beispiel können die Modus[1:0]-Eingänge in den Kern-Chip mittels Sicherungen auf dem Kern-Chip oder auf dem Schnittstellen-Chip oder mittels Pull-up- oder Pull-down-Widerständen in dem Gehäuse jedes Chips (oder in dem gemeinsamen Gehäuse) oder auf der Leiterplatte ausgewählt werden, oder können durch ein Register auf dem Schnittstellen-Chip angesteuert werden, oder können ein Teil der Adresseingabe in den Kern-Chip sein.
- Nehmen wir an, dass die Modus[1:0]-Eingänge in den DRAM-Kern-Chip durch ein Register in dem Schnittstellen-Chip gesteuert werden.
16 veranschaulicht eine Ausführungsform für einen Abschnitt eines DRAM- Kern-Chips, der einen Decodierer zum Auswählen eines Betriebsmodus' enthält. Dem Decodierer1610 in dem Kern-Chip sind die Modus[1:0]-Eingänge bekannt, wie in16 gezeigt. - Es ist zu beachten, dass die unten offenbarten Ausführungsformen nur zum Zweck der Erläuterung des Konzepts auf dem in
11 gezeigten DRAM-Kern-Chip basieren und dass die folgenden Ausführungsformen auch auf DRAM-Kern-Chips mit anderen Dichten, einer anderen Anzahl von Bänken, einer anderen internen Organisation und einer anderen Anzahl von Sub-Arrays Anwendung finden. Der Einfachheit halber ist nur die Bank 0 gezeigt, auf die in den verschiedenen Betriebsmodi zugegriffen wird. - Die Modusdecodierer-Wahrheitstabelle ist unten in Tabelle 8 gezeigt. In Tabelle 8 unten ist:
- RA
- = Zeilenadresse (Row Address)
- X
- = Nicht beachten (Don't care)
- H
- = Festgestellt (Asserted)
- L
- = Nicht festgestellt (Not Asserted)
- Auf der Grundlage der Techniken der vorliegenden Erfindung kann ein Universal-DRAM-Kern-Chip, wie zum Beispiel die in
11 gezeigte Ausführungsform, dafür konfiguriert werden, eine breite Vielzahl verschiedener Datengeschwindigkeiten und Breiten zu unterstützen. Zum Beispiel kann der in11 gezeigte Kern-Chip Datenraten bis zu 8 × f MB/s unterstützen, wobei f die maximale Taktrate (in MHz) ist, mit der der DRAM-Kern synchron mit dem externen Datenbus arbeiten kann, ohne einen Vorabruf zu verwenden (d. h. mit einem Vorabruf von 1n). Für moderne DRAM-Prozesse und -Designs liegt f in der Regel zwischen 100 MHz und 200 MHz. Somit unterstützt der in11 gezeigte DRAM-Kern-Chip maximale Datenraten zwischen 800 MB/s und 1600 MB/s (1,6 GB/s). - Um kundenspezifischen Speicher kosteneffektiv herzustellen, ist es unverzichtbar, dass der DRAM-Kern-Chip in einer Vielzahl verschiedener Märkte verwendet wird. Dies senkt aufgrund wirtschaftlicher Größenvorteile die Kosten des Kern-Chips. Da der Speicherkern in der Regel 90% bis 95% der Siliziumfläche ausmacht, können die Gesamtkosten gesenkt werden. Hier können wir zwei Dinge feststellen:
Einige Märkte für den Universal-DRAM-Kern-Chip ziehen einen niedrigen Stromverbrauch vor und verzichten dafür auf Leistung (zum Beispiel zellulare Telefone und andere handgehaltene Geräte), während andere Märkte einen hohen Stromverbrauch in Kauf nehmen, um eine höhere Geschwindigkeit zu erreichen (zum Beispiel PC-Grafik- und Spielekonsolen-Märkte). - Der Halbleiterfertigungsprozess ist inhärent statistischer Natur. Das heißt, wenn wir eine statistisch signifikante Anzahl identischer Chips herstellen, so werden einige der Chips nur in der Lage sein, unterhalb der Sollgeschwindigkeit zu arbeiten; einige der Chips werden in der Lage sein, innerhalb der Sollgeschwindigkeit zu arbeiten; und einige der Chips werden in der Lage sein, oberhalb der Sollgeschwindigkeit zu arbeiten. In der Branche bezeichnet man sie als langsame, typische bzw. schnelle Bauelemente. Gewöhnlich werden die schnellen Bauelemente mit einem Preisaufschlag im Vergleich zu den anderen Bauelementen verkauft, während die langsamen Bauelemente zu niedrigeren Preisen als die typischen Bauelemente verkauft werden.
- Allerdings verbrauchen langsame Bauelemente in der Regel weniger Strom als die typischen Bauelemente, die wiederum in der Regel weniger Strom verbrauchen als die schnellen Bauelemente. Wenn wir also die DRAM-Kern-Chips entsprechend ihren maximalen Arbeitsgeschwindigkeiten sortieren können (gewöhnlich als "Einteilung in Geschwindigkeitsklassen" bezeichnet), bevor sie an den Schnittstellen-Chips angebracht werden, so können wir:
Schnittstellen-Chips, die für die Niedrigstrom-Märkte vorgesehen sind (zum Beispiel eine SDRAM-artige Schnittstelle für den Zelltelefon-Markt), an den Bauelementen mit langsamem Kern anbringen;
Schnittstellen-Chips, die für die Hochleistungs-/Hochgeschwindigkeits-Märkte vorgesehen sind (zum Beispiel eine GDDR3-artige Schnittstelle für den Spielekonsolen-Markt), an den Bauelementen mit schnellem Kern anbringen; und
Schnittstellen-Chips, die für Märkte vorgesehen sind, in denen man sowohl auf Stromverbrauch als auch auf Leistung achtet (zum Beispiel eine DDR-artige Schnittstelle für den Server-Markt), an den Bauelementen mit typischem Kern anbringen. - Dadurch können wir den DVP (durchschnittlichen Verkaufspreis) aller Lösungen senken, da alle Kern-Chips ihren natürlichen eigenen Markt haben.
- Die Einteilung von Speicherchips in Geschwindigkeitsklassen erfolgt in der Regel nach ihrer Verkapselung. Es ist zu beachten, dass es auch möglich ist, eine einfache Geschwindigkeitssortierung der Speicherchips auf der Wafer-Ebene selbst vorzunehmen. Um eine Geschwindigkeitssortierung oder Einteilung in Geschwindigkeitsklassen vorzunehmen, brauchen wir ATE (Automatische Testausrüstung), auch als Tester bekannt.
- Wenn wir eine Einteilung der DRAM-Kern-Chips in Geschwindigkeitsklassen vornehmen, so müssen wir die Zeit messen, die für Basisoperationen benötigt wird, wie Lesen, Schreiben, Aktivieren (Öffnen einer oder mehrerer Seiten), Vorladen (Schließen einer oder mehrerer Seiten) und Auffrischen.
- Um diese Anforderung zu erfüllen, sind die durch die vorliegende Erfindung definierten DRAM-Kern-Chips voll funktionstüchtige asynchrone DRAM-Chips, die für einen Stand-alone-Betrieb geeignet sind. Oder anders ausgedrückt: Die DRAM-Kern-Chips enthalten alle notwendigen Schaltkreise und Fähigkeiten, die benötigt werden, um auf das interne Array zuzugreifen, das zum Speichern der Daten verwendet wird.
- Die Speicher-Hersteller, insbesondere DRAM-Hersteller, bauen Redundanz in den Speicherkern ein. Wenn zum Beispiel das Speicherarray als P × Q (P Zeilen und Q Spalten) organisiert werden soll, so wird das tatsächliche Array als (P + i) × (Q + j) gestaltet, wobei i und j im Vergleich zu P bzw. Q klein sind. Dadurch können die Speicher-Hersteller bis zu i defekte Zeilen in dem Hauptarray durch die redundanten Zeilen und bis zu j defekte Spalten in dem Hauptarray durch die redundanten Spalten ersetzen. Mit Hilfe der redundanten Zeilen und Spalten können die Speicher-Hersteller den Produktionsertrag (d. h. den Prozentsatz der voll funktionstüchtigen Chips) auf ≥ 90% steigern. In einem typischen DRAM-Fertigungsablauf werden die einzelnen Chips auf einem Wafer mit niedriger Geschwindigkeit getestet, und die teilweise funktionstüchtigen Chips (d. h. jene mit einigen defekten Zeilen und/oder Spalten) werden markiert. Die defekten Zeilen und/oder Spalten auf diesen markierten Chips werden durch die redundanten Zeilen und/oder Spalten ersetzt.
- Jedoch ist ein Chip, der die redundanten Zeilen und/oder Spalten verwendet (weil er einige defekte Zeilen und/oder Spalten hatte), langsamer als ein Chip, der keine redundanten Zeilen und/oder Spalten verwendet. Das liegt an der Art, wie Redundanz in den Speicher eingebaut wird und wie sie aktiviert wird. Darum gilt:
Schnittstellen-Chips, die für Hochleistungs-Märkte vorgesehen sind, können an den DRAM-Kern-Chips angebracht werden, die keine defekten Zeilen und/oder Spalten in dem Hauptarray aufweisen. - In einer anderen Ausführungsform werden die defekten Zeilen und/oder Spalten von Speicherkern-Chips nicht durch die redundanten Zeilen und/oder Spalten ersetzt, sondern werden dafür konfiguriert, die Speicherkern-Chips als (P/y) × (Q/z) zu betreiben, wobei y und z vorzugsweise Potenzen von 2 sind (einschließlich 20 = 1). Diese DRAM-Kern-Chips können dann an Schnittstellen-Chips angebracht werden, die für Hochleistungs-Märkte vorgesehen sind.
- Wie wir zuvor gesehen haben, verwenden die DRAM-Hersteller den Vorabruf, um höhere externe Datenraten zu unterstützen. Zum Beispiel verwendet DDR2-SDRAM einen 4n-Vorabruf. Das bedeutet, dass für einen n Bit breiten externen Datenbus von dem Speicherkern für jeden Lese- oder Schreibvorgang auf 4n Datenbits zugegriffen wird. In einem herkömmlichen DRAM (wo sich der Speicherkern und die Schnittstelle auf demselben Chip befinden) erhöht das Erhöhen der Vorabruf-Menge die Menge der metallischen Verbindungen auf dem Chip, was eine moderate Auswirkung auf die Kosten hat. Bei der hier beschriebenen Erfindung kann das Erhöhen der Vorabruf-Menge entweder bei dem Speicherkern-Chip oder bei dem Schnittstellen-Chip oder bei beiden eine Kontaktstellengrenze verursachen. Das Auftreten einer Kontaktstellengrenze kann die Kosten beträchtlich erhöhen.
- Der Burst-Modus ist eine weitere Technik, die verwendet werden kann, um die Datenrate von Speicherchips zu erhöhen. Im Burst-Modus liest oder schreibt der Speicherchip mehrere Datenbits je Spaltenadresse. Zum Beispiel greift ein n Bit breiter (externe Datenbusbreite) Speicherchip, der für einen Burst-Modus von 4n konfiguriert ist, für eine bestimmte Spaltenadresse auf 4n Bits von dem Speicherkern zu. Dies ähnelt also im Wesentlichen einem 4n-Vorabruf, außer dass im Burst-Modus dieselben Datendrähte verwendet werden. Oder anders ausgedrückt: In einem Speicherchip, der einen 4n-Burst-Modus (aber keinen 4n-Vorabruf) unterstützt, ist der interne Datenbus zwischen dem Speicherkern und der Schnittstelle nur n Bits breit. Jede Leitung in dem internen Bus transportiert 4 Datenbits, die zeitlich getrennt sind.
- Der Unterschied zwischen Vorabruf und Burst-Modus ist in den
17a und17b gezeigt.17a ist ein Blockschaubild, das die Beziehung zwischen der internen Datenbusrate und der externen Datenbusrate für einen 4n-Vorabruf veranschaulicht. Der Speicherkern1710 ist über den internen Datenbus1715 mit 4n bei f1 Hz Datenrate mit der Speicherschnittstelle1720 gekoppelt. Die Speicherschnittstelle1720 ist mit dem externen Datenbus1725 gekoppelt, und unter diesen Bedingungen arbeitet der externe Datenbus mit einer Datenrate n bei 4 × f2 Hz.17b ist ein Blockschaubild, das die Beziehung zwischen der internen Datenbusrate und der externen Datenbusrate für einen Burst-Modus mit einer Länge von 4n veranschaulicht. Der Speicherkern1730 ist über den internen Datenbus1740 mit n bei 4 × f2 Hz Datenrate mit der Speicherschnittstelle1750 gekoppelt. Die Speicherschnittstelle1750 ist mit dem externen Datenbus1760 gekoppelt, und für den Burst-Betriebsmodus arbeitet der externe Datenbus mit einer Datenrate n bei 4 × f2 Hz. - In der Regel ermöglicht ein Vorabruf höhere externe Datenraten als der Burst-Modus. Jedoch erhöht der Burst-Modus nicht die Menge der Off-Chip-Verbindungen zwischen dem Kern-Chip und dem Schnittstellen-Chip. Darum ist es in einigen Ausführungsformen bevorzugt, den DRAM-Kern-Chip dieser Erfindung mit Burst-Modus-Fähigkeit auszustatten.
- Wie zuvor angesprochen, ist einer der Aspekte dieser Erfindung die Möglichkeit, die Speicherkern-Chips zu testen und in Geschwindigkeitsklassen einzuteilen und dann die entsprechenden Schnittstellen-Chips anzubringen. Das Testen und Einteilen in Geschwindigkeitsklassen erfolgt bei dem DRAM-Kern-Chip gewöhnlich auf einem Tester. Das erfordert, dass der Kern-Chip ausreichend starke Ausgangstreiber hat, um die Eingänge des Testers anzusteuern, die gewöhnlich um einige Entfernung (mehrere Inch) von den Ausgängen des Kern-Chips entfernt liegen. Jedoch befinden sich im normalen Betriebsmodus die Eingänge des Schnittstellen-Chips viel näher (< 1'') an den Ausgängen des Kern-Chips. Darum ist es im normalen Betriebsmodus nicht notwendig, starke Ausgangstreiber in dem Kern-Chip zu haben. Um beide Anforderungen zu erfüllen, hat der DRAM-Kern-Chip in einigen Ausführungsformen vorzugsweise Ausgangstreiber, deren Stärke oder Ansteuerungsfähigkeit justierbar ist. Zum Beispiel kann der Kern-Chip standardmäßig mit Ausgangstreibern von normaler Stärke ausgestattet sein, die in der Lage sind, Signale über einige Distanz zu den Eingängen des Testers anzusteuern. Wenn jedoch ein Schnittstellen-Chip an dem Kern-Chip angebracht ist, so verringert ein Signal von dem Schnittstellen-Chip die Ansteuerstärke des Ausgangstreibers des Kern-Chips.
- In einigen Ausführungsformen haben die Ausgangstreiber des Schnittstellen-Chips, die mit dem DRAM-Kern-Chip verbunden sind, eine ähnliche Fähigkeit der justierbaren Ansteuerstärke. Dadurch können die Schnittstellen-Chips separat getestet werden, bevor sie an den Kern-Chips angebracht werden. Es ist zu beachten, dass die Treiber mit justierbarer Ansteuerstärke nicht unbedingt auf dem Schnittstellen-Chip an den Pins benötigt werden, die mit dem elektronischen Host-System verbunden sind. Es ist jedoch bevorzugt, dass auch diese Treiber die Fähigkeit der Stärkenjustierbarkeit aufweisen, so dass die Ansteuerstärke exakt an die Anforderungen des System oder der Außenwelt angepasst werden kann. Wie im Fall der DRAM-Kern-Chips wird die Stärke der Ausgangstreiber auf dem Schnittstellen-Chip, die mit dem Kern-Chip kommunizieren, vorzugsweise durch ein Signal von dem Kern-Chip gesteuert.
-
18 ist ein Blockschaubild, das eine beispielhafte Mehrchip-Speicherimplementierung veranschaulicht. Die Lösung enthält einen DRAM-Kern-Chip1810 und einen Schnittstellen-Chip1820 . In einigen Ausführungsformen sind die Hauptcharakteristika des DRAM-Kern-Chips dieser Erfindung Folgende:
Asynchroner oder synchroner DRAM, der zum Stand-alone-Betrieb geeignet ist;
Mehrere DRAM-Kern-Chips können mit einem oder mehreren Schnittstellen-Chips gekoppelt werden;
Mehrere Schnittstellen-Chips können mit einem oder mehreren DRAM-Kern-Chips gekoppelt werden;
Die Schnittstelle auf dem DRAM-Kern-Chip kann eine kundenspezifische und/oder eine Industriestandard-Schnittstelle enthalten;
Der DRAM-Kern-Chip hat Adresseingänge (Bankadresse, Zeilenadresse, Spaltenadresse; Zeilen- und Spaltenadresse können auf separaten Eingängen liegen oder auf dieselben Pins multiplexiert werden);
Der DRAM-Kern-Chip hat Befehlseingänge wie Adress-Strobes, Lesen/Schreiben, Ausgangsfreigabe (output enable) und Datenmasken);
Der DRAM-Kern-Chip hat Steuereingänge, die den Betriebsmodus bestimmen; Beispiele sind Eingänge, welche die Breite des internen Datenbusses bestimmen (der Bus zwischen dem Speicherkern-Chip und dem Schnittstellen-Chip), und Eingänge, welche die Stärke der Ausgangstreiber bestimmen;
Der DRAM-Kern-Chip hat Steuerausgänge, die einen Aspekt der Funktionen bestimmen, die durch den Schnittstellen-Chip ausgeführt werden;
Interne Datenbusbreite ≥ externe Datenbusbreite (Bus vom Schnittstellen-Chip zum Speicher-Controller oder ASIC); Optionale Burst-Modus-Fähigkeit;
Justierbare Ansteuerstärke der Ausgangstreiber;
Fähigkeit zu exakt definierten Standardoperationen wie Lesen, Schreiben, Aktivieren, Vorladen und Auffrischen, die sich hinsichtlich der Geschwindigkeit klar charakterisieren lassen; und
Der DRAM-Kern-Chip kann unabhängig getestet, eingebrannt (burnt in) und in Geschwindigkeitsklassen eingeteilt werden (d. h. im Stand-alone-Modus). - In einigen Ausführungsformen sind die Hauptcharakteristika des Schnittstellen-Chips dieser Erfindung Folgende:
Der Schnittstellen-Chip implementiert das Protokoll, das durch den Speicher-Controller verwendet wird;
Der Schnittstellen-Chip implementiert ein Industriestandard-Protokoll wie DDR-SDRAM, DDR2-SDRAM, GDDR2-SDRAM usw;
Der Schnittstellen-Chip implementiert ein Industriestandard-Protokoll mit kundenspezifischen Erweiterungen (zum Beispiel GDDR2-SDRAM mit Erweiterungen, die im gegenseitigen Einvernehmen mit einem oder mehreren Kunden spezifiziert wurden);
Der Schnittstellen-Chip implementiert ein vollständig kundenspezifisches Protokoll, das durch einen oder mehrere Kunden spezifiziert wurde, oder ein vollständig kundenspezifisches Protokoll, das betriebsintern entwickelt wurde;
Der Schnittstellen-Chip arbeitet als ein Transformator, um Protokolle von der externen Schnittstelle zu der Schnittstelle des DRAM-Kern-Chips umzuwandeln (zum Beispiel synchron zu asynchron und asynchron zu synchron);
Der Schnittstellen-Chip bestimmt die Zeichengabe, die durch die externe Schnittstelle verwendet wird;
Zum Beispiel ein-endig (single ended), pseudo-differenzial, voll-differenzial;
Zum Beispiel Push-pull-Ausgänge, offene Drain/Kollektor-Ausgänge;
Zum Beispiel asynchron, synchron, quellensynchron, SerDes-artig, wobei der Takt in den Datenstrom codiert/eingebettet ist;
Bestimmt die Breite des externen Datenbusses;
Bestimmt die Arbeitsgeschwindigkeit des Speicherchips (mit "Speicherchip" meinen wir die Kombination des DRAM-Kern-Chips und des Schnittstellen-Chips);
Destimmt die Anschlussbelegung des Speicherchips entsprechend der Sicht durch die Außenwelt;
Ermöglicht eine bessere Anpassung der Anschlussbelegung des Speicherchips an die Anschlussbelegung des ASIC/Speicher-Controllers, um die Komplexität der Leiterbahnverlegung auf der Platine zu verringern;
Implementiert Spezial- oder kundenspezifische Funktionen und Betriebsmodi;
zum Beispiel: spezielle Energieverwaltungsfunktionen und Betriebsmodi; und
Zum Beispiel: spezielle Fehlerdetektions- und Fehlerkorrekturfähigkeiten sowie sonstige Arten von Redundanzfähigkeiten und -funktionen. - Der DRAM-Kern-Chip und der Schnittstellen-Chip dieser Erfindung können auf verschiedenen Wegen aneinander befestigt werden:
Ein oder mehrere DRAM-Kern-Chips und ein oder mehrere Schnittstellen-Chips können elektrisch miteinander verbunden werden, und die ganze Kombination kann in einem einzelnen Gehäuse untergebracht werden (zum Beispiel ein einzelner DRAM-Kern-Chip mit einem einzelnen Schnittstellen-Chip, mehrere DRAM-Kern-Chips mit einem einzelnen Schnittstellen-Chip oder ein einzelner DRAM-Kern-Chip mit mehreren Schnittstellen-Chips). - Der Kern-Chip kann in einem separaten Gehäuse untergebracht werden, und dann kann der Schnittstellen-Chip elektrisch an das Gehäuse, das den Kern-Chip enthält, angeschlossen werden;
Der Schnittstellen-Chip kann in einem separaten Gehäuse untergebracht werden, und dann kann der Kern-Chip elektrisch an das Gehäuse, das den Schnittstellen-Chip enthält, angeschlossen werden;
Der Kern-Chip kann in einem separaten Gehäuse untergebracht werden; der Schnittstellen-Chip kann in einem separaten Gehäuse untergebracht werden; und die zwei Gehäuse können elektrisch miteinander verbunden werden;
Mehrere DRAM-Kern-Chips können in einem separaten Gehäuse untergebracht werden; der Schnittstellen-Chip kann in einem separaten Gehäuse untergebracht werden; und die zwei Gehäuse können elektrisch miteinander verbunden werden;
Ein DRAM-Kern-Chip kann in einem separaten Gehäuse untergebracht werden; mehrere Schnittstellen-Chips können in einem separaten Gehäuse untergebracht werden; und die zwei Gehäuse können elektrisch miteinander verbunden werden;
Der DRAM-Kern-Chip und der Schnittstellen-Chip können auf eine beliebige Weise elektrisch angeschlossen werden, ohne vom Geist oder Geltungsbereich der Erfindung abzuweichen. - Ein Aspekt dieser Erfindung ist, dass ein Mehrchip-DRAM, der entsprechend dieser Erfindung aufgebaut ist, höhere Kosten haben könnte als ein herkömmlicher DRAM, insbesondere dann, wenn der DRAM-Kern-Chip und der Schnittstellen-Chip separat verkapselt werden und dann aneinander befestigt werden. Das liegt an den Kosten, die das zusätzliche Gehäuse mit sich bringt. Eine Möglichkeit, dies zu abzumildern, besteht darin, mehrere DRAM-Kern-Chips in einem einzelnen Gehäuse unterzubringen. Für den Zweck dieser Besprechung bringen wir zwei DRAM-Kern-Chips in einem einzelnen Gehäuse unter, wobei jeder Chip ein Bauelement mit einer Dichte von 256 Mb ist. Ein typischer DRAM-Fertigungsprozess könnte die folgenden Abläufe haben, nachdem der Wafer vollständig verarbeitet wurde:
DRAM-Chips auf einem Wafer werden mit niedriger Geschwindigkeit getestet, und Chips mit defekten Zeilen und/oder Spalten werden markiert;
Die defekten Zeilen und/oder Spalten werden durch redundante Zeilen und/oder Spalten ersetzt;
Der Wafer wird zu individuellen Chips vereinzelt, die dann verkapselt werden;
Verkapselte Bauelemente werden auf Funktionstüchtigkeit getestet; Bauelemente, die durch den Verkapselungsprozess beschädigt wurden, werden aussortiert;
Getestete verkapselte Bauelemente werden einem Langzeit-Einbrennprozess unterzogen, um im Frühstadium ausfallende Bauelemente auszusortieren; und
Eingebrannte Bauelemente (burnt in Parts) werden optional erneut auf Funktionstüchtigkeit getestet und versandt. - Wenn wir also zwei 256 Mb-DRAM-Kern-Chips in einem einzelnen Gehäuse unterbringen, so können die folgenden 3 Klassen erstellt werden, nachdem die Bauelemente verkapselt und eingebrannt wurden:
Klasse A: Beide DRAM-Kern-Chips sind funktionstüchtig, so dass die Gesamtkapazität 512 Mb beträgt.
Klasse B: Nur einer der DRAM-Kern-Chips ist funktionstüchtig, so dass die Gesamtkapazität 256 Mb beträgt.
Klasse C: Keiner der DRAM-Kern-Chips ist funktionstüchtig, so dass die Gesamtkapazität 0 Mb beträgt. - Die Bauelemente der Klasse C sollten verworfen werden. Wir können nun die Bauelemente der Klasse B für jene Märkte und/oder Kunden verwenden, die nur 256 Mb-Bauelemente benötigen. Zum Beispiel könnte es sein, dass ein Hersteller von handgehaltenen Geräten nur einen 256 Mb-DRAM benötigt. So können die Bauelemente der Klasse B an den Schnittstellen-Chips angebracht werden, die für diesen Hersteller vorgesehen sind. Andere Märkte und/oder Hersteller brauchen möglicherweise 512 Mb-Bauelemente. Zum Beispiel könnte es sein, dass ein Netzwerkrouter-Hersteller 512 Mb-DRAMs benötigt. Also können wir Bauelemente der Klasse A für diesen Hersteller verwenden, indem die entsprechenden Schnittstellen-Chips an den Bauelementen der Klasse A angebracht werden. Dieses Konzept kann auf mehr als zwei DRAM-Kern-Chips in einem einzelnen Gehäuse sowie auf DRAM-Kern-Chips aller Dichten ausgeweitet werden.
- Wie oben offenbart, beinhalten einige Ausführungsformen den Gedanken, mehrere DRAM-Kern-Chips an einem einzelnen Schnittstellen-Chip anzubringen. Die Kern-Chips können auf verschiedene Weise an dem Schnittstellen-Chip angebracht werden. Einige dieser Möglichkeiten sind unten und in
19 beschrieben. Wir nehmen wieder zum Zweck der Veranschaulichung an, dass zwei 4-Bank-256 Mb-DRAM-Kern-Chips (11 ) an dem Schnittstellen-Chip angebracht werden. Jeder der Kern-Chips hat einen 64 Bit breiten Datenbus, der dafür ausgelegt ist, mit dem Schnittstellen-Chip verbunden zu werden. Es ist zu beachten, dass der unten erläuterte Gedanke auch auf DRAM-Kern-Chips mit einer anderen Anzahl von Bänken, einer anderen Dichte, einer anderen Datenbusbreite usw. angewendet werden kann. - In einem Verfahren (
1910 ) werden die Zeilenadressen dafür verwendet, den DRAM-Kern-Chip auszuwählen. In einem zweiten Verfahren (1920 ) werden Bankadressen verwendet, um DRAM-Kern-Chips auszuwählen. In einem dritten Verfahren (1930 ) werden die Spaltenadressen verwendet, um den DRAM-Kern-Chip auszuwählen. - Die zwei DRAM-Kern-Chips werden so an dem Schnittsteilen-Chip angebracht, dass immer nur auf einen der Kern-Chips auf einmal zugegriffen werden kann. Das heißt, die zwei Kern-Chips erscheinen dem elektronischen Host-System als ein einzelner 512 Mb-DRAM mit 4 Bänken. Das bedeutet, dass der Schnittstellen-Chip die Zeilenadresse verwendet, um den einen oder den anderen Kern-Chip auszuwählen.
- Die zwei DRAM-Kern-Chips werden so an der Schnittstelle angebracht, dass jederzeit auf beide Kern-Chips zugegriffen werden kann und dass die zwei Chips dem externen elektronischen Host-System als ein einzelner 512 Mb-DRAM mit 8 Bänken erscheinen. Das bedeutet, dass der Schnittstellen-Chip die Bankadresse verwendet, um den einen oder den anderen Kern-Chip auszuwählen.
- Die zwei DRAM-Kern-Chips werden so an dem Schnittstellen-Chip angebracht, dass jederzeit auf beide Kern-Chips zugegriffen werden kann und dass die zwei Chips dem elektronischen Host-System als ein einzelner 512 Mb-DRAM mit 4 Bänken erscheint. Der Schnittstellen-Chip verwendet die Spaltenadresse, um den einen oder den anderen Kern-Chip auszuwählen. Es ist zu beachten, dass in anderen Ausführungsformen ein Schnittstellen-Chip immer auf beide Kern-Chips parallel zugreift, so dass der Datenbus zwischen den Kern-Chips und dem Schnittstellen-Chip 128 Bits breit wird. Für diese Ausführungsform verdoppelt der Schnittstellen- Chip die externe Datenrate. Oder anders ausgedrückt: Die Vorabruf-Menge wurde verdoppelt.
- In anderen Ausführungsformen ist die Mehrchip-Lösung so konfiguriert, dass die Verbindung der DRAM-Kern-Chips mit dem Schnittstellen-Chip programmierbar ist. Zum Beispiel kann sich der Kunde für eines der oben genannten drei Verfahren entscheiden, um zwei 64 Bit breite 256 Mb-4-Bank-DRAM-Kern-Chips durch programmierbare Mittel an einem Schnittstellen-Chip anzubringen. Zu diesen Mitteln gehört die Verwendung von Sicherungen auf dem Schnittstellen-Chip oder den Kern-Chips oder von Pull-up- oder Pull-down-Widerständen auf den Gehäusesubstraten oder der Leiterplatte oder die Verwendung eines Registers auf dem Schnittstellen-Chip oder den Kern-Chips. Es kann jedoch jede beliebige Art der Anbringung der DRAM-Kern-Chips an dem Schnittstellen-Chip ausgeführt werden, ohne vom Geist oder Geltungsbereich der Erfindung abzuweichen.
- Andere Ausführungsformen der Erfindung beinhalten das Herstellen redundanter Speichersysteme durch Anbringen mehrerer DRAM-Kern-Chips an einem Schnittstellen-Chip. Wenn zum Beispiel mehr als ein Kern-Chip an einem Schnittstellen-Chip angebracht wird, so wird Redundanz durch verschiedene Mittel hinzugefügt, einschließlich:
Speichern identischer Kopien der Daten an entsprechenden Stellen jedes Kern-Chips, wenn Daten durch den Speicher-Controller in den Speicher geschrieben werden. Wenn die Daten durch den Speicher-Controller zurück gelesen werden, so kann der Schnittstellen-Chip die mehreren Kopien der Daten von den verschiedenen Kern-Chips lesen und die richtige Kopie auswählen und sie an den Speicher-Controller senden. Die richtige Kopie kann mit Hilfe von Mitteln wie Mehrheitsentscheidung und/oder durch die Verwendung von Paritäts- oder ECC-Bits ermittelt werden;
Verwenden von (n + m) Bits zum Speichern von n Datenbits.
Ein weiterer Aspekt dieser Erfindung ist das Anordnen von Speicherkern-Chips verschiedener Typen hinter einem gemeinsamen Schnittstellen-Chip. Zum Beispiel können wir jede beliebige Kombination von DRAM-Kern-, SRAM (Static Random Access Memory)- und Flash-Chips hinter einem gemeinsamen Schnittstellen-Chip anordnen. Mehrchipgehäuse (MCP)-Speicherlösungen sind heute auf den Märkten für zellulare Telefone und handgehaltene Geräte recht häufig anzutreffen. Das Problem bei derzeitigen MCP-Lösungen ist, dass jeder dieser Speicher (DRAM, SRAM, Flash) andere Schnittstellen hat, wodurch die Konstruktion der Speicher-Controller, das Verkapseln und die Leiterbahnverlegung auf der Platine verkompliziert werden. Das Anordnen einer beliebigen möglichen Kombination von DRAM-Kern-Chip, SRAM und Flash hinter einem gemeinsamen Schnittstellen-Chip vereinfacht das Design des Speicher-Controllers, da die Idiosynkrasien jedes dieser Speichertypen vor dem Speicher-Controller verborgen sind. Außerdem wird die Leiterbahnverlegung auf der Platine vereinfacht. - Ein weiterer Aspekt dieser Erfindung ist das Anordnen eines großen und langsamen Speichers sowie eines kleineren und schnelleren Speichers hinter einem gemeinsamen Schnittstellen-Chip und das Verwenden des schnelleren Speichers als ein Cache für den langsameren Speicher. Zum Beispiel könnte ein SRAM-Chip als der Cache für einen DRAM-Kern-Chip verwendet werden, oder ein DRAM-Kern-Chip kann als der Cache für einen Flash-Chip verwendet werden. Die Cacheverwaltungslogik kann in den Schnittstellen-Chip eingebaut werden, so dass der Cache für den Speicher-Controller transparent ist. Alternativ kann der Cache für den Speicher-Controller sichtbar gemacht und durch den Speicher-Controller verwaltet werden. Betrachten wir den Fall eines Schnittstellen-Chips, der dafür ausgelegt wurde, eine Verbindung zu einem oder mehreren DRAM-Kern-Chips und einem SRAM-Chip herzustellen. Der SRAM-Chip kann verwendet werden, um die Zeilen in den DRAM-Kern-Chips, die gerade erst geöffnet wurden, zwischenzuspeichern. Der SRAM kann verwendet werden, um den gesamten Inhalt der gerade erst geöffneten Zeilen in dem DRAM zwischenzuspeichern oder einen Teil des Inhalts der gerade erst geöffneten Zeilen in dem DRAM zwischenzuspeichern. Die Eigenschaften des Caches (assoziativ der Cache-Leitungen, der Abbildung zwischen DRAM-Zeilen und SRAM-Cache-Leitungen usw.) können durch Programmieren bestimmter Register in dem Schnittstellen-Chip festgelegt werden. Durch Speichern von Daten, auf die mit hoher Wahrscheinlichkeit in der nahen Zukunft zugegriffen wird, wird die Systemleistung verbessert.
- Das Verwenden eines Caches ermöglicht es auch, dass der Schnittstellen-Chip einen spekulativen Vorabruf von Daten aus dem DRAM-Kern-Chip ausführt (und sie in dem SRAM-Cache-Chip speichert), was ebenfalls die Systemleistung verbessert. Außerdem kann der Schnittstellen-Chip mit SRAM-Chips (die als Cache-Speicher verwendet werden) verschiedener Dichten arbeiten. Dadurch kann der gleiche Schnittstellen-Chip in mehreren unterschiedlichen Segmenten innerhalb eines Marktes verwendet werden. Zum Beispiel kann ein DRAM/SRAM-Kombinationsspeicherbauelement eine gemeinsame Schnittstelle enthalten, wobei die DRAM-Kapazität 512 Mb beträgt und die SRAM-Kapazität im Bereich von 0 bis 32 Mb liegt. Dadurch kann ein DRAM-Anbieter die 512 Mb-DRAM + 32 Mb-SRAM-Kombination in das Hochleistungssegment des Marktes liefern, kann eine 512 Mb-DRAM + 8 Mb-SRAM-Kombination in das Normalsegment des Marktes liefern und kann einen 512 Mb-DRAM-Baustein (ohne SRAM-Cache) in das Billig-Segment (value segment) des Marktes liefern.
- Die Techniken der vorliegenden Erfindung sind nicht nur auf DRAM anwendbar. Insofern braucht der DRAM-Kern-Chip nicht unbedingt ein Grabenkondensator- oder ein Stapelkondensatorbaustein zu sein. Die vorliegende Erfindung ist auf eine Vielzahl verschiedener Speichertechnologien anwendbar, wie MRAM (Magnetic RAM), FRAM (Ferroelectric RAM), Ovonics-Speicher, Molekularspeicher (zum Beispiel eine von ZettaCore entwickelte Speichertechnologie), Kohlenstoff-Nanoröhrenspeicher (zum Beispiel eine von Nantero, Inc. entwickelte Speichertechnologie), usw.
- Ein weiterer Aspekt dieser Erfindung ist, dass sie mit DRAM-Kern-Chips verwendet werden kann, die verschiedene Architekturen haben, wie FCRAM (Fast Cycle RAM), RLDRAM (Reduced Latency DRAM) und ESDRAM (Enhanced SDRAM).
- Einige Ausführungsformen der Erfindung gestatten die Verwendung eines gemeinsamen Speicherkerns über einen weiten Bereich von Märkten hinweg, während die Schnittstelle des Speicherkerns entsprechend den Markt- und Kundenerfordernissen verändert wird. Es ist ebenfalls möglich, die Schnittstelle konstant zu halten, während der Speicherkern hinter der Schnittstelle entsprechend den Bedürfnissen der verschiedenen Segmente innerhalb eines Marktes verändert wird.
- Obgleich die vorliegende Erfindung anhand konkreter beispielhafter Ausführungsformen beschrieben wurde, versteht es sich, dass ein Fachmann verschiedene Modifikationen und Änderungen vornehmen könnte, ohne vom Geist und Geltungsbereich der Erfindung abzuweichen.
- ZUSAMMENFASSUNG
- Eine Speichervorrichtung weist einen ersten und einen zweiten integrierten Schaltkreis-Chip auf. Der erste integrierte Schaltkreis-Chip weist einen Speicherkern sowie eine erste Schnittstellenschaltung auf. Die erste Schnittstellenschaltung gestattet den vollen Zugriff auf die Speicherzellen (zum Beispiel Lese-, Schreib-, Aktivierungs-, Vorlade- und Auffrischungsoperationen an den Speicherzellen). Der zweite integrierte Schaltkreis-Chip weist eine zweite Schnittstelle auf, die den Speicherkern über die erste Schnittstellenschaltung, wie zum Beispiel eine synchrone Schnittstelle, mit einem externen Bus verbindet. Eine Technik kombiniert integrierte Speicherkern-Schaltkreis-Chips mit integrierten Schnittstellen-Schaltkreis-Chips, um eine Speichervorrichtung zu konfigurieren. Es wird ein Geschwindigkeitstest an den integrierten Speicherkern-Schaltkreis-Chips ausgeführt, und der integrierte Schnittstellen-Schaltkreis-Chip wird auf der Grundlage der Geschwindigkeit des integrierten Speicherkern-Schaltkreis-Chips elektrisch mit dem integrierten Speicherkern-Schaltkreis-Chip gekoppelt.
Modus[1:0] | RA[14] | RA[13] | Bank0a_Ak | Bank0b_Ak | Bank0c_Ak | Bank0d_Ak |
00 | X | X | H | H | H | H |
01 | X | L | H | H | L | L |
X | H | L | L | H | H | |
10 | L | L | H | L | L | L |
L | H | L | H | L | L | |
H | L | L | L | H | L | |
H | H | L | L | L | H |
Claims (24)
- Speichervorrichtung, aufweisend: mindestens einen ersten integrierten Schaltkreis-Chip, aufweisend: einen Speicherkern, der mehrere Speicherzellen aufweist; eine erste Schnittstellenschaltung zum Zugreifen auf die Speicherzellen des Speicherkerns; und mindestens einen zweiten integrierten Schaltkreis-Chip, der elektrisch mit dem ersten integrierten Schaltkreis-Chip gekoppelt ist und der eine zweite Schnittstelle zum Zugreifen auf den Speicherkern über die erste Schnittstellenschaltung und zum Verbinden des Speicherkerns mit einer externen Schaltung aufweist.
- Speichervorrichtung nach Anspruch 1, ferner aufweisend mehrere erste integrierte Schaltkreis-Chips.
- Speichervorrichtung nach Anspruch 1, ferner aufweisend mehrere zweite integrierte Schaltkreis-Chips.
- Speichervorrichtung nach Anspruch 1, ferner aufweisend: ein erstes Gehäuse zum Unterbringen des mindestens einen ersten integrierten Schaltkreis-Chips; und ein zweites Gehäuse zum Unterbringen des mindestens einen zweiten integrierten Schaltkreis-Chips.
- Speichervorrichtung nach Anspruch 1, ferner aufweisend ein einzelnes Gehäuse zum Unterbringen des ersten und des zweiten integrierten Schaltkreis-Chips t.
- Speichervorrichtung nach Anspruch 1, ferner aufweisend ein einzelnes Gehäuse zum Unterbringen des mindestens einen ersten integrierten Schaltkreis-Chips und zum Unterbringen mehrerer zweiter integrierter Schaltkreis-Chips.
- Speichervorrichtung nach Anspruch 1, ferner aufweisend ein einzelnes Gehäuse zum Unterbringen mehrerer erster integrierter Schaltkreis-Chips und zum Unterbringen des mindestens einen zweiten integrierten Schaltkreis-Chips.
- Speichervorrichtung nach Anspruch 1, ferner aufweisend: ein erstes Gehäuse zum Unterbringen mehrerer erster integrierter Schaltkreis-Chips; und ein zweites Gehäuse zum Unterbringen des mindestens einen zweiten integrierten Schaltkreis-Chips.
- Speichervorrichtung nach Anspruch 1, wobei die zweite Schnittstelle des zweiten integrierten Schaltkreis-Chips dem Umwandeln von Protokollen zwischen der externen Schaltung und der ersten Schnittstelle des ersten integrierten Schaltkreises dient.
- Speichervorrichtung nach Anspruch 9, wobei die Protokolle unterschiedliche Protokolle umfassen.
- Speichervorrichtung nach Anspruch 9, wobei die zweite Schnittstelle des zweiten integrierten Schaltkreis-Chips zum Umwandeln zwischen synchronen und asynchronen Protokollen dient.
- Speichervorrichtung nach Anspruch 9, wobei die zweite Schnittstelle des zweiten integrierten Schaltkreis-Chips zum Umwandeln zwischen kundenspezifischen und Industriestandard-Protokollen dient.
- Speichervorrichtung nach Anspruch 1, wobei die erste Schnittstellenschaltung des ersten integrierten Schaltkreis-Chips eine Leseoperation für die Speicherzellen bereitstellt.
- Speichervorrichtung nach Anspruch 1, wobei die erste Schnittstellenschaltung des ersten integrierten Schaltkreis-Chips eine Schreiboperation für die Speicherzellen bereitstellt.
- Speichervorrichtung nach Anspruch 1, wobei der erste integrierte Schaltkreis des ersten integrierten Schaltkreis-Chips Aktivierungs-, Vorlade- und Auffrischungsoperationen für die Speicherzellen bereitstellt.
- Speichervorrichtung nach Anspruch 1, wobei der erste integrierte Schaltkreis-Chip mehrere Speicherbänke zum Partitionieren der Speicherzellen umfasst.
- Speichervorrichtung nach Anspruch 16, wobei die Speicherbänke mehrere Sub-Arrays umfassen, die in einer Architektur mit verteilten Bänken über mehrere physikalische Sektionen hinweg so angeordnet sind, dass eine physikalische Sektion der Speicherzellen mehrere Sub-Arrays umfasst, die verschiedenen Speicherbänken zugeordnet sind.
- Speichervorrichtung nach Anspruch 1, wobei die Speicherzellen mindestens eine nicht-flüchtige Speicherzelle umfassen.
- Speichervorrichtung nach Anspruch 1, wobei die Speicherzellen mindestens eine flüchtige Speicherzelle umfassen.
- Speichervorrichtung, aufweisend: einen ersten integrierten Schaltkreis-Chip, aufweisend: einen Speicherkern, der mehrere Speicherzellen aufweist; eine erste Schnittstellenschaltung, die mit den Speicherzellen gekoppelt ist, zum dynamischen Konfigurieren einer Datenrate zum Übertragen von Daten zwischen den Speicherzellen und der ersten Schnittstellenschaltung; und einen zweiten integrierten Schaltkreis-Chip, der elektrisch mit dem ersten integrierten Schaltkreis-Chip gekoppelt ist und der eine zweite Schnittstelle zum Zugreifen auf Daten von dem Speicherkern über die erste Schnittstellenschaltung und zum Verbinden des Speicherkerns mit einer externen Schaltung aufweist.
- Speichervorrichtung nach Anspruch 20, wobei: die Speichervorrichtung einen internen Datenbus zum Koppeln von Daten zwischen dem ersten integrierten Schaltkreis-Chip und dem zweiten integrierten Schaltkreis-Chip umfasst; und die konfigurierbare interne Datenrate eine konfigurierbare Datenbreite für den internen Datenbus umfasst.
- Speichervorrichtung nach Anspruch 20, wobei die konfigurierbare interne Datenrate eine konfigurierbare Menge an Daten für einen Vorabruf umfasst.
- Speichervorrichtung nach Anspruch 20, wobei der erste integrierte Schaltkreis-Chip des Weiteren mindestens einen Eingang zum Programmieren der internen Datenrate aufweist.
- Speichervorrichtung nach Anspruch 20, ferner aufweisend einen externen Datenbus, der eine externe Datenrate zum Zugreifen auf Daten außerhalb der Speichervorrichtung aufweist, wobei die konfigurierbare interne Datenrate das Auswählen einer internen Datenrate gestattet, die mit der externen Datenrate kompatibel ist.
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Families Citing this family (148)
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US6515914B2 (en) * | 2001-03-21 | 2003-02-04 | Micron Technology, Inc. | Memory device and method having data path with multiple prefetch I/O configurations |
KR20050022798A (ko) * | 2003-08-30 | 2005-03-08 | 주식회사 이즈텍 | 유전자 어휘 분류체계를 이용하여 바이오 칩을 분석하기위한 시스템 및 그 방법 |
US8190809B2 (en) * | 2004-11-23 | 2012-05-29 | Efficient Memory Technology | Shunted interleave for accessing plural memory banks, particularly those having partially accessed cells containing data for cache lines |
WO2006057949A2 (en) * | 2004-11-23 | 2006-06-01 | Efficient Memory Technology | Method and apparatus of multiple abbreviations of interleaved addressing of paged memories and intelligent memory banks therefor |
US7367586B2 (en) * | 2005-05-09 | 2008-05-06 | Ford Global Technologies, Llc | Airbag restraint for automotive vehicle |
US8397013B1 (en) | 2006-10-05 | 2013-03-12 | Google Inc. | Hybrid memory module |
US8041881B2 (en) | 2006-07-31 | 2011-10-18 | Google Inc. | Memory device with emulated characteristics |
US8796830B1 (en) | 2006-09-01 | 2014-08-05 | Google Inc. | Stackable low-profile lead frame package |
US7580312B2 (en) * | 2006-07-31 | 2009-08-25 | Metaram, Inc. | Power saving system and method for use with a plurality of memory circuits |
US20080028136A1 (en) | 2006-07-31 | 2008-01-31 | Schakel Keith R | Method and apparatus for refresh management of memory modules |
US8335894B1 (en) | 2008-07-25 | 2012-12-18 | Google Inc. | Configurable memory system with interface circuit |
US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
US7386656B2 (en) | 2006-07-31 | 2008-06-10 | Metaram, Inc. | Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit |
US8060774B2 (en) * | 2005-06-24 | 2011-11-15 | Google Inc. | Memory systems and memory modules |
US8077535B2 (en) | 2006-07-31 | 2011-12-13 | Google Inc. | Memory refresh apparatus and method |
US7392338B2 (en) | 2006-07-31 | 2008-06-24 | Metaram, Inc. | Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits |
US8386722B1 (en) | 2008-06-23 | 2013-02-26 | Google Inc. | Stacked DIMM memory interface |
DE112006001810T5 (de) * | 2005-06-24 | 2008-08-21 | Metaram Inc., San Jose | Integrierte Speicherkern - und Speicherschnittstellenschaltung |
US8111566B1 (en) | 2007-11-16 | 2012-02-07 | Google, Inc. | Optimal channel design for memory devices for providing a high-speed memory interface |
US8081474B1 (en) | 2007-12-18 | 2011-12-20 | Google Inc. | Embossed heat spreader |
US8130560B1 (en) | 2006-11-13 | 2012-03-06 | Google Inc. | Multi-rank partial width memory modules |
US8244971B2 (en) | 2006-07-31 | 2012-08-14 | Google Inc. | Memory circuit system and method |
US7609567B2 (en) * | 2005-06-24 | 2009-10-27 | Metaram, Inc. | System and method for simulating an aspect of a memory circuit |
US8438328B2 (en) | 2008-02-21 | 2013-05-07 | Google Inc. | Emulation of abstracted DIMMs using abstracted DRAMs |
US8090897B2 (en) | 2006-07-31 | 2012-01-03 | Google Inc. | System and method for simulating an aspect of a memory circuit |
US8055833B2 (en) | 2006-10-05 | 2011-11-08 | Google Inc. | System and method for increasing capacity, performance, and flexibility of flash storage |
US9542352B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
US8089795B2 (en) | 2006-02-09 | 2012-01-03 | Google Inc. | Memory module with memory stack and interface with enhanced capabilities |
US9507739B2 (en) | 2005-06-24 | 2016-11-29 | Google Inc. | Configurable memory circuit system and method |
US8327104B2 (en) | 2006-07-31 | 2012-12-04 | Google Inc. | Adjusting the timing of signals associated with a memory system |
US9171585B2 (en) | 2005-06-24 | 2015-10-27 | Google Inc. | Configurable memory circuit system and method |
US8359187B2 (en) | 2005-06-24 | 2013-01-22 | Google Inc. | Simulating a different number of memory circuit devices |
US20080082763A1 (en) | 2006-10-02 | 2008-04-03 | Metaram, Inc. | Apparatus and method for power management of memory circuits by a system or component thereof |
US7355905B2 (en) | 2005-07-01 | 2008-04-08 | P.A. Semi, Inc. | Integrated circuit with separate supply voltage for memory that is different from logic circuit supply voltage |
WO2007028109A2 (en) | 2005-09-02 | 2007-03-08 | Metaram, Inc. | Methods and apparatus of stacking drams |
KR100655078B1 (ko) * | 2005-09-16 | 2006-12-08 | 삼성전자주식회사 | 비트 레지스터링 레이어를 갖는 반도체 메모리 장치 및그의 구동 방법 |
US7610417B2 (en) | 2005-11-30 | 2009-10-27 | Rambus Inc. | Data-width translator coupled between variable-width and fixed-width data ports and supporting multiple data-width configurations |
US9632929B2 (en) | 2006-02-09 | 2017-04-25 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
KR100757924B1 (ko) * | 2006-03-07 | 2007-09-11 | 주식회사 하이닉스반도체 | 반도체 메모리의 테스트 모드 제어장치 및 방법 |
US7724589B2 (en) * | 2006-07-31 | 2010-05-25 | Google Inc. | System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits |
EP3540736B1 (de) | 2006-12-14 | 2023-07-26 | Rambus Inc. | Mehrchip-speichervorrichtung |
US7746724B2 (en) * | 2007-01-31 | 2010-06-29 | Qimonda Ag | Asynchronous data transmission |
US8427891B2 (en) * | 2007-04-17 | 2013-04-23 | Rambus Inc. | Hybrid volatile and non-volatile memory device with a shared interface circuit |
US8209479B2 (en) | 2007-07-18 | 2012-06-26 | Google Inc. | Memory circuit system and method |
US7623365B2 (en) | 2007-08-29 | 2009-11-24 | Micron Technology, Inc. | Memory device interface methods, apparatus, and systems |
US8082482B2 (en) * | 2007-08-31 | 2011-12-20 | International Business Machines Corporation | System for performing error correction operations in a memory hub device of a memory module |
US7818497B2 (en) * | 2007-08-31 | 2010-10-19 | International Business Machines Corporation | Buffered memory module supporting two independent memory channels |
US7899983B2 (en) * | 2007-08-31 | 2011-03-01 | International Business Machines Corporation | Buffered memory module supporting double the memory device data width in the same physical space as a conventional memory module |
US8086936B2 (en) * | 2007-08-31 | 2011-12-27 | International Business Machines Corporation | Performing error correction at a memory device level that is transparent to a memory channel |
US7861014B2 (en) * | 2007-08-31 | 2010-12-28 | International Business Machines Corporation | System for supporting partial cache line read operations to a memory module to reduce read data traffic on a memory channel |
US7840748B2 (en) * | 2007-08-31 | 2010-11-23 | International Business Machines Corporation | Buffered memory module with multiple memory device data interface ports supporting double the memory capacity |
US7865674B2 (en) * | 2007-08-31 | 2011-01-04 | International Business Machines Corporation | System for enhancing the memory bandwidth available through a memory module |
US8019919B2 (en) * | 2007-09-05 | 2011-09-13 | International Business Machines Corporation | Method for enhancing the memory bandwidth available through a memory module |
US8080874B1 (en) | 2007-09-14 | 2011-12-20 | Google Inc. | Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween |
JP5095344B2 (ja) * | 2007-10-19 | 2012-12-12 | 本田技研工業株式会社 | データ書き込み装置 |
WO2009082706A1 (en) | 2007-12-21 | 2009-07-02 | The Trustees Of Columbia University In The City Of New York | Active cmos sensor array for electrochemical biomolecular detection |
US7925824B2 (en) * | 2008-01-24 | 2011-04-12 | International Business Machines Corporation | System to reduce latency by running a memory channel frequency fully asynchronous from a memory device frequency |
US7930469B2 (en) * | 2008-01-24 | 2011-04-19 | International Business Machines Corporation | System to provide memory system power reduction without reducing overall memory system performance |
US7770077B2 (en) * | 2008-01-24 | 2010-08-03 | International Business Machines Corporation | Using cache that is embedded in a memory hub to replace failed memory cells in a memory subsystem |
US7925826B2 (en) * | 2008-01-24 | 2011-04-12 | International Business Machines Corporation | System to increase the overall bandwidth of a memory channel by allowing the memory channel to operate at a frequency independent from a memory device frequency |
US7930470B2 (en) * | 2008-01-24 | 2011-04-19 | International Business Machines Corporation | System to enable a memory hub device to manage thermal conditions at a memory device level transparent to a memory controller |
US7925825B2 (en) * | 2008-01-24 | 2011-04-12 | International Business Machines Corporation | System to support a full asynchronous interface within a memory hub device |
US8140936B2 (en) * | 2008-01-24 | 2012-03-20 | International Business Machines Corporation | System for a combined error correction code and cyclic redundancy check code for a memory channel |
US8154901B1 (en) | 2008-04-14 | 2012-04-10 | Netlist, Inc. | Circuit providing load isolation and noise reduction |
US8516185B2 (en) | 2009-07-16 | 2013-08-20 | Netlist, Inc. | System and method utilizing distributed byte-wise buffers on a memory module |
US8918589B2 (en) * | 2008-04-22 | 2014-12-23 | Panasonic Corporation | Memory controller, memory system, semiconductor integrated circuit, and memory control method |
EP2288993A4 (de) * | 2008-05-29 | 2012-05-09 | Advanced Micro Devices Inc | Eingebettete programmierbare komponente zum speicheranordnungstraining |
US8106520B2 (en) * | 2008-09-11 | 2012-01-31 | Micron Technology, Inc. | Signal delivery in stacked device |
US7872936B2 (en) * | 2008-09-17 | 2011-01-18 | Qimonda Ag | System and method for packaged memory |
US7957216B2 (en) * | 2008-09-30 | 2011-06-07 | Intel Corporation | Common memory device for variable device width and scalable pre-fetch and page size |
JP5419431B2 (ja) | 2008-11-28 | 2014-02-19 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
US8368112B2 (en) * | 2009-01-14 | 2013-02-05 | Cree Huizhou Opto Limited | Aligned multiple emitter package |
US9105323B2 (en) * | 2009-01-23 | 2015-08-11 | Micron Technology, Inc. | Memory device power managers and methods |
US8572320B1 (en) | 2009-01-23 | 2013-10-29 | Cypress Semiconductor Corporation | Memory devices and systems including cache devices for memory modules |
US8725983B2 (en) | 2009-01-23 | 2014-05-13 | Cypress Semiconductor Corporation | Memory devices and systems including multi-speed access of memory modules |
US8751860B2 (en) * | 2009-06-03 | 2014-06-10 | Micron Technology, Inc. | Object oriented memory in solid state devices |
DE202010017690U1 (de) | 2009-06-09 | 2012-05-29 | Google, Inc. | Programmierung von Dimm-Abschlusswiderstandswerten |
US8626997B2 (en) * | 2009-07-16 | 2014-01-07 | Micron Technology, Inc. | Phase change memory in a dual inline memory module |
US9128632B2 (en) | 2009-07-16 | 2015-09-08 | Netlist, Inc. | Memory module with distributed data buffers and method of operation |
US8316175B2 (en) | 2009-11-03 | 2012-11-20 | Inphi Corporation | High throughput flash memory system |
US8966208B2 (en) * | 2010-02-25 | 2015-02-24 | Conversant Ip Management Inc. | Semiconductor memory device with plural memory die and controller die |
WO2011132310A1 (ja) * | 2010-04-23 | 2011-10-27 | 株式会社日立製作所 | 情報処理装置、及び、半導体記憶装置 |
KR101426187B1 (ko) * | 2010-05-27 | 2014-07-31 | 후지쯔 가부시끼가이샤 | 메모리 시스템 및 메모리 인터페이스 장치 |
IT1401755B1 (it) | 2010-08-30 | 2013-08-02 | St Microelectronics Srl | Dispositivo elettronico integrato a conduzione verticale e relativo metodo di fabbricazione. |
IT1401754B1 (it) * | 2010-08-30 | 2013-08-02 | St Microelectronics Srl | Dispositivo elettronico integrato e relativo metodo di fabbricazione. |
IT1401756B1 (it) * | 2010-08-30 | 2013-08-02 | St Microelectronics Srl | Dispositivo elettronico integrato con struttura di terminazione di bordo e relativo metodo di fabbricazione. |
US8582373B2 (en) * | 2010-08-31 | 2013-11-12 | Micron Technology, Inc. | Buffer die in stacks of memory dies and methods |
KR101796116B1 (ko) | 2010-10-20 | 2017-11-10 | 삼성전자 주식회사 | 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법 |
WO2012061633A2 (en) | 2010-11-03 | 2012-05-10 | Netlist, Inc. | Method and apparatus for optimizing driver load in a memory package |
US9684623B2 (en) * | 2011-03-17 | 2017-06-20 | Rambus Inc. | Memory system with independently adjustable core and interface data rates |
US9170878B2 (en) | 2011-04-11 | 2015-10-27 | Inphi Corporation | Memory buffer with data scrambling and error correction |
US8687451B2 (en) | 2011-07-26 | 2014-04-01 | Inphi Corporation | Power management in semiconductor memory system |
WO2013032753A2 (en) * | 2011-08-26 | 2013-03-07 | The Trustees Of Columbia University In The City Of New York | Systems and methods for switched-inductor integrated voltage regulators |
US8564004B2 (en) | 2011-11-29 | 2013-10-22 | Cree, Inc. | Complex primary optics with intermediate elements |
US9158726B2 (en) | 2011-12-16 | 2015-10-13 | Inphi Corporation | Self terminated dynamic random access memory |
US8949473B1 (en) | 2012-02-16 | 2015-02-03 | Inphi Corporation | Hybrid memory blade |
US9230635B1 (en) | 2012-03-06 | 2016-01-05 | Inphi Corporation | Memory parametric improvements |
US9378098B2 (en) | 2012-06-06 | 2016-06-28 | Qualcomm Incorporated | Methods and systems for redundant data storage in a register |
US8861277B1 (en) | 2012-06-26 | 2014-10-14 | Inphi Corporation | Method of using non-volatile memories for on-DIMM memory address list storage |
US9647799B2 (en) | 2012-10-16 | 2017-05-09 | Inphi Corporation | FEC coding identification |
US9129071B2 (en) * | 2012-10-24 | 2015-09-08 | Texas Instruments Incorporated | Coherence controller slot architecture allowing zero latency write commit |
TWI486736B (zh) * | 2012-12-06 | 2015-06-01 | Yu Sheng So | 照明調控方法及設備 |
US9281036B2 (en) | 2013-01-08 | 2016-03-08 | Qualcomm Incorporated | Memory device having an adaptable number of open rows |
KR20150019268A (ko) * | 2013-08-13 | 2015-02-25 | 에스케이하이닉스 주식회사 | 데이터 입출력 장치 및 이를 포함하는 시스템 |
US9842630B2 (en) | 2013-10-16 | 2017-12-12 | Rambus Inc. | Memory component with adjustable core-to-interface data rate ratio |
CN111176585A (zh) * | 2013-11-07 | 2020-05-19 | 奈特力斯股份有限公司 | 混合内存模块以及操作混合内存模块的系统和方法 |
US9135982B2 (en) * | 2013-12-18 | 2015-09-15 | Intel Corporation | Techniques for accessing a dynamic random access memory array |
US10185499B1 (en) | 2014-01-07 | 2019-01-22 | Rambus Inc. | Near-memory compute module |
US9553670B2 (en) | 2014-03-03 | 2017-01-24 | Inphi Corporation | Optical module |
US9874800B2 (en) | 2014-08-28 | 2018-01-23 | Inphi Corporation | MZM linear driver for silicon photonics device characterized as two-channel wavelength combiner and locker |
US10622522B2 (en) | 2014-09-05 | 2020-04-14 | Theodore Lowes | LED packages with chips having insulated surfaces |
US9325419B1 (en) | 2014-11-07 | 2016-04-26 | Inphi Corporation | Wavelength control of two-channel DEMUX/MUX in silicon photonics |
US9473090B2 (en) | 2014-11-21 | 2016-10-18 | Inphi Corporation | Trans-impedance amplifier with replica gain control |
US9553689B2 (en) | 2014-12-12 | 2017-01-24 | Inphi Corporation | Temperature insensitive DEMUX/MUX in silicon photonics |
US9461677B1 (en) | 2015-01-08 | 2016-10-04 | Inphi Corporation | Local phase correction |
US9484960B1 (en) | 2015-01-21 | 2016-11-01 | Inphi Corporation | Reconfigurable FEC |
US9547129B1 (en) | 2015-01-21 | 2017-01-17 | Inphi Corporation | Fiber coupler for silicon photonics |
US9548726B1 (en) | 2015-02-13 | 2017-01-17 | Inphi Corporation | Slew-rate control and waveshape adjusted drivers for improving signal integrity on multi-loads transmission line interconnects |
US9632390B1 (en) | 2015-03-06 | 2017-04-25 | Inphi Corporation | Balanced Mach-Zehnder modulator |
US9690494B2 (en) | 2015-07-21 | 2017-06-27 | Qualcomm Incorporated | Managing concurrent access to multiple storage bank domains by multiple interfaces |
US11120884B2 (en) | 2015-09-30 | 2021-09-14 | Sunrise Memory Corporation | Implementing logic function and generating analog signals using NOR memory strings |
US9842651B2 (en) | 2015-11-25 | 2017-12-12 | Sunrise Memory Corporation | Three-dimensional vertical NOR flash thin film transistor strings |
US9892800B2 (en) | 2015-09-30 | 2018-02-13 | Sunrise Memory Corporation | Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates |
US10818638B2 (en) * | 2015-11-30 | 2020-10-27 | Pezy Computing K.K. | Die and package |
US9847839B2 (en) | 2016-03-04 | 2017-12-19 | Inphi Corporation | PAM4 transceivers for high-speed communication |
US10679722B2 (en) | 2016-08-26 | 2020-06-09 | Sandisk Technologies Llc | Storage system with several integrated components and method for use therewith |
KR20180064734A (ko) * | 2016-12-06 | 2018-06-15 | 삼성전자주식회사 | 반도체 메모리 장치 및 이를 구비하는 메모리 모듈 |
KR20180079811A (ko) | 2017-01-02 | 2018-07-11 | 삼성전자주식회사 | 메모리 소자의 dq 패드를 재구성하는 방법 및 dq 패드 재구성이 가능한 메모리 장치 |
US11527510B2 (en) * | 2017-06-16 | 2022-12-13 | Micron Technology, Inc. | Finer grain dynamic random access memory |
US10692874B2 (en) | 2017-06-20 | 2020-06-23 | Sunrise Memory Corporation | 3-dimensional NOR string arrays in segmented stacks |
JP7203054B2 (ja) | 2017-06-20 | 2023-01-12 | サンライズ メモリー コーポレイション | 3次元nor型メモリアレイアーキテクチャ及びその製造方法 |
US10608008B2 (en) | 2017-06-20 | 2020-03-31 | Sunrise Memory Corporation | 3-dimensional nor strings with segmented shared source regions |
KR102482896B1 (ko) | 2017-12-28 | 2022-12-30 | 삼성전자주식회사 | 이종 휘발성 메모리 칩들을 포함하는 메모리 장치 및 이를 포함하는 전자 장치 |
KR102483476B1 (ko) * | 2018-04-03 | 2023-01-03 | 에스케이하이닉스 주식회사 | 데이터 입/출력 핀 단위로의 리페어를 지원하는 반도체 메모리 장치 및 그 반도체 메모리 장치의 리페어 방법 |
CN108665916A (zh) * | 2018-04-09 | 2018-10-16 | 烽火通信科技股份有限公司 | 一种Android嵌入式设备的内存模组及其实现方法 |
KR20190124914A (ko) | 2018-04-27 | 2019-11-06 | 삼성전자주식회사 | 다이나믹 랜덤 억세스 메모리 장치 및 이 장치를 구비하는 메모리 시스템 |
CN108804315B (zh) * | 2018-05-23 | 2022-03-11 | 北京五八信息技术有限公司 | 应用于动态开发的测试方法、装置、电子设备及存储介质 |
TWI713195B (zh) | 2018-09-24 | 2020-12-11 | 美商森恩萊斯記憶體公司 | 三維nor記憶電路製程中之晶圓接合及其形成之積體電路 |
US10871906B2 (en) | 2018-09-28 | 2020-12-22 | Intel Corporation | Periphery shoreline augmentation for integrated circuits |
US10483978B1 (en) * | 2018-10-16 | 2019-11-19 | Micron Technology, Inc. | Memory device processing |
US11670620B2 (en) | 2019-01-30 | 2023-06-06 | Sunrise Memory Corporation | Device with embedded high-bandwidth, high-capacity memory using wafer bonding |
US11164847B2 (en) | 2019-12-03 | 2021-11-02 | Intel Corporation | Methods and apparatus for managing thermal behavior in multichip packages |
WO2021127218A1 (en) | 2019-12-19 | 2021-06-24 | Sunrise Memory Corporation | Process for preparing a channel region of a thin-film transistor |
WO2021159028A1 (en) | 2020-02-07 | 2021-08-12 | Sunrise Memory Corporation | High capacity memory circuit with low effective latency |
US11508693B2 (en) | 2020-02-24 | 2022-11-22 | Sunrise Memory Corporation | High capacity memory module including wafer-section memory circuit |
WO2022108848A1 (en) | 2020-11-17 | 2022-05-27 | Sunrise Memory Corporation | Methods for reducing disturb errors by refreshing data alongside programming or erase operations |
US11848056B2 (en) | 2020-12-08 | 2023-12-19 | Sunrise Memory Corporation | Quasi-volatile memory with enhanced sense amplifier operation |
TW202310429A (zh) | 2021-07-16 | 2023-03-01 | 美商日升存儲公司 | 薄膜鐵電電晶體的三維記憶體串陣列 |
Family Cites Families (357)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3800292A (en) * | 1972-10-05 | 1974-03-26 | Honeywell Inf Systems | Variable masking for segmented memory |
US4069452A (en) * | 1976-09-15 | 1978-01-17 | Dana Laboratories, Inc. | Apparatus for automatically detecting values of periodically time varying signals |
IT1109655B (it) | 1978-06-28 | 1985-12-23 | Cselt Centro Studi Lab Telecom | Memoria di massa allo stato solido organizzata a bit autocorrettiva e riconfigurabile per un sistema di controllo a programma registrato |
US4334307A (en) * | 1979-12-28 | 1982-06-08 | Honeywell Information Systems Inc. | Data processing system with self testing and configuration mapping capability |
US4323965A (en) * | 1980-01-08 | 1982-04-06 | Honeywell Information Systems Inc. | Sequential chip select decode apparatus and method |
US4646128A (en) * | 1980-09-16 | 1987-02-24 | Irvine Sensors Corporation | High-density electronic processing package--structure and fabrication |
US4525921A (en) | 1981-07-13 | 1985-07-02 | Irvine Sensors Corporation | High-density electronic processing package-structure and fabrication |
US4566082A (en) * | 1983-03-23 | 1986-01-21 | Tektronix, Inc. | Memory pack addressing system |
JPS59200327A (ja) | 1983-04-26 | 1984-11-13 | Nec Corp | 周辺装置の制御方式 |
US4592019A (en) | 1983-08-31 | 1986-05-27 | At&T Bell Laboratories | Bus oriented LIFO/FIFO memory |
US4698748A (en) | 1983-10-07 | 1987-10-06 | Essex Group, Inc. | Power-conserving control system for turning-off the power and the clocking for data transactions upon certain system inactivity |
US4780843A (en) | 1983-11-07 | 1988-10-25 | Motorola, Inc. | Wait mode power reduction system and method for data processor |
KR890004820B1 (ko) | 1984-03-28 | 1989-11-27 | 인터내셔널 비지네스 머신즈 코포레이션 | 배저장밀도의 메모리 모듈 및 보드와 그 형성방법 |
GB2180382B (en) | 1985-09-11 | 1989-11-22 | Pilkington Micro Electronics | Semi-conductor integrated circuits/systems |
US4794597A (en) | 1986-03-28 | 1988-12-27 | Mitsubishi Denki Kabushiki Kaisha | Memory device equipped with a RAS circuit |
US4710903A (en) | 1986-03-31 | 1987-12-01 | Wang Laboratories, Inc. | Pseudo-static memory subsystem |
US4862347A (en) | 1986-04-22 | 1989-08-29 | International Business Machine Corporation | System for simulating memory arrays in a logic simulation machine |
US4706166A (en) | 1986-04-25 | 1987-11-10 | Irvine Sensors Corporation | High-density electronic modules--process and product |
JPS63163912A (ja) | 1986-12-26 | 1988-07-07 | Toshiba Corp | マイクロコンピユ−タシステム |
US4764846A (en) | 1987-01-05 | 1988-08-16 | Irvine Sensors Corporation | High density electronic package comprising stacked sub-modules |
US4922451A (en) * | 1987-03-23 | 1990-05-01 | International Business Machines Corporation | Memory re-mapping in a microcomputer system |
US4888687A (en) | 1987-05-04 | 1989-12-19 | Prime Computer, Inc. | Memory control system |
KR970003915B1 (ko) * | 1987-06-24 | 1997-03-22 | 미다 가쓰시게 | 반도체 기억장치 및 그것을 사용한 반도체 메모리 모듈 |
US5025364A (en) * | 1987-06-29 | 1991-06-18 | Hewlett-Packard Company | Microprocessor emulation system with memory mapping using variable definition and addressing of memory space |
JPS6484496A (en) * | 1987-09-26 | 1989-03-29 | Mitsubishi Electric Corp | Semiconductor memory |
US4983533A (en) * | 1987-10-28 | 1991-01-08 | Irvine Sensors Corporation | High-density electronic modules - process and product |
US4937791A (en) * | 1988-06-02 | 1990-06-26 | The California Institute Of Technology | High performance dynamic ram interface |
US4899107A (en) * | 1988-09-30 | 1990-02-06 | Micron Technology, Inc. | Discrete die burn-in for nonpackaged die |
US4956694A (en) | 1988-11-04 | 1990-09-11 | Dense-Pac Microsystems, Inc. | Integrated circuit chip stacking |
US5104820A (en) | 1989-07-07 | 1992-04-14 | Irvine Sensors Corporation | Method of fabricating electronic circuitry unit containing stacked IC layers having lead rerouting |
US5907512A (en) | 1989-08-14 | 1999-05-25 | Micron Technology, Inc. | Mask write enablement for memory devices which permits selective masked enablement of plural segments |
US5453434A (en) | 1989-11-13 | 1995-09-26 | Allergan, Inc. | N-substituted derivatives of 3R,4R-ethyl-[(1-methyl-1H-imidazol-5-yl)methyl]-2-pyrrolidone |
US5995443A (en) | 1990-04-18 | 1999-11-30 | Rambus Inc. | Synchronous memory device |
IL96808A (en) | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
US5252807A (en) | 1990-07-02 | 1993-10-12 | George Chizinsky | Heated plate rapid thermal processor |
US5544347A (en) * | 1990-09-24 | 1996-08-06 | Emc Corporation | Data storage system controlled remote data mirroring with respectively maintained data indices |
JPH04230508A (ja) * | 1990-10-29 | 1992-08-19 | Internatl Business Mach Corp <Ibm> | 低電力消費メモリ装置 |
US5257233A (en) | 1990-10-31 | 1993-10-26 | Micron Technology, Inc. | Low power memory module using restricted RAM activation |
JPH0511876A (ja) | 1990-12-25 | 1993-01-22 | Mitsubishi Electric Corp | デイジタル回路装置 |
US5278796A (en) | 1991-04-12 | 1994-01-11 | Micron Technology, Inc. | Temperature-dependent DRAM refresh circuit |
DE69226150T2 (de) * | 1991-11-05 | 1999-02-18 | Hsu Fu Chieh | Redundanzarchitektur für Schaltungsmodul |
US5309324A (en) * | 1991-11-26 | 1994-05-03 | Herandez Jorge M | Device for interconnecting integrated circuit packages to circuit boards |
JPH05298134A (ja) * | 1991-12-16 | 1993-11-12 | Internatl Business Mach Corp <Ibm> | コンピュータシステムにおける処理誤りの処理機構及び方法 |
US5559990A (en) | 1992-02-14 | 1996-09-24 | Advanced Micro Devices, Inc. | Memories with burst mode access |
GB2264794B (en) * | 1992-03-06 | 1995-09-20 | Intel Corp | Method and apparatus for automatic power management in a high integration floppy disk controller |
US5282177A (en) | 1992-04-08 | 1994-01-25 | Micron Technology, Inc. | Multiple register block write method and circuit for video DRAMs |
US5384745A (en) | 1992-04-27 | 1995-01-24 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
US5629876A (en) * | 1992-07-10 | 1997-05-13 | Lsi Logic Corporation | Method and apparatus for interim in-situ testing of an electronic system with an inchoate ASIC |
JPH06194415A (ja) * | 1992-09-30 | 1994-07-15 | American Teleph & Telegr Co <Att> | 論理回路の試験方法とその装置 |
US5519832A (en) * | 1992-11-13 | 1996-05-21 | Digital Equipment Corporation | Method and apparatus for displaying module diagnostic results |
US5347428A (en) | 1992-12-03 | 1994-09-13 | Irvine Sensors Corporation | Module comprising IC memory stack dedicated to and structurally combined with an IC microprocessor chip |
US5644161A (en) | 1993-03-29 | 1997-07-01 | Staktek Corporation | Ultra-high density warp-resistant memory module |
DE69426695T2 (de) | 1993-04-23 | 2001-08-09 | Irvine Sensors Corp | Elektronisches modul mit einem stapel von ic-chips |
EP0713609B1 (de) | 1993-08-13 | 2003-05-07 | Irvine Sensors Corporation | Ic-stapel als ersatz für einzelnen ic |
JP3304531B2 (ja) * | 1993-08-24 | 2002-07-22 | 富士通株式会社 | 半導体記憶装置 |
US5561622A (en) | 1993-09-13 | 1996-10-01 | International Business Machines Corporation | Integrated memory cube structure |
US5502667A (en) | 1993-09-13 | 1996-03-26 | International Business Machines Corporation | Integrated multichip memory module structure |
US5467455A (en) | 1993-11-03 | 1995-11-14 | Motorola, Inc. | Data processing system and method for performing dynamic bus termination |
US5677291A (en) | 1993-12-10 | 1997-10-14 | Hoechst Marion Roussel, Inc. | Method of lowering serum cholesterol levels with 2,6-di-alkyl-4-silyl-phenols |
US5502333A (en) * | 1994-03-30 | 1996-03-26 | International Business Machines Corporation | Semiconductor stack structures and fabrication/sparing methods utilizing programmable spare circuit |
US5448511A (en) | 1994-06-01 | 1995-09-05 | Storage Technology Corporation | Memory stack with an integrated interconnect and mounting structure |
JP3304893B2 (ja) | 1994-06-28 | 2002-07-22 | 日本電気株式会社 | メモリ選択回路及び半導体メモリ装置 |
US5530836A (en) | 1994-08-12 | 1996-06-25 | International Business Machines Corporation | Method and apparatus for multiple memory bank selection |
US5798961A (en) | 1994-08-23 | 1998-08-25 | Emc Corporation | Non-volatile memory module |
US5796673A (en) * | 1994-10-06 | 1998-08-18 | Mosaid Technologies Incorporated | Delay locked loop implementation in a synchronous dynamic random access memory |
US6047073A (en) * | 1994-11-02 | 2000-04-04 | Advanced Micro Devices, Inc. | Digital wavetable audio synthesizer with delay-based effects processing |
US5513135A (en) * | 1994-12-02 | 1996-04-30 | International Business Machines Corporation | Synchronous memory packaged in single/dual in-line memory module and method of fabrication |
US5606710A (en) * | 1994-12-20 | 1997-02-25 | National Semiconductor Corporation | Multiple chip package processor having feed through paths on one die |
US6421754B1 (en) | 1994-12-22 | 2002-07-16 | Texas Instruments Incorporated | System management mode circuits, systems and methods |
US5526320A (en) | 1994-12-23 | 1996-06-11 | Micron Technology Inc. | Burst EDO memory device |
US5610864A (en) * | 1994-12-23 | 1997-03-11 | Micron Technology, Inc. | Burst EDO memory device with maximized write cycle timing |
US5668773A (en) | 1994-12-23 | 1997-09-16 | Micron Technology, Inc. | Synchronous burst extended data out DRAM |
US5640364A (en) | 1994-12-23 | 1997-06-17 | Micron Technology, Inc. | Self-enabling pulse trapping circuit |
US5675549A (en) | 1994-12-23 | 1997-10-07 | Micron Technology, Inc. | Burst EDO memory device address counter |
US5729503A (en) | 1994-12-23 | 1998-03-17 | Micron Technology, Inc. | Address transition detection on a synchronous design |
US5652724A (en) | 1994-12-23 | 1997-07-29 | Micron Technology, Inc. | Burst EDO memory device having pipelined output buffer |
US5682354A (en) | 1995-11-06 | 1997-10-28 | Micron Technology, Inc. | CAS recognition in burst extended data out DRAM |
US5721859A (en) * | 1994-12-23 | 1998-02-24 | Micron Technology, Inc. | Counter control circuit in a burst memory |
US5598376A (en) | 1994-12-23 | 1997-01-28 | Micron Technology, Inc. | Distributed write data drivers for burst access memories |
US5717654A (en) | 1995-02-10 | 1998-02-10 | Micron Technology, Inc. | Burst EDO memory device with maximized write cycle timing |
US5731945A (en) | 1995-02-22 | 1998-03-24 | International Business Machines Corporation | Multichip semiconductor structures with consolidated circuitry and programmable ESD protection for input/output nodes |
US5608262A (en) | 1995-02-24 | 1997-03-04 | Lucent Technologies Inc. | Packaging multi-chip modules without wire-bond interconnection |
US5901105A (en) | 1995-04-05 | 1999-05-04 | Ong; Adrian E | Dynamic random access memory having decoding circuitry for partial memory blocks |
US5692121A (en) | 1995-04-14 | 1997-11-25 | International Business Machines Corporation | Recovery unit for mirrored processors |
IN188196B (de) | 1995-05-15 | 2002-08-31 | Silicon Graphics Inc | |
US5850368A (en) | 1995-06-01 | 1998-12-15 | Micron Technology, Inc. | Burst EDO memory address counter |
US5860106A (en) * | 1995-07-13 | 1999-01-12 | Intel Corporation | Method and apparatus for dynamically adjusting power/performance characteristics of a memory subsystem |
US5752045A (en) | 1995-07-14 | 1998-05-12 | United Microelectronics Corporation | Power conservation in synchronous SRAM cache memory blocks of a computer system |
JP2701802B2 (ja) | 1995-07-17 | 1998-01-21 | 日本電気株式会社 | ベアチップ実装用プリント基板 |
FR2737592B1 (fr) * | 1995-08-03 | 1997-10-17 | Sgs Thomson Microelectronics | Circuit hdlc a bus interne partage |
FR2737591B1 (fr) | 1995-08-03 | 1997-10-17 | Sgs Thomson Microelectronics | Dispositif d'organisation d'acces a un bus memoire |
US5724288A (en) * | 1995-08-30 | 1998-03-03 | Micron Technology, Inc. | Data communication for memory |
US5924111A (en) | 1995-10-17 | 1999-07-13 | Huang; Chu-Kai | Method and system for interleaving data in multiple memory bank partitions |
US5748914A (en) | 1995-10-19 | 1998-05-05 | Rambus, Inc. | Protocol for communication with dynamic memory |
US5590071A (en) | 1995-11-16 | 1996-12-31 | International Business Machines Corporation | Method and apparatus for emulating a high capacity DRAM |
US5604714A (en) | 1995-11-30 | 1997-02-18 | Micron Technology, Inc. | DRAM having multiple column address strobe operation |
US5729504A (en) * | 1995-12-14 | 1998-03-17 | Micron Technology, Inc. | Continuous burst edo memory device |
KR970051229A (ko) | 1995-12-22 | 1997-07-29 | 김광호 | 비동기 발생신호를 사용하는 반도체 메모리 장치 |
US5692202A (en) | 1995-12-29 | 1997-11-25 | Intel Corporation | System, apparatus, and method for managing power in a computer system |
US5966724A (en) | 1996-01-11 | 1999-10-12 | Micron Technology, Inc. | Synchronous memory device with dual page and burst mode operations |
US5627791A (en) | 1996-02-16 | 1997-05-06 | Micron Technology, Inc. | Multiple bank memory with auto refresh to specified bank |
US5680342A (en) | 1996-04-10 | 1997-10-21 | International Business Machines Corporation | Memory module package with address bus buffering |
US6001671A (en) | 1996-04-18 | 1999-12-14 | Tessera, Inc. | Methods for manufacturing a semiconductor package having a sacrificial layer |
US5661677A (en) | 1996-05-15 | 1997-08-26 | Micron Electronics, Inc. | Circuit and method for on-board programming of PRD Serial EEPROMS |
US5802395A (en) | 1996-07-08 | 1998-09-01 | International Business Machines Corporation | High density memory modules with improved data bus performance |
US5838165A (en) | 1996-08-21 | 1998-11-17 | Chatter; Mukesh | High performance self modifying on-the-fly alterable logic FPGA, architecture and method |
KR100202021B1 (ko) | 1996-09-30 | 1999-06-15 | 전주범 | 광디스크 플레이어의 클램핑장치 |
US5787457A (en) | 1996-10-18 | 1998-07-28 | International Business Machines Corporation | Cached synchronous DRAM architecture allowing concurrent DRAM operations |
US5917758A (en) | 1996-11-04 | 1999-06-29 | Micron Technology, Inc. | Adjustable output driver circuit |
US5949254A (en) | 1996-11-26 | 1999-09-07 | Micron Technology, Inc. | Adjustable output driver circuit |
US5923611A (en) | 1996-12-20 | 1999-07-13 | Micron Technology, Inc. | Memory having a plurality of external clock signal inputs |
KR100231605B1 (ko) | 1996-12-31 | 1999-11-15 | 김영환 | 반도체 메모리 소자의 전력소모 방지 장치 |
US5838177A (en) | 1997-01-06 | 1998-11-17 | Micron Technology, Inc. | Adjustable output driver circuit having parallel pull-up and pull-down elements |
US6708144B1 (en) * | 1997-01-27 | 2004-03-16 | Unisys Corporation | Spreadsheet driven I/O buffer synthesis process |
US5953263A (en) | 1997-02-10 | 1999-09-14 | Rambus Inc. | Synchronous memory device having a programmable register and method of controlling same |
US5870347A (en) * | 1997-03-11 | 1999-02-09 | Micron Technology, Inc. | Multi-bank memory input/output line selection |
WO1998043168A1 (en) * | 1997-03-21 | 1998-10-01 | International Business Machines Corporation | Address mapping for system memory |
KR100253282B1 (ko) | 1997-04-01 | 2000-05-01 | 김영환 | 메모리소자의소모전력자동감소회로 |
JP2964983B2 (ja) | 1997-04-02 | 1999-10-18 | 日本電気株式会社 | 三次元メモリモジュール及びそれを用いた半導体装置 |
JP3504104B2 (ja) * | 1997-04-03 | 2004-03-08 | 富士通株式会社 | シンクロナスdram |
US5915167A (en) * | 1997-04-04 | 1999-06-22 | Elm Technology Corporation | Three dimensional structure memory |
US5903500A (en) | 1997-04-11 | 1999-05-11 | Intel Corporation | 1.8 volt output buffer on flash memories |
JP3189727B2 (ja) * | 1997-04-15 | 2001-07-16 | 日本電気株式会社 | コプロセッサ内蔵パケット型メモリlsi、それを用いたメモリシステム及びそれらの制御方法 |
US5870350A (en) * | 1997-05-21 | 1999-02-09 | International Business Machines Corporation | High performance, high bandwidth memory bus architecture utilizing SDRAMs |
US5875142A (en) | 1997-06-17 | 1999-02-23 | Micron Technology, Inc. | Integrated circuit with temperature detector |
JPH1125678A (ja) * | 1997-06-27 | 1999-01-29 | Samsung Electron Co Ltd | 出力ドライバ及び半導体メモリ装置 |
US5995424A (en) | 1997-07-16 | 1999-11-30 | Tanisys Technology, Inc. | Synchronous memory test system |
US5963429A (en) | 1997-08-20 | 1999-10-05 | Sulzer Intermedics Inc. | Printed circuit substrate with cavities for encapsulating integrated circuits |
WO1999019874A1 (en) * | 1997-10-10 | 1999-04-22 | Rambus Incorporated | Power control system for synchronous memory device |
US6226709B1 (en) * | 1997-10-24 | 2001-05-01 | Compaq Computer Corporation | Memory refresh control system |
KR100252048B1 (ko) * | 1997-11-18 | 2000-05-01 | 윤종용 | 반도체 메모리장치의 데이터 마스킹 회로 및 데이터 마스킹방법 |
US5953215A (en) | 1997-12-01 | 1999-09-14 | Karabatsos; Chris | Apparatus and method for improving computer memory speed and capacity |
US5835435A (en) | 1997-12-02 | 1998-11-10 | Intel Corporation | Method and apparatus for dynamically placing portions of a memory in a reduced power consumtion state |
US20040236877A1 (en) | 1997-12-17 | 2004-11-25 | Lee A. Burton | Switch/network adapter port incorporating shared memory resources selectively accessible by a direct execution logic element and one or more dense logic devices in a fully buffered dual in-line memory module format (FB-DIMM) |
US5956233A (en) | 1997-12-19 | 1999-09-21 | Texas Instruments Incorporated | High density single inline memory module |
JP3335898B2 (ja) | 1998-01-08 | 2002-10-21 | 株式会社東芝 | 構内交換システムとその構内交換装置 |
US6222739B1 (en) * | 1998-01-20 | 2001-04-24 | Viking Components | High-density computer module with stacked parallel-plane packaging |
US6742098B1 (en) * | 2000-10-03 | 2004-05-25 | Intel Corporation | Dual-port buffer-to-memory interface |
US5963464A (en) | 1998-02-26 | 1999-10-05 | International Business Machines Corporation | Stackable memory card |
US6154821A (en) | 1998-03-10 | 2000-11-28 | Rambus Inc. | Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain |
JP3285815B2 (ja) | 1998-03-12 | 2002-05-27 | 松下電器産業株式会社 | リードフレーム,樹脂封止型半導体装置及びその製造方法 |
US6233650B1 (en) * | 1998-04-01 | 2001-05-15 | Intel Corporation | Using FET switches for large memory arrays |
JP4017248B2 (ja) * | 1998-04-10 | 2007-12-05 | 株式会社日立製作所 | 半導体装置 |
US6512392B2 (en) * | 1998-04-17 | 2003-01-28 | International Business Machines Corporation | Method for testing semiconductor devices |
US6016282A (en) * | 1998-05-28 | 2000-01-18 | Micron Technology, Inc. | Clock vernier adjustment |
US6199151B1 (en) * | 1998-06-05 | 2001-03-06 | Intel Corporation | Apparatus and method for storing a device row indicator for use in a subsequent page-miss memory cycle |
JPH11353228A (ja) * | 1998-06-10 | 1999-12-24 | Mitsubishi Electric Corp | メモリモジュールシステム |
JP3109479B2 (ja) | 1998-06-12 | 2000-11-13 | 日本電気株式会社 | 放熱体及び放熱体を装着したメモリモジュール |
US6557071B2 (en) | 1998-06-22 | 2003-04-29 | Intel Corporation | Memory system including a memory controller having a data strobe generator and method for accesing a memory using a data storage |
US6510503B2 (en) * | 1998-07-27 | 2003-01-21 | Mosaid Technologies Incorporated | High bandwidth memory interface |
US6910152B2 (en) * | 1998-08-28 | 2005-06-21 | Micron Technology, Inc. | Device and method for repairing a semiconductor memory |
JP4156721B2 (ja) * | 1998-09-18 | 2008-09-24 | 富士通株式会社 | 半導体集積回路装置 |
US6526471B1 (en) * | 1998-09-18 | 2003-02-25 | Digeo, Inc. | Method and apparatus for a high-speed memory subsystem |
US6668242B1 (en) | 1998-09-25 | 2003-12-23 | Infineon Technologies North America Corp. | Emulator chip package that plugs directly into the target system |
US6587912B2 (en) * | 1998-09-30 | 2003-07-01 | Intel Corporation | Method and apparatus for implementing multiple memory buses on a memory module |
US6438670B1 (en) | 1998-10-02 | 2002-08-20 | International Business Machines Corporation | Memory controller with programmable delay counter for tuning performance based on timing parameter of controlled memory storage device |
US6038673A (en) * | 1998-11-03 | 2000-03-14 | Intel Corporation | Computer system with power management scheme for DRAM devices |
US6044032A (en) * | 1998-12-03 | 2000-03-28 | Micron Technology, Inc. | Addressing scheme for a double data rate SDRAM |
KR100355226B1 (ko) * | 1999-01-12 | 2002-10-11 | 삼성전자 주식회사 | 뱅크별로 선택적인 셀프 리프레쉬가 가능한 동적 메모리장치 |
US6324071B2 (en) * | 1999-01-14 | 2001-11-27 | Micron Technology, Inc. | Stacked printed circuit board memory module |
WO2000052889A1 (en) | 1999-03-05 | 2000-09-08 | Allayer Technologies Corporation | Packet switching fabric having a segmented ring with token based resource control protocol and output queuing control |
US6389514B1 (en) * | 1999-03-25 | 2002-05-14 | Hewlett-Packard Company | Method and computer system for speculatively closing pages in memory |
KR100287190B1 (ko) * | 1999-04-07 | 2001-04-16 | 윤종용 | 선택되는 메모리 모듈만을 데이터 라인에 연결하는 메모리 모듈 시스템 및 이를 이용한 데이터 입출력 방법 |
US6625692B1 (en) | 1999-04-14 | 2003-09-23 | Micron Technology, Inc. | Integrated semiconductor memory chip with presence detect data capability |
US6341347B1 (en) * | 1999-05-11 | 2002-01-22 | Sun Microsystems, Inc. | Thread switch logic in a multiple-thread processor |
US7243185B2 (en) | 2004-04-05 | 2007-07-10 | Super Talent Electronics, Inc. | Flash memory system with a high-speed flash controller |
US6336174B1 (en) * | 1999-08-09 | 2002-01-01 | Maxtor Corporation | Hardware assisted memory backup system and method |
KR100344927B1 (ko) * | 1999-09-27 | 2002-07-19 | 삼성전자 주식회사 | 적층 패키지 및 그의 제조 방법 |
US6166991A (en) * | 1999-11-03 | 2000-12-26 | Cypress Semiconductor Corp. | Circuit, architecture and method for reducing power consumption in a synchronous integrated circuit |
US6683372B1 (en) * | 1999-11-18 | 2004-01-27 | Sun Microsystems, Inc. | Memory expansion module with stacked memory packages and a serial storage unit |
TW451193B (en) * | 1999-11-30 | 2001-08-21 | Via Tech Inc | A method to determine the timing setting value of dynamic random access memory |
US7363422B2 (en) * | 2000-01-05 | 2008-04-22 | Rambus Inc. | Configurable width buffered module |
US7010642B2 (en) * | 2000-01-05 | 2006-03-07 | Rambus Inc. | System featuring a controller device and a memory module that includes an integrated circuit buffer device and a plurality of integrated circuit memory devices |
US6502161B1 (en) * | 2000-01-05 | 2002-12-31 | Rambus Inc. | Memory system including a point-to-point linked memory subsystem |
US6621760B1 (en) * | 2000-01-13 | 2003-09-16 | Intel Corporation | Method, apparatus, and system for high speed data transfer using source synchronous data strobe |
US6766469B2 (en) | 2000-01-25 | 2004-07-20 | Hewlett-Packard Development Company, L.P. | Hot-replace of memory |
US6522018B1 (en) * | 2000-05-16 | 2003-02-18 | Micron Technology, Inc. | Ball grid array chip packages having improved testing and stacking characteristics |
US6466491B2 (en) | 2000-05-19 | 2002-10-15 | Fujitsu Limited | Memory system and memory controller with reliable data latch operation |
JP2001338489A (ja) * | 2000-05-24 | 2001-12-07 | Mitsubishi Electric Corp | 半導体装置 |
US6356105B1 (en) * | 2000-06-28 | 2002-03-12 | Intel Corporation | Impedance control system for a center tapped termination bus |
DE10030994A1 (de) * | 2000-06-30 | 2002-01-17 | Infineon Technologies Ag | Halbleiter-Chip |
US7104804B2 (en) * | 2000-07-03 | 2006-09-12 | Advanced Interconnect Solutions | Method and apparatus for memory module circuit interconnection |
US20020004897A1 (en) * | 2000-07-05 | 2002-01-10 | Min-Cheng Kao | Data processing apparatus for executing multiple instruction sets |
US6523089B2 (en) * | 2000-07-19 | 2003-02-18 | Rambus Inc. | Memory controller with power management logic |
FR2812417A1 (fr) | 2000-07-27 | 2002-02-01 | St Microelectronics Sa | Processeur dsp a architecture parallele |
US6445591B1 (en) | 2000-08-10 | 2002-09-03 | Nortel Networks Limited | Multilayer circuit board |
US6356500B1 (en) * | 2000-08-23 | 2002-03-12 | Micron Technology, Inc. | Reduced power DRAM device and method |
TW473965B (en) * | 2000-09-04 | 2002-01-21 | Siliconware Precision Industries Co Ltd | Thin type semiconductor device and the manufacturing method thereof |
US6487102B1 (en) * | 2000-09-18 | 2002-11-26 | Intel Corporation | Memory module having buffer for isolating stacked memory devices |
US6862653B1 (en) * | 2000-09-18 | 2005-03-01 | Intel Corporation | System and method for controlling data flow direction in a memory system |
US6553450B1 (en) * | 2000-09-18 | 2003-04-22 | Intel Corporation | Buffer to multiply memory interface |
US6349050B1 (en) * | 2000-10-10 | 2002-02-19 | Rambus, Inc. | Methods and systems for reducing heat flux in memory systems |
JP2002151648A (ja) * | 2000-11-07 | 2002-05-24 | Mitsubishi Electric Corp | 半導体モジュール |
JP2002157883A (ja) * | 2000-11-20 | 2002-05-31 | Fujitsu Ltd | 同期型半導体装置及び同期型半導体装置における入力信号のラッチ方法 |
US6484273B1 (en) * | 2000-11-29 | 2002-11-19 | Lsi Logic Corporation | Integrated EJTAG external bus interface |
US6954463B1 (en) | 2000-12-11 | 2005-10-11 | Cisco Technology, Inc. | Distributed packet processing architecture for network access servers |
JP2002197878A (ja) * | 2000-12-26 | 2002-07-12 | Hitachi Ltd | 半導体装置及びデータ処理システム |
US7058732B1 (en) * | 2001-02-06 | 2006-06-06 | Cypress Semiconductor Corporation | Method and apparatus for automatic detection of a serial peripheral interface (SPI) device memory size |
US6526757B2 (en) * | 2001-02-13 | 2003-03-04 | Robin Mackay | Multi pressure mode gas turbine |
JP2002244920A (ja) * | 2001-02-15 | 2002-08-30 | Oki Electric Ind Co Ltd | Dramインターフェース回路 |
JP3436254B2 (ja) * | 2001-03-01 | 2003-08-11 | 松下電器産業株式会社 | リードフレームおよびその製造方法 |
JP3436253B2 (ja) * | 2001-03-01 | 2003-08-11 | 松下電器産業株式会社 | 樹脂封止型半導体装置およびその製造方法 |
US6631456B2 (en) | 2001-03-06 | 2003-10-07 | Lance Leighnor | Hypercache RAM based disk emulation and method |
TW588235B (en) * | 2001-04-02 | 2004-05-21 | Via Tech Inc | Motherboard with less power consumption |
US6964005B2 (en) * | 2001-06-08 | 2005-11-08 | Broadcom Corporation | System and method for interleaving data in a communication device |
US6914786B1 (en) | 2001-06-14 | 2005-07-05 | Lsi Logic Corporation | Converter device |
US6535387B2 (en) * | 2001-06-28 | 2003-03-18 | Intel Corporation | Heat transfer apparatus |
DE10131939B4 (de) * | 2001-07-02 | 2014-12-11 | Qimonda Ag | Elektronische Leiterplatte mit mehreren bauartgleichen gehäusegefaßten Halbleiterspeichern |
US6438057B1 (en) | 2001-07-06 | 2002-08-20 | Infineon Technologies Ag | DRAM refresh timing adjustment device, system and method |
FR2827682B1 (fr) * | 2001-07-20 | 2004-04-02 | Gemplus Card Int | Regulation de pression par transfert d'un volume de gaz calibre |
KR100417858B1 (ko) * | 2001-07-27 | 2004-02-05 | 주식회사 하이닉스반도체 | 저전력형 램버스 디램 |
DE10297097B4 (de) * | 2001-07-31 | 2007-10-11 | Infineon Technologies Ag | Schmelzprogrammierbare E/A-Organisation |
JP2003045179A (ja) * | 2001-08-01 | 2003-02-14 | Mitsubishi Electric Corp | 半導体素子及びそれを用いた半導体メモリモジュール |
US20030041295A1 (en) * | 2001-08-24 | 2003-02-27 | Chien-Tzu Hou | Method of defects recovery and status display of dram |
US6820169B2 (en) * | 2001-09-25 | 2004-11-16 | Intel Corporation | Memory control with lookahead power management |
US6785793B2 (en) * | 2001-09-27 | 2004-08-31 | Intel Corporation | Method and apparatus for memory access scheduling to reduce memory access latency |
US6684292B2 (en) * | 2001-09-28 | 2004-01-27 | Hewlett-Packard Development Company, L.P. | Memory module resync |
TW533413B (en) * | 2001-10-11 | 2003-05-21 | Cascade Semiconductor Corp | Asynchronous hidden refresh of semiconductor memory |
US6754132B2 (en) * | 2001-10-19 | 2004-06-22 | Samsung Electronics Co., Ltd. | Devices and methods for controlling active termination resistors in a memory system |
WO2003036722A1 (fr) | 2001-10-26 | 2003-05-01 | Fujitsu Limited | Circuit integre a semi-conducteur, dispositif electronique dans lequel ce circuit integre est incorpore et procede d'economie d'energie |
US7026708B2 (en) * | 2001-10-26 | 2006-04-11 | Staktek Group L.P. | Low profile chip scale stacking system and method |
US7007095B2 (en) * | 2001-12-07 | 2006-02-28 | Redback Networks Inc. | Method and apparatus for unscheduled flow control in packet form |
US6910092B2 (en) * | 2001-12-10 | 2005-06-21 | International Business Machines Corporation | Chip to chip interface for interconnecting chips |
US6714891B2 (en) * | 2001-12-14 | 2004-03-30 | Intel Corporation | Method and apparatus for thermal management of a power supply to a high performance processor in a computer system |
KR100406543B1 (ko) * | 2001-12-24 | 2003-11-20 | 주식회사 하이닉스반도체 | 동기식 메모리의 파이프 래치 제어회로 |
CA2366397A1 (en) | 2001-12-31 | 2003-06-30 | Tropic Networks Inc. | An interface for data transfer between integrated circuits |
US6751113B2 (en) * | 2002-03-07 | 2004-06-15 | Netlist, Inc. | Arrangement of integrated circuits in a memory module |
US6707756B2 (en) * | 2002-03-12 | 2004-03-16 | Smart Modular Technologies, Inc. | System and method for translation of SDRAM and DDR signals |
US6545895B1 (en) * | 2002-04-22 | 2003-04-08 | High Connection Density, Inc. | High capacity SDRAM memory module with stacked printed circuit boards |
US7028215B2 (en) * | 2002-05-03 | 2006-04-11 | Hewlett-Packard Development Company, L.P. | Hot mirroring in a computer system with redundant memory subsystems |
US7573136B2 (en) | 2002-06-27 | 2009-08-11 | Micron Technology, Inc. | Semiconductor device assemblies and packages including multiple semiconductor device components |
US6906407B2 (en) * | 2002-07-09 | 2005-06-14 | Lucent Technologies Inc. | Field programmable gate array assembly |
US7010736B1 (en) * | 2002-07-22 | 2006-03-07 | Advanced Micro Devices, Inc. | Address sequencer within BIST (Built-in-Self-Test) system |
US6631086B1 (en) * | 2002-07-22 | 2003-10-07 | Advanced Micro Devices, Inc. | On-chip repair of defective address of core flash memory cells |
US7200711B2 (en) * | 2002-08-15 | 2007-04-03 | Network Appliance, Inc. | Apparatus and method for placing memory into self-refresh state |
US6851032B2 (en) * | 2002-08-16 | 2005-02-01 | Micron Technology, Inc. | Latency reduction using negative clock edge and read flags |
KR100468761B1 (ko) * | 2002-08-23 | 2005-01-29 | 삼성전자주식회사 | 분할된 시스템 데이터 버스에 연결되는 메모리 모듈을구비하는 반도체 메모리 시스템 |
US7194559B2 (en) * | 2002-08-29 | 2007-03-20 | Intel Corporation | Slave I/O driver calibration using error-nulling master reference |
US6713856B2 (en) * | 2002-09-03 | 2004-03-30 | Ultratera Corporation | Stacked chip package with enhanced thermal conductivity |
DE10343525B4 (de) * | 2002-09-27 | 2011-06-16 | Qimonda Ag | Verfahren zum Betreiben von Halbleiterbausteinen, Steuervorrichtung für Halbleiterbausteine und Anordnung zum Betreiben von Speicherbausteinen |
US7028234B2 (en) * | 2002-09-27 | 2006-04-11 | Infineon Technologies Ag | Method of self-repairing dynamic random access memory |
US6952794B2 (en) | 2002-10-10 | 2005-10-04 | Ching-Hung Lu | Method, system and apparatus for scanning newly added disk drives and automatically updating RAID configuration and rebuilding RAID data |
JP4229674B2 (ja) * | 2002-10-11 | 2009-02-25 | Necエレクトロニクス株式会社 | 半導体記憶装置及びその制御方法 |
US20040083324A1 (en) * | 2002-10-24 | 2004-04-29 | Josef Rabinovitz | Large array of mass data storage devices connected to a computer by a serial link |
US7035150B2 (en) * | 2002-10-31 | 2006-04-25 | Infineon Technologies Ag | Memory device with column select being variably delayed |
KR100786603B1 (ko) * | 2002-11-28 | 2007-12-21 | 가부시끼가이샤 르네사스 테크놀로지 | 메모리 모듈, 메모리시스템 및 정보기기 |
DE10300781B4 (de) | 2003-01-11 | 2014-02-06 | Qimonda Ag | Speicherbaustein, Testsystem und Verfahren zum Testen eines oder mehrerer Speicherbausteine |
US6705877B1 (en) * | 2003-01-17 | 2004-03-16 | High Connection Density, Inc. | Stackable memory module with variable bandwidth |
KR100468783B1 (ko) | 2003-02-11 | 2005-01-29 | 삼성전자주식회사 | 반도체 모듈로부터 발생되는 열을 소산시키는 집게형 장치 |
DE10309679B4 (de) * | 2003-02-27 | 2014-05-22 | Dr. Johannes Heidenhain Gmbh | Abtasteinheit zum Abtasten einer Maßverkörperung |
US6847582B2 (en) * | 2003-03-11 | 2005-01-25 | Micron Technology, Inc. | Low skew clock input buffer and method |
US7480774B2 (en) * | 2003-04-01 | 2009-01-20 | International Business Machines Corporation | Method for performing a command cancel function in a DRAM |
US7234099B2 (en) | 2003-04-14 | 2007-06-19 | International Business Machines Corporation | High reliability memory module with a fault tolerant address and command bus |
US7444546B2 (en) * | 2003-04-17 | 2008-10-28 | Arm Limited | On-board diagnostic circuit for an integrated circuit |
US6968440B2 (en) | 2003-05-09 | 2005-11-22 | Hewlett-Packard Development Company, L.P. | Systems and methods for processor memory allocation |
US7428644B2 (en) | 2003-06-20 | 2008-09-23 | Micron Technology, Inc. | System and method for selective memory module power management |
DE10330812B4 (de) * | 2003-07-08 | 2006-07-06 | Infineon Technologies Ag | Halbleiterspeichermodul |
DE10330811B4 (de) * | 2003-07-08 | 2009-08-13 | Qimonda Ag | Halbleiterspeichermodul |
US7412588B2 (en) * | 2003-07-25 | 2008-08-12 | International Business Machines Corporation | Network processor system on chip with bridge coupling protocol converting multiprocessor macro core local bus to peripheral interfaces coupled system bus |
DE10334779B4 (de) * | 2003-07-30 | 2005-09-29 | Infineon Technologies Ag | Halbleiterspeichermodul |
US7143236B2 (en) * | 2003-07-30 | 2006-11-28 | Hewlett-Packard Development Company, Lp. | Persistent volatile memory fault tracking using entries in the non-volatile memory of a fault storage unit |
KR100585099B1 (ko) * | 2003-08-13 | 2006-05-30 | 삼성전자주식회사 | 적층형 메모리 모듈 및 메모리 시스템. |
US7210059B2 (en) * | 2003-08-19 | 2007-04-24 | Micron Technology, Inc. | System and method for on-board diagnostics of memory modules |
JP4450586B2 (ja) * | 2003-09-03 | 2010-04-14 | 株式会社ルネサステクノロジ | 半導体集積回路 |
US7386765B2 (en) * | 2003-09-29 | 2008-06-10 | Intel Corporation | Memory device having error checking and correction |
US7353329B2 (en) * | 2003-09-29 | 2008-04-01 | Intel Corporation | Memory buffer device integrating refresh logic |
JP4386706B2 (ja) * | 2003-11-06 | 2009-12-16 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
US20050108460A1 (en) * | 2003-11-14 | 2005-05-19 | Intel Corporation | Partial bank DRAM refresh |
WO2005059764A1 (en) * | 2003-12-09 | 2005-06-30 | Thomson Licensing | Memory controller |
US7127567B2 (en) | 2003-12-18 | 2006-10-24 | Intel Corporation | Performing memory RAS operations over a point-to-point interconnect |
US7127566B2 (en) * | 2003-12-18 | 2006-10-24 | Intel Corporation | Synchronizing memory copy operations with memory accesses |
US7173863B2 (en) * | 2004-03-08 | 2007-02-06 | Sandisk Corporation | Flash controller cache architecture |
US20050018495A1 (en) * | 2004-01-29 | 2005-01-27 | Netlist, Inc. | Arrangement of integrated circuits in a memory module |
US7234081B2 (en) | 2004-02-04 | 2007-06-19 | Hewlett-Packard Development Company, L.P. | Memory module with testing logic |
US7723995B2 (en) * | 2004-02-27 | 2010-05-25 | Infineon Technologies Ag | Test switching circuit for a high speed data interface |
JP4205613B2 (ja) | 2004-03-01 | 2009-01-07 | エルピーダメモリ株式会社 | 半導体装置 |
JP3910598B2 (ja) | 2004-03-04 | 2007-04-25 | 松下電器産業株式会社 | 樹脂封止型半導体装置およびその製造方法 |
US7286436B2 (en) | 2004-03-05 | 2007-10-23 | Netlist, Inc. | High-density memory module utilizing low-density memory components |
US7532537B2 (en) | 2004-03-05 | 2009-05-12 | Netlist, Inc. | Memory module with a circuit providing load isolation and memory domain translation |
US7289386B2 (en) * | 2004-03-05 | 2007-10-30 | Netlist, Inc. | Memory module decoder |
KR100558065B1 (ko) | 2004-03-15 | 2006-03-10 | 삼성전자주식회사 | 방열체가 구비된 반도체 모듈 |
US6992501B2 (en) * | 2004-03-15 | 2006-01-31 | Staktek Group L.P. | Reflection-control system and method |
EP1585139A1 (de) * | 2004-04-08 | 2005-10-12 | STMicroelectronics Pvt. Ltd | On-chip Hochgeschwindigkeitstester zum Testen und Charakterisieren unterschiedlicher Speichertypen |
KR100642414B1 (ko) | 2004-04-20 | 2006-11-03 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제어 회로 |
US7126399B1 (en) * | 2004-05-27 | 2006-10-24 | Altera Corporation | Memory interface phase-shift circuitry to support multiple frequency ranges |
US7176714B1 (en) * | 2004-05-27 | 2007-02-13 | Altera Corporation | Multiple data rate memory interface architecture |
US7079396B2 (en) | 2004-06-14 | 2006-07-18 | Sun Microsystems, Inc. | Memory module cooling |
US20060010339A1 (en) * | 2004-06-24 | 2006-01-12 | Klein Dean A | Memory system and method having selective ECC during low power refresh |
US7539800B2 (en) * | 2004-07-30 | 2009-05-26 | International Business Machines Corporation | System, method and storage medium for providing segment level sparing |
US7669027B2 (en) * | 2004-08-19 | 2010-02-23 | Micron Technology, Inc. | Memory command delay balancing in a daisy-chained memory topology |
US7126393B2 (en) * | 2004-08-20 | 2006-10-24 | Micron Technology, Inc. | Delay circuit with reset-based forward path static delay |
US7289383B2 (en) * | 2004-08-23 | 2007-10-30 | Apple Inc. | Reducing the number of power and ground pins required to drive address signals to memory modules |
US7437497B2 (en) * | 2004-08-23 | 2008-10-14 | Apple Inc. | Method and apparatus for encoding memory control signals to reduce pin count |
US7200062B2 (en) * | 2004-08-31 | 2007-04-03 | Micron Technology, Inc. | Method and system for reducing the peak current in refreshing dynamic random access memory devices |
US6965537B1 (en) * | 2004-08-31 | 2005-11-15 | Micron Technology, Inc. | Memory system and method using ECC to achieve low power refresh |
US7606049B2 (en) * | 2004-09-03 | 2009-10-20 | Entorian Technologies, Lp | Module thermal management system and method |
US7301831B2 (en) * | 2004-09-15 | 2007-11-27 | Rambus Inc. | Memory systems with variable delays for write data signals |
US7317250B2 (en) * | 2004-09-30 | 2008-01-08 | Kingston Technology Corporation | High density memory card assembly |
US7305518B2 (en) * | 2004-10-20 | 2007-12-04 | Hewlett-Packard Development Company, L.P. | Method and system for dynamically adjusting DRAM refresh rate |
DE102004051345B9 (de) * | 2004-10-21 | 2014-01-02 | Qimonda Ag | Halbleiter-Bauelement, Verfahren zum Ein- und/oder Ausgeben von Testdaten, sowie Speichermodul |
KR100564635B1 (ko) * | 2004-10-25 | 2006-03-28 | 삼성전자주식회사 | 메모리 모듈 내에서의 인터페이스 타이밍을 제어하는메모리 시스템 및 그 방법 |
WO2006053321A2 (en) * | 2004-11-12 | 2006-05-18 | Ati Technologies, Inc. | Controlling clock rate using configuration information |
US20060112219A1 (en) * | 2004-11-19 | 2006-05-25 | Gaurav Chawla | Functional partitioning method for providing modular data storage systems |
US20060129740A1 (en) | 2004-12-13 | 2006-06-15 | Hermann Ruckerbauer | Memory device, memory controller and method for operating the same |
US20060136791A1 (en) | 2004-12-16 | 2006-06-22 | Klaus Nierle | Test method, control circuit and system for reduced time combined write window and retention testing |
KR100691583B1 (ko) | 2004-12-31 | 2007-03-09 | 학교법인 포항공과대학교 | 다중 종단 저항들을 갖는 멀티 드롭 버스 구조의 메모리시스템 |
US20060195631A1 (en) | 2005-01-31 | 2006-08-31 | Ramasubramanian Rajamani | Memory buffers for merging local data from memory modules |
US7321950B2 (en) | 2005-02-03 | 2008-01-22 | International Business Machines Corporation | Method and apparatus for managing write-to-read turnarounds in an early read after write memory system |
US20060180926A1 (en) | 2005-02-11 | 2006-08-17 | Rambus, Inc. | Heat spreader clamping mechanism for semiconductor modules |
DE102005009806A1 (de) * | 2005-03-03 | 2006-09-14 | Infineon Technologies Ag | Pufferbaustein für ein Speichermodul, Speichermodul und Speichersystem |
US8301938B2 (en) | 2005-03-21 | 2012-10-30 | Hewlett-Packard Development Company, L.P. | Managing memory health |
US7543102B2 (en) | 2005-04-18 | 2009-06-02 | University Of Maryland | System and method for performing multi-rank command scheduling in DDR SDRAM memory systems |
US7218566B1 (en) * | 2005-04-28 | 2007-05-15 | Network Applicance, Inc. | Power management of memory via wake/sleep cycles |
US8060774B2 (en) * | 2005-06-24 | 2011-11-15 | Google Inc. | Memory systems and memory modules |
US7590796B2 (en) | 2006-07-31 | 2009-09-15 | Metaram, Inc. | System and method for power management in memory systems |
US8359187B2 (en) * | 2005-06-24 | 2013-01-22 | Google Inc. | Simulating a different number of memory circuit devices |
US8244971B2 (en) * | 2006-07-31 | 2012-08-14 | Google Inc. | Memory circuit system and method |
DE112006001810T5 (de) | 2005-06-24 | 2008-08-21 | Metaram Inc., San Jose | Integrierte Speicherkern - und Speicherschnittstellenschaltung |
US20080082763A1 (en) | 2006-10-02 | 2008-04-03 | Metaram, Inc. | Apparatus and method for power management of memory circuits by a system or component thereof |
US8438328B2 (en) | 2008-02-21 | 2013-05-07 | Google Inc. | Emulation of abstracted DIMMs using abstracted DRAMs |
US8090897B2 (en) | 2006-07-31 | 2012-01-03 | Google Inc. | System and method for simulating an aspect of a memory circuit |
US7609567B2 (en) | 2005-06-24 | 2009-10-27 | Metaram, Inc. | System and method for simulating an aspect of a memory circuit |
US20080028136A1 (en) * | 2006-07-31 | 2008-01-31 | Schakel Keith R | Method and apparatus for refresh management of memory modules |
US9542352B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
US7386656B2 (en) | 2006-07-31 | 2008-06-10 | Metaram, Inc. | Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit |
US8055833B2 (en) * | 2006-10-05 | 2011-11-08 | Google Inc. | System and method for increasing capacity, performance, and flexibility of flash storage |
US7580312B2 (en) * | 2006-07-31 | 2009-08-25 | Metaram, Inc. | Power saving system and method for use with a plurality of memory circuits |
US7392338B2 (en) | 2006-07-31 | 2008-06-24 | Metaram, Inc. | Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits |
US8041881B2 (en) * | 2006-07-31 | 2011-10-18 | Google Inc. | Memory device with emulated characteristics |
US7454639B2 (en) * | 2005-06-30 | 2008-11-18 | Intel Corporation | Various apparatuses and methods for reduced power states in system memory |
US7441064B2 (en) | 2005-07-11 | 2008-10-21 | Via Technologies, Inc. | Flexible width data protocol |
US7327592B2 (en) * | 2005-08-30 | 2008-02-05 | Micron Technology, Inc. | Self-identifying stacked die semiconductor components |
WO2007028109A2 (en) * | 2005-09-02 | 2007-03-08 | Metaram, Inc. | Methods and apparatus of stacking drams |
KR100704023B1 (ko) * | 2005-09-26 | 2007-04-04 | 삼성전자주식회사 | 메모리셀의 데이터 판독 정확성이 개선되는 더미 비트라인구조의 불휘발성 반도체 메모리 장치 |
JP4790386B2 (ja) * | 2005-11-18 | 2011-10-12 | エルピーダメモリ株式会社 | 積層メモリ |
US7409491B2 (en) | 2005-12-14 | 2008-08-05 | Sun Microsystems, Inc. | System memory board subsystem using DRAM with stacked dedicated high speed point to point links |
DE102006002090A1 (de) * | 2006-01-17 | 2007-07-26 | Infineon Technologies Ag | Speichermodul-Kühlkörper |
US7411283B2 (en) | 2006-02-14 | 2008-08-12 | Sun Microsystems, Inc. | Interconnect design for reducing radiated emissions |
CN100482060C (zh) | 2006-02-22 | 2009-04-22 | 富准精密工业(深圳)有限公司 | 散热装置 |
US20080002447A1 (en) * | 2006-06-29 | 2008-01-03 | Smart Modular Technologies, Inc. | Memory supermodule utilizing point to point serial data links |
US7379361B2 (en) * | 2006-07-24 | 2008-05-27 | Kingston Technology Corp. | Fully-buffered memory-module with redundant memory buffer in serializing advanced-memory buffer (AMB) for repairing DRAM |
US7724589B2 (en) * | 2006-07-31 | 2010-05-25 | Google Inc. | System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits |
US20080028137A1 (en) * | 2006-07-31 | 2008-01-31 | Schakel Keith R | Method and Apparatus For Refresh Management of Memory Modules |
US20080028135A1 (en) * | 2006-07-31 | 2008-01-31 | Metaram, Inc. | Multiple-component memory interface system and method |
US20080025136A1 (en) * | 2006-07-31 | 2008-01-31 | Metaram, Inc. | System and method for storing at least a portion of information received in association with a first operation for use in performing a second operation |
US7480147B2 (en) * | 2006-10-13 | 2009-01-20 | Dell Products L.P. | Heat dissipation apparatus utilizing empty component slot |
US7870459B2 (en) * | 2006-10-23 | 2011-01-11 | International Business Machines Corporation | High density high reliability memory module with power gating and a fault tolerant address and command bus |
TWI324736B (en) * | 2006-11-01 | 2010-05-11 | Sunplus Technology Co Ltd | Searial transmission controller, searial transmission decoder and searial transmission method thereof |
KR100881393B1 (ko) | 2006-12-28 | 2009-02-02 | 주식회사 하이닉스반도체 | 미러 기능을 갖는 반도체 메모리 장치 |
US7739441B1 (en) * | 2007-04-30 | 2010-06-15 | Hewlett-Packard Development Company, L.P. | Communicating between a native fully buffered dual in-line memory module protocol and a double data rate synchronous dynamic random access memory protocol |
US7996602B1 (en) * | 2007-04-30 | 2011-08-09 | Hewlett-Packard Development Company, L.P. | Parallel memory device rank selection |
US7711887B1 (en) * | 2007-04-30 | 2010-05-04 | Hewlett-Packard Development Company, L.P. | Employing a native fully buffered dual in-line memory module protocol to write parallel protocol memory module channels |
TWI338839B (en) * | 2007-06-27 | 2011-03-11 | Etron Technology Inc | Memory control system and memory data fetching method |
US7633785B2 (en) * | 2007-07-10 | 2009-12-15 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of generating chip enable signal thereof |
US8209479B2 (en) * | 2007-07-18 | 2012-06-26 | Google Inc. | Memory circuit system and method |
US20100005218A1 (en) * | 2008-07-01 | 2010-01-07 | International Business Machines Corporation | Enhanced cascade interconnected memory system |
US7894230B2 (en) * | 2009-02-24 | 2011-02-22 | Mosaid Technologies Incorporated | Stacked semiconductor devices including a master device |
-
2006
- 2006-06-23 DE DE112006001810T patent/DE112006001810T5/de not_active Withdrawn
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