DE118731T1 - Verteilte-strukturschaltung fuer die zuteilung von zugriffsanforderungen zu dem bus eines multiprozessorssystems. - Google Patents

Verteilte-strukturschaltung fuer die zuteilung von zugriffsanforderungen zu dem bus eines multiprozessorssystems.

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DE118731T1
DE118731T1 DE198484101083T DE84101083T DE118731T1 DE 118731 T1 DE118731 T1 DE 118731T1 DE 198484101083 T DE198484101083 T DE 198484101083T DE 84101083 T DE84101083 T DE 84101083T DE 118731 T1 DE118731 T1 DE 118731T1
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DE198484101083T
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English (en)
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Giuseppe Nicolo Brandizzo Capizzi (Torino)
Marcello Valenza Melgara (Alessandria)
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Telecom Italia SpA
Original Assignee
CSELT Centro Studi e Laboratori Telecomunicazioni SpA
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/374—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a self-select method with individual priority code comparator

Claims (2)

Dipl.-lng. Anton Freiherr PATENTANWÄLTE Riederer von Paar D-8300 Landshut Postfach 2664, Freyung 615 Ol TO/ 31 ® Landshut (0871) 22170 Fax (CCITT 2) manuell Telex 58441 glala d Frhr. Riederer v. Paar, Postfach 2664, D-8300 Landshut CSELT Centro Studi e Laboratori Partner in München: Dr. H. O. DIEHL Telecomunicaziom S.p.A. ® München (089) 177061 Torino, Italien Fax (089) 177461 (autorn.) Telex 5215145 Zeus d 101 083.8 Patentansprüche
1. Schaltung zur Entscheidung über die Zugangsanforderungen von Elementen (MPl, MP2 ...) eines Multiprozessorsystems zu einer Sammelleitung (B), mit einer aus gleichen Schiedsvorrichtungen (ARBl, ARB2 ...) zusammengesetzten verteilten Struktur, wobei jede Schiedsschaltung mit dem entsprechenden Multiprozessorsystem-Element verbunden ist und die Schiedsschaltungen miteinander über eine Prioritäts-Sammelleitung * (P) mit einer Binärbaum-Struktur verbunden sind und für die initialisierungsprozeduren in Reihe geschaltet sind, und die für den Zugang j zur Sammelleitung verfügbare Zeit in aufeinanderfolgende Zyklen unterteilt ist, dadurch gekennzeichnet, daß jede der Schiedsvorrichtungen (ARBl) folgende Einzelschaltungen umfaßt: i
einen Komparator (COMP), der an den Eingängen die Prioritäts-Sam- f melleitung (P), auf der eine einen Prioritätsvektor ρ bildende Binärzahl vorliegt, sowie eine erste interne Sammelleitung (R) empfängt, die eine einen derzeitigen Prioritätsvektor r bildende Binärzahl führt, und der ein Signal (EQ) der Gleichheit der auf diesen Eingangs-Sammelleitungen liegenden Daten abgibt;
eine Rechenschaltung (NP) für die zukünftige Priorität, wobei diese Rechenschaltung an den Eingängen die Prioritäts-Sammelleitung (P) und die ers^e interne Sammelleitung (R) empfängt und an einer zweiten internen Sammelleitung (D) eine Binärzahl abgibt, die einen zukünftigen Prioritätsvektor d bildet, der ausgehend von der Position höchster Wertigkeit nach den folgenden booleschen Gleichungen berechnet ist:
(D d (j) P (j) XOR P r (j) (2) d (j) = C* (j + D * (j)] X0R
r (j)
wobei Gleichung (1) für die höchstwertigen Stellen der Vektoren gilt, die Gleichung (2) für die Bits aller anderen Stellen gilt, die Symbole d (j), ρ (j), r (j) das Bit mit dem j-ten Gewicht des betreffenden Vektors d, p, r anzeigen und die Symbole XOR und # die logischen Operationen EX-ODER bzw. UND anzeigen;
eine erste Sendeschaltung (DRl) zum Senden des zukünftigen Prioritätsvektors d, der auf der zweiten internen Sammelleitung (D) vorliegt, nur dann zu einer vierten internen Sammelleitung (Dl), wenn sie ein erstes Ansteuersignal empfängt (AWl);
eine Dekrement-Logik (LD), die vom auf der Prioritäts-Sammelleitung (P) vorliegenden Prioritätsvektor ρ eine feste Binärzahl abzieht, und die einen Anfangs-Prioritätsvektor i erhält und auf eine dritte interne Sammelleitung (U) abgibt;
eine zweite Sendeschaltung (DR2), die auf die vierte interne Sammelleitung (Dl) nur dann den auf der dritten internen Sammelleitung (U) vorhandenen Anfangs-Prioritätsvektor i sendet, wenn sie ein zweites Ansteuersignal (AB2) empfängt;
ein internes Register (RGl), das den auf der vierten internen Sammelleitung (Dl) vorliegenden Prioritätsvektor speichert und ihn auf die erste interne Sammelleitung (R) abgibt;
eine dritte Sendeschaltung (DR3)? die auf die Prioritäts-Sammelleitung (P) nur dann den auf der ersten internen Sammelleitung (R) vorliegenden Prioritätsvektor sendet, wenn sie ein drittes Ansteuersignal (AB3) empfängt;
eine Steuerlogik (UCl), die aufeinanderfolgend die folgenden Operationen durchführt: wenn sie ein Rückstellsignal (RS) empfängt, gibt sie ein Sperr signal (LK) für die Schiedsvorgänge auf allen Schiedsvorrichtungen für die nachfolgenden Zyklen ab und gibt, falls ein Initialisierungssignal (INI) aktiv ist, das von der nachrichtenstromaufwärts gelegenen Schiedsvorrichtung abgegeben worden ist, das zweite Ansteuersignal (AB2) und das dritte Ansteuersignal (AB3) und dann das Initialisierungssignal (IN2) an die nachrichtenstromabwärts gelegenen Schiedsvorrichtungen ab; wenn das Sperrsignal (LK) desaktiviert ist, gibt sie das erste Ansteuersignal (ABl) ab und gibt, falls ein Signal einer Zugangsanforderung zur Sammelleitung (P), das vom betreffenden Element (MPl)
kommt, vorliegt, das dritte Ansteuersignal (AB3) ab; wenn sie das Gleichheitssignal (EQ) vom Komparator (COMP) empfängt, gibt sie an das entsprechende Element (MPl) ein Signal (AKl) ab, das die erfolgte Sammelleitungs-Aquisition anzeigt; hat schließlich das Element (MPl) ein Signal (CNl) auf Anforderung nach der Sammelleitung (P) für eine Mehrzahl von Zyklen gesendet, so gibt sie das Sperrsignal (LK) bis zum vorletzten angeforderten Zyklus ab, außerdem gibt sie das erste Ansteuereignal (ABl) ab.
2. Schaltung nach Anspruch 1, bei der auf der Prioritäts-Sammelleitung (P) der logische Pegel 1 vorherrscht, dadurch gekennzeichnet, daß die Dekrementlogik (LD) von der an ihrem Eingang vorliegenden binären Zahl den binären Wert 1 subtrahiert.
3· Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Komparator (COMP) und die Rechenschaltung (NP) der zukünftigen Priorität eine logische Schaltung bilden, die in zwei Ebenen (CONl, C0N2) unterteilt ist, von denen die erste Ebene von der Eingangs-Sammelleitung die Bits der höchsten Wertigkeit empfängt und verarbeitet und die zweite Ebene die Bits niedrigerer Wertigkeit empfängt und verarbeitet.
4· Schaltung nach Anspruch 3j dadurch gekennzeichnet, daß im Fall, daß diese Vektoren aus fünf Bits zusammengesetzt sind, die erste Ebene (CONl) der logischen Schaltung eingangsseitig ' die Bits der drei höchstwertigen Stellen der Vektoren r und ρ und die zweite Ebene (C0N2) die Bits der zwei niedrigstwertigen Stellen empfängt.
DE198484101083T 1983-02-03 1984-02-02 Verteilte-strukturschaltung fuer die zuteilung von zugriffsanforderungen zu dem bus eines multiprozessorssystems. Pending DE118731T1 (de)

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