DE1942420A1

DE1942420A1 - Logische Schaltung fuer exklusive UND/ODER-Verknuepfung

Info

Publication number: DE1942420A1
Application number: DE19691942420
Authority: DE
Inventors: Yasoji Suzuki
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1968-08-20
Filing date: 1969-08-20
Publication date: 1970-02-26
Also published as: DE1942420B2; DE1942420C3; CH503434A; US3602732A; FR2015998A1; GB1252036A; NL6912636A

Description

Dr. P. Zumstein sen. - Dr. E. Astmann Dr. R. Kovnigsbergcr - Dipl. Phy·. R. Holxbauw

Dr. F. Zumstein jun. Patentanwalt·

• Mönch·« 2, IrOiAaNUlrafi· 4/III

44275-3
2/R.

TOKYO SHIBAURA ELECTRIC CO.,LTD., Kawasaki-shi/Japan

Logische Schaltung für exklusive UND/ODER Verknüpfung

Die Erfindung betrifft eine logische Schaltung für exklusive UND/ODER Verknüpfungen unter Verwendung von Feldeffekttransistoren.

Ein solcher exklusiver logischer Schaltkreis wird in jüngster Zeit in zunehmendem Haß eingesetzt, wobei ein Paar Metalloxydhalbleiterfeldeffekttransistoren (MOS-FET) mit im wesentlichen gleichen Eigenschaften zum Aufbau des Schaltkreises Verwendung findet. Dabei sind die Source-Bereiche des einen Transistors mit dem Gate des anderen Transistors verbunden und die Souree-Elektroden der Transistoren v/erden so mit Eingangs signal en beaufschlagt, dass Ausgangssignale an der gemeinsamen Klemne der Drains abgenommen werden können. Ein exklusiver logischer Schaltkreis, z.B. ein exklusives ODSR-Gatter,arbeitet so, dass beim Anlegen zweier Eingangssignale gleicher Polarität an die beiden Sourcen die Polarität der Ausgangssignale den Pegel "O" bzw. den Funktionswert "0" ergibt. Yfeisen die Eingangssignale dagegen entgegengesetzte Polarität auf, so ergibt sich für die Polarität der Ausgangssignale der Pegel bzw. Funktionswert "1". Anders ausgedrückt, haben die beiden Eingangssignale einen

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dem Wert "O, 0ⁿ oder "1, 1" entsprechenden Potentialpegel, so ergibt sich für das Ausgangssignal der Pegel "0", während sich ■bei Eingangspegeln der Form "0, 1" oder "1, 0" ein Ausgangssignal mit dem Pegel "1" ergibt. Werden die Eingänge'mit A bzw. B und der Ausgang als S bezeichnet, so lässt sich die exklusive OBER-Verknüpfung durch die folgende Gleichung aus-drücken:

S = AB + IB (1)

Wird die Polarität der dem Schaltkreis zugeführten Signale umgekehrt, so ergibt sich unter der vorstehenden Prämisse der Schaltkreis für die logische exklusive UHD-Verknüpfung, die der folgenden Gleichung entspricht:

S = AB"+ AB (2)

logische Operationsschaltkreise, die in Additions- und Subtraktionsvorrichtungen oder dergleichen verwendet werden, benötigen häufig eine beträchtliche Anzahl logischer Elemente, die sieh mit den obigen Verknüpfungsgleichungen darstellen lassen. Werden solche exklusiven UIID/ODER-Schaltkreise zum Aufbau beispielsweise einer Additions- und Subtraktionsvorrichtung verwendet, so wird der gesamte Schaltkreisaufbau einer solchen Vorrichtung bemerkenswert einfach, da der einzelne exklusive OTD/ODER-Schaltkreis selbst sehr einfach aufgebaut ist.

Die bekannten exklusiven UND/ODER-Gatter mit dem erwähnten Aufbau bringen jedoch bei der Verwendung einige Schwierigkeiten mit sich, da sie einige Nachteile aufweisen, die v/eiter unten besehrieben werden.

Im allgemeinen weist ein MOS-Peldeffekttransistor eine relativ , hohe Ausgangsimpedanz (die zwischen Drain und Source zu messende Impedanz) auf.we.nn dieser ein-oder durchgeschaltet ist, so dass

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als Charakteristikum eine relativ hohe Einsehaltspannung erforderlich ist. Die Ausgangs spannung U der "bekannten Schaltkreise ergibt im Einschaltzustand einen Wert, der gleich der Summe der Eingangsspannung U^_n und des über der Drain-Source-Strecke auftretenden Spannungsabfalls U₂ des MOS-Feldtransistors ist. Diese Aus gangs spannung U₀₁₁₀ lässt sich wie folgt

SU.S

ausdrücken:

π = u . + υ (3)

aus ein ζ ^w'

Angenommen, die Eingangsspannung U . betrage beispielsweise -2V und der Spannungsabfall über der Drain-Source-Strecke des LIOS-PET liege bei -2V, dann ergibt sich die Aus gangs spannung

U zu -4V. Ist in diesem Fall der Transistor auf eine Schleuaus

sen- oder Schwellenspannung von -4V eingestellt, so ist es sehr wahrscheinlich, dass das Gate-Element eines anderen IJOS-FeIdeffekttransistors des nachfolgenden exklusiven UKD/ODER-Gatters geschaltet wird.

Es ist ein Ziel der Erfindung, die mit der bekannten Vorrichtung verbundenen Nachteile zu beseitigen und eine exklusive UND/ODER-Schaltung einfachen Aufbaus unter Verwendung von Feldeffekttransistoren anzugeben, bei der der Gegenwirkleitwert (tx'ansconductance) der Transistoren bei sich ergebender Verminderung des durch die Elemente eingenommenen Flächenbereichs nicht vergrössert wird und wobei für die mit der Ausgangsstufe

* J

der Transistoren verbundenen Elemente/ die gleiche Schwellenspannung zugelassen wird, so dass die Integration, d.h. der Aufbau einer integrierten Schaltung, ermöglicht ist. Und selbst wenn die Feldeffekttransistoren zu einer grösseren Anzahl von Stufen zusammengeschaltet sind, sollen dann für die Eingangsund Ausgangsspannungen bestimmte Optimalv/erte erreicht werden, wobei ein besonderer eingangsseitiger Arbeitsstrom kaum noch erforderlich ist. Der Aufbau dieses exklusiven UITD/ODER-Schaltkreises soll so erfolgen, dass die Ausgangsspannung einen optimalen Pegel erreicht, so dass bei den mit der nachfolgenden *) im wesentlichen

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Stufe verbundenen Elemente" Fehlschaltungen oder Fehlinterpretationen soweit als möglich ausgeschaltet sind.

Die Erfindung besteht bei einer logischen Schaltung für exklusive UND/ODER-Verknüpfungen mit einem exklusiven UND/O DER-Gatter der beschriebenen Art darin, dass ein Inverter vorgesehen ist, dessen Ausgänge mit den Eingängen des exklusiven UND/ODER-Gatters verbunden sind und dass Belastungselemente vorhanden sind, die zwischen einer Versorgungsquelle und den Eingangsklemmen bzw. der Ausgangsklemme des exklusiven UKD/ODER-Gatters liegen. Der Inverter weist vorteilhafterweise ein Paar Feldeffekttransistoren auf, deren Drains jeweils'mit den Eingangsklenmen des exklusiven UITD/ODER-Schaltkreiselements verbunden sind, wobei dessen Sourcen an Masse liegen. Es ist insbesondere bei integriertem Aufbau dieser Schaltungsanordnung besonders zweckmässig, die Belastungselemente durch Feldeffekttransistoren darzustellen, die so geschaltet-sind, dass sie als Last wirken.

Die Erfindung wird nachfolgend unter Bezug auf die Zeichnungen näher beispielsweise erläutert.

Fig. 1 zeigt die Schaltungsanordnung eines erfindungsgemässen UIID/ODER-Schaltkreises; und

Fig. 2 zeigt einen abgeänderten Schaltungsteil zur Erläuterung der Betriebsweise. · .

Iuit Bezugszeichen 1 in Fig. 1 ist ein exklusives UND/O T)ER-Schaltkreiselement bekannter Anordnung bezeichnet, während Bezugszeichen 2 einen mit den Eingangsklenmen des Elements 1 verbundenen Inverter bezeichnet. Das exklusive UND/ODER-Schaltkreiselement 1 v/eist zv/ei liOS-Feldeffekttransistoren 3 und 4 vom P-Kanaltyp auf, wobei die Gates und Sourcen jeweils miteinander' verbunden sind und die Verbindungspunkte die Eingangsklemmen A

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und B bilden, während die Drains miteinander verbunden sind und gemeinsam die Ausgangnklemme S bilden. Ein v/eiterer Feldeffekttransistor 5 liegt zwischen der Ausgangsklemme S und der Anschlussklemme E einer Versorgungsquelle und wirkt als Belastungselement.

Der Inverter 2 v/eist ein Paar LIOS-Feldeffekttransistoren 6 und 7 auf, deren Scurcen miteinander verbunden sind und an Masse liegen und deren Drains mit der Speisespannungsquelle E über andere als Last geschaltete MOS-Feldeffekttransistoren 8 und 9 verbunden sind. Die Gates der Feldeffekttransistoren 6 und 7 weisen Signaleingangsklemmen a und b auf, während die Drains die Signalausgangsklemmen X und Y bilden, die mit den Eingangsklemmen A und B des exklusiven UITD/ODER-Gatters 1 verbunden sind.

Es sei nun angenommen, die, wie vor erwähnt, miteinander verbundenen Feldeffekttransistoren hätten gleiche Schwellenspannung, z.B. -4V, so dass der Aufbau einer integrierten Schaltung ermöglicht ist. Werden dann die Eingangskiemmen a und b in Fig. 1 mit -9V bzw. -2V beaufschlagt, so wird der Transistor 6 des Inverters 2 eingeschaltet und gleichzeitig wird der Transistor 7 ausgeschaltet. Dann liegt am Kontakt X eine EIH-Spannung während der Kontakt Y mit einer AU3-Spannung beaufschlagt wird, die einen Wert von etwa -14V erreicht, wie in Fig. 2 veranschaulicht ist. Demzufolge wird der Transistor 3 des exklusiven ODER-Gatters 1 eingeschaltet, während gleichzeitig der Transistor 4 ausgeschaltet wird und die Polarität des Ausgangssignals an der Ausgangsklemiae S auf den dem Wert "1" entsprechenden Pegel springt. Die Ausgangsspannung an der Ausgangsklenme S kann, v/ie Fig. 2 zeigt, als Summe von Spannungsabfallen ausgedrückt werden, die über der Drain-Source-Strecke der Transistoren 6 bzw. 3 auftreten, wenn diese eingeschaltet sind. In Fig. 2 beträgt der Spannungsabfall über der Drain-Source-Strecke des Transistors 6 etwa -1V, während der des Transistors 3 bei ebenfalls etwa ~1V liegt, so dass sich die Ausgangs-

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Spannung an der Ausgangsklemme S zu etwa -21 bernisst. Wie erwähnt, lässt sich die Ausgangs spannung der exklusiven UlTD/i/JE·?- Schaltung als Spannungsabfall über der Drain-Source-Strecke jedes Transistors darstellen, wenn dieser eingeschaltet ist, unabhängig vom Wert der Eingangsspannung, so dass die Ausgangnspannung konstant gehalten werden kann.

Während die Spannung an der Eingangsklemme b auf -4V steht, bleibt der Transistor 7 gesperrt. Rillt diese Spannung dagegen von -4V an, um irgendeinen Wert, so wird der Transistor 7 geöffnet.

Es wird nun der Fall betrachtet, dass, wie in Fig. 2 dargestellt, der niedere Pegel der Eingangsspannung -^V beträgt, während der Oberpegel der Ausgangsspannung bei -2V liegt und es soll die Breite »/ und die Länge L des Gates des Feldeffekttransistors 3 abgeschätzt werden, der in der exklusiven Schaltung verwendet wird. Das Ergebnis lässt sich durch die folgende Gleichung ausdrücken:

¹^ · Ϊ C^ - u_th) (U₁₅- ν - 1 (ϋ_ΰ2 - u_s2)_7 U)

Oa

Barin bedeuten;

I_d = Drainstrom

£ = Dielektrizitätskonstante des Siliciumoxyds

t = Siliciumoxydschichtdicke

Ai = Löcherbeweglichkeit

Ug = Spannung über der Gate-ßource-Strecke

U.v = Schwellen- bzw. Schleusenspannung

Ujj = Drain-Spannung

Ug = Source-Spannung

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BA»

— 7 —
Daraus folgt:

¹Cl

V/ird ein Drain-Strom I^ von etwa 0,3 mA zugrundegelegt, so folgt:

I = 10 (6)

Der Gegemvirkleitwert gm des Transistors 3 lässt sich aus der folgenden Gleichung bestimmen:

6* = ϊ · -ι—— % - ¹W

*,7ird die Siliciumoxydschichtdicke zu t _ox = 250C S. angenommen, so ergibt sich gm = 25OyUS = 250 . 10~⁶ ./1 ~¹ .

Theoretisch lässt sich gm aus Gleichung (7) durch Differentiation des Stromes I^ nach der Spannung U^ aus Gleichung (4) bestimmen. I, in Gleichung (4) wird jedoch in einem ungesättigten Bereich bestimmt, während gm im allgemeinen für einen gesättig-

* )
ten Bereich bestimmt wird, so dass (7) sich nicht direkt aus Gleichung (4) ableiten lässt.

V/ird der Gegenv/irkleitwert des Inverters der Eingangs stufe in gleicher Weise wie oben beschrieben ermittelt, so ergibt sich dafür ein Wert von 5CC US. V/ird der Gegemvirkleitwert gm der Last-IuOS-Peldeffekttransistoren 5, 8 und 9 in ähnlicher Weise bestimmt, so ergibt sich für diese ein Wert von etwa 25 ,uS. *) Gleichung

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Aus den vorerwähnten experimentellen Betrachtungen lässt sich schliessen, dass ein Inverter in der ersten Stufe einer exklusiven UND/ODER-Schaltung einen nachteiligen Effekt auftreten' lassen kann, der sich "bei einem stark minimisierten Aufbau eines Feldeffekttransistors aus einer Übergros sen Ausgangsimpedanz beim Einschalten ergibt.

Bei der vorerwähnten Anordnung liegt der besondere Vorteil darin, dass die Notwendigkeit zur Vergrösserung des· Gegenwirkleitwerts gm der LlOS-Feldeffekttransistoren selbst, die in dem exklusiven UIJD/ODER-Schaltkreis verwendet werden, beseitigt ist oder dass ein unzulässiger Anstieg der Schwellen- oder Schleusenspannung eines mit der Ausgangsstufe des Transistors verbundenen Elements verhindert wird, wobei der Pegel der'Äusgangsspannung stets konstant gehalten ?/eräen kann, selbst wenn exklusive UND/ODSR-Scha'ltkreise in zwei Stufen miteinander verbunden sind. Die erfindungsgemässe exklusive UND/CDER-Schaltung hat weiterhin den Vorteil, dass es für den Betrieb lediglich erforderlich ist, die Signale dem Gate des Inverters 2 zuzuführen, ohne dass ein besonderer eingangsseitiger Arbeitsstrom erforderlich wäre. Bei integriertem Aufbau können die Gesamtabmessungen des Schaltkreises vermindert werden, da der Rückwirkleitwert gm der verwendeten Transistoren klein ist, wodurch sich als weiterer Vorteil ergibt, dass sich ein höheres IJaß an Integration verwirklichen lässt. Weiterhin besteht bei der erfindungsgemässen exklusiven UHD/ODER-Schaltung nicht die Gefahr, dass die Schaltgeschwindigkeit in irgendeiner Weise vermindert wird.

Bei der soweit beschriebenen Ausführungsform der Erfindung ist der Inverter durch Verbindung eines Paars von Feldeffekttransistoren aufgebaut. Für diesen Inverter können jedoch auch gewöhnliche Transistoren verwendet werden. Weiterhin werden Feldeffekttransistoren 5, 8 und 9 zur Überwachung bzw. Begrenzung der mit der exklusiven UIQ/ODZR-Schaltung verbundenen

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Belastung verwendet. Beim integrierten Schaltungsaufbau ist es jedoch von Vorteil, diese Belastung durch lineare Widerstände, beispielsweise durch Diffusionswiderstände, zu realisieren.

Die Erfindung gibt einen einfachen Aufbau einer exklusiven UND/ODER-Schaltung unter Verwendung von Feldeffekttransistoren an, bei der der Gegenwirkleitwert der Transistoren mit sich ergebender Verkleinerung der durch die verwendeten Elemente eingenommenen Fläche nicht vergrössert ist und wobei die mit der Ausgangsstufe der Transistoren verbundenen Elemente im wesentlichen die gleiche Schwellenspannung aufweisen, so dass ein integrierter Aufbau ermöglicht ist, selbst wenn die Feldeffekttransistoren zu einer Mehrzahl von Stufen verbunden sind. Die Eingangs- und Ausgangsspannungen können so auf einen bestimmten Optimalwert eingestellt werden und irgendein besonderer eingangsseitiger Arbeitsstrom ist kaum erforderlich.

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Claims

Patentansprüche

1. Logische Schaltung für exklusive UND/ODER-Verknüpfung mit einem exklusiven UND/ODER-Gatter, das durch ein Paar als erster und zweiter Transistor bezeichnete Feldeffekttransistoren mit im wesentlichen gleichen Eigenschaften gebildet ist, wobei der Source-Bereich des einen mit dem Gate des anderen Transistors, die Gates der Transistoren jeweils mit. einer Klemme eines Exngangsklenmenpaars und die Drains der Transistoren mit einer Ausgangsklenme des exklusiven UIID/ODER-Gatters verbunden sind, gekennzeichnet durch einen Inverter (2), dessen Ausgänge mit den Eingängen des exklusiven UND/ODER-Gatters (1) verbunden sind und durch Belastungselemente (5>8»9)> die zwischen einer Versorgungsquelle (E) und den Eingangsklemmen bzw. der Ausgangsklerarae des exklusiven UIID/ODER-Gatters (1) liegen.

2. logische Schaltung nach Anspruch 1, dadurch gekennzeichnet, dass der Inverter (2) als dritte und vierte Transistoren bezeichnete Feldeffekttransistoren aufweist,deren Drains jeweils mit einer Klemme des Eingangsklemmenpaars des. exklusiven UiTD/CDER-Schaltkreiselements (1) verbunden sind und deren Sourcen an Ilasse liegen.

3. Logische^ Schaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Belastungselemente (5,8,9) aus als Last geschalteten Feldeffekttransistoren bestehen.

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