DE19505293A1 - Mehrwertige Festwertspeicherzelle mit verbessertem Störabstand - Google Patents

Mehrwertige Festwertspeicherzelle mit verbessertem Störabstand

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DE19505293A1
DE19505293A1 DE19505293A DE19505293A DE19505293A1 DE 19505293 A1 DE19505293 A1 DE 19505293A1 DE 19505293 A DE19505293 A DE 19505293A DE 19505293 A DE19505293 A DE 19505293A DE 19505293 A1 DE19505293 A1 DE 19505293A1
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Description

Übliche Speicherzellen können jeweils 1 Bit Information spei­ chern. Die beiden Zustände der Zelle können z. B. eine hohe oder niedrige Einsatzspannung des Transistors in einer 1- Transistorspeicherzelle sein. Bei dem Auslesevorgang werden die Bitleitungen in vielen bekannten Anordnungen zunächst auf eine definierte Spannung vorgeladen. Bei Ansteuerung der Zelle über die Wortleitung wird die an die Zelle angeschlos­ sene Bitleitung je nach Zustand der Zelle mehr oder weniger umgeladen. So kann die Information der Zelle über einen hohen bzw. niedrigen Pegel der Bitleitung ausgelesen werden. Um ei­ ne hohe Störsicherheit zu erzielen, müssen die beiden Pegel einen möglichst hohen Spannungsunterschied aufweisen, z. B. positive Versorgungsspannung und 0 Volt.
Zur Erhöhung der Informationsdichte, wurden, insbesondere bei Festwertspeichern, gelegentlich auch mehrwertige Speicher­ zellen eingesetzt. Dabei handelt es sich um Speicherzellen, die jeweils ein Speichervermögen von mehr als 1 Bit aufwei­ sen.
Aus der internationalen Patentanmeldung mit der Veröffentli­ chungsnummer WO 82/ 02977 ist ein maskenprogrammierbarer Festwertspeicher (ROM) bekannt, in dessen Speicherzellen mehr als nur zwei logische Zustände speicherbar sind. Um gleich große Zellen mit jeweils minimaler Größe zu erhalten, werden hierbei die logischen Zustände in den Zellen dadurch einprogrammiert, daß jeweils die Schwellenspannung (Einsatzspannung) des in der jeweiligen Zelle befindlichen Transistors getrennt eingestellt wird.
Hierbei müssen mehrere, z. B. vier, unterschiedliche Span­ nungs- oder Stromwerte zuverlässig unterschieden werden. Dies bedeutet einen höheren Schaltungsaufwand, z. B. für stabili­ sierte Referenzspannungen, und vor allem eine reduzierte Störsicherheit. Dies kann auch zu verringerter Ausbeute füh­ ren. Mehrwertige Speicherzellen haben vermutlich daher bis heute keine praktische Bedeutung erlangt. In modernen Spei­ chern mit reduzierter Versorgungsspannung, z. B. mit 3,3 V, sind die genannten Nachteile noch weniger akzeptabel.
Die der Erfindung zugrundeliegende Aufgabe liegt nun darin, eine mehrwertige Speicherzelle anzugeben, bei der ein mög­ lichst geringer Schaltungsaufwand erforderlich ist und bei der der Störabstand gegenüber bekannten mehrwertigen Spei­ cherzellen wesentlich verbessert ist. Diese Aufgabe wird er­ findungsgemäß durch die im Patentanspruch 1 angegebenen Merkmale gelöst.
Die Patentansprüche 2 bis 8 betreffen bevorzugte Ausgestal­ tungen der Erfindung und die Patentansprüche 9 und 10 betref­ fen jeweils Verfahren zum Lesen einer erfindungsgemäßen Fest­ wertspeicherzelle.
Die Erfindung wird nachfolgend anhand der Zeichnungen näher erläutert. Dabei zeigt
Fig. 1 Darstellungen einer erfindungsgemäßen Speicherzelle in den vier möglichen Zuständen,
Fig. 2A bis 2D unterschiedliche Ausbildungen von MOS-Transi­ storen einer erfindungsgemäßen Speicherzelle zur Rea­ lisierung vier unterschiedlicher Speicherzustände,
Fig. 3 eine andere Ausführungsvariante zu Fig. 2D,
Fig. 4 Schaltbild einer ersten weiteren erfindungsgemäßen Speicherzelle,
Fig. 5 ein Schnittdarstellung zur Erläuterung der Herstel­ lung der Speicherzelle von Fig. 4 und
Fig. 6 ein Schaltbild einer zweiten weiteren erfindungsge­ mäßen Speicherzelle.
In Fig. 1 sind in vier unterschiedlichen Zuständen M, M′, M′′ und M′′′ programmierte erfindungsgemäße Speicherzellen mit ihren jeweiligen Zellenanschlüssen 1, 2 und 3 dargestellt. Die Speicherzelle mit dem Zustand M weist dabei keine Markierung, die Speicherzelle mit dem Zustand M′ am Zellen­ anschluß 1 eine Markierung in Form eines Punktes, die Speicherzelle mit dem Zustand M′′ am Zellenanschluß 2 eine Markierung in Form eines Punktes und die Speicherzelle mit dem Zustand M′′′ sowohl am Zellenanschluß 1 und 2 eine Mar­ kierung in Form eines Punktes auf. Die Speicherzellen mit den gespeicherten Zuständen M und M′′′ sind also bezüglich der Zellenanschlüsse 1 und 2 symmetrisch und die Speicherzellen mit den gespeicherten Zuständen M′ und M′′ sind also bezüg­ lich der Zellenanschlüsse 1 und 2 unsymmetrisch.
Die Fig. 2A bis 2D zeigen beispielhaft die Speicherung von 4 Zuständen in einem n-Kanal-Transistor, der sich beispiels­ weise in einer einmal programmierbaren Speicherzelle (OTP- Speicherzelle) befindet.
Fig. 2A zeigt dabei den unprogrammierten symmetrischen MOS- Transistor. Im MOS-Transistor von Fig. 2B wurden innerhalb eines Bereiches im Gateoxid nahe dem Zellenanschluß 1 nega­ tive Ladungen eingebracht. Damit ist eine höhere Gatespannung VG nötig, um unterhalb dieser Region einen Inversionskanal zu erzeugen, als unter dem Gateoxid nahe Zellenanschluß 2. Ver­ einfacht ausgedrückt bedeutet dies, daß die Einsatzspannung VT nahe Zellenanschluß 1 lokal erhöht ist. Bei Betrieb eines MOS-Transistors im Sättigungsbereich (Drain-Source-Spannung VDS < VG-VT) ist für den Einsatz der Leitfähigkeit näherungs­ weise nur die Einsatzspannung nahe des Source-Anschlusses be­ stimmend. Der Source-Anschluß ist definitionsgemäß derjenige der beiden Zellenanschlüsse 1 oder 2, der die niedrigere Spannung aufweist. Bei Ansteuerung von Zellenanschluß 1 als Source ergibt sich damit eine hohe Einsatzspannung und bei Ansteuerung von Zellenanschluß 2 als Source ergibt sich folglich eine niedrige Einsatzspannung. In Fig. 2C sind die Zellenanschlüsse 1 und 2 gegenüber der Anordnung von Fig. 2B praktisch nur vertauscht und die Verhältnisse sind entspre­ chend umgekehrt. Fig. 2D zeigt hingegen den Fall einer beidseitig erhöhten Einsatzspannung.
Fig. 3 zeigt den Fall einer im ganzen Kanal erhöhten Ein­ satzspannung. Bezüglich des elektrischen Verhaltens sind die Transistoren von Fig. 2D und Fig. 3 gleichwertig, es können jedoch unterschiedliche Programmiermethoden verwendet werden, was im folgenden jedoch noch näher erläutert wird.
In der nachfolgen Tabelle ist der Reihe nach für die in den Fig. 2A bis 2D bzw. Fig. 3 gezeigten Transistoren die Einsatzspannung (Schwellenspannung ) VT in Abhängigkeit der Polarität der Spannung VDS an den Zellenanschlüssen 1 und 2 sowie die zugehörige Zelleninformation als 2-Bit-Zahl angege­ ben. Beachtenswert ist hierbei, daß das auszulesende Signal den selben hohen Störabstand wie eine herkömmliche 1-Bit- Speicherzelle aufweist.
Die Unterscheidung zwischen dem Zustand M′′ und M′′′ kann zum Beispiel dadurch vorgenommen werden, daß zuerst ein fester Pegel an den ersten Zellenanschluß 1 gelegt wird, die Bitlei­ tung am Zellenanschluß 2 auf einen Vorladepegel vorgeladen wird, wobei sich dieser von dem festen Pegel am Zellenan­ schluß 1 unterscheidet, und anschließend die Änderung des Bitleitungspotentials nach Aktivierung der Speicherzelle be­ wertet wird. Danach wird der feste Pegel an den Zellenan­ schluß 2 gelegt, die Bitleitung am Zellenanschluß 1 vorgela­ den und wieder die Potentialänderung der Bitleitung bewertet.
Die Bewertung kann auch dadurch erfolgen, daß zuerst ein er­ ster fester Pegel an den Zellenanschluß 1 gelegt wird und der Pegel der Bitleitung am Zellenanschluß 2 bewertet wird und danach ein zweiter fester Pegel an den Zellenanschluß 1 ge­ legt wird und wieder der Pegel der Bitleitung am Zellenan­ schluß 2 bewertet wird.
Die erfindungsgemäße Speicherzelle eignet sich beispielsweise besonders für einmal programmierbare Speicher (OTP). Die Pro­ grammierung kann hierbei durch lokale Injektion von Elektro­ nen in eine Oxid-Nitrid-Oxid-Schicht (ONO), die zumindest ei­ nen Bestandteil der Isolationsschicht ISO des MOS-Feldeffekt­ transistors darstellt, oder aber in eine übliche Oxidschicht erfolgen. Bei Injektion von "heißen" Ladungen bei hoher VDS werden hierbei diese Ladungen in einen kleinen Bereich in der Nähe des Drain-Gebietes injiziert. Die Vorteile sogenannter ONO-Schichten gegenüber üblichen Oxidschichten liegen darin, daß sie eine hohe Einfangwahrscheinlichkeit für Elektronen haben und daß praktisch keine laterale Bewegung dieser Ladungen erfolgt. Der Zustand nach Fig. 3 kann durch eine homogene Injektion bewirkt werden.
Eine weitere Ausführungsform der Erfindung besteht darin, daß Kanalbereich in der Nähe eines Anschlusses anders dotiert wird als der übrige Kanal des MOS-Feldeffekttransistors. Dies kann beispielsweise über eine Implantationsmaske erfolgen, deren Öffnung nur einen Teil des Kanalbereichs überdeckt. Möglicherweise kann auch eine zusätzliche Dotierung vor der Source/Drain-Implantation bei z. B. abgedecktem Source-Bereich an Drain implantiert und von der Drain-Seite des Transistors her in den Kanal eindiffundiert werden. Die dafür benötigte Maske ist selbstjustierend und daher weniger kritisch. Ferner ist denkbar, die Source-Drain-Implantationen wahlweise mit flachen und mit spitzen Winkeln vorzunehmen. Die Implan­ tation mit spitzen Winkeln, von beispielsweise 0 bis ca. 7 Grad, ist von Standardtechnologien bekannt. Erfahrungen mit flachen Winkeln, von beispielsweise 30 bis 60 Grad, gibt es aus der Entwicklung der LATID-Transistoren (Large-Angle-Til­ ted-Implanted-Drain). Die Maske für die Implantation mit fla­ chem Winkel ist relativ unkritisch, da sie die betreffenden Source-Drain-Gebiete nur im Übergangsbereich zum Gateoxid überlappen muß und den Kanalbereich beliebig überlappen darf.
Alternativ zur Erhöhung der Einsatzspannung kann die Einsatz- Spannung, beispielsweise durch Einbringen von positiven La­ dungen, auch reduziert werden.
Ferner können entsprechende Speicherelemente natürlich nicht nur mit n-Kanaltransistoren, sondern auch mit p-Kanaltransi­ storen realisiert werden.
Zur Erzeugung der Asymmetrie des Transistors sind nicht nur die Beeinflussung der Einsatzspannung, sondern beispielsweise auch die Veränderung der Oxiddicke oder unterschiedliche Transistorweiten nahe des Source- bzw. Drain-Anschlusses denkbar.
Ferner kann beim Auslesen der Speicherzelle eine Unterschei­ dung von drei unterschiedlichen Transistorzustände dadurch erfolgen, daß der Transistor entweder im linearen Bereich, also mit einer Drain-Source-Spannung VDS, die kleiner ist als die um die Schwellenspannung VT verminderte Gatespannung (VDS<VG-VT), oder im Sättigungsbereich betrieben wird. Die Anschlüsse werden in diesem Fall nicht umgepolt, sondern es wird nur die Höhe der Spannungsdifferenz von Zellenanschluß 1 und Zellenanschluß 2 geändert. Die Schwellenspannungen, die sich in den unterschiedlichen Arbeitspunkten ergeben, sind in der nachfolgenden Tabelle dargestellt.
Neben der Erzeugung einer Symmetrie bzw. Asymmetrie innerhalb des MOS-Transistors T wird die Symmetrie bzw. Asymmetrie in einer weiteren Ausführungsform durch zusätzlich vorhandene Bauelemente, wie Dioden oder Widerstände bewirkt.
In Fig. 4 ist ein MOS-Feldeffekttransistor dargestellt, des­ sen Source/Drain-Gebiet über eine Diode D1 mit dem Zellenan­ schluß 1, dessen Drain/Source-Gebiet über eine Diode D2 mit dem Zellenanschluß 2 und dessen Gateanschluß mit dem Zellen­ anschluß 3 verbunden sind. Je nach Programmierung, ist dabei die Diode D1 durch eine elektrisch leitende Verbindung K und die Diode D2 durch eine elektrisch leitende Verbindung K′ überbrückbar. Wie hiermit vier unterschiedliche Zustände in einer entsprechenden Speicherzelle speicherbar sind, ist aus der nachfolgenden Tabelle entnehmbar.
In Fig. 5 ist ein Schnittbild einer vorteilhaften Ausfüh­ rungsform des der Speicherzelle von Fig. 4 gezeigt, wobei in das hier beispielsweise n⁺-dotierte Source/Drain- Gebiet S/D zur Bildung der Diode D1 ein p⁺-Gebiet und in das hier beispielsweise n⁺-dotierte Drain/Source-Gebiet D/S zur Bildung der Diode D2 ebenfalls ein p⁺-Gebiet eingefügt ist. Zur Programmierung können in einem maskenprogrammierbaren Festwertspeicher (ROM) die Dioden durch Kontaktlöcher, die durch das p⁺-Gebiet bis zum n⁺-dotierten Source/Drain-Gebiet oder Drain/Source-Gebiet durchgeätzt sind und Kontaktierungen K und K′ enthalten, überbrückt werden. Die Programmierung kann daher mittels einer zusätzlichen Kontaktlochmaske erfolgen.
Für eine elektrische Programmierung müssen die Dioden einzeln überbrückt werden können. Dies kann beispielsweise durch An­ legen einer hohen Spannung erfolgen, die z. B. durch Durch­ brennen einer Oxidtrennschicht eine dauerhafte leitende Ver­ bindung erzeugt.
Alternativ können auch ursprünglich vorhandene leitende Ver­ bindungen durch Aufschmelzen einzeln unterbrochen werden.
Fig. 6 unterscheidet sich von Fig. 4 nur dadurch, daß an­ stelle der Dioden D1 und D2 Widerstände R1 und R2 vorgesehen sind. Hierbei kann dadurch eine Asymmetrie erzeugt werden, daß ein Widerstand in der Source-Zuleitung zu einer stärkeren Stromabnahme führt, als ein Widerstand in der Drain-Zulei­ tung.
Der Widerstand der Zellenanschlußgebiete kann durch Dichte der Dotierstoffe und Tiefe des dotierten Gebiets verändert werden. Der Kontaktlochwiderstand kann ebenfalls über die Herstellung, beispielsweise über die Ausführung der Barriere, beeinflußt werden. Die Programmierung kann ebenso, wie bei der Ausführungsform von Fig. 4 beschrieben, über eine zu­ sätzliche Maske oder elektrisch erfolgen.

Claims (10)

1. Mehrwertige Festwertspeicherzelle, die zum Speichern eines ersten oder zweiten Zustandes (M, M′′′) symmetrisch und zum Speichern mindestens eines dritten Zustandes (M′, M′′) unsym­ metrisch aufgebaut ist.
2. Mehrwertige Festwertspeicherzelle nach Anspruch 1,
bei der ein erster Zellenanschluß (1) mit einem in einem Halbleiterkörper (H) befindlichen Source/Drain-Gebiet (S/D) eines MOS-Feldeffekttransistors (T), ein zweiter Zellenan­ schluß (2) mit einem im Halbleiterkörper (H) befindlichen Drain/Source-Gebiet (D/S) des MOS-Feldeffekttransistors und ein dritter Zellenanschluß (3) mit einer Gateelektrode (G) des MOS-Feldeffekttransistors verbunden sind, wobei die Gateelektrode vom Halbleiterkörper durch eine Isolations­ schicht (ISO) elektrisch isoliert ist und
bei der der MOS-Feldeffekttransistor selbst, je nach Program­ mierung, hinsichtlich des ersten und zweiten Anschlusses (1, 2) entweder symmetrisch oder unsymmetrisch aufgebaut ist.
3. Festwertspeicherzelle nach Anspruch 2, bei der die Isolationsschicht (ISO) eine Oxid-Nitrid-Oxid­ schicht aufweist, in die, zur Speicherung des ersten Zustan­ des (M) keine, zur Speicherung des zweiten Zustandes (M′′′) sowohl im Bereich oberhalb des Source/Drain-Gebietes als auch im Bereich oberhalb des Drain/Source-Gebietes, zur Speiche­ rung des dritten Zustandes (M′) nur im Bereich oberhalb des Source/Drain-Gebietes (S/D) und gegebenenfalls zur Speiche­ rung eines vierten Zustandes (M′′) nur im Bereich oberhalb des Drain/Source-Gebietes (D/S) Ladungsträger injiziert sind.
4. Mehrwertige Festwertspeicherzelle nach Anspruch 2, bei der ein im Halbleiterkörper (H) befindliches Kanalgebiet zwischen dem Source/Drain-Gebiet und dem Drain/Source-Gebiet in einem angrenzenden Bereich zum Source/Drain-Gebiet und in einem angrenzenden Bereich zum Drain/Source-Gebiet zur Spei­ cherung des ersten und zweiten Zustandes (M, M′′′) gleich und zur Speicherung des dritten (M′) und gegebenenfalls eines vierten Zustandes (M′′) unterschiedlich dotiert ist.
5. Mehrwertige Festwertspeicherzelle nach Anspruch 1,
bei der zur Speicherung eines ersten Zustandes (M) ein erster Zellenanschluß (1) direkt mit einem in einem Halbleiterkörper (H) befindlichen Source/Drain-Gebiet (S/D) eines MOS-Feldef­ fekttransistors und ein zweiter Zellenanschluß (2) direkt mit einem im Halbleiterkörper (H) befindlichen Drain/Source-Ge­ biet (D/S) des MOS-Feldeffekttransistors verbunden sind,
bei der zur Speicherung des zweiten Zustandes (M′′′) ein er­ ster Zellenanschluß (1) über ein Bauelement (D1, R1) mit ei­ nem in einem Halbleiterkörper (H) befindlichen Source/Drain- Gebiet (S/D) des MOS-Feldeffekttransistors und ein zweiter Zellenanschluß (2) über ein weiteres Bauelement (D2, R2) mit einem im Halbleiterkörper (H) befindlichen Drain/Source-Ge­ biet (D/S) des MOS-Feldeffekttransistors verbunden sind,
bei der zur Speicherung eines dritten Zustandes (M′) ein er­ ster Zellenanschluß (1) über das Bauelement (D1, R1) mit einem in einem Halbleiterkörper (H) befindlichen Source/Drain-Ge­ biet (S/D) des MOS-Feldeffekttransistors und ein zweiter Zel­ lenanschluß (2) direkt mit einem im Halbleiterkörper (H) be­ findlichen Drain/Source-Gebiet (D/S) des MOS-Feldeffekttran­ sistors verbunden sind,
bei der gegebenenfalls zur Speicherung eines vierten Zustan­ des (M′′) ein erster Zellenanschluß (1) direkt mit einem in einem Halbleiterkörper (H) befindlichen Source/Drain-Gebiet (S/D) des MOS-Feldeffekttransistors und ein zweiter Zellenan­ schluß (2) über ein weiteres Bauelement (D2, R2) mit einem im Halbleiterkörper (H) befindlichen Drain/Source-Gebiet (D/S) des MOS-Feldeffekttransistors verbunden sind und
bei der ein dritter Zellenanschluß (3) mit einer Gateelek­ trode (G) des MOS-Feldeffekttransistors verbunden ist, wobei die Gateelektrode vom Halbleiterkörper durch eine Isolations­ schicht (ISO) elektrisch isoliert ist.
6. Mehrwertige Festwertspeicherzelle nach Anspruch 5, bei der das Bauelement eine erste Diode (D1) und das weitere Bauelement eine zweite Diode (D2) ist.
7. Mehrwertige Festwertspeicherzelle nach Anspruch 6,
bei der der erste Zellenanschluß (1), zur Bildung der ersten Diode (D1), über ein erstes Zusatzgebiet (Z1) mit dem Sour­ ce/Drain-Gebiet (S/D) des MOS-Feldeffekttransistors und der zweite Zellenanschluß (2), zur Bildung der zweiten Diode (D2), über ein zweites Zusatzgebiet (Z2) mit dem Drain/Source-Gebiet (D/S) des MOS-Feldeffekttransistors ver­ bunden sind,
bei der zur Speicherung des ersten Zustandes (M) sowohl das erste als auch das zweite Zusatzgebiet (Z1, Z2) durch tief ausgebildete, bis mindestens an das Source/Drain-Gebiet (S/D) und Drain/Source-Gebiet (D/S) reichende, metallische Kontak­ tierungen (K, K′) des ersten und zweiten Anschlusses (1, 2) überbrückt sind,
bei der zur Speicherung des zweiten Zustandes (M′′′) sowohl das erste als auch das zweite Zusatzgebiet (Z1, Z2) nur durch flach ausgebildete, lediglich bis mindestens an die beiden Zusatzgebiete reichende, metallische Kontaktierungen des ersten und zweiten Anschlusses (1, 2) kontaktiert sind,
bei der zur Speicherung des dritten Zustandes (M′) nur das erste Zusatzgebiet (Z1) durch eine tief ausgebildete, bis mindestens an das Source/Drain-Gebiet (S/D) reichende, metal­ lische Kontaktierung des ersten Anschlusses (1) überbrückt ist und
bei der gegebenenfalls zur Speicherung eines vierten Zustan­ des (M′′) nur das zweite Zusatzgebiet (Z2) durch eine tief ausgebildete, bis mindestens an das Drain/Source-Gebiet (D/S) reichende, metallische Kontaktierung des ersten Anschlusses (1) überbrückt ist.
8. Mehrwertige Festwertspeicherzelle nach Anspruch 5, bei der das Bauelement ein erster Widerstand (R1) und das weitere Bauelement ein zweiter Widerstand (R2) ist.
9. Verfahren zum Lesen einer mehrwertigen Festwertspeicher­ zelle nach einem der Ansprüche 2 bis 8,
bei dem zwischen dem zweiten Zellenanschluß (2) und dem er­ sten Zellenanschluß (1) eine Spannung (V21) angelegt und eine erste Einsatzspannung (VT1) ermittelt wird,
bei dem anschließend die Spannung (V21) bezüglich der An­ schlüsse (1, 2) umgepolt und eine zweite Einsatzspannung (VT2) ermittelt wird und
bei dem jeweils ein in der mehrwertigen Festwertspeicherzelle gespeichert er Zustand aus den beiden Einsatzspannungen ermit­ telt wird.
10. Verfahren zum Lesen einer mehrwertigen Festwertspeicher­ zelle nach einem der Ansprüche 2 bis 4,
bei dem eine erste Einsatzspannung (VT1) dadurch ermittelt wird, daß zwischen dem zweiten Zellenanschluß (2) und dem er­ sten Zellenanschluß (1) eine Spannung (V21) angelegt wird, die so groß ist, daß der MOS-Feldeffekttransistor im linearen Bereich betrieben wird,
bei dem anschließend eine zweite Einsatzspannung (VT2) da­ durch ermittelt wird, daß zwischen dem zweiten Zellenanschluß (2) und dem ersten Zellenanschluß (1) eine Spannung (V21) an­ gelegt wird, die so groß ist, daß der MOS-Feldeffekttransi­ stor im Sättigungsbereich betrieben wird, und
bei dem jeweils ein in der mehrwertigen Festwertspeicherzelle gespeichert er Zustand aus den beiden Einsatzspannungen ermit­ telt wird.
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