DE19507562A1 - Synchrone Halbleiterspeichervorrichtung mit einer Schreiblatenzsteuerfunktion - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine synchrone Halbleiterspeichervorrichtung, und besonders auf einen Apparat zur Einstellung der Schreiblatenz einer synchronen Halbleiter­ speichervorrichtung.

Im Unterschied zu einem gewöhnlichen dynamischen RAM (random access memory, Speicher mit wahlfreiem Zugriff) kann ein syn­ chrones dynamisches RAM eine Spaltenadresse aus dem Inneren erzeugen (Verweis auf ein Video-RAM) Da in einem gewöhnlichen dynamischen RAM eine Spaltenadresse von Außen angelegt werden sollte, um ein Datensignal zu lesen oder zu schreiben, werden n Spaltenadressen benötigt, um n Datensignale zu lesen oder zu schreiben Selbst wenn aufeinander folgende Spaltenadressen benutzt werden, trifft dasselbe zu (Verweis auf einen Fast-Page- Mode (schneller Seitenmode) und auf einen Static-Column-Mode (statischen Spaltenmode)) Falls in einem synchronen dynamischen RAM nur die erste Spaltenadresse angelegt wird, werden die nach­ folgenden Spaltenadressen intern erzeugt, wobei n Datensignale gelesen oder geschrieben werden. Deshalb ist es nicht nötig, alle Spaltenadressen von Außen bereitzustellen. In der folgenden Spezifikation wird solch ein Zähler als Spaltenadressenzähler bezeichnet.

Die Zahl n der Datensignale, die nach dem Anlegen der Anfangsspaltenadresse gelesen oder geschrieben werden können, wird als Bündellänge oder Hüllengröße bezeichnet. Die Bündel­ länge hat keinen festen Wert, sondern unterschiedliche Werte in Abhängigkeit von dem zu einem Zeitpunkt empfangenen Adressen­ wert, an dem ein Mode-Rücksetzsignal-(MRS)-Register gesetzt wird, und diese Werte werden in einem internen Speicherregister gespeichert, bis das nächste MRS gesetzt wird. So speichert das synchrone dynamische RAM Daten zur Steuerung eines internen Schaltkreises wie auch die Daten in der Speicherzelle.

Im Unterschied zu einem gewöhnlichen dynamischen RAM benutzt ein synchrones dynamisches RAM dasselbe Taktsignal zur Akti­ vierung eines Spaltenadressenübernahmesignals und zum Empfang einer Spaltenadresse. Eine Latenz gibt an, daß Daten erzeugt oder empfangen werden nach entsprechend vielen Takt­ impulsen eines Systemtaktes, gerechnet vom Empfang der anfäng­ lichen Spaltenadresse, und diese Latenz wird nach Taktimpuls­ einheiten gezählt. Die Latenz in der Erzeugung der Daten wird als eine -Latenz oder Leselatenz bezeichnet, und die Latenz im Empfang der Daten wird als Schreiblatenz bezeichnet. Die - Latenz wie auch die Bündellänge wird durch das MRS bestimmt. Generell liegt die Schreiblatenz fest auf einem gewissen Wert.

Da Datensignale in Übereinstimmung mit der Bündellänge erzeugt oder empfangen werden sollten, nachdem die Bündellänge in das MRS programmiert worden ist, ist es in dem synchronen dynamischen RAM notwendig, den Zeitpunkt zu erkennen, um intern den Daten-Eingang/-Ausgang zu stoppen. Dies wird erreicht durch Vergleich einer Taktimpulszählung mit einem in das MRS einprogrammierten und in dem Register gespeicherten Wert. Ein diesem Vorgang dienender Zähler wird als Bündelendezähler bezeichnet.

In der synchronen Speichervorrichtung, die in Synchronisation mit dem von Außen bereitgestellten Systemtakt betrieben wird, hängt der Schreiblatenzwert davon ab, daß die Daten nach entsprechend vielen Taktimpulsen des verwendeten Systemtakt­ gebers empfangen werden. Beim Entwurf der Speichervorrichtung wird der Schreiblatenzwert auf einen bestimmten Wert festgelegt. Um eine Fülle von Benutzerforderungen bezüglich der Schreib­ latenz zu erfüllen, ist es für den Verkäufer nicht wünschens­ wert, komplizierte zusätzliche Schaltkreise zu benutzen. Deshalb ist es notwendig, die Schreiblatenz variabel einzustellen, um sowohl den Benutzer als auch den Verkäufer zufrieden zu stellen.

Zusammenfassung der Erfindung

Es ist deshalb ein Ziel der vorliegenden Erfindung, eine synchrone Halbleiterspeichervorrichtung vorzusehen, die in der Lage ist, die Schreiblatenz zu steuern.

In Übereinstimmung mit einem Aspekt der Erfindung schließt eine Halbleiterspeichervorrichtung zur Verarbeitung der Daten in Synchronisation mit einem von Außen bereitgestellten Systemtakt ein einen Schaltkreis zum Erzeugen eines Schreiblatenzsteuer­ signals, einen Schaltkreis zum Erzeugen genau eines Aktivitäts­ informationserweiterungssignals aus einer Vielzahl von Aktivi­ tätsinformationssignalen, die als Reaktion auf ein Spalten­ bezogenes, von Außen bereitgestelltes Steuersignal erzeugt wurden, und einen Schaltkreis zum Halten des internen Betriebs eines Spaltenadressenzählers, eines Bündellängenzählers und eines Datenübergäbeschalterschaltkreises für eine vorgeschrie­ bene Zeit, in der das Aktivitätsinformationserweiterungssignal im aktiven Zustand ist.

Kurze Beschreibung der Erfindung

Fig. 1 ist ein Blockdiagramm, das eine Grundkonfiguration zur Steuerung einer Schreiblatenz nach der vorliegenden Erfindung zeigt;

Fig. 2A-2C veranschaulichen einen Schaltkreisblock nach Fig. 1 zur Erzeugung eines Schreiblatenzsignals unter Benutzung eines Bondierdrahtes bzw. einer Schmelzsicherung bzw. einer Programmform durch eine Spaltenadresse und ein WCBR-Modesignal;

Fig. 3 veranschaulicht einen Schaltkreis zur Erzeugung eines -Aktivinformationserweiterungssignals ΦCN, das bereitgestellt wird, wenn ein Schreiblatenzwert auf "n" gesetzt wird;

Fig. 4A und 4B veranschaulichen einen Spaltenadressenzähler nach Fig. 1, wenn Schreiblatenzinformation nicht berücksichtigt wird, bzw. wenn Schreiblatenzinformation berücksichtigt wird;

Fig. 5A und 5B veranschaulichen einen Bündellängenzähler nach Fig. 1, wenn Schreiblatenzinformation nicht berücksichtigt wird, bzw. wenn Schreiblatenzinformation berücksichtigt wird;

Fig. 6 veranschaulicht einen Bündellängenerkennungsschalt­ kreis nach Fig. 1;

Fig. 7A und 7B veranschaulichen einen Datenübergabeschalter­ schaltkreis nach Fig. 1, wenn Schreiblatenzinformation nicht berücksichtigt wird, bzw. wenn Schreiblatenzinformation berück­ sichtigt wird;

Fig. 8A-8C sind Zeitdiagramme, die den Betrieb nach Fig. 1 veranschaulichen, wenn der Datenübergabeschalterschaltkreis nicht durch die Schreiblatenzinformation gesteuert wird, bzw. wenn der Schreiblatenzwert "0" bzw. "1" bzw "2" ist;

Fig. 9 ist ein Zeitdiagramm, das den Betrieb nach Fig. 1 veranschaulicht, wenn eine Eingabe-/Ausgabemaskierungsoperation in dem Zustand durchgeführt wird, in dem der Datenübergabe­ schalterschaltkreis nicht gesteuert wird und der Schreiblatenz­ wert "1" ist;

Fig. 10 ist ein Zeitdiagramm, das den Betrieb nach Fig. 1 veranschaulicht, wenn der Datenübergabeschalterschaltkreis durch die Schreiblatenzinformation gesteuert wird und der Schreib­ latenzwert "1" ist; und

Fig. 11A und 11B sind Zeitdiagramme, die den Betrieb von Fig. 1 nach der vorliegenden Erfindung veranschaulichen, wenn der Schreiblatenzwert "0" bzw. "1" ist.

Ausführliche Beschreibung der bevorzugten Ausführungsform

Die bevorzugte Ausführungsform der Erfindung wird auf das synchrone dynamische RAM der Mega-Bit-Klasse angewendet. Fig. 1 zeigt die enthaltenen Bestandteile, um eine Schreiblatenzsteue­ rungsfunktion in einer Halbleiterspeichervorrichtung zu verwirk­ lichen. Ein Schaltkreis 10 zum Erzeugen eines Schreiblatenz­ signals erzeugt ein Schreiblatenzsignal ΦWL1, das einen Schreib­ latenzwert bestimmt. Das Schreiblatenzsignal ΦWL1 kann den Schreiblatenzwert "0" oder "1" setzen, und dieser Erzeugungs­ prozeß wird in Fig. 2 gezeigt. Ein Spaltenadressenzähler 30 empfängt einen Systemtakt CLK, ein -Aktivinformationssignal ΦC (oder ein -Aktivinformationserweiterungssignal ΦCN, wenn der Schreiblatenzwert "n" ist), ein Schreibfreigabe-()Aktiv­ informationssignal ΦWR, ein Spaltenadressensignal CA0, ein Spaltenadressenrücksetzsignal ΦCARC, ein Bit-Setzsignal BITSET und das Schreiblatenzsignal ΦWL1, und übergibt an einen Spalten­ adressenpuffer eine Mehrzahl von Spaltenadressensignalen, die vom Spaltenadressensignal CA0 hochgezählt werden. Ein Bündel­ längenzähler 50 empfängt den Systemtakt CLK, das -Aktivinfor­ mationssignal ΦC (oder ein -Aktivinformationserweiterungs­ signal ΦCN, wenn der Schreiblatenzwert "n" ist), das -Aktiv­ informationssignal ΦWR, das Bit-Setzsignal BITSET und das Schreiblatenzsignal ΦWL1, und versorgt einen Bündellängener­ kennungsschaltkreis 70 mit einem Bündellängenzählsignal CNTi (wobei i zwischen 0 und 8 liegt). Der Bündellängenerkennungs­ schaltkreis 70 vergleicht das vom Bündellängenzähler 50 erzeugte Bündellängenzählsignal CNTi mit einem vorgeschriebenen Bündel­ längensignal, um ein Bündellängenabtastsignal COSI zu erzeugen, und übergibt das Bündellängenabtastsignal COSI an den Spalten­ adressenzähler 30, um die Zähloperation der Spaltenadressen­ signale zu steuern. Ein Datenübergabeschalterschaltkreis 90 empfängt den Systemtakt CLK, das -Aktivinformationssignal ΦC (oder ein -Aktivinformationserweiterungssignal ΦCN, wenn der Schreiblatenzwert "n" ist), das -Aktivinformationssignal ΦWR und das Schreiblatenzsignal ΦWL1, und erzeugt die Datenüber­ gabeschaltersignale WDTP0-WDTPm zur Steuerung der Datenüber­ gabegatter TG0-TGm.

Der Systemtakt CLK wird von einem Mikroprozessor, usw. von außerhalb des Chips bereitgestellt, und hat zum Beispiel eine konstante Frequenz von 100 MHz, 66 MHz oder 33 MHz. Der System­ takt CLK wird als Basis zum Setzen für eine Vielfalt von Zeit­ einstellungen in der synchronen Halbleiterspeichervorrichtung benutzt. Das -Aktivinformationssignal ΦC wird von einem (nicht gezeigten) -Puffer erzeugt, der ein Spaltenadressenfreigabe­ signal empfängt, welches von außerhalb des Chips bereit­ gestellt wird. Das -Aktivinformationssignal wird als Reaktion auf ein auf logisch "niedrig" aktiviertes Spaltenadressenfrei­ gabesignal aktiviert und während eines Zyklus auf logisch "hoch" gehalten. Das -Aktivinformationserweiterungssignal ΦCN wird erzeugt, indem das -Aktivinformationssignal ΦC durch die Anzahl der Taktimpulse des Systemtaktes verzögert wird, welche mit dem gesetzten Schreiblatenzwert korrespondieren, und der Erzeugungsprozeß wird mit Bezug auf Fig. 3 beschrieben. Das - Aktivinformationssignal ΦWR wird von einem (nicht gezeigten) - Puffer erzeugt, der ein Schreibfreigabesignal empfängt, das von außerhalb des Chips bereitgestellt wird, und wird als Reaktion auf das auf logisch "niedrig" aktivierte Schreibfrei­ gabesignal aktiviert. Das -Aktivinformationssignal ΦWR wird nur dann auf logisch "niedrig" gehalten, wenn das anfängliche Spaltenadressensignal bereitgestellt wird, und wird während eines Schreibzyklus auf logisch "hoch" gehalten. Das Spalten­ adressenrücksetzsignal ΦCARC wird zusammen mit dem Bit-Setzsignal BITSET als Reaktion auf das vom -Puffer erzeugte - Aktivinformationssignal ΦC aktiviert, und wird während eines Schreibzyklus auf logisch "hoch" gehalten. Das Bit-Setzsignal BITSET ist ein Impulssignal, das nur dann auf logisch "hoch" gehalten wird, wenn das anfängliche Spaltenadressensignal als Reaktion auf das -Aktivinformationssignal ΦC bereitgestellt wird, um den Spaltenadressenzähler 30 und den Bündellängenzähler 50 zu steuern. Andere Details dieser Signale werden leicht aus der folgenden Beschreibung gewürdigt werden.

Beispiele des das Schreiblatenzsignal erzeugenden Schalt­ kreises 10 von Fig. 1 werden in den Fig. 2A-2C veranschau­ licht. In Fig. 2A wird ein Bondierdraht 4 zwischen einem Masse­ anschluß 2 und einer Anschlußfläche 6 im Chip-Bondierprozeß benutzt. Wenn der Bondierdraht 4 mit dem Masseanschluß 2 verbunden ist, wird ein logisch "niedrig"-Signal der Inverter­ kette 14 zugeführt, und das Schreiblatenzsignal ΦWL1 mit logisch "hoch" wird erzeugt. In diesem Fall ist der Schreiblatenzwert "1", und das bedeutet, daß die Eingabedaten an einen internen Datenbus einen Taktimpuls des Systemtaktes CLK nach der Zuführung des Schreibfreigabesignals übergeben werden. Wenn die Anschlußfläche 6 nicht mit dem Masseanschluß 2 verbunden ist, wird das Potential des Knotens 12 durch einen PMOS- Transistor 8 auf logisch "hoch" gesetzt, und das Schreiblatenz­ signal ΦWL1 mit logisch "niedrig" wird erzeugt. Dann ist der Schreiblatenzwert "0", und das bedeutet, daß das synchrone dynamische RAM die Schreiblatenzoperation nicht ausführt.

In Fig. 2B wird eine Schmelzsicherung 3 in einem Latenztest­ prozeß benutzt. Falls die Schmelzsicherung 3 mit der Versor­ gungsspannung Vcc verbunden ist, wird das Schreiblatenzsignal ΦWL1 mit logisch "niedrig" (in diesem Fall ist der Schreiblatenz­ wert "0") durch die Inverterkette 14 erzeugt. Falls die Schmelz­ sicherung 3 von der Versorgungsspannung Vcc getrennt ist, wird das Schreiblatenzsignal ΦWL1 mit logisch "hoch" (in diesem Fall ist der Schreiblatenzwert "l") erzeugt. In Fig. 2C wird eine Programmform benutzt, die durch einen WCBR-Takt ΦWCBR gesteuert wird und das Schreiblatenzsignal ΦWL1 als Reaktion auf den logischen Zustand des jeweiligen Spaltenadressensignals CAi erzeugt. Wenn das WCBR-Taktsignal ΦWCBR in den logisch "hoch"- Zustand gesetzt ist, ist ein aus einem PMOS-Transistor 11 und einem NMOS-Transistor 15 bestehender Inverter im Betrieb. Die Eingabe in den Inverter ist das Spaltenadressensignal CAi und die Ausgabe aus dem Inverter wird einer Halteschaltung 19 zuge­ führt. Die Ausgabe aus der Halteschaltung 19 wird über einen Inverter 21 einem (nicht gezeigten) NAND-Gatter zugeführt. Falls das Spaltenadressensignal CAi logisch "niedrig" ist, wird das Schreiblatenzsignal ΦWLi mit logisch "niedrig" (in diesem Fall ist der Schreiblatenzwert "0") erzeugt, und falls das Spalten­ adressensignal CAi logisch "hoch" ist, wird das Schreiblatenz­ signal ΦWLi mit logisch "hoch" (in diesem Fall ist der Schreib­ latenzwert "1") erzeugt.

Um den Schreiblatenzwert auf "n" zu setzen, was gleich oder größer als "2" ist, wird ein Schaltkreis zum Erzeugen des - Aktivinformationserweiterungssignals ΦCN benötigt, wie in Fig. 3 gezeigt. Zum Erzeugen der n -Aktivinformationserweiterungs­ signale ΦC0-ΦCn-1, wird das -Aktivinformationssignals ΦC einem Schieberegister zugeführt, das aus den Halteschaltungen L10, L11, . . . , L12, L13 und der Übergabegattern G10, G11, . . . , G12, G13, G14 besteht. Die Übergabegatter sind von CMOS-Art. Die N- Typ- und P-Typ-Elektroden der benachbarten Übergabegatter sind gegenüber plaziert und werden durch den Systemtakt gesteuert. Die durch das Schieberegister erzeugten n -Aktivinformations­ erweiterungssignale ΦC0-ΦCn-1 werden einem NOR-Gatter NR10 zugeführt. Der Ausgang des NOR-Gatters NR10 wird einem Inverter I11 zugeführt, um das -Aktivinformationserweiterungssignal ΦCN zu erzeugen, das die Information der n -Aktivinformations­ signale hat. Falls das -Aktivinformationserweiterungssignal ΦCN benutzt wird, werden die Eingabedaten als Reaktion auf den n- ten Systemtaktimpuls CLK nach Aktivierung des Schreibfreigabe­ signals an den internen Datenbus übertragen.

Fig. 4A und 4B zeigen eine Zählerstufe des Spaltenadressen­ zählers 30 von Fig. 1. Ein Spaltenadressensignal CAi-1 und ein Übertragsignal CRi-1, die von der vorhergehenden Stufe erzeugt wurden, werden bereitgestellt, um ein gezähltes Spaltenadressen­ signal CAi zu erzeugen. Obgleich nicht in der Zeichnung gezeigt, ist die Schaltkreiskonfiguration jeder Zählerstufe des in der synchronen Halbleiterspeichervorrichtung benutzten allgemeinen Spaltenadressenzählers dieselbe wie die von Fig. 4A und 4B, außer daß das Spaltenadressensignal und das Übertragsignal von der jeweils vorhergehenden Stufe zugeführt wird. Die in Fig. 4A und 4B gezeigte Schaltkreiskonfiguration entspricht dem Stand der Technik. Während Fig. 4A den Spaltenadressenzähler veranschaulicht, wenn der Schreiblatenzwert "0" ist, wird in Fig. 4B die Schreiblatenzinformation bei der Erzeugung des Spaltenadressensignals berücksichtigt. Mit Bezug auf Fig. 4B wird der Ausgang des NAND-Gatters 46, das das -Aktiv­ informationssignal ΦC (oder das -Aktivinformationserweite­ rungssignal ΦCN, wenn der Schreiblatenzwert auf "n" gesetzt ist), das -Aktivinformationssignal ΦWR und das Schreiblatenzsignal ΦWL1 empfängt, dem NAND-Gatter 47 zusammen mit dem Spalten­ adressenrücksetztsignal ΦCARC zugeführt. Der Ausgang des NAND- Gatters 47 wird über einen Inverter 48 einem NAND-Gatter 31 zugeführt. Deshalb hat das durch den Inverter 48 erzeugte Spaltenadressenrücksetztsignal ΦCARC′ die Schreiblatenz­ information. Es wird bemerkt, daß Fig. 4B die Schreiblatenz­ information der Spaltenadressenzähloperation nach der vorlie­ genden Erfindung berücksichtigt.

Fig. 5A und 5B zeigt den Bündellängenzähler 50 von Fig. 1, und ein Bündellängenzählsignal CNTi (wobei i zwischen 0 und 8 ist) wird erzeugt. Fig. 5A veranschaulicht den Bündellängen­ zähler, wenn die Schreiblatenzinformation nicht berücksichtigt wird, oder wenn der Schreiblatenzwert "0" ist, und Fig. 5B veranschaulicht den Bündellängenzähler, wenn die Schreiblatenz­ information berücksichtigt wird. In Fig. 5A erzeugt ein NOR- Gatter 51, das das Bit-Setzsignal BITSET und das Rücksetzsignal ΦS aufnimmt, durch einen Inverter 52 ein Signal COSSET zur Steuerung der Bündellängenzähloperation. Das Bündellängenzähl­ steuerungssignal COSSET wird dem NOR-Gatter 54 zugeführt. Das NOR-Gatter 54 wird durch den Systemtakt CLK gesteuert und empfängt ein Übertragsignal CRi-1, das von der vorhergehenden Stufe erzeugt wurde. Der Ausgang des NOR-Gatters 54 steuert die CMOS-Übergabegatter 56 und 58. Eine Halteschaltung 57 ist zwischen dem Ausgang des Übergabegatters 56 und dem Eingang des Übergabegatters 58 geschaltet. Der Ausgang des Inverters 52 ist mit dem Gate-Anschluß eines NMOS-Transistors 53 verbunden, welcher zwischen dem Eingang der Halteschaltung 57 und der Substratspannung Vss geschaltet ist. Eine Halteschaltung 59 und ein Inverter 60 sind in Serie zwischen dem Ausgang des Übergabe­ gatters 58 und dem Eingang des Übergabegatters 56 geschaltet. Das Bündellängenzählsignal CNTi wird von der Halteschaltung 59 erzeugt.

In Fig. 5B wird das Schreiblatenzsignal ΦWL1 einem NAND- Gatter 61 zugeführt, das durch das -Aktivinformationssignal ΦC (oder -Aktivinformationserweiterungssignal ΦCN, wenn der Schreiblatenzwert auf "n" gesetzt ist) und das -Aktivinfor­ mationssignal ΦWR gesteuert wird. Der Ausgang des NAND-Gatters 61 wird dem NAND-Gatter 62 zugeführt, das durch das Rücksetzsignal ΦS gesteuert wird- und der Ausgang des NAND-Gatters 62 wird dem NOR-Gatters 51 zugeführt, das durch das Bit-Setzsignal BITSET gesteuert wird. Deshalb hat das durch den Inverter 52 erzeugte Bündellängenzählsteuerungssignal COSSET′ die Schreiblatenzinfor­ mation. Die zusätzliche Schaltkreiskonfiguration zur Erzeugung des Bündellängenzählsignals CNTi ist dieselbe wie die von Fig. 5A.

Der Bündellängenerkennungsschaltkreis 70 von Fig. 1 wird in Fig. 6 gezeigt. Der Bündellängenerkennungsschaltkreis empfängt die Bündellängenzählsignale CNT0-CNT8, die vom Bündellängen­ zähler erzeugt werden, dessen jede Zählstufe in Fig. 5A oder 5B gezeigt wurde, und erzeugt ein Bündellängenerkennungssignal COSI zur Erkennung, ob die Bündellänge vollständig ist. Das Bündel­ längenerkennungssignal COSI wird erhalten durch Vergleich der Bündellängenzählsignale CNT0-CNT8 mit vorgeschriebenen Bündel­ längensignalen

die von einem (nicht gezeigten) Betriebsmodesetzschalt­ kreis produziert werden. Der Schaltkreis von Fig. 6 wurde im koreanischen Patent Nr. 93-7127 offengelegt, welches an den­ selben Träger des vorliegenden Patentes übertragen wurde. Es wird bemerkt, daß die Schreiblatenzinformation in der Erkennung der Bündellänge berücksichtigt wird.

Der in Fig. 7A und 7B aufgezeigte Datenübergabeschalter­ schaltkreis 90 von Fig. 1 erzeugt das Datenübergabeschalter­ signal WDTPi (wobei i zwischen 0 und m liegt), das eines der Datenübergabegatter TG0-TGm von Fig. 1 steuert. Fig. 7A veranschaulicht den Datenübergabeschalterschaltkreis, wenn die Schreiblatenzinformation nicht berücksichtigt wird, und Fig. 7B veranschaulicht den Datenübergabeschalterschaltkreis, wenn die Schreiblatenzinformation berücksichtigt wird. In Fig. 7A wird der Systemtakt CLK dem MAND-Gatter 94 über eine aus vier Inver­ tern bestehende Inverterkette 91 zugeführt. Der Ausgang des NAND-Gatters 92, das das -Aktivinformationssignal ΦWR und das Rücksetzsignal ΦS empfängt, wird ebenfalls dem NAND-Gatter 94 über einen Inverter 93 zugeführt, und das Spaltenadressensignal CAi wird auch dem NAND-Gatter 94 zugeführt. Das NAND-Gatter erzeugt das Datenübergabeschaltersignal WDTPi über eine aus drei Invertern bestehende Inverterkette 95. Obwohl der Datenübergabe­ schalterschaltkreis von Fig. 7A ein Datenübergabeschaltsignal bezüglich eines Spaltenadressensignals erzeugt, sollte die Zahl der Spaltenadressensignale dieselbe wie die Zahl der NAND-Gatter 94 bzw. die Zahl der Inverterketten 95 sein. Die Konfiguration von Fig. 7B ist dieselbe wie die von Fig. 7A, außer daß der Ausgang des NAND-Gatters 96, das das -Aktivinformationssignal ΦC (oder -Aktivinformationserweiterungssignal ΦCN, wenn der Schreiblatenzwert auf "n" gesetzt ist) und das Schreiblatenz­ signal ΦWL1 empfängt, ferner dem NAND-Gatter 92 zugeführt wird, das durch das -Aktivinformationssignal ΦWR und das Rücksetz­ signal ΦS gesteuert wird.

Nun wird die Schreiblatenzsteuerungsoperation nach der vor­ liegenden Erfindung, die in der oben erwähnten Weise konfi­ guriert ist, beschrieben. Das, wie in Fig. 1 aufgezeigt, vom Schreiblatenzsignalerzeugungsschaltkreis 10 erzeugte Schreib­ latenzsignal ΦWL1 sollte gleichzeitig dem Spaltenadressenzähler 30, dem Bündellängenzähler 50 und dem Datenübergabeschalter­ schaltkreis 90 zugeführt werden, um die Zeitsteuerung vom durch das Spaltenadressenfreigabesignal und das Schreibfreigabe­ signal gegebenen Beginn des Schreibzyklus an vollständig durchzuführen, bis die Schreibdaten vom Dateneingabepuffer nach Passieren des Datenübergabegatters an den interne Datenbus übertragen worden sind. Zu diesem Zweck hält ein Signal mit der Schreiblatenzinformation den logischen Übergabebetrieb am Spaltenadressenzähler 30, am Bündellängenzähler 50 und am Datenübergabeschalterschaltkreis 90, wie von Fig. 4B, 5B und 7B erkannt werden kann.

Unter der Annahme, daß der Schreiblatenzsignalwert "n" ist, wird das Schreiblatenzsignal ΦWL1 und das -Aktivinformations­ erweiterungssignal ΦCN, die logisch "hoch" sind, dem NAND-Gatter 46 des Spaltenadressenzählers von Fig. 4B zugeführt. Da das - Aktivinformationssignal ΦWR logisch "hoch" ist, ist der Ausgang des NAND-Gatters 46 während des Schreibzyklus logisch "niedrig". Der Ausgang des durch den Systemtakt CLK gesteuerten NOR-Gatters 32 wird auf logisch "niedrig" gehalten, während das -Aktiv­ informationserweiterungssignal ΦCN unter dem logisch "hoch"- Zustand des Schreiblatenzsignals ΦWL1 auf logisch "hoch" gehalten wird (diese Zeitspanne wird als "Haltezeit" bezeichnet und in der Zeichnung als "TH" gekennzeichnet). Da während einer solchen Haltezeit das Übergabegatter 40 abgeschaltet und das Übergabe­ gatter 43 angeschaltet ist, wird das Spaltenadressensignal CAi während der Haltezeit auf dem gegenwärtigen logischen Zustand gehalten.

Da der Ausgang des NAND-Gatters 61 des Bündellängenzählers von Fig. 5B während der Haltezeit logisch "niedrig" ist, wird in ähnlicher Weise, falls der Schreiblatenzwert "n" ist, der durch den Systemtakt CLK gesteuerte Ausgang des NOR-Gatters 54 während der Haltezeit auf logisch "niedrig" gehalten. Das Übergabegatter 56 ist abgeschaltet und das Übergabegatter 58 ist angeschaltet, und damit wird das Bündellängenzählsignal CNTi während der Haltezeit auf dem gegenwärtigen logischen Zustand gehalten. Im Datenübergabeschalterschaltkreis von Fig. 7B wird, falls der Schreiblatenzwert "n", ist, und da der Ausgang des NAND-Gatters 96, das das Schreiblatenzsignal ΦWL1 und das -Aktivinfor­ mationserweiterungssignal ΦCN empfängt, während der Haltezeit logisch "niedrig" ist, der Ausgang des NAND-Gatters 94, das das Spaltenadressensignal CAi empfängt, während der Haltezeit auf logisch "hoch" gehalten. Da das Datenübergabeschaltersignal WDTPi während der Haltezeit auf logisch "niedrig" gehalten wird, wird das zugeordnete, in Fig. 1 gezeigte Datenübergabegatter nicht eingeschaltet.

Folglich erzeugen der Spaltenadressenzähler, der Bündel­ längenzähler und der Datenübergabeschalterschaltkreis während der Haltezeit vom gegenwärtigen logischen Zustand unveränderte Ausgänge. Die Haltezeit wird bestimmt durch das -Aktivinfor­ mationssignal und das Schreiblatenzsignal mit der Schreiblatenz­ information.

Fig. 8A-8C veranschaulichen Zeitdiagramme, wenn nur der Datenübergabeschalterschaltkreis 90 von Fig. 1 nicht durch die Schreiblatenzinformation gesteuert wird. In Fig. 8A ist der Schreiblatenzwert "0", und auf die Eingabedaten D1 und D2 wird normal in Reaktion auf die Datenübergabeschaltersignale WDTP1 bzw. WDTP2 zugegriffen. Wenn mittlerweile der Schreiblatenzwert "1" oder "2" ist, wie in Fig. 8B bzw. 8C gezeigt, und da das Spaltenadressensignal CM nicht gezählt wird und nicht im gegen­ wärtigen Zustand während der Haltezeit TH in Fig. 8B bzw. zwei­ mal der Haltezeit 2TH in Fig. 8C gehalten wird, wird ein ungül­ tiges Datenübergabeschaltersignal WDTP1 (mit "IV" gekenn­ zeichnet) (zu einem Zeitpunkt t1 in Fig. 8B und t1 und t2 in Fig. 8C) im Takt des Systemtaktes CLK erzeugt. Deshalb gibt es eine Fehlfunktion, in der ein ungültiges Eingabedatum D1 über das Datenübergabegatter TG1 zum internen Datenbus transportiert wird.

Fig. 9 veranschaulicht ein Zeitdiagramm, wenn eine Eingabe- /Ausgabemaskierungsoperation durch ein Eingabe-/Ausgabe­ maskierungssignal DQM unter der Bedingung durchgeführt wird, daß nur der Datenübergabeschalterschaltkreis 90 von Fig. 1 nicht durch die Schreiblatenzinformation gesteuert wird, und der Schreiblatenzwert "1" ist. Wie gezeigt, wird das ungültige Eingabedatum D1 durch das ungültig zum Zeitpunkt t1 erzeugte Datenübergabeschaltersignal WDTP1 an den internen Datenbus übergeben. Dann wird das gültige Datenübergabeschaltersignal WDTP1 zum Zeitpunkt t2 (gekennzeichnet durch eine gestrichelte Linie "a") nicht durch ein zum Zeitpunkt tM aktiviertes Eingabe- /Ausgabemaskierungssignal DQM erzeugt. Deshalb wird das zum internen Eingabebus zu übertragende Schreibeingabedatum D1 nicht an der gestrichelten Linie "b" übertragen. Falls jedoch der Datenübergabeschalterschaltkreis durch die Schreiblatenz­ information gesteuert wird, wie in Fig. 10 gezeigt, wird das Datenübergabeschaltersignal WDTP1 nicht zum Zeitpunkt t1, wie durch die gestrichelte Linie "c" gekennzeichnet, sondern zum Zeitpunkt t2 erzeugt, und damit wird das Eingabedatum D1 normal an den internen Datenbus übergeben.

Die bisher beschriebene Betriebsweise zeigt, wie der Prozeß eingerichtet werden sollte, um die Wirkungen nach der vorlie­ genden Erfindung zu erreichen.

Fig. 11A und 11B veranschaulichen Zeitdiagramme, die die vorliegende Erfindung ausführen. Wenn der Schreiblatenzwert "0" ist (d. h., wenn das Schreiblatenzsignal logisch "niedrig" ist), zeigt das Zeitdiagramm von Fig. 11A die von Fig. 4A, 5A, 6 und 7A ausgeführte Betriebsweise und ist dasselbe wie das von Fig. 8A.

Wie in Fig. 11B gezeigt, wenn der Schreiblatenzwert "1" ist (d. h., wenn das Schreiblatenzsignal ΦWL1 logisch "hoch" ist), dann werden Fig. 2, 4B, 5B, 6 und 7b angewendet. Falls das Bit- Setzsignal BITSET durch das auf logisch "hoch" aktivierte - Aktivinformationssignal ΦC aktiviert wird, wird das in der vorhergehenden Stufe gezählte Spaltenadressensignal CAi-1 durch das Übergabegatter 38 in der Halteschaltung 42 in Fig. 4B gespeichert. Danach wird der Systemtakt CLK auf logisch "hoch" angehoben, und das Übergabegatter 43 wird eingeschaltet, und damit wird das Spaltenadressensignal CAi (CA0) erzeugt. Da das Schreiblatenzsignal ΦWL1 logisch "hoch" ist (und das -Aktiv­ informations ΦC und das -Aktivinformationssignal ΦWR alle logisch "hoch" sind), wird der Ausgang des NOR-Gatters 32, das die Übergabegatter 40 und 43 steuert, auf logisch "niedrig" gehalten. Daher wird das Spaltenadressensignal CAi (CA0) mehr im gegenwärtigen logischen Zustand während der Haltezeit TH gehalten, während der Ausgang des NOR-Gatters 32 während der Haltezeit TH auf logisch "niedrig" gehalten wird. Ähnlich wird in Fig. 5B das Bündellängenzählsignal CNTi im gegenwärtigen logische Zustand gehalten, da das Bündellängenzählsteuerungs­ signal COSSET′ während der Haltezeit TH im logischen "hoch"- Zustand gehalten wird. Ähnlich wird in Fig. 7B das Datenüber­ gabeschaltersignal WDTP0 durch die Haltezeit verzögert, da der Ausgang des NAND-Gatters 94 durch das auf logisch "hoch" liegende Schreiblatenzsignal ΦWL1 und das -Aktivinformations­ signal ΦC während der Haltezeit TH im logischen "niedrig"-Zustand gehalten wird.

Da nach der Haltezeit TH das -Aktivinformationssignal ΦC auf logisch "niedrig" gesenkt wird, werden das Spaltenadressen­ rücksetzsignal ΦCARC und das Bündellängenzählsteuersignal COSSET′ auf logisch "hoch" bzw. "niedrig" gesetzt. In Fig. 4B wird deshalb die Erzeugung des Spaltenadressensignals CAi (CA0) durch aufeinander folgendes Absenken und Anheben des Systemtaktes CLK vervollständigt. In Fig. 5B wird ähnlich die Erzeugung des Bündellängenzählsignals CNTi (CNT0) vervollständigt. Da der Ausgang des Inverters 93 logisch "hoch" ist, erzeugt in Fig. 7B das MAND-Gatter 94 logisch "niedrig" als Reaktion auf ein logisch "hoch" des Spaltenadressensignals CAi (CA0) und der Anhebung des Systentaktsignals CLK. Dann wird das Datenübergabe­ schaltersignal WDTP0 von logisch "hoch" erzeugt, und das zuge­ ordnete Übergabegatter TG0 wird angeschaltet, womit das Schreib­ eingabedatum D1 an den interen Datenbus übergeben wird. Der Übergabeprozeß des nächsten Eingabedatums D1 wird auch ähnlich eingerichtet.

Wenn der Schreiblatenzwert auf "n" gesetzt ist, wird das vom Schaltkreis von Fig. 3 erzeugte -Aktivinformationserwei­ terungssignal ΦCN benutzt, und die Haltezeit wird n × TH. Während eine besondere Ausführungsform der vorliegenden Erfindung hier offengelegt wurde, mögen Änderungen und Modifi­ kationen den in der Technik Geübten leicht unterkommen. Zum Beispiel kann der in Fig. 3 gezeigte Schaltkreis erreicht werden unter Benutzung anderer Spalten-bezogenen Signale oder Schreib­ bezogenen Signale als das -Aktivinformationssignal ΦC, um den Schreiblatenzwert von "n" zu erzeugen.

Wie oben beschrieben, kann der Schaltkreis zur Steuerung des Schreiblatenzwertes leicht erzeugt werden. Deshalb kann der Betrieb einer synchronen Halbleiterspeichervorrichtung stabil sein und seine Zuverlässigkeit verbessert werden.

Claims (13)

1. Halbleiterspeichervorrichtung, enthaltend einen Spalten­ adressenzähler, einen Bündellängenzähler und einen Datenüber­ gabeschalterschaltkreis, zum Verarbeiten der Daten in Synchro­ nisation mit einem von Außen zugeführten Systemtakt, wobei die Halbleiterspeichervorrichtung enthält:

Einrichtung zum Setzen eines vorgeschriebenen Schreiblatenz­ wertes und zum Halten des internen Betriebs des Spaltenadressen­ zählers, des Bündellängenzählers und des Datenübergabeschalter­ schaltkreises für eine vorgeschriebene Zeitspanne, die dem Schreiblatenzwert zugeordnet ist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei der Schreiblatenzwert die Anzahl der Taktimpulse des Systemtaktes bestimmt, die gezählt werden von der Aktivierung eines von außen zugeführten, schreib-bezogenen Steuerungssignals bis Eingabe­ daten an einen internen Datenbus übergeben werden.

3. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Ausgänge des Spaltenadressenzählers, des Bündellängenzählers und des Datenübergabeschalterschaltkreises während der vorgeschrie­ benen Zeit im gegenwärtigen Zustand gehalten werden.

4. Halbleiterspeichervorrichtung nach Anspruch 1, wobei der Schreiblatenzwert unter Benutzung eines Bondierdrahtes gesetzt wird.

5. Halbleiterspeichervorrichtung nach Anspruch 1, wobei der Schreiblatenzwert unter Benutzung einer Schmelzsicherung gesetzt wird.

6. Halbleiterspeichervorrichtung nach Anspruch 1, wobei der Schreiblatenzwert programmiert wird entsprechend einem Signal, das sich auf einen Betriebsmode der Halbleiterspeichervor­ richtung bezieht.

7. Halbleiterspeichervorrichtung, enthaltend einen Spalten­ adressenzähler, einen Bündellängenzähler und einen Datenüber­ gabeschalterschaltkreis, zum Verarbeiten der Daten in Synchro­ nisation mit einem von außen zugeführten Systemtakt, wobei die Halbleiterspeichervorrichtung enthält:

Einrichtung zur Erzeugung eines Schreiblatenzsteuerungs­ signals;
Einrichtung zur Erzeugung genau eines Aktivinformationser­ weiterungssignals aus einer Vielzahl von Aktivinformations­ signalen, die als Reaktion auf ein von Außen zugeführtes, Spalten-bezogenes Steuerungssignal erzeugt werden; und
Einrichtung zum Halten des internen Betriebs des Spalten­ adressenzählers, des Bündellängenzählers und des Datenüber­ gabeschalterschaltkreises für eine vorgeschriebene Zeitspanne, in der das Aktivinformationserweiterungssignal in einem aktiven Zustand ist.

8. Halbleiterspeichervorrichtung nach Anspruch 7, wobei das Schreiblatenzsteuerungssignal die Schreibeingabedaten zu verzögern bestimmt, welche von Außen zugeführt und an einen internen Datenbus übergeben werden.

9. Halbleiterspeichervorrichtung nach Anspruch 8, wobei das Aktivinformationserweiterungssignal die Anzahl der Taktimpulse des Systemtaktes bestimmt, die gezählt werden von der Aktivie­ rung eines von außen zugeführten, schreib-bezogenen Steuerungs­ signals bis Eingabedaten an einen internen Datenbus übergeben werden.

10. Halbleiterspeichervorrichtung nach Anspruch 7, wobei die Ausgänge des Spaltenadressenzählers, des Bündellängenzählers und des Datenübergabeschalterschaltkreises während der vorgeschrie­ benen Zeit im gegenwärtigen Zustand gehalten werden.

11. Halbleiterspeichervorrichtung nach Anspruch 7, wobei jede der Vielzahl von Aktivinformationssignalen ein Zeitinterval hat, das mit genau einer Periode des Systemtaktes korrespondiert, und wobei das Aktivinformationserweiterungssignal erzeugt wird durch logische Kombination der Vielzahl von Aktivinformationssignale.