DE19515383A1

DE19515383A1 - Diversity control circuit which switches one of several input channels to output channel

Info

Publication number: DE19515383A1
Application number: DE1995115383
Authority: DE
Inventors: Wolfgang Dipl Ing Schneider; Alfred Holderle
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1995-04-26
Filing date: 1995-04-26
Publication date: 1996-10-31
Anticipated expiration: 2015-04-27
Also published as: DE19515383C2

Abstract

The circuit includes two input channels (E1,E2) each carrying data (D1,D2) with a different data bit rate (T1,T2). An EXOR gate compares the two data signals and generates a correction signal when there is a bit asynchronism. The control unit (ST) receives the two signals (ST1,ST2) which carry information about the quality of the two data signals and decides which input channel to switch. The switch (S3) at the end of the input channels switches the input channel with the highest quality signal to the output (D0).

Description

State of the art

Die vorliegende Erfindung betrifft eine Diversityschaltung mit mindestens zwei Empfangskanälen und einem Umschalter, welcher jeweils denjenigen Empfangskanal auf einen Ausgang durchschaltet, dessen Daten die geringste Bitfehlerrate auf weisen, wobei in jedem Empfangskanal ein elastischer Spei cher vorhanden ist, dessen Eingabe- und Ausgabetakte so steuerbar sind, daß die in den Empfangskanälen aus den ela stischen Speichern ausgelesenen Daten bitsynchron sind.The present invention relates to a diversity circuit with at least two reception channels and a switch, which each receive channel on an output switches through, whose data has the lowest bit error rate point, with an elastic memory in each receiving channel cher is present, its input and output clocks so are controllable that the in the receiving channels from the ela read out data are bit synchronous.

Eine derartige Diversityschaltung geht aus US 3,628,149 hervor. Diese bekannte Schaltung besitzt einen Komparator, der die aus den beiden elastischen Speichern ausgegebenen Datensignale auf Bitsynchronität untersucht. Falls die bei den Datensignale nicht bitsynchron sind, werden die Ausgabe takte der beiden elastischen Speicher so weit gegeneinander versetzt, bis die beiden Datensignale bitsynchron sind. Bitsynchronität ist Voraussetzung dafür, daß die Umschaltung des Ausgangs von einem Empfangskanal auf den anderen fehler frei erfolgt. Bei einer Schaltung der bekannten Art ist nicht auszuschließen, daß beim Umschalten des Ausgangs von einem Empfangskanal auf den anderen ein gerichteter Jitter auftritt.Such a diversity circuit is known from US 3,628,149 forth. This known circuit has a comparator, which is output from the two elastic stores Data signals examined for bit synchronism. If the at the data signals are not bit synchronous, the output clock the two elastic memories so far against each other offset until the two data signals are bit synchronous. Bit synchronism is a prerequisite for the switchover of the output from one receiving channel to the other done freely. In a circuit of the known type it cannot be ruled out that when switching the output from directional jitter from one receiving channel to the other occurs.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Diversityschaltung der eingangs genannten Art anzuge ben, welche einen beim Umschalten zwischen den Empfangskanä len auftretenden Jitter möglichst gering hält.The invention is therefore based on the object suit a diversity circuit of the type mentioned ben which one when switching between the receiving channels keeps jitter occurring as low as possible.

Erfindungsgemäß wird diese Aufgabe durch die Merkmale des Patentanspruchs 1 gelöst. Vorteilhafte Ausbildungen der Erfindung gehen aus den Unteransprüchen hervor.According to the invention, this object is achieved through the features of Claim 1 solved. Advantageous training of the Invention emerge from the subclaims.

benefits

Der beim Umschalten zwischen den Empfangskanälen möglicher weise entstehende Jitter wird nach der Erfindung dadurch sehr gering gehalten, daß der Versatz zwischen dem Eingabe- und dem Ausgabetakt des elastischen Speichers des jeweils durchgeschalteten Empfangskanals sehr genau auf die halbe Zahl der vorhandenen Speicheradressen geregelt wird. Durch den Einsatz des zusätzlichen Eingangs-Zählers, welcher beim Umschalten auf einen anderen Empfangskanal den Eingabe zyklustakt des elastischen Speichers des vorherigen Empfangskanals übernimmt und als Referenztakt an die Phasen regelschleife übergibt, wird beim Umschalten ein zu großer Sprung des Referenztaktes verhindert, so daß die Phasenre gelschleife ihr Regelvorzeichen nicht fälschlicherweise ändert. Eine solche Reaktion der Phasenregelschleife würde nämlich zum Ausfall der Synchronisation der nachfolgenden Schaltungen führen.The more possible when switching between the receiving channels wise arising jitter is thereby according to the invention kept very small so that the offset between the input and the output clock of the elastic memory of each switched reception channel very precisely to half Number of available memory addresses is regulated. By the use of the additional input counter, which at Switch the input to another receiving channel cycle clock of the elastic memory of the previous one Receiving channel takes over and as a reference clock to the phases passes control loop, is too large when switching Jump of the reference clock prevented, so that the phase re do not erroneously loop their rule sign changes. Such a phase locked loop response would namely the failure of the synchronization of the following Lead circuits.

Description of an embodiment

Anhand eines in der Zeichnung dargestellten Ausführungsbei spiels wird nachfolgend die Erfindung näher erläutert. Die einzige Figur der Zeichnung zeigt ein schematisches Block schaltbild einer Diversityschaltung gemäß der Erfindung. Based on an exemplary embodiment shown in the drawing The invention is explained in more detail below. The only figure of the drawing shows a schematic block circuit diagram of a diversity circuit according to the invention.

Bei dem dargestellten Ausführungsbeispiel besitzt die Diver sityschaltung zwei Empfangskanäle E1 und E2, von dem der Empfangskanal E1 die Daten D1 mit dem Datentakt T1 und der Empfangskanal E2 die Daten D2 mit dem Datentakt T2 führen. Ein Schalter S3 am Ende der Empfangskanäle schaltet jeweils den Empfangskanal E1 oder E2 mit der besseren Datensignal qualität an einen Ausgang durch. Das Datensignal am Ausgang ist mit D0 und dessen Datentakt mit T0 bezeichnet.In the illustrated embodiment, the diver has sity circuit two receive channels E1 and E2, of which the Receive channel E1 the data D1 with the data clock T1 and Receive channel E2 carry the data D2 with the data clock T2. A switch S3 at the end of the reception channels switches each the receive channel E1 or E2 with the better data signal quality to an exit through. The data signal at the output is designated D0 and its data clock with T0.

Beim Umschalten von einem Datenkanal auf den anderen ist darauf zu achten, daß kein Bit verlorengeht oder hinzukommt. Um diese Forderung zu erfüllen, besitzt die Schaltung einen bitsynchronen Detektor - im einfachsten Fall ein EXOR-Gatter - der die Datensignale D1 und D2 bitweise miteinander ver gleicht und bei Bitasynchronität ein Korrektursignal abgibt. Dieses Korrektursignal wird einerseits einer Steuereinheit ST zugeführt und andererseits über einen Schalter S4 wahl weise einem dem ersten Eingangskanal E1 zugeordneten Ein gangs-Zähler Z1 oder einem dem zweiten Eingangskanal E2 zu geordneten Eingangs-Zähler Z2 zugeführt. Die Eingangs-Zähler Z1 und Z2 erhalten als Zähltakt den Datentakt T1 bzw. T2 des jeweiligen Eingangskanals E1 bzw. E2. Jeder der beiden Ein gangs-Zähler Z1, Z2 steuert die bitweise Eingabe der Daten D1, D2 in einen in den jeweiligen Empfangskanal E1, E2 ein gefügten elastischen Speicher ES1, ES2. Die Blöcke ES1 und ES2 in der Zeichnung stellen symbolhaft die Funktionsweise eines elastischen Speichers dar. Die Ein- und Ausgabe, sym bolisiert durch sich drehende Zeiger, kann mit unterschied lichen Taktgeschwindigkeiten erfolgen, und es kann auch ein beliebiger Versatz zwischen der Eingabeadresse und dem Aus gabeadresse des elastischen Speichers eingestellt werden. Die Eingabe-Zähler Z1, Z2 haben, angepaßt an die zugehörigen elastischen Speicher ES1, ES2, einen maximalen Zählerstand, welcher der Zahl der Eingangsadressen der elastischen Spei cher entspricht. Bei Erreichen des maximalen Zählerstandes gibt jeder Zähler Z1, Z2 jeweils einen Übertragsimpuls C1, C2 ab, welcher dem Eingabezyklustakt des zugehörigen elasti schen Speichers ES1, ES2 darstellt. Gibt nun der Bitsyn chrondetektor BS ein Korrektursignal über den Schalter S4 an einen Eingangs-Zähler Z1 oder Z2 ab, so wird sein Zähltakt und damit der Eingabetakt des elastischen Speichers ES1 solange um je 1 Bit verzögert bis sich wieder Bitsynchroni tät in den beiden Empfangskanälen E1 und E2 einstellt.When switching from one data channel to the other is make sure that no bit is lost or added. In order to meet this requirement, the circuit has one bit-synchronous detector - in the simplest case an EXOR gate - Which ver the data signals D1 and D2 bit by bit equals and emits a correction signal in the case of bit asynchrony. On the one hand, this correction signal becomes a control unit ST supplied and on the other hand via a switch S4 choice as an assigned to the first input channel E1 gangs counter Z1 or one of the second input channel E2 ordered input counter Z2 supplied. The input counter Z1 and Z2 receive the data clock T1 and T2 as the counting clock respective input channel E1 or E2. Each of the two one Gang counter Z1, Z2 controls the bit-wise input of the data D1, D2 into one in the respective receiving channel E1, E2 joined elastic memory ES1, ES2. Blocks ES1 and ES2 in the drawing symbolically represent the functionality of an elastic memory. The input and output, sym bolized by rotating hands, can differ Lichen clock speeds take place, and it can also any offset between the input address and the off the address of the elastic memory can be set. The input counters Z1, Z2 have been adapted to the associated ones elastic memory ES1, ES2, a maximum counter reading, which is the number of input addresses of the elastic memory cher corresponds. When the maximum counter reading is reached each counter Z1, Z2 gives a carry pulse C1, C2 from which the input cycle clock of the associated elasti the memory ES1, ES2 represents. Now gives the bitsyn Chrondetektor BS a correction signal via the switch S4 from an input counter Z1 or Z2, it becomes its counting clock and thus the input clock of the elastic memory ES1 as long as it is delayed by 1 bit until bits are synchronized again setting in the two receiving channels E1 and E2.

Der Steuereinheit ST sind zwei Steuersignale ST1 und ST2 zu geführt, von denen das eine Steuersignal ST1 eine Qualitäts information (Bitfehlerrate) des Datensignals D1 im Empfangs kanal E1 und das andere Steuersignal ST2 eine Qualitätsin formation des Datensignals D2 im Empfangkanal E2 enthält. Die Herleitung der beiden Steuersignale ST1 und ST2 ist in der Zeichnung nicht dargestellt und wird hier auch nicht näher beschrieben, weil der Qualitätsnachweis von Daten signalen zum Stand der Technik gehört. Die Steuereinheit ST schaltet jeweils den Empfangskanal E1 oder E2 mit der besseren Signalqualität über den Schalter S3 an den Ausgang durch. Auch der Schalter S4 am Ausgang des Bitsynchrondetek tors BS wird von der Steuereinheit ST jeweils in die Posi tion 1 oder 2, welche zu dem qualitativ schlechteren Ein gangskanal E1 oder E2 gehört, geschaltet.The control unit ST has two control signals ST1 and ST2, of which the one control signal ST1 contains quality information (bit error rate) of the data signal D1 in the receive channel E1 and the other control signal ST2 contains quality information of the data signal D2 in the receive channel E2. The derivation of the two control signals ST1 and ST2 is not shown in the drawing and is also not described here in greater detail because the quality verification of data signals is part of the prior art. The control unit ST switches the receiving channel E1 or E2 with the better signal quality through the switch S3 to the output. The switch S4 at the output of the bit synchronous detector BS is switched by the control unit ST to position 1 or 2 , which belongs to the poorer input channel E1 or E2.

Eine Regelschleife, vorzugsweise eine Phasenregelschleife PLL, ist vorgesehen, um in dem jeweils durchgeschalteten Empfangskanal E1 oder E2 den Ausgabetakt des zugehörigen elastischen Speichers ES1 oder ES2 so zu regeln, daß der Versatz zwischen der aktuellen Eingabeadresse und der aktuellen Ausgabeadresse stets der halben Zahl der vorhande nen Speicheradressen entspricht. Wie in der Figur symbolisch dargestellt, bedeutet das, daß der Eingabe- und der Ausgabe zeiger des elastischen Speichers um 180 Grad gegeneinander phasenverdreht sind. Wenn dieser Versatz zwischen der Einga be- und der Ausgabeadresse des elastischen Speichers in dem gerade durchgeschalteten Empfangskanal erfüllt ist, ist ge nügend Spielraum für die zur Einstellung der Bitsynchronität erforderliche Verschiebung des Eingabetaktes vorhanden.A control loop, preferably a phase locked loop PLL, is provided to be switched in each Receive channel E1 or E2 the output clock of the associated elastic store ES1 or ES2 to regulate so that the Offset between the current input address and the current output address always half the number of available corresponds to memory addresses. As symbolic in the figure shown, it means that the input and the output pointer of the elastic memory against each other by 180 degrees are out of phase. If this offset between the entry loading and the output address of the elastic memory in the Received channel that has just been switched through is satisfied sufficient scope for setting bit synchronism necessary shift of the input clock available.

Der Ausgabetakt beider elastischer Speicher ES1 und ES2 wird gemeinsam von einem Ausgabe-Zähler Z0 gesteuert, der wie die Eingangs-Zähler Z1, Z2 einen der Adressenzahl der elasti schen Speicher entsprechenden maximalen Zählerstand aufweist und bei Überlauf des Zählers einen Übertragsimpuls C0 ab gibt.The output clock of both elastic memories ES1 and ES2 is jointly controlled by an output counter Z0, which like that Input counter Z1, Z2 one of the address number of the elasti memory has the corresponding maximum counter reading and when the counter overflows a carry pulse C0 gives.

Der Zähltakt des Ausgangs-Zählers Z0 wird auf folgende Weise von der Phasenregelschleife PLL so geregelt, daß der Zähl takt des Ausgangs-Zählers Z0 und damit der Ausgabetakt für die elastischen Speicher ES1 und ES2 sich so einstellt, daß der zuvor genannte Versatz zwischen der Eingabe- und Ausga beadresse des elastischen Speichers in dem gerade durchge schalteten Empfangskanal eintritt. Der Phasenregelschleife PLL werden einerseits vom Ausgangs-Zähler Z0 die Über tragsimpulse C0, welche den Ausgabezyklustakt der elasti schen Speicher darstellen, und andererseits ein Referenztakt C zugeführt. Dieser Referenztakt C ist jeweils der vom Ein gangs-Zähler Z1 bzw. Z2 des gerade durchgeschalteten Empfangskanals E1 bzw. E2 gelieferten Eingabezyklustaktes C1 bzw. C2. Über einen von der Steuereinheit ST gesteuerten Schalter S2 wird also entweder der Eingabezyklustakt C1 des Eingangs-Zählers Z1 oder der Eingabezyklustakt C2 des Zäh lers Z2 der Phasenregelschleife PLL zugeführt. Die Phasenre gelschleife PLL bewirkt, daß in Relation zum Referenztakt C der Ausgabezyklustakt des Ausgangs-Zählers Z0 so eingestellt wird, daß der gewünschte Versatz zwischen der Eingabeadresse und der Ausgabeadresse eintritt. Wie der Zeichnung zu ent nehmen ist, entspricht der Referenztakt C bei der Schalter position 2 nicht, wie gesagt, dem Eingabezyklustakt C2 son dern einem Eingabezyklustakt C3 von einem weiteren Ein gangs-Zähler Z3. Der Eingabezyklustakt C3 des zusätzlichen Eingangs-Zählers Z3 ist aber in der Regel gleich dem Einga bezyklustakt C2 des Eingabe-Zählers C2, weil beide Einga be-Zähler Z2 und Z3 denselben Datentakt T2 erhalten. Von dieser Regel gibt es aber eine Ausnahme, nämlich wenn vom Eingangskanal E1 auf den Eingangskanal E2 umgeschaltet wird, versetzt die Steuereinheit ST einen Schalter S1, der vor dem Umschalten die Position 1 inne hatte und dadurch den Ein gangs-Zähler Z3 auf den Eingabezyklustakt C1 synchronisiert hat, nun in die Schaltposition 3. Der Eingangs-Zähler Z3 hält somit seinen Eingabezyklustakt C3 während des ersten Eingabezyklusses nach dem Umschalten auf den anderen Empfangskanal E2 gleich dem Eingabezyklustakt C1 des zuvor durchgeschalteten Empfangskanals E1. Danach stellt sich der Eingabezyklustakt C3 des zusätzlichen Eingangs-Zählers Z3 auf den Eingabezyklustakt C2 des Eingangs-Zählers Z2 ein. Die beschriebene Übergangsprozedur für die Einstellung des Referenztaktes C für die Phasenregelschleife PLL hat zur Folge, daß der Referenztakt C beim Umschalten keinen so großen Phasensprung erfährt, daß ein in der Phasenregel schleife PLL festgehaltenes Regelvorzeichen fälschlicher weise geändert wird. Dieses Verhalten würde nämlich unwei gerlich zum Ausfall der Synchronisation in einer an den Aus gang angeschlossenen Schaltung (z. B. Multiplexer) führen.The counting clock of the output counter Z0 is controlled in the following manner by the phase locked loop PLL in such a way that the counting clock of the output counter Z0 and thus the output clock for the elastic memories ES1 and ES2 are set such that the aforementioned offset between the inputs - And Ausga beadresse of the elastic memory occurs in the receiving channel just switched through. The phase locked loop PLL, on the one hand, from the output counter Z0, the carry pulses C0, which represent the output cycle clock of the elastic memory, and on the other hand, a reference clock C. This reference clock C is in each case the input cycle clock C1 or C2 supplied by the input counter Z1 or Z2 of the reception channel E1 or E2 which has just been switched through. Via a switch S2 controlled by the control unit ST, either the input cycle clock C1 of the input counter Z1 or the input cycle clock C2 of the counter Z2 is fed to the phase locked loop PLL. The phase control loop PLL causes the output cycle clock of the output counter Z0 to be set in relation to the reference clock C such that the desired offset occurs between the input address and the output address. As can be seen in the drawing, the reference clock C at switch position 2 does not correspond, as mentioned, to the input cycle clock C2 but to an input cycle clock C3 from a further input counter Z3. However, the input cycle clock C3 of the additional input counter Z3 is generally equal to the input cycle clock C2 of the input counter C2, because both input counters Z2 and Z3 receive the same data clock T2. However, there is an exception to this rule, namely when switching from input channel E1 to input channel E2, the control unit ST moves a switch S1, which was in position 1 before the changeover, and thereby the input counter Z3 to the input cycle clock C1 has synchronized, now in switch position 3 . The input counter Z3 thus keeps its input cycle clock C3 during the first input cycle after switching to the other receive channel E2 equal to the input cycle clock C1 of the previously switched receive channel E1. The input cycle clock C3 of the additional input counter Z3 then adjusts to the input cycle clock C2 of the input counter Z2. The described transition procedure for the setting of the reference clock C for the phase locked loop PLL has the consequence that the reference clock C does not experience such a large phase jump when switching that a sign of the loop locked in the phase locked loop PLL is incorrectly changed. This behavior would inevitably lead to the failure of the synchronization in a circuit connected to the output (e.g. multiplexer).

Für den Fall, daß der zuvor durchgeschaltete Empfangskanal E1 sehr stark gestört ist, das heißt seine Bitfehlerrate über einer vorgegebenen Schwelle liegt, wird der Schalter S1 von der Position 1 nicht in die Position 3 sondern gleich in die Position 2 gelegt, dann übernimmt der zusätzliche Ein gangs-Zähler 3 sofort nach Umschalten den Ausgabezyklustakt des Eingangs-Zählers Z2. In einem solchen Störfall kann der Eingabezyklustakt C1 des Empfangskanals E1 so stark ver fälscht sein, daß er keinen geeigneten Referenztakt C für die Phasenregelschleife PLL liefert.In the event that the previously switched receiving channel E1 is severely disturbed, i.e. its bit error rate is above a predetermined threshold, the switch S1 is not moved from position 1 to position 3 but immediately to position 2 , then the additional one takes over A gear counter 3 immediately after switching the output cycle clock of the input counter Z2. In such a malfunction, the input cycle clock C1 of the receiving channel E1 can be falsified so much that it does not provide a suitable reference clock C for the phase locked loop PLL.

Claims

1. Diversity circuit with at least two receive channels and a changeover switch, which in each case switches through the receive channel to an output whose data has the lowest bit error rate, with an elastic memory being present in each receive channel, the input and output clocks of which can be controlled so that the In the receiving channels, data read out from the elastic memories are bit-synchronous, characterized in that a control loop (PLL) is present which regulates the common output of the elastic memories (ES1, ES2) in such a way that in the receiving channel switched through to the output (E1, E2) the offset between the input and the output address of the elastic memory (ES1, ES2) corresponds to half the number of available memory addresses, and that means (Z0, Z1, Z2, Z3) are present, which are available when switching the off the input cycle clock (C1) - corresponds to the Du - from one receiving channel to another receiving channel Run through period of all input addresses - take over the elastic memory (ES1) of the previous receive channel (E1) and the control loop (PLL) as reference clock (C) during the first input cycle of the elastic memory (ES2) after switching to the other receive channel (E2) Make available.

2. Diversity circuit according to claim 1, characterized net that the elastic memory (ES1, ES2) of each Receive channel (E1, E2) an input counter (Z1, Z2) is assigned, whose maximum counter reading is the number of On correspondence addresses of the elastic memory (ES1, ES2) ent speaks that the input counter (Z1, Z2) as the counting clock from the data signal (D1, D2) of the respective receiving channel (E1, E2) derived data clock (T1, T2) is supplied, wherein the counting clock the input clock of the elastic memory (ES1, ES2) controls, and that the input counter (Z1, Z2) always at Reaching its maximum counter reading a carry sim pulse that outputs the input cycle clock (C1, C2) of the elasti represents memory (ES1, ES2).

3. Diversity circuit according to claim 1 or 2, characterized ge indicates that the control loop is a phase locked loop (PLL) is the input cycle clock as the reference clock (C) (C1, C2) of the input counter (Z1, Z2) receives whose associated receiving channel (E1, E2) immediately is switched that an output counter (Z0) of the same type as the input counter (Z1, Z2) is present, its counting clock the common output clock of all elastic memories (ES1, ES2) controls, and that the phase locked loop (PLL) the Count clock of the output counter (Z0) regulates so that between the input cycle clock (C1, C2) and the output cycle clock (C0) of the output counter (Z0) there is a phase shift which corresponds to half an input cycle clock period.

4. Diversity circuit according to claim 1 or 2, characterized ge indicates that an additional input counter (Z3) before is present, the counting clock is the data clock (T2) one Receive channel (E2) is that when switching the output on this receiving channel (E2) the additional on gear counter (Z3) the input cycle clock (C1) of the previous switched receiving channel (E1) for the first input cycle cycle takes over after switching and that the on Delivery cycle clock (C3) of the additional input counter (Z3) is fed as a reference clock of the control loop (PLL).

5. Diversity circuit according to claim 3, characterized net that with a bit error lying above a threshold rate of the previously switched through reception channel (E1) additional input counter (Z3) directly when switching to another receive channel (E2) the input cycle clock (C2) of the input counter belonging to this reception channel (E2) (Z2) takes over.