DE19542411A1 - Halbleitereinrichtung und Verfahren zur Herstellung derselben - Google Patents
Halbleitereinrichtung und Verfahren zur Herstellung derselbenInfo
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Description
Die vorliegende Erfindung bezieht sich auf eine Halbleiterein
richtung wie z. B. eine Halbleiterspeichereinrichtung oder ähn
liches sowie ein Herstellungsverfahren für diese, und insbe
sondere auf eine Halbleitereinrichtung vom Typ MIS (Metal In
sulator Semiconductor), in der eine Silizidschicht auf einer
Gateelektrode und Source-/-Drainbereichen gebildet wird, sowie
ein Herstellungsverfahren für solche Einrichtungen.
Fig. 35 stellt einen Querschnitt dar, der eine herkömmliche
Halbleitereinrichtung zeigt, wie sie z. B. in der offengelegten
japanischen Patenschrift 2-54 53 6 offenbart ist. Wie in Fig.
35 gezeigt ist, ist eine Anzahl aktiver Bereiche voneinander
durch einen Elementisolationsbereich 2 getrennt, welche aus
einem Feldisolationsfilm auf der Oberfläche eines Halbleiter
substrats 1 aus p-Typ monokristallinem Silizium gebildet ist,
und in denen ein MOSFET (Metal Oxide Semiconductor Field Effect
Transistor) gebildet ist.
Der MOSFET besitzt eine Gateelektrode 5, die auf einem dünnen
Isolierfilm 2, der aus Siliziumdioxid gebildet ist, angeordnet
ist, sowie Source-/Drainbereiche 6, die auf der Oberfläche des
Halbleitersubstrats 1 gebildet sind.
Die Gateelektrode 5 ist durch eine Siliziumschicht 4 gebildet,
auf welcher die Silizidschichten 8a und 8b mit niedrigem Wider
stand gebildet sind, und eine Silizidschicht 8c mit niedrigem
Widerstand ist auf jeder der Source-/Drainbereiche 6 gebildet.
Die Gesamtdicke der Silizidschichten 8a und 8b auf der Silizium
schicht 4 ist größer als eine Dicke der Silizidschicht 8c, die
auf jeder der Source-/Drainbereiche 6 gebildet ist.
Aus einem isolierendem Material, wie z. B. Siliziumoxidfilm oder
ähnlichem, hergestellte Seitenwände 9 sind auf den Seitenab
schnitten der gateisolierenden Schicht 3, der Siliziumschicht 4
und den Silizidschichten 8a und 8b durch CVD (Chemical Vapor
Deposition) und reaktives Ätzen gebildet.
Zusätzlich werden ein isolierender Film und eine Anschlußver
bindungsschicht 11 auf den wie oben beschriebenen gebildeten
Elementen gebildet. Eine obere Oberfläche des isolierenden
Films 10 weist einen Unterschied in der Höhe auf, der dem einer
unteren Schicht entspricht. Ein Abschnitt der Anschlußverbin
dungsschicht 11 steht mit der Silizidschicht 8c des Source-/
Drainbereichs 6 über einen Kontakt 12 in Kontakt. Weiterhin ist
ein n⁺-Diffusionsbereich 7a mit hoher Störstellenkonzentration
unter den Source-/Drainbereichen 6 gebildet und ein n⁻-Dif
fusionsbereich 7b mit geringer Störstellenkonzentration ist
unter der Seitenwand 9 gebildet.
Der Grund, warum die Gesamtdicke der Silizidschichten 8a und 8b
auf der Gateelektrode 5 größer als die Dicke der Silizidschicht
8c auf dem Source-/Drainbereich 6 in der herkömmlichen Halb
leitereinrichtung gebildet sind, ist der, daß die Bildung einer
dickeren Silizidschicht die Reduktion des Flächenwiderstandes
erlaubt.
Da die herkömmliche Halbleitereinrichtung in der oben beschrie
bene Art und Weise zusammengesetzt ist, wird der Flächenwider
stand der Gateelektrode 5 reduziert und die Source-/Drainbe
reiche 6 werden davor bewahrt zum Zeitpunkt des Bildens eines
Kontaktlochs durchgeätzt zu werden. Wir stellten jedoch fest,
daß wenn eine Technik zur Planarisierung, bzw. Einebnung einer
gebildeten Schicht bei der Bildung einer Halbleitereinrichtung
verwendet wird, d. h. ein CMP-Verfahren (Chemical Mechanical
Polishing = chemisch-mechanisches Polieren) die folgenden Pro
bleme verursacht werden.
Fig. 36 stellt einen Querschnitt dar, in welchem eine durch her
kömmliche Techniken hergestellte Halbleitereinrichtung gezeigt
ist, in der eine isolierende Schicht 10 auf wenigstens einer
Siliziumschicht 4 und den Source-/Drainbereichen 6 durch eine
Technik wie z. B. CVD mit einer einheitlichen Dicke gebildet
worden ist. Ein Kontaktloch 12a ist so gebildet, daß ein Kon
takt mit einer Silizidschicht 8 auf einer Gateelektrode 5 er
reicht werden kann. Ein Kontaktloch 12b ist so geformt, daß ein
Kontakt mit einer Silizidschicht 8 auf einem Source-/Drainbe
reich 6 erreicht werden kann. Die Silizidschicht 8 auf der
Gateelektrode 5 und die Silizidschicht 8 auf jedem der Source-/
Drainbereiche 6 weisen dieselbe Dicke auf. Die gleichen Be
zugszeichen wie die, die in Fig. 35 gezeigt sind, bezeichnen die
gleichen oder entsprechende Abschnitte.
Wie in Fig. 36 gezeigt ist, sind eine Dicke A einer Isolier
schicht 10, auf einer, auf einem Elementisolationsbereich 2
gebildeten Silizidschicht 8 sowie eine Dicke B einer Isolier
schicht 10 auf einem, auf einer Hauptoberfläche eines Halblei
tersubstrats 1 gebildeten Source-/Drainbereich 6 ungefähr
gleich. Zusätzlich weist eine Oberfläche 10a der Isolierschicht
10 einen Höhenunterschied C auf, wie dies in der Figur gezeigt
ist. Wenn die Oberfläche 10a der Isolierschicht 10 wie oben
beschrieben uneben ist, treten Probleme, wie z. B. die Degene
rierung der Genauigkeit bei der Dimensionierung und Bildung
einer Verbindung sowie ein Anschlußkontaktverlust der Verbin
dung auf.
Die obere Oberfläche 10a der Isolierschicht 10 wird wie in Fig. 37
gezeigt planarisiert bzw. eingeebnet wenn sie nach dem oben
beschriebenen CMP-Verfahren verarbeitet wird, der Höhenunter
schied C der oberen Oberfläche 10a der Isolierschicht 10, ge
zeigt in Fig. 36, wird eliminiert und eine Dicke D der Isolier
schicht 10 auf der auf einem Elementisolationsbereich 2 gebil
deten Silizidschicht 8, d. h. eine Dicke D des Kontaktlochs 12a
ist im Vergleich zu der der Isolationsschicht 10, die nicht
eingeebnet wurde, signifikant reduziert.
Auf der anderen Seite kann eine Dicke E der Isolierschicht 10
auf dem Source-/Drainbereich 6, d. h. eine Dicke E eines zu bil
denden Kontaktlochs 12b ungefähr gleich der isolierenden Schicht
10 gebildet werden, die nicht eingeebnet wurde.
Es sollte festgestellt werden, daß die Silizidschicht 8 auf der
Gateelektrode 5 und die Silizidschicht 8 auf jedem der Source-/
eDrainbereiche 6 die gleiche Dicke aufweisen.
Wir stellten fest, daß im Falle der Bildung der planarisierten
Isolationsschicht 10 und dem gleichzeitigen Bilden eines Kon
takts auf sowohl dem Source-/Drainbereich 6 als auch der Gate
elektrode 5 die Gateelektrode 5 durchgeätzt wird, wenn die Iso
lationsschicht 10 zur Bildung eines vollständigen Kontaktlochs
12b welches in Kontakt mit dem Source-/Drainbereich 6 ist ge
ätzt wird, da die Isolationsschicht 10 auf der Gateelektrode 5
dünner als auf dem Source-/Drainbereich 6 ist wodurch die Fehl
funktion der Halbleitereinrichtung verursacht wird.
Wir stellten ferner fest, daß in dem in Fig. 37 gezeigten Bei
spiel obwohl die Silizidschicht 8 auf der Gateelektrode 5 und
ähnlichem gebildet ist die Verwendung einer durch das CMP-Ver
fahren eingeebneten Isolationsschicht 10, daß Bewahren einer
Elektrode vor dem Durchätzen bei der Bildung eines Kontakt
lochs mehr erschwert, als dies im herkömmlichen Beispiel der
Fall ist.
Die Aufgabe der vorliegenden Erfindung besteht darin, eine
Halbleitereinrichtung bereitzustellen, in der eine Gateelek
trodenschicht auch dann nicht beschädigt wird, wenn ein Kon
taktloch in einer planarisierten Isolationsschicht gebildet
wird, so wie ein Herstellungsverfahren zur Herstellung einer
solchen Einrichtung anzugeben.
Diese Aufgabe wird durch eine Halbleitereinrichtung nach An
spruch 1 und ein Verfahren nach Anspruch 15 gelöst. Weiterbil
dungen der Erfindung sind in den Unteransprüchen angegeben.
Eine Halbleitereinrichtung entsprechend einer Ausgestaltung der
vorliegenden Erfindung weist ein Halbleitersubstrat, ein Paar
Source-Drainbereiche, eine Gateelektrodenschicht, eine erste
Silizidschicht, eine zweite Silizidschicht und eine Isolier
schicht auf. Das Halbleitersubstrat weist eine Hauptoberfläche
auf. Das Paar der Source-/Drainbereiche ist mit einem vorbe
stimmten Abstand zwischen diesen auf der Hauptoberfläche des
Halbleitersubstrats gebildet. Die Gateelektrodenschicht ist auf
einem Bereich gebildet, der zwischen dem Paar der Source-/Drain
bereiche eingeschlossen (gesandwicht) ist, wobei dazwischen
eine Gateisolierschicht eingefügt ist. Die erste Silizidschicht
ist so gebildet, daß sie mit einer Oberfläche von jeder der
Source-/Drainbereiche in Kontakt steht und eine erste Dicke
aufweist. Die zweite Silizidschicht ist so geformt, daß sie in
Kontakt mit einer Oberfläche der Gateelektrodenschicht steht
und eine zweite Dicke aufweist, die größer als die erste Dicke
ist. Die Isolierschicht ist auf der Gateelektrodenschicht und
den Source-/Drainbereichen gebildet und weist Kontaktlöcher
auf, die jeweils an die Oberflächen der ersten und zweiten
Silizidschichten herabreichen und weist eine im wesentlichen
flache obere Oberfläche auf.
In der Halbleitereinrichtung gemäß der obigen Ausgestaltung der
vorliegenden Erfindung ist die auf der Gateelektrodenschicht
gebildete Silizidschicht dicker als die, die auf jeder der
Source-/Drainbereiche gebildet ist. Dementsprechend kann die
Gateelektrodenschicht selbst dann, wenn eine planarisierte
Isolationsschicht zur Bildung eines Kontaktlochs geätzt wird,
durch die relativ dicke Silizidschicht, die auf dieser gebildet
ist, vor Beschädigung geschützt werden.
In einer Halbleitereinrichtung entsprechend einer bevorzugten
Ausgestaltung der vorliegenden Erfindung weist eine zweite
Silizidschicht eine erste Schicht und eine zweite Schicht auf.
Die erste Schicht ist auf einer Gateelektrodenschicht gebildet.
Die zweite Schicht ist auf der ersten Schicht gebildet und be
steht aus einem Material, welches von dem der ersten Schicht
verschieden ist.
Die Halbleitereinrichtung gemäß der oben erwähnten bevorzugten
Ausgestaltung der vorliegenden Erfindung weist eine, auf der
Gateelektrodenschicht gebildete Silizidschicht eine Struktur
auf, in der eine Mehrzahl von Schichten mit voneinander ver
schiedenen Ätzcharakteristiken gestapelt sind. Dementsprechend
kann die Gateelektrodenschicht effektiver zum Zeitpunkt des
Bildens eines Kontaktlochs vor dem Durchätzen bewahrt werden.
Eine Halbleitereinrichtung gemäß einer weiteren Ausgestaltung
der vorliegenden Erfindung weist ein Halbleitersubstrat, ein
Paar Source-/Drainbereiche, eine Gateelektrodenschicht, eine
erste Silizidschicht, eine zweite Silizidschicht, eine Titan
nitridschicht und eine Seitenwandisolationsschicht auf. Das
Halbleitersubstrat weist eine Hauptoberfläche auf. Das Paar der
Source-/Drainbereiche ist mit einem vorbestimmten Abstand
zwischen ihnen auf der Hauptoberfläche des Halbleitersubstrats
gebildet. Die Gateelektrodenschicht ist auf einem Bereich ge
bildet, welcher zwischen dem Paar der Source-/Drainbereiche
eingeschlossen (gesandwicht) ist, und zwar mit einer dazwischen
liegenden Gateisolationsschicht. Die erste Silizidschicht ist
so gebildet, daß sie mit einer Oberfläche eines jeden Source-/
eDrainbereiches in Kontakt steht. Die zweite Silizidschicht ist
so geformt, daß sie mit einer Oberfläche der Gateelektroden
schicht in Kontakt steht und ist aus einem Material gebildet,
welches von dem der ersten Silizidschicht verschieden ist. Die
Titannitridschicht ist auf der zweiten Silizidschicht gebildet.
Die Seitenwandisolationsschicht ist so gebildet, daß sie in
Kontakt mit den Seitenwänden der Gateelektrodenschicht, der
zweiten Silizidschicht und der Titannitridschicht steht.
In der Halbleitereinrichtung gemäß der oben erwähnten weiteren
Ausgestaltung der vorliegenden Erfindung ist weiterhin eine
Titannitridschicht auf der zweiten Silizidschicht gebildet.
Dementsprechend kann bei der Strukturierung der Gatelektroden
schicht die Reflexion von Energielinien oder ähnlichem an der
unteren Oberfläche eines Resistfilms, was zum Zeitpunkt der
Belichtung eines auf dieser Titannitridschicht gebildeten Re
sistmusters auftritt, eingeschränkt werden.
In einer Halbleitereinrichtung gemäß einer weiteren bevorzugten
Ausgestaltung der vorliegenden Erfindung wird eine zweite Sili
zidschicht aus einem Material gebildet, welches eine geringere
Ätzrate als eine erste Silizidschicht aufweist.
In der Halbleitereinrichtung gemäß der oben erwähnten weiteren
bevorzugten Ausgestaltung der vorliegenden Erfindung ist eine
Silizidschicht mit geringer Ätzrate auf der Gateelektroden
schicht gebildet. Dementsprechend ist die Gateelektrodenschicht
dem Ätzen gegenüber weniger empfindlich als eine Silizidschicht,
die auf einem jeden Bereich des Paares der Source-/Drainbereiche
gebildet ist. Wenn dementsprechend jeweils ein zur Oberfläche
eines jeden der Source-/Drainbereiche reichendes Kontaktloch und
ein Kontaktloch welches zur Oberfläche der Gateelektrodenschicht
herabreicht simultan gebildet werden, so kann dennoch die Gate
elektrodenschicht davor bewahrt werden, durch den Ätzvorgang be
schädigt zu werden.
Eine Halbleitereinrichtung gemäß einer weiteren Ausgestaltung
der vorliegenden Erfindung schließt ein Halbleitersubstrat, ein
Paar Source-/Drainbereiche, eine Gateelektrodenschicht, eine
erste Silizidschicht und eine zweite Silizidschicht ein. Das
Halbleitersubstrat weist eine Hauptoberfläche auf. Das Paar der
Source-/Drainbereiche ist mit einem vorbestimmten Abstand
zwischen ihnen auf der Hauptoberfläche des Halbleitersubstrats
gebildet. Die Gateelektrodenschicht ist auf einem Bereich ge
bildet, der zwischen dem Paar der Source-/Drainbereiche einge
schlossen ist, und zwar mit einem dazwischenliegenden Gateiso
lationsfilm. Die erste Silizidschicht ist so gebildet, daß sie
mit einer Oberfläche der Source-/Drainbereiche in Kontakt
steht. Die zweite Silizidschicht ist so gebildet, daß sie mit
einer Oberfläche der Gateelektrodenschicht in Kontakt steht.
Die zweite Silizidschicht weist eine erste Schicht und eine
zweite Schicht auf. Die erste Schicht ist auf der Gateelek
trodenschicht gebildet. Die zweite Schicht ist auf der ersten
Schicht gebildet und ist aus einem Material gebildet, welches
von dem der ersten Schicht verschieden ist.
In der Halbleitereinrichtung gemäß der oben erwähnten weiteren
Ausgestaltung der vorliegenden Erfindung weist die Silizid
schicht auf der Gateelektrodenschicht eine Struktur auf, in der
eine Mehrzahl von Schichten mit unterschiedlichen Gatecharakte
ristiken aufeinander gestapelt sind. Dementsprechend kann die
Gateelektrodenschicht effektiver davor bewahrt werden, zum Zeit
punkt des Bildens des Kontaktlochs durchgeätzt zu werden.
Eine Halbleitereinrichtung gemäß einer weiteren bevorzugten
Ausgestaltung der vorliegenden Erfindung schließt eine Element
isolationsisolierschicht und eine zweite Gateelektrodenschicht
ein. Die Elementisolationsisolierschicht ist auf der Hauptober
fläche des Halbleitersubstrats gebildet, so daß eine obere
Oberfläche desselben im wesentlichen eben mit der Hauptober
fläche des Halbleitersubstrats ist. Die zweite Gatelektroden
schicht ist auf der Elementisolationsschicht gebildet. Eine
obere Oberfläche der Gateelektrodenschicht ist im wesentlichen
auf derselben Höhe oberhalb der Hauptoberfläche des Halbleiter
substrats 1 angeordnet, wie die obere Oberfläche der zweiten
Gateelektrodenschicht.
In der Halbleitereinrichtung gemäß der oben erwähnten weiteren
bevorzugten Ausgestaltung der vorliegenden Erfindung ist die
obere Oberfläche der elementisolationsisolierenden Schicht im
wesentlichen eben mit der Hauptoberfläche des Halbleitersub
strats. Dementsprechend kann der Höhenunterschied zwischen der
Gateelektrodenschicht, die auf der elementisolationsisolieren
den Schicht und der Silizidschicht auf jeder der auf der Haupt
oberfläche des Halbleitersubstrats gebildeten Source-/Drain
bereiche reduziert werden.
Ein Verfahren zur Herstellung einer Halbleitereinrichtung ge
mäß einer Ausgestaltung der vorliegenden Erfindung schließt die
folgenden Schritte ein.
Zuerst wird eine Gatelektrodenschicht auf einer Hauptoberfläche
eines Halbleitersubstrats mit einer dazwischenliegenden gate
isolierenden Schicht gebildet. Dann wird ein Paar Source-/Drain
bereiche mit einem vorbestimmten Abstand zwischen ihnen auf
der Hauptoberfläche des Halbleitersubstrats so gebildet, daß
ein Bereich unter der Gateelektrodenschicht eingeschlossen
(gesandwicht) wird. Eine erste Silizidschicht mit einer ersten
Dicke wird dann so gebildet, daß sie in Kontakt mit einer
Oberfläche eines jeden Source-/Drainbereiches steht. Eine
zweite Silizidschicht mit einer zweiten Dicke, die größer als
die erste Dicke ist, ist so gebildet, daß sie in Kontakt mit
einer Oberfläche der Gateelektrodenschicht steht. Dann wird ein
isolierende Schicht, mit einer im wesentlichen flachen Ober
fläche und mit Kontaktlöchern, die sich von der oberen Ober
fläche bis zur Oberfläche der ersten und zweiten Silizidschich
ten ertrecken auf der Hauptoberfläche des Halbleitersubstrats
gebildet.
Beim Verfahren zum Herstellen einer Halbleitereinrichtung ge
mäß der oben erwähnten Ausgestaltung der vorliegenden Erfindung
ist die auf der Gateelektrodenschicht gebildete Silizidschicht
dicker als die Silizidschicht auf jeder der Source-/Drainbe
reiche. Dementsprechend kann die Gateelektrodenschicht durch
die daraufliegende Silizidschicht selbst dann vor Beschädigung
bewahrt werden, wenn eine planarisierte Isolationsschicht zur
Bildung eines Kontaktlochs in dieser geätzt wird.
Ein Verfahren zur Herstellung einer Halbleitereinrichtung gemäß
einer weiteren Ausgestaltung der vorliegenden Erfindung weist
die folgenden Schritte auf.
Zuerst wird eine Gateelektrodenschicht auf einer Hauptoberfläche
eines Halbleitersubstrats mit einer dazwischenliegenden Gate
isolierschicht gebildet. Dann wird ein Paar Source-/Drainbe
reiche mit einem vorbestimmten Abstand zwischen diesen auf der
Hauptoberfläche des Halbleitersubstrats gebildet, so daß ein
Bereich unter der Gateelektrodenschicht eingeschlossen, bzw.
gesandwicht wird. Dann wird eine zweite Silizidschicht so ge
bildet, daß sie in Kontakt mit einer Oberfläche der Gateelek
trodensilizidschicht steht. Eine Titannitridschicht wird auf
der zweiten Silizidschicht gebildet. Dann wird eine erste
Silizidschicht, die aus einem Material gebildet wird, das von
dem der zweiten Silizidschicht verschieden ist, so gebildet, daß
sie in Kontakt mit einer Oberfläche einer jeden der Source-/
Drainbereiche steht. Eine Seitenwandisolationsschicht wird so
gebildet, daß sie in Kontakt mit den Seitenwänden der Gateelek
trodenschicht, der zweiten Silizidschicht, und der Titannitrid
schicht steht.
Beim Verfahren der Herstellung einer Halbleitereinrichtung ge
mäß der oben erwähnten weiteren Ausgestaltung der vorliegenden
Erfindung wird weiterhin eine Titannitridschicht auf der ersten
Silizidschicht gebildet. Dementsprechend wird bei der Bildung
der Gateelektrodenschicht die Reflexionen von Energielinien
und ähnlichem an der unteren Oberfläche eines Resistfilms, die
zum Zeitpunkt des Belichtens eines Resistmusters auftreten,
welches auf dieser Titannitridschicht gebildet ist, einge
schränkt werden.
Ein Verfahren zur Herstellung einer Halbleitereinrichtung gemäß
einer weiteren Ausgestaltung der vorliegenden Erfindung weißt
die folgenden Schritte auf.
Zuerst wird eine Gateelektrodenschicht auf der Hauptoberfläche
eines Halbleitersubstrats mit einer dazwischenliegenden Gate
isolationsschicht gebildet. Dann wird ein Paar Source-/Drain
bereiche mit einem vorbestimmten Abstand zwischen diesen auf
der Hauptoberfläche des Halbleitersubstrats so gebildet, daß
ein Bereich unterhalb der Gateelektrodenschicht eingeschlossen,
bzw. gesandwicht wird. Eine erste Silizidschicht wird dann so
gebildet, daß sie in Kontakt mit einer Oberfläche einer jeden
der Source-/Drainbereiche steht. Eine zweite Silizidschicht
wird so gebildet, daß sie in Kontakt mit einer Oberfläche der
Gateelektrodenschicht steht. Die Schritte der Bildung der
zweiten Silizidschicht schließen die Schritte der Bildung einer
ersten Schicht, die aus Silizid besteht, auf der Gateelektroden
schicht ein, sowie die Bildung einer zweiten Schicht, die aus
Silizid gebildet ist, das von dem der ersten Schicht verschie
den ist, und die auf der ersten Schicht gebildet wird.
Die in dem Verfahren zur Herstellung einer Halbleitereinrichtung
gemäß der oben erwähnten weiteren Ausgestaltung der vorliegenden
Erfindung ist die Silizidschicht auf der Gateelektrodenschicht
so gebildet, daß sie eine Struktur aufweist, in der eine Mehr
zahl von Schichten, die unterschiedliche Ätzcharakteristiken
aufweisen, aufeinandergestapelt sind. Dementsprechend kann die
Gatelektrodenschicht davor bewahrt werden, zum Zeitpunkt des
Ätzens zur Bildung eines Kontaktlochs durchgeätzt zu werden.
Ein Verfahren zur Herstellung einer Halbleitereinrichtung gemäß
einer bevorzugten Ausgestaltung der vorliegenden Erfindung
weist weiterhin die folgenden Schritte auf.
Zuerst wird auf einer Hauptoberfläche eines Halbleitersubstrats
eine Elementisolationsisolierschicht bzw. eine elementisolie
rende Isolationsschicht durch LOCOS (Local Oxidation of Silicon)
-Verfahren gebildet. Anschließend wird die Elementisolationsiso
lierschicht so geätzt, daß eine obere Oberfläche derselben im
wesentlichen eben mit der Hauptoberfläche des Halbleitersub
strats ist bzw. mit dieser fluchtet. Eine zweite Gateelektroden
schicht wird auf der oberen Oberfläche der Elementisolationsiso
lierschicht gebildet. Eine obere Oberfläche der zweiten Gate
elektrodenschicht ist im wesentlichen auf der gleichen Höhe mit
Bezug auf die Hauptoberfläche des Halbleitersubstrats 1 ange
ordnet, wie die Hauptoberfläche der Gateelektrodenschicht.
Beim Verfahren der Herstellung einer Halbleitereinrichtung ge
mäß der oben erwähnten bevorzugten Ausgestaltung der vorliegen
den Erfindung wird die Elementisolationsisolierschicht so ge
ätzt, daß die Hauptoberfläche derselben im wesentlichen eben
mit der Hauptoberfläche des Halbleitersubstrats ist. Dement
sprechend wird der Höhenunterschied zwischen einer auf der
Gateelektrodenschicht, die auf der Elementisolationsisolier
schicht gebildet ist, gebildeten Silizidschicht und einer Sili
zidschicht, auf einer jeden der Source-/Drainbereiche, die auf
der Hauptoberfläche des Halbleitersubstrats gebildet sind,
reduziert werden.
Weitere Merkmale und Zweckmäßigkeiten der vorliegenden Erfindung
ergeben sich aus der folgenden Beschreibung von Ausführungsbei
spielen anhand der Figuren. Von den Figuren zeigen:
Fig. 1 ein Querschnitt, der eine Halbleitereinrichtung gemäß
einer ersten Ausführungsform der vorliegenden Erfindung
zeigt;
Fig. 2 bis 11 Querschnitte, die jeweils in der entsprechenden
Reihenfolge die Schritte eines Verfahrens zur Herstel
lung einer Halbleitereinrichtung gemäß der ersten Aus
führungsform der vorliegenden Erfindung zeigen;
Fig. 12 ein Querschnitt, der eine Halbleitereinrichtung gemäß
einer zweiten Ausführungsform der vorliegenden Erfin
dung zeigt;
Fig. 13 bis 21 Querschnitte, die jeweils in der entsprechenden
Reihenfolge die Schritte eines Verfahrens zur Herstel
lung einer Halbleitereinrichtung gemäß der zweiten Aus
führungsform der vorliegenden Erfindung zeigen;
Fig. 22 einen Querschnitt, der eine Halbleitereinrichtung gemäß
einer dritten Ausführungsform der vorliegenden Erfindung
zeigt;
Fig. 23 bis 34 Querschnitte, die jeweils in der entsprechenden
Reihenfolge die Schritte eines Verfahrens zur Herstel
lung einer Halbleitereinrichtung gemäß der dritten Aus
führungsform der vorliegenden Erfindung zeigen;
Fig. 35 einen Querschnitt, der ein herkömmliches Beispiel einer
Halbleitereinrichtung zeigt;
Fig. 36 ein Querschnitt, der ein herkömmliches Beispiel einer
Halbleitereinrichtung zeigt;
Fig. 37 einen Querschnitt, der ein herkömmliches Beispiel einer
Halbleitereinrichtung zeigt.
Es folgt eine Beschreibung einer ersten Ausführungsform der
vorliegenden Erfindung mit Bezug auf die beiliegenden Zeich
nungen. In Fig. 1 ist eine Gateelektrode 5 auf einer gateiso
lierenden Schicht 3 gebildet und besteht aus einer Silizium
schicht 4. Eine p-Typ Störstellendiffusionszone 13a ist auf
einer Hauptoberfläche eines Halbleitersubstrats gebildet. Eine
n-Typ Störstellendiffusionszone 13b ist auf der Hauptoberfläche
des Halbleitersubstrats gebildet. Eine p⁺-Diffusionszone 14a
und eine p⁻-Diffusionszone 14b sind auf einer Oberfläche der
n-Typ Störstellendiffusionszone gebildet. Eine Silizidschicht
15b ist auf der Gateelektrode 5 gebildet. Die Silizidschichten
16a und 16b sind jeweils auf den Source-/Drainbereichen 6 ge
bildet. Ein Wortleitungskontakt 17 ist so gebildet, daß er in
Kontakt mit der Silizidschicht 15b auf der Gateelektrode 5
steht. Die Kontakte 18a und 18b sind so gebildet, daß sie im
Kontakt mit den Silizidschichten 16a und 16b stehen, die je
weils auf den Source-/Drainbereichen 6 gebildet sind. Verbin
dungsanschlüsse 19a und 19b sind aus Metall und ähnlichem auf
der durch das CMP-Verfahren eingeebneten Isolationsschicht 20
gebildet. Die gleichen Bezugszeichen wie die der herkömmlichen
in den Fig. 35 bis 37 gezeigten Beispiele bezeichnen die
gleichen oder entsprechenden Abschnitte.
Ein Verfahren zur Herstellung der in Fig. 1 gezeigten Halblei
tereinrichtung wird nun in Bezug auf die Fig. 2 bis 11 be
schrieben.
Zuerst wird die in Fig. 2 auf der Hauptoberfläche des Halblei
tersubstrats 1 ein Elementisolationsbereich 2 gebildet. Die
p-Typ Störstellendiffusionszone 13a ist in einen Bereich gebil
det, in dem ein n-Kanaltransistor zu bilden ist, und die n-Typ
Störstellendiffusionszone 13b ist in einem Bereich gebildet, in
welchem ein p-Kanaltransistor zu bilden ist. Dann wird eine Iso
lierschicht 22, die eine Gateisolationsschicht sein wird, in
einem Bereich auf der Hauptoberfläche des Halbleitersubstrats 1
gebildet, der von dem Elementisolationsbereich 2 verschieden
ist. Eine polykristalline Siliziumschicht 21 wird durch Sputtern
oder ein CVD-Verfahren auf dem Halbleitersubstrat, in welchem
der Elementisolationsbereich 2 und die Isolationsschicht 22
gebildet wurden gebildet. Zusätzlich wird eine Titanschicht auf
der polykristallinen Siliziumschicht 21 durch Sputtern oder
ähnliches deponiert und silifiziert, wodurch eine Titansilizid
schicht 23 gebildet wird (Fig. 2).
Um dann anschließend eine Gateelektrode zu bilden, wird ein Re
sistmuster auf einem Bereich der Titansilizidschicht 23 gebil
det der eine Gateelektrode sein wird. Das Ätzen wird unter
Ausnutzung dieses Resistmusters als Maske durchgeführt und an
schließend wird das Resistmuster entfernt. Dementsprechend wird
wie in Fig. 3 gezeigt eine Siliziumschicht 4 gebildet, die die
Gateelektrode 5 bildet, und darauf wird eine Silizidschicht 15a
gebildet.
Anschließend wird der Resistfilm 24 wie in Fig. 4 gezeigt ge
bildet und p-Typ Störstellen werden in die n-Typ Diffusionszone
13b implantiert, und zwar unter einer Richtung 25, d. h. eine
mit Bezug auf das Halbleitersubstrat 1 schräge Richtung, wo
durch eine p-Diffusionszone 14b gebildet wird. Hiernach wird
der Resistfilm 24 entfernt und die p-Typ Diffusionszone 13a
wird in ähnlicher Weise wie im Falle der n-Typ Diffusionszone
13b weiterverarbeitet und n-Typ Störstellen werden in einen
oberen Abschnitt der p-Typ Diffusionszone 13a implantiert, wo
durch eine n⁻-Diffusionszone 7b zur Bildung einer LDD-Struk
tur (Lightly Doped Drain) gebildet wird.
Dann wird eine isolierende Schicht 26 auf der gesamten Ober
fläche des Halbleitersubstrats 1 gebildet, wie dies in Fig. 5
gezeigt ist. Die Isolationsschicht 26 wird auf Seitenabschnitten
der Gateelektrode 5 durch anisotropes Ätzen der Isolierschicht
26 zurückgelassen wodurch die in Fig. 6 gezeigen Seitenwände 9
gebildet werden.
Zu diesem Zeitpunkt wird die gateisolierende Schicht 22 auf dem
Source-/Drainbereich 6 gleichzeitig durch anisotropes Ätzen
entfernt, wodurch das Halbleitersubstrat 1 in den Source-/Drain
bereichen 6 freigelegt wird.
Anschließend wird ein Resistfilm, wie in Fig. 7 gezeigt, gebil
det und p-Typ Störstellenionen werden in einem oberen Abschnitt
der n-Typ Diffusionszone 13b unter einer Richtung 28, unter der
die Ionen implantiert werden, implantiert, d. h. in einer Rich
tung, die senkrecht auf der Hauptoberfläche des Halbleitersub
strats 1 steht. Demgemäß wird eine p⁺-Diffusionszone 14a ge
bildet. Anschließend wird der Resistfilm 27 entfernt und n-Typ
Störstellen werden in die p-Typ Diffusionszone 13a wie im Falle
der n-Typ Diffusionszone 13b implantiert, wodurch eine n⁺-Diffu
sionszone 7a gebildet wird. Dementsprechend wird die LDD-Struk
tur gebildet.
Ein natürlicher Oxidfilm, der auf jedem der Source-/Drainbereiche
6 zum Zeitpunkt der Bildung einer Diffusionsschicht gebildet
ist, wird durch leichtes Ätzen zur Freilegung des Halbleiter
substrats 1 entfernt. Dann wird eine Titanschicht 29 auf der
gesamten Oberfläche des Halbleitersubstrats 1 durch Sputtern
oder ähnliches gebildet, wie dies in Fig. 8 gezeigt ist. Danach
wird das Substrat für mehrere 10 Sek. bei einer Temperatur im
Bereich von ca. 600 bis ca. 900°C durch ein RTA-Verfahren
(Rapid Thermal Annealing) erhitzt. Dementsprechend werden die
Silizidschichten 16a und 16b auf den Source-/Drainbereichen 6
gebildet, wie dies in Fig. 9 gezeigt ist. Des weiteren wird
eine Silizidschicht mit derselben Dicke wie der der Silizid
schichten 16a und 16b auf der Silizidschicht 15a gebildet, die
im vorherigen Schritt auf der Siliziumschicht 4 gebildet wurde.
Als ein Ergebnis hiervon wird eine Silizidschicht 15b (die die
Siliziumschicht 15a einschließt) gebildet, die dicker als jede
der Silizidschichten 16a und 16b auf den Source-/Drainbereichen
6 ist.
Anschließend wird eine Isolationsschicht 20 auf der gesamten
Oberfläche des Halbleitersubstrats 1 gebildet, in welchem Ele
mente wie sie oben beschrieben wurden gebildet wurden, wie dies
in Fig. 10 gezeigt ist. Zu diesem Zeitpunkt ist, da Gateelek
trode 5 und Elementisolationsbereich 2 auf dem Halbleitersub
strat 1 gebildet wurden, eine Oberfläche der gebildeten Isola
tionsschicht 20 nicht flach und weist konkave und konvexe Ab
schnitte auf. Die Bildung einer Anschlußverbindung oder ähn
lichem auf dieser Isolationsschicht 20 mit konkaven und kon
venxen Abschnitten kann eine Degradierung der Genauigkeit der
Dimensionierung bzw. der Ausdehnungen verursachen, sowie die
Unterbrechung von Anschlußverbindungen und ähnlichem. Dement
sprechend wird eine Einebnung bzw. Planarisierung durch eine
CMP-Technik ausgeführt. Da dementsprechend eine obere Oberfläche
der Isolationsschicht 20 ohne konkave und konvexe Abschnitte
flach wird, wie dies in Fig. 11 gezeigt ist, wird die Bildung
einer Anschlußverbindung auf dieser isolierenden Schicht auf
signifikante Art und Weise einfacher, wodurch eine hohe Genauig
keit der Dimensionierung der Anschlußverbindungen erreicht wird.
Selbst wenn die Kontakte 17, 18a und 18b gleichzeitig durch
Ätzen so gebildet werden, daß sie mit den Silizidschichten 15b,
16a und 16b auf jeweils der Gateelektrode 5 und den Source-/
Drainbereichen 6 durch das Ausbilden von Kontaktlöchern in Kon
takt stehen, ist die auf der Gateelektrode 5 gebildete Silizid
schicht 15b dick und ihre Ätz-Selektivität ist groß. Mit
anderen Worten, wenn zum Zeitpunkt der Bildung eines Kontakt
lochs das Ätzen durchgeführt wird, so ist die Ätzrate der Sili
zidschicht 15b kleiner als die der isolierenden Schicht 20.
Dementsprechend wird die Silizidschicht 15b nicht durchgeätzt,
und dementsprechend wird die Elektrode 5 nicht beschädigt. Dem
entsprechend wird eine Halbleitereinrichtung, insbesondere ein
Feldeffekttransistor, der eine planarisierte Isolationsschicht
20 aufweist, wie dies in Fig. 1 gezeigt ist gebildet.
Im folgenden wird eine Beschreibung anderer Verfahren gegeben
durch welche eine Struktur ähnlich der der Fig. 1 erreicht
werden kann.
In einem Verfahren wird die Silizidschicht 15b, die auf der
Siliziumschicht 4 gebildet ist, die die Gateelektrode 5 bilden
wird, so ausgestaltet, daß sie eine Zwei-Schichtstruktur auf
weist. Mit anderen Worten, zwei Schichten hochrefraktären Me
talls wie Titan werden durch Sputtern aufeinander gestapelt und
anschließend gleichzeitig durch das RTA-Verfahren silifiziert,
wodurch eine Zwei-Schicht Silizidschicht gebildet wird (mit der
Bezeichnung Refraktärmetall ist ein schwer schmelzbares Metall,
d. h. ein Metall mit hohem Schmelzpunkt gemeint).
Wenn des weiteren eine untere Schicht dieser aufeinander gesta
pelten Refraktärmetallschichten aus einem Material mit einer
höheren Ätzselektivität gebildet ist, als der einer darüber
liegenden Schicht, dann weist die Silizidschicht auf der Gate
elektrode 5 eine sehr viel höhere Selektivität als jede der
Silizidschichten 16a und 16b auf dem Source-/Drainbereichen 6
auf, wodurch ein Kontaktloch leicht gebildet werden kann.
In einem weiteren Verfahren wird eine auf der Elektrode 5 ge
bildete Silizidschicht 15b so ausgebildet, daß die Silizid
schicht 15b eine Zwei-Schichtstruktur aufweist, in der die
Silizidschicht 15a einer unteren Schicht durch Implantierung
hoch refraktärer Metallionen in einen oberen Abschnitt der
Siliziumschicht 4 und das anschließende Silifizieren bzw. Sili
zieren derselben durch das RTA-Verfahren erzeugt wird.
Diese Verfahren können dieselbe Struktur erzeugen, wie die, die
in Fig. 1 gezeigt ist, wodurch Effekte verursacht werden, die
ähnlich denen der, der in Fig. 1 gezeigten Struktur, sind.
Es wird nun eine zweite Ausführungsform der vorliegenden Erfin
dung beschrieben.
In Fig. 12 ist eine Kobaltsilizidschicht 30, mit einer Ätz-
Selektivität die zwei bis dreimal so groß wie die von Titan
silizid ist, auf der Siliziumschicht 4 gebildet, die eine
Gateelektrode 5 bildet. Eine Titannitridschicht 31 ist auf der
Kobaltsilizidschicht 30 gebildet. Eine Seitenwand 32 ist auf
einer Isolationsschicht auf den Seitenoberflächen der Silizium
schicht 4 gebildet, die die Gateelektrode 5 bildet, so wie auf
den Seitenoberflächen der Kobaltsilizidschicht 30 und der Ti
tannitridschicht 31. Es wird angemerkt, daß dieselben Bezugs
zeichen, die in dem herkömmlichen Beispiel und in der ersten
Ausführungsform verwendet werden, dieselben oder entsprechende
Abschnitte bezeichnen.
Der Herstellungsvorgang der in Fig. 12 gezeigten Halbleiterein
richtung wird nun mit Bezug auf die Fig. 13 bis 21 beschrie
ben.
Zuerst wird, wie in Fig. 13 gezeigt, ein Elementisolationsbe
reich 2 auf der Hauptoberfläche eines Halbleitersubstrats 1 ge
bildet. Eine p-Typ Störstellendiffusionszone 13a ist in einem
Bereich gebildet, in dem ein n-Kanaltransistor gebildet wird und
eine n-Typ Störstellendiffusionszone 13b wird in einem Bereich
gebildet, in welchem ein p-Kanaltransistor gebildet wird. An
schließend wird eine Isolationsschicht 22, die eine Gateisola
tionsschicht 3 bilden wird, in einem Bereich auf der Hauptober
fläche des Halbleitersubstrats 1 gebildet, der von dem Element
isolationsbereich 2 verschieden ist. Eine polykristalline Sili
ziumschicht 21 wird durch Sputtern oder eine CVD-Methode aus
dem Halbleitersubstrat 1 gebildet, in welchem der Elementiso
lationsbereich 2 und die Isolationsschicht 22 gebildet wurden.
Dann wird eine Kobaltschicht 33 auf der polykristallinen Sili
ziumschicht 21 z. B. durch Sputtern aufgebracht.
Anschließend wird eine in Fig. 14 gezeigte Kobaltsilizidschicht
30 durch Silifizieren der Kobaltschicht 33 durch ein RTA-Ver
fahren oder ähnliches gebildet. Eine Titannitridschicht 31 wird
auf der gesamten Oberfläche des Halbleitersubstrats 1 gebildet.
Anschließend wird, um eine Gateelektrode 5 zu bilden ein Resist
muster mit einer vorgeschriebenen Struktur zum Ätzen gebildet
und die Titannitridschicht 31, die Kobaltsilizidschicht 30 und
die polykristalline Siliziumschicht 21 werden so gebildet, daß
sie dieselbe Größe wie die Gateelektrode 5 aufweisen. Dement
sprechend wird die Siliziumschicht 4, die die Gateelektrode 5
bildet gebildet und die Kobaltsilizidschicht 30 und die Titan
nitridschicht 31 werden darauf in dieser Reihenfolge gebildet,
wie dies in Fig. 16 gezeigt ist.
Anschließend wird ein Resistfilm 34 gebildet, wie dies in Fig.
17 gezeigt ist und p-Typ Störstellen werden in eine n-Typ Dif
fusionszone 13b unter einer Richtung 35 der Ionenimplantation
implantiert, d. h. unter einer schrägen Richtung mit Bezug auf
das Halbleitersubstrat 1 zur Bildung einer p⁻-Diffusionszone 14b.
Desweiteren wird der Resistfilm 34 anschließend entfernt,
die Verarbeitung ähnlich zum Fall der n-Typ Diffusionszone 13b
wird für die p-Typ Diffusionszone 13a ausgeführt und n-Typ
Störstellen werden in einen oberen Abschnitt der p-Typ Diffu
sionszone 13a implantiert, wodurch eine n⁻-Diffusionszone 7b
zur Bildung einer LDD-Struktur gebildet wird.
Zusätzlich werden die Seitenwände 32 aus isolierendem Material
auf den Seitenwänden der Siliziumschicht 4, die die Gateelek
trode 5 bildet der Kobaltsilizidschicht 30 und der Titannitrid
schicht 31 gebildet (Fig. 18). Da der Schritt der Bildung der
Seitenwände ähnlich zu dem ist, der in der ersten Ausführungs
form beschrieben ist, wird die Beschreibung desselben nicht
wiederholt.
Zu diesem Zeitpunkt wird die Isolationsschicht 22 auf jedem
Source-/Drainbereich 6 gleichzeitig entfernt, wodurch das Halb
leitersubstrat 1 an jedem Source-/Drainbereich 6 freigelegt
wird.
Dann wird ein Resistfilm 37, wie dies in Fig. 19 gezeigt ist,
gebildet und p-Typ Störstellenionen werden in einen oberen Ab
schnitt der n-Typ Diffusionszone 13b in einer Richtung 36 der
Ionenimplantation implantiert, d. h. in einer Richtung senkrecht
zur Hauptoberfläche des Halbleitersubstrats 1. Dementsprechend
wird eine p⁺-Diffusionszone 14a gebildet. Anschließend wird der
Resistfilm 37 entfernt und die n-Typ Störstellen werden in die
p-Typ Diffusionszone 13a implantiert, wie dies im Fall der
n-Typ Diffusionszone 13b der Fall ist, wodurch ein n⁺-Diffu
sionszone 7a gebildet wird. Dementsprechend wird eine LDD-Struk
tur gebildet. Zusätzlich wird ein natürlicher Oxidfilm der sich
auf jedem der Source-/Drainbereiche 6 zum Zeitpunkt der Bildung
einer Diffusionsschicht gebildet hat, durch leichtes Ätzen ent
fernt, wodurch das Halbleitersubstrat 1 freigelegt wird (Fig.
20).
Anschließend wird eine Titanschicht 38 eines hoch refraktären
Metalls auf dem Halbleitersubstrat 1 durch Sputtern oder ähn
liches gebildet (Fig. 21) und eine Titanschicht 38 wird durch
das RTA-Verfahren oder ähnliches silifiziert. Zu diesem Zeit
punkt wird die Titanschicht 38, die auf der Titannitridschicht
31 oberhalb der Gateelektrode 5 angeordnet ist nicht silifi
ziert, da die Titannitridschicht 31 als ein Schutzfilm davor
dient. Auf der anderen Seite wird nur die Titanschicht 38 auf
jedem der Source-/Drainbereiche 6 zu Titansilizid silifiziert.
Anschließend wird ein Abschnitt der Titanschicht 38, der nicht
Titansilizid wurde, entfernt, wodurch die in Fig. 12 gezeigte
Struktur vollendet wird.
Bei der Bildung eines Kontaktlochs zum Zeitpunkt des Bildens
einer Anschlußverbindung zu einem Feldeffekttransistor, der wie
oben beschrieben im Halbleitersubstrat 1 gebildet wurde, wird
ein isolierender Film auf der gesamten Oberfläche des Halb
leitersubstrats 1, wie im Fall des ersten Ausführungsbeispiels,
aufgebracht. Dann wird eine Oberfläche des isolierenden Films
durch das CMP-Verfahren eingeebnet und Kontaktlöcher werden
gleichzeitig auf der Silizidschicht auf der Gateelektrode 5
sowie auf den Silizidschichten 16a und 16b auf den Source-/Drain
bereichen 6 gebildet. Selbst wenn die Tiefen dieser Kontakte
voneinander verschieden sind, so dienen die Silizidschichten
auf der Gateelektrode 5 sowie die Silizidschichten 16a und 16b
auf den Source-/Drainbereichen 6 als Schutzfilm für die je
weilig darunterliegenden Schichten und bewahren diese davor,
durchgeätzt zu werden.
Da die Silizidschicht 30 auf der Gateelektrode 5 mit Bezug auf
die Hauptoberfläche des Halbleitersubstrats in einer höheren
Position angeordnet ist als jede der Silizidschichten 16a und
16b auf den Source-/Drainbereichen 6, wie dies in Fig. 12 ge
zeigt ist, kann die Silizidschicht 30 auf der Gateelektrode 5
zum Zeitpunkt des Bildens eines Kontaktlochs exzessiv bzw.
übermäßig geätzt werden. Die Silizidschicht 30 auf der Gateelek
trode 5 ist jedoch aus Kobaltsilizid gebildet mit einer Ätz-
Selektivität die zwei bis dreimal so groß ist wie die der Titan
silizidschichten 16a und 16b auf den Source-/Drainbereichen 6.
Insbesondere ist bei einem Ätzvorgang zum Zeitpunkt des Bildens
der Kontakte 17, 18a und 18b in der isolierenden Schicht 20 die
Ätzrate der Kobaltsilizidschicht 30 geringer als die der Titan
silizidschichten 16a und 16b. Dementsprechend kann die Kobalt
silizidschicht 30 davor bewahrt werden, exzessiv geätzt zu wer
den.
Es wird nun eine dritte Ausführungsform der vorliegenden Erfin
dung beschrieben.
In Fig. 22 wird ein Elementisolationsbereich 39 durch ein
LOCOS-Verfahren gebildet (LOCal Oxidation of Silicon) wobei der
obere Abschnitt davon weggeätzt wird. Eine Silizidschicht 40
ist aus demselben Material gebildet, wie die auf den Source-/
Drainbereichen 6 gebildete Silizidschichten 16a und 16b, und
wird durch dieselben Schritte wie die der Silizidschichten 16a
und 16b gebildet. Eine Silizidschicht 41 wird unter der Sili
zidschicht 40 gebildet und ist aus einem Material mit einer
höheren Ätzselektivität als die Silizidschichten 16a, 16b und
40 gebildet.
Dieselben Bezugszeichen wie die, die im herkömmlichen Beispiel,
dem ersten und dem zweiten Ausführungsbeispiel gezeigt sind
bezeichnen gleiche oder ähnliche Abschnitte.
Der Herstellungsprozeß der in Fig. 22 gezeigten Halbleiterein
richtung wird nun mit Bezug auf die Fig. 23 bis 34 beschrieben.
Zuerst wird in Fig. 23 eine p-Typ Störstellendiffusionszone 13a
auf der Hauptoberfläche eines Halbleitersubstrates 1 gebildet.
Eine n-Typ Störstellendiffusionszone 13b wird auf der Haupt
oberfläche des Halbleitersubstrates 1 gebildet. Ein Element
isolierbereich 2 wird in einem Abschnitt eines darunterliegen
den Oxidfilms 46 durch das LOCOS-Verfahren gebildet.
Anschließend wird ein oberer Abschnitt der in Fig. 23 gezeigten
Struktur bis zur Hauptoberfläche des Halbleitersubstrates 1
durch ein CMP-Verfahren geätzt, um so die Oberfläche desselben
zu planarisieren und dadurch einen Elementisolationsbereich 39
zu bilden (Fig. 24). Als nächstes wird eine Isolierschicht 22,
die eine Gateisolationsschicht 3 sein wird, auf der Oberfläche
des Halbleitersubstrates 1 in einem Bereich gebildet, der nicht
ein Elementisolationsbereich 39 ist (Fig. 25). Anschließend
wird wie in Fig. 26 gezeigt, eine polykristalline Silizium
schicht 21 gebildet und durch Ätzen unter Verwendung eines da
rauf aufgebrachten Resistmusters als Maske strukturiert, wodurch
eine Siliziumschicht 4 gebildet wird, die eine Gateelektrode 5
bildet (Fig. 27).
Dann werden eine n⁻-Störstellendiffusionszone 7b und eine p⁻-
Störstellendiffusionszone 14b, wie dies in Fig. 28 gezeigt ist,
in einer Art und Weise, die ähnlich dem Falle des ersten Aus
führungsbeispieles ist, gebildet. Nachdem die Seitenwände 42 auf
den Seitenoberflächen der Siliziumschicht 4, die die Gateelek
trode 5 bildet, gebildet ist, wird eine n⁺-Störstellendiffu
sionszone 7a und eine p⁺-Störstellendiffusionszone 14a auf der
Hauptoberfläche des Halbleitersubstrates 1 wie im Falle der
ersten Ausführungsform gebildet (Fig. 29).
Anschließend wird die auf den Source-/Drainbereichen 6 gebil
dete Isolationsschicht 22 durch Lichtätzen, bzw. leichtes Ätzen
entfernt. Hiernach wird eine Titanschicht 43 auf der gesamten
Oberfläche des Halbleitersubstrates 1 gebildet (Fig. 30). Die
Titanschicht 43 wird durch das RTA-Verfahren silifiziert, wo
durch die Titansilizidschichten 40, 16a und 16b auf der Gate
elektrode 5 und den Source-/Drainbereichen 6 gebildet werden
(Fig. 31).
Anschließend wird eine Isolationsschicht 44 auf der gesamten
Oberfläche des Halbleitersubstrates 1 aufgebracht (Fig. 32).
Die Isolationsschicht 44 wird bis zu einer oberen Oberfläche
der auf der Gateelektrode gebildeten Silizidschicht 40 zurückgeätzt
(Fig. 33). Anschließend wird eine Kobaltschicht 45
auf der gesamten Oberfläche des Halbleitersubstrats 1 aufge
bracht (Fig. 34) und wird thermisch in einer Stickstoffatmos
phäre verarbeitet, wodurch unter der Silizidschicht 40 eine
Kobaltsilizidschicht 41 gebildet wird, wie dies in Fig. 22
gezeigt ist. Da dieses Verfahren bereits in Appl. Phys. Lett.
58 (12), 25 March, 1991 "Growth of Epitaxial CoSi₂ on (100)Si",
VMIC Conference June 12-13, 1990 "Formation of Self-Aligned
TiN/CoSi₂ Bilayer from Co/Ti/Si and Its Applications in Sali
cide, Diffusion Barrier and Contact Fill" und ähnlichem be
schrieben wurde, wird die Beschreibung desselben hier nicht
wiederholt.
In der durch dieses Verfahren hergestellten Halbleitereinrich
tung der Fig. 22 sind die, auf der Gateelektrode 5 gebildeten
Silizidschichten 40 und 41 dicker als jede der Silizidschichten
16a und 16b, die auf den Source-/Drainbereichen 6 gebildet sind.
Desweiteren besteht die Kobaltsilizidschicht 41 aus einem Mate
rial, welches eine Ätz-Selektivität aufweist, die zwei bis drei
mal so groß ist, wie die der Titansilizidschichten 16a, 16b und
40. Dementsprechend dienen, selbst wenn Kontaktlöcher simultan
auf den Source-/Drainbereichen 6 und der Siliziumschicht 4, die
die Gateelektrode 5 bildet, nach der Einebnung der Isolations
schicht, die auf der Halbleitereinrichtung der Fig. 22 durch
das CMP-Verfahren gebildet wurde, gebildet werden, die Silizid
schichten 16a, 16b, 40 und 41 als Ätzstop für die Source-/Drain
bereiche 6 und die Gateelektrode 5. Dementsprechend kann die
Gateelektrode 5 vor dem Durchätzen bewahrt werden.
Zusätzlich erlaubt die Verwendung der Einebnung durch die CMP-
Methode, wie dies oben beschrieben wurde, die Bildung einer An
schlußverbindung und eines Elements mit hoher räumlicher Ge
nauigkeit.
Obwohl ein oberer Abschnitt eines Elementisolationsbereiches 2
weggeätzt wurde, und die Gateelektrode 5 auf dem Elementisola
tionsbereich 2 und die Gateelektrode 5 auf der Hauptoberfläche
des Halbleitersubstrats 1 so gebildet wurden, daß sie dieselbe
Höhe von der Hauptoberfläche des Halbleitersubstrats 1 aufwei
sen, gemäß der dritten Ausführungsform, können ähnliche Effekte
selbst dann erzielt werden, wenn ein oberer Abschnitt des Ele
mentisolationsbereiches 2 zurückgelassen wird, wie dies im
ersten und zweiten Ausführungsbeispiel gezeigt ist.
Desweiteren kann diese Struktur, in der eine obere Oberfläche
des Elementisolationsbereiches so gebildet ist, daß er eben mit
der Hauptoberfläche des Halbleitersubstrates 1 ist, in Halblei
tereinrichtungen verwendet werden wie sie in der ersten und
zweiten Ausführungsform gezeigt sind.
Claims (23)
1. Halbleitereinrichtung mit:
einem Halbleitersubstrat (1) mit einer Hauptoberfläche, einem Paar Source-/Drainbereiche (6), die mit einem vorbe stimmten Abstand zwischen ihnen auf der Hauptoberfläche des Halbleitersubstrats gebildet sind,
einer Gateelektrodenschicht (5), die auf einem Bereich, der zwi schen dem Paar der Source-/Drainbereiche liegt, mit einer da zwischenliegenden Gateisolierschicht (3) gebildet ist,
einer ersten Silizidschicht (16a, 16b), die so gebildet ist, daß sie mit einer Oberfläche der Source-/Drainbereiche in Kontakt steht und eine erste Dicke aufweist,
eine zweite Silizidschicht (15b), die so gebildet ist, daß sie mit einer Oberfläche der Gateelektrodenschicht im Kontakt steht und eine zweite Dicke aufweist, die größer als die erste Dicke ist, und
einer Isolierschicht (20), die auf der Gateelektrodenschicht und den Source-/Drainbereichen gebildet ist, mit Kontaktlöchern, die zu den jeweiligen Oberflächen der ersten und zweiten Silizid schichten reicht und eine im wesentlichen flache obere Ober fläche aufweist.
einem Halbleitersubstrat (1) mit einer Hauptoberfläche, einem Paar Source-/Drainbereiche (6), die mit einem vorbe stimmten Abstand zwischen ihnen auf der Hauptoberfläche des Halbleitersubstrats gebildet sind,
einer Gateelektrodenschicht (5), die auf einem Bereich, der zwi schen dem Paar der Source-/Drainbereiche liegt, mit einer da zwischenliegenden Gateisolierschicht (3) gebildet ist,
einer ersten Silizidschicht (16a, 16b), die so gebildet ist, daß sie mit einer Oberfläche der Source-/Drainbereiche in Kontakt steht und eine erste Dicke aufweist,
eine zweite Silizidschicht (15b), die so gebildet ist, daß sie mit einer Oberfläche der Gateelektrodenschicht im Kontakt steht und eine zweite Dicke aufweist, die größer als die erste Dicke ist, und
einer Isolierschicht (20), die auf der Gateelektrodenschicht und den Source-/Drainbereichen gebildet ist, mit Kontaktlöchern, die zu den jeweiligen Oberflächen der ersten und zweiten Silizid schichten reicht und eine im wesentlichen flache obere Ober fläche aufweist.
2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeich
net, daß jede der ersten und zweiten Silizidschichten (16a,
16b, 15b) eine Titansilizidschicht aufweist.
3. Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch ge
kennzeichnet, daß die zweite Silizidschicht aufweist:
eine erste Schicht (41), die auf der Gateelektrode gebildet ist, und
eine zweite Schicht (40) die auf der ersten Schicht gebildet ist und aus einem Material gebildet ist, das von dem der ersten Schicht verschieden ist.
eine erste Schicht (41), die auf der Gateelektrode gebildet ist, und
eine zweite Schicht (40) die auf der ersten Schicht gebildet ist und aus einem Material gebildet ist, das von dem der ersten Schicht verschieden ist.
4. Halbleitereinrichtung nach Anspruch 3, dadurch gekennzeich
net, daß die erste Schicht (41) aus einem Material gebildet
ist, dessen Ätzrate geringer ist als die der zweiten Schicht
(40).
5. Halbleitereinrichtung nach Anspruch 3 oder 4, dadurch
gekennzeichnet, daß die zweite Schicht (40) aus einem Material
gebildet ist, daß das gleiche wie das der ersten Silizidschicht
(16a, 16b) ist.
6. Halbleitereinrichtung nach Anspruch 5, dadurch gekenn
zeichnet, daß sowohl die zweite Schicht (40) als auch die erste
Silizidschicht (16a, 16b) eine Titansilizidschicht aufweist und
die erste Schicht (41) eine Kobaltsilizidschicht aufweist.
7. Halbleitereinrichtung nach einem der Ansprüche 1 bis 6,
gekennzeichnet durch:
eine Elementisolationsisolierschicht (39), die auf der Haupt oberfläche des Halbleitersubstrats (1) gebildet ist und die eine obere Oberfläche aufweist, die im wesentlichen eben mit der Hauptoberfläche des ersten Halbleitersubstrats ist, und eine zweite Gateelektrodenschicht (5), die auf der Elementiso lationsisolierschicht gebildet ist, wobei
eine obere Oberfläche der Gateelektrodenschicht (5) auf im wesentlichen derselben Höhe angeordnet ist wie die obere Ober fläche der zweiten Gateelektrodenschicht (5).
eine Elementisolationsisolierschicht (39), die auf der Haupt oberfläche des Halbleitersubstrats (1) gebildet ist und die eine obere Oberfläche aufweist, die im wesentlichen eben mit der Hauptoberfläche des ersten Halbleitersubstrats ist, und eine zweite Gateelektrodenschicht (5), die auf der Elementiso lationsisolierschicht gebildet ist, wobei
eine obere Oberfläche der Gateelektrodenschicht (5) auf im wesentlichen derselben Höhe angeordnet ist wie die obere Ober fläche der zweiten Gateelektrodenschicht (5).
8. Halbleitereinrichtung mit:
einem Halbleitersubstrat (1) mit einer Hauptoberfläche, einem Paar Source-/Drainbereiche (6), die mit einem vorbestimm ten Abstand zwischen ihnen auf der Hauptoberfläche des Halb leitersubstrats gebildet sind,
einer Gateelektrodenschicht (5), die auf einem Bereich, der zwischen dem Paar der Source-/Drainbereiche angeordnet ist, mit einer dazwischenliegenden Gateisolationsschicht (3) gebildet ist,
einer ersten Silizidschicht (16a, 16b), die in Kontakt mit jeder Oberfläche der Source-/Drainbereiche gebildet ist,
einer zweiten Silizidschicht (30), die so gebildet ist, daß sie mit einer Oberfläche der Gateelektrodenschicht in Kontakt steht und aus einem Material gebildet ist, das von dem der ersten Silizidschicht verschieden ist,
einer Titannitridschicht (31), die auf der zweiten Silizidschicht gebildet ist, und
einer Seitenwandisolationsschicht (32), die so gebildet ist, daß sie mit den jeweiligen Seitenwänden der Gateelektrodenschicht, der zweiten Silizidschicht und der Titannitridschicht in Kontakt steht.
einem Halbleitersubstrat (1) mit einer Hauptoberfläche, einem Paar Source-/Drainbereiche (6), die mit einem vorbestimm ten Abstand zwischen ihnen auf der Hauptoberfläche des Halb leitersubstrats gebildet sind,
einer Gateelektrodenschicht (5), die auf einem Bereich, der zwischen dem Paar der Source-/Drainbereiche angeordnet ist, mit einer dazwischenliegenden Gateisolationsschicht (3) gebildet ist,
einer ersten Silizidschicht (16a, 16b), die in Kontakt mit jeder Oberfläche der Source-/Drainbereiche gebildet ist,
einer zweiten Silizidschicht (30), die so gebildet ist, daß sie mit einer Oberfläche der Gateelektrodenschicht in Kontakt steht und aus einem Material gebildet ist, das von dem der ersten Silizidschicht verschieden ist,
einer Titannitridschicht (31), die auf der zweiten Silizidschicht gebildet ist, und
einer Seitenwandisolationsschicht (32), die so gebildet ist, daß sie mit den jeweiligen Seitenwänden der Gateelektrodenschicht, der zweiten Silizidschicht und der Titannitridschicht in Kontakt steht.
9. Halbleitereinrichtung nach Anspruch 8, dadurch gekennzeich
net, daß die zweite Silizidschicht (30) aus einem Material ge
bildet ist, dessen Ätzrate geringer ist als die der ersten
Silizidschicht (16a, 16b).
10. Halbleitereinrichtung nach Anspruch 8 oder 9, dadurch ge
kennzeichnet, daß die erste Silizidschicht (16a, 16b) eine
Titansilizidschicht aufweist und die zweite Silizidschicht (30)
eine Kobaltsilizidschicht aufweist.
11. Halbleitereinrichtung mit:
einem Halbleitersubstrat (1) mit einer Hauptoberfläche,
einem Paar Source-/Drainbereichen (6), die mit einem vorbestimm ten Abstand zwischen ihnen auf der Hauptoberfläche des Halb leitersubstrats gebildet sind,
einer Gateelektrodenschicht (5), die auf einem Bereich, der zwischen dem Paar der Source-/Drainbereiche angeordnet ist mit einer dazwischen liegenden Gateisolationsschicht (3) gebildet ist, einer ersten Silizidschicht (16a, 16b), die in Kontakt mit jeder Oberfläche der Source-/Drainbereiche gebildet ist, und
einer zweiten Silizidschicht (40, 41), die so gebildet ist, daß sie in Kontakt mit einer Oberfläche der Gateelektrodenschicht steht, wobei
die zweite Silizidschicht aufweist:
eine erste Schicht (41), die auf der Gateelektrodenschicht ge bildet ist, und
eine zweite Schicht (40), die auf der ersten Schicht gebildet ist und aus einem Material besteht, das von dem der ersten Schicht verschieden ist.
einem Halbleitersubstrat (1) mit einer Hauptoberfläche,
einem Paar Source-/Drainbereichen (6), die mit einem vorbestimm ten Abstand zwischen ihnen auf der Hauptoberfläche des Halb leitersubstrats gebildet sind,
einer Gateelektrodenschicht (5), die auf einem Bereich, der zwischen dem Paar der Source-/Drainbereiche angeordnet ist mit einer dazwischen liegenden Gateisolationsschicht (3) gebildet ist, einer ersten Silizidschicht (16a, 16b), die in Kontakt mit jeder Oberfläche der Source-/Drainbereiche gebildet ist, und
einer zweiten Silizidschicht (40, 41), die so gebildet ist, daß sie in Kontakt mit einer Oberfläche der Gateelektrodenschicht steht, wobei
die zweite Silizidschicht aufweist:
eine erste Schicht (41), die auf der Gateelektrodenschicht ge bildet ist, und
eine zweite Schicht (40), die auf der ersten Schicht gebildet ist und aus einem Material besteht, das von dem der ersten Schicht verschieden ist.
12. Halbleitereinrichtung nach Anspruch 11, dadurch gekenn
zeichnet, daß die erste Schicht (41) aus einem Material besteht,
dessen Ätzrate geringer als die der zweiten Schicht (40) ist.
13. Halbleitereinrichtung nach Anspruch 11 oder 12, dadurch
gekennzeichnet, daß die erste Schicht (41) eine Kobaltsilizid
schicht aufweist und die zweite Schicht (40) eine Titansilizid
schicht aufweist.
14. Halbleitereinrichtung nach einem der Ansprüche 11 bis 13,
gekennzeichnet durch:
einer elementisolierenden Isolationsschicht (39), die auf der Hauptoberfläche des Halbleitersubstrats (1) so gebildet ist, daß eine obere Oberfläche desselben im wesentlichen eben mit der Hauptoberfläche des Halbleitersubstrats ist, und
einer zweiten Gateelektrodenschicht (5) die auf der element isolierenden Isolationsschicht gebildet ist, wobei eine obere Oberfläche der zweiten Gateelektrodenschicht (5) auf im wesent lichen derselben Höhe angeordnet ist, wie die einer oberen Oberfläche der zweiten Gateelektrodenschicht (5).
einer elementisolierenden Isolationsschicht (39), die auf der Hauptoberfläche des Halbleitersubstrats (1) so gebildet ist, daß eine obere Oberfläche desselben im wesentlichen eben mit der Hauptoberfläche des Halbleitersubstrats ist, und
einer zweiten Gateelektrodenschicht (5) die auf der element isolierenden Isolationsschicht gebildet ist, wobei eine obere Oberfläche der zweiten Gateelektrodenschicht (5) auf im wesent lichen derselben Höhe angeordnet ist, wie die einer oberen Oberfläche der zweiten Gateelektrodenschicht (5).
15. Verfahren zur Herstellung einer Halbleitereinrichtung mit
den Schritten:
Bilden einer Gateelektrodenschicht (5) auf einer Hauptoberfläche eines Halbleitersubstrats (1) mit einem dazwischen liegenden Gateisolationsfilm (3),
Bilden eines Paares von Source-/Drainbereichen (6) mit einem vorbestimmten Abstand zwischen diesen auf der Hauptoberfläche des Halbleitersubstrates derart, daß ein dazwischen liegender Bereich unter der Gateelektrodenschicht eingeschlossen wird, Bilden einer ersten Silizidschicht (16a, 16b) mit einer ersten Dicke, so daß diese in Kontakt mit jeder Oberfläche der Source-/ Drainbereiche steht,
Bilden einer zweiten Silizidschicht (15b) mit einer zweiten Dicke, die größer als die erste Dicke ist, so daß diese in Kon takt mit einer Oberfläche der Gateelektrodenschicht ist, und
Bilden einer isolierenden Schicht (20) auf der Hauptoberfläche des Halbleitersubstrats mit einer im wesentlichen flachen Ober fläche und -mit Kontaktlöchern, die sich von der oberen Ober fläche zu den jeweiligen Oberflächen der ersten und zweiten Silizidschichten erstrecken.
Bilden einer Gateelektrodenschicht (5) auf einer Hauptoberfläche eines Halbleitersubstrats (1) mit einem dazwischen liegenden Gateisolationsfilm (3),
Bilden eines Paares von Source-/Drainbereichen (6) mit einem vorbestimmten Abstand zwischen diesen auf der Hauptoberfläche des Halbleitersubstrates derart, daß ein dazwischen liegender Bereich unter der Gateelektrodenschicht eingeschlossen wird, Bilden einer ersten Silizidschicht (16a, 16b) mit einer ersten Dicke, so daß diese in Kontakt mit jeder Oberfläche der Source-/ Drainbereiche steht,
Bilden einer zweiten Silizidschicht (15b) mit einer zweiten Dicke, die größer als die erste Dicke ist, so daß diese in Kon takt mit einer Oberfläche der Gateelektrodenschicht ist, und
Bilden einer isolierenden Schicht (20) auf der Hauptoberfläche des Halbleitersubstrats mit einer im wesentlichen flachen Ober fläche und -mit Kontaktlöchern, die sich von der oberen Ober fläche zu den jeweiligen Oberflächen der ersten und zweiten Silizidschichten erstrecken.
16. Verfahren zur Herstellung einer Halbleitereinrichtung nach
Anspruch 15, dadurch gekennzeichnet, daß die Schritte des
Bildens der ersten und zweiten Silizidschichten (16a, 16b, 15b)
die Schritte aufweisen:
Bilden einer ersten Schicht (15a) aus Silizid auf der Gateelek trodenschicht (5),
Bilden einer Metallschicht (29), die im Kontakt mit einer oberen Oberfläche der ersten Schicht und der Oberfläche der Source-/ Drainbereiche steht, und
Bilden, durch die Silifizierung der Metallschicht, der zweiten Silizidschicht (15b) mit der ersten Schicht und einer zweiten Schicht, die aus der Metallschicht resultiert, die auf der ersten Schicht silifiziert wurde, und
Bilden der ersten Silizidschicht (16a, 16b), die aus der auf den Source-/Drainbereichen silifizierten Metallschicht resultiert.
Bilden einer ersten Schicht (15a) aus Silizid auf der Gateelek trodenschicht (5),
Bilden einer Metallschicht (29), die im Kontakt mit einer oberen Oberfläche der ersten Schicht und der Oberfläche der Source-/ Drainbereiche steht, und
Bilden, durch die Silifizierung der Metallschicht, der zweiten Silizidschicht (15b) mit der ersten Schicht und einer zweiten Schicht, die aus der Metallschicht resultiert, die auf der ersten Schicht silifiziert wurde, und
Bilden der ersten Silizidschicht (16a, 16b), die aus der auf den Source-/Drainbereichen silifizierten Metallschicht resultiert.
17. Verfahren zur Herstellung einer Halbleitereinrichtung nach
Anspruch 15 oder 16, dadurch gekennzeichnet, daß die obere
Oberfläche der Isolationsschicht (20) durch ein CMP-Verfahren
planarisiert ist.
18. Verfahren zur Herstellung einer Halbleitereinrichtung mit
den Schritten:
Bilden einer Gateelektrodenschicht (5) auf einer Hauptoberfläche eines Halbleitersubstrats (1) mit einer dazwischen liegenden Gateisolationsschicht (3),
Bilden eines Paares von Source-/Drainbereichen (6) mit einem vorbestimmten Abstand zwischen diesen, auf der Hauptoberfläche des Halbleitersubstrates, so daß ein Bereich unter der Gate elektrodenschicht eingeschlossen ist,
Bilden einer ersten Silizidschicht (30), so daß diese in Kontakt mit einer Oberfläche der Gateelektrodenschicht steht,
Bilden einer Titannitridschicht (31) auf der ersten Silizid schicht,
Bilden einer zweiten Silizidschicht (16a, 16b) aus einem Mate rial, welches von dem der ersten Silizidschicht verschieden ist, so, daß diese in Kontakt mit jeder Oberfläche der Source-/ Drainbereiche steht, und
Bilden einer Seitenwandisolationsschicht (32), so daß diese in Kontakt mit den jeweiligen Seitenwänden der Gateelektroden schicht, der ersten Silizidschicht und der Titannitridschicht steht.
Bilden einer Gateelektrodenschicht (5) auf einer Hauptoberfläche eines Halbleitersubstrats (1) mit einer dazwischen liegenden Gateisolationsschicht (3),
Bilden eines Paares von Source-/Drainbereichen (6) mit einem vorbestimmten Abstand zwischen diesen, auf der Hauptoberfläche des Halbleitersubstrates, so daß ein Bereich unter der Gate elektrodenschicht eingeschlossen ist,
Bilden einer ersten Silizidschicht (30), so daß diese in Kontakt mit einer Oberfläche der Gateelektrodenschicht steht,
Bilden einer Titannitridschicht (31) auf der ersten Silizid schicht,
Bilden einer zweiten Silizidschicht (16a, 16b) aus einem Mate rial, welches von dem der ersten Silizidschicht verschieden ist, so, daß diese in Kontakt mit jeder Oberfläche der Source-/ Drainbereiche steht, und
Bilden einer Seitenwandisolationsschicht (32), so daß diese in Kontakt mit den jeweiligen Seitenwänden der Gateelektroden schicht, der ersten Silizidschicht und der Titannitridschicht steht.
19. Verfahren zur Herstellung einer Halbleitereinrichtung nach
Anspruch 18, dadurch gekennzeichnet, daß der Schritt des Bil
dens einer zweiten Silizidschicht (16a, 16b) die Schritte ein
schließt:
Bilden einer Metallschicht (38), die in Kontakt mit den Ober flächen der Source-/Drainbereiche (6) steht und das Einfügen der Titannitridschicht (31) zwischen der Metallschicht und der ersten Silizidschicht (30) und
Silifizierung eines Abschnitts der Metallschicht, die in Kontakt mit den Source-/Drainbereichen steht.
Bilden einer Metallschicht (38), die in Kontakt mit den Ober flächen der Source-/Drainbereiche (6) steht und das Einfügen der Titannitridschicht (31) zwischen der Metallschicht und der ersten Silizidschicht (30) und
Silifizierung eines Abschnitts der Metallschicht, die in Kontakt mit den Source-/Drainbereichen steht.
20. Verfahren zur Herstellung einer Halbleitereinrichtung, mit
den Schritten:
Bilden einer Gateelektrodenschicht (5) auf der Hauptoberfläche eines Halbleitersubstrats (1) mit einer dazwischen liegenden Gateisolationsschicht (3),
Bilden eines Paares von Source-/Drainbereichen (6) mit einem vorbestimmten Abstand zwischen diesen, auf der Hauptoberfläche des Halbleitersubstrates, so daß durch diese ein Bereich unter der Gateelektrodenschicht eingeschlossen wird,
Bilden einer ersten Silizidschicht (16a, 16b), so daß diese in Kontakt mit jeder Oberfläche der Source-/Drainbereiche steht, und
Bilden einer zweiten Silizidschicht (40, 41), so daß diese in Kontakt mit einer Oberfläche der Gateelektrodenschicht steht, wobei
der Schritt des Bildens einer zweiten Silizidschicht die Schritte einschließt,
Bilden einer ersten Schicht (41) aus Silizid auf der Gatelek trodenschicht, und
Bilden einer zweiten Schicht (40) aus einem Silizid, welches verschieden von dem der ersten Schicht ist, auf der ersten Schicht.
Bilden einer Gateelektrodenschicht (5) auf der Hauptoberfläche eines Halbleitersubstrats (1) mit einer dazwischen liegenden Gateisolationsschicht (3),
Bilden eines Paares von Source-/Drainbereichen (6) mit einem vorbestimmten Abstand zwischen diesen, auf der Hauptoberfläche des Halbleitersubstrates, so daß durch diese ein Bereich unter der Gateelektrodenschicht eingeschlossen wird,
Bilden einer ersten Silizidschicht (16a, 16b), so daß diese in Kontakt mit jeder Oberfläche der Source-/Drainbereiche steht, und
Bilden einer zweiten Silizidschicht (40, 41), so daß diese in Kontakt mit einer Oberfläche der Gateelektrodenschicht steht, wobei
der Schritt des Bildens einer zweiten Silizidschicht die Schritte einschließt,
Bilden einer ersten Schicht (41) aus Silizid auf der Gatelek trodenschicht, und
Bilden einer zweiten Schicht (40) aus einem Silizid, welches verschieden von dem der ersten Schicht ist, auf der ersten Schicht.
21. Verfahren zur Herstellung einer Halbleitereinrichtung nach
Anspruch 20, dadurch gekennzeichnet, daß der Schritt des Bil
dens einer zweiten Schicht (40) und einer ersten Silizidschicht
(16a, 16b) die Schritte aufweist:
Bilden einer Metallschicht (43) in Kontakt mit den Oberflächen der Source-/Drainbereiche (6) und einer oberen Oberfläche der Gateelektrodenschicht (5), und
Bilden der ersten Silizidschicht und der zweiten Silizidschicht durch das Silifizieren von Abschnitten der Metallschicht, die jeweils in Kontakt mit den Source-/Drainbereichen und der Gate elektrodenschicht stehen.
Bilden einer Metallschicht (43) in Kontakt mit den Oberflächen der Source-/Drainbereiche (6) und einer oberen Oberfläche der Gateelektrodenschicht (5), und
Bilden der ersten Silizidschicht und der zweiten Silizidschicht durch das Silifizieren von Abschnitten der Metallschicht, die jeweils in Kontakt mit den Source-/Drainbereichen und der Gate elektrodenschicht stehen.
22. Verfahren zur Herstellung einer Halbleitereinrichtung nach
Anspruch 20 oder 21, dadurch gekennzeichnet, daß der Schritt
des Bildens der ersten Schicht (41) die Schritte aufweist:
Bilden einer Isolationsschicht (44), die die Oberflächen der Source-/Drainbereiche (6) überdeckt und eine obere Oberfläche der zweiten Schicht (40) freilegt,
Bilden einer zweiten Metallschicht (45) in Kontakt mit der oberen Oberfläche der zweiten Schicht, die von der Isolations schicht freigelegt ist, und
Bilden, durch thermische Verarbeitung der zweiten Metallschicht, der ersten Schicht (41), die zwischen der zweiten Schicht und der Gateelektrode (5) silifiziert wurde.
Bilden einer Isolationsschicht (44), die die Oberflächen der Source-/Drainbereiche (6) überdeckt und eine obere Oberfläche der zweiten Schicht (40) freilegt,
Bilden einer zweiten Metallschicht (45) in Kontakt mit der oberen Oberfläche der zweiten Schicht, die von der Isolations schicht freigelegt ist, und
Bilden, durch thermische Verarbeitung der zweiten Metallschicht, der ersten Schicht (41), die zwischen der zweiten Schicht und der Gateelektrode (5) silifiziert wurde.
23. Verfahren zur Herstellung einer Halbleitereinrichtung nach
einem der Ansprüche 20 bis 22, gekennzeichnet durch:
Bilden einer Elementisolationsisolierschicht (2) auf der Haupt oberfläche des Halbleitersubstrats (1) durch ein LOCOS-Verfah ren,
Ätzen der Elementisolationsisolierschicht, so daß eine obere Oberfläche der Elementisolationsisolierschicht im wesentlichen eben mit der Hauptoberfläche des Halbleitersubstrates ist, und Bilden einer zweiten Gateelektrodenschicht auf der oberen Oberfläche der Elementisolationsisolierschicht (39), wobei eine obere Oberfläche der zweiten Gateelektrodenschicht auf einer ehe angeordnet ist, die im wesentlichen die gleiche ist wie die einer oberen Oberfläche der Gateelektrodenschicht (5).
Bilden einer Elementisolationsisolierschicht (2) auf der Haupt oberfläche des Halbleitersubstrats (1) durch ein LOCOS-Verfah ren,
Ätzen der Elementisolationsisolierschicht, so daß eine obere Oberfläche der Elementisolationsisolierschicht im wesentlichen eben mit der Hauptoberfläche des Halbleitersubstrates ist, und Bilden einer zweiten Gateelektrodenschicht auf der oberen Oberfläche der Elementisolationsisolierschicht (39), wobei eine obere Oberfläche der zweiten Gateelektrodenschicht auf einer ehe angeordnet ist, die im wesentlichen die gleiche ist wie die einer oberen Oberfläche der Gateelektrodenschicht (5).
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6282337A JPH08148561A (ja) | 1994-11-16 | 1994-11-16 | 半導体装置とその製造方法 |
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|---|---|
| DE19542411A1 true DE19542411A1 (de) | 1996-05-23 |
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ID=17651110
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