DE19612676A1 - Highly integrated, non-volatile semiconductor storage cell - Google Patents

Highly integrated, non-volatile semiconductor storage cell

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Abstract

The semiconductor storage cell has two floating gates which are together capacitively controlled by the control gate. The floating gates are individually programmable, and each has a drain region. The floating gates have a combined source and are separated from the control gate by a thin film dielectric. The control gate are connected to word lines in columns. The bit lines are displaced relative to parallel field oxide islands, and bit line contacts are arranged one on top of the other. The filed oxide islands are used for isolation. Hot charge carriers are used to program the floating gates.

Description

Die Erfindung betrifft eine hochintegrierte, nichtflüchtige Halbleiter-Speicherzelle, insbesondere eine EPROM- oder EEPROM-Zelle mit mindestens einem Floating Gate und einem Control Gate.The invention relates to a highly integrated, non-volatile Semiconductor memory cell, in particular an EPROM or EEPROM cell with at least one floating gate and one control gate.

Bei Halbleiterspeichern wird die erreichbare Speicherdichte durch die Strukturfeinheit der entsprechenden Technologie bestimmt. Die Zellfläche eines Speichers ist begrenzt durch die Raster von Wort- und Bitleitungen in der Matrix. Sind Breite und Abstand von Wort- und Bitleitung gleich der minimalen Strukturfeinheit F, so ergibt sich eine minimale Zellfläche von 4F². Eine planare digitale Speicherzelle mit zwei Zuständen enthält 1bit, so daß die Informationsdichte sich zu 1bit/4F² ergibt.In the case of semiconductor memories, the achievable storage density is determined by determines the structural fineness of the corresponding technology. The cell area of a memory is limited by the grid of Word and bit lines in the matrix. Are width and distance from Word and bit lines equal the minimum structural fineness F, see above the minimum cell area is 4F². A planar digital memory cell with two states contains 1bit, so that the information density is 1bit / 4F².

Bei nicht flüchtigen Speichern wird die Information durch Ladung auf einem Floating Gate repräsentiert. Bekannt sind Ansätze zur Erhöhung der Informationsdichte durch Zellen mit mehreren logi­ schen Zuständen. Um mehr als zwei logische Zustände zu erzielen, werden mehrere unterschiedliche Einsatzspannungen beim Program­ miervorgang durch unterschiedliche Ladungen auf dem Floating Gate eingestellt. Um beispielsweise 2bit zu erreichen sind vier Niveaus notwendig. Beim Lesen müssen diese unterschiedlichen Einsatzspannungs-Niveaus wieder eindeutig erkannt werden. Die Schwierigkeit dieser Lösung liegt in der erforderlichen Ge­ nauigkeit, mit der die Ladung und dadurch auch die resultierende Einsatzspannung eingestellt und detektiert werden muß.In the case of non-volatile memories, the information is loaded represented on a floating gate. Approaches to Increase of the information density by cells with several logi conditions. To achieve more than two logical states, there are several different operating voltages in the program lubrication process due to different charges on the floating gate set. To achieve 2 bits, for example, there are four Levels necessary. When reading, these must be different Threshold voltage levels are clearly recognized again. The The difficulty of this solution lies in the required ge accuracy with which the load and thereby the resulting Threshold voltage must be set and detected.

Der Erfindung liegt die Aufgabe zugrunde, eine Halbleiter-Speicherzelle der eingangs genannten Art zu schaf­ fen, die eine besonders hohe Informationsdichte aufweist und sicher und einfach betrieben werden kann. The invention has for its object a To create semiconductor memory cell of the type mentioned fen, which has a particularly high density of information and can be operated safely and easily.  

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß zwei Floating Gates vorhanden sind und daß beide Floating Gates gemeinsam kapazitiv von dem Control Gate gesteuert sind.According to the invention the object is achieved in that two Floating gates are present and that both floating gates are jointly controlled capacitively by the control gate.

Die Halbleiter-Speicherzelle verhält sich durch die erfin­ dungsgemäße Anordnung wie eine Reihenschaltung aus drei Tran­ sistoren, wobei das Control Gate als Gate eines Auswahltran­ sistors wirkt und direkt angesteuert wird und die beiden Floating Gates als Gates von zwei Speichertransistoren wirken. Die Floating Gates sind galvanisch isoliert und kapazitiv von der Gatespannung gesteuert. Die Zelle kann durch Aufbringen von negativen und/oder positiven Ladungen auf die Floating Gates und damit verbundenes Anheben und/oder Absenken der Einsatzspannung des jeweiligen Transistors programmiert werden. Mit zwei Floating Gates pro Zelle sind vier Zustände und damit 2bit erreichbar.The semiconductor memory cell behaves through the inventions arrangement according to the invention like a series connection of three oil sistors, the control gate being the gate of a selection trans sistors acts and is controlled directly and the two floating Gates act as gates of two memory transistors. The Floating gates are galvanically isolated and capacitive from the Gate voltage controlled. The cell can be made by applying negative and / or positive charges on the floating gates and associated raising and / or lowering the threshold voltage of the respective transistor can be programmed. With two floating Gates per cell have four states and thus 2 bits can be reached.

Die Floating Gates sind einzeln programmierbar, so daß auf jedem einzelnen entweder keine Ladung aufgebracht oder eine negative oder eine positive Ladung aufgebracht werden kann. Bringt man beispielsweise nur negative Ladungen auf, so kann man zwischen dem Zustand mit keiner Ladung und mit negativer Ladung unter­ scheiden. Bei zwei Floating Gates ergeben sich so vier Zustände und damit 2bit. Denkbar ist auch die Möglichkeit, daß man bei jedem Floating Gate die Zustände positive Ladung, keine Ladung und negative Ladung unterscheiden kann. Bei zwei Floating Gates pro Zelle erhält man damit neun Zustände, mit denen 3bit dar­ stellbar sind.The floating gates are individually programmable, so that on each individual either no charge applied or a negative or a positive charge can be applied. You bring it for example only negative charges, so you can choose between the state with no charge and with negative charge below divorce. With two floating gates, there are four states and thus 2bit. The possibility is also conceivable that one at the states positive charge, no charge for each floating gate and can distinguish negative charge. With two floating gates This gives nine states per cell, which represent 3 bits are adjustable.

Bei der Ausbildung einer solchen Speicherzelle ist jedem Floating Gate bevorzugt ein Drainbereich zugeordnet und ein gemeinsamer Sourcebereich für die Floating Gates vorhanden. Die Floating Gates sind von dem Control Gate bevorzugt durch ein dünnes Dielektrikum getrennt. Dies kann beispielsweise Nitrid sein. Auch eine Oxidation der betreffenden Stellen zur Ausbildung einer isolierenden Oxidschicht ist möglich. Ebenso kann eine Kombi­ nation aus thermischen Oxid und abgeschiedenem Dielektrikum wie beispielsweise ON, oder ONO verwendet werden. Bevorzugt wird das dabei eingesetzte Oxid nitridiert, (in NO bzw. NH3).When forming such a memory cell, everyone is floating Gate preferably assigned a drain area and a common one Source area for the floating gates available. The floating Gates are preferred by the control gate by a thin one Dielectric separated. This can be nitride, for example. Also an oxidation of the relevant positions to form a insulating oxide layer is possible. Likewise, a station wagon nation made of thermal oxide and deposited dielectric such as  for example ON, or ONO can be used. This is preferred the oxide used nitrides, (in NO or NH3).

Bevorzugt werden die Halbleiter-Speicherzellen in einem Zellen­ feld mit einer asymmetrischen Anordnung angeordnet. Darunter ist zu verstehen, daß jeweils ein Anschluß der Zellen gemeinsam ge­ führt wird. Dies kann beispielsweise zur Bildung eines gemeinsa­ men Sourceanschlusses genutzt werden. In einer anderen bevorzug­ ten Ausführungsform ist das Zellenfeld symmetrisch angeordnet. Darunter ist die Ausbildung eines Virtuell Ground zu verstehen. In beiden Fällen werden Zellflächen von etwa 5-6F² erreicht. Mit 2bit pro Zelle ergibt sich damit eine Informationsdichte von 1bit/3F² bis 1bit/2,5F².The semiconductor memory cells are preferably arranged in a cell field with an asymmetrical arrangement. This means that one connection of the cells is carried out together. This can be used, for example, to create a common source connection. In another preferred embodiment, the cell array is arranged symmetrically. This means the formation of a virtual ground. In both cases, cell areas of around 5-6F² are achieved. With 2 bits per cell, this results in an information density of 1bit / 3F² to 1bit / 2.5F².

Nachfolgend wird die Erfindung anhand eines in einer Zeichnung dargestellten Ausführungsbeispiels weiter erläutert. Im einzelnen zeigen die schematischen Darstellungen in:The invention is based on a drawing illustrated embodiment further explained. In detail show the schematic representations in:

Fig. 1 einen Querschnitt durch eine Doppel-Floating Gate Zelle; Fig. 1 shows a cross section through a double-floating gate cell;

Fig. 2 ein Ersatzschaltbild einer Doppel-Floating Gate Zelle; Fig. 2 is an equivalent circuit diagram of a dual floating gate cell;

Fig. 3a ein Layout eines asymmetrischen Zellenfeldes; FIG. 3a shows a layout of an asymmetric cell array;

Fig. 3b einen Schnitt entlang der Linie A-A aus aus Fig. 3a; Figure 3b shows a section along the line AA in from FIG. 3a.

Fig. 3c einen Schnitt entlang der Linie B-B der Fig. 3a; FIG. 3c is a section along the line BB of Fig. 3a;

Fig. 4a ein Layout eines symmetrischen Zellenfeldes; FIG. 4a is a layout of a symmetrical cell array;

Fig. 4b einen Schnitt entlang der Linie A-A der Fig. 4a; FIG. 4b shows a section along the line AA of Fig. 4a;

Fig. 4c einen Schnitt entlang der Linie B-B der Fig. 4a; Fig. 4c shows a section along the line BB of Fig. 4a;

Fig. 5 eine schematische Zellcharakteristik in den verschiedenen Zustände. Fig. 5 is a schematic cell characteristics in the various states.

In Fig. 1 ist ein Querschnitt durch eine Doppel-Floating Gate Zelle dargestellt. Das Control Gate 3 besteht aus Polysilizium und ist direkt mit dem Gateanschluß kontaktiert. Die Floating Ga­ tes 1 und 2 liegen in derselben Ebene wie das Control Gate 3 und sind von den Seitenbereichen des Control Gates 3 durch ein dünnes Dielektrikum 4 getrennt. Unterhalb der Floating Gates 1 und 2 ist ein erstes Gateoxid 18 und unterhalb des Control Gates 3 ist ein zweites Gateoxid 5 oberhalb des Substrats 6 angeordnet. Das Gateoxid 5 unterhalb des Control Gates 3 bildet zusammen mit die­ sem einen MOS-Transistor. Das Gateoxid 18 unter den Floating Ga­ tes 1 und 2 ist üblicherweise etwas dünner als das Gateoxid 5 un­ terhalb des Control Gates 3, weil es so dünn ausgebildet sein muß, daß ein Tunnelprozeß zwischen den Floating Gates und den darunter liegenden Draingebieten möglich sein muß. Jedem Floating Gate ist ein Drainbereich 7 und 8 zugeordnet, die jeweils mit ei­ nem Drainanschluß 9 und 10 kontaktiert sind.In Fig. 1, a cross section is shown by a double-floating gate cell. The control gate 3 consists of polysilicon and is contacted directly with the gate connection. The floating gates 1 and 2 lie in the same plane as the control gate 3 and are separated from the side regions of the control gate 3 by a thin dielectric 4 . A first gate oxide 18 is arranged below the floating gates 1 and 2 and a second gate oxide 5 is arranged above the substrate 6 below the control gate 3 . The gate oxide 5 below the control gate 3 forms together with the sem a MOS transistor. The gate oxide 18 among the floating gates 1 and 2 is usually somewhat thinner than the gate oxide 5 un below the control gate 3 , because it must be formed so thin that a tunneling process between the floating gates and the drain areas below it must be possible. Each floating gate is assigned a drain region 7 and 8 , which are each contacted with a drain connection 9 and 10 .

In Fig. 2 ist die Speicherzelle als Ersatzschaltbild dargestellt. Die Speicherzelle verhält sich wie eine Reihenschaltung aus drei Transistoren. Der Auswahltransistor TC ist in der Mitte angeord­ net. Das Gate des Auswahltransistors wird vom Control Gate gebil­ det und direkt angesteuert. Die beiden Speichertransistoren TF1 und TF2 liegen zu beiden Seiten des Auswahltransistors TC. Deren Gates werden von den Floating Gates 1 und 2 gebildet und sind galvanisch isoliert und kapazitiv von der Gatespannung gesteuert. Die Zelle kann dadurch programmiert werden, daß auf die Floating Gates negative/positive Ladung aufgebracht wird und damit die Einsatzspannung des jeweiligen Transistors angehoben/abgesenkt wird. Mit zwei Floating Gates pro Zelle sind vier Zustände unter­ scheidbar:In FIG. 2, the memory cell is shown as an equivalent circuit. The memory cell behaves like a series connection of three transistors. The selection transistor TC is net arranged in the middle. The gate of the selection transistor is formed by the control gate and driven directly. The two memory transistors TF1 and TF2 are on both sides of the selection transistor TC. Their gates are formed by floating gates 1 and 2 and are galvanically isolated and capacitively controlled by the gate voltage. The cell can be programmed by applying negative / positive charge to the floating gates and thus raising / lowering the threshold voltage of the respective transistor. With two floating gates per cell, four states can be distinguished:

Tabelle 1 Table 1

In den Zuständen 1 und 4 verhält sich die Zelle symmetrisch. Zur Bewertung ist eine Gatespannung nötig, die größer ist als die untere Einsatzspannung der Speichertransistoren bzw. des Aus­ wahltransistors. Die Zustände 2 und 3 können durch Bewertungen mit vertauschtem Source und Drain unterschieden werden. Dabei muß die Gatespannung jedoch größer sein als die höchstmögliche Ein­ satzspannung der Speichertransistoren. Zur Programmierung der Speicherzelle sind verschiedene Verfahren denkbar. Beispiels­ weise lassen sich die Zellen mit heißen Ladungsträgern aus dem Kanal programmieren. Diese Programmierung ist vergleichbar mit der bei EPROM-Zellen.In states 1 and 4, the cell behaves symmetrically. For  A gate voltage that is greater than that is necessary for the evaluation lower threshold voltage of the memory transistors or the off optional transistor. States 2 and 3 can be evaluated can be distinguished with swapped source and drain. It must however, the gate voltage may be greater than the highest possible on Set voltage of the memory transistors. To program the Various methods are conceivable for the memory cell. Example the cells can be wisely removed from the Program the channel. This programming is comparable to that of EPROM cells.

Zur Programmierung der Zustände 2 oder 3 ist eine der beiden folgenden Spannungsbedingungen erforderlich. Für den Zustand 4 sind beide Programmierungen nacheinander auszuführen:One of the two is for programming states 2 or 3 following voltage conditions required. For condition 4 both programs must be carried out one after the other:

Tabelle 2 Table 2

Die zur Programmierung notwendigen Spannungen Vdd und Vpp hängen von Geometrie und Schichtdicken der Speicherzelle ab. Vdd kann dabei zum Beispiel +7 V und Vpp +12 V sein. Die Zellen können entweder als OTP-Speicher (einmal programmierbare Speicher) ein­ gesetzt werden oder auch wieder gelöscht und neu programmiert werden. Löschen ist durch Bestrahlung mit UV-Licht oder durch An­ legen einer negativen Gatespannung möglich.The voltages Vdd and Vpp required for programming hang on the geometry and layer thicknesses of the memory cell. Vdd can for example +7 V and Vpp +12 V. The cells can either as OTP memory (once programmable memory) be set or deleted and reprogrammed will. Extinguishing is by irradiation with UV light or by on negative gate voltage possible.

Tabelle 3 Table 3

Die Entladung der Zellen geschieht durch Fowler-Nordheim-Tun­ neln zwischen Floating Gate und zugehörigem Drainbereich. Die Spannungen Vdd und Vnn hängen im wesentlichen von der Geometrie und von den Schichtdicken der Speicherzelle ab. Die Spannungsdif­ ferenz zwischen dem Floating Gate und dem jeweiligen Draingebiet muß ausreichend sein, um einen Tunnelstrom zu erzeugen. Mögliche Werte für Vdd und Vnn sind +5 V und -12 V.The cells are discharged by Fowler-Nordheim-Tun between floating gate and associated drain area. The Voltages Vdd and Vnn depend essentially on the geometry and on the layer thicknesses of the memory cell. The voltage dif reference between the floating gate and the respective drain area must be sufficient to generate a tunnel current. Possible Values for Vdd and Vnn are +5 V and -12 V.

Ahnlich einer EEPROM-Zelle kann die Halbleiter-Speicherzelle auch durch Fowler-Nordheim-Tunneln gelöscht und programmiert werden.Similar to an EEPROM cell, the semiconductor memory cell can also be deleted and programmed by Fowler-Nordheim tunnels.

Tabelle 4 Table 4

Beispiele für Spannungen sind Vdd = +5 V, Vpp = +18 V und Vnn = -12 V. Examples of voltages are Vdd = +5 V, Vpp = +18 V and Vnn = -12 V.  

Aufgrund des unterschiedlichen Verhaltens der Zelle, welches in Fig. 5 dargestellt ist, ist eine Unterscheidung der in Tabelle 1 dargestellten Zustände möglich. Die Zelle kann vier Zustände ein­ nehmen und damit 2bit speichern. In Fig. 5 ist auf der Y-Achse die Stromstärke als Funktion der Spannung (auf der X-Achse) dar­ gestellt. In den in Fig. 5 dargestellten Zuständen 1 und 4 ver­ hält sich die Zelle symmetrisch. In den Zuständen 2 und 3 hängt das Zellverhalten von der Beschaltung ab. Insbesondere ist zu prüfen, ob VD1 < oder < als VD2 ist. VD1 ist die Spannung am Ort D1, der in Fig. 1 mit Bezugszeichen 9 versehen ist. D2 ist in Fig. 1 mit 10 bezeichnet. Zur Unterscheidung der Zustände 2, 3 und 4 kann die Messung der Zelle in zwei Beschaltungen herangezo­ gen werden:Due to the different behavior of the cell, which is shown in Fig. 5, a distinction between the states shown in Table 1 is possible. The cell can take four states and thus store 2 bits. In Fig. 5, the current strength as a function of the voltage (on the X axis) is shown on the Y axis. In the states 1 and 4 shown in FIG. 5, the cell behaves symmetrically. In states 2 and 3, the cell behavior depends on the wiring. In particular, check whether VD1 is <or <than VD2. VD1 is the voltage at location D1, which is provided with reference number 9 in FIG. 1. D2 is designated by 10 in FIG. 1. To differentiate the states 2, 3 and 4, the measurement of the cell can be used in two circuits:

VD1 < VD2: D2 = Source, D1 = Drain; Beispiel: VD2 = 0 V VD1 = +1 V
VD1 < VD2: D1 = Source, D2 = Drain; Beispiel: VD1 = 0 V VD2 = +1 V
VD1 <VD2: D2 = Source, D1 = Drain; Example: VD2 = 0 V VD1 = +1 V
VD1 <VD2: D1 = Source, D2 = Drain; Example: VD1 = 0 V VD2 = +1 V

Der Ablauf einer Bewertung kann beispielsweise folgendermaßen aussehen:
In einem ersten Schritt A wird die Gatespannung (siehe Bezugszei­ chen 11 in Fig. 1) auf den Wert VG1 eingestellt, wobei VG1 zwi­ schen der niedrigen Einsatzspannung und der hohen Einsatzspannung der Speichertransistoren liegt. Falls ein Strom fließt, befindet sich die Zelle im Zustand 1 (siehe hierzu auch Tabelle 1 und Fig. 5). In diesem ersten Schritt ist es dabei unerheblich, ob VD1 < oder < als VD2 ist.
The course of an evaluation can look like this, for example:
In a first step A, the gate voltage (see reference numeral 11 in FIG. 1) is set to the value VG1, VG1 being between the low threshold voltage and the high threshold voltage of the memory transistors. If a current flows, the cell is in state 1 (see also Table 1 and Fig. 5). In this first step it is irrelevant whether VD1 <or <is VD2.

Im Schritt B wird die Spannung am Draingebiet 1 (siehe Bezugszei­ chen 9 in Fig. 1) größer als die Spannung am Draingebiet 2 (siehe Bezugszeichen 10 in Fig. 1) gewählt und die Gatespannung auf den Wert VG2 eingestellt (siehe Fig. 5). Wesentlich dabei ist, daß VG2 größer ist als die höchstmögliche Einsatzspannung der Spei­ chertransistoren. Die Zelle liefert jetzt einen Strom IB.In step B, the voltage at drain region 1 (see reference number 9 in FIG. 1) is selected to be greater than the voltage at drain region 2 (see reference number 10 in FIG. 1) and the gate voltage is set to the value VG2 (see FIG. 5) . It is essential that VG2 is greater than the highest possible threshold voltage of the memory transistors. The cell now delivers a current I B.

Im Schritt C wird die Beschaltung der Zelle verändert, so daß VD1 < VD2. Die Gatespannung bleibt weiterhin auf VG2. Die Zelle lie­ fert jetzt einen Strom IC. Abschließend muß der Strom IB mit dem Strom IC verglichen werden. Ist IB < als IC, so ist die Zelle im Zustand 2, ist IB < IC, so ist die Zelle im Zustand 3 und im Falle IB = IC ist die Zelle im Zustand 4.In step C, the wiring of the cell is changed so that VD1 <VD2. The gate voltage remains at VG2. The cell now supplies a current I C. Finally, the current I B must be compared with the current I C. If I B <than I C , the cell is in state 2, if I B <I C , the cell is in state 3 and in the case I B = I C , the cell is in state 4.

In Kurzform bedeutet dies:
Schritt A: VD1 < VD2 oder VD1 < VD2 VG = VG1 (< Vt L, < Vt H) falls Strom fließ: Zustand 1
Schritt B: VD1 < VD2 VG = VG2 (< VtH) die Zelle liefert Strom IB
Schritt C: VD1 < VD2 VG = VG2 (< Vt H) die Zelle liefert Strom IC
IB < IC: Zustand 2
IB = IC: Zustand 4
IB < IC: Zustand 3.
In short, this means:
Step A: VD1 <VD2 or VD1 <VD2 VG = VG1 (<Vt L, <Vt H) if current flows: state 1
Step B: VD1 <VD2 VG = VG2 (<VtH) the cell supplies current I B
Step C: VD1 <VD2 VG = VG2 (<Vt H) the cell delivers current I C
I B <I C : state 2
I B = I C : state 4
I B <I C : state 3.

Die Herstellung einer Speicherzelle gemäß Fig. 1 wird im Folgen­ den beispielhaft beschrieben. Der Prozeßablauf entspricht bis nach der Strukturierung des Gates dem eines CMOS-Standardprozes­ ses. Dabei kann das Gateoxid unter dem Floating Gate beispiels­ weise 40 nm und das Polysilizium des Control Gates 400 nm dick sein. Anschließend wird das Substrat freigeätzt. Dies kann bei­ spielsweise durch eine naße Ätzung mit HF erfolgen. Das Substrat und die Seitenwände des Control Gate-Polysiliziums werden gleich­ zeitig zur Bildung von Gateoxid unter den Floating Gates und zur Oxidbildung zwischen dem Control Gate und den Floating Gates oxi­ diert. Die Oxiddicke unter dem Floating Gate beträgt typischer­ weise zwischen 10 und 20 nm. Eine geringe Oxiddicke wird man dann wählen, wenn für das Programmieren und Löschen der Halbleiter-Speicherzelle Fowler-Nordheim-Tunneln vorgesehen ist, während ein dickeres Oxid für die Programmierung mit heißen Ladungsträgern und gegebenenfalls Löschen mit UV-Licht vorgesehen ist. Die Dicke des Oxids zwischen dem Control Gate und dem Floating Gate wird durch die Dotierung des Control Gates ca. einen Faktor 2 bis 3 größer als unter dem Floating Gate ausgebildet. Anstelle einer thermischen Oxidation kann an dieser Stelle auch ein Dielektrikum abgeschieden werden, oder eine Kombination aus thermischen Oxid und abgeschiedenem Dielektrikum verwendet werden. Darüber wird eine in etwa 150 nm starke Polysiliziumschicht abgeschieden und n⁺-dotiert. Dies kann beispielsweise durch eine Belegung aus der Gasphase erfolgen. Bevorzugt wird hier POCl₃ bei 900° eingesetzt, um eine Belegung mit Phosphor zu erreichen. Zur Erzeugung von Poly-Spacern an der Seitenwand des Control Gates wird das Po­ lysilizium dann anisotrop rückgeätzt. Die zwischen benachbarten Zellen und an Logiktransistoren vorhandenen Poly-Spacer und gege­ benenfalls unerwünschte Dielektrika, wie zum Beispiel das vorher abgeschiedene Nitrid, werden mit einer Lackmaske entfernt. Hier kann entweder eine isotrope Naßätzung der eine Trockenätzung mit einer hohen Selektivität von Silizium zu Oxid eingesetzt werden. Die weitere Prozeßführung zur Erzeugung von Source- und Drainbe­ reichen und die Metallisierung verlaufen wie in einem Standard-CMOS-Prozeß.The manufacture of a memory cell according to FIG. 1 is described below by way of example. The process flow corresponds to that of a CMOS standard process until after the gate has been structured. The gate oxide under the floating gate can be, for example, 40 nm and the polysilicon of the control gate can be 400 nm thick. The substrate is then etched free. This can be done for example by wet etching with HF. The substrate and the sidewalls of the control gate polysilicon are simultaneously oxidized to form gate oxide under the floating gates and to form oxides between the control gate and the floating gates. The oxide thickness under the floating gate is typically between 10 and 20 nm. A low oxide thickness will be selected if Fowler-Nordheim tunnels are provided for programming and erasing the semiconductor memory cell, while a thicker oxide for programming with hot Charge carriers and possibly deletion with UV light is provided. The thickness of the oxide between the control gate and the floating gate is made about a factor of 2 to 3 greater than under the floating gate by the doping of the control gate. Instead of thermal oxidation, a dielectric can also be deposited at this point, or a combination of thermal oxide and deposited dielectric can be used. About 150 nm thick polysilicon layer is deposited and n⁺-doped. This can be done, for example, by occupying the gas phase. POCl₃ is preferably used here at 900 ° in order to achieve a phosphor coating. The polysilicon is then anisotropically etched back to produce poly spacers on the side wall of the control gate. The poly-spacers present between adjacent cells and on logic transistors and any undesired dielectrics, such as the previously deposited nitride, are removed with a resist mask. Either an isotropic wet etching or a dry etching with a high selectivity from silicon to oxide can be used here. The further process control for the generation of source and drain regions and the metallization proceed as in a standard CMOS process.

Um die Verarbeitung der im Vergleich zur Betriebsspannung hohen Programmierspannungen zu ermöglichen, sind gegebenenfalls unter­ schiedliche Wannenbereiche und Gateoxiddicken für Logik und HV taugliche MOS-Transistoren notwendig.To process the high compared to the operating voltage To enable programming voltages are under different well areas and gate oxide thicknesses for logic and HV-compatible MOS transistors necessary.

In Fig. 3 ist der Aufbau eines asymmetrischen Zellenfeldes darge­ stellt. Die Wortleitungen 12 dienen zur Kontaktierung des Control Gates. Senkrecht dazu verlaufen die gestrichelt an der Seite an­ gedeuteten Bitleitungen 13. Die Bitleitungskontakte 14 sind durch Kreuze angedeutet. Die Feldoxidinseln 15 dienen zur Isolation. Die Floating Gate-Spacer 16 sind durch Striche angedeutet und trennen das Control Gate von den Floating Gates. Außerhalb der Feldoxidinseln 15 ist der gemeinsame Sourceanschluß 17 vorgese­ hen. Die Feldoxidinseln 15 werden durch einen LOCOS-Prozeß er­ zeugt. Die Control Gates der in einer Spalte übereinanderliegen­ den Zellen werden über durchgehende Wortleitungen 12 verbunden. Jeweils ein erstes Source-/Draingebiet benachbarter Zeilen wird gemeinsam kontaktiert und die Source-/Drangebiete einer Zeile von Zellen werden über eine gemeinsame Bitleitung verbunden. Die zweiten Source-/Draingebiete sich gegenüberliegender Zellen wer­ den über eine gemeinsame Diffusionsleitung miteinander verbunden und bilden einen gemeinsamen Anschluß. Über eine Wort- und eine Bitleitung kann jede Zelle selektiv angewählt werden. In den Fig. 3b und 3c sind Schnitte durch die Fig. 3a dargestellt. Insbeson­ dere in Fig. 3b wird deutlich, wie die Bitleitungen 13 mit den Bitleitungskontakten 14 an die Control Gates 3 angeschlossen sind. Ein Schnitt entlang einer Wortleitung 12 ist in Fig. 3c dargestellt. Auch hier wird deutlich, daß die Bitleitungen 12 im­ mer genau in der Lücke zwischen zwei Feldoxidinseln 15 verlaufen.In Fig. 3 the structure of an asymmetrical cell array is Darge presents. The word lines 12 are used to contact the control gate. The dashed lines on the side of the interpreted bit lines 13 run perpendicular to this. The bit line contacts 14 are indicated by crosses. The field oxide islands 15 serve for isolation. The floating gate spacers 16 are indicated by dashes and separate the control gate from the floating gates. Outside the field oxide islands 15 , the common source terminal 17 is hen vorgese. The field oxide islands 15 are generated by a LOCOS process. The control gates of the cells one above the other in a column are connected via continuous word lines 12 . A respective first source / drain region of adjacent rows is contacted together and the source / drain regions of a row of cells are connected via a common bit line. The second source / drain regions of opposing cells who are connected to each other via a common diffusion line and form a common connection. Each cell can be selectively selected via a word and a bit line. In Figs. 3b and 3c sections through the Fig. 3a. In particular in Fig. 3b it is clear how the bit lines 13 with the bit line contacts 14 are connected to the control gates 3 . A section along a word line 12 is shown in FIG. 3c. It is also clear here that the bit lines 12 always run exactly in the gap between two field oxide islands 15 .

In Fig. 4 ist der symmetrische Aufbau eines Zellenfeldes darge­ stellt. Auch hier dienen die Wortleitungen 12 zum Anschluß des Gates, also dem Anschluß des Control Gates. Die dazu senkrechten Bitleitungen 13 sind bei diesem Aufbau zwischen den Feldoxidin­ seln 15 kontaktiert, so daß die Bitleitungskontakte 14 immer im Zwischenraum zwischen zwei Feldoxidinseln 15 liegen. Ebenso lie­ gen die Floating Gate-Spacer 16 und die Floating Gates außerhalb des Bereichs der Feldoxidinseln 15. Die Control Gates der in ei­ ner Spalte übereinanderliegenden Zellen werden auch hier über durchgehende Wortleitungen 12 verbunden. Hier sind jeweils die Source-/Draingebiete von vier benachbarten Zellen aus zwei be­ nachbarten Zeilen verbunden. Die in einer Zeile liegenden Knoten­ punkte sind mit einer gemeinsamen Bitleitung 13 verbunden. Eine Zelle wird durch die Wahl von zwei benachbarten Bitleitungen und einer Wortleitung selektiert. In den Fig. 4b und 4c sind Schnitte entlang der Linien A-A und B-B dargestellt. In Fig. 4b ist der Schnitt durch eine Zeile von Zellen dargestellt. Der Schnitt in Fig. 4c verläuft parallel dazu, jedoch durch die Feldoxidinseln 15, über denen die Bitleitungen 13 mit den Bitleitungskontakten 14 zum Anschluß der Source-/Draingebiete vorgesehen sind. Die Feldoxidinseln sind daher nicht durchgängig ausgebildet, sondern unterbrochen, um die Durchführung des Anschlusses zu den Source- /Draingebieten zu ermöglichen.In Fig. 4 the symmetrical structure of a cell array is Darge presents. Here, too, the word lines 12 serve to connect the gate, that is to say to connect the control gate. The bit lines 13 are perpendicular clauses in this structure between the Feldoxidin 15 contacted so that the bit line contacts 14 are always in the space between two field oxide 15th Likewise, the floating gate spacers 16 and the floating gates lie outside the region of the field oxide islands 15 . The control gates of the cells one above the other in a column are also connected here by continuous word lines 12 . Here, the source / drain regions of four neighboring cells from two adjacent rows are connected. The nodes lying in a row are connected to a common bit line 13 . A cell is selected by choosing two adjacent bit lines and one word line. In Figs. 4b and 4c-sections are shown along the lines AA and BB. In Fig. 4b of the section is represented by a row of cells. The section in FIG. 4c runs parallel to it, but through the field oxide islands 15 , over which the bit lines 13 with the bit line contacts 14 are provided for connecting the source / drain regions. The field oxide islands are therefore not continuous, but are interrupted to enable the connection to the source / drain regions to be carried out.

Sowohl beim asymmetrischen Aufbau des Zellenfeldes als auch beim symmetrischen Aufbau des Zellenfeldes werden Zellflächen von etwa 5-6F² erreicht. Bei 2bit pro Zelle ergibt sich damit eine In­ formationsdichte von 1bit/3F² bis 1bit/2,5F2.Both in the asymmetrical structure of the cell field and in symmetrical structure of the cell field, cell areas of about 5-6F² reached. With 2 bits per cell, this results in an In formation density from 1bit / 3F² to 1bit / 2.5F2.

Claims (15)

1. Hochintegrierte, nichtflüchtige Halbleiter-Speicherzelle, insbesondere EPROM- oder EEPROM-Zelle mit mindestens einem Floa­ ting Gate und einem Control Gate, dadurch gekennzeichnet,
daß zwei Floating Gates (1, 2) vorhanden sind und
daß beide Floating Gates (1, 2) gemeinsam kapazitiv von dem Con­ trol Gate (3) gesteuert sind.
1. Highly integrated, non-volatile semiconductor memory cell, in particular EPROM or EEPROM cell with at least one floating gate and one control gate, characterized in that
that two floating gates ( 1 , 2 ) are present and
that both floating gates ( 1 , 2 ) are controlled capacitively by the control gate ( 3 ).
2. Halbleiter-Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die Floating Gates (1, 2) einzeln programmierbar sind.2. Semiconductor memory cell according to claim 1, characterized in that the floating gates ( 1 , 2 ) are individually programmable. 3. Halbleiter-Speicherzelle nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet,
daß jedem Floating Gate (1, 2) ein Drainbereich zugeordnet ist und
daß den Floating Gates (1, 2) ein gemeinsamer Sourcebereich zuge­ ordnet ist.
3. Semiconductor memory cell according to one of claims 1 or 2, characterized in that
that each floating gate ( 1 , 2 ) is assigned a drain area and
that the floating gates ( 1 , 2 ) is assigned a common source area.
4. Halbleiter-Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Floating Gates (1, 2) von dem Control Gate (3) durch ein dünnes Dielektrikum (4) getrennt sind.4. Semiconductor memory cell according to one of the preceding claims, characterized in that the floating gates ( 1 , 2 ) from the control gate ( 3 ) are separated by a thin dielectric ( 4 ). 5. Halbleiter-Speicherzelle nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Floating Gates (1, 2) seitlich vom Control Gate (3) ange­ ordnet sind. 5. Semiconductor memory cell according to one of the preceding claims, characterized in that the floating gates ( 1 , 2 ) are arranged laterally from the control gate ( 3 ). 6. Anordnung von Halbleiter-Speicherzellen nach einem der Ansprüche 1 bis 5 in einem Zellenfeld, dadurch gekennzeichnet, daß die Control Gates (3) spaltenweise mit durchgehenden Wortlei­ tungen (12) verbunden sind.6. Arrangement of semiconductor memory cells according to one of claims 1 to 5 in a cell field, characterized in that the control gates ( 3 ) are connected in columns with continuous word lines ( 12 ). 7. Anordnung von Halbleiter-Speicherzellen nach einem der Ansprüche 1 bis 6 in einem Zellenfeld, dadurch gekennzeichnet, daß die Source-/Draingebiete zeilenweise durch Bitleitungen (13) verbunden sind.7. Arrangement of semiconductor memory cells according to one of claims 1 to 6 in a cell field, characterized in that the source / drain regions are connected in rows by bit lines ( 13 ). 8. Anordnung von Halbleiter-Speicherzellen nach Anspruch 7, dadurch gekennzeichnet, daß die Bitleitungen (13) versetzt zu parallel verlaufenden Feldoxidinseln (15) angeordnet sind und Bitleitungskontakte (14) spaltenweise übereinander angeordnet sind.8. Arrangement of semiconductor memory cells according to claim 7, characterized in that the bit lines ( 13 ) are arranged offset to parallel field oxide islands ( 15 ) and bit line contacts ( 14 ) are arranged in columns one above the other. 9. Anordnung von Halbleiter-Speicherzellen nach Anspruch 7, dadurch gekennzeichnet, daß die Bitleitungen (13) oberhalb von Feldoxidinseln (15) ange­ ordnet sind, wobei die Feldoxidinseln (15) Öffnungen zur Durch­ führung von Bitleitungskontakten (14) aufweisen.9. Arrangement of semiconductor memory cells according to claim 7, characterized in that the bit lines ( 13 ) above field oxide islands ( 15 ) are arranged, wherein the field oxide islands ( 15 ) have openings for the implementation of bit line contacts ( 14 ). 10. Anordnung von Halbleiter-Speicherzellen nach Anspruch 9, dadurch gekennzeichnet, daß die Bitleitungskontakte (14) spaltenweise versetzt zueinander angeordnet sind.10. Arrangement of semiconductor memory cells according to claim 9, characterized in that the bit line contacts ( 14 ) are arranged in columns offset from one another. 11. Verfahren zum Betrieb einer Halbleiter-Speicherzelle nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Programmierung der Floating Gates durch heiße Ladungsträ­ ger erfolgt. 11. Method for operating a semiconductor memory cell after one of claims 1 to 5, characterized, that the programming of the floating gates by hot cargo ger done.   12. Verfahren zum Betrieb einer Halbleiter-Speicherzelle nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Programmierung der Floating Gates durch Fowler-Nordheim-Tunnel erfolgt.12. Method for operating a semiconductor memory cell after one of claims 1 to 5, characterized, that programming the floating gates through Fowler-Nordheim tunnel takes place. 13. Verfahren zum Betrieb einer Halbleiter-Speicherzelle nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Programmierung der Floating Gates durch UV-Licht-Bestrah­ lung gelöscht wird.13. Method for operating a semiconductor memory cell after one of claims 1 to 5, characterized, that the programming of the floating gates by UV light irradiation lung is deleted. 14. Verfahren zum Betrieb einer Halbleiter-Speicherzelle nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Programmierung der Floating Gates durch Fowler-Nordheim-Tunneln gelöscht wird.14. Method for operating a semiconductor memory cell after one of claims 1 to 5, characterized, that programming the floating gates through Fowler-Nordheim tunnels is cleared. 15. Verfahren zum Betrieb einer Halbleiter-Speicherzelle nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Floating Gates durch Anlegen unterschiedlicher Spannungs­ zustände und mehrfache Bewertung ausgelesen werden.15. Method for operating a semiconductor memory cell after one of claims 1 to 5, characterized, that the floating gates by applying different voltage states and multiple evaluations can be read out.
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