DE19630112C1

DE19630112C1 - Verstärker mit Neuron-MOS-Transistoren

Info

Publication number: DE19630112C1
Application number: DE19630112A
Authority: DE
Inventors: Roland Dr Ing Thewes; Werner Dr Rer Nat Weber; Andreas Dipl Ing Luck; Erdmute Wohlrab; Doris Dr Re Schmitt-Landsiedel
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1996-07-25
Filing date: 1996-07-25
Publication date: 1997-08-14
Anticipated expiration: 2016-07-26
Also published as: EP0821475A1; US5939945A; DE59702679D1; JPH1079626A; EP0821475B1

Description

In vielen Analogschaltungsapplikationen, so zum Beispiel in Video- und Audioanwendungen, in der Sensorik, in Analogrech ner, in bestimmten Realisierungen von (Teil-)Komponenten in Fuzzy-Schaltungen, Neuronalen Netzen usw., werden Verstärker schaltungen und Summier-Verstärker benötigt, die ein groß signalmäßig lineares Übertragungsverhalten aufweisen. Für derartige Schaltungen werden üblicherweise Operationsverstär kerschaltungen verwendet. Diese Schaltungen sind hinsichtlich ihrer technischen Realisierung in der Mikroelektronik relativ aufwendig. Das bedeutet, daß insbesondere Anwendungen, in de nen eine große Anzahl solcher Schaltungen eingesetzt werden, sich durch einen großen Platzbedarf auszeichnen. Ferner kann auch der Leistungsverbrauch der einzelnen Schaltungen in sol chen Anwendungen ein Problem sein. Auch die sich in derarti gen Fällen notwendigerweise ergebenden relativ langen signal führenden Leitungen zur Verbindung verschiedener Schaltungen können durch ihre Parasitärkapazität und Übersprecheinflüsse Probleme bereiten.

Aus den IEEE Transactions on Electron Devices, Vol. 39, No. 6, June 1992, S. 1444-1455 ist der Aufbau und die Funktionsweise eines Neuron-MOS-Transistors und seine Verwendung als Verstärker bzw. Summierverstärker bekannt. Hierbei ist der Neuron-MOS-Transistor als Source-Folger geschaltet.

Die der Erfindung zugrundeliegende Aufgabe besteht nun darin, einen großsignalmäßig linearen Verstärker bzw. Summierver stärker mit präzise einstellbaren Verstärkerfaktoren anzuge ben, der mit wenigen Bauelementen realisiert werden kann. Diese Aufgabe wird erfindungsgemäß durch die Merkmale des An spruchs 1 gelöst.

Vorteilhafte Weiterbildungen ergeben sich aus den Unteran sprüchen.

Durch die Erfindung ergeben sich insbesondere folgende Vor teile, daß der Platzbedarf und der Leistungsverbrauch der Schaltungen gering sind, daß der Verstärkungsfaktor über die Geometrie des Layouts des in der Schaltung zur Anwendung kom menden Neuron-MOS-Transistors exakt einstellbar ist, daß die Eingänge der Schaltungen die den jeweiligen Eingang treibende Quelle nur kapazitiv belasten, was insbesondere bei hochohmig vorliegenden Eingangssignalen von Bedeutung ist und daß die Schaltungen zeitkontinuierlich arbeiten und somit auch das in Switched-Capacitor-Schaltungen auftretende Problem des Rau schens durch Takteinkopplungen keine Rolle spielt.

Die Erfindung wird im folgenden anhand der Zeichnungen näher erläutert. Dabei zeigt

Fig. 1 einen erfindungsgemäßen invertierenden Verstärker mit Neuron-MOS-Transistor,

Fig. 2 eine schematische Darstellung des Übertragungsverhal tens der Schaltung aus Fig. 1,

Fig. 3 eine vorteilhafte Weiterbildung des Verstärkers nach Fig. 1 mit zusätzlichem Eingang zur Feinjustierung des DC-Arbeitspunktes,

Fig. 4 eine weitere vorteilhafte Weiterbildung des Verstär kers nach Fig. 1 mit einem zusätzlichen MOS-Transistor und einer Stromquelle zur Verringerung des Ausgangswiderstandes,

Fig. 5 einen invertierenden Neuron-MOS-Transistor-Verstärker mit k Eingängen auf der Basis eines Verstärkers nach Fig. 1 und

Fig. 6 einen entsprechenden allgemeinen Summierverstärker mit n invertierenden und k nichtinvertierenden Ein gängen.

Für die Beschreibung werden folgende Konventionen vereinbart: Das Massepotential GND beträgt 0 Volt und die Schaltungen werden mit einer symmetrischen Versorgungsspannung bezüglich GND-Potential betrieben. Die positive Versorgungsspannung wird mit VDD bezeichnet, die negative mit VSS. Aufgrund der Symmetrie der Versorgungsspannungen gilt VDD = -VSS.

Für den Neuron-MOSFET wird das bei der Veröffentlichung von Shibata gezeigte Symbol verwendet. In diesem Bild sind die Eingänge IN₁ . . . IN_n zu erkennen, die wiederum mit den Koppel-Gates GK₁ . . . GK_n verbunden sind, ferner das Floating-Gate FG, der Kanalbereich CM und die Anschlüsse Source (S) und Drain (D).

Es werden ferner folgende Definitionen vereinbart: Die Kapazität zwischen einem Koppel-Gate GK_i und dem Floating-Gate FG wird mit C_{IN, i} bezeichnet. Die Kapazität zwischen dem Floating-Gate FG und dem Kanalbereich CH einschließlich der Source-Drain-Überlappkapazitäten wird mit C_FG bezeichnet. Der Kapazitätsbelag dieser Kapazität in y-Richtung, wobei der y-Vektor parallel zum Stromfluß im Kanalbereich des Transi stors liegt, wird mit C′_FG bezeichnet, es gilt:

Unter der Wichtung w_i eines Eingangs wird das Verhältnis aus Koppelkapazität C_IN,i und der Summe aller Kapazitäten C_ges, deren eine Elektrode das Floating-Gate FG darstellt, verstan den, das heißt, es gilt:

Da die Koppelkapazität C_IN,i eines Eingangs IN_i proportional zur Fläche des Koppel-Gates GK_i ist, läßt sich die Wichtung w_i eines Eingangs über die Fläche des entsprechenden Koppel-Gates einstellen. Insbesondere folgt aus Gl. (2), daß das Verhältnis der Wichtungen zweier Eingänge IN_i und IN_j mit i ≠ j sich über das Flächenverhältnis der jeweiligen Koppel-Gates einstellen läßt, das heißt, es gilt:

Das Grundprinzip aller im folgenden gezeigten Schaltungen be ruht auf dem in Fig. 1 gezeigten invertierenden Verstärker mit einem Eingang IN und einem Ausgang OUT. Die Schaltung ist aufgebaut aus dem Neuron-MOSFET T10, einem weiteren n-MOSFET T20, einer Spannungsquelle V20 und einer Stromquelle I10. Diese Stromquelle kann zum Beispiel durch den Ausgang eines p-MOS-Stromspiegels realisiert werden, wozu je nach Aufbau der Stromspiegelschaltung ein oder zwei p-MOS-Transistoren pro Stromquellen-Ausgang benötigt werden. Der Eingang IN der Schaltung ist verbunden mit einem Koppel-Gate des Neuron MOS-Transistors T10 mit dem Gewicht w_IN. Der Ausgang OUT der Schaltung ist verbunden mit einem weiteren Koppel-Gate von T10 mit dem Gewicht w_OUT.

Mittels der Stromquelle I10 wird ein konstanter Querstrom durch die beiden Transistoren T10 und T20 eingeprägt. Ans Ga te von T20 wird über die Spannungsquelle V20 eine konstante Vorspannung im Bereich von ca. τ0 Volt angelegt. Wenn nun das Drainpotential von T20, welches gleichzeitig das Knoten potential des Ausgangs OUT der Schaltung ist, größer als V20- V_th, _T20 ist, wobei V_th, _T20 für die Schwellenspannung von T20 steht, liegt der Arbeitspunkt von T20 im Sättigungsbereich. Wird zunächst davon ausgangen, daß der von der Stromquelle I10 gelieferte Strom unabhängig von der Spannung am Knoten OUT der Schaltung ist, so stellt der Bereich aller Ausgangs spannungen, bei denen der Arbeitspunkt von T20 im Sättigungs bereich liegt, den nominalen Betriebsfall der Schaltung dar. Bei einer adäquaten Wahl von V20 ist ein sehr weiter Aus gangsspannungsbereich möglich.

Da T20 im nominalen Betriebsfall in Sättigung arbeitet, stellt sich eine konstante Gate-Source-Spannung an T20 ein. Da wiederum das Gatepotential von T20 über die Spannungsquel le V20 vorgegeben ist, ergibt sich auch ein konstantes Sour cepotential von T20 und somit auch ein konstantes Drainpoten tial von T10.

Um den von der Stromquelle I10 eingeprägten Strom zu führen, muß sich auf dem Floating-Gate von T10 ein definierter Floating-Gate-Pegel V_FG einstellen. Der Floating-Gate-Pegel er gibt sich über den kapazitiven Spannungsteiler aller Kapazi täten, dessen eine Elektrode das Floating-Gate selbst dar stellt. Wenn man ferner noch eine mögliche prozeßbedingte Aufladung des Floating-Gates auf ein Potential V_QP mit be rücksichtigt, kann der Floating-Gate-Pegel V_FG durch folgende Gleichung in allgemeiner Form beschrieben werden als:

Das Integral in dieser Gleichung stellt den Beitrag über C_FG dar, der sich aus der Integration über den Kapazitätsbelag C′_FG(y) des Kanalbereichs und das Kanalpotential V(y) des Neuron-MOSEFTs T10 ergibt. Da Drain- und Sourcepotential von T10 Konstanten sind und auch die lokale Flächenladungsdichte im Kanalbereich aufgrund des festen eingeprägten Stromes kon stant ist, können sich die Parameter C′_FG(y) und V(y) während des Betriebes nicht ändern. Das heißt, die aktuellen Werte von Ein- und Ausgangsspannung V_IN bzw. V_OUT haben keinen Ein fluß auf den Wert dieser Parameter. Also stellt das Integral eine Konstante dar, deren Wert im folgenden mit V_CH bezeich net wird. Gleichung (3) läßt sich damit umformen zu:

V_FG =V_QP + w_IN × V_IN + w_OUT × V_OUT + V_CH (4)

Auflösung dieser Gleichung nach V_OUT und Zusammenfassung der Konstanten V_FG, V_QP und V_CH zu einer Konstanten V₀=V_FG-V_QP-V_CH ergibt:

Für jede, auch für eine großsignalmäßige Änderung ΔV_OUT der Ausgangsspannung V_OUT als Funktion der großsignalmäßigen Än derung ΔV_IN der Eingangsspannung V_IN gilt also:

Fig. 2 zeigt eine schematische Darstellung des Übertragungs verhaltens gemäß Gleichung (5) für verschiedene Werte V₀ bei w_IN = w_OUT, wobei eine Übertragungskennlinie 1 mit einer ne gativen Nullpunktsspannung V01, eine Übertragungskennlinie 2 mit einer Nullpunktsspannung V02 =0 und eine Übertragungs kennlinie 3 mit einer positiven Nullpunktsspannung einge zeichnet sind. Der Aussteuerungsbereich, in welchem die Schaltung linear arbeitet, ist durch die Spannungen V_LO und V_LU eingegrenzt. Die untere Aussteuerungsgrenze V_LU hat die Ursache darin, daß unterhalb dieses Wertes der Ausgangsspan nung V_OUT, die gleichzeitig das Drainpotential von T20 bil det, der Arbeitspunkt von T20 aufgrund der nicht mehr ausrei chend großen Drain-Source-Spannung aus dem Sättigungsbereich ins Triodengebiet wandert. Sofern der Arbeitspunkt von T20 jedoch im Triodengebiet liegt, ist die Sourcespannung von T20 und damit auch die Drainspannung von T10 eine Funktion der Drainspannung von T20, das heißt der Ausgangsspannung V_OUT. Gemäß der Argumentation im Zusammenhang mit den Gleichungen (3) . . . (6b) ist eine Voraussetzung für das gewünschte linea re Übertragungsverhalten jedoch die Konstanz des Drainpoten tials von T10, was für Ausgangsspannungen V_OUT≦V_LU nicht mehr erfüllt ist.

Eine weitere Voraussetzung für das lineare Übertragungsver halten ist die Konstanz des über die Stromquelle I10 einge prägten Stromes. Reale Stromquellen können einen konstanten Strom jedoch nur dann liefern, sofern der Spannungsabfall über der Stromquelle einen bestimmten Wert nicht unterschrei tet. Bei steigenden Werten V_OUT der Ausgangsspannung nimmt der Spannungsabfall VDD-V_OUT über der Stromquelle I10 ab, bis ein bestimmter Grenzwert dieses Spannungsabfalls erreicht ist, bei der der von der Stromquelle gelieferte Strom von seinem Sollwert abzuweichen beginnt. Gemäß der schematischen Dar stellung in Fig. 2 beträgt der Wert dieses Spannungsabfalls VDD-V_LO.

Eine geeignete Dimensionierung der Transistoren T10 und T20 und der Stromquelle I10 und eine geeignete Wahl des einge prägten Stromes und der Spannung V20 erlauben jedoch, die Größe des linearen Aussteuerbereiches dieser Schaltung so zu gestalten, daß die Grenzen V_LO und V_LU nahe bei den jeweili gen Betriebsspannungen VDD und VSS liegen.

Bevorzugterweise kann der Gleichspannungsanteil V₀ der Über tragungsfunktion gemäß Gleichung (5) auf 0 Volt oder einen besonderen, wohldefinierten Wert eingestellt sein. Dazu be stehen zwei Möglichkeiten:

1. Da die Floating-Gate-Spannung V_FG von T10 zum einen eine Funktion des eingeprägten Querstromes ist und zum anderen gemäß der Beziehung V₀=V_FG-V_QP-V_CH direkt auf den Wert V₀ der Übertragungsfunktion gemäß Gleichung (5) einwirkt, be steht die Möglichkeit, durch geeignete Wahl des Stromes I10 den gewünschten Wert von V₀ einzustellen.
2. Wenn der Neuron-MOS-Transistor aus Fig. 1 um ein weiteres Koppel-Gate erweitert wird, so daß sich die in Fig. 3 skizzierte Schaltung ergibt, kann dieses weitere Koppel-Gate mit der Gewichtung w_adj für den Abgleich der Spannung V₀ benutzt werden. Das bedeutet, daß an dieses Koppel-Gate im Betriebsfall eine konstante Gleichspannung V10 angelegt werden muß, deren Wert bei Vorgabe von V₀ abgeglichen wer den kann.

Der Ausgangswiderstand r_OUT,ges der Schaltung gemäß Fig. 1 bzw. Fig. 3 berechnet sich aus dem Ausgangswiderstand r_OUT,I10 der Stromquelle I10 und dem differentiellen Aus gangswiderstand r_DS,T20 des Transistors T20 näherungsweise zu:

Daraus ergibt sich ein relativ großer Ausgangswiderstand. In vielen Fällen ist es wünschenswert, über eine Schaltung mit geringerem Ausgangswiderstand zu verfügen. Eine signifikante Verminderung des Ausgangswiderstandes wird durch Hinzunahme eines weiteren Transistors T30 sowie einer weiteren Strom quelle I30 gemäß Fig. 4 erreicht. T30 arbeitet in dieser Schaltung als Sourcefolger. Den Ausgang der gesamten Schal tung stellt der Sourceknoten dieses Transistors dar, welcher auch hier analog zu den Schaltungen in Fig. 1 und 3 mit dem Koppel-Gate mit der Wichtung w_OUT des Neuron-MOS-Transistors T10 verbunden ist. Das Gate von T30 wird an den Drainknoten von T20 angeschlossen. Die Übertragungsfunktion dieser Schal tung wird durch die Gleichungen (3) . . . (6) beschrieben.

Eine Verallgemeinerung der Schaltung aus Fig. 1 ist in Fig. 5 dargestellt. Es handelt sich dabei um einen Verstärker, der die Eingangssignale der Eingänge IN₁ . . . IN_n mit der jeweili gen Wichtung aufaddiert und deren Summe invertierend ver stärkt an seinem Ausgang zur Verfügung stellt. In formaler Schreibweise lautet die Übertragungsfunktion:

Die oben beschriebenen Maßnahmen zur Einstellung der Spannung V₀ bzw. zur Erhöhung des Ausgangswiderstandes können auch bei dieser Schaltung in gleicher Weise zu Anwendung kommen.

In Fig. 6 wird eine Schaltung gezeigt, die einen Verstärker bzw. Summierer mit k nichtinvertierenden und n invertierenden Eingängen darstellt. Diese Schaltung ergibt sich aus Kaska dierung zweier Schaltungen gemäß Fig. 5. Dabei ist zu be rücksichtigen, daß der Neuron-MOSFET T11 bei n freien Signaleingängen n+2 Koppel-Gates enthalten muß, wobei eines der Rückführung des Ausgangssignales der gesamten Schaltung und eines der Einspeisung des Ausgangssignales der ersten Stufe um T10 dient. Im Vergleich: Der Transistor T10 muß bei k freien Eingängen nur k+1 Koppel-Gates aufweisen. Die Über tragungsfunktion dieser Schaltung lautet:

In diesen Gleichungen muß selbstverständlich für die Parame ter w_OUT und V₀ unterschieden werden, auf welchen der beiden Neuron-MOS-Transistoren sie sich beziehen. Dies ist durch die Nennung des Transistors in der Klammer hinter dem jeweiligen Parameter geschehen.

Die oben beschriebenen Maßnahmen zur Einstellung der Spannung V₀ bzw. zur Erhöhung des Ausgangswiderstandes für jede der beiden Verstärkerstufen um T10 bzw. um T11 können auch bei dieser Schaltung in gleicher Weise wie im Zusammenhang mit Fig. 3 bzw. Fig. 4 erläutert zur Anwendung kommen.

Selbstverständlich ist es möglich, alle gezeigten Schaltungen auch komplementär zu den gezeigten Ausführungsbeispielen auf zubauen. In diesem Falle müßten die Anschlüsse VDD und VSS vertauscht werden, die Transistoren T10, T11, T20 und T30 müßten als p-Kanal-Transistoren ausgeführt werden.

Claims

1. Verstärker mit Neuron-MOS-Transistor,
bei dem ein erstes Gate des Neuron-MOS-Transistors mit einem Verstärkereingang (IN) und ein zweites Gate des Neuron-MOS-Transistors mit einem Verstärkerausgang (OUT) verbunden sind,
bei dem ein erster Anschluß einer Einrichtung (T20, V20) zur Konstanthaltung der Drainspannung des Neuron-MOS-Transistors (T10) mit einer Konstantstromquelle (I10) verbunden ist und den Verstärkerausgang (OUT) bildet,
bei dem ein zweiter Anschluß der Einrichtung zur Konstanthal tung der Drainspannung mit einem ersten Anschluß des Neuron-MOS-Transistors (T10) verbunden ist und
bei dem ein zweiter Anschluß des Neuron-MOS-Transistors (T10) mit einem festen Potential (VSS) verbunden ist.

2. Verstärker nach Anspruch 1,
bei dem die Einrichtung zur Konstanthaltung der Drainspannung des Neuron-MOS-Transistors einen MOS-Transistor (T20) aufweist, dessen erster Anschluß über die Konstantstromquelle (I10) mit einer Versorgungsspannung (VDD) verbunden ist,
bei dem der erste Anschluß des Neuron-MOS-Transistors (T10) mit einem zweiten Anschluß des MOS-Transistors (T20) verbun den ist und der zweite Anschluß des Neuron-MOS-Transistors (T10) mit Bezugspotential (VSS) verbunden ist und
bei dem ein Gate des MOS-Transistors (T20) mit einer Span nungsquelle (V20) beschaltet ist.

3. Verstärker nach Anspruch 1 oder 2,
bei dem das erste Gate eine Eingangswichtung (w_IN) und das zweite Gate eine Ausgangswichtung (w_OUT) bewirken, wobei die Wichtungen über die Flächen der Gates erfolgen, und
bei dem der Verstärkungsfaktor durch Wahl des Wichtungsver hältnisses aus Eingangswichtung zu Ausgangswichtung einstell bar ist.

4. Verstärker nach einem der Ansprüche 1 bis 3,
bei dem der Neuron-MOS-Transistor ein drittes Gate mit einer Abstimmungswichtung (w_adj) aufweist, wobei die Abstimmungs wichtung über die Fläche des dritten Gate erfolgt, und
bei dem das dritte Gate mit einer Abstimmspannung (V10) ver bunden ist, um den Gleichspannungs-Arbeitspunkt einzustellen.

5. Verstärker nach einem der Ansprüche 1 bis 4,
bei dem der erste Anschluß des MOS-Transistors mit dem Gate eines zusätzlichen MOS-Transistors (T30) verbunden ist, des sen erster Anschluß mit der Versorgungsspannung beschaltet ist und dessen zweiter Anschluß über eine weitere Stromquelle (I30) mit Bezugspotential verbunden ist, und
bei dem anstelle des ersten Anschlusses des MOS-Transistors (T20) der zweite Anschluß des zusätzlichen MOS-Transistors (T30) den Verstärkerausgang (OUT) bildet.

6. Verwendung eines Verstärkers nach einem der Ansprüche 1, 2, 4 und 5 als invertierender Summierverstärker, bei der der Neuron-MOS-Transistor mindestens ein weiteres Ga te mit einer jeweiligen weiteren Eingangswichtung (w_in,2 . . . w_in,n) aufweist, das mit einem jeweiligen weiteren Verstär kereingang (IN₂ . . . IN_n) verbunden ist.

7. Verwendung nach Anspruch 6, bei der der jeweilige Verstärkungsfaktor (v_i) durch Wahl des Wichtungsverhältnisses der jeweiligen Eingangswichtung (w_in,i) zur Ausgangswichtung (w_OUT) einstellbar ist.

8. Verwendung einer Reihenschaltung zweier Verstärker nach einem der Ansprüche 1 bis 7 als universeller Summierverstär ker,
bei der k Eingänge eines ersten der beiden Verstärker nicht invertierende Eingänge des Summierverstärkers und n Eingänge eines zweiten der beiden Verstärker invertierende Eingänge des universellen Summierverstärkers bilden,
bei der der Verstärkerausgang des ersten Verstärkers bzw. in vertierenden Summierverstärkers mit einem weiteren zusätzli chen Gate des Neurontransistors (T11) des zweiten Verstärkers verbunden ist und
bei der der Verstärkerausgang des zweiten Verstärkers bzw. invertierenden Summierverstärkers den Verstärkerausgang (OUT) des universellen Summierverstärkers bildet.

9. Verwendung nach Anspruch 8, bei der die Verstärkungsfaktoren für die nichtinvertierenden Eingänge (IN1 . . . INk) sowohl durch Wahl des Wichtungsverhält nisses der Eingangswichtungen (w_in,i) zur Ausgangswichtung (w_OUT) beim Neuron-MOS-Transistor des ersten Verstärkers bzw. invertierenden Summierverstärkers als auch durch Wahl des Wichtungsverhältnisses der Eingangswichtung (w_in,k+2) des wei teren zusätzlichen Gates zur Ausgangswichtung (w_OUT) beim Neuron-MOS-Transistors des zweiten Verstärkers bzw. invertieren den Summierverstärkers einstellbar sind.